JP3826828B2

JP3826828B2 - Field effect transistor using silicon carbide semiconductor

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Publication number: JP3826828B2
Application number: JP2002107853A
Authority: JP
Inventors: 良雄下井田; 秀明田中; 佐一郎金子; 星　　正勝
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2001-11-27
Filing date: 2002-04-10
Publication date: 2006-09-27
Anticipated expiration: 2022-04-10
Also published as: JP2003229570A

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体を用いた電界効果トランジスタに係り、特に、高耐圧で、且つ、オン抵抗を低減する技術に関する。
【０００２】
【従来の技術】
炭化珪素（以下、ＳｉＣと記す）は、バンドギャップが大きく、化学的に安定な材料であるため、シリコン（以下、Ｓｉと記す）と比較すると高温な環境下でも動作可能である。そのため、ＳｉＣを用いた各種の半導体デバイスが期待され、昨今において盛んに研究が行われている。
【０００３】
特に、パワーエレクトロニクス分野では、電力変換器等の大電力化、高周波化の要求に伴い、高耐圧、低損失で高速に動作する半導体スイッチング素子への期待が益々高まってきている。
【０００４】
他方、Ｓｉを材料とする既存素子の一層の高性能化が進められているが、性能がＳｉの持つ物理的理論限界の制限を受け、素子性能の大幅な向上は望めない状況になってきている。これに対し、ＳｉＣを用いてＳｉの限界をはるかに超えた高性能なパワー半導体素子を実現する研究が行われている。
【０００５】
ＳｉＣを用いてＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）を形成すると、アバランシェ降伏（なだれ降伏）電界をＳｉよりも１０倍程度高くすることができるので、素子のドリフト層の抵抗を約２桁小さくできることが知られている。これにより、素子のオン抵抗を下げることが可能となり、電力損失を小さくすることができる。
【０００６】
従来のＳｉデバイスでは、動作時の発生損失による発熱を無視することができなかった。また、前述の電力変換器等においても、これを抑制する冷却機構を備える必要があり、冷却フィンや冷却機構のために装置が大型化するという欠点があった。
【０００７】
ＳｉＣでは、これらの冷却機構の大幅な小型化、簡素化が可能となる。また、自動車用途においては、電力変換機の小型化、軽量化は燃費向上にも結びつき、環境保全の面からも効果が期待されている。
【０００８】
これらの点から、縦形ＭＯＳＦＥＴは、電力用半導体デバイスへのＳｉＣ適用を考える上で重要なデバイスとして注目されている。
【０００９】
ＭＯＳＦＥＴは、電力駆動型デバイスであるため、素子の並列駆動が可能であり、また駆動回路も簡素である。また、ユニポーラデバイスであるために、高速スイッチングが可能である。
【００１０】
従来技術におけるＳｉＣパワーＭＯＳＦＥＴとして、例えば特開２０００−２００９０７号公報（以下、従来例という）に記載されたものが知られている。図９は、該従来例に示されているデバイスの断面構成図を模式的に示す説明図である。
【００１１】
該従来例は、その特徴としては、Ｎ-ドリフト領域１０１の表面で、Ｐ型ベース領域１０３が形成されていない部分には低濃度（高抵抗）の表面層１０５が形成されている点にある。この表面層１０５上にはゲート絶縁膜１０６を介してゲート電極１０７が形成されている。そして、この従来例に記載されたデバイスでは、この表面層１０５の存在により、ゲート絶縁膜１０６の信頼性を向上することができるという効果が達成される。なお、図９において、符号１０２はＮ+型ＳｉＣ基板、１０４はＮ+型ソース領域、１０８はソース電極、１０９はドレイン電極である。
【００１２】
【発明が解決しようとする課題】
ここで、ゲート絶縁膜と半導体との界面において、ゲート絶縁膜にかかる電界をＥｉ、半導体にかかる電界をＥｓとすると、以下の（１）式が成立する。
【００１３】
εｉ・Ｅｉ＝εｓ・Ｅｓ・・・（１）
なお、εｉは絶縁膜の誘電率、εｓは半導体の誘電率である。
【００１４】
（１）式を変形すると、次の（２）式が得られる。
【００１５】
Ｅｉ／Ｅｓ＝εｓ／εｉ・・・（２）
ここで、（２）式をＳｉと、ＳｉＣとの場合で比較してみると、εｓ＝１１．７（Ｓｉ）、εｓ＝１０．０（例として、４Ｈ−ＳｉＣ）であり、絶縁膜をシリコン酸化膜（以下、ＳｉＯ_２）とすると、その誘電率はεｉ＝３．８なので、Ｅｉ／Ｅｓ＝３．１（Ｓｉ）、Ｅｉ／Ｅｓ＝２．６（ＳｉＣ）となる。即ち、図９に記載したの従来構造ではゲート絶縁膜に半導体部分よりはるかに大きい電界が加えられることになる。
【００１６】
更に、半導体の最大電界Ｅｓmaxは、Ｅｓmax＝３×１０^５Ｖ／ｃｍ（Ｓｉ）、Ｅｓmax＝３×１０^６Ｖ／ｃｍ（例えば、４Ｈ−ＳｉＣ）であるから、絶縁膜の最大電界Ｅｉmaxは、Ｅｉmax＝約９×１０^５Ｖ／ｃｍ（Ｓｉ）、Ｅｉmax＝約７×１０^６Ｖ／ｃｍ（例えば、４Ｈ−ＳｉＣ）となり得る。
【００１７】
そして、ＳｉＯ_２の絶縁破壊耐圧は、１０^６Ｖ／ｃｍ台であることを考慮すると、ＳｉＣの場合、半導体内部でアバランシェ降伏が起きる前にゲート絶縁膜に絶縁破壊耐圧に近い大きな電界が印加されることになる。或いは、アバランシェ降伏が起きる以前にゲート酸化膜がブレークダウンを起こし、所望の耐圧が得られないという問題点があった。
【００１８】
更に、通常パワーデバイスでは、アバランシェ電流が流れた際に、一定電流まで耐えることが要求されるが、従来のＳｉＣ−ＭＯＳＦＥＴではアバランシェ耐量がゲート絶縁膜の絶縁破壊によって規定されてしまい、アバランシェ耐量が非常に小さな値となっているという問題があった。
【００１９】
本発明はこのような従来の課題を解決するためになされたものであり、その目的とするところは、大きな電界が印加された場合においても、ゲート絶縁膜の破壊を防止し得る炭化珪素半導体を用いた電界効果トランジスタを提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するため、本願請求項１に記載の発明は、炭化珪素半導体を用いた電界効果トランジスタであって、第１導電型の炭化珪素半導体基体の第１主面上に形成された第２導電型のベース領域と、該ベース領域内の複数箇所に形成された第１導電型のソース領域と、前記炭化珪素半導体基体の一部に形成された第１導電型のドレイン領域と、前記ソース領域、及びベース領域が形成された前記炭化珪素半導体基体上の一部分を覆うゲート絶縁膜、及び該ゲート絶縁膜を介して形成されたゲート電極と、を有し、前記ゲート絶縁膜の、前記炭化珪素半導体を覆わない部分に、前記炭化珪素半導体基体との間でダイオード特性を有する接合を形成する材料を配設し、当該材料は、前記炭化珪素半導体基体とはバンドギャップが異なり、且つ、前記ゲート電極を形成することを特徴とする。
【００２１】
請求項２に記載の発明は、前記ゲート電極が、ダイオード特性を有する接合を形成する領域には、第二導電型の不純物が導入され、前記ゲート電極が、チャネルを形成する領域では、当該ゲート電極に第一導電型の不純物が導入されていることを特徴とする。
【００２２】
請求項３に記載の発明は、前記ゲート絶縁膜及び前記ゲート電極は、前記基板上に平面的に形成された形状をなし、前記ゲート絶縁膜が除去された部分は、前記ベース領域と隣り合うベース領域の間であることを特徴とする。
【００２３】
請求項４に記載の発明は、前記ベース領域は、平面的に四角形、角部の取れた四角形、或いは円形であるセル構造を有し、該ベース領域は平面的には等間隔で規則的に配置され、前記ダイオード特性を有する接合を形成する材料は、規則的に配置された隣接する複数の前記セルから等距離にある位置に点状に配置されることを特徴とする。
【００２４】
【発明の効果】
請求項１に記載の発明によれば、ゲート絶縁膜への高電界を緩和し高信頼で高耐圧、低オン抵抗な電界効果トランジスタを提供することができる。また、ゲート電極を形成することで、同時にショットキー接合のごときダイオードが形成され、簡易な工程で形成可能であるという効果を奏する。
【００２５】
請求項２に記載の発明によれば、ゲート電極に所望の電圧を印加できるようになり、素子のオン抵抗を十分に低減できるようになる。
【００２６】
請求項３の記載の発明によれば、最もゲート絶縁膜への電界が高くなる領域に効果的に電界緩和を行うことができるようになる。
【００２７】
請求項４に記載の発明によれば、セルレイアウトの大幅な拡大を抑えながら面積効率の高い電界効果トランジスタを提供することができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の説明では、第１導電型をＮ型、第２導電型をＰ型として説明するが、これらは反対であっても良い。
【００２９】
本発明の第１の実施形態について説明する。図１は、第１の実施形態に係る電界効果トランジスタの断面構成図であり、単位セル２つ分を代表的に示している。従って、同図に示す如くの単位セルが、多数並列接続されるものとする。
【００３０】
まず、構造について説明する。図１に示すように、該電界効果トランジスタは、Ｎ型高濃度の炭化珪素半導体基板６１を有しており、該炭化珪素半導体基板６１の上には、Ｎ型低濃度の炭化珪素エピタキシャル領域６２が形成されている。
【００３１】
図では、炭化珪素半導体基板６１の厚さを見易く記載しているが、実際には数１００μｍの厚みがある。また、エピタキシャル領域６２の厚さは、数μｍ〜数十μｍであり、不純物濃度は１０^１５〜１０^１７ｃｍ^−３程度である。
【００３２】
このエピタキシャル領域６２の表面側には、Ｐ型のウエル領域６３ａ〜６３ｃが形成されている。該Ｐ型ウエル領域６３ａ〜６３ｃの内部の表面には、Ｎ型高濃度のソース領域６４ａ〜６４ｃが形成されている。
【００３３】
エピタキシャル領域６２の表面で、ソース領域６４ａ〜６４ｃが形成されている領域以外の部分には、Ｎ型チャネル領域６５ａ，６５ｂが形成されている。このチャネル領域６５ａ，６５ｂの上部に接するように、ゲート絶縁膜６６ａ〜６６ｄが形成されている。
【００３４】
また、ゲート絶縁膜６６ａ〜６６ｄ上には、ゲート電極６７ａ，６７ｂが形成されている。ここで、ゲート電極６７ａ，６７ｂの材質としては、例えば、Ｎ型低濃度に不純物が導入されたポリシリコン（炭化珪素とはバンドギャップが異なる材料）が用いられる。また、例えば、Ｐ型ウエル領域６３ａ、及びこれと隣り合うＰ型ウエル領域６３ｂとの間では、ゲート絶縁膜６６ａの一部が除去され、ゲート電極６７ａが直接Ｎ型チャネル領域６５ａと接触している。
【００３５】
ここで、ゲート電極を形成するポリシリコンとＮ型チャネル領域６５ａを形成する炭化珪素が直接ダイオード特性を有する接合を形成している。このダイオードはあたかもショットキーダイオードのごとく特性を有することが、発明者らによる実験結果から判明している。
【００３６】
本実施形態においては、ポリシリコンの表面側から所望の濃度の不純物が導入される。また、ソース領域６４ａ〜６４ｃとオーミック接続されるように、ソース電極６９が形成されている。ゲート電極６７ａ，６７ｂと、ソース電極６９との間は、層間絶縁膜６８ａ，６８ｂにより電気的に絶縁されている。
【００３７】
炭化珪素半導体基板６１の裏面側において、ドレイン電極７０として金属膜がオーミック接続されている。以上の構成はいわゆる縦型のパワーＭＯＳＦＥＴを基本としたもので、チャネルにＮ型領域を用いた蓄積型のＭＯＳＦＥＴとなっている。
【００３８】
次に、上記のように構成された本実施形態に係る電界効果トランジスタの動作について説明する。まず、素子をオフの状態にするには、ゲート電極６７ａ，６７ｂの電位をソース電極６９の電位に対してある閾値以下の電位に設定する。
【００３９】
Ｎ型チャネル領域６５ａ，６５ｂは、Ｐ型ウエル領域６３ａ〜６３ｃとの間に存在する内蔵電位による空乏層によって、ピンチオフする。すると、ソース電極６９とドレイン電極７０間の電流通路が閉じるため、素子はオフする。
【００４０】
ドレイン電極７０に高電圧が印加された状態では、更にＮ型エピタキシャル領域６２とＰ型ウエル領域６３ａ〜６３ｃで形成されるＰＮ接合から空乏層が伸張し、高耐圧が保持される。
【００４１】
ここで、本実施形態の特徴的な動作としては、素子のオフ時に最も電界強度が強くなる領域、例えばＰ型ウエル６３ａとＰ型ウエル６３ｂの間の領域において、ゲート電極６７ａを構成するポリシリコンとＮ型チャネル領域６５ａを形成する炭化珪素が直接接合して接合を形成しているため、このショットキーの如くの接合からも空乏層が広がる。
【００４２】
すると、この部分の電界が緩和される。そのためゲート絶縁膜６６ａはドレイン電極７０に高電圧を印加しても、高電界が加えられなくなる。ゲート絶縁膜６６ａでのブレークダウンで素子耐圧が制限されるようなこともなくなり、所望のドレイン−ソース間耐圧を保つことができるという効果が得られる。ゲート絶縁膜６６ａ〜６６ｄをショットキーの如くの接合により適切に保護することができると言える。
【００４３】
また、ゲート電極６７ａ，６７ｂにポリシリコンを用いることで、炭化珪素との間の障壁を不純物の制御により可変とすることができるため、素子のオフ性を向上させることが可能であり、ノーマリオフで高耐圧の炭化珪素電界効果型トランジスタが実現可能になる。更に、オフ性が向上する分、実質的なチャネルの長さを短くしてもオフを確保することが可能であり、チャネルを短くできるのでオン抵抗を低減できるという効果がある。
【００４４】
他方、素子のオン状態では、ドレイン電極７０にソース電極６９を基準にして高電圧が印加された状態で、ゲート電極６７ａ，６７ｂの電位をソース電位に対してある閾値以上の正の電圧を印加する。すると、ゲート電極６７ａ，６７ｂ直下のチャネル領域６５ａ，６５ｂでは空乏層が後退し、電流通路としての蓄積層が形成される。
【００４５】
電流は、ドレイン電極７０、炭化珪素半導体基板６１、炭化珪素エピタキシャル領域６２を流れ、上記のチャネル領域６５ａ，６５ｂを経由してソース領域６４からソース電極６９へ流れる。
【００４６】
以上説明したように、第１の実施形態では、ゲート絶縁膜６６ａ，６６ｂを効果的に保護し、高信頼で高耐圧な低オン抵抗を有する炭化珪素半導体を用いたパワーＭＯＳＦＥＴを実現することができる。
【００４７】
次に、本発明の第２の実施形態について説明する。
【００４８】
図２は、第２の実施形態に係る電界効果トランジスタの断面構成図であり、基本的には第１の実施形態と同様な構成を有している。以下、相違する構成のみ説明すると、ゲート電極７１ａ〜７１ｄ、６７ａ，６７ｂには部分的に異なる種類の不純物が導入され、Ｎ型チャネル領域６５ａ，６５ｂを形成する炭化珪素と直接接続される部分には、Ｐ型不純物が導入され、炭化珪素と接しない部分には、Ｎ型の不純物が導入されている。
【００４９】
このような構成とすることで、結果的に図３の回路図に示す如くの各ダイオードが形成される。つまり、炭化珪素とポリシリコンからなるショットキー接合のごとき特性を持つダイオード７８が形成され、ゲート電極自体においてＰ型領域６７ａ，６７ｂと、Ｎ型領域７１ａ〜７１ｄによるＰＮ接合ダイオード７７が形成される。
【００５０】
ＭＯＳＦＥＴ７３のゲート端子７４を外部から見たときにＰＮ接合ダイオード７７のカソード、アノード、炭化珪素とポリシリコンからなるダイオードのアノード、カソードの順に直列接続され、炭化珪素とポリシリコンからなるダイオードのカソードはドレイン端子７５に接続した等価回路となる。また、符号７６はソース端子である。
【００５１】
次に、本実施形態の動作を説明すると、前述した第１の実施形態で説明した動作に加え、ＭＯＳＦＥＴのゲート端子７４には、ＰＮ接合ダイオード７７の逆方向耐圧までの電圧が印加できるようになる。そのため、十分にゲート電圧を高くすることが可能になり、素子の低オン抵抗化が可能になるという特有の効果がある。
【００５２】
以下、本実施形態に係る電界効果トランジスタの製造方法について、図４，図５を参照しながら説明する。図４（ａ）に示す工程では、Ｎ型高濃度炭化珪素半導体基板６１上に、Ｎ型低濃度エピタキシャル領域６２が形成される。
【００５３】
次いで、同図（ｂ）に示す工程では、エピタキシャル領域６２の表面側からＰ型ウエル領域６３ａ〜６３ｃ、及びＮ型チャネル領域６５ａ，６５ｂが形成され、更に、Ｎ型高濃度のソース領域６４ａ〜６４ｃが形成される。
【００５４】
具体的には、それぞれの領域に不純物がイオン注入等を用いて導入され、１６００℃程度のアニール処理により不純物の活性化が行われる。
【００５５】
また、同図（ｃ）に示す工程では、エピタキシャル領域６２の表面の全面にゲート絶縁膜６６（６６ａ〜６６ｃ）が形成された後、所望の部分（Ｐ型ウエル領域６３ａ〜６３ｃと隣接するＰ型ウエル領域６３ａ〜６３ｃの間の中心部分）のゲート絶縁膜が選択的に除去される。その後、ゲート電極６７ａ，６７ｂとしてのポリシリコンが全面に堆積される。
【００５６】
更に、ポリシリコンに所望のＰ型不純物が導入され、必要により１０００℃程度の短時間のアニール処理が行われる。この時点でポリシリコンと炭化珪素が直接接続されたダイオード７８（図３参照）が形成される。また、ポリシリコンの所望の領域が選択的に除去される。
【００５７】
そして、図５（ｄ）に示す工程では、新たにポリシリコン（ゲート電極６７ａ，６７ｂ）の所望の箇所に、Ｎ型の不純物が導入される。本実施形態では、ポリシリコンの選択的エッチングの後にＮ型不純物を導入する工程を示したが、先にＮ型不純物を所望の領域に導入しておき、後にポリシリコンを選択的にエッチングしても良い。
【００５８】
ポリシリコンへの不純物導入の工程としては、イオン注入等により直接不純物を導入しても良いし、高濃度に不純物が導入されたデポ膜からの固相拡散によっても良い。更には、気相からの拡散でも良い。
【００５９】
また、上記では、最初にポリシリコンの全面に不純物を導入し、その後、選択的に２回目の不純物導入を行う例を説明したが、２回の不純物導入をそれぞれ選択的に行っても良い。このようにして、ポリシリコン中にＮ型領域７１ａ〜７１ｄが形成され、Ｐ型領域６７ａ，６７ｂとの間でＰＮ接合ダイオード７７（図３）が形成される。
【００６０】
図５（ｅ）に示す工程では、層間絶縁膜６８（６８ａ，６８ｂ）が表面側で全面に形成された後、ソース領域６４ａ〜６４ｃ上の絶縁膜が選択的に除去される。
【００６１】
同図（ｆ）に示す工程では、表面側で全面にソース電極６９としての金属が形成される。また、裏面側にはドレイン電極７０としての金属が全面に形成される。この後、ソース領域６４ａ〜６４ｃとソース電極６９、或いはＮ型高濃度炭化珪素基板６１とドレイン電極７０がオーミック接続されるよう短時間の熱処理が行われる場合も有る。
【００６２】
このようにして、本実施形態に係る炭化珪素半導体を用いた電界効果トランジスタを製造することができる。ここで、ポリシリコンに纏わる各種の処理工程は、既存のシリコンプロセスを適用することができ、高信頼で安定的に安価に製造することが可能である。
【００６３】
また、通常の炭化珪素における半導体装置の製造方法を逸脱することなく、標準的な処理工程で作成可能であるとも言える。更に、ポリシリコンと炭化珪素による接合は、ゲート電極を形成する時点で同時に形成することができるため、簡易な工程で製造可能であるという効果もある。
【００６４】
また、上記した製造方法は、第２の実施形態について説明したものであるが、前述した第１の実施形態についても、ポリシリコンに２度目の不純物を導入する工程を省けば同様に適用することができることは言うまでも無い。
【００６５】
以上説明したように、本実施形態に係る電界効果トランジスタ、及びその製造方法を用いれば、第１の実施形態で説明した効果に加え、簡易な製造方法で電界効果トランジスタを製造することができ、該電界効果トランジスタをオンさせる際に、十分にゲート電圧を高くすることが可能になり、素子の低オン抵抗化が可能になるという特有の効果を発揮することができる。
【００６６】
次に、本発明の第３の実施形態について説明する。図６は、本発明の第３の実施形態に係る炭化珪素半導体を用いた電界効果トランジスタの断面構成図である。
【００６７】
基本的な構成は、前述した第２の実施形態と同様であり、相違点のみを示すと、Ｎ型のチャネル領域が存在せず、Ｐ型ウエル領域６３ａ〜６３ｃの表面で、ゲート絶縁膜６６ａ〜６６ｄとの界面で所謂反転型のチャネルが形成される反転型のパワーＭＯＳＦＥＴになっている点である。
【００６８】
このような構成においても、前述した第１，第２の実施形態にて示した如くの効果を達成することができる。
【００６９】
図７、図８は、素子がオフ状態となっているときに、空乏層が広がる様子を示す説明図である。図７は、第３の実施形態が採用された場合について示しており、図８は本発明が適用されない従来の素子の場合を示している。
【００７０】
図８に示す従来技術においては、Ｐ型ウエル領域６３ａと、隣り合うＰ型ウエル領域６３ｂとの中間部において、空乏層の幅が狭くなる領域があり、ゲート酸化膜にかなりの高電界が印加される。
【００７１】
これに対し、図７に示す第３の実施形態に係る素子の構成では、その中間部（Ｐウエル領域６３ａと、隣り合うＰウエル領域６３ｂとの中間部）に、ゲート電極６７ｂを形成するポリシリコンと炭化珪素とでなるショットキー接合のごときダイオードからの空乏層が付加されるため、ゲート絶縁膜６６ａ〜６６ｄへ加えられるの電界が緩和される。従って、低オン抵抗化、高耐圧化を図ることができる。
【００７２】
また、図７，図８についての説明は、前述した第１、第２の実施形態についても当てはまるものである。
【００７３】
また、図３〜図５に示したように、Ｐ型ベース領域は、平面的に四角形、角部の取れた四角形、或いは円形であるセル構造を有し、該ベース領域は平面的には等間隔で規則的に配置され、前記基板とショットキー接合を形成する材料は、規則的に配置された隣接する複数のセルから等距離にある位置に点状に配置される構成とすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る炭化珪素半導体を用いた電界効果トランジスタの断面構成図である。
【図２】本発明の第２の実施例に係る炭化珪素半導体を用いた電界効果トランジスタの断面構成図である。
【図３】本発明の第２の実施形態に係る電界効果トランジスタの等価回路図である。
【図４】本発明の第２の実施形態に係る電界効果トランジスタの製造工程を示す説明図の、第１の分図である。
【図５】本発明の第２の実施形態に係る電界効果トランジスタの製造工程を示す説明図の、第２の分図である。
【図６】本発明の第３の実施例に係る炭化珪素半導体を用いた電界効果トランジスタの断面構成図である。
【図７】本発明の第３の実施形態に係る電界効果トランジスタの、オフ時における空乏層の広がりを示す断面構成図である。
【図８】従来例における電界効果トランジスタの、オフ時におけるの空乏層の広がりを示す断面構成図である。
【図９】従来における電界効果トランジスタの構成を示す断面図である。
【符号の説明】
６１Ｎ+型炭化珪素半導体基板
６２Ｎ-型炭化珪素エピタキシャル領域
６３ａ〜６３ｃＰ型ウエル領域
６４ａ〜６４ｃソース領域
６５ａ，６５ｂＮ型チャネル領域
６６ａ〜６６ｄゲート絶縁膜
６７ａ，６７ｂゲート電極
６８ａ，６８ｂ層間絶縁膜
６９ソース電極
７０ドレイン電極
７１ａ〜７１ｄポリシリコンがＮ型にドープされた領域
７３パワーＭＯＳＦＥＴ
７４ゲート端子
７５ドレイン端子
７６ソース端子
７７ポリシリコン中のＰＮ接合ダイオード
７８ポリシリコンと炭化珪素によるダイオード
１０１Ｎ-型ドリフト領域
１０２Ｎ+型ＳｉＣ基板
１０３Ｐ型ベース領域
１０４Ｎ+型ソース領域
１０５Ｎ型チャネル領域
１０６ゲート絶縁膜
１０７ゲート電極
１０８ソース電極
１０９ドレイン電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a field effect transistor using a silicon carbide semiconductor, and more particularly to a technique for reducing the on-resistance with a high breakdown voltage.
[0002]
[Prior art]
Since silicon carbide (hereinafter referred to as SiC) has a large band gap and is a chemically stable material, it can be operated even in a higher temperature environment than silicon (hereinafter referred to as Si). Therefore, various semiconductor devices using SiC are expected, and research is actively conducted in recent years.
[0003]
In particular, in the field of power electronics, with the demand for higher power and higher frequency of power converters and the like, there is an increasing expectation for semiconductor switching elements that operate at high speed with high breakdown voltage and low loss.
[0004]
On the other hand, even higher performance of existing devices made of Si is being promoted, but the performance is limited by the physical theoretical limits of Si, and it has become impossible to expect significant improvements in device performance. Yes. On the other hand, research is being conducted to realize a high-performance power semiconductor element that far exceeds the limit of Si using SiC.
[0005]
When a MOSFET (MOS field effect transistor) is formed using SiC, the avalanche breakdown (avalanche breakdown) electric field can be made about 10 times higher than Si, so that the resistance of the drift layer of the element can be reduced by about two orders of magnitude. Are known. Thereby, the on-resistance of the element can be lowered, and the power loss can be reduced.
[0006]
In the conventional Si device, heat generation due to generated loss during operation cannot be ignored. Further, the above-described power converter or the like also needs to be provided with a cooling mechanism that suppresses this, and there is a disadvantage that the apparatus becomes large due to the cooling fins and the cooling mechanism.
[0007]
In SiC, these cooling mechanisms can be greatly reduced in size and simplified. In automotive applications, the reduction in size and weight of power converters also leads to improved fuel efficiency, and is expected to be effective in terms of environmental conservation.
[0008]
From these points, the vertical MOSFET is attracting attention as an important device in considering application of SiC to a power semiconductor device.
[0009]
Since the MOSFET is a power-driven device, the elements can be driven in parallel and the drive circuit is simple. Moreover, since it is a unipolar device, high-speed switching is possible.
[0010]
As a SiC power MOSFET in the prior art, for example, one described in Japanese Patent Laid-Open No. 2000-200907 (hereinafter referred to as a conventional example) is known. FIG. 9 is an explanatory view schematically showing a cross-sectional configuration diagram of a device shown in the conventional example.
[0011]
The conventional example is characterized in that a low concentration (high resistance) surface layer 105 is formed on the surface of the N − drift region 101 where the P-type base region 103 is not formed. . A gate electrode 107 is formed on the surface layer 105 through a gate insulating film 106. In the device described in this conventional example, the presence of the surface layer 105 achieves the effect that the reliability of the gate insulating film 106 can be improved. In FIG. 9, reference numeral 102 denotes an N + type SiC substrate, 104 denotes an N + type source region, 108 denotes a source electrode, and 109 denotes a drain electrode.
[0012]
[Problems to be solved by the invention]
Here, at the interface between the gate insulating film and the semiconductor, when the electric field applied to the gate insulating film is Ei and the electric field applied to the semiconductor is Es, the following equation (1) is established.
[0013]
εi · Ei = εs · Es (1)
Εi is the dielectric constant of the insulating film, and εs is the dielectric constant of the semiconductor.
[0014]
When the equation (1) is modified, the following equation (2) is obtained.
[0015]
Ei / Es = εs / εi (2)
Here, when the equation (2) is compared between Si and SiC, εs = 11.7 (Si), εs = 10.0 (for example, 4H—SiC), and the insulating film is If a silicon oxide film (hereinafter referred to as SiO ₂ ) is used, its dielectric constant is εi = 3.8, so Ei / Es = 3.1 (Si) and Ei / Es = 2.6 (SiC). That is, in the conventional structure shown in FIG. 9, an electric field much larger than that of the semiconductor portion is applied to the gate insulating film.
[0016]
Furthermore, since the maximum electric field Esmax of the semiconductor is Esmax = 3 × 10 ⁵ V / cm (Si) and Esmax = 3 × 10 ⁶ V / cm (for example, 4H—SiC), the maximum electric field Eimax of the insulating film is Eimax = about 9 × 10 ⁵ V / cm (Si), Eimax = about 7 × 10 ⁶ V / cm (for example, 4H—SiC).
[0017]
Considering that the dielectric breakdown voltage of SiO ₂ is on the order of 10 ⁶ V / cm, in the case of SiC, a large electric field close to the dielectric breakdown voltage is applied to the gate insulating film before the avalanche breakdown occurs inside the semiconductor. Will be. Alternatively, before the avalanche breakdown occurs, the gate oxide film breaks down, and a desired breakdown voltage cannot be obtained.
[0018]
Furthermore, in a normal power device, it is required to withstand a constant current when an avalanche current flows. However, in a conventional SiC-MOSFET, the avalanche resistance is defined by the dielectric breakdown of the gate insulating film, and the avalanche resistance is low. There was a problem that it was very small.
[0019]
The present invention has been made in order to solve such a conventional problem, and an object of the present invention is to provide a silicon carbide semiconductor that can prevent the breakdown of the gate insulating film even when a large electric field is applied. It is to provide a field effect transistor used.
[0020]
[Means for Solving the Problems]
In order to achieve the above object, a first aspect of the present invention is a field effect transistor using a silicon carbide semiconductor, which is formed on a first main surface of a first conductivity type silicon carbide semiconductor substrate. A base region of two conductivity types, a source region of first conductivity type formed at a plurality of locations in the base region, a drain region of first conductivity type formed in a part of the silicon carbide semiconductor substrate, A gate insulating film covering a portion of the silicon carbide semiconductor substrate on which the source region and the base region are formed, and a gate electrode formed through the gate insulating film, and the gate insulating film, A material that forms a junction having diode characteristics with the silicon carbide semiconductor substrate is disposed in a portion that does not cover the silicon carbide semiconductor, and the material has a band gap different from that of the silicon carbide semiconductor substrate. , And forming the gate electrode.
[0021]
According to a second aspect of the present invention, an impurity of a second conductivity type is introduced into a region where the gate electrode forms a junction having a diode characteristic, and the gate electrode is formed in the region where the gate electrode forms a channel. A feature is that impurities of the first conductivity type are introduced into the electrode.
[0022]
The invention according to claim 3, wherein the gate insulating film and the gate electrode, forms a dimensionally form made shapes on the substrate, the portion where the gate insulating film has been removed, next to the base region It is characterized by being between matching base regions.
[0023]
According to a fourth aspect of the present invention, the base region has a cell structure that is a quadrangle in a plane, a quadrangle with corners, or a circle, and the base region is regularly spaced at regular intervals. The material that forms the junction having the diode characteristics is disposed in a dotted manner at a position equidistant from a plurality of the regularly arranged adjacent cells.
[0024]
【The invention's effect】
According to the first aspect of the present invention, it is possible to provide a field effect transistor that relaxes a high electric field applied to the gate insulating film and has high reliability, high withstand voltage, and low on-resistance. Further, by forming the gate electrode, a diode such as a Schottky junction is formed at the same time, and it is possible to form the diode by a simple process.
[0025]
According to the second aspect of the present invention, a desired voltage can be applied to the gate electrode, and the on-resistance of the element can be sufficiently reduced.
[0026]
According to the third aspect of the invention, the electric field relaxation can be effectively performed in a region where the electric field to the gate insulating film is highest.
[0027]
According to the invention described in claim 4, it is possible to provide a field effect transistor with high area efficiency while suppressing a significant expansion of the cell layout.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following description, the first conductivity type is described as N-type and the second conductivity type is defined as P-type, but these may be reversed.
[0029]
A first embodiment of the present invention will be described. FIG. 1 is a cross-sectional configuration diagram of the field effect transistor according to the first embodiment, and representatively shows two unit cells. Accordingly, it is assumed that a large number of unit cells as shown in FIG.
[0030]
First, the structure will be described. As shown in FIG. 1, the field effect transistor has an N-type high concentration silicon carbide semiconductor substrate 61, and an N-type low concentration silicon carbide epitaxial region 62 is formed on the silicon carbide semiconductor substrate 61. Is formed.
[0031]
In the figure, the thickness of the silicon carbide semiconductor substrate 61 is described in an easy-to-see manner, but in actuality, it has a thickness of several hundred μm. Further, the thickness of the epitaxial region 62 is several μm to several tens μm, and the impurity concentration is about 10 ¹⁵ to 10 ¹⁷ cm ⁻³ .
[0032]
P-type well regions 63 a to 63 c are formed on the surface side of the epitaxial region 62. N-type high-concentration source regions 64a to 64c are formed on the inner surfaces of the P-type well regions 63a to 63c.
[0033]
On the surface of the epitaxial region 62, N-type channel regions 65a and 65b are formed in portions other than the region where the source regions 64a to 64c are formed. Gate insulating films 66a to 66d are formed in contact with the upper portions of the channel regions 65a and 65b.
[0034]
Gate electrodes 67a and 67b are formed on the gate insulating films 66a to 66d. Here, as the material of the gate electrodes 67a and 67b, for example, polysilicon into which impurities are introduced at an N-type low concentration (a material having a band gap different from that of silicon carbide) is used. For example, a part of the gate insulating film 66a is removed between the P-type well region 63a and the adjacent P-type well region 63b, and the gate electrode 67a is in direct contact with the N-type channel region 65a. Yes.
[0035]
Here, the polysilicon that forms the gate electrode and the silicon carbide that forms the N-type channel region 65a form a junction having direct diode characteristics. It has been found from experimental results by the inventors that this diode has characteristics as if it were a Schottky diode.
[0036]
In this embodiment, impurities having a desired concentration are introduced from the surface side of the polysilicon. A source electrode 69 is formed so as to be in ohmic contact with the source regions 64a to 64c. The gate electrodes 67a and 67b and the source electrode 69 are electrically insulated by interlayer insulating films 68a and 68b.
[0037]
On the back side of silicon carbide semiconductor substrate 61, a metal film is ohmically connected as drain electrode 70. The above configuration is based on a so-called vertical power MOSFET, and is a storage type MOSFET using an N-type region for a channel.
[0038]
Next, the operation of the field effect transistor according to this embodiment configured as described above will be described. First, in order to turn off the element, the potentials of the gate electrodes 67 a and 67 b are set to a potential equal to or lower than a certain threshold with respect to the potential of the source electrode 69.
[0039]
N-type channel regions 65a and 65b are pinched off by a depletion layer due to a built-in potential existing between P-type well regions 63a to 63c. Then, since the current path between the source electrode 69 and the drain electrode 70 is closed, the element is turned off.
[0040]
In a state where a high voltage is applied to the drain electrode 70, the depletion layer extends from the PN junction formed by the N-type epitaxial region 62 and the P-type well regions 63a to 63c, and a high breakdown voltage is maintained.
[0041]
Here, as a characteristic operation of the present embodiment, polysilicon constituting the gate electrode 67a is formed in a region where the electric field strength is strongest when the element is turned off, for example, a region between the P-type well 63a and the P-type well 63b. Since silicon carbide forming the N-type channel region 65a is directly joined to form a junction, a depletion layer also spreads from the junction like this Schottky.
[0042]
Then, the electric field in this part is relaxed. Therefore, even if a high voltage is applied to the drain electrode 70, a high electric field is not applied to the gate insulating film 66a. The breakdown voltage of the gate insulating film 66a does not limit the device breakdown voltage, and the effect of maintaining a desired drain-source breakdown voltage can be obtained. It can be said that the gate insulating films 66a to 66d can be appropriately protected by the junction like Schottky.
[0043]
Further, by using polysilicon for the gate electrodes 67a and 67b, the barrier between the silicon carbide can be made variable by controlling the impurities, so that the off-state of the element can be improved, and normally off. A high breakdown voltage silicon carbide field effect transistor can be realized. Further, since the off-state is improved, it is possible to ensure the off-state even if the channel length is substantially shortened, and the channel can be shortened, so that the on-resistance can be reduced.
[0044]
On the other hand, in the ON state of the element, a high voltage is applied to the drain electrode 70 with reference to the source electrode 69, and a positive voltage higher than a certain threshold is applied to the potential of the gate electrodes 67a and 67b with respect to the source potential. To do. Then, in the channel regions 65a and 65b immediately below the gate electrodes 67a and 67b, the depletion layer recedes to form an accumulation layer as a current path.
[0045]
A current flows through drain electrode 70, silicon carbide semiconductor substrate 61, and silicon carbide epitaxial region 62, and flows from source region 64 to source electrode 69 via channel regions 65a and 65b.
[0046]
As described above, in the first embodiment, it is possible to effectively protect the gate insulating films 66a and 66b and to realize a power MOSFET using a silicon carbide semiconductor having a high reliability and a high breakdown voltage and a low on-resistance. it can.
[0047]
Next, a second embodiment of the present invention will be described.
[0048]
FIG. 2 is a cross-sectional configuration diagram of the field effect transistor according to the second embodiment, which basically has the same configuration as that of the first embodiment. Hereinafter, only a different configuration will be described. Different types of impurities are partially introduced into the gate electrodes 71a to 71d, 67a and 67b, and the portions directly connected to silicon carbide forming the N-type channel regions 65a and 65b are introduced. In this case, a P-type impurity is introduced, and an N-type impurity is introduced into a portion not in contact with silicon carbide.
[0049]
With this configuration, as a result, each diode as shown in the circuit diagram of FIG. 3 is formed. That is, a diode 78 having characteristics such as a Schottky junction made of silicon carbide and polysilicon is formed, and a PN junction diode 77 including P-type regions 67a and 67b and N-type regions 71a to 71d is formed in the gate electrode itself. .
[0050]
When the gate terminal 74 of the MOSFET 73 is viewed from the outside, the cathode of the PN junction diode 77, the anode, the anode of the diode made of silicon carbide and polysilicon, and the cathode are connected in series in this order, and the cathode of the diode made of silicon carbide and polysilicon is An equivalent circuit connected to the drain terminal 75 is obtained. Reference numeral 76 denotes a source terminal.
[0051]
Next, the operation of this embodiment will be described. In addition to the operation described in the first embodiment, a voltage up to the reverse breakdown voltage of the PN junction diode 77 can be applied to the gate terminal 74 of the MOSFET. Become. Therefore, there is a specific effect that the gate voltage can be sufficiently increased and the on-resistance of the element can be reduced.
[0052]
Hereinafter, a method for manufacturing the field effect transistor according to the present embodiment will be described with reference to FIGS. In the step shown in FIG. 4A, N-type low concentration epitaxial region 62 is formed on N-type high concentration silicon carbide semiconductor substrate 61.
[0053]
Next, in the step shown in FIG. 5B, P-type well regions 63a to 63c and N-type channel regions 65a and 65b are formed from the surface side of the epitaxial region 62, and further, N-type high concentration source regions 64a to 64b. 64c is formed.
[0054]
Specifically, impurities are introduced into each region by ion implantation or the like, and the impurities are activated by annealing at about 1600 ° C.
[0055]
Further, in the step shown in FIG. 5C, after the gate insulating film 66 (66a to 66c) is formed on the entire surface of the epitaxial region 62, a desired portion (P adjacent to the P-type well regions 63a to 63c) is formed. The gate insulating film in the central portion between the mold well regions 63a to 63c) is selectively removed. Thereafter, polysilicon as gate electrodes 67a and 67b is deposited on the entire surface.
[0056]
Furthermore, a desired P-type impurity is introduced into the polysilicon, and if necessary, annealing is performed at a short time of about 1000 ° C. At this point, a diode 78 (see FIG. 3) in which polysilicon and silicon carbide are directly connected is formed. Also, the desired region of polysilicon is selectively removed.
[0057]
In the step shown in FIG. 5D, N-type impurities are newly introduced into desired portions of the polysilicon (gate electrodes 67a and 67b). In this embodiment, the step of introducing the N-type impurity after the selective etching of the polysilicon is shown. However, the N-type impurity is first introduced into a desired region, and then the polysilicon is selectively etched. Also good.
[0058]
As a process of introducing impurities into the polysilicon, impurities may be directly introduced by ion implantation or the like, or solid phase diffusion from a deposition film into which impurities are introduced at a high concentration may be used. Furthermore, diffusion from the gas phase may be used.
[0059]
In the above description, an example is described in which impurities are first introduced into the entire surface of the polysilicon, and then the second impurity introduction is selectively performed. However, the two impurity introductions may be selectively performed. In this manner, N type regions 71a to 71d are formed in the polysilicon, and a PN junction diode 77 (FIG. 3) is formed between the P type regions 67a and 67b.
[0060]
In the step shown in FIG. 5E, after the interlayer insulating film 68 (68a, 68b) is formed on the entire surface side, the insulating film on the source regions 64a to 64c is selectively removed.
[0061]
In the step shown in FIG. 6F, a metal as the source electrode 69 is formed on the entire surface side. Further, the metal as the drain electrode 70 is formed on the entire back surface. Thereafter, a short time heat treatment may be performed so that the source regions 64a to 64c and the source electrode 69 or the N-type high concentration silicon carbide substrate 61 and the drain electrode 70 are ohmically connected.
[0062]
In this way, a field effect transistor using the silicon carbide semiconductor according to the present embodiment can be manufactured. Here, an existing silicon process can be applied to various processing steps associated with polysilicon, and it can be manufactured with high reliability and stably at low cost.
[0063]
In addition, it can be said that the semiconductor device can be formed by standard processing steps without departing from the method of manufacturing a semiconductor device using ordinary silicon carbide. Furthermore, since the junction between polysilicon and silicon carbide can be formed at the same time when the gate electrode is formed, there is an effect that it can be manufactured by a simple process.
[0064]
The manufacturing method described above has been described for the second embodiment, but the same applies to the first embodiment described above, except for the step of introducing a second impurity into the polysilicon. Needless to say, you can.
[0065]
As described above, using the field effect transistor according to the present embodiment and the manufacturing method thereof, in addition to the effect described in the first embodiment, the field effect transistor can be manufactured by a simple manufacturing method, When the field-effect transistor is turned on, the gate voltage can be sufficiently increased, and a specific effect that the on-resistance of the element can be reduced can be exhibited.
[0066]
Next, a third embodiment of the present invention will be described. FIG. 6 is a cross-sectional configuration diagram of a field effect transistor using a silicon carbide semiconductor according to the third embodiment of the present invention.
[0067]
The basic configuration is the same as that of the second embodiment described above, and only the difference is shown. There is no N-type channel region, and the gate insulating film 66a is formed on the surface of the P-type well regions 63a to 63c. This is an inversion type power MOSFET in which a so-called inversion type channel is formed at the interface with .about.66d.
[0068]
Even in such a configuration, the effects as shown in the first and second embodiments described above can be achieved.
[0069]
7 and 8 are explanatory diagrams showing how the depletion layer spreads when the element is in the off state. FIG. 7 shows a case where the third embodiment is adopted, and FIG. 8 shows a case of a conventional element to which the present invention is not applied.
[0070]
In the prior art shown in FIG. 8, there is a region where the width of the depletion layer becomes narrow at the intermediate portion between the P-type well region 63a and the adjacent P-type well region 63b, and a considerably high electric field is applied to the gate oxide film. Is done.
[0071]
On the other hand, in the configuration of the element according to the third embodiment shown in FIG. 7, the poly-electrode which forms the gate electrode 67b in the intermediate portion (intermediate portion between the P well region 63a and the adjacent P well region 63b). Since a depletion layer from a diode such as a Schottky junction made of silicon and silicon carbide is added, the electric field applied to the gate insulating films 66a to 66d is relaxed. Therefore, a low on-resistance and a high breakdown voltage can be achieved.
[0072]
The description of FIGS. 7 and 8 also applies to the first and second embodiments described above.
[0073]
As shown in FIGS. 3 to 5, the P-type base region has a cell structure that is a square, a square with corners, or a circle, and the base region is planar. The material that is regularly arranged at intervals and that forms the Schottky junction with the substrate can be arranged in a dotted manner at a position equidistant from a plurality of regularly arranged adjacent cells. .
[Brief description of the drawings]
FIG. 1 is a cross-sectional configuration diagram of a field effect transistor using a silicon carbide semiconductor according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional configuration diagram of a field effect transistor using a silicon carbide semiconductor according to a second embodiment of the present invention.
FIG. 3 is an equivalent circuit diagram of a field effect transistor according to a second embodiment of the present invention.
FIG. 4 is a first partial view of an explanatory view showing a manufacturing step of the field effect transistor according to the second embodiment of the present invention.
FIG. 5 is a second partial view of the explanatory view showing the manufacturing process of the field effect transistor according to the second embodiment of the present invention.
FIG. 6 is a cross-sectional configuration diagram of a field effect transistor using a silicon carbide semiconductor according to a third embodiment of the present invention.
FIG. 7 is a cross-sectional configuration diagram illustrating the spread of a depletion layer when the field effect transistor according to the third embodiment of the present invention is turned off.
FIG. 8 is a cross-sectional configuration diagram showing the spread of a depletion layer when the field effect transistor in the conventional example is off.
FIG. 9 is a cross-sectional view showing a configuration of a conventional field effect transistor.
[Explanation of symbols]
61 N + type silicon carbide semiconductor substrate 62 N− type silicon carbide epitaxial region 63a to 63c P type well region 64a to 64c Source region 65a, 65b N type channel region 66a to 66d Gate insulating films 67a, 67b Gate electrodes 68a, 68b Interlayer Insulating film 69 Source electrode 70 Drain electrode 71a to 71d Region where polysilicon is doped N-type 73 Power MOSFET
74 Gate terminal 75 Drain terminal 76 Source terminal 77 PN junction diode in polysilicon 78 Diode made of polysilicon and silicon carbide 101 N-type drift region 102 N + type SiC substrate 103 P type base region 104 N + type source region 105 N Type channel region 106 gate insulating film 107 gate electrode 108 source electrode 109 drain electrode

Claims

炭化珪素半導体を用いた電界効果トランジスタであって、
第１導電型の炭化珪素半導体基体の第１主面上に形成された第２導電型のベース領域と、
該ベース領域内の複数箇所に形成された第１導電型のソース領域と、
前記炭化珪素半導体基体の一部に形成された第１導電型のドレイン領域と、
前記ソース領域、及びベース領域が形成された前記炭化珪素半導体基体上の一部分を覆うゲート絶縁膜、及び該ゲート絶縁膜を介して形成されたゲート電極と、を有し、
前記ゲート絶縁膜の、前記炭化珪素半導体を覆わない部分に、前記炭化珪素半導体基体との間でダイオード特性を有する接合を形成する材料を配設し、当該材料は、前記炭化珪素半導体基体とはバンドギャップが異なり、且つ、前記ゲート電極を形成することを特徴とする炭化珪素半導体を用いた電界効果トランジスタ。A field effect transistor using a silicon carbide semiconductor,
A second conductivity type base region formed on the first main surface of the first conductivity type silicon carbide semiconductor substrate;
A source region of a first conductivity type formed at a plurality of locations in the base region;
A drain region of a first conductivity type formed in a part of the silicon carbide semiconductor substrate;
A gate insulating film covering a part of the silicon carbide semiconductor substrate on which the source region and a base region are formed, and a gate electrode formed through the gate insulating film,
A material for forming a junction having diode characteristics with the silicon carbide semiconductor substrate is disposed on a portion of the gate insulating film that does not cover the silicon carbide semiconductor, and the material is the silicon carbide semiconductor substrate. A field effect transistor using a silicon carbide semiconductor, wherein band gaps are different and the gate electrode is formed.

前記ゲート電極が、ダイオード特性を有する接合を形成する領域には、第二導電型の不純物が導入され、前記ゲート電極が、チャネルを形成する領域では、当該ゲート電極に第一導電型の不純物が導入されていることを特徴とする請求項１に記載の炭化珪素半導体を用いた電界効果トランジスタ。 A second conductivity type impurity is introduced into a region where the gate electrode forms a junction having diode characteristics, and a first conductivity type impurity is introduced into the gate electrode in a region where the gate electrode forms a channel. The field effect transistor using a silicon carbide semiconductor according to claim 1, wherein the field effect transistor is introduced.

前記ゲート絶縁膜及び前記ゲート電極は、前記基板上に平面的に形成された形状をなし、前記ゲート絶縁膜が除去された部分は、前記ベース領域と隣り合うベース領域の間であることを特徴とする請求項１または請求項２のいずれかに記載の炭化珪素半導体を用いた電界効果トランジスタ。Said gate insulating film and the gate electrode, forms a dimensionally form made shapes on the substrate, the portion where the gate insulating film is removed is between the base region adjacent to the base region A field effect transistor using the silicon carbide semiconductor according to claim 1, wherein the field effect transistor includes the silicon carbide semiconductor according to claim 1.

前記ベース領域は、平面的に四角形、角部の取れた四角形、或いは円形であるセル構造を有し、該ベース領域は平面的には等間隔で規則的に配置され、前記ダイオード特性を有する接合を形成する材料は、規則的に配置された隣接する複数の前記セルから等距離にある位置に点状に配置されることを特徴とする請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体を用いた電界効果トランジスタ。 The base region has a cell structure that is a quadrangle in a plan view, a quadrangle with a corner, or a circle, and the base regions are regularly arranged at regular intervals in a plan view and have a diode characteristic. 4. The material that forms a material is arranged in a dot shape at positions equidistant from a plurality of regularly arranged adjacent cells. 5. Field effect transistor using silicon carbide semiconductor.