JP3826159B2 - 表示駆動制御回路 - Google Patents
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Description
前記メモリに格納される前記画像データとしての動画データが転送される第1ポートと、前記メモリに格納される前記画像データとしての静止画データが転送される第2ポートとを備えた。
前記外部端子に供給された前記信号に同期して、前記動画データの転送を開始するようにした。
前記第2ポートに供給された前記静止画データを、前記内部動作クロックに同期して前記メモリに書き込み可能とし、
前記第1制御レジスタが、前記メモリからの前記画像データの読み出しに、前記同期信号に同期した読み出し動作と前記内部クロック信号に同期した読み出し動作の一方を指定するようにした。
Claims (29)
- 半導体チップに形成された液晶駆動制御装置であって、
動画データが供給される第1データ端子と、
垂直同期信号が供給される第1端子と、
水平同期信号が供給される第2端子と、
ドットクロックが供給される第3端子と、
イネーブル信号が供給される第4端子と、
静止画データが供給される第2データ端子と、
内部動作クロック信号が発生されるクロック発生回路と、
上記第1データ端子及び上記第1端子から第4端子とが接続される外部表示インターフェース回路と、
上記第2データ端子が結合されるシステム・インターフェース回路と、
上記液晶駆動制御装置結合されるべき表示パネルに表示されるべき画像データが格納されるメモリと、
上記メモリに結合され、上記メモリから読み出された画像データにしたがって、上記表示パネルへ画像データを供給する駆動回路と、
上記メモリから上記画像データを読み出す際、上記内部動作クロック信号に同期する第1読み出し動作と、上記垂直同期信号、上記水平同期信号及び上記ドットクロックに同期する第2読み出し動作とのいずれか一方を指定可能な第1レジスタと、
上記画像データを上記メモリへ書き込み際、上記第2データ端子を介して上記システム・インターフェース回路へ供給された静止画データを上記メモリへ書き込む第1書き込み動作と、上記第1データ端子を介して上記外部表示インターフェース回路へ供給された動画データを上記メモリへ書き込む第2書き込み動作とのいずれか一方を指定可能な第2レジスタと、
を有する液晶駆動制御装置。 - 請求項1において、
上記イネーブル信号は、活性状態と非活性状態とを有し、
上記第1データ端子を介して上記外部表示インターフェース回路へ供給された動画データは、上記イネーブル信号の上記活性状態に従って上記メモリへ書き込まれる液晶駆動制御装置。 - 請求項1において、さらに、
上記メモリにおいて、上記動画データが書き込まれる領域の先頭アドレスと最終アドレスとを指定する第3レジスタを有する液晶駆動制御装置。 - 請求項1において、
上記第1レジスタ及び上記第2レジスタは、上記第2データ端子を介して上記システム・インターフェース回路に供給された命令によって設定される液晶駆動制御装置。 - 動画データを受けるように結合された第1データ端子と、
垂直同期信号を受けるように結合された第1端子と、
水平同期信号を受けるように結合された第2端子と、
ドットクロックを受けるように結合された第3端子と、
イネーブル信号を受けるように結合された第4端子と、
静止画データを受けるように結合された第2データ端子と、
内部クロック信号を発生するクロック発生回路と、
上記第1データ端子及び上記第1端子から上記第4端子に結合された第1インターフェース回路と、
上記第2データ端子に結合された第2インターフェイス回路と、
表示パネルに表示すべき画像データが格納されるメモリと、
上記メモリの出力に結合され、上記メモリから読み出された画像データに基づいて上記表示パネルに画像データを供給するソースドライバと、
上記メモリを上記内部クロック信号に同期して読み出すことを可能とする第1状態と、上記メモリを上記垂直同期信号、水平同期信号及び上記ドットクロックに同期して読み出すことを可能とする第2状態とを設定可能な第1レジスタ部と、
上記メモリへ上記第2データ端子を介して上記第2インターフェース回路へ供給された上記静止画データを書き込み可能とする第1状態と、上記メモリへ上記第1データ端子を介して上記第1インターフェース回路へ供給された上記動画データを書き込み可能とする第2状態とを設定可能な第2レジスタ部とを有する液晶駆動制御装置。 - 請求項5において、
上記イネーブル信号は、活性状態と非活性状態とを有し、
上記第1データ端子を介して上記第1インターフェース回路へ供給された上記動画データは、上記イネーブル信号の上記活性状態の間上記メモリへ書き込まれる液晶駆動制御装置。 - 請求項5において、さらに、
上記メモリにおいて、上記動画データが書き込まれる領域の先頭アドレスと最終アドレスとを指定する第3レジスタ部を有する液晶駆動制御装置。 - 請求項7において、
上記第1レジスタ部、上記第2レジスタ部及び上記第3レジスタ部は、上記第2データ端子を介して上記第2インターフェース回路に供給された命令によって設定される液晶駆動制御装置。 - 請求項5において、
上記第1レジスタ部は、さらに、上記メモリを上記垂直同期信号及び上記内部クロック信号に同期して読み出すことを可能とする第3状態を有し、
上記第1レジスタ部が上記第3状態とされる時、上記第2データ端子を介して上記第2インターフェース回路に供給された動画データが上記メモリへ書き込まれる液晶駆動制御装置。 - 請求項9において、
上記イネーブル信号は、活性状態と非活性状態とを有し、
上記イネーブル信号の上記活性状態の時、上記第1データ端子を介して上記第1インターフェース回路へ供給された上記動画データが上記メモリへ書き込まれる液晶駆動制御装置。 - 請求項10において、さらに、
上記メモリにおいて、上記動画データが書き込まれる領域の先頭アドレスと最終アドレスとの両方を指定する第3レジスタ部を有する液晶駆動制御装置。 - 動画データを受けるように結合された第1データ端子と、垂直同期信号を受けるように結合された第1端子と、水平同期信号を受けるように結合された第2端子と、ドットクロックを受けるように結合された第3端子と、イネーブル信号を受けるように結合された第4端子とを有する第1インターフェース回路と、
静止画データを受けるように結合された第2データ端子を有す第2インターフェース回路と、
内部クロック信号を発生するクロック発生回路と、
表示パネルに表示すべき画像データが格納されるメモリと、
上記メモリの出力に結合され、上記メモリから読み出された画像データに基づいて上記表示パネルに画像データを供給するソースドライバと、
上記メモリを上記内部クロック信号に同期して読み出すことを可能とする第1状態、又は、上記メモリを上記垂直同期信号、水平同期信号及び上記ドットクロックに同期して読み出すことを可能とする第2状態を有する第1レジスタと、
上記メモリへ上記第2データ端子を介して上記第2インターフェイス回路へ供給された上記静止画データを書き込み可能とする第1状態、又は、上記メモリへ上記第1データ端子を介して上記第1インターフェース回路へ供給された上記動画データを書き込み可能とする第2状態を有する第2レジスタとを有する液晶駆動制御装置。 - 請求項12において、
上記第1レジスタは、さらに、上記メモリを上記垂直同期信号及び上記内部クロック信号に同期して読み出すことを可能とする第3状態を有し、
上記第1レジスタが上記第3状態とされる時、上記第2データ端子を介して上記第2インターフェース回路に供給された第2動画データが上記メモリへ書き込まれる液晶駆動制御装置。 - 請求項12において、
上記イネーブル信号は、活性状態と非活性状態とを有し、
上記イネーブル信号の上記活性状態の時、上記第1データ端子を介して上記第1インターフェース回路へ供給された上記動画データが上記メモリへ書き込まれる液晶駆動制御装置。 - 請求項13において、さらに、
上記メモリにおいて、上記動画データが書き込まれる領域の先頭アドレスと最終アドレスとの両方を指定する第3レジスタを有する液晶駆動制御装置。 - 動画データを受けるように結合された第1データ端子と、垂直同期信号を受けるように結合された第1端子と、水平同期信号を受けるように結合された第2端子と、ドットクロックを受けるように結合された第3端子と、イネーブル信号を受けるように結合された第4端子とを有する第1インターフェース回路と、
静止画データを受けるように結合された第2データ端子を有す第2インターフェース回路と、
内部クロック信号を発生するクロック発生回路と、
表示パネルに表示すべき画像データが格納されるメモリと、
上記メモリの出力に結合され、上記メモリから読み出された画像データに基づいて上記表示パネルに画像データを供給するソースドライバと、
上記メモリを上記内部クロック信号に同期して読み出すことを可能とする第1状態、又は、上記メモリを上記垂直同期信号、水平同期信号及び上記ドットクロックに同期して読み出すことを可能とする第2状態を設定可能な第1レジスタと、
上記メモリへ上記第2データ端子を介して上記第2インターフェース回路へ供給された上記静止画データを書き込み可能とする第1状態、又は、上記メモリへ上記第1データ端子を介して上記第1インターフェース回路へ供給された上記動画データを書き込み可能とする第2状態を設定可能な第2レジスタとを有する液晶駆動制御装置。 - 請求項16において、
上記第1レジスタは、さらに、上記メモリを上記垂直同期信号及び上記内部クロック信号に同期して読み出すことを可能とする第3状態を設定可能とされ、
上記第1レジスタが上記第3状態とされる時、上記第2データ端子を介して上記第2インターフェース回路に供給された第2動画データが上記メモリへ書き込まれる液晶駆動制御装置。 - 請求項17において、さらに、
上記メモリにおいて、上記動画データが書き込まれる領域の先頭アドレスと最終アドレスとの両方を指定可能な第3レジスタを有する液晶駆動制御装置。 - 動画データを受けるように結合された第1データ端子と、垂直同期信号を受けるように結合された第1端子と、水平同期信号を受けるように結合された第2端子と、ドットクロックを受けるように結合された第3端子と、イネーブル信号を受けるように結合された第4端子とを有する第1インターフェース回路と、
静止画データを受けるように結合された第2データ端子を有す第2インターフェース回路と、
内部クロック信号を発生するクロック発生回路と、
表示パネルに表示すべき画像データが格納されるメモリと、
上記メモリの出力に結合され、上記メモリから読み出された画像データに基づいて上記表示パネルに画像データを供給するソースドライバと、
上記メモリを上記内部クロック信号に同期して読み出すことを可能とする第1状態、上記メモリを上記垂直同期信号、水平同期信号及び上記ドットクロックに同期して読み出すことを可能とする第2状態、又は、上記メモリを上記垂直同期信号及び上記内部クロック信号に同期して読み出すことを可能とする第3状態とを設定可能な第1レジスタと、
上記メモリへ上記第2データ端子を介して上記第2インターフェース回路へ供給された上記静止画データを書き込み可能とする第1状態、又は、上記メモリへ上記第1データ端子を介して上記第1インターフェース回路へ供給された上記動画データを書き込み可能とする第2状態を設定可能な第2レジスタとを有する液晶駆動制御装置。 - 請求項19において、
上記第1レジスタが上記第3状態とされる時、上記第2データ端子を介して上記第2インターフェース回路に供給された第2動画データが上記メモリへ書き込まれる液晶駆動制御装置。 - 請求項19において、
上記イネーブル信号は、活性状態と非活性状態とを有し、
上記イネーブル信号の上記活性状態の時、上記第1データ端子を介して上記第1インターフェース回路へ供給された上記動画データが上記メモリへ書き込まれる液晶駆動制御装置。 - 請求項19において、さらに、
上記メモリにおいて、上記動画データが書き込まれる領域の先頭アドレスと最終アドレスとの両方を指定可能な第3レジスタを有する液晶駆動制御装置。 - 動画データを受けるように結合された第1データ端子と、
垂直同期信号を受けるように結合された第1端子と、
水平同期信号を受けるように結合された第2端子と、
ドットクロックを受けるように結合された第3端子と、
イネーブル信号を受けるように結合された第4端子と、
静止画データを受けるように結合された第2データ端子と、
内部クロック信号を発生するクロック発生回路と、
上記第1データ端子及び上記第1端子から上記第4端子に結合された第1インターフェース回路と、
上記第2データ端子に結合された第2インターフェース回路と、
表示パネルに表示すべき画像データが格納されるメモリと、
上記メモリの出力に結合され、上記メモリから読み出された画像データに基づいて上記表示パネルに画像データを供給するソースドライバと、
上記メモリを上記内部クロック信号に同期して読み出すことを可能とする第1状態と、上記メモリを上記垂直同期信号、水平同期信号及び上記ドットクロックに同期して読み出すことを可能とする第2状態とを設定可能な第1ビットと、
上記メモリへ上記第2データ端子を介して上記第2インターフェース回路へ供給された上記静止画データを書き込み可能とする第1状態と、上記メモリへ上記第1データ端子を介して上記第1インターフェース回路へ供給された上記動画データを書き込み可能とする第2状態とを設定可能な第2ビットとを有する液晶駆動制御装置。 - 請求項23において、
上記イネーブル信号は、活性状態と非活性状態とを有し、
上記第1データ端子を介して上記第1インターフェース回路へ供給された上記動画データは、上記イネーブル信号の上記活性状態の間、上記メモリへ書き込まれる液晶駆動制御装置。 - 請求項23において、さらに、
上記メモリにおいて、上記動画データが書き込まれる領域の先頭アドレスと最終アドレスとを指定する第3ビットを有する液晶駆動制御装置。 - 請求項25において、
上記第1ビット、上記第2ビット及び上記第3ビットは、上記第2データ端子を介して上記第2インターフェース回路に供給された命令によって設定される液晶駆動制御装置。 - 請求項23において、
上記第1ビットは、さらに、上記メモリを上記垂直同期信号及び上記内部クロック信号に同期して読み出すことを可能とする第3状態を有し、
上記第1ビットが上記第3状態とされる時、上記第2データ端子を介して上記第2インターフェース回路に供給された動画データが上記メモリへ書き込まれる液晶駆動制御装置。 - 請求項23において、
上記イネーブル信号は、活性状態と非活性状態とを有し、
上記イネーブル信号が上記活性状態の時、上記第1データ端子を介して上記第1インターフェース回路へ供給された上記動画データが上記メモリへ書き込まれる液晶駆動制御装置。 - 請求項23において、さらに、
上記メモリにおいて、上記動画データが書き込まれる領域の先頭アドレスと最終アドレスとの両方を指定する第3ビットを有する液晶駆動制御装置。
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