JP3821707B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
近年、デバイスの微細化に伴い、ソース・ドレインよりも不純物濃度の低い拡散層領域(以下、エクステンション領域とも云う)を有するMOSトランジスタにおける短チャネル効果改善のためには、半導体基板またはウェルとの接合深さが浅いエクステンション領域が、寄生抵抗(拡がり抵抗(spreading resistance))低減のためには、半導体基板の深さ方向の単位長さ当たりの不純物濃度の変化が非常に大きな、すなわち半導体基板の深さ方向の不純物濃度のプロファイルが急峻なエクステンション領域が必要とされている。
【0003】
イオン注入法を用いて半導体基板に不純物を導入し、ソース・ドレイン領域のエクステンション領域を形成する場合、接合深さが浅くかつ半導体基板の深さ方向の不純物濃度のプロファイルが急峻なエクステンション領域を形成する一つの方法として、イオン注入の加速エネルギーを下げることが挙げられる。
【0004】
【発明が解決しようとする課題】
しかし、イオン注入の加速エネルギーを低くすると、特にpチャネルMOSFETにおいては、エクステンション領域のシート抵抗が高くなり、寄生抵抗の増大をもたらし駆動力が劣化するという問題が生じる。
【0005】
本発明は、上記事情を考慮してなされたものであって、微細化してもpチャネルMOSFETの駆動力の低下を抑制することのできる半導体装置およびその製造方法を提供することを目的とする。
【0006】
【課題を解決するための手段】
本発明の一態様による半導体装置の製造方法は、n型のシリコン半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側面に絶縁物からなる第1ゲート側壁を形成する工程と、前記ゲート電極および前記第1ゲート側壁をマスクとして前記半導体領域に、ゲルマニウム、シリコン、ガリウム、およびインジウムの内の1つの元素をイオン注入することにより前記第1ゲート側壁の両側の前記半導体領域にアモルファス層を有する第1アモルファス層領域を形成する工程と、前記第1ゲート側壁を除去した後、前記ゲート電極をマスクとして前記元素を前記半導体領域にイオン注入することにより前記第1アモルファス層領域の前記アモルファス層よりも深さが浅いアモルファス層を有する第2アモルファス層領域を形成する工程と、前記第2アモルファス層領域を形成した後、前記ゲート電極をマスクとしてp型の不純物を前記半導体領域にイオン注入することによりソース・ドレインのエクステンション領域を形成する工程と、前記ソース・ドレインのエクステンション領域を形成した後、前記ゲート電極の側面に前記第1ゲート側壁よりも膜厚の大きな、絶縁物からなる第2ゲート側壁を形成する工程と、前記ゲート電極および前記第2ゲート側壁をマスクとしてp型の不純物をイオン注入することにより前記ソース・ドレインのエクステンション領域よりも接合深さが深いソース・ドレイン領域を形成する工程とを備えたことを特徴とする。
【0008】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら具体的に説明する。
【0009】
(第1実施形態)
本発明の第1実施形態による半導体装置の構成を図1に示す。この実施形態の半導体装置は、pチャネルMOSFETを有している。このpチャネルMOSFETは、素子分離領域4によって素子分離されたn型のシリコン半導体領域2上に形成されたゲート絶縁膜6aと、このゲート絶縁膜6a上に形成されたゲート電極8aと、このゲート電極8a直下の半導体領域2に形成されたチャネル領域と、このチャネル領域の両側の半導体領域2に形成されたソースおよびドレイン領域20aと、チャネル領域とソースおよびドレイン領域20aとの間の半導体領域2に形成され上記ソースおよびドレイン領域20aよりもp型の不純物(例えば、ボロン)の濃度が低い拡散層領域(エクステンション領域)16a,16bと、ゲルマニウムを不純物として含む不純物領域12,14と、ゲート電極8aの側面に形成された絶縁物からなるゲート側壁18とを備えている。
【0010】
不純物領域12はソースおよびドレイン領域20a内の表面近傍に形成され、不純物領域14はエクステンション領域16a,16b内の表面近傍に形成された構成となっている。また、不純物領域14は不純物領域12より浅く形成された構成となっている。なお、この不純物領域12,14は後述するように、アモルファス状態またはアモルファスとシリコン結晶層との混晶状態となっている。
【0011】
一般に、ゲルマニウムは熱処理を行ってもシリコン半導体領域に拡散されにくい。また、ゲルマニウムを含む不純物領域12,14は、不純物領域内のアモルファス層の深さの違いにより熱処理を行うことによってシリコン半導体領域中のp型不純物であるボロンの拡散を抑制したり、助長したりする性質がある。このため、前もってアモルファス層の深さが異なる不純物領域12,14を形成しておけば、ソースおよびドレイン領域20aならびにエクステンション領域16a,16bを形成するための、ボロンを注入後の活性化アニールによって、ソースおよびドレイン領域20aは深くかつ2段構造のエクステンション領域16a,16bが形成される。すなわち、深いアモルファス層を有する不純物領域12ではボロンの拡散は助長され、浅いアモルファス層を有する不純物領域14では抑制される。
【0012】
以上説明したように、本実施形態の半導体装置によれば、接合深さがエクステンション領域16aよりも深くソースおよびドレイン領域20aよりも浅いエクステンション領域16bを有しているため、シート抵抗を従来の場合よりも低減することが可能となる。したがって、微細化した場合においても、エクステンション領域の抵抗の増大を抑制することが可能となり、従来の場合よりも寄生抵抗を低減することができ、駆動力の低下を抑制することが可能となる。
【0013】
(第2実施形態)
次に、本発明の第2実施形態による半導体装置の製造方法を図2および図3を参照して説明する。この実施形態の半導体装置の製造方法は、図1に示す半導体装置の製造法である。
【0014】
まず図2(a)に示すように、素子分離領域4によって素子分離されたn型のシリコン半導体領域2を基板上に形成する。続いて図2(b)に示すように半導体領域2の表面上に絶縁膜6を形成する。その後、図2(c)に示すように絶縁膜6上にポリシリコン層8を成長させる。そして、フォトリソグラフィ技術およびRIE(Reactive Ion Etching)等を用いて、ポリシリコン層8および絶縁層6をパターニングし、ポリシリコンゲート電極8aおよびゲート絶縁膜6aを形成する(図2(d)参照)。続いて、図2(e)に示すようにゲート電極8aの側面にゲート側壁10を形成する。このゲート側壁10は、例えば、次のように形成される。絶縁膜、例えばシリコン窒化(SiN)膜やTEOS(Tetra-Etoxy-Ortho-Silicate)を全面に形成した後、RIEでエッチバックを行うことにより、ポリシリコンゲート電極8aの側面にゲート側壁10が形成される。
【0015】
次に、図3(a)に示すように、ゲート電極8aおよびゲート側壁10をマスクとしてn型シリコン半導体領域2にゲルマニウムのイオン注入を行うことによって、n型半導体領域2にダメージを与え、ゲルマニウムを含む不純物領域12を形成する。この不純物領域12は、結晶欠陥を多く含み、アモルファス状態となっている。
【0016】
次に、図3(b)に示すようにゲート側壁10を除去する。このゲート側壁10の除去は、ゲート側壁10がシリコン窒化膜(SiN膜)で形成されている場合にはホットリン酸、TEOSで形成されている場合には希フッ酸でエッチングすることによって行われる。その後、図3(b)に示すように、ゲート電極8aをマスクとして、n型シリコン半導体領域に再度ゲルマニウムのイオン注入を行い、ゲルマニウムを含む不純物領域14を形成する。この不純物領域14は、ゲート電極8a直下のチャネル領域と不純物領域12との間の半導体領域2の表面近傍に、不純物領域12よりも浅く形成される。この不純物領域14も不純物領域12と同様に、結晶欠陥が多く存在している。この不純物領域14を形成するためのゲルマニウムのイオン注入時の加速電圧βは、不純物領域12を形成するためのイオン注入の加速電圧αよりも小さい。例えば、後述のエクステンション領域16を形成するためのボロン注入の加速電圧を0.2keVとすれば、αとして5keV、βとして3keV、ドーズ量はそれぞれ5×1014cm−2でイオン注入を行うと良い。
【0017】
次に、図3(c)に示すようにエクステンション領域16を形成するためにボロンもしくはBF2のイオン注入を行う。このエクステンション領域16は、図3(c)に示すように、不純物領域14よりも深くはない。この後、結晶欠陥を回復させるような800℃以下のアニールを行ってもよい。
【0018】
次に、図3(d)に示すようにゲート電極8aの側面にゲート側壁18を形成する。このゲート側壁18は、絶縁膜、例えばシリコン窒化(SiN)膜またはTEOS膜を全面に形成した後、RIEでエッチバックを行うことにより形成される。なお、このゲート側壁18の幅は、図2(e)に示す工程で形成したゲート側壁10の幅よりも大きくなるように形成する。
【0019】
次に、図3(e)に示すように、ゲート電極8aおよびゲート側壁18をマスクとして半導体領域2にボロンまたはBF2のイオン注入を行い、拡散層領域20を形成する。拡散層領域20の不純物濃度はエクステンション領域16の不純物濃度よりもたかくなるようにする。この拡散層領域20形成するときに、ゲート電極8aのドーピングも同時に行い、ゲート電極8aを導電性にする。
【0020】
ボロンまたはBF2のイオン注入後、エクステンション領域16および拡散層領域20の活性化のためのアニールを行い、図1に示す2段のエクステンション領域16a,16bとソースおよびドレイン領域20aを形成する。この後は、既知の技術であるサリサイド工程、メタライゼーション工程を経て半導体装置が製造される。
【0021】
次に、エクステンション領域16a,16bの形状について詳細に述べる。図4に本実施形態による半導体装置に係るpチャネルMOSFETのエクステンション領域16a,16bを示す。高加速エネルギーでゲルマニウムをイオン注入することにより形成された不純物領域12では、導入された点欠陥によりボロンの増速拡散が誘発され、低加速エネルギーでゲルマニウムをイオン注入して形成した不純物領域14ではボロンの拡散係数が変調されることにより、図4に示すような拡散層、すなわちエクステンション領域16a,16bとソースおよびドレイン領域20aが形成される。
【0022】
なお、従来のMOSFETのエクステンション領域30を図6に示す。この従来のMOSFETのエクステンション領域30は、本実施形態に係るMOSFETのエクステンション領域16a,16bと異なり一段構造の拡散層領域となっている。
【0023】
本実施形態に係るpチャネルMOSFETを図4に示す切断線A−A、B−B、およびC−Cで切断した断面におけるゲルマニウムとボロンの濃度のプロファイルを、図5(a)、図5(b)、図5(c)にそれぞれ示す。すなわち、図5(a)は、エクステンション領域16aの濃度プロファイルを示し、図5(b)はエクステンション領域16bの濃度プロファイルを示し、図5(c)はソースおよびドレイン領域20aの濃度プロファイルを示す。なお、図5(a)乃至図5(c)に示すプロファイルにおいては、半導体領域2の表面を深さの原点としてある。図5(a)乃至図5(c)から分かるようにゲルマニウムは拡散しにくいため、活性化アニール後においても二つのピークを持つ濃度プロファイルを示す。また、図5(a)および図5(b)に示すエクステンション領域16aおよび16bの深さ方向のボロンの濃度分布は、図5(c)に示すソースおよびドレイン領域20aの深さ方向のボロンの濃度分布よりもプロファイルが急峻であることが分かる。このため、エクステンション領域16a,16bにおける拡がり抵抗を小さくすることができる。
【0024】
以上説明したように、本実施形態の製造法によって形成された半導体装置は、接合深さの浅いエクステンション領域16aを備えているため、短チャネル効果を改善することができる。また上述したようにエクステンション領域16a,16bが急峻な濃度プロファイルを有するため拡がり抵抗を小さくすることができる。また、接合深さがエクステンション領域16aよりも深くソースおよびドレイン領域20aよりも浅いエクステンション領域16bを有しているため、シート抵抗を従来の場合よりも低減することが可能となる。したがって、微細化した場合でも、エクステンション領域の抵抗の増大を抑制することが可能となり、従来の場合よりも寄生抵抗を低減することができ、駆動力の低下を抑制することが可能となる。
【0025】
なお、上記第1および第2実施形態においては、不純物領域12,14を形成するために、ゲルマニウムを半導体領域2にイオン注入したが、ゲルマニウムの代わりに、シリコン、ガリウムまたはインジウムを用いても同様の効果を奏することができる。
【0026】
なお、上記第1および第2実施形態においては、深さの異なる2個の不純物領域12,14を形成したが、深さの異なる3個以上の不純物領域を形成しても良い。
【0027】
【発明の効果】
以上、述べたように、本発明によれば、微細化してもpチャネルMOSFETの駆動力が低下するのを抑制することができる。
【図面の簡単な説明】
【図1】第1実施形態による半導体装置の構成を示す断面図。
【図2】第2実施形態による半導体装置の製造法の製造工程を示す工程断面図。
【図3】第2実施形態による半導体装置の製造法の製造工程を示す工程断面図。
【図4】第2実施形態によって製造された半導体装置のエクステンション領域の詳細な構成を示す断面図。
【図5】第2実施形態によって製造された半導体装置のエクステンション領域とソースおよびドレイン領域の深さ方向の不純物の濃度プロファイルを示す図。
【図6】従来のMOSFETのエクステンション領域を示す断面図。
【符号の説明】
2 半導体領域
4 素子分離領域
6 絶縁膜
6a ゲート絶縁膜
8 ポリシリコン層
8a ゲート電極
10 ゲート側壁
12 ゲルマニウムを含む不純物領域
14 ゲルマニウムを含む不純物領域
16 拡散層領域
16a エクステンション領域(拡散層領域)
16b エクステンション領域(拡散層領域)
18 ゲート側壁
20 拡散層領域
20a ソースおよびドレイン領域
Claims (4)
- n型のシリコン半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側面に絶縁物からなる第1ゲート側壁を形成する工程と、前記ゲート電極および前記第1ゲート側壁をマスクとして前記半導体領域に、ゲルマニウム、シリコン、ガリウム、およびインジウムの内の1つの元素をイオン注入することにより前記第1ゲート側壁の両側の前記半導体領域にアモルファス層を有する第1アモルファス層領域を形成する工程と、前記第1ゲート側壁を除去した後、前記ゲート電極をマスクとして前記元素を前記半導体領域にイオン注入することにより前記第1アモルファス層領域の前記アモルファス層よりも深さが浅いアモルファス層を有する第2アモルファス層領域を形成する工程と、前記第2アモルファス層領域を形成した後、前記ゲート電極をマスクとしてp型の不純物を前記半導体領域にイオン注入することによりソース・ドレインのエクステンション領域を形成する工程と、前記ソース・ドレインのエクステンション領域を形成した後、前記ゲート電極の側面に前記第1ゲート側壁よりも膜厚の大きな、絶縁物からなる第2ゲート側壁を形成する工程と、前記ゲート電極および前記第2ゲート側壁をマスクとしてp型の不純物をイオン注入することにより前記ソース・ドレインのエクステンション領域よりも接合深さが深いソース・ドレイン領域を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
- 前記第2アモルファス層領域を形成する際のイオン注入の加速電圧は前記第1アモルファス層領域を形成する際のイオン注入の加速電圧よりも小さいが、ドーズ量は同じであることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記ソース・ドレイン領域を形成するためのイオン注入によって前記ゲート電極もドーピングされることを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記ソース・ドレイン領域を形成した後、前記ソース・ドレインのエクステンション領域および前記ソース・ドレイン領域を活性化するアニールを行うことを特徴とする請求項3記載の半導体装置の製造方法。
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