JP3813154B2 - Reference voltage generation circuit - Google Patents
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Description
本発明は、基準電圧発生回路に関し、特に、急速起動ができる基準電圧発生回路に関するものである。 The present invention relates to a reference voltage generation circuit, and more particularly to a reference voltage generation circuit that can be rapidly activated.
デジタル回路ブロックと、比較的消費電力の多いアナログ回路ブロックとを混載しているシステムＬＳＩにおいて、アナログ回路ブロックの消費電力を低減することが重要な課題になってきている。特に携帯機器では、その要請が強く、使用状態に応じて搭載しているアナログ回路ブロックの電源を適時にオン・オフし、消費電力の低減を計っている。例えば、通信の送受信を含むシステムでは、送信時には、受信回路を、受信時には送信回路を停止させている。 In a system LSI in which a digital circuit block and an analog circuit block with relatively high power consumption are mixedly mounted, reducing the power consumption of the analog circuit block has become an important issue. Especially in portable devices, the demand is strong, and power consumption is reduced by turning on and off the power supply of analog circuit blocks mounted according to usage conditions in a timely manner. For example, in a system including communication transmission / reception, the reception circuit is stopped at the time of transmission, and the transmission circuit is stopped at the time of reception.
図１９は、このようなシステムに含まれる、アナログ回路であって、他のアナログ回路をオン・オフする従来の基準電圧発生回路のブロック図を示している。この従来の基準電圧発生回路は、非特許文献１に記載されたもので、図において、１は基準電圧Ｖｒを発生する基準電圧発生回路本体、２は基準電圧発生回路本体１を用いて動作するアナログ回路、３は基準電圧を安定化させる基準電圧安定化容量である。Ｐｄｎはスタンバイ信号で、Ｈの時には基準電圧発生回路本体１およびアナログ回路２の回路をオフし、Ｌの時にはそれらをオンする。Ｖｒは基準電圧発生回路本体１の出力電圧であり、基準電圧安定化容量３により安定化されている。
FIG. 19 is a block diagram of a conventional reference voltage generation circuit that is an analog circuit included in such a system and that turns on / off another analog circuit. This conventional reference voltage generation circuit is described in
図２０は、スタンバイ信号をＨ、Ｌに変えたときの出力電圧Ｖｒの変化を示す概念図である。ｔｒは、Ｖｒが安定な基準電圧Ｖｒ０を出すまでの復帰時間を表している。 FIG. 20 is a conceptual diagram showing changes in the output voltage Vr when the standby signal is changed to H or L. tr represents a return time until Vr outputs a stable reference voltage Vr0.
このように、従来では、基準電圧発生回路がスタンバイ状態から正常に動作する状態まで、基準電圧安定化容量３に充電する期間ｔｒがかかり、復帰を遅くしている。
以上に示した従来の基準電圧発生回路においては、基準電圧Ｖｒが安定な基準電圧Ｖｒ０になるまでに時間がかかり、システムから要求される復帰時間を満足できないことがある。特に基準電圧安定化容量３が大きい回路では、容量に充電する時間が大きくなり、復帰時間ｔｒは非常に大きくて、アナログ回路を適時にオン・オフすることができないという問題がある。
In the above-described conventional reference voltage generation circuit, it takes time until the reference voltage Vr becomes a stable reference voltage Vr0, and the recovery time required by the system may not be satisfied. In particular, a circuit having a large reference
本発明は、上記のような問題を解決するためになされたもので、基準電圧が急速に安定することのできる基準電圧発生回路を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a reference voltage generation circuit capable of rapidly stabilizing a reference voltage.
前記従来の課題を解決する為、本発明の請求項１記載の基準電圧発生回路は、基準電圧を発生して、第１の端子より前記基準電圧を出力する基準電圧発生回路本体と、スタンバイ期間に、両端が第１の定電圧に接続し充電され、通常動作期間に、一端が前記第１の定電圧に接続され、他端が前記基準電圧より高い第３の電圧に接続され充電される第１の容量素子と、スタンバイ期間に、両端が第２の定電圧に接続し充電され、通常動作期間に、一端が前記第２の定電圧に接続され、他端が前記基準電圧より低い第４の電圧に接続され充電される第２の容量素子と、を備え、前記第１の容量素子と前記第２の容量素子との容量比は、前記第３の電圧に充電された該第１の容量素子の一端と、前記第４の電圧に充電された該第２の容量素子の一端とを共通接続点としたときの、該共通接続点の電位が前記基準電圧近傍に収束するような値であり、前記スタンバイ期間から通常動作期間に遷移する際に、該基準電圧を出力する前記第１の端子と、前記共通接続点とを、非導通状態から導通状態にするものである。 To solve the conventional problems, the reference voltage generating circuit according to a first aspect of the present invention is to generate a reference voltage, a reference voltage generating circuit body for outputting the reference voltage from the first terminal, the standby period Both ends are connected to the first constant voltage and charged, and during normal operation, one end is connected to the first constant voltage and the other end is connected to a third voltage higher than the reference voltage and charged. During the standby period, both ends are connected to the second constant voltage and charged during the standby period, and during normal operation, one end is connected to the second constant voltage and the other end is lower than the reference voltage. A second capacitive element connected to the voltage of 4 and charged, wherein a capacitance ratio of the first capacitive element to the second capacitive element is the first charged to the third voltage. And one end of the second capacitor element charged to the fourth voltage. Is a value such that the potential at the common connection point converges in the vicinity of the reference voltage, and the reference voltage is output when transitioning from the standby period to the normal operation period. 1 terminal and the common connection point are changed from a non-conductive state to a conductive state.
また、本発明の請求項２記載の基準電圧発生回路は、基準電圧を発生して、第１の端子より前記基準電圧を出力する基準電圧発生回路本体と、ソースを前記基準電圧より少なくともトランジスタのしきい値電圧だけ異なる第１の定電圧に接続され、スタンバイ期間には、ゲートとドレインを電気的に共通接続され、且つ前記ゲートと前記ソースとの電位差が前記しきい値電圧より大きい所定の電圧になるようにバイアスされ、通常動作期間には、前記ソースと前記ドレインを電気的に共通接続される第１導電型の第８のトランジスタと、ソースを前記第１導電型の第８のトランジスタのソースに接続され、ドレインを該第１導電型の第８のトランジスタのドレインに接続され、該第１導電型の第８のトランジスタのソースとドレインを、スタンバイ期間には電気的に切断し、通常動作期間には電気的に共通接続させる第１導電型の第７のトランジスタと、ソースを前記第１導電型の第８のトランジスタのドレインに接続され、ドレインを該第１導電型の第８のトランジスタのゲートに接続され、該第１導電型の第８のトランジスタのゲートとドレインを、スタンバイ期間には電気的に共通接続させ、通常動作期間には電気的に切断する第１導電型の第６のトランジスタと、ソースを第２の定電圧に接続され、ドレインを前記第１導電型の第８のトランジスタのゲートに接続され、スタンバイ期間には、該第１導電型の第８のトランジスタのゲートとソースとの電位差が該第１導電型の第８のトランジスタのしきい値電圧より大きい所定の電圧になるようにバイアスし、通常動作期間にはオフする第２導電型の第３のトランジスタと、ソースを前記第１の定電圧に接続され、ドレインを前記第１の端子に接続され、スタンバイ期間にはオンし、通常動作期間にはオフする第１導電型の第９のトランジスタと、ソースを前記第１の端子に接続され、ドレインを前記第１導電型の第８のトランジスタのゲートに接続され、前記スタンバイ期間から通常動作期間への遷移時には、少なくとも前記第１導電型の第８のトランジスタのゲートと前記第１の端子との電位差が所定値となるまでの期間中に、導通する第１導電型の第５のトランジスタとを備えたものである。
The reference voltage generating circuit according to
本発明の請求項３記載の基準電圧発生回路は、請求項２記載の基準電圧発生回路において、前記基準電圧発生回路本体は、所定の電流を出力する定電流源と、ソースが前記第１の定電圧に接続され、ドレインが前記定電流源に接続され、ゲートとドレイン間を短絡した第１導電型のトランジスタと、を備え、前記第１導電型のトランジスタのゲートより、前記基準電圧を出力するものである。
The reference voltage generation circuit according to
本発明の請求項４記載の基準電圧発生回路は、基準電圧を発生して、第１の端子より前記基準電圧を出力する基準電圧発生回路本体と、前記基準電圧を含む、所定の範囲内の参照電圧を発生する参照基準電圧発生回路と、スタンバイ期間にオフとなり、通常動作期間にオンとなるスイッチと、一端を前記スイッチを介して前記第１の端子に接続され、他端を第５の固定電圧に接続された容量素子と、前記参照電圧と、前記容量素子の一端の電圧とを比較し、比較結果を出力する電圧検知回路と、前記容量素子の一端の電圧が前記基準電圧に近づくように、前記電圧検知回路の検知結果に応じて前記容量素子の放充電を制御する制御回路とを備えたものである。 A reference voltage generation circuit according to claim 4 of the present invention includes a reference voltage generation circuit body that generates a reference voltage and outputs the reference voltage from a first terminal, and includes a reference voltage within a predetermined range. A reference reference voltage generating circuit for generating a reference voltage, a switch that is turned off during a standby period and turned on during a normal operation period, one end connected to the first terminal via the switch, and the other end connected to a fifth terminal A capacitive element connected to a fixed voltage, the reference voltage, a voltage at one end of the capacitive element, a voltage detection circuit that outputs a comparison result, and a voltage at one end of the capacitive element approach the reference voltage As described above, a control circuit that controls discharging / charging of the capacitive element according to a detection result of the voltage detection circuit is provided.
本発明の請求項５記載の基準電圧発生回路は、請求項４記載の基準電圧発生回路において、前記参照基準電圧発生回路は、前記基準電圧より高い参照電圧と、前記基準電圧より低い参照電圧との２つの参照電圧を発生し、前記制御回路は、前記容量素子の一端にドレインを接続され、ソースを電源電位に接続され、ゲート端子を前記電圧検知回路の出力に接続された第１導電型のトランジスタと、前記容量素子の一端にドレインを接続され、ソースを接地電位に接続され、ゲートを前記電圧検知回路の出力に接続された第２導電型のトランジスタと、から構成され、前記電圧検知回路は、前記容量素子の一端の電圧が、前記基準電圧より高い前記参照電圧以上になった時は、前記第２導電型のトランジスタをオンに、前記第１導電型のトランジスタをオフにし、前記容量素子の一端の電圧が、前記基準電圧より低い前記参照電圧以下になった時は、前記第１導電型のトランジスタをオンに、前記第２導電型のトランジスタをオフにし、前記容量素子の一端の電圧が、２つの参照電圧の間にあるときは、前記２つのトランジスタを共にオフとするように、検知結果を出力する２つのコンパレータから構成されるものである。 The reference voltage generation circuit according to claim 5 of the present invention is the reference voltage generation circuit according to claim 4 , wherein the reference reference voltage generation circuit includes a reference voltage higher than the reference voltage, and a reference voltage lower than the reference voltage. The control circuit has a first conductivity type in which a drain is connected to one end of the capacitive element, a source is connected to a power supply potential, and a gate terminal is connected to an output of the voltage detection circuit. And a second conductivity type transistor having a drain connected to one end of the capacitive element, a source connected to a ground potential, and a gate connected to an output of the voltage detection circuit. The circuit turns on the second conductivity type transistor and turns on the first conductivity type transistor when the voltage at one end of the capacitive element becomes equal to or higher than the reference voltage higher than the reference voltage. The first conductivity type transistor is turned on and the second conductivity type transistor is turned off when the voltage at one end of the capacitive element becomes equal to or lower than the reference voltage lower than the reference voltage. When the voltage at one end of the capacitive element is between two reference voltages, the capacitive element is composed of two comparators that output detection results so that both the two transistors are turned off.
本発明の請求項６記載の基準電圧発生回路は、請求項５記載の基準電圧発生回路において、前記参照基準電圧発生回路は、前記基準電圧近傍の参照電圧を発生し、前記制御回路は、前記容量素子の一端にドレインを接続され、ソースを電源電位に接続され、ゲートを前記電圧検知回路の出力に接続された第１導電型のトランジスタと、前記容量素子の一端にドレインを接続され、ソースを接地電位に接続され、ゲートを前記電圧検知回路の出力に接続された第２導電型のトランジスタとから構成されており、前記電圧検知回路は、前記容量素子の一端の電圧と、前記参照電圧とを比較し、該容量素子の一端の電圧が前記参照電圧以上になった時は、Ｈｉｇｈを出力し、前記参照電圧以下になった時は、Ｌｏｗを出力するように、検知結果を出力するヒステリシスコンパレータから構成されるものである。
The reference voltage generation circuit according to
本発明の請求項７記載の基準電圧発生回路は、基準電圧を発生して、第１の端子より前記基準電圧を出力する基準電圧発生回路本体と、前記基準電圧より高い参照電圧と、前記基準電圧より低い参照電圧との２つの参照電圧を発生する参照基準電圧発生回路と、スタンバイ期間にオフとなり、通常動作期間にオンとなるスイッチと、一端を前記スイッチを介して前記第１の端子に接続され、他端を第５の固定電圧に接続された容量素子と、ソースを前記容量素子の一端に接続され、ゲートを前記基準電圧より低電位の前記参照電圧に接続され、ドレインを接地電位に接続された第１導電型のトランジスタと、ソースを前記容量素子の一端に接続され、ゲートを前記基準電圧より高電位の前記参照電圧に接続され、ドレインを電源電位に接続された第２導電型のトランジスタとから構成される、電圧検知制御回路と、を備えたものである。 According to a seventh aspect of the present invention, there is provided a reference voltage generating circuit that generates a reference voltage and outputs the reference voltage from a first terminal, a reference voltage higher than the reference voltage, and the reference A reference reference voltage generation circuit that generates two reference voltages, a reference voltage lower than the voltage, a switch that is turned off during a standby period and turned on during a normal operation period, and one end connected to the first terminal via the switch A capacitive element connected at the other end to a fifth fixed voltage; a source connected to one end of the capacitive element; a gate connected to the reference voltage lower than the reference voltage; and a drain connected to a ground potential. A first conductivity type transistor connected to the source, a source connected to one end of the capacitor, a gate connected to the reference voltage higher than the reference voltage, and a drain connected to a power supply potential. It was composed of a second conductive type transistor, in which and a voltage detection control circuit.
本発明の請求項８記載の基準電圧発生回路は、請求項７記載の基準電圧発生回路において、前記参照基準電圧発生回路は、前記基準電圧近傍の参照電圧を第１の出力端子より出力するサブ基準電圧発生回路と、ソースを電源電圧に接続され、ゲートとドレイン間を短絡した第１導電型の第１４のトランジスタと、ソースを接地電圧に接続され、ドレインを前記第１導電型の第１４のトランジスタのドレインに接続され、且つゲートとドレイン間を短絡した第２導電型の第８のトランジスタとからなるバイアス回路と、ソースを電源電圧に接続され、ゲートを前記バイアス回路の第１導電型の第１４のトランジスタのゲートに接続されている第１導電型の第１３のトランジスタと、ソースを接地電圧に接続され、ゲートを前記バイアス回路の第２導電型の第８のトランジスタのゲートに接続されている第２導電型の第７のトランジスタと、ドレインを前記第１導電型の第１３のトランジスタのドレインに接続され、ソースを前記第１の出力端子に接続され前記基準電圧近傍にバイアスされ、且つゲートとドレイン間を短絡した第２導電型の第６のトランジスタと、ドレインを前記第２導電型の第７のトランジスタのドレインに接続され、ソースを前記第１の出力端子に接続され前記基準電圧近傍にバイアスされ、且つゲートとドレイン間を短絡した第１導電型の第１２のトランジスタと、を備え、前記第２導電型の第６のトランジスタと、前記第１導電型の第１２のトランジスタとに所定の電流を流すことにより、該第２導電型の第６のトランジスタのゲートに前記基準電圧より高い参照電圧と、該第１導電型の第１２のトランジスタのゲートに前記基準電圧より低い参照電圧とを発生させるものである。
The reference voltage generation circuit according to
本発明の請求項１に係る基準電圧発生回路によれば、スタンバイ状態から通常動作状態に遷移する際、容量の分圧効果により、本回路の出力端子を安定電圧近傍の電圧にプリチャージし、基準電圧を安定電圧点まで急速に上昇させることができる。 According to the reference voltage generation circuit of the first aspect of the present invention, when transitioning from the standby state to the normal operation state, the output terminal of the circuit is precharged to a voltage near the stable voltage due to the voltage dividing effect of the capacitance, The reference voltage can be rapidly raised to the stable voltage point.
本発明の請求項２に係る基準電圧発生回路によれば、スタンバイ時には、トランジスタをダイオード接続状態にして、ゲートを安定電圧近傍にバイアスしておき、通常動作時には、ドレインをソースに接続し、ゲートを基準電圧発生回路の出力端子に接続することにより、本回路の出力端子を安定電圧近傍の電圧にプリチャージし、基準電圧を安定電圧点まで急速に接近させることができる。 According to the reference voltage generating circuit of the second aspect of the present invention, the transistor is in a diode connection state during standby and the gate is biased near the stable voltage, and during normal operation, the drain is connected to the source, Is connected to the output terminal of the reference voltage generating circuit, so that the output terminal of this circuit can be precharged to a voltage near the stable voltage, and the reference voltage can be brought close to the stable voltage point rapidly.
本発明の請求項３に係る基準電圧発生回路によれば、基準電圧が安定な電圧になるまでの時間が大きくなるのを防ぐことができる。 According to the reference voltage generating circuit of the third aspect of the present invention, it is possible to prevent the time until the reference voltage becomes a stable voltage from increasing.
本発明の請求項４に係る基準電圧発生回路によれば、スタンバイ時には、前記容量素子を安定電圧近傍に維持させ、通常動作時には、本回路の出力端子を前記容量素子と接続させることによって、安定電圧近傍の電圧にプリチャージし、基準電圧を安定電圧点まで急速に接近させることができる。 According to the reference voltage generating circuit of claim 4 of the present invention, the capacitor element is maintained in the vicinity of the stable voltage during standby, and the output terminal of the circuit is connected to the capacitor element during normal operation. It is possible to precharge to a voltage in the vicinity of the voltage, and to quickly bring the reference voltage close to the stable voltage point.
本発明の請求項５に係る基準電圧発生回路によれば、スタンバイ時には、前記容量素子を安定電圧近傍に維持させ、通常動作時には、本回路の出力端子を前記容量素子と接続させることによって、安定電圧近傍の電圧にプリチャージし、基準電圧を安定電圧点まで急速に接近させることができる。 According to the reference voltage generation circuit of claim 5 of the present invention, the capacitance element is maintained near the stable voltage during standby, and the output terminal of the circuit is connected to the capacitance element during normal operation, thereby stabilizing the capacitance. It is possible to precharge to a voltage in the vicinity of the voltage, and to quickly bring the reference voltage close to the stable voltage point.
本発明の請求項６に係る基準電圧発生回路によれば、スタンバイ時には、前記容量素子を安定電圧近傍に維持させ、通常動作時には、本回路の出力端子を前記容量素子と接続させることによって、安定電圧近傍の電圧にプリチャージし、基準電圧を安定電圧点まで急速に接近させることができる。
According to the reference voltage generation circuit of
本発明の請求項７に係る基準電圧発生回路によれば、スタンバイ時には、前記容量素子を安定電圧近傍に維持させ、通常動作時には、本回路の出力端子を前記容量素子と接続させることによって、安定電圧近傍の電圧にプリチャージし、基準電圧を安定電圧点まで急速に接近させることができる。
According to the reference voltage generating circuit of
本発明の請求項８に係る基準電圧発生回路によれば、プロセスのばらつきに対して、安定的な参照電圧を発生することができる。
According to the reference voltage generating circuit according to
以下に、本発明の実施の形態について、図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.
（実施の形態１）
図１は、本発明の実施の形態１による基準電圧発生回路の構成を示す図である。
図１において、基準電圧発生回路は、基準電圧を発生する基準電圧発生回路本体１と、基準電圧を安定化させる基準電圧安定化容量３と、Ｐ型トランジスタＰ１、Ｐ２及びバイアス電流源Ｉｂｉａｓからなり、基準電圧を急速に安定させる急速充放電用電流源としての基準電圧急速安定器４と、から構成されている。
(Embodiment 1)
FIG. 1 is a diagram showing a configuration of a reference voltage generation circuit according to
In FIG. 1, the reference voltage generation circuit includes a reference voltage
なお、バイアス電流源Ｉｂｉａｓの一端は、基準電位（ＧＮＤ）と、バイアス電流源Ｉｂｉａｓの他端は、カレントミラー用Ｐ型トランジスタＰ１のドレイン端子、ゲート端子、及びカレントミラー用Ｐ型トランジスタＰ２のゲート端子とそれぞれ接続される。トランジスタＰ１のソース端子、及びトランジスタＰ２のソース端子は、第１の電位としての基準電位（ＶＤＤ）と接続されており、第１導電型の第１のトランジスタＰ１と第１導電型の第２のトランジスタＰ２とがカレントミラー回路４ａを形成している。 One end of the bias current source Ibias is a reference potential (GND), and the other end of the bias current source Ibias is a drain terminal and a gate terminal of the current mirror P-type transistor P1, and a gate of the current mirror P-type transistor P2. Connected to each terminal. The source terminal of the transistor P1 and the source terminal of the transistor P2 are connected to a reference potential (VDD) as a first potential, and the first conductivity type first transistor P1 and the first conductivity type second transistor are connected. The transistor P2 forms a current mirror circuit 4a.
また、基準電圧発生回路本体１の出力端子は、トランジスタＰ２のドレイン端子及び基準電圧安定化容量３の一端と共通接続され、基準電圧安定化容量３の残る一端は、基準電位（ＧＮＤ）と接続されている。
The output terminal of the reference voltage
次に、以上のように構成されている本発明の実施の形態１による基準電圧発生回路の動作を説明する。
電流源Ｉｂｉａｓによりバイアス電流が基準電位（ＧＮＤ）に引かれることにより、トランジスタＰ１が導通となり、電流Ｉｂｉａｓが流れる。また、カレントミラー構成により、トランジスタＰ２も導通となり、トランジスタＰ２に電流Ｉｂｉａｓが流れる。この電流Ｉｂｉａｓにより、基準電圧安定化容量３に充電電流Ｉｂｉａｓが流れる。これにより、基準電圧発生回路本体１の出力端子の電圧、即ち、本基準電圧発生回路の出力電圧Ｖｒが直線的に上昇する。
Next, the operation of the reference voltage generating circuit according to the first embodiment of the present invention configured as described above will be described.
When the bias current is pulled to the reference potential (GND) by the current source Ibias, the transistor P1 becomes conductive and the current Ibias flows. Further, due to the current mirror configuration, the transistor P2 becomes conductive, and the current Ibias flows through the transistor P2. Due to this current Ibias, a charging current Ibias flows through the reference
図２は、本実施の形態１による基準電圧発生回路の電圧波形、及び従来の基準電圧発生回路の電圧波形を示したものである。同図に示すように、従来の基準電圧発生回路においては電圧が安定するまでの復帰時間は ｔｒ２＝−ＲＣ・１ｎ（１−Ｖｒｆ／Ｖｒｏ） となる。例えば、目標とする安定電圧Ｖｒｆを Ｖｒｏの９９％とすると、ｔｒ２＝−ＲＣ・ｌｎ（１−０．９９） となる。一方、本発明の構成により基準電圧が安定電圧に達するまでの復帰時間は ｔｒ１＝ＣＶｒｏ／Ｉｂｉａｓ となり、電流Ｉｂｉａｓ を大きくすることにより、復帰時間を短くすることができる。なお、ここでは、Ｃは基準電圧安定化容量３の容量、Ｒは基準電圧安定化容量３に電流が流れ充電されるパスに含まれる抵抗成分、Ｖｒｏは安定な基準電圧である。
FIG. 2 shows the voltage waveform of the reference voltage generating circuit according to the first embodiment and the voltage waveform of the conventional reference voltage generating circuit. As shown in the figure, in the conventional reference voltage generation circuit, the recovery time until the voltage is stabilized is tr2 = −RC · 1n (1−Vrf / Vro). For example, assuming that the target stable voltage Vrf is 99% of Vro, tr2 = −RC · ln (1-0.99). On the other hand, the recovery time until the reference voltage reaches the stable voltage by the configuration of the present invention is tr1 = CVro / Ibias, and the recovery time can be shortened by increasing the current Ibias. Here, C is a capacity of the reference
このように、本実施の形態１による基準電圧発生回路では、基準電圧発生回路本体１に、基準電圧安定化容量３とＰ型トランジスタよりなる基準電圧急速安定器４とを設けるようにしたので、スタンバイ状態から通常動作状態に遷移する際、従来のような基準電圧発生回路本体１からの電流のみで基準電圧安定化容量３を充電するのと比較して、基準電圧急速安定器４により基準電圧安定化容量３を急速に充電することで、基準電圧発生回路本体１の出力端子の電圧Ｖｒを急速に上昇させることができる。
As described above, in the reference voltage generating circuit according to the first embodiment, the reference voltage
なお、本実施の形態１の説明においては、通常のカレントミラー回路を用いて説明したが、カスコード型カレントミラーでも同様の効果が得られる。
また、トランジスタＰ２と基準電圧安定化容量３との間に、ダイオード接続したトランジスタを挿入することにより、電圧Ｖｒを変化させることもできる（図示せず）。
In the description of the first embodiment, a normal current mirror circuit is used. However, the same effect can be obtained with a cascode current mirror.
The voltage Vr can also be changed by inserting a diode-connected transistor between the transistor P2 and the reference voltage stabilizing capacitor 3 (not shown).
（実施の形態２）
図３は、本発明の実施の形態２による基準電圧発生回路の構成を示す図である。
図３において、基準電圧発生回路は、基準電圧を発生する基準電圧発生回路本体１と、基準電圧を安定化させる基準電圧安定化容量３と、Ｎ型トランジスタＮ１、Ｎ２及びバイアス電流源Ｉｂｉａｓからなり、基準電圧を急速に安定させる急速充放電用電流源としての基準電圧急速安定器５と、から構成されている。
(Embodiment 2)
FIG. 3 is a diagram showing a configuration of a reference voltage generation circuit according to the second embodiment of the present invention.
In FIG. 3, the reference voltage generation circuit includes a reference voltage
なお、バイアス電流源Ｉｂｉａｓの一端は基準電位（ＶＤＤ）と、バイアス電流源Ｉｂｉａｓの他端は、カレントミラー用Ｎ型トランジスタＮ１のドレイン端子、ゲート端子、およびカレントミラー用Ｎ型トランジスタＮ２のゲート端子とそれぞれ接続される。トランジスタＮ１のソース端子及びトランジスタＮ２のソース端子は、第２の電位としての基準電位（ＧＮＤ）と接続されており、第２導電型の第１のトランジスタＮ１と第２導電型の第２のトランジスタＮ２とがカレントミラー回路５ａを形成している。
One end of the bias current source Ibias is the reference potential (VDD), and the other end of the bias current source Ibias is the drain terminal and gate terminal of the current mirror N-type transistor N1, and the gate terminal of the current mirror N-type transistor N2. And connected respectively. The source terminal of the transistor N1 and the source terminal of the transistor N2 are connected to a reference potential (GND) as a second potential, and the second conductivity type first transistor N1 and the second conductivity type second transistor. N2 forms a
また、基準電圧発生回路本体１の出力端子は、トランジスタＮ２のドレイン端子及び基準電圧安定化容量３の一端と共通接続され、基準電圧安定化容量３の残る一端は、基準電位（ＶＤＤ）と接続されている。
The output terminal of the reference voltage
次に、以上のように構成されている本発明の実施の形態２による基準電圧発生回路の動作を説明する。
基準電圧安定化容量３は、基準電位ＶＤＤによって高電位まで充電される。そして、電流源Ｉｂｉａｓによりバイアス電流が基準電位（ＶＤＤ）より流し込まれることにより、トランジスタＮ１に電流Ｉｂｉａｓ、また、カレントミラー構成により、トランジスタＮ２にも電流Ｉｂｉａｓが流れる。この電流Ｉｂｉａｓにより、基準電圧安定化容量３に充電電流Ｉｂｉａｓが流れる。それと同時に、トランジスタＮ２が導通したことにつれ、基準電圧発生回路本体１の出力端子での電圧Ｖｒが直線的に下降し、同時に基準電圧安定化容量３は放電する。
Next, the operation of the reference voltage generating circuit according to the second embodiment of the present invention configured as described above will be described.
The reference
図４は、本実施の形態２による基準電圧発生回路の電圧波形と、従来の基準電圧発生回路の電圧波形を示したものである。同図に示すように、従来の基準電圧発生回路においては電圧が安定するまでの復帰時間は ｔｒ２＝−ＲＣ・ｌｎ（１−（Ｖｓ−Ｖｒｆ）／（Ｖｓ−Ｖｒｏ） となる（Ｖｓは初期電圧）。例えば、目標とする安定電圧Ｖｒｆを （Ｖｓ−Ｖｒｏ） の９９％とすると、ｔｒ２＝−ＲＣ・１ｎ（１−０．９９）となる。一方、本発明の構成により基準電圧が安定電圧Ｖｒｏに達するまでの復帰時間は ｔｒ１＝Ｃ（Ｖｓ−Ｖｒｏ）／Ｉｂｉａｓ となり、電流Ｉｂｉａｓ を大きくすることにより、復帰時間を短くすることができる。なお、ここでは、Ｃは基準電圧安定化容量３の容量、Ｒは基準電圧安定化容量３に電流が流れ充電されるパスに含まれる抵抗成分である。
FIG. 4 shows the voltage waveform of the reference voltage generating circuit according to the second embodiment and the voltage waveform of the conventional reference voltage generating circuit. As shown in the figure, in the conventional reference voltage generation circuit, the recovery time until the voltage is stabilized is tr2 = −RC · ln (1− (Vs−Vrf) / (Vs−Vro) (Vs is an initial value) For example, when the target stable voltage Vrf is 99% of (Vs−Vro), tr2 = −RC · 1n (1-0.99) On the other hand, the reference voltage is stabilized by the configuration of the present invention. The recovery time until the voltage Vro is reached is tr1 = C (Vs−Vro) / Ibias, and the recovery time can be shortened by increasing the current Ibias, where C is the reference voltage stabilization capacitance. 3 is a resistance component included in a path in which a current flows through the reference
このように、本実施の形態２による基準電圧発生回路では、基準電圧発生回路本体１に、基準電圧安定化容量３とＮ型トランジスタよりなる基準電圧急速安定器５とを設けるようにしたので、スタンバイ状態から通常動作状態に遷移する際、充電していた基準電圧安定化容量３を基準電圧急速安定器５により急速に放電させることで、基準電圧発生回路本体１の出力端子での電圧Ｖｒを急速に下降させることができる。
As described above, in the reference voltage generating circuit according to the second embodiment, the reference voltage generating circuit
なお、本実施の形態２の説明においては通常のカレントミラー回路を用いて説明したが、カスコード型カレントミラーでも同様の効果が得られる。
また、トランジスタＮ２と基準電圧安定化容量３との間に、ダイオード接続したトランジスタを挿入することにより、電圧Ｖｒを変化させることもできる（図示せず）。
In the description of the second embodiment, a normal current mirror circuit is used. However, the same effect can be obtained with a cascode current mirror.
The voltage Vr can also be changed by inserting a diode-connected transistor between the transistor N2 and the reference voltage stabilizing capacitor 3 (not shown).
（実施の形態３）
図５は、本発明の実施の形態３による基準電圧発生回路の構成を示したものである。
図５において、前記基準電圧発生回路は、基準電圧を発生する基準電圧発生回路本体１と、基準電圧を安定化させる基準電圧安定化容量３と、基準電圧を急速に安定化させる基準電圧急速安定器（Ｐ型トランジスタ）４と、サブ基準電圧Ｖrsubを発生するサブ基準電圧発生回路６と、前記基準電圧とサブ基準電圧とを検知比較してその比較結果を出力する電圧検知用比較器７と、前記比較結果に応じて基準電圧急速安定器４の容量３への充電動作を停止させる停止回路８とによって構成されている。
(Embodiment 3)
FIG. 5 shows a configuration of a reference voltage generating circuit according to the third embodiment of the present invention.
In FIG. 5, the reference voltage generation circuit includes a reference voltage generation circuit
なお、トランジスタＰ３のソース端子は、基準電位（ＶＤＤ）と、トランジスタＰ３のゲート端子は、停止回路８の出力と、電圧検知用比較器７の出力は、停止回路８の入力と、基準電圧発生回路本体１の出力は、トランジスタＰ３のドレイン端子、基準電圧安定化容量３の一端、及び電圧検知用比較器７の入力端子Ｖｉｎと、サブ基準電圧発生回路６の出力は、電圧検知用比較器７の比較電圧端子Ｖｒｅｆと、スタンバイ信号Ｐｄｎは、基準電圧発生回路本体１およびサブ基準電圧発生回路６と、それぞれ接続されている。また、基準電圧安定化容量３の他端は、基準電位（ＧＮＤ）と接続されている。
The source terminal of the transistor P3 is the reference potential (VDD), the gate terminal of the transistor P3 is the output of the
次に、以上のように構成されている本発明の実施の形態３による基準電圧発生回路の動作について説明する。
図６は、本実施の形態３による基準電圧発生回路の電圧波形、サブ基準電圧発生回路６の電圧波形、および従来の基準電圧発生回路の電圧波形を示したものである。
Next, the operation of the reference voltage generating circuit according to the third embodiment of the present invention configured as described above will be described.
FIG. 6 shows the voltage waveform of the reference voltage generating circuit according to the third embodiment, the voltage waveform of the sub-reference
サブ基準電圧発生回路６は、安定化容量を持たないものであるため、基準電圧発生回路の出力電圧Ｖｒに比べ、サブ基準電圧発生回路６の出力電圧Ｖｒｓｕｂは、急峻に安定な基準電圧Ｖｒｏに近づく。これに対して、基準電圧発生回路の出力電圧Ｖｒは、基準電圧急速安定器４によって充電されるため直線的に上昇する。
Since the sub-reference
基準電圧発生回路の出力電圧Ｖｒがサブ基準電圧発生回路６の出力電圧Ｖｒｓｕｂと等しくなった時、電圧検知用比較器７の比較結果が遷移する。電圧検知用比較器７の出力に従って、停止回路８は基準電圧急速安定器４の充電する動作を停止させる。
When the output voltage Vr of the reference voltage generation circuit becomes equal to the output voltage Vrsub of the sub reference
このように、本実施の形態３による基準電圧発生回路では、基準電圧を発生する基準電圧発生回路本体１と、サブ基準電圧を急峻に発生するサブ基準電圧発生回路６と、基準電圧安定化容量３を急速に充電する基準電圧急速安定器４と、前記サブ基準電圧と前記基準電圧とを検知比較し、その比較結果を出力する電圧検知用比較器７と、前記基準電圧が前記サブ電圧と等しくなったと検知されたとき、基準電圧急速安定器４の充電動作を停止させる停止回路８とを備えるようにしたので、基準電圧発生回路本体１の出力端子での電圧Ｖｒを急速に上昇させることができ、また、すばやく正確に任意の基準電圧を得ることができる。
As described above, in the reference voltage generation circuit according to the third embodiment, the reference voltage
なお、本実施の形態３の説明においてはＰ型トランジスタ電流源を用いて説明したが、前述した実施の形態２に示したようにＮ型トランジスタを用いても同様の効果が得られる。 In the description of the third embodiment, the P-type transistor current source is used for explanation. However, the same effect can be obtained by using the N-type transistor as shown in the second embodiment.
また、本説明においては通常のカレントミラーを対象にして説明したが、カスコード型カレントミラーでも同様の効果が得られる。 Further, in this description, the explanation has been made with respect to a normal current mirror, but the same effect can be obtained with a cascode current mirror.
また、サブ基準電圧発生回路６は、基準電圧発生回路本体１と全く同じ構成や、図７に示すような抵抗器Ｒ１，Ｒ２を用いた分圧回路でもよい。すなわち、安定な基準電圧Ｖｒｏに近づく電圧を急峻に発生できる基準電圧発生回路であれば、同様な効果が得られる。
Further, the sub reference
また、基準電圧発生回路の出力電圧Ｖｒが安定な基準電圧Ｖｒｏに到達し、基準電圧急速安定器４を停止させた後、サブ基準電圧発生回路６を停止させることにより消費電力を削減することが可能である。
Further, the power consumption can be reduced by stopping the sub reference
（実施の形態４）
図８は、本発明の実施の形態４に係る基準電圧発生回路の構成を示したものである。
図８において、前記基準電圧発生回路は、出力端子９から基準電圧Ｖ０を発生する基準電圧発生回路本体１０と、一端を第１の定電圧としての電源電圧Ｖ１に接続され、他端をスイッチＳＷ１を介して前記電源電圧Ｖ１に接続された第１の容量素子Ｃ１と、一端を第２の定電圧としての接地電圧Ｖ２に接続され、他端をスイッチＳＷ２を介して前記接地電圧Ｖ２に接続された第２の容量素子Ｃ２と、前記スイッチＳＷ１と前記第１の容量素子Ｃ１との接続点、及び前記スイッチＳＷ２と前記第２の容量素子Ｃ２との接続点に両端を接続されたスイッチＳＷ３と、前記スイッチＳＷ３の一端と前記出力端子９とに両端を接続されたスイッチＳＷ４と、から構成され、前記出力端子９を基準電圧発生回路の基準電圧出力端子とする。
(Embodiment 4)
FIG. 8 shows a configuration of a reference voltage generation circuit according to Embodiment 4 of the present invention.
In FIG. 8, the reference voltage generating circuit is connected to a reference voltage
以上のように構成された本実施の形態４による基準電圧発生回路について、以下、その動作について説明する。
図９は、本発明の実施の形態４による基準電圧発生回路本体１０の動作状態と、スイッチＳＷ１〜４のＯＮ／ＯＦＦ状態遷移のタイミング、および基準電圧発生回路の各地点の電圧変化を示す図である。
The operation of the reference voltage generating circuit according to the fourth embodiment configured as described above will be described below.
FIG. 9 is a diagram showing the operating state of the reference voltage
スタンバイ期間においては、基準電圧発生回路本体１０はＯＦＦ状態であって、電力を消費しない。このとき、出力端子９の出力電圧Ｖ５は接地電圧Ｖ２である。また、スイッチＳＷ１およびスイッチＳＷ２はＯＮ状態、スイッチＳＷ３およびスイッチＳＷ４はＯＦＦ状態であり、第１の容量素子Ｃ１と第２の容量素子Ｃ２は、それぞれ電圧Ｖ１および電圧Ｖ２によってセットされる。
In the standby period, the reference voltage
スタンバイ期間から通常動作期間へ遷移する際に、先ず、スイッチＳＷ１およびスイッチＳＷ２がＯＦＦ状態となってリセット状態を保持する。また、このとき基準電圧発生回路本体１０もＯＮ状態となって、出力端子９の出力電圧Ｖ５は、基準電圧Ｖ０に向かって行く。
When transitioning from the standby period to the normal operation period, first, the switch SW1 and the switch SW2 are turned off to hold the reset state. At this time, the reference voltage
次に、スイッチＳＷ３がＯＦＦからＯＮ状態になると、第１の容量素子Ｃ１の一端の第３の電圧Ｖ３と、第２の容量素子Ｃ２の一端の第４の電圧Ｖ４とは、容量素子Ｃ１とＣ２との容量比に従って基準電圧Ｖ０近傍の電圧に収束して行く。 Next, when the switch SW3 is turned from OFF to ON, the third voltage V3 at one end of the first capacitive element C1 and the fourth voltage V4 at one end of the second capacitive element C2 are the same as the capacitance C1. It converges to a voltage in the vicinity of the reference voltage V0 according to the capacity ratio with C2.
次に、スイッチＳＷ４がＯＦＦからＯＮ状態になると、出力端子９は、基準電圧Ｖ０近傍の電圧値となっている第１および第２の容量素子Ｃ１、Ｃ２と導通状態となり、出力端子９の電圧は、基準電圧Ｖ０に向かって急速に上昇する。
Next, when the switch SW4 is turned from OFF to ON, the
このように、本実施の形態４による基準電圧発生回路では、基準電圧発生回路本体１０と、基準電圧より高い電位と低い電位にそれぞれ接続され、スタンバイ期間中に充電して待機する第１の容量素子Ｃ１及び第２の容量素子Ｃ２と、通常動作の状態のときに、前記容量素子Ｃ１とＣ２との接続点を、基準電圧発生回路本体１０の出力端子に接続するスイッチＳＷ４と、を設けるようにしたので、スタンバイ期間に、容量素子Ｃ１とＣ２との接続点の電位が基準電圧Ｖ０近傍となるように、容量値を選択された該容量素子Ｃ１、Ｃ２を所定の電圧に充電しておいて、通常動作期間にＣ１とＣ２との接続点を出力端子９に接続することにより、基準電圧Ｖ０を発生する動作状態に短時間で移行することができる。
As described above, in the reference voltage generation circuit according to the fourth embodiment, the reference voltage
（実施の形態５)
図１０は、本発明の実施の形態５に係る基準電圧発生回路の構成を示したものである。
図１０において、基準電圧発生回路は、基準電圧発生回路本体１０と、第１導電型の第８のトランジスタとしてのＰＭＯＳトランジスタＰ８と、第１導電型の第５〜第７のトランジスタＰ５〜Ｐ７、第２導電型の第３のトランジスタＮ３、第１導電型の第９のトランジスタＰ９と、によって構成されている。これらトランジスタＰ５〜Ｐ７、Ｎ３、Ｎ９はスイッチとして機能する。
(Embodiment 5)
FIG. 10 shows a configuration of a reference voltage generation circuit according to Embodiment 5 of the present invention.
In FIG. 10, the reference voltage generation circuit includes a reference voltage
なお、基準電圧発生回路本体１０は、一端を接地電圧Ｖ２に接続された電流源Ｉ０と、ソースを電源電圧Ｖ１に接続され、ゲートとドレインとを共通接続されたＰＭＯＳトランジスタＰ４とで構成され、定電流源としての電流源Ｉ０と第１導電型のトランジスタとしてのＰＭＯＳトランジスタＰ４との接続点を出力端子９として、基準電圧Ｖ０を発生する。
The reference voltage generation circuit
ＰＭＯＳトランジスタＰ８は、ゲート・ドレイン間、及びソース・ドレイン間にそれぞれＰＭＯＳトランジスタＰ６、Ｐ７を挿入され、ソースを電源電圧Ｖ１に接続されている。 In the PMOS transistor P8, PMOS transistors P6 and P7 are inserted between the gate and drain and between the source and drain, respectively, and the source is connected to the power supply voltage V1.
出力端子９には、ＰＭＯＳトランジスタＰ５を介して、ＰＭＯＳトランジスタＰ８のゲートと、ソースを接地電圧Ｖ２に接続されたＮＭＯＳトランジスタＮ３のドレインとが、共通接続されている。また、出力端子９には、ソースを電源電圧Ｖ１に接続されたＰＭＯＳトランジスタＰ９が接続されている。
The
また、ＰＭＯＳトランジスタＰ５のゲートは、制御電圧ＶＣＴＬ１に接続され、ＰＭＯＳトランジスタＰ６、Ｐ９のゲートは、制御電圧ＶＣＴＬ２に接続されている。ＰＭＯＳトランジスタＰ７のゲート、及びＮＭＯＳトランジスタＮ３のゲートは、制御電圧ＶＣＴＬ２と位相が相補の関係にある、制御電圧ＶＣＴＬ２Ｂに接続されている。トランジスタＰ５〜Ｐ７、Ｎ３、Ｐ９は、制御電圧ＶＣＴＬ１、ＶＣＴＬ２、およびＶＣＴＬ２ＢによってＯＮ／ＯＦＦ状態を制御されるスイッチ素子として機能する。 The gate of the PMOS transistor P5 is connected to the control voltage VCTL1, and the gates of the PMOS transistors P6 and P9 are connected to the control voltage VCTL2. The gate of the PMOS transistor P7 and the gate of the NMOS transistor N3 are connected to a control voltage VCTL2B that has a phase complementary relationship with the control voltage VCTL2. Transistors P5 to P7, N3, and P9 function as switching elements whose ON / OFF states are controlled by control voltages VCTL1, VCTL2, and VCTL2B.
さらに、すべてのＰＭＯＳトランジスタの基板は電源電圧Ｖ１に、ＮＭＯＳトランジスタの基板は接地電圧Ｖ２に接続されているものとする。 Further, it is assumed that the substrates of all the PMOS transistors are connected to the power supply voltage V1, and the substrates of the NMOS transistors are connected to the ground voltage V2.
以上のように構成された本実施の形態５による基準電圧発生回路について、以下その動作について説明する。
図１１は、本実施の形態５による基準電圧発生回路本体１０の動作状態と、トランジスタＰ５〜Ｐ７、Ｎ３、Ｐ９のＯＮ／ＯＦＦ状態遷移のタイミングと、基準電圧発生回路の電圧変化とを示す図である。
The operation of the reference voltage generating circuit according to the fifth embodiment configured as described above will be described below.
FIG. 11 is a diagram showing the operating state of the reference voltage generation circuit
スタンバイ期間においては、制御電圧ＶＣＴＬ２は接地電圧Ｖ２、制御電圧ＶＣＴＬ１および制御電圧ＶＣＴＬ２Ｂは電源電圧Ｖ１である。電流源Ｉ０はＯＦＦ状態であって、基準電圧発生回路本体１０は電流を消費しない。ＰＭＯＳトランジスタＰ５はＯＦＦ状態で、ＰＭＯＳトランジスタＰ９はＯＮ状態であるので、出力端子９の出力電圧Ｖ５は電源電圧Ｖ１である。
In the standby period, control voltage VCTL2 is ground voltage V2, and control voltage VCTL1 and control voltage VCTL2B are power supply voltage V1. The current source I0 is in the OFF state, and the reference voltage
また、ＰＭＯＳトランジスタＰ６はＯＮ状態で、ＰＭＯＳトランジスタＰ７はＯＦＦ状態であるので、ＰＭＯＳトランジスタＰ８は、ゲートとドレインが電気的に接続されて、所謂ダイオード接続状態となる。ＰＭＯＳトランジスタＰ８のゲート・ソース電圧がしきい値電圧近傍となるように、所定のトランジスタサイズに選定されたＮＭＯＳトランジスタＮ３はＯＮ状態であるので、ＰＭＯＳトランジスタＰ８のゲート電圧Ｖ６は電源電圧Ｖ１からしきい値電圧だけ低下した電圧となる。 Further, since the PMOS transistor P6 is in the ON state and the PMOS transistor P7 is in the OFF state, the gate and the drain of the PMOS transistor P8 are electrically connected to form a so-called diode connection state. Since the NMOS transistor N3 selected to have a predetermined transistor size is in an ON state so that the gate-source voltage of the PMOS transistor P8 is close to the threshold voltage, the gate voltage V6 of the PMOS transistor P8 is determined from the power supply voltage V1. The voltage is reduced by the threshold voltage.
スタンバイ期間から通常動作期間へ遷移すると、まず、制御電圧ＶＣＴＬ２が電源電圧Ｖ１に、制御電圧ＶＣＴＬ２Ｂが接地電圧Ｖ２になる。電流源Ｉ０はＯＮ状態に遷移し、ＰＭＯＳトランジスタＰ９がＯＦＦ状態に遷移するので、出力端子９の出力電圧Ｖ５は基準電圧Ｖ０に向かって低下して行く。
When transitioning from the standby period to the normal operation period, first, the control voltage VCTL2 becomes the power supply voltage V1 and the control voltage VCTL2B becomes the ground voltage V2. Since the current source I0 transitions to the ON state and the PMOS transistor P9 transitions to the OFF state, the output voltage V5 at the
これと同時に、ＰＭＯＳトランジスタＰ６がＯＦＦ状態に、ＰＭＯＳトランジスタＰ７がＯＮ状態に遷移して、ＰＭＯＳトランジスタＰ８のソースとドレインが電源電圧Ｖ１に電気的に共通接続される。また、ＮＭＯＳトランジスタＮ３がＯＦＦ状態に遷移するので、ＰＭＯＳトランジスタＰ８は容量素子として機能し、電源電圧Ｖ１に電気的に接続されたソース、ドレイン、基板に対して、ゲート電圧Ｖ６として電源電圧Ｖ１からしきい値電圧分だけ下がった電圧を蓄積した状態となる。 At the same time, the PMOS transistor P6 is turned off and the PMOS transistor P7 is turned on, so that the source and drain of the PMOS transistor P8 are electrically connected to the power supply voltage V1. In addition, since the NMOS transistor N3 transitions to the OFF state, the PMOS transistor P8 functions as a capacitive element, and the gate voltage V6 from the power supply voltage V1 to the source, drain, and substrate electrically connected to the power supply voltage V1. A voltage that is lowered by the threshold voltage is accumulated.
次に、ＰＭＯＳトランジスタＰ５がＯＮ状態に遷移すると、ＰＭＯＳトランジスタＰ５のソースとドレインが導通状態となって、出力電圧Ｖ５とゲート電圧Ｖ６とは、同電圧となるように電圧が変化する。 Next, when the PMOS transistor P5 transitions to the ON state, the source and drain of the PMOS transistor P5 become conductive, and the voltage changes so that the output voltage V5 and the gate voltage V6 become the same voltage.
ゲート電圧Ｖ６は、容量素子として機能しているＰＭＯＳトランジスタＰ８の充電電圧であり、そのゲート面積をＰＭＯＳトランジスタＰ４に比べて十分大きいサイズに選択しているので、ゲート電圧Ｖ６の電圧変動は出力電圧Ｖ５に比べて小さく、出力電圧Ｖ５はゲート電圧Ｖ６近傍の電圧すなわち、電源電圧Ｖ１からＰＭＯＳトランジスタＰ８のしきい値電圧分だけ低下した電圧に急激に変化する。ＰＭＯＳトランジスタＰ５は出力電圧Ｖ５の電圧変化が定常状態になる所定の期間の後にＯＦＦ状態に遷移し、出力電圧Ｖ５は電流源Ｉ０によって基準電圧Ｖ０に向かって低下して行く。 The gate voltage V6 is a charge voltage for the PMOS transistor P8 functioning as a capacitive element, and its gate area is selected to be sufficiently large compared to the PMOS transistor P4. The output voltage V5 is suddenly changed to a voltage near the gate voltage V6, that is, a voltage lowered from the power supply voltage V1 by the threshold voltage of the PMOS transistor P8. The PMOS transistor P5 transitions to an OFF state after a predetermined period when the voltage change of the output voltage V5 becomes a steady state, and the output voltage V5 decreases toward the reference voltage V0 by the current source I0.
ＰＭＯＳトランジスタＰ５がＯＮ状態に遷移している期間における出力電圧Ｖ５の電圧応答は、ＰＭＯＳトランジスタＰ５のＯＮ抵抗と、出力端子９に繋がる容量値とで決定され、現在の半導体プロセス（０．３５μｍ〜０．１３μｍプロセス）では、一般的な設計においてＯＮ抵抗＝１００Ω程度、容量値＝１ｐＦ程度であり、その時定数は０．１ｎｓ程度であるので、出力電圧Ｖ５の定常状態への電圧応答時間として１ｎｓ程度を容易に実現できる。一方、電流源Ｉ０の電流値としては、一般的な設計において１０μＡ程度であるので、ＰＭＯＳトランジスタＰ８のしきい値電圧を０．５Ｖとすると、定常状態への電圧応答時間としては少なくとも５０ｎｓ程度となるので、本実施の形態では出力電圧Ｖ５の基準電圧Ｖ０への電圧変化を、電流源Ｉ０のみの場合に比べて高速化することができる。
The voltage response of the output voltage V5 during the period in which the PMOS transistor P5 is in the ON state is determined by the ON resistance of the PMOS transistor P5 and the capacitance value connected to the
このように、本実施の形態５による基準電圧発生回路では、Ｐ型トランジスタと定電流源とからなる基準電圧発生回路本体１０と、スタンバイ期間にゲート電圧を基準電圧近傍の高い電源電圧にバイアスされ、通常動作期間に容量として機能するＰ型トランジスタＰ８と、スイッチとして前記Ｐ８と基準電圧発生回路本体１０の出力端子とを接続するＰ型トランジスタＰ５とを備えるようにしたので、通常の基準電圧発生回路本体１０のみの場合と比較して、本基準電圧発生回路の出力電圧Ｖ５が高速的に基準電圧Ｖ０へ変化することができる。
As described above, in the reference voltage generation circuit according to the fifth embodiment, the reference voltage generation circuit
（実施の形態６）
図１２は、本発明の実施の形態６による基準電圧発生回路の構成を示したものである。
図１２において、前記基準電圧発生回路は、基準電圧を発生する基準電圧発生回路本体１と、前記基準電圧を安定化させる基準電圧安定化容量３と、前記基準電圧発生回路本体１の出力端子と基準電圧安定化容量３とを接続する、前記基準電圧を使用しない第１の期間にオフとなり、前記基準電圧を使用する第２の期間にオンとなるスイッチＳＷと、２つの参照電圧Ｖｒｅｆ１、Ｖｒｅｆ２を発生する参照基準電圧発生回路１１と、前記基準電圧安定化容量３の一端の電圧と前記参照電圧を検知比較し、その結果を出力する電圧検知回路１２と、前記電圧検知回路１２の検知結果に応じて、前記容量３の放充電を制御する制御回路１３と、から構成されている。
(Embodiment 6)
FIG. 12 shows a configuration of a reference voltage generating circuit according to the sixth embodiment of the present invention.
In FIG. 12, the reference voltage generation circuit includes a reference voltage
前記電圧検知回路１２は、２つのコンパレータ（Ｃｏｍｐ１とＣｏｍｐ２）を備えて、前記基準電圧安定化容量３の一端の電圧と前記２つの参照電圧とを入力とし、それらの比較を行い、前記基準電圧安定化容量３の一端の電圧が、第１の参照電圧より大きい、第２の参照電圧より小さい、又は、第１の参照電圧と第２の参照電圧との間にある、といった３種類の状態を表す信号を出力する。前記制御回路１３は、第１導電型のトランジスタとしてのＰ型トランジスタＰ１０と第２導電型のトランジスタとしてのＮ型トランジスタＮ４とから構成されていて、前記電圧検知回路１２の出力に応じて前記容量３の放充電の制御を行う。
The
基準電圧発生回路本体１の出力は、スイッチＳＷを介して、基準電圧安定化容量３の一端（他端は第５の固定電圧としての基準電圧（ＧＮＤ）に接続）と、制御回路１３のトランジスタＰ１０のドレイン端子およびトランジスタＮ４のドレイン端子と、電圧検知回路１２のＣｏｍｐ１およびＣｏｍｐ２の入力端子と、共通接続されている。
The output of the reference voltage
また、トランジスタＰ１０のソース端子は、基準電位（ＶＤＤ）と、トランジスタＮ４のソース端子は、基準電位（ＧＮＤ）と、トランジスタＰ１０のゲート端子は、Ｃｏｍｐ１の出力端子と、トランジスタＮ４のゲート端子は、Ｃｏｍｐ２の出力端子と、参照基準電圧発生回路１１の出力端子Ｖｒｅｆ２は、Ｃｏｍｐ１の比較電圧端子と、参照基準電圧発生回路１１の出力端子Ｖｒｅｆ１は、Ｃｏｍｐ２の比較電圧端子と、スタンバイ端子は、基準電圧発生回路本体１の入力端子および参照基準電圧発生回路１１の入力端子と、それぞれ接続されている。ただし、ここではＶｒｅｆ１＞Ｖｒｅｆ２とする。
The source terminal of the transistor P10 is the reference potential (VDD), the source terminal of the transistor N4 is the reference potential (GND), the gate terminal of the transistor P10 is the output terminal of Comp1, and the gate terminal of the transistor N4 is The output terminal of Comp2, the output terminal Vref2 of the reference reference
次に、以上のように構成されている本発明の実施の形態６による基準電圧発生回路の動作について説明する。
なお、ここでは、基準電圧安定化容量３の一端の電圧Ｖｒが参照電圧Ｖｒｅｆ２以下になった時の動作のみを説明する。
Next, the operation of the reference voltage generating circuit according to the sixth embodiment of the present invention configured as described above will be described.
Here, only the operation when the voltage Vr at one end of the reference
図１３は、本実施の形態６による基準電圧発生回路の出力電圧、および従来の基準電圧発生回路の出力電圧の変化を示したものである。
スタンバイ時、スイッチＳＷはＯＦＦとなっている。電圧Ｖｒが参照電圧Ｖｒｅｆ１以下かつ参照電圧Ｖｒｅｆ２以上の時は、トランジスタＰ１０とトランジスタＮ４は共にＯＦＦする。電圧Ｖｒが時間の経過やノイズの影響などによって参照電圧Ｖｒｅｆ２以下になると、トランジスタＰ１０のみがＯＮする。したがって、基準電位（ＶＤＤ）からトランジスタＰ１０を介して基準電圧安定化容量３に電流が流れ込み、電圧Ｖｒは上昇する。電圧Ｖｒが参照電圧Ｖｒｅｆ２以上になると、トランジスタＰ１０は再びＯＦＦし基準電圧安定化容量３に流れ込む電流が止まり、電圧Ｖｒは値を保持しようとする。
FIG. 13 shows changes in the output voltage of the reference voltage generating circuit according to the sixth embodiment and the output voltage of the conventional reference voltage generating circuit.
At the time of standby, the switch SW is OFF. When the voltage Vr is lower than the reference voltage Vref1 and higher than the reference voltage Vref2, both the transistor P10 and the transistor N4 are turned off. When the voltage Vr becomes equal to or lower than the reference voltage Vref2 due to the passage of time or the influence of noise, only the transistor P10 is turned on. Therefore, a current flows from the reference potential (VDD) to the reference
電圧Ｖｒが参照電圧Ｖｒｅｆ１以上になった時は、同様にトランジスタＮ４がＯＮし、基準電圧安定化容量３から電流が流れ出し電圧Ｖｒは低下する。
When the voltage Vr becomes equal to or higher than the reference voltage Vref1, the transistor N4 is similarly turned on, current flows from the reference
また、通常動作状態に遷移すると、スイッチＳＷはＯＮとなり、基準電圧発生回路本体１の出力端子は、スイッチＳＷを介して、基準電圧安定化容量３と接続し、前記出力端子での電圧Ｖ０は、急速的に電圧Ｖｒに接近し、そして次第に安定な基準電圧Ｖｒ０に到達する。
When the normal operation state is entered, the switch SW is turned on, the output terminal of the reference voltage
このように、本実施の形態６による基準電圧発生回路では、基準電圧発生回路本体１と、２つの参照電圧を発生する参照基準電圧発生回路１１と、基準電圧安定化安定化容量３と、前記容量３の一端の電圧と前記参照電圧とを比較する電圧検知回路１２と、前記容量３の放充電を制御する制御回路１３と、及び前記基準電圧発生回路本体１と前記容量３を接続するスイッチと、を備えたものとしたので、本基準電圧発生回路はスタンバイの期間に、前記容量３の一端の電圧Ｖｒを常に参照電圧Ｖｒｅｆ１とＶｒｅｆ２の間に保とうとし、通常動作に復帰する時に、基準電圧発生回路本体の出力端子を、電圧Ｖｒが安定な基準電圧Ｖｒ０近傍にある前記容量３の一端に接続することにより、基準電圧発生回路本体１の出力端子の電圧Ｖｏが安定な基準電圧Ｖｒｏに達するまでの時間ｔｒ１を従来の回路より短くすることができる。
As described above, in the reference voltage generating circuit according to the sixth embodiment, the reference voltage
なお、参照基準電圧発生回路１１は、図１４の回路のように抵抗分圧で実現できる。
また、図１５は、電圧検知回路１２にヒステリシスコンパレータh-Compを用いた基準電圧発生回路の構成を示したものである。
The reference reference
FIG. 15 shows the configuration of a reference voltage generation circuit using a hysteresis comparator h-Comp for the
図１５に示すように、１つの参照電圧を発生する参照基準電圧発生回路１１の出力端子をヒステリシスコンパレータの基準電圧端子に、ヒステリシスコンパレータの出力端子を第１導電型のトランジスタＰ１０および第２導電型のトランジスタＮ４のゲート端子に接続することとしても、本実施の形態６と同様の効果が得られる。
As shown in FIG. 15, the output terminal of the reference reference
（実施の形態７）
図１６は、本発明の実施の形態７による基準電圧発生回路の構成を示したものである。
図１６において、前記基準電圧発生回路は、基準電圧を発生する基準電圧発生回路本体１と、前記基準電圧を安定化させる基準電圧安定化容量３と、前記基準電圧より高電位と低電位の２つの参照電圧Ｖｒｅｆ１、Ｖｒｅｆ２を発生する参照基準電圧発生回路１１と、前記基準電圧安定化容量３を前記基準電圧発生回路本体１の出力端子に接続するスイッチＳＷと、前記スイッチＳＷと前記基準電圧安定化容量３との接続点の電圧と、前記参照電圧とを比較し、さらに前記基準電圧安定化容量３の放充電を制御する電圧検知制御回路１４と、によって構成されている。なお、前記電圧検知制御回路１４は、第２導電型のトランジスタとしてのＮ型トランジスタＮ５と第１導電型のトランジスタとしてのＰ型トランジスタＰ１１とから構成されている。
(Embodiment 7)
FIG. 16 shows a configuration of a reference voltage generating circuit according to the seventh embodiment of the present invention.
In FIG. 16, the reference voltage generation circuit includes a reference voltage
また、基準電圧発生回路本体１の出力は、スイッチＳＷを介して、基準電圧安定化容量３の一端（他端は基準電圧（ＧＮＤ）に接続）と、電圧検知制御回路１４のトランジスタＮ５のソース端子と、およびトランジスタＰ１１のソース端子と接続されている。トランジスタＮ５のドレイン端子は、基準電位（ＶＤＤ）と、トランジスタＰ１１のドレイン端子は、基準電位（ＧＮＤ）と、トランジスタＮ５のゲート端子は、参照基準電圧発生回路１１の出力端子Ｖｒｅｆ１と、トランジスタＰ１１のゲート端子は、参照基準電圧発生回路１１の出力端子Ｖｒｅｆ２と、スタンバイ端子Ｐｄｎは、基準電圧発生回路本体１の入力端子および参照基準電圧発生回路１１の入力端子と、それぞれ接続されている。
The output of the reference voltage
ただし、ここでは、参照電圧Ｖｒｅｆ１およびＶｒｅｆ２は、それぞれＶｒｅｆ１＝Ｖｒｏ＋Ｖｔｈｎ、Ｖｒｅｆ２＝Ｖｒｏ−｜Ｖｔｈｐ｜とする。（ただし、Ｖｒｏは安定な基準電圧値、ＶｔｈｎはＮ型トランジスタＮ５のしきい値、ＶｔｈｐはＰ型トランジスタＰ１１のしきい値である。） However, here, the reference voltages Vref1 and Vref2 are Vref1 = Vro + Vthn and Vref2 = Vro− | Vthp |, respectively. (However, Vro is a stable reference voltage value, Vthn is a threshold value of the N-type transistor N5, and Vthp is a threshold value of the P-type transistor P11.)
次に、以上のように構成されている本発明の実施の形態７による基準電圧発生回路の動作について、図１７を参照しながら説明する。
なお、ここでは、基準電圧安定化容量３の一端の電圧Ｖｒが安定な基準電圧Ｖｒ０以下になった時の動作のみを説明する。
Next, the operation of the reference voltage generating circuit according to the seventh embodiment of the present invention configured as described above will be described with reference to FIG.
Here, only the operation when the voltage Vr at one end of the reference
図１７は、本発実施の形態７による基準電圧発生回路の出力電圧、および従来の基準電圧発生回路の出力電圧を示したものである。 FIG. 17 shows the output voltage of the reference voltage generating circuit according to the seventh embodiment and the output voltage of the conventional reference voltage generating circuit.
スタンバイ時、スイッチＳＷはＯＦＦとなっている。Ｖｒ＝Ｖｒｏの時、トランジスタＮ５およびトランジスタＰ１１のゲート・ソース間電圧Ｖｇｓはしきい値Ｖｔｈとなり、２つのトランジスタには微小電流しか流れない。電圧Ｖｒが安定な基準電圧Ｖｒｏ以下になるとトランジスタＮ５がＯＮし、トランジスタＰ１１は完全にＯＦＦする。すると、トランジスタＮ５から基準電圧安定化容量３に電流が流れ込み、電圧Ｖｒは上昇する。
At the time of standby, the switch SW is OFF. When Vr = Vro, the gate-source voltage Vgs of the transistor N5 and the transistor P11 becomes the threshold value Vth, and only a very small current flows through the two transistors. When the voltage Vr falls below the stable reference voltage Vro, the transistor N5 is turned on and the transistor P11 is completely turned off. Then, a current flows from the transistor N5 to the reference
また、電圧Ｖｒが安定な基準電圧Ｖｒｏ以上になった時は、同様にトランジスタＰ１１がＯＮ、トランジスタＮ５がＯＦＦし、トランジスタＰ１１に基準電圧安定化容量３から電流が流れ出し電圧Ｖｒが低下する。
Further, when the voltage Vr becomes equal to or higher than the stable reference voltage Vro, the transistor P11 is similarly turned on and the transistor N5 is turned off, so that a current flows from the reference
また、通常動作状態に遷移すると、スイッチＳＷはＯＮとなり、基準電圧発生回路本体１の出力端子は、スイッチＳＷを介して、基準電圧安定化容量３と接続し、前記出力端子での電圧Ｖ０は、急速的に電圧Ｖｒに接近し、そして次第に安定な基準電圧Ｖｒ０に到達する。
When the normal operation state is entered, the switch SW is turned on, the output terminal of the reference voltage
このように、本実施の形態７による基準電圧発生回路では、基準電圧発生回路本体１の以外に、参照電圧を発生する参照基準電圧発生回路１１と、基準電圧を安定させる容量３と、スタンバイ期間中にオフし、通常動作期間中にオンするスイッチＳＷと、前記容量３の一端の電圧と参照電圧とを比較し、その比較結果に応じて前記容量３の放充電を制御する電圧検知制御回路１４とを設けるようにしたので、本基準電圧発生回路はスタンバイの期間、前記容量３の一端の電圧Ｖｒを常に基準電圧Ｖｒｏ近傍に保ち、通常動作に復帰する時、基準電圧発生回路本体１の出力端子を、電圧Ｖｒが安定な基準電圧Ｖｒ０近傍にある前記容量３の一端に接続することにより、基準電圧発生回路本体１の出力端子の電圧Ｖｏが安定な基準電圧Ｖｒｏに達するまでの時間ｔｒ１を従来の回路より短くすることができる。
As described above, in the reference voltage generating circuit according to the seventh embodiment, in addition to the reference voltage
なお、図１６の回路のＶｒｅｆ１およびＶｒｅｆ２に、それぞれＶｒｏ ＜ Ｖｒｅｆ１ ＜ Ｖｒｏ＋Ｖｔｈｎ、Ｖｒｏ ＜ Ｖｒｅｆ２ ＜ Ｖｒｏ−｜Ｖｔｈｐ｜となる電圧を与えることにより、図１２の回路のようにトランジスタＮ５およびトランジスタＰ１１が共にＯＦＦとなる不感帯をつくることができる。不感帯の幅は、Ｖｒｏを中心に，＋方向にＶｒｏ＋Ｖｔｈｎ−Ｖｒｅｆ１、−方向にＶｒｅｆ２−Ｖｒｏ＋｜Ｖｔｈｐ｜となる。 Note that by applying voltages Vro <Vref1 <Vro + Vthn and Vro <Vref2 <Vro− | Vthp | to Vref1 and Vref2 in the circuit of FIG. A dead zone that turns off can be created. The width of the dead zone is Vro + Vthn−Vref1 in the + direction and Vref2−Vro + | Vthp | in the − direction with Vro as the center.
また、参照基準電圧発生回路１１は、図１４の回路でも実現できるが、実施の形態８には、プロセスばらつきに対して、より安定な参照電圧を発生する、参照基準電圧発生回路の実現例を示す。
The reference standard
（実施の形態８）
図１８は、本発明の実施の形態８による基準電圧発生回路における、参照基準電圧発生回路の構成を示したものである。
本発明の実施の形態８による基準電圧発生回路の構成は、前述した実施の形態７と同様である。
(Embodiment 8)
FIG. 18 shows the configuration of the reference standard voltage generating circuit in the standard voltage generating circuit according to the eighth embodiment of the present invention.
The configuration of the reference voltage generating circuit according to the eighth embodiment of the present invention is the same as that of the seventh embodiment described above.
図１８において、参照基準電圧発生回路は、第１導電型の第１４のトランジスタとしてのＰ型トランジスタＰ１４と第２導電型の第８のトランジスタとしてのＮ型トランジスタＮ８からなるバイアス回路１５と、参照電圧Ｖｒｅｆを発生するサブ基準電圧発生回路６と、第１導電型の第１２、第１３のトランジスタとしてのＰ型トランジスタＰ１２、Ｐ１３と、第２導電型の第６、第７のトランジスタとしてのＮ型トランジスタＮ６、Ｎ７と、によって構成されている。
In FIG. 18, the reference reference voltage generating circuit includes a
なお、バイアス回路１５のトランジスタＰ１４のゲート端子は、そのドレイン端子と、カレントミラー用Ｐ型トランジスタＰ１３のゲート端子と、バイアス回路１５のトランジスタＮ８のゲート端子およびドレイン端子と、及びカレントミラー用Ｎ型トランジスタＮ７のゲート端子と、それぞれ接続されている。
The gate terminal of the transistor P14 of the
トランジスタＰ１４のソース端子は基準電圧（ＶＤＤ）と、トランジスタＮ８のソース端子は基準電圧（ＧＮＤ）と、トランジスタＰ１３のソース端子は基準電圧（ＶＤＤ）と、トランジスタＮ７のソース端子は基準電圧（ＧＮＤ）と、サブ基準電圧発生回路６の出力端子はトランジスタＮ６のソース端子およびトランジスタＰ１２のソース端子と、トランジスタＰ１３のドレイン端子はトランジスタＮ６のゲート端子及びドレイン端子と、トランジスタＮ７のドレイン端子はトランジスタＰ１２のゲート端子及びドレイン端子と、それぞれ接続されており、さらに、トランジスタＮ６のゲート端子、トランジスタＰ１２のゲート端子は、それぞれ参照基準電圧発生回路の出力端子Ｖｒｅｆ１、Ｖｒｅｆ２と接続されている。
The source terminal of the transistor P14 is the reference voltage (VDD), the source terminal of the transistor N8 is the reference voltage (GND), the source terminal of the transistor P13 is the reference voltage (VDD), and the source terminal of the transistor N7 is the reference voltage (GND). The output terminal of the sub-reference
次に、以上のように構成されている、本発明の実施の形態８による基準電圧発生回路における、参照基準電圧発生回路の動作を説明する。
バイアス回路はトランジスタに微小電流が流れるようにサイジングしておく。カレントミラー構造より、トランジスタＰ１３、トランジスタＮ７およびトランジスタＰ１２、トランジスタＮ６の各トランジスタにも微小電流が流れ、トランジスタＮ６およびトランジスタＰ１２のゲート・ソース電圧Ｖｇｓにほぼしきい値となる電圧が発生する。トランジスタＮ６およびトランジスタＰ１２のソース端子電圧は、サブ基準電圧発生回路６により発生したサブ基準電圧Ｖｒｅｆに固定されているので、参照電圧Ｖｒｅｆ１およびＶｒｅｆ２には、それぞれＶｒｅｆ１＝Ｖｒｅｆ＋Ｖｔｈｎ、Ｖｒｅｆ２＝Ｖｒｅｆ−｜Ｖｔｈｐ｜となる電圧を発生させることができる。
Next, the operation of the reference standard voltage generating circuit in the standard voltage generating circuit according to the eighth embodiment of the present invention configured as described above will be described.
The bias circuit is sized so that a minute current flows through the transistor. Due to the current mirror structure, a minute current flows through each of the transistors P13, N7 and P12, and the transistor N6, and a voltage that substantially becomes a threshold value is generated in the gate-source voltage Vgs of the transistors N6 and P12. Since the source terminal voltages of the transistor N6 and the transistor P12 are fixed to the sub reference voltage Vref generated by the sub reference
このように、本実施の形態８による参照基準電圧発生回路では、ＰトランジスタＰ１４とＮトランジスタＮ８とからなるバイアス回路１５と、参照電圧を発生するサブ基準電圧発生回路６と、バイアス回路のトランジスタと組んでカレントミラーとなるトランジスタＰ１３、Ｎ７と、及び所望の参照電圧を生成するトランジスタＰ１２、Ｎ６と、を設けるようにしたので、ばらつきの少ない、安定的な参照電圧を得ることができる。
As described above, in the reference standard voltage generation circuit according to the eighth embodiment, the
以上のように、本発明の基準電圧発生回路は、急速に安定した基準電圧を発生できるので、スタンバイ状態から通常動作状態に遷移するまでを短縮したい装置の基準電圧源に用いて好適である。 As described above, the reference voltage generation circuit of the present invention can generate a stable reference voltage rapidly, and is therefore suitable for use as a reference voltage source for an apparatus that wants to shorten the transition from the standby state to the normal operation state.
１、１０ 基準電圧発生回路本体
２ アナログ回路
３ 基準電圧安定化容量
４ 基準電圧急速安定器
４ａ カレントミラー回路
５ 基準電圧急速安定器
５ａ カレントミラー回路
６ サブ基準電圧発生回路
７ 電圧検知用比較器
８ 停止回路
９ 出力端子
１１ 参照基準電圧発生回路
１２ 電圧検知回路
１３ 制御回路
１４ 電圧検知制御回路
１５ バイアス回路
DESCRIPTION OF
Claims (8)
スタンバイ期間に、両端が第１の定電圧に接続し充電され、通常動作期間に、一端が前記第１の定電圧に接続され、他端が前記基準電圧より高い第３の電圧に接続され充電される第１の容量素子と、
スタンバイ期間に、両端が第２の定電圧に接続し充電され、通常動作期間に、一端が前記第２の定電圧に接続され、他端が前記基準電圧より低い第４の電圧に接続され充電される第２の容量素子と、を備え、
前記第１の容量素子と前記第２の容量素子との容量比は、前記第３の電圧に充電された該第１の容量素子の一端と、前記第４の電圧に充電された該第２の容量素子の一端とを共通接続点としたときの、該共通接続点の電位が前記基準電圧近傍に収束するような値であり、
前記スタンバイ期間から通常動作期間に遷移する際に、該基準電圧を出力する前記第１の端子と、前記共通接続点とを、非導通状態から導通状態にする、
ことを特徴とする基準電圧発生回路。 A reference voltage generating circuit body for generating a reference voltage and outputting the reference voltage from a first terminal;
During the standby period, both ends are connected to the first constant voltage and charged. During normal operation, one end is connected to the first constant voltage and the other end is connected to the third voltage higher than the reference voltage and charged. A first capacitive element to be
In the standby period, both ends are connected to the second constant voltage and charged, and in the normal operation period, one end is connected to the second constant voltage and the other end is connected to the fourth voltage lower than the reference voltage and charged. A second capacitor element,
The capacitance ratio between the first capacitor element and the second capacitor element is such that one end of the first capacitor element charged to the third voltage and the second capacitor element charged to the fourth voltage. When one end of the capacitive element is a common connection point, the potential of the common connection point is a value that converges in the vicinity of the reference voltage,
When transitioning from the standby period to the normal operation period, the first terminal that outputs the reference voltage and the common connection point are changed from a non-conductive state to a conductive state.
A reference voltage generating circuit.
ソースを前記基準電圧より少なくともトランジスタのしきい値電圧だけ異なる第１の定電圧に接続され、スタンバイ期間には、ゲートとドレインを電気的に共通接続され、且つ前記ゲートと前記ソースとの電位差が前記しきい値電圧より大きい所定の電圧になるようにバイアスされ、通常動作期間には、前記ソースと前記ドレインを電気的に共通接続される第１導電型の第８のトランジスタと、
ソースを前記第１導電型の第８のトランジスタのソースに接続され、ドレインを該第１導電型の第８のトランジスタのドレインに接続され、該第１導電型の第８のトランジスタのソースとドレインを、スタンバイ期間には電気的に切断し、通常動作期間には電気的に共通接続させる第１導電型の第７のトランジスタと、
ソースを前記第１導電型の第８のトランジスタのドレインに接続され、ドレインを該第１導電型の第８のトランジスタのゲートに接続され、該第１導電型の第８のトランジスタのゲートとドレインを、スタンバイ期間には電気的に共通接続させ、通常動作期間には電気的に切断する第１導電型の第６のトランジスタと、
ソースを第２の定電圧に接続され、ドレインを前記第１導電型の第８のトランジスタのゲートに接続され、スタンバイ期間には、該第１導電型の第８のトランジスタのゲートとソースとの電位差が該第１導電型の第８のトランジスタのしきい値電圧より大きい所定の電圧になるようにバイアスし、通常動作期間にはオフする第２導電型の第３のトランジスタと、
ソースを前記第１の定電圧に接続され、ドレインを前記第１の端子に接続され、スタンバイ期間にはオンし、通常動作期間にはオフする第１導電型の第９のトランジスタと、
ソースを前記第１の端子に接続され、ドレインを前記第１導電型の第８のトランジスタのゲートに接続され、前記スタンバイ期間から通常動作期間への遷移時には、少なくとも前記第１導電型の第８のトランジスタのゲートと前記第１の端子との電位差が所定値となるまでの期間中に、導通する第１導電型の第５のトランジスタと、を備えた、
ことを特徴とする基準電圧発生回路。 A reference voltage generating circuit body for generating a reference voltage and outputting the reference voltage from a first terminal;
The source is connected to a first constant voltage that differs from the reference voltage by at least the threshold voltage of the transistor. In the standby period, the gate and the drain are electrically connected in common, and the potential difference between the gate and the source is An eighth transistor of a first conductivity type that is biased to be a predetermined voltage that is greater than the threshold voltage and that electrically connects the source and the drain in a normal operation period;
The source is connected to the source of the eighth transistor of the first conductivity type, the drain is connected to the drain of the eighth transistor of the first conductivity type, and the source and drain of the eighth transistor of the first conductivity type A first conductivity type seventh transistor that is electrically disconnected during a standby period and electrically connected during a normal operation period;
The source is connected to the drain of the eighth transistor of the first conductivity type, the drain is connected to the gate of the eighth transistor of the first conductivity type, and the gate and drain of the eighth transistor of the first conductivity type Are electrically connected in common during the standby period and electrically disconnected during the normal operation period, and a sixth transistor of the first conductivity type,
The source is connected to the second constant voltage, the drain is connected to the gate of the eighth transistor of the first conductivity type, and in the standby period, the gate and source of the eighth transistor of the first conductivity type are connected. A third transistor of the second conductivity type biased so that the potential difference becomes a predetermined voltage larger than the threshold voltage of the eighth transistor of the first conductivity type, and turned off during the normal operation period;
A ninth transistor of a first conductivity type having a source connected to the first constant voltage, a drain connected to the first terminal, turned on during a standby period, and turned off during a normal operation period;
The source is connected to the first terminal, the drain is connected to the gate of the eighth transistor of the first conductivity type, and at least during the transition from the standby period to the normal operation period, the eighth transistor of the first conductivity type. A fifth transistor of the first conductivity type that conducts during a period until a potential difference between the gate of the transistor and the first terminal reaches a predetermined value.
A reference voltage generating circuit.
前記基準電圧発生回路本体は、
所定の電流を出力する定電流源と、
ソースが前記第１の定電圧に接続され、ドレインが前記定電流源に接続され、ゲートとドレイン間を短絡した第１導電型のトランジスタと、を備え、
前記第１導電型のトランジスタのゲートより、前記基準電圧を出力する、
ことを特徴とする基準電圧発生回路。 The reference voltage generating circuit according to claim 2 ,
The reference voltage generating circuit body is:
A constant current source that outputs a predetermined current;
A first conductivity type transistor having a source connected to the first constant voltage, a drain connected to the constant current source, and a short circuit between the gate and the drain;
The reference voltage is output from the gate of the first conductivity type transistor.
A reference voltage generating circuit.
前記基準電圧を含む、所定の範囲内の参照電圧を発生する参照基準電圧発生回路と、
スタンバイ期間にオフとなり、通常動作期間にオンとなるスイッチと、
一端を前記スイッチを介して前記第１の端子に接続され、他端を第５の固定電圧に接続された容量素子と、
前記参照電圧と、前記容量素子の一端の電圧とを比較し、比較結果を出力する電圧検知回路と、
前記容量素子の一端の電圧が前記基準電圧に近づくように、前記電圧検知回路の検知結果に応じて前記容量素子の放充電を制御する制御回路と、を備えた、
ことを特徴とする基準電圧発生回路。 A reference voltage generating circuit body for generating a reference voltage and outputting the reference voltage from a first terminal;
A reference standard voltage generation circuit for generating a reference voltage within a predetermined range including the reference voltage;
A switch that is off during the standby period and on during the normal operation period;
A capacitive element having one end connected to the first terminal via the switch and the other end connected to a fifth fixed voltage;
A voltage detection circuit that compares the reference voltage with a voltage at one end of the capacitive element and outputs a comparison result;
A control circuit that controls discharging / charging of the capacitive element according to a detection result of the voltage detection circuit so that a voltage at one end of the capacitive element approaches the reference voltage,
A reference voltage generating circuit.
前記参照基準電圧発生回路は、前記基準電圧より高い参照電圧と、前記基準電圧より低い参照電圧との２つの参照電圧を発生し、
前記制御回路は、
前記容量素子の一端にドレインを接続され、ソースを電源電位に接続され、ゲート端子を前記電圧検知回路の出力に接続された第１導電型のトランジスタと、
前記容量素子の一端にドレインを接続され、ソースを接地電位に接続され、ゲートを前記電圧検知回路の出力に接続された第２導電型のトランジスタと、から構成され、
前記電圧検知回路は、
前記容量素子の一端の電圧が、前記基準電圧より高い前記参照電圧以上になった時は、前記第２導電型のトランジスタをオンに、前記第１導電型のトランジスタをオフにし、
前記容量素子の一端の電圧が、前記基準電圧より低い前記参照電圧以下になった時は、前記第１導電型のトランジスタをオンに、前記第２導電型のトランジスタを共にオフとするように、検知結果を出力する２つのコンパレータから構成される、
ことを特徴とする基準電圧発生回路。 The reference voltage generating circuit according to claim 4 ,
The reference standard voltage generation circuit generates two reference voltages, a reference voltage higher than the reference voltage and a reference voltage lower than the reference voltage,
The control circuit includes:
A first conductivity type transistor having a drain connected to one end of the capacitive element, a source connected to a power supply potential, and a gate terminal connected to an output of the voltage detection circuit;
A drain connected to one end of the capacitive element, a source connected to a ground potential, and a gate connected to the output of the voltage detection circuit, a second conductivity type transistor, and
The voltage detection circuit is
When the voltage at one end of the capacitive element becomes equal to or higher than the reference voltage higher than the reference voltage, the second conductivity type transistor is turned on, the first conductivity type transistor is turned off,
When the voltage at one end of the capacitive element becomes equal to or lower than the reference voltage lower than the reference voltage, the first conductivity type transistor is turned on, and the second conductivity type transistor is turned off. Consists of two comparators that output detection results.
A reference voltage generating circuit.
前記参照基準電圧発生回路は、前記基準電圧近傍の参照電圧を発生し、
前記制御回路は、
前記容量素子の一端にドレインを接続され、ソースを電源電位に接続され、ゲートを前記電圧検知回路の出力に接続された第１導電型のトランジスタと、
前記容量素子の一端にドレインを接続され、ソースを接地電位に接続され、ゲートを前記電圧検知回路の出力に接続された第２導電型のトランジスタとから構成されており、
前記電圧検知回路は、
前記容量素子の一端の電圧と、前記参照電圧とを比較し、該容量素子の一端の電圧が前記参照電圧以上になった時は、Ｈｉｇｈを出力し、前記参照電圧以下になった時は、Ｌｏｗを出力するように、検知結果を出力するヒステリシスコンパレータから構成される、
ことを特徴とする基準電圧発生回路。 The reference voltage generating circuit according to claim 4 ,
The reference standard voltage generation circuit generates a reference voltage in the vicinity of the standard voltage;
The control circuit includes:
A first conductivity type transistor having a drain connected to one end of the capacitive element, a source connected to a power supply potential, and a gate connected to an output of the voltage detection circuit;
A drain connected to one end of the capacitive element, a source connected to a ground potential, and a gate connected to the output of the voltage detection circuit; a second conductivity type transistor;
The voltage detection circuit is
The voltage at one end of the capacitive element is compared with the reference voltage, and when the voltage at one end of the capacitive element is equal to or higher than the reference voltage, High is output, and when the voltage is equal to or lower than the reference voltage, It is composed of a hysteresis comparator that outputs the detection result so as to output Low,
A reference voltage generating circuit.
前記基準電圧より高い参照電圧と、前記基準電圧より低い参照電圧との２つの参照電圧を発生する参照基準電圧発生回路と、
スタンバイ期間にオフとなり、通常動作期間にオンとなるスイッチと、
一端を前記スイッチを介して前記第１の端子に接続され、他端を第５の固定電圧に接続された容量素子と、
ソースを前記容量素子の一端に接続され、ゲートを前記基準電圧より低電位の前記参照電圧に接続され、ドレインを接地電位に接続された第１導電型のトランジスタと、ソースを前記容量素子の一端に接続され、ゲートを前記基準電圧より高電位の前記参照電圧に接続され、ドレインを電源電位に接続された第２導電型のトランジスタとから構成される、電圧検知制御回路と、を備えた、
ことを特徴とする基準電圧発生回路。 A reference voltage generating circuit body for generating a reference voltage and outputting the reference voltage from a first terminal;
A reference standard voltage generation circuit for generating two reference voltages, a reference voltage higher than the reference voltage and a reference voltage lower than the reference voltage;
A switch that is off during the standby period and on during the normal operation period;
A capacitive element having one end connected to the first terminal via the switch and the other end connected to a fifth fixed voltage;
A first conductivity type transistor having a source connected to one end of the capacitive element, a gate connected to the reference voltage lower than the reference voltage, and a drain connected to a ground potential; and a source connected to one end of the capacitive element A voltage detection control circuit comprising: a second conductivity type transistor having a gate connected to the reference voltage higher than the reference voltage and a drain connected to a power supply potential;
A reference voltage generating circuit.
前記参照基準電圧発生回路は、
前記基準電圧近傍の参照電圧を第１の出力端子より出力するサブ基準電圧発生回路と、
ソースを電源電圧に接続され、ゲートとドレイン間を短絡した第１導電型の第１４のトランジスタと、ソースを接地電圧に接続され、ドレインを前記第１導電型の第１４のトランジスタのドレインに接続され、且つゲートとドレイン間を短絡した第２導電型の第８のトランジスタとからなるバイアス回路と、
ソースを電源電圧に接続され、ゲートを前記バイアス回路の第１導電型の第１４のトランジスタのゲートに接続されている第１導電型の第１３のトランジスタと、
ソースを接地電圧に接続され、ゲートを前記バイアス回路の第２導電型の第８のトランジスタのゲートに接続されている第２導電型の第７のトランジスタと、
ドレインを前記第１導電型の第１３のトランジスタのドレインに接続され、ソースを前記第１の出力端子に接続され前記基準電圧近傍にバイアスされ、且つゲートとドレイン間を短絡した第２導電型の第６のトランジスタと、
ドレインを前記第２導電型の第７のトランジスタのドレインに接続され、ソースを前記第１の出力端子に接続され前記基準電圧近傍にバイアスされ、且つゲートとドレイン間を短絡した第１導電型の第１２のトランジスタと、を備え、
前記第２導電型の第６のトランジスタと、前記第１導電型の第１２のトランジスタとに所定の電流を流すことにより、該第２導電型の第６のトランジスタのゲートに前記基準電圧より高い参照電圧と、該第１導電型の第１２のトランジスタのゲートに前記基準電圧より低い参照電圧とを発生させる、
ことを特徴とする基準電圧発生回路。 The reference voltage generation circuit according to claim 7 ,
The reference reference voltage generation circuit includes:
A sub-reference voltage generation circuit that outputs a reference voltage in the vicinity of the reference voltage from a first output terminal;
A first conductivity type fourteenth transistor having a source connected to a power supply voltage and a short circuit between the gate and drain; a source connected to a ground voltage; and a drain connected to the drain of the first conductivity type fourteenth transistor. And a bias circuit including an eighth transistor of the second conductivity type in which the gate and the drain are short-circuited,
A first conductivity type thirteenth transistor having a source connected to a power supply voltage and a gate connected to the gate of the first conductivity type fourteenth transistor of the bias circuit;
A second conductivity type seventh transistor having a source connected to a ground voltage and a gate connected to the gate of the second conductivity type eighth transistor of the bias circuit;
The drain is connected to the drain of the 13th transistor of the first conductivity type, the source is connected to the first output terminal, biased near the reference voltage, and the gate and drain are short-circuited. A sixth transistor;
The drain is connected to the drain of the second conductivity type seventh transistor, the source is connected to the first output terminal, biased near the reference voltage, and the gate and drain are short-circuited. A twelfth transistor,
By passing a predetermined current through the second conductivity type sixth transistor and the first conductivity type twelfth transistor, the gate voltage of the second conductivity type sixth transistor is higher than the reference voltage. Generating a reference voltage and a reference voltage lower than the reference voltage at a gate of the twelfth transistor of the first conductivity type;
A reference voltage generating circuit.
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