JP3811498B2

JP3811498B2 - Synchronization detection method and synchronization detection circuit

Info

Publication number: JP3811498B2
Application number: JP08135599A
Authority: JP
Inventors: 宗宏須加
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 1999-03-25
Filing date: 1999-03-25
Publication date: 2006-08-23
Anticipated expiration: 2019-03-25
Also published as: JP2000278255A

Description

【０００１】
【発明の属する技術分野】
本発明は、ディジタルデータの同期をとるための同期検出回路に係り、特に、構成の簡素化を図ったものに関する。
【０００２】
【従来の技術】
ディジタルデータの同期検出回路としては、様々なものがあるが、例えば、シリアルディジタルデータの情報の伝送において用いられるものとして、例を挙げれば、文字多重放送の一種であるＤＡＲＣ(DAta Radio Channel)方式におけるＦＭ文字多重放送に用いられるものがある。
まず、ＤＡＲＣ方式を用いた文字多重放送において用いられるシリアルディジタル情報のデータ形式について、図３を参照しつつ説明すれば、ＤＡＲＣ方式によるシリアルディジタルデータは、その先頭から順に、１６ビットの同期信号(Block Identification Code)、１７６ビットの情報信号、１４ビットのＣＲＣ(Cyclic Redundancy Check)による誤り検出用チェックビット、(272,190)短絡巡回符号による８２ビットのチェックビットが配置されたものが、１ブロックのデータを構成するものとなっている（図３参照）。
さらに、ＤＡＲＣ方式においては、このような構成のブロックを１９０ブロックひとまとめとすると共に、列方向に(272,190)短縮巡回符号による８２ビットのチェックビットを付加して２７２ブロックからなる信号を１フレームの信号としている。
【０００３】
そして、送信の際には、列方向のチェックビット（以下「パリティブロック」と言う）は、図４に示されたようにインターリーブされるようになっている。すなわち、最初に１３ブロックの情報信号が順に送信される。次に、２ブロックの情報信号が送信された後、１ブロックのパリティブロックが送信される。以下、このように情報ブロックが２ブロック、次いでパリティビットが１ブロックを繰り返し単位とする送信が４１回繰り返されて、１２３ブロックのデータが送信される。次いで、先に述べたように１３ブロック、１２３ブロックの組み合わせの送信が１回繰り返されて１フレームの送信が完了するようになっている。
このようなデータの送信において、情報ブロックとパリティブロックの区別は、ＢＩＣの種類によってなされるようになっている。すなわち、ＢＩＣは、４つの種類が用意されており、図４に示されたように付加されるものとなっている。
【０００４】
一方、図１には、ＦＭ文字多重放送用受信機のブロック構成が示されており、同図を参照しつつその構成を説明すれば、まず、ＦＭ文字多重放送用受信機は、電波受信回路２と、デコーダ３と、オーディオ回路４と、ＣＰＵ５とを主たる構成要素として構成されたものとなっている。
受信された電波は、最初に電波受信回路２において、いわゆるダウンコンバートされ、デコーダ３及びオーディオ回路４へ入力される。そして、オーディオ回路４では、入力された信号の内、可聴信号が再生されてスピーカ６が鳴動されるようになっている。一方、デコーダ３においては、入力された信号の内、ディジタル信号が抽出されて、誤り訂正が行われた後にＣＰＵ５へ入力されるようになっている。
そして、ＣＰＵ５では、入力されたディジタルデータに基づいて図示されないＬＣＤ(Liquid Crystal Display)等の出力機器への信号出力が行われる他、ＣＰＵ５は、デコーダ３等の他の回路部分を受信に最適な状態とするための制御を行うようになっているものである。
【０００５】
図５には、デコーダ３において用いられる同期検出回路の構成例が示されており、以下、同図を参照しつつこの同期検出回路について説明する。
まず、ＤＡＲＣ方式によるディジタル信号は、先に説明したような構成であり、ＢＩＣには誤り訂正／検出符号によるチェックビットは付加されてない。しかしながら、伝送途中において誤りが付加される可能性があるため、ＢＩＣについては、２ビット程度の誤りを許容する必要がある。この同期検出回路は、かかる点を考慮したものとなっており、入力ディジタル信号は、最初にシフトレジスタ２１に入力、保持されるようになっている。
【０００６】
また、この同期検出回路には、ＢＩＣの種類に応じた数の比較器が設けられている。すなわち、ＢＩＣ１比較器２２ａは、シフトレジスタ２１に保持されたデータとＢＩＣ１との比較を行うものであり、ＢＩＣ２比較器２２ｂは、シフトレジスタ２１に保持されたデータとＢＩＣ２との比較を行うものとなっており、以下、図示は省略されているが、ＢＩＣ３比較器，・・・というように各々のＢＩＣに対応してシフトレジスタ２１のデータとの比較がなされるようになっている。
【０００７】
各々の比較器２２ａ，２２ｂ，・・・における比較結果は、それぞれ対応する誤り数カウンタ２３ａ，２３ｂ，・・・に入力され、入力信号とそれぞれの対応するＢＩＣとの食い違いの数が算出されるようになっている。例えば、誤り数カウンタ２３ａにおいて、その食い違いの数が２以下と算出された場合には、ＢＩＣ１が検出されたとして所定の信号が同期信号として出力されるようになっており、他の誤り数カウンタ２３ｂ，・・・の動作も基本的に同様なものとなっている。
【０００８】
【発明が解決しようとする課題】
上述した従来の同期検出回路においては、同期信号ＢＩＣの種類に応じた数の比較器と誤り数カウンタとを設ける構成となっているために、いわゆるハードウェアの資源が多数必要となり、構成が複雑になるという問題があった。
本発明は、上記実状に鑑みてなされたもので、ハードウェア資源が少なくて済み、しかも、複数の同期信号の検出を確実に行える同期検出方法及び同期検出回路を提供するものである。
【０００９】
【課題を解決するための手段】
上記発明の課題を解決するため、本発明に係る同期検出方法は、
複数の情報信号のブロックが所定の規則に基づいてシリアルに配設され、かつ、少なくとも各々の情報信号の先頭には、それぞれ所定の同期信号が配されてシリアル伝送されるディジタル信号の復号の際における同期検出方法であって、
前記それぞれの同期信号について算出した誤り検出信号または誤り訂正信号を予め備え、
外部から入力された同期信号と、前記予め備えたそれぞれの同期信号についての誤り検出信号または誤り訂正信号とを用いて、前記外部から入力された同期信号に対して誤り検出または誤り訂正を施し、
次いで、当該誤り検出または誤り訂正が施された同期信号と、予め記憶された複数の同期信号との比較を順次行い、両者が一致した場合に同期信号を出力すると共に、同期信号の種類に対応した所定の信号を出力するように構成されてなるものである。
【００１０】
かかる方法においては、種々の同期信号に対する所定の誤り検出信号または誤り訂正信号を予め記憶しておき、この予め記憶された信号を用いて外部から入力された同期信号に対して誤り検出または誤り訂正を施し、その後、予め記憶された種々の同期信号との比較を行うことで同期検出を行うようしたことで、同期信号の検出が確実、かつ、適切に行われることとなるものである。
【００１１】
また、上記発明の課題を達成するために、本発明に係る同期検出回路は、
複数の情報信号のブロックが所定の規則に基づいてシリアルに配設され、かつ、少なくとも各々の情報信号の先頭には、それぞれ所定の同期信号が配されてシリアル伝送されるディジタル信号を復号する復号装置における同期検出回路であって、
外部から入力された同期信号を保持する信号保持手段と、
前記それぞれの所定の同期信号について算出された誤り検出信号または誤り訂正信号を読み出し可能に記憶するチェックビット記憶手段と、
前記信号保持手段に保持された同期信号と、前記チェックビット記憶手段に記憶された誤り検出信号または誤り訂正信号とを入力し、前記信号保持手段から入力された同期信号の上位に所定のビット数のゼロデータを付加すると共に、前記信号保持手段から入力された同期信号の下位に前記チェックビット記憶手段から入力された誤り検出信号または誤り訂正信号を付加し、当該ゼロデータと誤り検出信号または誤り訂正信号が付加された同期信号に対して誤り検出または誤り訂正を施す誤り検出・訂正手段と、
前記誤り検出・訂正手段により誤り検出または誤り訂正が施された同期信号を入力し、当該同期信号と、予め記憶された前記それぞれの所定の同期信号とを比較し、両者が一致した場合に同期信号を出力すると共に、同期信号の種類を表す所定の信号を出力する同期信号出力手段と、を具備してなるものである。
【００１２】
かかる構成においては、一つのチェックビット記憶手段に、種々の同期信号に対する所定の誤り検出信号または誤り訂正信号を予め記憶させ、また、一つの同期信号出力手段において、各々の同期信号の判定を行えるような構成としたことで、従来と異なり、個々の同期信号毎に比較手段を設けるような必要がない構成であるため、構成の簡素化が図られることとなるものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。また、先の従来の技術での説明で用いた図１、図３及び図４については、本発明の実施の形態におけるものについても基本的に同一であるので、これらの図を用いることとし、また、構成要素の符号についても同一のものについては同一の符号を用いるものとする。
最初に、この発明の実施の形態における同期検出回路Ｓは、文字多重放送の一種であるＤＡＲＣ(DAta Radio Channel)方式におけるＦＭ文字多重放送用の受信機において用いられるものであり、図１には、このようなＦＭ文字多重放送用受信機のブロック構成が示されており、以下、同図を参照しつつその構成について説明する。
【００１４】
ＦＭ文字多重放送用受信機は、電波受信回路２と、デコーダ３と、オーディオ回路４と、ＣＰＵ５とを主たる構成要素として構成されたものとなっている（図１参照）。
アンテナ１により受信された電波は、最初に電波受信回路２において、いわゆるダウンコンバートされ、デコーダ３及びオーディオ回路４へ入力されるようになっている。そして、オーディオ回路４では、入力された信号の内、可聴信号が再生されてスピーカ６が鳴動されるようになっている。
一方、デコーダ３においては、入力された信号の内、ディジタル信号が抽出されて、誤り訂正が行われた後にＣＰＵ５へ入力されるようになっている。なお、デコーダ３は、水晶発振子７によって、クロック信号を発生するようになっている。
そして、ＣＰＵ５では、入力されたディジタルデータに基づいて図示されないＬＣＤ(Liquid Crystal Display)等の出力機器への信号出力が行われる他、ＣＰＵ５は、デコーダ３等の他の回路部分を受信に最適な状態とするための制御を行うものとなっている。
【００１５】
ここで、デコーダ３において抽出されるＤＡＲＣ方式におけるディジタルデータの形式について図３及び図４を参照しつつ説明する。
ＤＡＲＣ方式においては、シリアルのディジタルデータが用いられるようになっており、このシリアルディジタルデータは、その先頭から順に、１６ビットの同期信号(Block Identification Code)、１７６ビットの情報信号、１４ビットのＣＲＣ(Cyclic Redundancy Check)による誤り検出用チェックビット、(272,190)短絡巡回符号による８２ビットのチェックビットが配置されたものが、１ブロックのデータを構成するものとなっている（図３参照）。
さらに、ＤＡＲＣ方式においては、このような構成のブロックを１９０ブロックひとまとめとすると共に、列方向に(272,190)短縮巡回符号による８２ビットのチェックビットを付加して２７２ブロックからなる信号を１フレームの信号としている。
【００１６】
そして、送信の際には、列方向のチェックビット（以下「パリティブロック」と言う）は、図４に示されたようにインターリーブされるようになっている。すなわち、最初に１３ブロックの情報信号が順に送信される。次に、２ブロックの情報信号が送信された後、１ブロックのパリティブロックが送信される。以下、このように情報ブロックが２ブロック、次いでパリティビットが１ブロックを繰り返し単位とする送信が４１回繰り返されて、１２３ブロックのデータが送信される。次いで、先に述べたように１３ブロック、１２３ブロックの組み合わせの送信が１回繰り返されて１フレームの送信が完了するようになっている。
このようなデータの送信において、情報ブロックとパリティブロックの区別は、ＢＩＣの種類によってなされるようになっている。すなわち、ＢＩＣは、４つの種類が用意されており、図４に示されたように付加されるものとなっている。
【００１７】
次に、上述したようなシリアルディジタルデータを扱うデコーダ３において用いられる同期検出回路Ｓについて図２を参照しつつ説明する。
この同期検出回路Ｓは、シフトレジスタ１１と、チェックビット用記憶素子１２と、誤り訂正回路１３と、同期コード検出回路１４とを主たる構成要素として構成されたものとなっている。
信号保持手段としてのシフトレジスタ１１は、同期信号ＢＩＣを保持するためのもので、この実施の形態においては、１６ビットの同期信号ＢＩＣを前提としているので（図３参照）、１６ビットの容量があればよい。なお、いわゆるプロトコルがこの実施の形態のものと異なり、同期信号が１６ビット以外となる場合には、当然のことながら、シフトレスジタ１１の容量もその際の同期信号のビット数に対応したものとなる。
【００１８】
チェックビット用記憶手段としてのチェックビット用記憶素子１２は、ＢＩＣ用の１０ビットのチェックビットが予め読み出し可能に記憶されているもので、例えば公知・周知のＲＯＭ(Read Only Memory)等の半導体記憶素子等を用いてなるものである。
このチェックビット用記憶素子１２に予め記憶されるＢＩＣ用の１０ビットのチェックビットは、次のようにして生成されたものである。すなわち、まず、この同期検出回路Ｓにおいては、(31,21)ＢＨＣ符号に代表される誤り訂正符号を用いるものとしている。
そして、ＢＩＣの１６ビットのビット列の上位に、５ビット全てが「０」のデータを付加し、都合２１ビットとなったこのビット列に対して、(31,21)ＢＨＣ符号を適用して１０ビットのチェックビットが生成されたものとなっている。この実施の形態においては、ＢＩＣは、４種類あるため、それぞれについて上述のようにして生成されたチェックビットが、チェックビット用記憶素子１２に記憶されたものとなっている。
【００１９】
誤り検出・訂正手段としての誤り訂正回路１３は、シフトレジスタ１１に保持されたデータと、チェックビット用記憶素子１２から読み出されたデータと、さらに、５ビットの「０」のデータ（図２において符号Ａを付した箇所参照）とが入力されて詳細は後述するように、外部から入力されたＢＩＣに対する誤り訂正を行うようになっているものである。なお、５ビットの「０」データ（ゼロデータ）は、誤り訂正回路１３の外部から入力されるようにしてもよく、また、予め誤り訂正回路１３内部に記憶するようにしてもよいものである。
同期信号出力手段としての同期コード検出回路１４は、誤り訂正回路１３から入力された同期信号が、所定の複数の同期信号のいずれに該当するかを判定し、いずれかの同期信号であると判定された場合に、所定の信号を出力するようになっているものである（詳細は後述）。
【００２０】
次に、かかる構成における動作について説明する。
まず、外部から同期信号ＢＩＣが入力されると、シフトレジスタ１１に一旦保持されると共に、この保持されたデータは、誤り訂正回路１３に入力される。
誤り訂正回路１３においては、シフトレジスタ１１から入力された１６ビットのＢＩＣに対して、その上位ビットに５ビットのゼロデータ（図２において符号Ａを付した箇所参照）が付加されると共に、チェックビット用記憶素子１２から読み出されたチェックビットがＢＩＣの下位ビットに付加されて、都合３１ビットとされる。ここで、この発明の実施の形態におけるチェックビット用記憶素子１２には、前述したように、４種類のＢＩＣに対するそれぞれのチェックビットが記憶されているため、所定の順番でこれらチェックビットが読み出されて、誤り訂正回路１３へ入力されることとなる。例えば、チェックビット用記憶素子１２からＢＩＣ１に対するチェックビット、ＢＩＣ２に対するチェックビット、ＢＩＣ３に対するチェックビット、ＢＩＣ４に対するチェックビットの順で読み出されるようになっているとすれば、最初にＢＩＣ１に対するチェックビットが読み出されて誤り訂正回路１３へ入力されることとなる。
そして、誤り訂正回路１３においては、上述のようにして形成された３１ビットのデータに対して、(31,21)ＢＨＣ符号による誤り訂正が施されるようになっており、その結局、ＢＩＣは、２ビット以下の誤りが許容されることとなる。
【００２１】
誤り訂正が施されたＢＩＣは、同期コード検出回路１４へ入力され、予め記憶されていた４種類のＢＩＣ（ＢＩＣ１、ＢＩＣ２、ＢＩＣ３及びＢＩＣ４）との比較が行われる。なお、この予め記憶される４種類のＢＩＣ（ＢＩＣ１、ＢＩＣ２、ＢＩＣ３及びＢＩＣ４）は、同期コード検出回路１４内に記憶するようにしてもよいし、また、同期コード検出回路１４の外部に記憶素子を設けて記憶するようにしても、いずれでもよいものである。
比較の結果、４種類のＢＩＣのいずれかに一致した場合には、ＢＩＣが検出されたことに対応する同期検出信号と、その一致したＢＩＣの種類を表すための所定の信号とが同期コード検出回路１４から同期検出回路Ｓの外部へ出力されることとなる。
例えば、この同期検出回路Ｓに入力された同期信号が、ＢＩＣ３であるとした場合、チェックビット用記憶素子１２から誤り訂正回路１３へ入力される最初のチェックビットは、ＢＩＣ１に対するものであるとすると、同期コード検出回路１４での比較結果は一致せず、続いて、チェックビット用記憶素子１２から誤り訂正回路１３へ対してＢＩＣ２に対するチェックビットが入力され、上述したように誤り訂正が施され、同期コード検出回路１４において再び比較がなされることとなる。そして、この場合も比較結果は、一致しないため、チェックビット用記憶素子１２からはＢＩＣ３に対するチェックビットが誤り訂正回路１３へ入力されることとなる。その結果、このようにチェックビット用記憶素子１２からの三度目のチェックビットの読み出しがなされた際に、同期コード検出回路１４での比較結果の一致が成立し、同期検出信号とＢＩＣ３の同期信号であることに対応する所定の信号とが出力されることとなる。
そして、この同期コード検出回路１４から出力された同期信号及びＢＩＣの種類を表す信号とを用いて、図示されない外部の同期確立のための回路において同期の確立がなされるようになっている。
【００２２】
通常、このような同期検出回路Ｓが用いられるＦＭ文字多重放送用の受信機においては、受信信号のビットレートの大凡５００倍程度の速さのクロック信号を用いて回路動作がなされるように構成されているので、上述したような動作を逐次処理しても受信信号の再生には十分な速さであり、しかも、誤り訂正回路１３が一つで済むこととなる。
【００２３】
なお、上述の構成例においては、誤り訂正において(31,21)ＢＨＣ符号を用いることを前提として説明したが、この符号を用いることに限定される必要はなく、例えば、短縮差集合符号を用いてチェックビットを生成するようにし、これをチェックビット用記憶素子１２に記憶させて用いるようにしてもよい。
また、上述の構成例においては、ＦＭ文字多重放送における受信機に用いる場合を例に挙げて説明したが、これに限定される必要はなく、予め定められたビット列の同期信号を含む情報信号を復号するような復号装置であれば、同様に適用することができるものであり、例えば、データ伝送においていわゆる搬送系を用いる場合におけるキャリア検出(Carrier Detector)に用いることも可能である。
【００２４】
また、上述の例においては、誤り訂正を用いる構成について説明したが、誤り訂正に代えて誤り検出を行うような構成としてもよい。すなわち、チェックビット用記憶素子１２には、各々の同期信号について上述の構成例で説明した誤り訂正の場合と同様に所定の符号を用いて生成した誤り検出のデータを記憶する一方、誤り訂正回路１３においては、誤り訂正に代えて誤り検出が行われるようにする。
そして、検出された誤りが所定の許容範囲内であれば、同期コード検出回路１４において、上述した構成例において説明したような動作がなされるようにしても好適である。
【００２５】
さらに、誤り検出と誤り訂正の両方を行うような構成としてもよいものである。すなわち、この場合、チェックビット用記憶素子１２には、既に説明したような誤り訂正のための所定のデータ及び誤り検出のための所定のデータが予め記憶されることとなる。また、誤り訂正回路１３は、誤り検出と誤り訂正を行うものとなり、検出された誤りが所定の許容範囲内である場合に、誤り訂正が施された同期信号について、同期コード検出回路１４において上述の構成例で説明したような動作がなされるようにすると好適である。
またさらに、上述の発明の実施の形態においては、同期信号に誤り訂正や誤り検出を施して同期信号の検出を行う場合を例に説明したが、本発明は、必ずしも同期信号を対象としたものに限定される必要はなく、予め所定のビット列で構成された信号であれば、その検出にについても同様に適用することができるものである。
【００２６】
【発明の効果】
以上、述べたように、本発明によれば、従来と異なり同期信号の種類毎に比較器や誤り数を計数するカウンタを設ける必要のない構成としたので、回路の簡素化が図られ、それにより従来に比してより信頼性の高い同期検出を行うことができる。
【図面の簡単な説明】
【図１】ＤＡＲＣ方式におけるＦＭ文字多重放送用の受信機の構成を示すブロック図である。
【図２】本発明の実施の形態における同期検出回路の構成例を示す構成図である。
【図３】ＤＡＲＣ方式における１ブロックのディジタルデータの構成を説明する模式図である。
【図４】ＤＡＲＣ方式における１フレームのディジタルデータの構成を説明する模式図である。
【図５】従来の同期検出回路の構成例を示す構成図である。
【符号の説明】
３…デコーダ
１１…シフトレジスタ
１２…チェックビット用記憶素子
１３…誤り訂正回路
１４…同期コード検出回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a synchronization detection circuit for synchronizing digital data, and more particularly to a circuit whose configuration is simplified.
[0002]
[Prior art]
There are various digital data synchronization detection circuits. For example, the DARC (DAta Radio Channel) system, which is a type of character multiplex broadcasting, is used in transmission of serial digital data information. Are used for FM character multiplex broadcasting.
First, the data format of serial digital information used in teletext using the DARC method will be described with reference to FIG. 3. The serial digital data by the DARC method is a 16-bit synchronization signal ( Block Identification Code), 176-bit information signal, 14-bit CRC (Cyclic Redundancy Check) error detection check bits, and (272,190) short-circuit cyclic code 82-bit check bits are arranged for 1 block of data (See FIG. 3).
Furthermore, in the DARC system, 190 blocks are configured as a block, and a check bit of 272 blocks is added in the column direction by (272,190) shortened cyclic codes to convert a signal composed of 272 blocks into one frame signal. It is said.
[0003]
At the time of transmission, check bits in the column direction (hereinafter referred to as “parity block”) are interleaved as shown in FIG. That is, first, 13 blocks of information signals are sequentially transmitted. Next, after two blocks of information signals are transmitted, one block of parity blocks is transmitted. Thereafter, transmission in which the information block is 2 blocks and then the parity bit is 1 block is repeated 41 times, and 123 blocks of data are transmitted. Next, as described above, the transmission of the combination of 13 blocks and 123 blocks is repeated once to complete the transmission of one frame.
In such data transmission, the information block and the parity block are distinguished by the type of BIC. That is, four types of BIC are prepared and added as shown in FIG.
[0004]
On the other hand, FIG. 1 shows a block configuration of an FM character multiplex broadcasting receiver. The configuration will be described with reference to the figure. First, an FM character multiplex broadcasting receiver includes a radio wave receiving circuit. 2, the decoder 3, the audio circuit 4, and the CPU 5 are configured as main components.
The received radio wave is first down-converted in the radio wave receiving circuit 2 and input to the decoder 3 and the audio circuit 4. In the audio circuit 4, an audible signal is reproduced from the input signals and the speaker 6 is sounded. On the other hand, in the decoder 3, a digital signal is extracted from the input signals and subjected to error correction before being input to the CPU 5.
The CPU 5 outputs signals to an output device such as an LCD (Liquid Crystal Display) (not shown) based on the input digital data, and the CPU 5 is optimal for receiving other circuit portions such as the decoder 3. The control for setting the state is performed.
[0005]
FIG. 5 shows an example of the configuration of a synchronization detection circuit used in the decoder 3. Hereinafter, the synchronization detection circuit will be described with reference to FIG.
First, the digital signal based on the DARC system has a configuration as described above, and a check bit based on an error correction / detection code is not added to the BIC. However, since an error may be added during transmission, it is necessary to allow an error of about 2 bits for the BIC. This synchronization detection circuit takes this point into consideration, and the input digital signal is first input and held in the shift register 21.
[0006]
The synchronization detection circuit is provided with a number of comparators corresponding to the type of BIC. That is, the BIC1 comparator 22a compares the data held in the shift register 21 with the BIC1, and the BIC2 comparator 22b compares the data held in the shift register 21 with the BIC2. In the following, although not shown in the figure, comparison with the data of the shift register 21 is performed corresponding to each BIC, such as a BIC3 comparator.
[0007]
The comparison results in the respective comparators 22a, 22b,... Are input to the corresponding error number counters 23a, 23b,..., And the number of discrepancies between the input signal and the corresponding BIC is calculated. It is like that. For example, when the number of discrepancy is calculated to be 2 or less in the error number counter 23a, a predetermined signal is output as a synchronization signal on the assumption that the BIC1 is detected. The operation of 23b,... Is basically the same.
[0008]
[Problems to be solved by the invention]
In the conventional synchronization detection circuit described above, since the number of comparators and the number of error counters corresponding to the type of the synchronization signal BIC are provided, a large number of so-called hardware resources are required and the configuration is complicated. There was a problem of becoming.
The present invention has been made in view of the above circumstances, and provides a synchronization detection method and a synchronization detection circuit that can reduce hardware resources and can reliably detect a plurality of synchronization signals.
[0009]
[Means for Solving the Problems]
In order to solve the above-described problems, a synchronization detection method according to the present invention includes:
A plurality of blocks of information signals are serially arranged based on a predetermined rule, and at the time of decoding a digital signal serially transmitted with a predetermined synchronization signal at least at the head of each information signal. A synchronization detection method in
An error detection signal or an error correction signal calculated for each of the synchronization signals is provided in advance,
Using an externally input synchronization signal and an error detection signal or an error correction signal for each of the synchronization signals provided in advance, performing error detection or error correction on the externally input synchronization signal,
Next, the synchronization signal on which the error detection or error correction has been performed and a plurality of synchronization signals stored in advance are sequentially compared, and if they match, the synchronization signal is output and the type of the synchronization signal is supported. It is configured to output the predetermined signal.
[0010]
In such a method, predetermined error detection signals or error correction signals for various synchronization signals are stored in advance, and error detection or error correction is performed on a synchronization signal input from the outside using the previously stored signals. After that, the synchronization detection is performed by comparing with various synchronization signals stored in advance, so that the detection of the synchronization signal is surely and appropriately performed.
[0011]
In order to achieve the above object, the synchronization detection circuit according to the present invention includes:
A plurality of blocks of information signals are serially arranged based on a predetermined rule, and at least the head of each information signal is provided with a predetermined synchronization signal and decoded to decode a digital signal transmitted serially. A synchronization detection circuit in the apparatus,
A signal holding means for holding a synchronization signal input from the outside;
Check bit storage means for storing the error detection signal or the error correction signal calculated for each of the predetermined synchronization signals in a readable manner;
The synchronization signal held in the signal holding means and the error detection signal or error correction signal stored in the check bit storage means are inputted, and a predetermined number of bits is placed above the synchronization signal inputted from the signal holding means The zero data and the error detection signal or error correction signal input from the check bit storage means are added to the lower order of the synchronization signal input from the signal holding means, and the zero data and the error detection signal or error are added. Error detection / correction means for performing error detection or error correction on the synchronization signal to which the correction signal is added;
A synchronization signal that has been subjected to error detection or correction by the error detection / correction means is input, and the synchronization signal is compared with each of the predetermined synchronization signals stored in advance. Synchronization signal output means for outputting a signal and outputting a predetermined signal representing the type of the synchronization signal.
[0012]
In such a configuration, predetermined error detection signals or error correction signals for various synchronization signals are stored in advance in one check bit storage means, and each synchronization signal can be determined in one synchronization signal output means. By adopting such a configuration, unlike the conventional configuration, it is not necessary to provide a comparison unit for each individual synchronization signal, so that the configuration can be simplified.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to FIGS. 1 to 5.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention. Further, FIGS. 1, 3 and 4 used in the description of the prior art are basically the same as those in the embodiment of the present invention, so these figures are used. The same reference numerals are used for the same constituent elements.
First, the synchronization detection circuit S according to the embodiment of the present invention is used in a receiver for FM character multiplex broadcasting in the DARC (DAta Radio Channel) system which is a kind of character multiplex broadcasting. A block configuration of such an FM character multiplex broadcasting receiver is shown, and the configuration will be described below with reference to FIG.
[0014]
The FM character multiplex broadcasting receiver is configured with a radio wave receiving circuit 2, a decoder 3, an audio circuit 4, and a CPU 5 as main components (see FIG. 1).
The radio wave received by the antenna 1 is first down-converted in the radio wave receiving circuit 2 and input to the decoder 3 and the audio circuit 4. In the audio circuit 4, an audible signal is reproduced from the input signals and the speaker 6 is sounded.
On the other hand, in the decoder 3, a digital signal is extracted from the input signals and subjected to error correction before being input to the CPU 5. The decoder 3 is configured to generate a clock signal by the crystal oscillator 7.
The CPU 5 outputs signals to an output device such as an LCD (Liquid Crystal Display) (not shown) based on the input digital data, and the CPU 5 is optimal for receiving other circuit portions such as the decoder 3. Control for setting the state is performed.
[0015]
Here, the format of the digital data in the DARC method extracted by the decoder 3 will be described with reference to FIGS.
In the DARC system, serial digital data is used, and this serial digital data is, in order from the head, a 16-bit synchronization signal (Block Identification Code), a 176-bit information signal, and a 14-bit CRC. An error detection check bit based on (Cyclic Redundancy Check) and 82 check bits based on a (272,190) short-circuiting cyclic code constitute one block of data (see FIG. 3).
Furthermore, in the DARC system, 190 blocks are configured as a block, and a check bit of 272 blocks is added in the column direction by (272,190) shortened cyclic codes to convert a signal composed of 272 blocks into one frame signal. It is said.
[0016]
At the time of transmission, check bits in the column direction (hereinafter referred to as “parity block”) are interleaved as shown in FIG. That is, first, 13 blocks of information signals are sequentially transmitted. Next, after two blocks of information signals are transmitted, one block of parity blocks is transmitted. Thereafter, transmission in which the information block is 2 blocks and then the parity bit is 1 block is repeated 41 times, and 123 blocks of data are transmitted. Next, as described above, the transmission of the combination of 13 blocks and 123 blocks is repeated once to complete the transmission of one frame.
In such data transmission, the information block and the parity block are distinguished by the type of BIC. That is, four types of BIC are prepared and added as shown in FIG.
[0017]
Next, the synchronization detection circuit S used in the decoder 3 that handles serial digital data as described above will be described with reference to FIG.
The synchronization detection circuit S is configured with a shift register 11, a check bit storage element 12, an error correction circuit 13, and a synchronization code detection circuit 14 as main components.
The shift register 11 as the signal holding means is for holding the synchronization signal BIC. In this embodiment, since the 16-bit synchronization signal BIC is assumed (see FIG. 3), the 16-bit capacity is small. I just need it. Note that when the so-called protocol is different from that of this embodiment and the synchronization signal is other than 16 bits, the capacity of the shift register 11 naturally corresponds to the number of bits of the synchronization signal at that time. .
[0018]
The check bit storage element 12 serving as a check bit storage means stores a 10-bit check bit for BIC so that it can be read in advance. For example, a semiconductor memory such as a well-known or well-known ROM (Read Only Memory) An element etc. are used.
The 10-bit check bits for BIC stored in advance in the check bit storage element 12 are generated as follows. That is, first, in the synchronization detection circuit S, an error correction code represented by a (31, 21) BHC code is used.
Then, the data of which all 5 bits are “0” is added to the upper part of the 16-bit bit string of the BIC, and the (31,21) BHC code is applied to this bit string which has become 21 bits for 10 bits. The check bits are generated. In this embodiment, since there are four types of BICs, the check bits generated as described above are stored in the check bit storage element 12.
[0019]
The error correction circuit 13 as error detection / correction means includes data held in the shift register 11, data read from the check bit storage element 12, and 5-bit “0” data (FIG. 2). As will be described in detail later, error correction is performed on the BIC input from the outside. The 5-bit “0” data (zero data) may be input from the outside of the error correction circuit 13 or may be stored in advance in the error correction circuit 13. .
The synchronization code detection circuit 14 as the synchronization signal output means determines which of the predetermined plurality of synchronization signals the synchronization signal input from the error correction circuit 13 is, and determines that it is any of the synchronization signals. In this case, a predetermined signal is output (details will be described later).
[0020]
Next, the operation in this configuration will be described.
First, when the synchronization signal BIC is inputted from the outside, the data is once held in the shift register 11 and the held data is inputted to the error correction circuit 13.
In the error correction circuit 13, the 16-bit BIC input from the shift register 11 is added with 5-bit zero data (refer to the part indicated by the symbol A in FIG. 2) to the upper bits and checked. The check bit read from the bit storage element 12 is added to the lower bits of the BIC to make it convenient 31 bits. Here, since the check bit storage element 12 in the embodiment of the present invention stores the check bits for the four types of BICs as described above, the check bits are read in a predetermined order. Then, it is input to the error correction circuit 13. For example, if the check bit storage element 12 reads the check bit for BIC1, the check bit for BIC2, the check bit for BIC3, and the check bit for BIC4, the check bit for BIC1 is read first. Is output to the error correction circuit 13.
In the error correction circuit 13, the 31-bit data formed as described above is subjected to error correction using the (31, 21) BHC code. An error of 2 bits or less is allowed.
[0021]
The error-corrected BIC is input to the synchronization code detection circuit 14 and compared with four types of BIC (BIC1, BIC2, BIC3, and BIC4) stored in advance. The four types of BICs (BIC1, BIC2, BIC3, and BIC4) stored in advance may be stored in the synchronization code detection circuit 14, or may be stored outside the synchronization code detection circuit 14. However, any of them may be stored.
As a result of the comparison, when one of the four types of BICs is matched, a synchronization detection signal corresponding to the detection of the BIC and a predetermined signal for indicating the type of the matched BIC are detected. The signal is output from the circuit 14 to the outside of the synchronization detection circuit S.
For example, if the synchronization signal input to the synchronization detection circuit S is BIC3, the first check bit input from the check bit storage element 12 to the error correction circuit 13 is for BIC1. The comparison result in the synchronization code detection circuit 14 does not match, and then the check bit for the BIC 2 is input from the check bit storage element 12 to the error correction circuit 13, and error correction is performed as described above. The synchronization code detection circuit 14 makes a comparison again. In this case as well, the comparison result does not match, so the check bit for the BIC 3 is input from the check bit storage element 12 to the error correction circuit 13. As a result, when the third check bit is read from the check bit storage element 12 in this way, the comparison result in the synchronization code detection circuit 14 is matched, and the synchronization detection signal and the synchronization signal of the BIC 3 are detected. A predetermined signal corresponding to the above is output.
Then, synchronization is established in an external synchronization establishment circuit (not shown) using the synchronization signal output from the synchronization code detection circuit 14 and a signal indicating the type of BIC.
[0022]
Normally, a receiver for FM character multiplex broadcasting using such a synchronization detection circuit S is configured so that circuit operation is performed using a clock signal that is approximately 500 times faster than the bit rate of the received signal. Therefore, even if the above-described operations are sequentially processed, the speed is sufficient for reproducing the received signal, and only one error correction circuit 13 is required.
[0023]
The above configuration example has been described on the assumption that the (31, 21) BHC code is used in error correction. However, the present invention is not limited to using this code. For example, a shortened difference set code is used. Alternatively, check bits may be generated and stored in the check bit storage element 12 for use.
Moreover, in the above-described configuration example, the case where it is used for a receiver in FM character multiplex broadcasting has been described as an example. However, the present invention is not limited to this, and an information signal including a synchronization signal of a predetermined bit string is used. Any decoding device capable of decoding can be applied in the same manner. For example, the decoding device can be used for carrier detection when a so-called carrier system is used in data transmission.
[0024]
In the above-described example, the configuration using error correction has been described. However, a configuration in which error detection is performed instead of error correction may be used. That is, the check bit storage element 12 stores error detection data generated using a predetermined code for each synchronization signal as in the case of the error correction described in the above configuration example, while the error correction circuit In step 13, error detection is performed instead of error correction.
If the detected error is within a predetermined allowable range, it is preferable that the operation as described in the above configuration example is performed in the synchronization code detection circuit 14.
[0025]
Furthermore, it is good also as a structure which performs both error detection and error correction. That is, in this case, the check bit storage element 12 stores in advance predetermined data for error correction and predetermined data for error detection as described above. The error correction circuit 13 performs error detection and error correction. When the detected error is within a predetermined allowable range, the synchronization code detection circuit 14 performs the above-described synchronization signal on which the error correction has been performed. It is preferable that the operation described in the configuration example is performed.
Furthermore, in the above-described embodiment of the invention, the case where the synchronization signal is detected by performing error correction or error detection on the synchronization signal has been described as an example. However, the present invention is not limited to the synchronization signal. It is not necessary to be limited to the above, and any signal can be used for detection as long as it is a signal composed of a predetermined bit string in advance.
[0026]
【The invention's effect】
As described above, according to the present invention, unlike the prior art, it is not necessary to provide a comparator or a counter for counting the number of errors for each type of synchronization signal, so that the circuit can be simplified. Therefore, it is possible to perform synchronization detection with higher reliability than in the past.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a receiver for FM character multiplex broadcasting in the DARC system.
FIG. 2 is a configuration diagram illustrating a configuration example of a synchronization detection circuit according to an embodiment of the present invention.
FIG. 3 is a schematic diagram illustrating the configuration of one block of digital data in the DARC system.
FIG. 4 is a schematic diagram illustrating the configuration of one frame of digital data in the DARC method.
FIG. 5 is a configuration diagram illustrating a configuration example of a conventional synchronization detection circuit.
[Explanation of symbols]
3 ... Decoder 11 ... Shift register 12 ... Check bit storage element 13 ... Error correction circuit 14 ... Synchronization code detection circuit

Claims

複数の情報信号のブロックが所定の規則に基づいてシリアルに配設され、かつ、少なくとも各々の情報信号の先頭には、それぞれ所定の同期信号が配されてシリアル伝送されるディジタル信号の復号の際における同期検出方法であって、
前記それぞれの同期信号について算出した誤り検出信号または誤り訂正信号を予め備え、
外部から入力された同期信号と、前記予め備えたそれぞれの同期信号についての誤り検出信号または誤り訂正信号とを用いて、前記外部から入力された同期信号に対して誤り検出または誤り訂正を施し、
次いで、当該誤り検出または誤り訂正が施された同期信号と、予め記憶された複数の同期信号との比較を順次行い、両者が一致した場合に同期信号を出力すると共に、同期信号の種類に対応した所定の信号を出力することを特徴とする同期検出方法。A plurality of blocks of information signals are serially arranged based on a predetermined rule, and at the time of decoding a digital signal serially transmitted with a predetermined synchronization signal at least at the head of each information signal. A synchronization detection method in
An error detection signal or an error correction signal calculated for each of the synchronization signals is provided in advance,
Using an externally input synchronization signal and an error detection signal or an error correction signal for each of the synchronization signals provided in advance, performing error detection or error correction on the externally input synchronization signal,
Next, the synchronization signal on which the error detection or error correction has been performed and a plurality of synchronization signals stored in advance are sequentially compared, and if they match, the synchronization signal is output and the type of the synchronization signal is supported. And outputting a predetermined signal.

複数の情報信号のブロックが所定の規則に基づいてシリアルに配設され、かつ、少なくとも各々の情報信号の先頭には、それぞれ所定の同期信号が配されてシリアル伝送されるディジタル信号の復号の際における同期検出方法であって、
前記それぞれの同期信号について算出した誤り検出信号及び誤り訂正信号を予め備え、
外部から入力された同期信号と、前記予め備えたそれぞれの同期信号についての誤り検出信号及び誤り訂正信号とを用いて、前記外部から入力された同期信号に対して誤り検出及び誤り訂正を施し、
次いで、当該誤り検出及び誤り訂正が施された同期信号と、予め記憶された複数の同期信号との比較を順次行い、両者が一致した場合に同期信号を出力すると共に、同期信号の種類に対応した所定の信号を出力することを特徴とする同期検出方法。A plurality of blocks of information signals are serially arranged based on a predetermined rule, and at the time of decoding a digital signal serially transmitted with a predetermined synchronization signal at least at the head of each information signal. A synchronization detection method in
An error detection signal and an error correction signal calculated for each of the synchronization signals are provided in advance,
Using the synchronization signal input from the outside and the error detection signal and the error correction signal for each of the synchronization signals provided in advance, the synchronization signal input from the outside is subjected to error detection and error correction,
Next, the synchronization signal that has been subjected to the error detection and error correction and a plurality of synchronization signals stored in advance are sequentially compared, and if they match, the synchronization signal is output and the type of synchronization signal is supported And outputting a predetermined signal.

複数の情報信号のブロックが所定の規則に基づいてシリアルに配設され、かつ、少なくとも各々の情報信号の先頭には、それぞれ所定の同期信号が配されてシリアル伝送されるディジタル信号を復号する復号装置における同期検出回路であって、
外部から入力された同期信号を保持する信号保持手段と、
前記それぞれの所定の同期信号について算出された誤り検出信号または誤り訂正信号を読み出し可能に記憶するチェックビット記憶手段と、
前記信号保持手段に保持された同期信号と、前記チェックビット記憶手段に記憶された誤り検出信号または誤り訂正信号とを入力し、前記信号保持手段から入力された同期信号の上位に所定のビット数のゼロデータを付加すると共に、前記信号保持手段から入力された同期信号の下位に前記チェックビット記憶手段から入力された誤り検出信号または誤り訂正信号を付加し、当該ゼロデータと誤り検出信号または誤り訂正信号が付加された同期信号に対して誤り検出または誤り訂正を施す誤り検出・訂正手段と、
前記誤り検出・訂正手段により誤り検出または誤り訂正が施された同期信号を入力し、当該同期信号と、予め記憶された前記それぞれの所定の同期信号とを比較し、両者が一致した場合に同期信号を出力すると共に、同期信号の種類を表す所定の信号を出力する同期信号出力手段と、
を具備してなることを特徴とする同期検出回路。A plurality of blocks of information signals are serially arranged based on a predetermined rule, and at least the head of each information signal is provided with a predetermined synchronization signal and decoded to decode a digital signal transmitted serially. A synchronization detection circuit in the apparatus,
A signal holding means for holding a synchronization signal input from the outside;
Check bit storage means for storing the error detection signal or the error correction signal calculated for each of the predetermined synchronization signals in a readable manner;
The synchronization signal held in the signal holding means and the error detection signal or error correction signal stored in the check bit storage means are inputted, and a predetermined number of bits is placed above the synchronization signal inputted from the signal holding means The zero data and the error detection signal or error correction signal input from the check bit storage means are added to the lower order of the synchronization signal input from the signal holding means, and the zero data and the error detection signal or error are added. Error detection / correction means for performing error detection or error correction on the synchronization signal to which the correction signal is added;
A synchronization signal that has been subjected to error detection or correction by the error detection / correction means is input, and the synchronization signal is compared with each of the predetermined synchronization signals stored in advance. A synchronization signal output means for outputting a signal and outputting a predetermined signal representing the type of the synchronization signal;
A synchronization detection circuit comprising:

複数の情報信号のブロックが所定の規則に基づいてシリアルに配設され、かつ、少なくとも各々の情報信号の先頭には、それぞれ所定の同期信号が配されてシリアル伝送されるディジタル信号を復号する復号装置における同期検出回路であって、
外部から入力された同期信号を保持する信号保持手段と、
前記それぞれの所定の同期信号について算出された誤り検出信号及び誤り訂正信号を読み出し可能に記憶するチェックビット記憶手段と、
前記信号保持手段に保持された同期信号と、前記チェックビット記憶手段に記憶された誤り検出信号及び誤り訂正信号とを入力し、前記信号保持手段から入力された同期信号の上位に所定のビット数のゼロデータを付加すると共に、前記信号保持手段から入力された同期信号の下位に前記チェックビット記憶手段から入力された誤り検出信号及び誤り訂正信号を付加し、当該ゼロデータと誤り検出信号及び誤り訂正信号が付加された同期信号に対して誤り検出及び誤り訂正を施す誤り検出・訂正手段と、
前記誤り検出・訂正手段により誤り検出及び誤り訂正が施された同期信号を入力し、当該同期信号と、予め記憶された前記それぞれの所定の同期信号とを比較し、両者が一致した場合に同期信号を出力すると共に、同期信号の種類を表す所定の信号を出力する同期信号出力手段と、
を具備してなることを特徴とする同期検出回路。A plurality of blocks of information signals are serially arranged based on a predetermined rule, and at least the head of each information signal is provided with a predetermined synchronization signal and decoded to decode a digital signal transmitted serially. A synchronization detection circuit in the apparatus,
A signal holding means for holding a synchronization signal input from the outside;
Check bit storage means for storing the error detection signal and the error correction signal calculated for each of the predetermined synchronization signals in a readable manner;
The synchronization signal held in the signal holding means and the error detection signal and error correction signal stored in the check bit storage means are inputted, and a predetermined number of bits is placed above the synchronization signal inputted from the signal holding means And the error detection signal and error correction signal input from the check bit storage means are added to the lower order of the synchronization signal input from the signal holding means, and the zero data, error detection signal and error are added. Error detection / correction means for performing error detection and error correction on the synchronization signal to which the correction signal is added;
A synchronization signal that has been subjected to error detection and correction by the error detection / correction means is input, the synchronization signal is compared with each of the predetermined synchronization signals stored in advance, and the two are synchronized when they match. A synchronization signal output means for outputting a signal and outputting a predetermined signal representing the type of the synchronization signal;
A synchronization detection circuit comprising:

複数の情報信号のブロックが所定の規則に基づいてシリアルに配設され、かつ、少なくとも各々の情報信号の先頭には、それぞれ所定の同期信号が配されてシリアル伝送されるディジタル信号を復号する復号装置における同期検出回路であって、
外部から入力された同期信号を保持するシフトレジスタと、
前記それぞれの所定の同期信号について算出された誤り検出信号または誤り訂正信号を読み出し可能に記憶するチェックビット用記憶素子と、
前記シフトレジスタに保持された同期信号と、前記チェックビット用記憶素子に記憶された誤り検出信号または誤り訂正信号とを入力し、前記シフトレジスタから入力された同期信号の上位に所定のビット数のゼロデータを付加すると共に、前記シフトレジスタから入力された同期信号の下位に前記チェックビット用記憶素子から入力された誤り検出信号または誤り訂正信号を付加し、当該ゼロデータと誤り検出信号または誤り訂正信号が付加された同期信号に対して誤り検出または誤り訂正を施す誤り訂正回路と、
前記誤り訂正回路により誤り検出または誤り訂正が施された同期信号を入力し、当該同期信号と、予め記憶された前記それぞれの所定の同期信号とを比較し、両者が一致した場合に同期信号を出力すると共に、同期信号の種類を表す所定の信号を出力する同期コード検出回路と、
を具備してなることを特徴とする同期検出回路。A plurality of blocks of information signals are serially arranged based on a predetermined rule, and at least the head of each information signal is provided with a predetermined synchronization signal and decoded to decode a digital signal transmitted serially. A synchronization detection circuit in the apparatus,
A shift register that holds a synchronization signal input from the outside;
A check bit storage element for readable storage of an error detection signal or an error correction signal calculated for each of the predetermined synchronization signals;
The synchronization signal held in the shift register and the error detection signal or the error correction signal stored in the check bit storage element are input, and a predetermined number of bits are placed above the synchronization signal input from the shift register. In addition to adding zero data, the error detection signal or error correction signal input from the check bit storage element is added to the lower order of the synchronization signal input from the shift register, and the zero data and the error detection signal or error correction are added. An error correction circuit that performs error detection or error correction on the synchronization signal to which the signal is added; and
A synchronization signal that has been subjected to error detection or error correction by the error correction circuit is input, and the synchronization signal is compared with each of the predetermined synchronization signals stored in advance. A synchronization code detection circuit that outputs a predetermined signal representing the type of the synchronization signal,
A synchronization detection circuit comprising:

複数の情報信号のブロックが所定の規則に基づいてシリアルに配設され、かつ、少なくとも各々の情報信号の先頭には、それぞれ所定の同期信号が配されてシリアル伝送されるディジタル信号を復号する復号装置における同期検出回路であって、
外部から入力された同期信号を保持するシフトレジスタと、
前記それぞれの所定の同期信号について算出された誤り検出信号及び誤り訂正信号を読み出し可能に記憶するチェックビット用記憶素子と、
前記シフトレジスタに保持された同期信号と、前記チェックビット用記憶素子に記憶された誤り検出信号及び誤り訂正信号とを入力し、前記シフトレジスタから入力された同期信号の上位に所定のビット数のゼロデータを付加すると共に、前記シフトレジスタから入力された同期信号の下位に前記チェックビット用記憶素子から入力された誤り検出信号及び誤り訂正信号を付加し、当該ゼロデータと誤り検出信号及び誤り訂正信号が付加された同期信号に対して誤り検出及び誤り訂正を施す誤り訂正回路と、
前記誤り訂正回路により誤り検出及び誤り訂正が施された同期信号を入力し、当該同期信号と、予め記憶された前記それぞれの所定の同期信号とを比較し、両者が一致した場合に同期信号を出力すると共に、同期信号の種類を表す所定の信号を出力する同期コード検出回路と、
を具備してなることを特徴とする同期検出回路。A plurality of blocks of information signals are serially arranged based on a predetermined rule, and at least the head of each information signal is provided with a predetermined synchronization signal and decoded to decode a digital signal transmitted serially. A synchronization detection circuit in the apparatus,
A shift register that holds a synchronization signal input from the outside;
A check bit storage element for readable storage of the error detection signal and the error correction signal calculated for each of the predetermined synchronization signals;
The synchronization signal held in the shift register and the error detection signal and the error correction signal stored in the check bit storage element are input, and a predetermined number of bits are placed above the synchronization signal input from the shift register. In addition to adding zero data, the error detection signal and error correction signal input from the check bit storage element are added to the lower order of the synchronization signal input from the shift register, and the zero data, error detection signal and error correction are added. An error correction circuit that performs error detection and error correction on the synchronization signal to which the signal is added; and
A synchronization signal that has been subjected to error detection and error correction by the error correction circuit is input, and the synchronization signal is compared with each of the predetermined synchronization signals stored in advance. A synchronization code detection circuit that outputs a predetermined signal representing the type of the synchronization signal,
A synchronization detection circuit comprising: