JP3805467B2 - Display position control device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、表示位置制御装置、詳しくは、線順次駆動方式………1走査線分の信号を同時に一行分の表示画素に送り込み、この動作を走査線毎に繰り返して1画面を表示する方式………を採用する表示装置の表示位置制御装置に関する。
【0002】
【背景の説明】
冷陰極管(CRT)を用いた表示装置では、点順次駆動すなわち画面の左上から右下に走査して1画面を表示する。1走査点(画素)あたりの走査時間は、たとえばテレビの場合でおよそ 100ns(但し1水平走査期間がNTSC方式の約60μsとする)であり、この時間は、蛍光体に電子ビームを照射するだけの単純な表示装置(CRTを用いたもの)であれば十分であるが、液晶パネルのように容量性の表示画素を持つものやプラズマディスプレイのようにきめ細かなタイミング制御を必要とするものにあっては短かすぎる時間である。
【0003】
そこで、液晶パネルやプラズマディスプレイ等の表示装置においては、データドライバにラインメモリを組み込み、このラインメモリに1走査線分の画像信号を順次に書き込むと共に、水平走査信号に同期させてラインメモリ内の信号をまとめて一行分の画素に送り込むという線順次駆動方式を採用している。1画素あたりの走査時間を最大で1水平走査期間程度まで延長できる。
【0004】
線順次駆動方式の1画面の表示位置は、水平走査信号(以下、Hsync)と垂直走査信号(以下、Vsync)から決められる。
図7において、Hsyncの後縁(図では立ち上がりエッジ)から一定時間Tαを経過した後の時点Tasが水平スタートパルスHSTR の発生位置、すなわち水平方向の表示開始位置(画面の左端位置)である。また、Vsyncの後縁から一定時間Tβを経過した後の時点Tbsが垂直スタートパルスVSTR の発生位置、すなわち垂直方向の表示開始位置(画面の上端位置)である。Taeは水平方向の表示終了位置(画面の右端位置)であり、Tbeは垂直方向の表示終了位置(画面の下端位置)である。なお、画像信号のハッチングは画像信号の有効部分を示している。
【0005】
図8は、上記四つの時点Tas、Tae、Tbs、Tbeと表示パネルの表示領域1の関係を示す図である。今、四つの時点が適正な場合には、図示のようにTasが表示領域1の左端と一致し、且つ、Tbsが表示領域1の上端と一致すると共に、Tae及びTbeもそれぞれ右端及び下端と一致するから、表示領域1の全体に満遍なく画像信号の有効部分が表示される。
【0006】
しかしながら、たとえば、Tasが適正位置よりも前であった場合(Tα過小)には、表示領域1の左端から有効部分がはみ出して表示領域1の右端に無効部分が表示され、または、Tasが適正位置よりも後ろであった場合(Tα過大)には、表示領域1の右端から有効部分がはみ出して表示領域1の左端に無効部分が表示され、または、Tbsが適正位置よりも前であった場合(Tβ過小)には、表示領域1の上端から有効部分がはみ出して表示領域1の下端に無効部分が表示され、または、Tbsが適正位置よりも後ろであった場合(Tβ過大)には、表示領域1の下端から有効部分がはみ出して表示領域1の上端に無効部分が表示される。いずれの場合も見た目の表示品質を損なう。特に、このような不都合は、画素数の多い高精細な画像信号の場合に顕在化する。
【0007】
【従来の技術】
そこで、水平・垂直同期信号と一緒に、画像信号の有効部分を示す信号(以下、Enable と言う)を送る、いわゆる“イネーブルモード”と称される方式が採用されている(図9参照)。表示装置は、Enable の前縁を検出してHSTR 、VSTR を発生し表示開始位置(Tas、Tbs)を決定する。Enable のアクティブ期間と画像信号の有効部分とが一対一に対応するため、表示位置を適正化できる。
【0008】
【発明が解決しようとする課題】
ところで、近時の表示要求は多様化をきわめており、たとえば、特殊な例ではあるが、Enable のアクティブ期間を“規定の長さ”よりも短くしたいという要求がある。ここで、規定の長さとは、表示領域1の表示容量(画素数)によって決まる長さであり、たとえば、SVGAの表示容量は800×600画素であるから、この場合の規定の長さは、水平方向で800画素相当長となり、また、垂直方向では600画素相当長となる。
【0009】
今、SVGA規格の表示領域1に、規定の長さよりも10%(言うまでもなく便宜値)短いEnable を持つ画像信号を表示する場合を考える。この場合のEnable の水平方向の長さは800×0.9=720画素相当長、水平方向の長さは600×0.9=540画素相当長である。
図10はその表示状態図である。既述のとおり、イネーブルモード方式では、Enable の前縁を検出してHSTR 、VSTR を発生するのであるから、画面の表示開始位置(Tas、Tbs)が表示領域1の左上隅になる。したがって、表示領域1よりも少ない表示容量を持つ画像信号2が画面の左上方に片寄って表示されてしまい、見苦しいという問題点があった。
【0010】
そこで、本発明は、表示装置の表示容量よりも少ない容量の画像信号を表示する際に画面の水平方向または垂直方向の中央部に画像信号を表示することを目的とする。
【0011】
【課題を解決するための手段】
請求項1に係る発明は、水平走査信号の1周期の長さを計測する第1計測手段と、画像信号の有効期間を示すイネーブル信号のアクティブ期間の長さを計測する第2計測手段と、前記第2計測手段の計測値の1/2の値を次回のイネーブル信号のアクティブ期間の終わりまで保持する保持手段と、前記イネーブル信号のアクティブ期間の始まりからの長さが前記保持手段に保持された値に一致したときに該アクティブ期間の中心位置を示すパルス信号を発生する第1信号発生手段と、前記パルス信号の発生に応答して長さ計測を開始する第3計測手段と、該第3計測手段の計測値が前記第1計測手段の計測値から表示領域の物理的な水平方向長の1/2の値を減じた長さに達したときに水平方向の表示開始位置を示す水平スタート信号を発生する第2信号発生手段と、を備えたことを特徴とする。
【0012】
請求項2に掛かる発明は、垂直走査信号の1周期の長さを計測する第1計測手段と、画像信号の有効期間を示すイネーブル信号の1垂直走査期間内におけるトータルの周期長(1周期長は1アクティブ期間の2倍)を計測する第2計測手段と、前記第2計測手段の計測値の1/2の値を次回の垂直走査期間における最後のイネーブル信号の周期の終わりまで保持する保持手段と、1垂直期間内におけるイネーブル信号の最初のアクティブ期間の始まりからの長さが前記保持手段に保持された値に一致したときに1垂直走査期間内におけるイネーブル信号のトータルの周期長の中心位置を示すパルス信号を発生する第1信号発生手段と、前記パルス信号の発生に応答して長さ計測を開始する第3計測手段と、該第3計測手段の計測値が前記第1計測手段の計測値から表示領域の物理的な垂直方向長の1/2の値を減じた長さに達したときに垂直方向の表示開始位置を示す垂直スタート信号を発生する第2信号発生手段と、を備えたことを特徴とする。
【0013】
請求項3に係る発明は、請求項1記載の各手段及び請求項2記載の各手段を備えたことを特徴とする。
請求項1に係る発明では、イネーブル信号のアクティブ期間の中心位置でパルス信号が発生し、このパルス信号を起点にして水平スタート信号の発生位置が決定される。詳しくは、同起点から(1水平走査期間長)−(表示領域の物理的な水平方向長の1/2)の位置に決定される。したがって、イネーブル信号の長さが規定の長さより短い場合であっても、表示領域の“水平方向”の中央部に画像信号が表示される。
【0014】
請求項2に係る発明では、イネーブル信号の1垂直走査期間内におけるトータルの周期長の中心位置でパルス信号が発生し、このパルス信号を起点にして垂直スタート信号の発生位置が決定される。詳しくは、同起点から(1垂直走査期間長)−(表示領域の物理的な垂直方向長の1/2)の位置に決定される。したがって、イネーブル信号の1垂直走査期間内におけるトータルの周期長が規定の長さより短い場合であっても、表示領域の“垂直方向”の中央部に画像信号が表示される。
【0015】
請求項3に係る発明では、請求項1に係る発明と請求項2に係る発明の両方の作用を有するから、イネーブル信号の長さが規定の長さより短く、且つ、イネーブル信号の1垂直走査期間内におけるトータルの周期長が規定の長さより短い場合であっても、表示領域の“水平方向”及び“垂直方向”の中央部に画像信号が表示される。
【0016】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。
図1〜図6は、本発明に係る表示位置制御装置の一実施例を示す図であり、特に限定しないが、SVGA規格(800×600画素)のTFT型液晶表示装置への適用例である。
【0017】
図1において、10はインターフェース部であり、このインターフェース部10を介して、図外の画像信号発生源(典型的にはパーソナルコンピュータ)から表示に必要な各種信号(画像信号、Enable 、Hsync、Vsync及び画素クロックDCLK 等)が取り込まれるほか、図外の電源部からの直流の電源電圧VCCが取り込まれ、上記表示に必要な各種信号はケーブル11を介して制御部12に、また、電源電圧VCCはケーブル13を介して電源部14に入力される。
【0018】
制御部12は入力された各種信号に対して所要の前処理(典型的には波形整形やタイミング調節等の処理)を施すと共に、各種信号に基づいて、データドライバ15やゲートドライバ16の動作に必要な各種制御信号、特に、データドライバ15のシフト動作の開始タイミングを規定する信号(すなわち水平方向の表示開始位置を規定する信号;以下、水平スタートパルスHSTR と言う)や、ゲートドライバ16のシフト動作の開始タイミングを規定する信号(すなわち垂直方向の表示開始位置を規定する信号;以下、垂直スタートパルスVSTR と言う)並びにデータドライバ15の出力タイミングを規定する信号(以下、ロードパルスLPと言う)等を生成するもので、これらの信号はケーブル17〜19を介してデータドライバ15やゲートドライバ16に出力される。なお、17は画像信号の出力ケーブル、18はデータドライバ15のための各種制御信号(LP、HSTR 等)の出力ケーブル、19はゲートドライバ16のための各種制御信号(VSTR 等)の出力ケーブルである。
【0019】
電源部14は表示に必要な各種電源電圧(階調電圧含む)を発生するもので、これらの電圧はケーブル20、21(図ではそれぞれ1本の線で示しているが電圧の数に応じた線数になることは言うまでもない)を介してデータドライバ20やゲートドライバ21に出力される。
データドライバ15及びゲートドライバ16の働きを簡単に説明すると、データドライバ15は冒頭でも述べたようにラインメモリを有している。このラインメモリは、シリアルに入力する画像信号を1行(本実施例はSVGAであるから800画素分)単位に取り込み、それをまとめて液晶パネル22の多数本(800本;カラーであればその3倍)のデータバスライン22aに出力するというもので、いわゆるシリアル/パラレル変換を行うための要素であり、ラインメモリへの取込み開始のタイミングはHSTR で規定され、また、出力のタイミングはLPで規定される。一方、ゲートドライバ16は、液晶パネル22の多数本(600本)のゲートバスライン22bを水平走査の周期で線順次に選択(具体的には選択ラインにTFTオン電圧と呼ばれる電圧を印加する)するというものであり、選択開始のタイミングはHSTR で規定される。
【0020】
したがって、TFT型の液晶パネル22は、周知のとおり、選択ゲートバスラインにつながる1行分のTFTを同時にオンさせ、それぞれのデータバスライン上の表示電圧を液晶に書き込むことによって、画像信号に応じた階調表示を行うものであるから、液晶パネル22の左上隅(すなわち画面の表示開始位置)の画素に対する書込タイミングは、HSTR 、LP及びVSTR によって規定されることになる。
【0021】
本実施例の特徴的な構成は、これらHSTR 、LP及びVSTR を生成する部分にあり、制御部12の中にハッチングで示した部分12aがそれに相当する。
以下、簡単化のために、水平走査に関する部分(HSTR とLPを生成する部分)と、垂直走査に関する部分(VSTR の生成部分)に分けて説明する。
『水平走査部分の説明』
図2は水平走査に関係する部分の概略ブロック図である。この図において、30は水平第1カウンタ、31は割り算回路、32は水平第1レジスタ、33は水平第1比較回路、34は水平第2カウンタ、35は水平第1定数発生回路、36は水平第2比較回路、37は水平第2レジスタ、38は水平第2定数発生回路、39は水平減算回路、40は水平第4比較回路である。
【0022】
各回路の動作及び機能を説明する。まず、水平第1カウンタ30は、RST端子の論理をLレベルからHレベルに立ち上げたときにカウント値Saを0(以下、初期状態)とし、以降、CK端子にクロック(画素クロックDCLK ;簡単化のために1周期/1画素とする。以下同様)が入力される度にSaを+1ずつアップするというものであり、RST端子にはイネーブル信号Enable が入力されている。ここで、Enable のアクティブ期間(画像信号の有効期間を示す部分)の論理はHレベルである。したがって、水平第1カウンタ30は、Enable のアクティブ期間の前縁で初期状態(Sa=0)となり、以降、Enable の次回のアクティブ期間の前縁までDCLK の数をカウントし続け、Saの最大値で、Enable のアクティブ期間の1周期長(言い換えれば水平走査信号の1周期長)を表わすから、この水平第1カウンタ30は、請求項1に係る発明に記載されの「第1計測手段」を具現化したものである。
【0023】
次に、割り算回路31は、Saの1/2の値Sbを生成・出力するものであり、また、水平第1レジスタ32は、Enable のアクティブ期間の後縁の“時点”におけるSb(注1)を取り込んで、次回の同後縁の時点まで保持するものである。注1:上記時点におけるSbはEnable のアクティブ期間の半分の長さを表わす。なぜならば、上記時点におけるSaは同アクティブ期間の前縁から後縁までの長さを表わすからであり、上記時点におけるSbはこのSaを1/2した値であるからである。したがって、割り算回路31と水平第1レジスタ32は、請求項1に係る発明に記載された「保持手段」及び「第2計測手段」(Enable のアクティブ期間の長さを計測するもの)を具現化したものでもある。以下、水平第1レジスタ32に保持されたSb(すなわちEnable のアクティブ期間の半分の長さを表わすSb)のことを、特にSb′として識別する。
【0024】
次に、水平第1比較回路33は、A端子とB端子の値を比較して両端子の値が一致(A=B)したときにHレベルの信号を出力するものである。A端子にはSb′が、また、B端子には水平第1カウンタ30のカウント値(Sa)が入力されており、Sb′はEnable のアクティブ期間の半分の長さを表し、Saは同アクティブ期間の前縁からの長さを表わすから、水平第1比較回路33は、Enable のアクティブ期間の長さが丁度、半分になったときにDCLK の1周期に相当する幅を有するHレベルのパルス信号Scを出力する。したがって、この水平第1比較回路33は、請求項1に係る発明に記載された「第1信号発生手段」を具現化したものである。
【0025】
次に、水平第2カウンタ34は、RST端子の論理をLレベルからHレベルに立ち上げたときにカウント値Sdを0(以下、初期状態)とし、以降、CK端子にクロック(画素クロックDCLK )が入力される度にSdを+1ずつアップするというものであり、RST端子には、Enable のアクティブ期間の長さが丁度、半分になったときに発生するパルス信号Scが入力されている。したがって、水平第2カウンタ34は、Enable のアクティブ期間の長さが丁度半分になったときに初期状態(Sd=0)となり、以降、次回のEnable のアクティブ期間の長さが丁度半分になるまでの間、DCLK の数をカウントして“長さ計測”を行うものであるから、請求項1に係る発明に記載された「第3計測手段」を具現化したものである。
【0026】
次に、水平第1定数発生回路35は、所定の第1定数CONST1を発生するものであり、水平第2比較回路36は、A端子とB端子の値を比較して両端子の値が一致(A=B)したときにHレベルの信号(ロードパルスLP)を出力するものである。A端子にはSdが、また、B端子にはCONST1が入力されており、ロードパルスLPは、Sd=CONST1となったときに出力される。したがって、Sdは、Enable のアクティブ期間の長さが丁度半分になったときを0とする長さ計測値であるから、CONST1に、データドライバ15や液晶パネル22の特性に見合った適切な値を設定することにより、Enable のアクティブ期間の長さにかかわらず、常に最適なタイミングでロードパルスLPを発生できる。
【0027】
次に、水平第2レジスタ37は、Enable のアクティブ期間の前縁の“時点”におけるSa(注2)を取り込んで次回の同前縁の時点まで保持するものである。注2:上記時点におけるSaは最大値を示し、この最大値は水平走査信号の1周期長を表わす(上記水平第1カウンタ30の説明参照)。以下、水平第2レジスタ37に保持されたSa(すなわち水平走査信号の1周期長を表わすSa)のことを、特にSa′として識別する。
【0028】
次に、水平第2定数発生回路38は、所定の第2定数CONST2を発生するものであり、水平減算回路39は、A端子の入力値(Sa′)からB端子の入力値(CONST2)を減算し、その減算結果Se(Se=Sa′−CONST2)を出力するものである。ここで、CONST2は、液晶パネル22の1行の半分の長さに相当する値に設定される。したがって、Seは、水平走査信号の1周期長から液晶パネル22の1行の半分の長さを引いた値になる。
【0029】
次に、水平第4比較回路40は、A端子とB端子の値を比較して両端子の値が一致(A=B)したときにHレベルの信号(水平スタート信号HSTR )を出力するものである。A端子にはSdが、また、B端子にはSeが入力されており、水平スタート信号HSTR は、Sd=Seとなったときに出力される。したがって、Sdは、Enable のアクティブ期間の長さが丁度半分になったときを0とする長さ計測値であり、Seは、水平走査信号の1周期長から液晶パネル22の1行の半分の長さを引いた値であるから、以下に説明するように、Enable のアクティブ期間の長さにかかわらず、常に最適なタイミングで水平スタート信号HSTR を発生することができる。
【0030】
図3は図2のタイミングチャートである。この図において、画像信号とEnable は二組示されている。符号▲1▼を付した組は、液晶パネル22の横方向画素数と同一の画素数を持つ画像信号(以下、便宜的にフル画像信号という)及びその有効期間を示すEnable であり、符号▲2▼を付した組は、液晶パネル22の横方向画素数よりも少ない画素数を持つ画像信号(以下、便宜的にハーフ画像信号という)及びその有効期間を示すEnable である。
水平/フル画像信号の場合
SaはEnable の立ち上がりのタイミング(イ)で初期状態となった後、右肩上がりの直線で示すように最大値まで変化(但し、カウンタ値の変化は説明のしやすさからアナログ的に表現したが、実際はデジタルカウンタを用いてデジタル的に変化している。以後のカウンタの値Sa、Sd、Sh、Skも同様である。)するが、このSaの変化に追随してSb(Sb=1/2×Sa)の値も変化し、Enable の立ち下がりのタイミング(ロ)でそのときのSbがSb′となって保持される。そして、このSb′とSaが一致したとき(ニ)にScが発生する。
【0031】
一方、SdはScに応答して初期状態となった後、右肩上がりの直線で示すように最大値まで変化し、その変化過程の第1のタイミング(ホ)でロードパルスLPが発生し、第2のタイミング(ヘ)で水平スタート信号HSTR が発生する。第1のタイミングは、Scの発生時点からCONST1を経過した時点であり、また、第2のタイミングは、Scの発生時点からSe(Se=Sa′−CONST2)を経過した時点である。いずれも、Scの発生時点、すなわちEnable のアクティブ期間の長さが丁度半分になったときを起点としている。
水平/ハーフ画像信号の場合
フル画像信号に比べて、Enable の立ち上がりタイミング(イ′)が右にずれ、立ち下がりタイミング(ロ′)が左にずれている。このため、Sa、Sb′、Sa′に違いがでているが、他の波形、特にLP及びHSTR はまったく変化していない。Enable のアクティブ期間の1/2の長さを起点としているからである。
『垂直走査部分の説明』
図4は垂直走査に関係する部分の概略ブロック図である。この図において、60は先頭検出及び周期判定回路、61は垂直第1カウンタ、62は割り算回路、63は垂直第1レジスタ、64は垂直第1比較回路、65は垂直第2カウンタ、66は垂直第2レジスタ、67は垂直定数発生回路、68は垂直第2比較回路、69は垂直第3比較回路である。
【0032】
各回路の動作及び機能を説明すると、先頭検出及び周期判定回路60は、1垂直走査期間内の最初と最後のEnable を検出すると共に、Enable の1アクティブ期間長(図2のSb′を2倍した値でもよい)を検出し、最初のEnable の立ち上がりに応答してHレベルになる信号Sfを出力し、最後のEnable の立ち下がりから上記1アクティブ期間長の経過後にLレベルになる信号Sgを出力するものである。
【0033】
次に、垂直第1カウンタ61は、RST端子の論理をLレベルからHレベルに立ち上げたときにカウント値Shを0とし、以降、CK端子にHsyncが入力される度にShを+1ずつアップするというものであり、RST端子にはSfが入力されている。したがって、垂直第1カウンタ61は、1垂直走査期間内の最初のEnable の立ち上がり(アクティブ期間の前縁)で初期状態(Sa=0)となり、以降、次回の垂直走査期間の最初のEenable の前縁まで、Hsyncの数をカウントし続ける。ここで、Shの最大値は、垂直走査期間の1周期長を表わすから、この垂直第1カウンタ61と、先頭検出及び周期判定回路60は、請求項2に係る発明に記載の「第1計測手段」を具現化したものである。
【0034】
次に、割り算回路62は、Shの1/2の値Siを生成・出力するものであり、また、垂直第1レジスタ63は、信号Sgの発生時点におけるSi(Enable の1垂直走査期間内におけるトータルの周期長を1/2したもの)を取り込んで、次回のSg発生時まで保持するものである。したがって、割り算回路62と垂直第1レジスタ63は、請求項2に係る発明に記載された「保持手段」及び「第2計測手段」(Enable の1垂直走査期間内におけるトータルの周期長)を具現化したものでもある。以下、垂直第1レジスタ63に保持されたSi(すなわちEnable の1垂直走査期間内におけるトータルの周期長を1/2した長さ)のことを、特にSi′として識別する。
【0035】
次に、垂直第1比較回路64は、A端子とB端子の値を比較して両端子の値が一致(A=B)したときにHレベルの信号を出力するものである。A端子にはSi′が、また、B端子には垂直第1カウンタ61のカウント値(Sh)が入力されており、Si′はEnable の1垂直走査期間内におけるトータルの周期長の半分の長さを表し、Shは1垂直走査期間内における最初のEnable の前縁からの長さを表わすから、垂直第1比較回路64は、同周期長が丁度半分になったときにHsyncの1周期に相当する幅を有するHレベルのパルス信号Sjを出力する。したがって、この垂直第1比較回路64は、請求項2に係る発明に記載された「第1信号発生手段」を具現化したものである。
【0036】
次に、垂直第2カウンタ65は、RST端子の論理をLレベルからHレベルに立ち上げたときにカウント値Skを0(以下、初期状態)とし、以降、CK端子にHsyncが入力される度にSkを+1ずつアップするというものであり、RST端子には、Enable の1垂直走査期間内におけるトータルの周期長が丁度半分になったときに発生するパルス信号Sjが入力されている。したがって、垂直第2カウンタ65は、Enable の1垂直走査期間内におけるトータルの周期長が丁度半分になったときに初期状態(Sk=0)となり、以降、次回のEnable の1垂直走査期間内におけるトータルの周期長が丁度半分になるまでの間、Hsyncの数をカウントして“長さ計測”を行うものであるから、請求項2に係る発明に記載された「第3計測手段」を具現化したものである。
【0037】
次に、垂直第2レジスタ66は、1垂直期間内における最初のEnable の立ち上がりタイミングでSh(注3)を取り込んで次回の同タイミングまで保持するものである。注3:上記タイミングにおけるShは最大値を示し、この最大値は垂直走査信号の1周期長を表わす(上記垂直第1カウンタ61の説明参照)。以下、垂直第2レジスタ37に保持されたSh(すなわち垂直走査信号の1周期長を表わすSh)のことを、特にSh′として識別する。
【0038】
次に、垂直第1定数発生回路67は、所定の第1定数CONST3を発生するものであり、垂直減算回路68は、A端子の入力値(Sh′)からB端子の入力値(CONST3)を減算し、その減算結果Sm(Sm=Sh′−CONST3)を出力するものである。ここで、CONST3は、液晶パネル22の縦方向の半分の長さに相当する値(たとえば総ライン数の半分の値)に設定される。したがって、Smは、垂直走査信号の1周期長から液晶パネル22の縦方向の半分の長さを引いた値になる。
【0039】
次に、垂直第2比較回路69は、A端子とB端子の値を比較して両端子の値が一致(A=B)したときにHレベルの信号(垂直スタート信号VSTR )を出力するものである。A端子にはSkが、また、B端子にはSmが入力されており、垂直スタート信号VSTR は、Sk=Smとなったときに出力される。したがって、Skは、Enable の1垂直走査期間内におけるトータルの周期長が丁度半分になったときを0とする長さ計測値であり、Smは、垂直走査信号の1周期長から液晶パネル22の縦方向の半分の長さを引いた値であるから、以下に説明するように、1垂直走査期間内のEnable 数にかかわらず、常に最適なタイミングで垂直スタート信号VSTR を発生することができる。
【0040】
図5は図4のタイミングチャートである。図5において、画像信号とEnable は二組示されている。符号▲1▼を付した組は、液晶パネル22の行数と同一の繰返し数を持つフル画像信号及びその有効期間を示すEnable であり、符号▲2▼を付した組は、液晶パネル22の行数よりも少ない繰返し数を持つハーフ画像信号及びその有効期間を示すEnable である。
垂直/フル画像信号の場合
Shは1垂直走査期間の最初のEnable の立ち上がりタイミング(イ)で初期状態となった後、右肩上がりの直線で示すように最大値まで変化するが、このShの変化に追随してSi(Si=1/2×Sh)の値も変化し、1垂直走査期間内の最後のEnable の立ち下がりから1Enable 期間の経過後のタイミング(ロ)でそのときのSiがSi′となって保持される。そして、このSi′とShが一致したとき(ニ)にSjが発生する。
【0041】
一方、SkはSjに応答して初期状態となった後、右肩上がりの直線で示すように最大値まで変化し、その変化過程の第1のタイミング(ホ)で垂直スタート信号VSTR が発生する。
第1のタイミングは、Sjの発生時点からSm(Sm=Si′−CONST3)を経過した時点であり、その起点は、Enable の1垂直走査期間内におけるトータルの周期長が丁度半分になったときである。
垂直/ハーフ画像信号の場合
フル画像信号に比べて、最初のEnable が右にずれ、最後のEnable が左にずれている。このため、Sh、Si′、Sh′に違いがでているが、他の波形、特にVSTR の位置はまったく変化していない。Enable の1垂直走査期間内におけるトータルの周期長の1/2の長さを起点としているからである。
【0042】
以上のとおり、本実施例では、水平走査方向においては、Enable の長さの半分の位置を起点にして水平スタート信号HSTR を発生でき、垂直走査方向においては、Enable の1垂直走査期間内におけるトータルの周期長の半分の位置を起点にして垂直スタート信号VSTR を発生できるため、表示装置の表示容量よりも少ない容量の画像信号を表示する際でも、図6に示すように、表示領域1の中央に画像信号2を表示でき、冒頭で述べたイネーブル方式の欠点(表示装置の表示容量よりも少ない容量の画像信号を表示する際に、画面の左上方に片寄って表示されてしまい見苦しい)を解消することができる。
【0043】
【発明の効果】
本発明によれば、表示装置の表示容量よりも少ない容量の画像信号を表示する際に画面上の適正な位置に画像信号を表示することができる。
【図面の簡単な説明】
【図1】一実施例のブロック図である。
【図2】一実施例の水平走査関連のブロック図である。
【図3】図2の動作タイミングチャートである。
【図4】一実施例の垂直走査関連のブロック図である。
【図5】図4の動作タイミングチャートである。
【図6】一実施例の画面表示状態図である。
【図7】従来のタイムチャート(非イネーブルモード方式)である。
【図8】従来の画面表示状態図である。
【図9】従来のタイムチャート(イネーブルモード方式)である。
【図10】イネーブル方式の不都合を示す表示状態図である。
【符号の説明】
Hsync:水平同期信号(同期信号)
Vsync:垂直同期信号(同期信号)
Enable :イネーブル信号
30:水平第1カウンタ(第1計測手段)
31:割り算回路(第2計測手段、保持手段)
32:水平第1レジスタ(第2計測手段、保持手段)
33:水平第1比較回路(第1信号発生手段)
34:水平第2カウンタ(第3計測手段)
40:水平第4比較回路(第2信号発生手段)
60:先頭検出及び周期判定回路(第1計測手段)
61:垂直第1カウンタ(第1計測手段)
62:割り算回路(第2計測手段、保持手段)
63:垂直第1レジスタ(第2計測手段、保持手段)
64:垂直第1比較回路(第1信号発生手段)
65:垂直第2カウンタ(第3計測手段)
69:垂直第2比較回路(第2信号発生手段)[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display position control device, more specifically, a line-sequential driving method.... A method in which signals for one scanning line are simultaneously sent to display pixels for one row and this operation is repeated for each scanning line to display one screen. The present invention relates to a display position control device for a display device that employs.
[0002]
[Description of background]
In a display device using a cold cathode tube (CRT), one screen is displayed by dot-sequential driving, that is, scanning from the upper left to the lower right of the screen. The scanning time per scanning point (pixel) is, for example, about 100 ns in the case of a television (however, one horizontal scanning period is about 60 μs of the NTSC system), and this time only irradiates the phosphor with an electron beam. A simple display device (using a CRT) is sufficient, but it is suitable for a device having capacitive display pixels such as a liquid crystal panel or a device requiring fine timing control such as a plasma display. It is too short time.
[0003]
Therefore, in a display device such as a liquid crystal panel or a plasma display, a line memory is incorporated in the data driver, and image signals for one scanning line are sequentially written in the line memory, and in the line memory in synchronization with the horizontal scanning signal. A line-sequential drive method is used in which signals are sent together to one row of pixels. The scanning time per pixel can be extended up to about one horizontal scanning period.
[0004]
The display position of one screen of the line sequential drive method is a horizontal scanning signal (hereinafter referred to as H sync ) And a vertical scanning signal (hereinafter referred to as V) sync )
In FIG. sync The time Tas after a certain time Tα has elapsed from the trailing edge (rising edge in the figure) is the horizontal start pulse H STR Is a horizontal display start position (left end position of the screen). Also, V sync The time Tbs after a lapse of a certain time Tβ from the trailing edge is the vertical start pulse V STR Is the display start position (upper position of the screen) in the vertical direction. Tae is a display end position in the horizontal direction (right end position of the screen), and Tbe is a display end position in the vertical direction (lower end position of the screen). Note that hatching of the image signal indicates an effective portion of the image signal.
[0005]
FIG. 8 is a diagram showing the relationship between the above four points in time Tas, Tae, Tbs, Tbe and the
[0006]
However, for example, when Tas is before the appropriate position (Tα is too small), the effective part protrudes from the left end of the
[0007]
[Prior art]
Therefore, together with the horizontal / vertical synchronization signal, a signal indicating the effective portion of the image signal (hereinafter referred to as E nable A so-called “enable mode” is used (see FIG. 9). The display device is E nable Detect the leading edge of H STR , V STR And the display start position (Tas, Tbs) is determined. E nable Since the active period and the effective portion of the image signal correspond one-to-one, the display position can be optimized.
[0008]
[Problems to be solved by the invention]
By the way, recent display requests are extremely diversified. For example, although it is a special example, E nable There is a demand to make the active period of the system shorter than the “specified length”. Here, the specified length is a length determined by the display capacity (the number of pixels) of the
[0009]
Now, in the
FIG. 10 is a display state diagram thereof. As described above, in the enable mode method, E nable Detect the leading edge of H STR , V STR Therefore, the display start position (Tas, Tbs) of the screen is the upper left corner of the
[0010]
In view of the above, an object of the present invention is to display an image signal in the center of the screen in the horizontal or vertical direction when displaying an image signal having a capacity smaller than the display capacity of the display device.
[0011]
[Means for Solving the Problems]
The invention according to
[0012]
The invention according to
[0013]
The invention according to claim 3 is characterized by comprising each means according to
According to the first aspect of the present invention, a pulse signal is generated at the center position of the active period of the enable signal, and the generation position of the horizontal start signal is determined using this pulse signal as a starting point. Specifically, it is determined at a position of (one horizontal scanning period length) − (1/2 of the physical horizontal length of the display area) from the origin. Therefore, even when the length of the enable signal is shorter than the prescribed length, the image signal is displayed at the “horizontal” central portion of the display area.
[0014]
In the invention according to
[0015]
Since the invention according to claim 3 has the effects of both the invention according to
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
1 to 6 are diagrams showing an embodiment of a display position control device according to the present invention. Although not particularly limited, the display position control device is an application example to an SVGA standard (800 × 600 pixels) TFT type liquid crystal display device. .
[0017]
In FIG. 1,
[0018]
The
[0019]
The
The operation of the
[0020]
Therefore, as is well known, the TFT-type
[0021]
The characteristic configuration of the present embodiment is the H STR , LP and V STR The
In the following, for the sake of simplicity, the part related to horizontal scanning (H STR And a part that generates LP) and a part related to vertical scanning (V STR The generation part) will be described separately.
“Description of horizontal scanning”
FIG. 2 is a schematic block diagram of a portion related to horizontal scanning. In this figure, 30 is a horizontal first counter, 31 is a division circuit, 32 is a horizontal first register, 33 is a horizontal first comparison circuit, 34 is a horizontal second counter, 35 is a horizontal first constant generating circuit, and 36 is horizontal. The second comparison circuit, 37 is a horizontal second register, 38 is a horizontal second constant generation circuit, 39 is a horizontal subtraction circuit, and 40 is a horizontal fourth comparison circuit.
[0022]
The operation and function of each circuit will be described. First, the horizontal
[0023]
Next, the
[0024]
Next, the first
[0025]
Next, the horizontal
[0026]
Next, the horizontal first
[0027]
Next, the horizontal
[0028]
Next, the horizontal second
[0029]
Next, the horizontal
[0030]
FIG. 3 is a timing chart of FIG. In this figure, the image signal and E nable Two sets are shown. The group denoted by reference numeral (1) is an image signal having the same number of pixels as the horizontal pixel number of the liquid crystal panel 22 (hereinafter referred to as a full image signal for the sake of convenience) and E indicating its effective period. nable The group denoted by reference numeral (2) is an image signal having a number of pixels smaller than the number of pixels in the horizontal direction of the liquid crystal panel 22 (hereinafter referred to as a half image signal for the sake of convenience) and E indicating its effective period. nable It is.
For horizontal / full image signal
Sa is E nable After the initial state at the rise timing (A), it changes to the maximum value as shown by the straight line that rises to the right (however, the change in the counter value is expressed in analog terms for ease of explanation, The digital counter is used to change digitally, and the subsequent counter values Sa, Sd, Sh, and Sk are also the same, but Sb (Sb = 1/2 ×) follows the change in Sa. The value of Sa) also changes and E nable At that time (b), the Sb at that time is held as Sb ′. Then, when this Sb ′ and Sa match (D), Sc is generated.
[0031]
On the other hand, after Sd is in an initial state in response to Sc, it changes to a maximum value as shown by a straight line rising upward, and a load pulse LP is generated at the first timing (e) of the changing process, Horizontal start signal H at the second timing (f) STR Occurs. The first timing is the time when CONST1 has elapsed since the time of occurrence of Sc, and the second timing is the time when Se (Se = Sa′-CONST2) has elapsed from the time of occurrence of Sc. In either case, Sc is generated, that is, E nable The starting point is when the length of the active period is just halved.
For horizontal / half-image signals
E compared to full image signal nable Rise timing (A ') is shifted to the right and falling timing (B') is shifted to the left. For this reason, there are differences in Sa, Sb ′, Sa ′, but other waveforms, particularly LP and H STR Has not changed at all. E nable This is because the length of the active period is 1/2.
"Explanation of vertical scanning part"
FIG. 4 is a schematic block diagram of a portion related to vertical scanning. In this figure, 60 is a head detection and period determination circuit, 61 is a vertical first counter, 62 is a division circuit, 63 is a vertical first register, 64 is a vertical first comparison circuit, 65 is a vertical second counter, and 66 is vertical. The second register, 67 is a vertical constant generating circuit, 68 is a vertical second comparison circuit, and 69 is a vertical third comparison circuit.
[0032]
The operation and function of each circuit will be described. The head detection and
[0033]
Next, the vertical
[0034]
Next, the
[0035]
Next, the first
[0036]
Next, the vertical
[0037]
Next, the vertical
[0038]
Next, the vertical first
[0039]
Next, the second
[0040]
FIG. 5 is a timing chart of FIG. In FIG. 5, the image signal and E nable Two sets are shown. The group denoted by the reference numeral (1) is a full image signal having the same number of repetitions as the number of rows of the
For vertical / full image signals
Sh is the first E of one vertical scanning period nable After the initial state at the rise timing (A), the maximum value changes as shown by the straight line rising to the right. The value of Si (Si = 1/2 × Sh) follows this change in Sh. And the last E in one vertical scan period nable 1E from the fall of nable At the timing (b) after the elapse of the period, Si at that time is held as Si ′. Then, Sj occurs when Si ′ and Sh match (d).
[0041]
On the other hand, Sk becomes the initial state in response to Sj, and then changes to the maximum value as shown by the straight line rising to the right, and the vertical start signal V at the first timing (e) of the changing process. STR Occurs.
The first timing is the time when Sm (Sm = Si′−CONST3) has elapsed from the time of occurrence of Sj, and the starting point is E nable This is when the total period length in one vertical scanning period is exactly halved.
For vertical / half image signals
Compared to the full image signal, the first E nable Is shifted to the right, the last E nable Is shifted to the left. For this reason, there are differences in Sh, Si ′, Sh ′, but other waveforms, in particular V STR The position of has not changed at all. E nable This is because the length is ½ of the total period length in one vertical scanning period.
[0042]
As described above, in this embodiment, in the horizontal scanning direction, E nable Horizontal start signal H starting from half the length of STR In the vertical scanning direction, E nable Vertical start signal V starting from a half of the total period length within one vertical scanning period STR Therefore, even when an image signal having a capacity smaller than the display capacity of the display device is displayed, the
[0043]
【The invention's effect】
According to the present invention, when displaying an image signal having a capacity smaller than the display capacity of the display device, the image signal can be displayed at an appropriate position on the screen.
[Brief description of the drawings]
FIG. 1 is a block diagram of one embodiment.
FIG. 2 is a block diagram related to horizontal scanning according to an embodiment;
FIG. 3 is an operation timing chart of FIG. 2;
FIG. 4 is a block diagram related to vertical scanning according to an embodiment;
FIG. 5 is an operation timing chart of FIG. 4;
FIG. 6 is a screen display state diagram of one embodiment.
FIG. 7 is a conventional time chart (non-enable mode method).
FIG. 8 is a conventional screen display state diagram.
FIG. 9 is a conventional time chart (enable mode method).
FIG. 10 is a display state diagram showing disadvantages of the enable method.
[Explanation of symbols]
H sync : Horizontal sync signal (sync signal)
V sync : Vertical synchronization signal (synchronization signal)
E nable : Enable signal
30: Horizontal first counter (first measuring means)
31: Division circuit (second measuring means, holding means)
32: Horizontal first register (second measuring means, holding means)
33: Horizontal first comparison circuit (first signal generating means)
34: Horizontal second counter (third measuring means)
40: Horizontal fourth comparison circuit (second signal generating means)
60: Lead detection and cycle determination circuit (first measurement means)
61: Vertical first counter (first measuring means)
62: Division circuit (second measuring means, holding means)
63: vertical first register (second measuring means, holding means)
64: vertical first comparison circuit (first signal generating means)
65: Vertical second counter (third measuring means)
69: Vertical second comparison circuit (second signal generating means)
Claims (3)
画像信号の有効期間を示すイネーブル信号のアクティブ期間の長さを計測する第2計測手段と、
前記第2計測手段の計測値の1/2の値を次回のイネーブル信号のアクティブ期間の終わりまで保持する保持手段と、
前記イネーブル信号のアクティブ期間の始まりからの長さが前記保持手段に保持された値に一致したときに該アクティブ期間の中心位置を示すパルス信号を発生する第1信号発生手段と、
前記パルス信号の発生に応答して長さ計測を開始する第3計測手段と、
該第3計測手段の計測値が前記第1計測手段の計測値から表示領域の物理的な水平方向長の1/2の値を減じた長さに達したときに水平方向の表示開始位置を示す水平スタート信号を発生する第2信号発生手段と、を備えたことを特徴とする表示位置制御装置。First measuring means for measuring the length of one cycle of the horizontal scanning signal;
Second measuring means for measuring the length of the active period of the enable signal indicating the effective period of the image signal;
Holding means for holding ½ of the measured value of the second measuring means until the end of the active period of the next enable signal;
First signal generating means for generating a pulse signal indicating the center position of the active period when the length from the start of the active period of the enable signal coincides with the value held in the holding means;
Third measuring means for starting length measurement in response to generation of the pulse signal;
When the measured value of the third measuring means reaches a length obtained by subtracting half the physical horizontal length of the display area from the measured value of the first measuring means, the horizontal display start position is determined. And a second signal generating means for generating a horizontal start signal.
画像信号の有効期間を示すイネーブル信号の1垂直走査期間内におけるトータルの周期長を計測する第2計測手段と、
前記第2計測手段の計測値の1/2の値を次回の垂直走査期間における最後のイネーブル信号の周期の終わりまで保持する保持手段と、
1垂直期間内におけるイネーブル信号の最初のアクティブ期間の始まりからの長さが前記保持手段に保持された値に一致したときに1垂直走査期間内におけるイネーブル信号のトータルの周期長の中心位置を示すパルス信号を発生する第1信号発生手段と、
前記パルス信号の発生に応答して長さ計測を開始する第3計測手段と、
該第3計測手段の計測値が前記第1計測手段の計測値から表示領域の物理的な垂直方向長の1/2の値を減じた長さに達したときに垂直方向の表示開始位置を示す垂直スタート信号を発生する第2信号発生手段と、を備えたことを特徴とする表示位置制御装置。First measuring means for measuring the length of one cycle of the vertical scanning signal;
A second measuring means for measuring a total cycle length within one vertical scanning period of an enable signal indicating an effective period of the image signal;
Holding means for holding ½ of the measured value of the second measuring means until the end of the cycle of the last enable signal in the next vertical scanning period;
When the length from the beginning of the first active period of the enable signal within one vertical period coincides with the value held in the holding means, the center position of the total period length of the enable signal within one vertical scanning period is indicated. First signal generating means for generating a pulse signal;
Third measuring means for starting length measurement in response to generation of the pulse signal;
When the measurement value of the third measurement means reaches a length obtained by subtracting a value half the physical vertical length of the display area from the measurement value of the first measurement means, the display start position in the vertical direction is determined. And a second signal generating means for generating a vertical start signal.
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