JP3805467B2

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Publication number: JP3805467B2
Application number: JP04833897A
Authority: JP
Inventors: 敏光峯村; 靖武古越; 和浩岡本; 誠二林本; 正典西戸
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-03-04
Filing date: 1997-03-04
Publication date: 2006-08-02
Anticipated expiration: 2017-03-04
Also published as: JPH10247077A

Description

【０００１】
【発明の属する技術分野】
本発明は、表示位置制御装置、詳しくは、線順次駆動方式………１走査線分の信号を同時に一行分の表示画素に送り込み、この動作を走査線毎に繰り返して１画面を表示する方式………を採用する表示装置の表示位置制御装置に関する。
【０００２】
【背景の説明】
冷陰極管（ＣＲＴ）を用いた表示装置では、点順次駆動すなわち画面の左上から右下に走査して１画面を表示する。１走査点（画素）あたりの走査時間は、たとえばテレビの場合でおよそ 100ｎｓ（但し１水平走査期間がＮＴＳＣ方式の約60μｓとする）であり、この時間は、蛍光体に電子ビームを照射するだけの単純な表示装置（ＣＲＴを用いたもの）であれば十分であるが、液晶パネルのように容量性の表示画素を持つものやプラズマディスプレイのようにきめ細かなタイミング制御を必要とするものにあっては短かすぎる時間である。
【０００３】
そこで、液晶パネルやプラズマディスプレイ等の表示装置においては、データドライバにラインメモリを組み込み、このラインメモリに１走査線分の画像信号を順次に書き込むと共に、水平走査信号に同期させてラインメモリ内の信号をまとめて一行分の画素に送り込むという線順次駆動方式を採用している。１画素あたりの走査時間を最大で１水平走査期間程度まで延長できる。
【０００４】
線順次駆動方式の１画面の表示位置は、水平走査信号（以下、Ｈ_sync）と垂直走査信号（以下、Ｖ_sync）から決められる。
図７において、Ｈ_syncの後縁（図では立ち上がりエッジ）から一定時間Ｔαを経過した後の時点Ｔａｓが水平スタートパルスＨ_STRの発生位置、すなわち水平方向の表示開始位置（画面の左端位置）である。また、Ｖ_syncの後縁から一定時間Ｔβを経過した後の時点Ｔｂｓが垂直スタートパルスＶ_STRの発生位置、すなわち垂直方向の表示開始位置（画面の上端位置）である。Ｔａｅは水平方向の表示終了位置（画面の右端位置）であり、Ｔｂｅは垂直方向の表示終了位置（画面の下端位置）である。なお、画像信号のハッチングは画像信号の有効部分を示している。
【０００５】
図８は、上記四つの時点Ｔａｓ、Ｔａｅ、Ｔｂｓ、Ｔｂｅと表示パネルの表示領域１の関係を示す図である。今、四つの時点が適正な場合には、図示のようにＴａｓが表示領域１の左端と一致し、且つ、Ｔｂｓが表示領域１の上端と一致すると共に、Ｔａｅ及びＴｂｅもそれぞれ右端及び下端と一致するから、表示領域１の全体に満遍なく画像信号の有効部分が表示される。
【０００６】
しかしながら、たとえば、Ｔａｓが適正位置よりも前であった場合（Ｔα過小）には、表示領域１の左端から有効部分がはみ出して表示領域１の右端に無効部分が表示され、または、Ｔａｓが適正位置よりも後ろであった場合（Ｔα過大）には、表示領域１の右端から有効部分がはみ出して表示領域１の左端に無効部分が表示され、または、Ｔｂｓが適正位置よりも前であった場合（Ｔβ過小）には、表示領域１の上端から有効部分がはみ出して表示領域１の下端に無効部分が表示され、または、Ｔｂｓが適正位置よりも後ろであった場合（Ｔβ過大）には、表示領域１の下端から有効部分がはみ出して表示領域１の上端に無効部分が表示される。いずれの場合も見た目の表示品質を損なう。特に、このような不都合は、画素数の多い高精細な画像信号の場合に顕在化する。
【０００７】
【従来の技術】
そこで、水平・垂直同期信号と一緒に、画像信号の有効部分を示す信号（以下、Ｅ_nableと言う）を送る、いわゆる“イネーブルモード”と称される方式が採用されている（図９参照）。表示装置は、Ｅ_nableの前縁を検出してＨ_STR、Ｖ_STRを発生し表示開始位置（Ｔａｓ、Ｔｂｓ）を決定する。Ｅ_nableのアクティブ期間と画像信号の有効部分とが一対一に対応するため、表示位置を適正化できる。
【０００８】
【発明が解決しようとする課題】
ところで、近時の表示要求は多様化をきわめており、たとえば、特殊な例ではあるが、Ｅ_nableのアクティブ期間を“規定の長さ”よりも短くしたいという要求がある。ここで、規定の長さとは、表示領域１の表示容量（画素数）によって決まる長さであり、たとえば、ＳＶＧＡの表示容量は８００×６００画素であるから、この場合の規定の長さは、水平方向で８００画素相当長となり、また、垂直方向では６００画素相当長となる。
【０００９】
今、ＳＶＧＡ規格の表示領域１に、規定の長さよりも１０％（言うまでもなく便宜値）短いＥ_nableを持つ画像信号を表示する場合を考える。この場合のＥ_nableの水平方向の長さは８００×０．９＝７２０画素相当長、水平方向の長さは６００×０．９＝５４０画素相当長である。
図１０はその表示状態図である。既述のとおり、イネーブルモード方式では、Ｅ_nableの前縁を検出してＨ_STR、Ｖ_STRを発生するのであるから、画面の表示開始位置（Ｔａｓ、Ｔｂｓ）が表示領域１の左上隅になる。したがって、表示領域１よりも少ない表示容量を持つ画像信号２が画面の左上方に片寄って表示されてしまい、見苦しいという問題点があった。
【００１０】
そこで、本発明は、表示装置の表示容量よりも少ない容量の画像信号を表示する際に画面の水平方向または垂直方向の中央部に画像信号を表示することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１に係る発明は、水平走査信号の１周期の長さを計測する第１計測手段と、画像信号の有効期間を示すイネーブル信号のアクティブ期間の長さを計測する第２計測手段と、前記第２計測手段の計測値の１／２の値を次回のイネーブル信号のアクティブ期間の終わりまで保持する保持手段と、前記イネーブル信号のアクティブ期間の始まりからの長さが前記保持手段に保持された値に一致したときに該アクティブ期間の中心位置を示すパルス信号を発生する第１信号発生手段と、前記パルス信号の発生に応答して長さ計測を開始する第３計測手段と、該第３計測手段の計測値が前記第１計測手段の計測値から表示領域の物理的な水平方向長の１／２の値を減じた長さに達したときに水平方向の表示開始位置を示す水平スタート信号を発生する第２信号発生手段と、を備えたことを特徴とする。
【００１２】
請求項２に掛かる発明は、垂直走査信号の１周期の長さを計測する第１計測手段と、画像信号の有効期間を示すイネーブル信号の１垂直走査期間内におけるトータルの周期長（１周期長は１アクティブ期間の２倍）を計測する第２計測手段と、前記第２計測手段の計測値の１／２の値を次回の垂直走査期間における最後のイネーブル信号の周期の終わりまで保持する保持手段と、１垂直期間内におけるイネーブル信号の最初のアクティブ期間の始まりからの長さが前記保持手段に保持された値に一致したときに１垂直走査期間内におけるイネーブル信号のトータルの周期長の中心位置を示すパルス信号を発生する第１信号発生手段と、前記パルス信号の発生に応答して長さ計測を開始する第３計測手段と、該第３計測手段の計測値が前記第１計測手段の計測値から表示領域の物理的な垂直方向長の１／２の値を減じた長さに達したときに垂直方向の表示開始位置を示す垂直スタート信号を発生する第２信号発生手段と、を備えたことを特徴とする。
【００１３】
請求項３に係る発明は、請求項１記載の各手段及び請求項２記載の各手段を備えたことを特徴とする。
請求項１に係る発明では、イネーブル信号のアクティブ期間の中心位置でパルス信号が発生し、このパルス信号を起点にして水平スタート信号の発生位置が決定される。詳しくは、同起点から（１水平走査期間長）−（表示領域の物理的な水平方向長の１／２）の位置に決定される。したがって、イネーブル信号の長さが規定の長さより短い場合であっても、表示領域の“水平方向”の中央部に画像信号が表示される。
【００１４】
請求項２に係る発明では、イネーブル信号の１垂直走査期間内におけるトータルの周期長の中心位置でパルス信号が発生し、このパルス信号を起点にして垂直スタート信号の発生位置が決定される。詳しくは、同起点から（１垂直走査期間長）−（表示領域の物理的な垂直方向長の１／２）の位置に決定される。したがって、イネーブル信号の１垂直走査期間内におけるトータルの周期長が規定の長さより短い場合であっても、表示領域の“垂直方向”の中央部に画像信号が表示される。
【００１５】
請求項３に係る発明では、請求項１に係る発明と請求項２に係る発明の両方の作用を有するから、イネーブル信号の長さが規定の長さより短く、且つ、イネーブル信号の１垂直走査期間内におけるトータルの周期長が規定の長さより短い場合であっても、表示領域の“水平方向”及び“垂直方向”の中央部に画像信号が表示される。
【００１６】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。
図１〜図６は、本発明に係る表示位置制御装置の一実施例を示す図であり、特に限定しないが、ＳＶＧＡ規格（８００×６００画素）のＴＦＴ型液晶表示装置への適用例である。
【００１７】
図１において、１０はインターフェース部であり、このインターフェース部１０を介して、図外の画像信号発生源（典型的にはパーソナルコンピュータ）から表示に必要な各種信号（画像信号、Ｅ_nable、Ｈ_sync、Ｖ_sync及び画素クロックＤ_CLK等）が取り込まれるほか、図外の電源部からの直流の電源電圧Ｖ_CCが取り込まれ、上記表示に必要な各種信号はケーブル１１を介して制御部１２に、また、電源電圧Ｖ_CCはケーブル１３を介して電源部１４に入力される。
【００１８】
制御部１２は入力された各種信号に対して所要の前処理（典型的には波形整形やタイミング調節等の処理）を施すと共に、各種信号に基づいて、データドライバ１５やゲートドライバ１６の動作に必要な各種制御信号、特に、データドライバ１５のシフト動作の開始タイミングを規定する信号（すなわち水平方向の表示開始位置を規定する信号；以下、水平スタートパルスＨ_STRと言う）や、ゲートドライバ１６のシフト動作の開始タイミングを規定する信号（すなわち垂直方向の表示開始位置を規定する信号；以下、垂直スタートパルスＶ_STRと言う）並びにデータドライバ１５の出力タイミングを規定する信号（以下、ロードパルスＬＰと言う）等を生成するもので、これらの信号はケーブル１７〜１９を介してデータドライバ１５やゲートドライバ１６に出力される。なお、１７は画像信号の出力ケーブル、１８はデータドライバ１５のための各種制御信号（ＬＰ、Ｈ_STR等）の出力ケーブル、１９はゲートドライバ１６のための各種制御信号（Ｖ_STR等）の出力ケーブルである。
【００１９】
電源部１４は表示に必要な各種電源電圧（階調電圧含む）を発生するもので、これらの電圧はケーブル２０、２１（図ではそれぞれ１本の線で示しているが電圧の数に応じた線数になることは言うまでもない）を介してデータドライバ２０やゲートドライバ２１に出力される。
データドライバ１５及びゲートドライバ１６の働きを簡単に説明すると、データドライバ１５は冒頭でも述べたようにラインメモリを有している。このラインメモリは、シリアルに入力する画像信号を１行（本実施例はＳＶＧＡであるから８００画素分）単位に取り込み、それをまとめて液晶パネル２２の多数本（８００本；カラーであればその３倍）のデータバスライン２２ａに出力するというもので、いわゆるシリアル／パラレル変換を行うための要素であり、ラインメモリへの取込み開始のタイミングはＨ_STRで規定され、また、出力のタイミングはＬＰで規定される。一方、ゲートドライバ１６は、液晶パネル２２の多数本（６００本）のゲートバスライン２２ｂを水平走査の周期で線順次に選択（具体的には選択ラインにＴＦＴオン電圧と呼ばれる電圧を印加する）するというものであり、選択開始のタイミングはＨ_STRで規定される。
【００２０】
したがって、ＴＦＴ型の液晶パネル２２は、周知のとおり、選択ゲートバスラインにつながる１行分のＴＦＴを同時にオンさせ、それぞれのデータバスライン上の表示電圧を液晶に書き込むことによって、画像信号に応じた階調表示を行うものであるから、液晶パネル２２の左上隅（すなわち画面の表示開始位置）の画素に対する書込タイミングは、Ｈ_STR、ＬＰ及びＶ_STRによって規定されることになる。
【００２１】
本実施例の特徴的な構成は、これらＨ_STR、ＬＰ及びＶ_STRを生成する部分にあり、制御部１２の中にハッチングで示した部分１２ａがそれに相当する。
以下、簡単化のために、水平走査に関する部分（Ｈ_STRとＬＰを生成する部分）と、垂直走査に関する部分（Ｖ_STRの生成部分）に分けて説明する。
『水平走査部分の説明』
図２は水平走査に関係する部分の概略ブロック図である。この図において、３０は水平第１カウンタ、３１は割り算回路、３２は水平第１レジスタ、３３は水平第１比較回路、３４は水平第２カウンタ、３５は水平第１定数発生回路、３６は水平第２比較回路、３７は水平第２レジスタ、３８は水平第２定数発生回路、３９は水平減算回路、４０は水平第４比較回路である。
【００２２】
各回路の動作及び機能を説明する。まず、水平第１カウンタ３０は、ＲＳＴ端子の論理をＬレベルからＨレベルに立ち上げたときにカウント値Ｓａを０（以下、初期状態）とし、以降、ＣＫ端子にクロック（画素クロックＤ_CLK；簡単化のために１周期／１画素とする。以下同様）が入力される度にＳａを＋１ずつアップするというものであり、ＲＳＴ端子にはイネーブル信号Ｅ_nableが入力されている。ここで、Ｅ_nableのアクティブ期間（画像信号の有効期間を示す部分）の論理はＨレベルである。したがって、水平第１カウンタ３０は、Ｅ_nableのアクティブ期間の前縁で初期状態（Ｓａ＝０）となり、以降、Ｅ_nableの次回のアクティブ期間の前縁までＤ_CLKの数をカウントし続け、Ｓａの最大値で、Ｅ_nableのアクティブ期間の１周期長（言い換えれば水平走査信号の１周期長）を表わすから、この水平第１カウンタ３０は、請求項１に係る発明に記載されの「第１計測手段」を具現化したものである。
【００２３】
次に、割り算回路３１は、Ｓａの１／２の値Ｓｂを生成・出力するものであり、また、水平第１レジスタ３２は、Ｅ_nableのアクティブ期間の後縁の“時点”におけるＳｂ（注１）を取り込んで、次回の同後縁の時点まで保持するものである。注１：上記時点におけるＳｂはＥ_nableのアクティブ期間の半分の長さを表わす。なぜならば、上記時点におけるＳａは同アクティブ期間の前縁から後縁までの長さを表わすからであり、上記時点におけるＳｂはこのＳａを１／２した値であるからである。したがって、割り算回路３１と水平第１レジスタ３２は、請求項１に係る発明に記載された「保持手段」及び「第２計測手段」（Ｅ_nableのアクティブ期間の長さを計測するもの）を具現化したものでもある。以下、水平第１レジスタ３２に保持されたＳｂ（すなわちＥ_nableのアクティブ期間の半分の長さを表わすＳｂ）のことを、特にＳｂ′として識別する。
【００２４】
次に、水平第１比較回路３３は、Ａ端子とＢ端子の値を比較して両端子の値が一致（Ａ＝Ｂ）したときにＨレベルの信号を出力するものである。Ａ端子にはＳｂ′が、また、Ｂ端子には水平第１カウンタ３０のカウント値（Ｓａ）が入力されており、Ｓｂ′はＥ_nableのアクティブ期間の半分の長さを表し、Ｓａは同アクティブ期間の前縁からの長さを表わすから、水平第１比較回路３３は、Ｅ_nableのアクティブ期間の長さが丁度、半分になったときにＤ_CLKの１周期に相当する幅を有するＨレベルのパルス信号Ｓｃを出力する。したがって、この水平第１比較回路３３は、請求項１に係る発明に記載された「第１信号発生手段」を具現化したものである。
【００２５】
次に、水平第２カウンタ３４は、ＲＳＴ端子の論理をＬレベルからＨレベルに立ち上げたときにカウント値Ｓｄを０（以下、初期状態）とし、以降、ＣＫ端子にクロック（画素クロックＤ_CLK）が入力される度にＳｄを＋１ずつアップするというものであり、ＲＳＴ端子には、Ｅ_nableのアクティブ期間の長さが丁度、半分になったときに発生するパルス信号Ｓｃが入力されている。したがって、水平第２カウンタ３４は、Ｅ_nableのアクティブ期間の長さが丁度半分になったときに初期状態（Ｓｄ＝０）となり、以降、次回のＥ_nableのアクティブ期間の長さが丁度半分になるまでの間、Ｄ_CLKの数をカウントして“長さ計測”を行うものであるから、請求項１に係る発明に記載された「第３計測手段」を具現化したものである。
【００２６】
次に、水平第１定数発生回路３５は、所定の第１定数ＣＯＮＳＴ１を発生するものであり、水平第２比較回路３６は、Ａ端子とＢ端子の値を比較して両端子の値が一致（Ａ＝Ｂ）したときにＨレベルの信号（ロードパルスＬＰ）を出力するものである。Ａ端子にはＳｄが、また、Ｂ端子にはＣＯＮＳＴ１が入力されており、ロードパルスＬＰは、Ｓｄ＝ＣＯＮＳＴ１となったときに出力される。したがって、Ｓｄは、Ｅ_nableのアクティブ期間の長さが丁度半分になったときを０とする長さ計測値であるから、ＣＯＮＳＴ１に、データドライバ１５や液晶パネル２２の特性に見合った適切な値を設定することにより、Ｅ_nableのアクティブ期間の長さにかかわらず、常に最適なタイミングでロードパルスＬＰを発生できる。
【００２７】
次に、水平第２レジスタ３７は、Ｅ_nableのアクティブ期間の前縁の“時点”におけるＳａ（注２）を取り込んで次回の同前縁の時点まで保持するものである。注２：上記時点におけるＳａは最大値を示し、この最大値は水平走査信号の１周期長を表わす（上記水平第１カウンタ３０の説明参照）。以下、水平第２レジスタ３７に保持されたＳａ（すなわち水平走査信号の１周期長を表わすＳａ）のことを、特にＳａ′として識別する。
【００２８】
次に、水平第２定数発生回路３８は、所定の第２定数ＣＯＮＳＴ２を発生するものであり、水平減算回路３９は、Ａ端子の入力値（Ｓａ′）からＢ端子の入力値（ＣＯＮＳＴ２）を減算し、その減算結果Ｓｅ（Ｓｅ＝Ｓａ′−ＣＯＮＳＴ２）を出力するものである。ここで、ＣＯＮＳＴ２は、液晶パネル２２の１行の半分の長さに相当する値に設定される。したがって、Ｓｅは、水平走査信号の１周期長から液晶パネル２２の１行の半分の長さを引いた値になる。
【００２９】
次に、水平第４比較回路４０は、Ａ端子とＢ端子の値を比較して両端子の値が一致（Ａ＝Ｂ）したときにＨレベルの信号（水平スタート信号Ｈ_STR）を出力するものである。Ａ端子にはＳｄが、また、Ｂ端子にはＳｅが入力されており、水平スタート信号Ｈ_STRは、Ｓｄ＝Ｓｅとなったときに出力される。したがって、Ｓｄは、Ｅ_nableのアクティブ期間の長さが丁度半分になったときを０とする長さ計測値であり、Ｓｅは、水平走査信号の１周期長から液晶パネル２２の１行の半分の長さを引いた値であるから、以下に説明するように、Ｅ_nableのアクティブ期間の長さにかかわらず、常に最適なタイミングで水平スタート信号Ｈ_STRを発生することができる。
【００３０】
図３は図２のタイミングチャートである。この図において、画像信号とＥ_nableは二組示されている。符号▲１▼を付した組は、液晶パネル２２の横方向画素数と同一の画素数を持つ画像信号（以下、便宜的にフル画像信号という）及びその有効期間を示すＥ_nableであり、符号▲２▼を付した組は、液晶パネル２２の横方向画素数よりも少ない画素数を持つ画像信号（以下、便宜的にハーフ画像信号という）及びその有効期間を示すＥ_nableである。
水平／フル画像信号の場合
ＳａはＥ_nableの立ち上がりのタイミング（イ）で初期状態となった後、右肩上がりの直線で示すように最大値まで変化（但し、カウンタ値の変化は説明のしやすさからアナログ的に表現したが、実際はデジタルカウンタを用いてデジタル的に変化している。以後のカウンタの値Ｓａ、Ｓｄ、Ｓｈ、Ｓｋも同様である。）するが、このＳａの変化に追随してＳｂ（Ｓｂ＝１／２×Ｓａ）の値も変化し、Ｅ_nableの立ち下がりのタイミング（ロ）でそのときのＳｂがＳｂ′となって保持される。そして、このＳｂ′とＳａが一致したとき（ニ）にＳｃが発生する。
【００３１】
一方、ＳｄはＳｃに応答して初期状態となった後、右肩上がりの直線で示すように最大値まで変化し、その変化過程の第１のタイミング（ホ）でロードパルスＬＰが発生し、第２のタイミング（ヘ）で水平スタート信号Ｈ_STRが発生する。第１のタイミングは、Ｓｃの発生時点からＣＯＮＳＴ１を経過した時点であり、また、第２のタイミングは、Ｓｃの発生時点からＳｅ（Ｓｅ＝Ｓａ′−ＣＯＮＳＴ２）を経過した時点である。いずれも、Ｓｃの発生時点、すなわちＥ_nableのアクティブ期間の長さが丁度半分になったときを起点としている。
水平／ハーフ画像信号の場合
フル画像信号に比べて、Ｅ_nableの立ち上がりタイミング（イ′）が右にずれ、立ち下がりタイミング（ロ′）が左にずれている。このため、Ｓａ、Ｓｂ′、Ｓａ′に違いがでているが、他の波形、特にＬＰ及びＨ_STRはまったく変化していない。Ｅ_nableのアクティブ期間の１／２の長さを起点としているからである。
『垂直走査部分の説明』
図４は垂直走査に関係する部分の概略ブロック図である。この図において、６０は先頭検出及び周期判定回路、６１は垂直第１カウンタ、６２は割り算回路、６３は垂直第１レジスタ、６４は垂直第１比較回路、６５は垂直第２カウンタ、６６は垂直第２レジスタ、６７は垂直定数発生回路、６８は垂直第２比較回路、６９は垂直第３比較回路である。
【００３２】
各回路の動作及び機能を説明すると、先頭検出及び周期判定回路６０は、１垂直走査期間内の最初と最後のＥ_nableを検出すると共に、_Enableの１アクティブ期間長（図２のＳｂ′を２倍した値でもよい）を検出し、最初のＥ_nableの立ち上がりに応答してＨレベルになる信号Ｓｆを出力し、最後のＥ_nableの立ち下がりから上記１アクティブ期間長の経過後にＬレベルになる信号Ｓｇを出力するものである。
【００３３】
次に、垂直第１カウンタ６１は、ＲＳＴ端子の論理をＬレベルからＨレベルに立ち上げたときにカウント値Ｓｈを０とし、以降、ＣＫ端子にＨ_syncが入力される度にＳｈを＋１ずつアップするというものであり、ＲＳＴ端子にはＳｆが入力されている。したがって、垂直第１カウンタ６１は、１垂直走査期間内の最初のＥ_nableの立ち上がり（アクティブ期間の前縁）で初期状態（Ｓａ＝０）となり、以降、次回の垂直走査期間の最初のＥ_enableの前縁まで、Ｈ_syncの数をカウントし続ける。ここで、Ｓｈの最大値は、垂直走査期間の１周期長を表わすから、この垂直第１カウンタ６１と、先頭検出及び周期判定回路６０は、請求項２に係る発明に記載の「第１計測手段」を具現化したものである。
【００３４】
次に、割り算回路６２は、Ｓｈの１／２の値Ｓｉを生成・出力するものであり、また、垂直第１レジスタ６３は、信号Ｓｇの発生時点におけるＳｉ（Ｅ_nableの１垂直走査期間内におけるトータルの周期長を１／２したもの）を取り込んで、次回のＳｇ発生時まで保持するものである。したがって、割り算回路６２と垂直第１レジスタ６３は、請求項２に係る発明に記載された「保持手段」及び「第２計測手段」（Ｅ_nableの１垂直走査期間内におけるトータルの周期長）を具現化したものでもある。以下、垂直第１レジスタ６３に保持されたＳｉ（すなわちＥ_nableの１垂直走査期間内におけるトータルの周期長を１／２した長さ）のことを、特にＳｉ′として識別する。
【００３５】
次に、垂直第１比較回路６４は、Ａ端子とＢ端子の値を比較して両端子の値が一致（Ａ＝Ｂ）したときにＨレベルの信号を出力するものである。Ａ端子にはＳｉ′が、また、Ｂ端子には垂直第１カウンタ６１のカウント値（Ｓｈ）が入力されており、Ｓｉ′はＥ_nableの１垂直走査期間内におけるトータルの周期長の半分の長さを表し、Ｓｈは１垂直走査期間内における最初のＥ_nableの前縁からの長さを表わすから、垂直第１比較回路６４は、同周期長が丁度半分になったときにＨ_syncの１周期に相当する幅を有するＨレベルのパルス信号Ｓｊを出力する。したがって、この垂直第１比較回路６４は、請求項２に係る発明に記載された「第１信号発生手段」を具現化したものである。
【００３６】
次に、垂直第２カウンタ６５は、ＲＳＴ端子の論理をＬレベルからＨレベルに立ち上げたときにカウント値Ｓｋを０（以下、初期状態）とし、以降、ＣＫ端子にＨ_syncが入力される度にＳｋを＋１ずつアップするというものであり、ＲＳＴ端子には、Ｅ_nableの１垂直走査期間内におけるトータルの周期長が丁度半分になったときに発生するパルス信号Ｓｊが入力されている。したがって、垂直第２カウンタ６５は、Ｅ_nableの１垂直走査期間内におけるトータルの周期長が丁度半分になったときに初期状態（Ｓｋ＝０）となり、以降、次回のＥ_nableの１垂直走査期間内におけるトータルの周期長が丁度半分になるまでの間、Ｈ_syncの数をカウントして“長さ計測”を行うものであるから、請求項２に係る発明に記載された「第３計測手段」を具現化したものである。
【００３７】
次に、垂直第２レジスタ６６は、１垂直期間内における最初のＥ_nableの立ち上がりタイミングでＳｈ（注３）を取り込んで次回の同タイミングまで保持するものである。注３：上記タイミングにおけるＳｈは最大値を示し、この最大値は垂直走査信号の１周期長を表わす（上記垂直第１カウンタ６１の説明参照）。以下、垂直第２レジスタ３７に保持されたＳｈ（すなわち垂直走査信号の１周期長を表わすＳｈ）のことを、特にＳｈ′として識別する。
【００３８】
次に、垂直第１定数発生回路６７は、所定の第１定数ＣＯＮＳＴ３を発生するものであり、垂直減算回路６８は、Ａ端子の入力値（Ｓｈ′）からＢ端子の入力値（ＣＯＮＳＴ３）を減算し、その減算結果Ｓｍ（Ｓｍ＝Ｓｈ′−ＣＯＮＳＴ３）を出力するものである。ここで、ＣＯＮＳＴ３は、液晶パネル２２の縦方向の半分の長さに相当する値（たとえば総ライン数の半分の値）に設定される。したがって、Ｓｍは、垂直走査信号の１周期長から液晶パネル２２の縦方向の半分の長さを引いた値になる。
【００３９】
次に、垂直第２比較回路６９は、Ａ端子とＢ端子の値を比較して両端子の値が一致（Ａ＝Ｂ）したときにＨレベルの信号（垂直スタート信号Ｖ_STR）を出力するものである。Ａ端子にはＳｋが、また、Ｂ端子にはＳｍが入力されており、垂直スタート信号Ｖ_STRは、Ｓｋ＝Ｓｍとなったときに出力される。したがって、Ｓｋは、Ｅ_nableの１垂直走査期間内におけるトータルの周期長が丁度半分になったときを０とする長さ計測値であり、Ｓｍは、垂直走査信号の１周期長から液晶パネル２２の縦方向の半分の長さを引いた値であるから、以下に説明するように、１垂直走査期間内のＥ_nable数にかかわらず、常に最適なタイミングで垂直スタート信号Ｖ_STRを発生することができる。
【００４０】
図５は図４のタイミングチャートである。図５において、画像信号とＥ_nableは二組示されている。符号▲１▼を付した組は、液晶パネル２２の行数と同一の繰返し数を持つフル画像信号及びその有効期間を示すＥ_nableであり、符号▲２▼を付した組は、液晶パネル２２の行数よりも少ない繰返し数を持つハーフ画像信号及びその有効期間を示すＥ_nableである。
垂直／フル画像信号の場合
Ｓｈは１垂直走査期間の最初のＥ_nableの立ち上がりタイミング（イ）で初期状態となった後、右肩上がりの直線で示すように最大値まで変化するが、このＳｈの変化に追随してＳｉ（Ｓｉ＝１／２×Ｓｈ）の値も変化し、１垂直走査期間内の最後のＥ_nableの立ち下がりから１Ｅ_nable期間の経過後のタイミング（ロ）でそのときのＳｉがＳｉ′となって保持される。そして、このＳｉ′とＳｈが一致したとき（ニ）にＳｊが発生する。
【００４１】
一方、ＳｋはＳｊに応答して初期状態となった後、右肩上がりの直線で示すように最大値まで変化し、その変化過程の第１のタイミング（ホ）で垂直スタート信号Ｖ_STRが発生する。
第１のタイミングは、Ｓｊの発生時点からＳｍ（Ｓｍ＝Ｓｉ′−ＣＯＮＳＴ３）を経過した時点であり、その起点は、Ｅ_nableの１垂直走査期間内におけるトータルの周期長が丁度半分になったときである。
垂直／ハーフ画像信号の場合
フル画像信号に比べて、最初のＥ_nableが右にずれ、最後のＥ_nableが左にずれている。このため、Ｓｈ、Ｓｉ′、Ｓｈ′に違いがでているが、他の波形、特にＶ_STRの位置はまったく変化していない。Ｅ_nableの１垂直走査期間内におけるトータルの周期長の１／２の長さを起点としているからである。
【００４２】
以上のとおり、本実施例では、水平走査方向においては、Ｅ_nableの長さの半分の位置を起点にして水平スタート信号Ｈ_STRを発生でき、垂直走査方向においては、Ｅ_nableの１垂直走査期間内におけるトータルの周期長の半分の位置を起点にして垂直スタート信号Ｖ_STRを発生できるため、表示装置の表示容量よりも少ない容量の画像信号を表示する際でも、図６に示すように、表示領域１の中央に画像信号２を表示でき、冒頭で述べたイネーブル方式の欠点（表示装置の表示容量よりも少ない容量の画像信号を表示する際に、画面の左上方に片寄って表示されてしまい見苦しい）を解消することができる。
【００４３】
【発明の効果】
本発明によれば、表示装置の表示容量よりも少ない容量の画像信号を表示する際に画面上の適正な位置に画像信号を表示することができる。
【図面の簡単な説明】
【図１】一実施例のブロック図である。
【図２】一実施例の水平走査関連のブロック図である。
【図３】図２の動作タイミングチャートである。
【図４】一実施例の垂直走査関連のブロック図である。
【図５】図４の動作タイミングチャートである。
【図６】一実施例の画面表示状態図である。
【図７】従来のタイムチャート（非イネーブルモード方式）である。
【図８】従来の画面表示状態図である。
【図９】従来のタイムチャート（イネーブルモード方式）である。
【図１０】イネーブル方式の不都合を示す表示状態図である。
【符号の説明】
Ｈ_sync：水平同期信号（同期信号）
Ｖ_sync：垂直同期信号（同期信号）
Ｅ_nable：イネーブル信号
３０：水平第１カウンタ（第１計測手段）
３１：割り算回路（第２計測手段、保持手段）
３２：水平第１レジスタ（第２計測手段、保持手段）
３３：水平第１比較回路（第１信号発生手段）
３４：水平第２カウンタ（第３計測手段）
４０：水平第４比較回路（第２信号発生手段）
６０：先頭検出及び周期判定回路（第１計測手段）
６１：垂直第１カウンタ（第１計測手段）
６２：割り算回路（第２計測手段、保持手段）
６３：垂直第１レジスタ（第２計測手段、保持手段）
６４：垂直第１比較回路（第１信号発生手段）
６５：垂直第２カウンタ（第３計測手段）
６９：垂直第２比較回路（第２信号発生手段）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display position control device, more specifically, a line-sequential driving method.... A method in which signals for one scanning line are simultaneously sent to display pixels for one row and this operation is repeated for each scanning line to display one screen. The present invention relates to a display position control device for a display device that employs.
[0002]
[Description of background]
In a display device using a cold cathode tube (CRT), one screen is displayed by dot-sequential driving, that is, scanning from the upper left to the lower right of the screen. The scanning time per scanning point (pixel) is, for example, about 100 ns in the case of a television (however, one horizontal scanning period is about 60 μs of the NTSC system), and this time only irradiates the phosphor with an electron beam. A simple display device (using a CRT) is sufficient, but it is suitable for a device having capacitive display pixels such as a liquid crystal panel or a device requiring fine timing control such as a plasma display. It is too short time.
[0003]
Therefore, in a display device such as a liquid crystal panel or a plasma display, a line memory is incorporated in the data driver, and image signals for one scanning line are sequentially written in the line memory, and in the line memory in synchronization with the horizontal scanning signal. A line-sequential drive method is used in which signals are sent together to one row of pixels. The scanning time per pixel can be extended up to about one horizontal scanning period.
[0004]
The display position of one screen of the line sequential drive method is a horizontal scanning signal (hereinafter referred to as H _sync ) And a vertical scanning signal (hereinafter referred to as V) _sync )
In FIG. _sync The time Tas after a certain time Tα has elapsed from the trailing edge (rising edge in the figure) is the horizontal start pulse H _STR Is a horizontal display start position (left end position of the screen). Also, V _sync The time Tbs after a lapse of a certain time Tβ from the trailing edge is the vertical start pulse V _STR Is the display start position (upper position of the screen) in the vertical direction. Tae is a display end position in the horizontal direction (right end position of the screen), and Tbe is a display end position in the vertical direction (lower end position of the screen). Note that hatching of the image signal indicates an effective portion of the image signal.
[0005]
FIG. 8 is a diagram showing the relationship between the above four points in time Tas, Tae, Tbs, Tbe and the display area 1 of the display panel. If the four time points are appropriate, Tas coincides with the left end of the display area 1 and Tbs coincides with the upper end of the display area 1 as shown in the figure. Since they match, the effective portion of the image signal is displayed uniformly over the entire display area 1.
[0006]
However, for example, when Tas is before the appropriate position (Tα is too small), the effective part protrudes from the left end of the display area 1 and the invalid part is displayed at the right end of the display area 1, or Tas is appropriate. When the position is behind the position (Tα is excessive), the effective part protrudes from the right end of the display area 1 and the invalid part is displayed at the left end of the display area 1, or Tbs is before the appropriate position. In the case (Tβ is too small), the effective part protrudes from the upper end of the display area 1 and the invalid part is displayed at the lower end of the display area 1, or when Tbs is behind the appropriate position (Tβ is excessive). The effective portion protrudes from the lower end of the display area 1 and the invalid portion is displayed at the upper end of the display area 1. In either case, the visual display quality is impaired. In particular, such inconvenience becomes apparent in the case of a high-definition image signal having a large number of pixels.
[0007]
[Prior art]
Therefore, together with the horizontal / vertical synchronization signal, a signal indicating the effective portion of the image signal (hereinafter referred to as E _nable A so-called “enable mode” is used (see FIG. 9). The display device is E _nable Detect the leading edge of H _STR , V _STR And the display start position (Tas, Tbs) is determined. E _nable Since the active period and the effective portion of the image signal correspond one-to-one, the display position can be optimized.
[0008]
[Problems to be solved by the invention]
By the way, recent display requests are extremely diversified. For example, although it is a special example, E _nable There is a demand to make the active period of the system shorter than the “specified length”. Here, the specified length is a length determined by the display capacity (the number of pixels) of the display area 1. For example, since the display capacity of SVGA is 800 × 600 pixels, the specified length in this case is The length is equivalent to 800 pixels in the horizontal direction, and the length is equivalent to 600 pixels in the vertical direction.
[0009]
Now, in the display area 1 of the SVGA standard, E which is 10% shorter than the specified length (which is of course a convenient value). _nable Consider the case of displaying an image signal having. E in this case _nable The horizontal length is equivalent to 800 × 0.9 = 720 pixels, and the horizontal length is 600 × 0.9 = 540 pixels.
FIG. 10 is a display state diagram thereof. As described above, in the enable mode method, E _nable Detect the leading edge of H _STR , V _STR Therefore, the display start position (Tas, Tbs) of the screen is the upper left corner of the display area 1. Therefore, the image signal 2 having a display capacity smaller than that of the display area 1 is displayed on the upper left side of the screen and is unsightly.
[0010]
In view of the above, an object of the present invention is to display an image signal in the center of the screen in the horizontal or vertical direction when displaying an image signal having a capacity smaller than the display capacity of the display device.
[0011]
[Means for Solving the Problems]
The invention according to claim 1 is a first measuring means for measuring the length of one cycle of the horizontal scanning signal, a second measuring means for measuring the length of the active period of the enable signal indicating the effective period of the image signal, A holding means for holding a value half of the measured value of the second measuring means until the end of the active period of the next enable signal, and a length from the start of the active period of the enable signal are held in the holding means. First signal generating means for generating a pulse signal indicating the center position of the active period when the value matches the first value, third measuring means for starting length measurement in response to generation of the pulse signal, When the measured value of the three measuring means reaches a length obtained by subtracting a value half the physical horizontal length of the display area from the measured value of the first measuring means, the horizontal display start position is indicated. Generate start signal A second signal generating means that, characterized by comprising a.
[0012]
The invention according to claim 2 is the first measuring means for measuring the length of one period of the vertical scanning signal, and the total period length (one period length) of the enable signal indicating the effective period of the image signal within one vertical scanning period. 2nd measuring means for measuring 2 times of one active period) and holding for holding a value ½ of the measured value of the second measuring means until the end of the cycle of the last enable signal in the next vertical scanning period And the center of the total period length of the enable signal in one vertical scanning period when the length from the beginning of the first active period of the enable signal in one vertical period coincides with the value held in the holding means A first signal generating means for generating a pulse signal indicating a position; a third measuring means for starting length measurement in response to the generation of the pulse signal; and a measurement value of the third measuring means is the first measurement value. Second signal generating means for generating a vertical start signal indicating a display start position in the vertical direction when a length obtained by subtracting a value half of the physical vertical length of the display area from the measurement value of the measuring means is reached. And.
[0013]
The invention according to claim 3 is characterized by comprising each means according to claim 1 and each means according to claim 2.
According to the first aspect of the present invention, a pulse signal is generated at the center position of the active period of the enable signal, and the generation position of the horizontal start signal is determined using this pulse signal as a starting point. Specifically, it is determined at a position of (one horizontal scanning period length) − (1/2 of the physical horizontal length of the display area) from the origin. Therefore, even when the length of the enable signal is shorter than the prescribed length, the image signal is displayed at the “horizontal” central portion of the display area.
[0014]
In the invention according to claim 2, a pulse signal is generated at the center position of the total period length within one vertical scanning period of the enable signal, and the generation position of the vertical start signal is determined using this pulse signal as a starting point. Specifically, it is determined at a position of (one vertical scanning period length) − (1/2 of the physical vertical length of the display area) from the origin. Therefore, even if the total period length of the enable signal in one vertical scanning period is shorter than the specified length, the image signal is displayed at the center in the “vertical direction” of the display area.
[0015]
Since the invention according to claim 3 has the effects of both the invention according to claim 1 and the invention according to claim 2, the length of the enable signal is shorter than the specified length, and one vertical scanning period of the enable signal Even when the total period length is shorter than the prescribed length, the image signal is displayed at the center in the “horizontal direction” and “vertical direction” of the display area.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
1 to 6 are diagrams showing an embodiment of a display position control device according to the present invention. Although not particularly limited, the display position control device is an application example to an SVGA standard (800 × 600 pixels) TFT type liquid crystal display device. .
[0017]
In FIG. 1, reference numeral 10 denotes an interface unit, and various signals (image signal, E) necessary for display from an image signal generation source (typically a personal computer) outside the figure via the interface unit 10. _nable , H _sync , V _sync And pixel clock D _CLK Etc.) and the DC power supply voltage V from the power supply unit outside the figure. _CC And various signals necessary for the display are transmitted to the control unit 12 via the cable 11 and to the power supply voltage V _CC Is input to the power supply unit 14 via the cable 13.
[0018]
The control unit 12 performs necessary preprocessing (typically processing such as waveform shaping and timing adjustment) on the various signals that are input, and performs operations of the data driver 15 and the gate driver 16 based on the various signals. Various necessary control signals, in particular, a signal that defines the start timing of the shift operation of the data driver 15 (that is, a signal that defines the display start position in the horizontal direction; hereinafter, a horizontal start pulse H _STR Or a signal defining the start timing of the shift operation of the gate driver 16 (ie, a signal defining the display start position in the vertical direction; hereinafter, the vertical start pulse V _STR And a signal that defines the output timing of the data driver 15 (hereinafter referred to as a load pulse LP), etc., and these signals are output to the data driver 15 and the gate driver 16 via the cables 17-19. Is done. Reference numeral 17 denotes an image signal output cable, 18 denotes various control signals (LP, H for the data driver 15). _STR Etc.), 19 is a control signal (V) for the gate driver 16 _STR Etc.) output cable.
[0019]
The power supply unit 14 generates various power supply voltages (including gradation voltages) necessary for display. These voltages are cables 20 and 21 (indicated by one line in the figure, respectively), but according to the number of voltages. Of course, it is output to the data driver 20 and the gate driver 21 via the number of lines.
The operation of the data driver 15 and the gate driver 16 will be briefly described. The data driver 15 has a line memory as described at the beginning. This line memory captures serially input image signals in units of one row (in this embodiment, since it is SVGA, 800 pixels), and collects them in units of a large number (800; color; (3 times) data bus line 22a, which is an element for performing so-called serial / parallel conversion. _STR And the output timing is specified by LP. On the other hand, the gate driver 16 selects a large number (600) of gate bus lines 22b of the liquid crystal panel 22 line-sequentially in a horizontal scanning cycle (specifically, a voltage called a TFT on voltage is applied to the selected line). The timing for starting selection is H _STR It is prescribed by.
[0020]
Therefore, as is well known, the TFT-type liquid crystal panel 22 responds to an image signal by simultaneously turning on one row of TFTs connected to the selection gate bus line and writing the display voltage on each data bus line to the liquid crystal. Since the gradation display is performed, the write timing for the pixel at the upper left corner of the liquid crystal panel 22 (that is, the display start position of the screen) is H _STR , LP and V _STR It will be prescribed by.
[0021]
The characteristic configuration of the present embodiment is the H _STR , LP and V _STR The portion 12a indicated by hatching in the control unit 12 corresponds to that.
In the following, for the sake of simplicity, the part related to horizontal scanning (H _STR And a part that generates LP) and a part related to vertical scanning (V _STR The generation part) will be described separately.
“Description of horizontal scanning”
FIG. 2 is a schematic block diagram of a portion related to horizontal scanning. In this figure, 30 is a horizontal first counter, 31 is a division circuit, 32 is a horizontal first register, 33 is a horizontal first comparison circuit, 34 is a horizontal second counter, 35 is a horizontal first constant generating circuit, and 36 is horizontal. The second comparison circuit, 37 is a horizontal second register, 38 is a horizontal second constant generation circuit, 39 is a horizontal subtraction circuit, and 40 is a horizontal fourth comparison circuit.
[0022]
The operation and function of each circuit will be described. First, the horizontal first counter 30 sets the count value Sa to 0 (hereinafter referred to as an initial state) when the logic level of the RST terminal is raised from the L level to the H level. _CLK ; 1 cycle / 1 pixel for simplification. Sa is incremented by +1 each time the same is input, and the enable signal E is applied to the RST terminal. _nable Is entered. Where E _nable The logic of the active period (the part indicating the effective period of the image signal) is H level. Therefore, the horizontal first counter 30 is E _nable The initial state (Sa = 0) at the leading edge of the active period of _nable D until the leading edge of the next active period _CLK The number of the E is continuously counted, and the maximum value of Sa _nable 1 represents the period length of the active period (in other words, the period length of the horizontal scanning signal), the horizontal first counter 30 embodies the “first measuring means” according to the first aspect of the invention. Is.
[0023]
Next, the division circuit 31 generates and outputs a value Sb that is ½ of Sa, and the horizontal first register 32 stores E _nable The Sb (Note 1) at the “time” of the trailing edge of the active period is taken in and held until the next trailing edge time. Note 1: Sb at the above point is E _nable Represents half the length of the active period. This is because Sa at the time point represents the length from the leading edge to the trailing edge of the active period, and Sb at the time point is a value obtained by halving Sa. Therefore, the dividing circuit 31 and the horizontal first register 32 are provided with the “holding means” and the “second measuring means” (E _nable Measuring the length of the active period). Hereinafter, Sb held in the horizontal first register 32 (ie, Eb _nable In particular, Sb) representing half the active period is identified as Sb ′.
[0024]
Next, the first horizontal comparison circuit 33 compares the values of the A terminal and the B terminal and outputs an H level signal when the values of both terminals coincide (A = B). Sb ′ is input to the A terminal, and the count value (Sa) of the horizontal first counter 30 is input to the B terminal. _nable Represents the length of half of the active period, and Sa represents the length from the leading edge of the active period. _nable D when the active period length is exactly halved _CLK An H level pulse signal Sc having a width corresponding to one cycle is output. Therefore, the horizontal first comparison circuit 33 embodies the “first signal generating means” described in the invention according to claim 1.
[0025]
Next, the horizontal second counter 34 sets the count value Sd to 0 (hereinafter referred to as an initial state) when the logic of the RST terminal is raised from the L level to the H level, and thereafter the clock (pixel clock D) is applied to the CK terminal. _CLK ) Is incremented by +1 every time the RST is input. _nable A pulse signal Sc generated when the length of the active period is exactly halved is input. Therefore, the horizontal second counter 34 is E _nable When the length of the active period is just halved, the initial state (Sd = 0) is entered. _nable D until the length of the active period is just halved _CLK Therefore, the “length measurement” is performed and the “third measurement means” according to the first aspect of the present invention is embodied.
[0026]
Next, the horizontal first constant generation circuit 35 generates a predetermined first constant CONST1, and the horizontal second comparison circuit 36 compares the values of the A terminal and B terminal and the values of both terminals match. When (A = B), an H level signal (load pulse LP) is output. Sd is input to the A terminal and CONST1 is input to the B terminal, and the load pulse LP is output when Sd = CONST1. Therefore, Sd is E _nable Since the length measurement value is 0 when the length of the active period is exactly halved, by setting an appropriate value corresponding to the characteristics of the data driver 15 and the liquid crystal panel 22 to CONST1, E _nable Regardless of the length of the active period, the load pulse LP can always be generated at the optimum timing.
[0027]
Next, the horizontal second register 37 is set to E _nable Sa (Note 2) at the “leading point” of the leading edge of the active period is taken in and held until the next leading edge point. Note 2: Sa at the time point indicates a maximum value, and this maximum value represents one cycle length of the horizontal scanning signal (see the description of the horizontal first counter 30). Hereinafter, Sa held in the horizontal second register 37 (that is, Sa representing one cycle length of the horizontal scanning signal) is specifically identified as Sa ′.
[0028]
Next, the horizontal second constant generation circuit 38 generates a predetermined second constant CONST2, and the horizontal subtraction circuit 39 obtains the input value (CONST2) of the B terminal from the input value (Sa ') of the A terminal. Subtraction is performed, and the subtraction result Se (Se = Sa′−CONST2) is output. Here, CONST2 is set to a value corresponding to half the length of one row of the liquid crystal panel 22. Therefore, Se is a value obtained by subtracting half the length of one row of the liquid crystal panel 22 from one cycle length of the horizontal scanning signal.
[0029]
Next, the horizontal fourth comparison circuit 40 compares the values of the A terminal and B terminal, and when the values of both terminals coincide (A = B), the H level signal (horizontal start signal H _STR ) Is output. Sd is input to the A terminal, and Se is input to the B terminal. _STR Is output when Sd = Se. Therefore, Sd is E _nable Is a length measurement value that is 0 when the length of the active period is exactly halved, and Se is a value obtained by subtracting half the length of one row of the liquid crystal panel 22 from one cycle length of the horizontal scanning signal. Therefore, as explained below, E _nable Regardless of the active period length, the horizontal start signal H is always at the optimum timing. _STR Can be generated.
[0030]
FIG. 3 is a timing chart of FIG. In this figure, the image signal and E _nable Two sets are shown. The group denoted by reference numeral (1) is an image signal having the same number of pixels as the horizontal pixel number of the liquid crystal panel 22 (hereinafter referred to as a full image signal for the sake of convenience) and E indicating its effective period. _nable The group denoted by reference numeral (2) is an image signal having a number of pixels smaller than the number of pixels in the horizontal direction of the liquid crystal panel 22 (hereinafter referred to as a half image signal for the sake of convenience) and E indicating its effective period. _nable It is.
For horizontal / full image signal
Sa is E _nable After the initial state at the rise timing (A), it changes to the maximum value as shown by the straight line that rises to the right (however, the change in the counter value is expressed in analog terms for ease of explanation, The digital counter is used to change digitally, and the subsequent counter values Sa, Sd, Sh, and Sk are also the same, but Sb (Sb = 1/2 ×) follows the change in Sa. The value of Sa) also changes and E _nable At that time (b), the Sb at that time is held as Sb ′. Then, when this Sb ′ and Sa match (D), Sc is generated.
[0031]
On the other hand, after Sd is in an initial state in response to Sc, it changes to a maximum value as shown by a straight line rising upward, and a load pulse LP is generated at the first timing (e) of the changing process, Horizontal start signal H at the second timing (f) _STR Occurs. The first timing is the time when CONST1 has elapsed since the time of occurrence of Sc, and the second timing is the time when Se (Se = Sa′-CONST2) has elapsed from the time of occurrence of Sc. In either case, Sc is generated, that is, E _nable The starting point is when the length of the active period is just halved.
For horizontal / half-image signals
E compared to full image signal _nable Rise timing (A ') is shifted to the right and falling timing (B') is shifted to the left. For this reason, there are differences in Sa, Sb ′, Sa ′, but other waveforms, particularly LP and H _STR Has not changed at all. E _nable This is because the length of the active period is 1/2.
"Explanation of vertical scanning part"
FIG. 4 is a schematic block diagram of a portion related to vertical scanning. In this figure, 60 is a head detection and period determination circuit, 61 is a vertical first counter, 62 is a division circuit, 63 is a vertical first register, 64 is a vertical first comparison circuit, 65 is a vertical second counter, and 66 is vertical. The second register, 67 is a vertical constant generating circuit, 68 is a vertical second comparison circuit, and 69 is a vertical third comparison circuit.
[0032]
The operation and function of each circuit will be described. The head detection and period determination circuit 60 has the first and last E in one vertical scanning period. _nable And detecting _Enable 1 active period length (which may be a value obtained by doubling Sb ′ in FIG. 2), the first E _nable The signal Sf which becomes H level in response to the rise of the _nable The signal Sg which becomes L level after the elapse of one active period length from the falling edge of the signal is output.
[0033]
Next, the vertical first counter 61 sets the count value Sh to 0 when the logic of the RST terminal is raised from the L level to the H level, and thereafter the HCK is applied to the CK terminal. _sync Each time is input, Sh is incremented by +1, and Sf is input to the RST terminal. Therefore, the vertical first counter 61 is the first E in one vertical scanning period. _nable At the rising edge (the leading edge of the active period), the initial state (Sa = 0) is reached. Thereafter, the first E of the next vertical scanning period _enable Until the leading edge of _sync Keep counting the number of. Here, since the maximum value of Sh represents one cycle length of the vertical scanning period, the vertical first counter 61 and the head detection and cycle determination circuit 60 are “first measurement” according to the second aspect of the invention. "Means" is embodied.
[0034]
Next, the division circuit 62 generates and outputs a value Si that is ½ of Sh, and the vertical first register 63 outputs Si (E) at the time of generation of the signal Sg. _nable The total cycle length in one vertical scanning period is halved) and held until the next occurrence of Sg. Therefore, the dividing circuit 62 and the vertical first register 63 are the “holding means” and the “second measuring means” (E _nable (Total period length within one vertical scanning period). Hereinafter, Si held in the vertical first register 63 (ie, E _nable In particular, it is identified as Si ′.
[0035]
Next, the first vertical comparison circuit 64 compares the values of the A terminal and the B terminal and outputs an H level signal when the values of both terminals coincide (A = B). Si ′ is input to the A terminal, and the count value (Sh) of the vertical first counter 61 is input to the B terminal. _nable Represents one half of the total period length in one vertical scanning period, and Sh is the first E in one vertical scanning period. _nable Represents the length from the leading edge of the first vertical comparison circuit 64, the vertical first comparison circuit 64 determines that when the period length is exactly halved, _sync An H level pulse signal Sj having a width corresponding to one cycle of is output. Therefore, the first vertical comparison circuit 64 embodies the “first signal generating means” described in the second aspect of the invention.
[0036]
Next, the vertical second counter 65 sets the count value Sk to 0 (hereinafter referred to as an initial state) when the logic level of the RST terminal is raised from the L level to the H level. _sync Sk is incremented by +1 every time is input, and the RST terminal has E _nable The pulse signal Sj generated when the total period length in one vertical scanning period is exactly halved is input. Therefore, the vertical second counter 65 is E _nable When the total period length in one vertical scanning period is exactly halved, the initial state (Sk = 0) is reached. _nable Until the total period length in one vertical scanning period is exactly halved. _sync Thus, the “length measurement” is performed and the “third measurement means” described in the invention according to claim 2 is embodied.
[0037]
Next, the vertical second register 66 stores the first E in one vertical period. _nable This captures Sh (Note 3) at the rise timing of and holds it until the next same timing. Note 3: Sh at the above timing represents a maximum value, and this maximum value represents one cycle length of the vertical scanning signal (see the description of the first vertical counter 61). Hereinafter, Sh held in the vertical second register 37 (that is, Sh representing one cycle length of the vertical scanning signal) is specifically identified as Sh ′.
[0038]
Next, the vertical first constant generation circuit 67 generates a predetermined first constant CONST3, and the vertical subtraction circuit 68 generates the input value (CONST3) of the B terminal from the input value (Sh ') of the A terminal. Subtraction is performed, and the subtraction result Sm (Sm = Sh′−CONST3) is output. Here, CONST3 is set to a value corresponding to half the length of the liquid crystal panel 22 in the vertical direction (for example, half the total number of lines). Therefore, Sm is a value obtained by subtracting half the length of the liquid crystal panel 22 in the vertical direction from one cycle length of the vertical scanning signal.
[0039]
Next, the second vertical comparison circuit 69 compares the values of the A terminal and the B terminal, and when the values of both terminals coincide (A = B), the H level signal (vertical start signal V _STR ) Is output. Sk is input to the A terminal, and Sm is input to the B terminal. _STR Is output when Sk = Sm. Therefore, Sk is E _nable Is a length measurement value of 0 when the total period length in one vertical scanning period is exactly halved, and Sm is the length of one half of the vertical scanning signal in the vertical direction of the liquid crystal panel 22. Therefore, as described below, E within one vertical scanning period is obtained. _nable Regardless of the number, the vertical start signal V is always at the optimum timing. _STR Can be generated.
[0040]
FIG. 5 is a timing chart of FIG. In FIG. 5, the image signal and E _nable Two sets are shown. The group denoted by the reference numeral (1) is a full image signal having the same number of repetitions as the number of rows of the liquid crystal panel 22 and E indicating its valid period. _nable And the group denoted by reference numeral (2) is a half image signal having a smaller number of repetitions than the number of rows of the liquid crystal panel 22, and E indicating its effective period. _nable It is.
For vertical / full image signals
Sh is the first E of one vertical scanning period _nable After the initial state at the rise timing (A), the maximum value changes as shown by the straight line rising to the right. The value of Si (Si = 1/2 × Sh) follows this change in Sh. And the last E in one vertical scan period _nable 1E from the fall of _nable At the timing (b) after the elapse of the period, Si at that time is held as Si ′. Then, Sj occurs when Si ′ and Sh match (d).
[0041]
On the other hand, Sk becomes the initial state in response to Sj, and then changes to the maximum value as shown by the straight line rising to the right, and the vertical start signal V at the first timing (e) of the changing process. _STR Occurs.
The first timing is the time when Sm (Sm = Si′−CONST3) has elapsed from the time of occurrence of Sj, and the starting point is E _nable This is when the total period length in one vertical scanning period is exactly halved.
For vertical / half image signals
Compared to the full image signal, the first E _nable Is shifted to the right, the last E _nable Is shifted to the left. For this reason, there are differences in Sh, Si ′, Sh ′, but other waveforms, in particular V _STR The position of has not changed at all. E _nable This is because the length is ½ of the total period length in one vertical scanning period.
[0042]
As described above, in this embodiment, in the horizontal scanning direction, E _nable Horizontal start signal H starting from half the length of _STR In the vertical scanning direction, E _nable Vertical start signal V starting from a half of the total period length within one vertical scanning period _STR Therefore, even when an image signal having a capacity smaller than the display capacity of the display device is displayed, the image signal 2 can be displayed at the center of the display area 1 as shown in FIG. The drawback (when displaying an image signal having a capacity smaller than the display capacity of the display device, the image signal is shifted toward the upper left of the screen and is unsightly) can be solved.
[0043]
【The invention's effect】
According to the present invention, when displaying an image signal having a capacity smaller than the display capacity of the display device, the image signal can be displayed at an appropriate position on the screen.
[Brief description of the drawings]
FIG. 1 is a block diagram of one embodiment.
FIG. 2 is a block diagram related to horizontal scanning according to an embodiment;
FIG. 3 is an operation timing chart of FIG. 2;
FIG. 4 is a block diagram related to vertical scanning according to an embodiment;
FIG. 5 is an operation timing chart of FIG. 4;
FIG. 6 is a screen display state diagram of one embodiment.
FIG. 7 is a conventional time chart (non-enable mode method).
FIG. 8 is a conventional screen display state diagram.
FIG. 9 is a conventional time chart (enable mode method).
FIG. 10 is a display state diagram showing disadvantages of the enable method.
[Explanation of symbols]
H _sync : Horizontal sync signal (sync signal)
V _sync : Vertical synchronization signal (synchronization signal)
E _nable : Enable signal
30: Horizontal first counter (first measuring means)
31: Division circuit (second measuring means, holding means)
32: Horizontal first register (second measuring means, holding means)
33: Horizontal first comparison circuit (first signal generating means)
34: Horizontal second counter (third measuring means)
40: Horizontal fourth comparison circuit (second signal generating means)
60: Lead detection and cycle determination circuit (first measurement means)
61: Vertical first counter (first measuring means)
62: Division circuit (second measuring means, holding means)
63: vertical first register (second measuring means, holding means)
64: vertical first comparison circuit (first signal generating means)
65: Vertical second counter (third measuring means)
69: Vertical second comparison circuit (second signal generating means)

Claims

水平走査信号の１周期の長さを計測する第１計測手段と、
画像信号の有効期間を示すイネーブル信号のアクティブ期間の長さを計測する第２計測手段と、
前記第２計測手段の計測値の１／２の値を次回のイネーブル信号のアクティブ期間の終わりまで保持する保持手段と、
前記イネーブル信号のアクティブ期間の始まりからの長さが前記保持手段に保持された値に一致したときに該アクティブ期間の中心位置を示すパルス信号を発生する第１信号発生手段と、
前記パルス信号の発生に応答して長さ計測を開始する第３計測手段と、
該第３計測手段の計測値が前記第１計測手段の計測値から表示領域の物理的な水平方向長の１／２の値を減じた長さに達したときに水平方向の表示開始位置を示す水平スタート信号を発生する第２信号発生手段と、を備えたことを特徴とする表示位置制御装置。First measuring means for measuring the length of one cycle of the horizontal scanning signal;
Second measuring means for measuring the length of the active period of the enable signal indicating the effective period of the image signal;
Holding means for holding ½ of the measured value of the second measuring means until the end of the active period of the next enable signal;
First signal generating means for generating a pulse signal indicating the center position of the active period when the length from the start of the active period of the enable signal coincides with the value held in the holding means;
Third measuring means for starting length measurement in response to generation of the pulse signal;
When the measured value of the third measuring means reaches a length obtained by subtracting half the physical horizontal length of the display area from the measured value of the first measuring means, the horizontal display start position is determined. And a second signal generating means for generating a horizontal start signal.

垂直走査信号の１周期の長さを計測する第１計測手段と、
画像信号の有効期間を示すイネーブル信号の１垂直走査期間内におけるトータルの周期長を計測する第２計測手段と、
前記第２計測手段の計測値の１／２の値を次回の垂直走査期間における最後のイネーブル信号の周期の終わりまで保持する保持手段と、
１垂直期間内におけるイネーブル信号の最初のアクティブ期間の始まりからの長さが前記保持手段に保持された値に一致したときに１垂直走査期間内におけるイネーブル信号のトータルの周期長の中心位置を示すパルス信号を発生する第１信号発生手段と、
前記パルス信号の発生に応答して長さ計測を開始する第３計測手段と、
該第３計測手段の計測値が前記第１計測手段の計測値から表示領域の物理的な垂直方向長の１／２の値を減じた長さに達したときに垂直方向の表示開始位置を示す垂直スタート信号を発生する第２信号発生手段と、を備えたことを特徴とする表示位置制御装置。First measuring means for measuring the length of one cycle of the vertical scanning signal;
A second measuring means for measuring a total cycle length within one vertical scanning period of an enable signal indicating an effective period of the image signal;
Holding means for holding ½ of the measured value of the second measuring means until the end of the cycle of the last enable signal in the next vertical scanning period;
When the length from the beginning of the first active period of the enable signal within one vertical period coincides with the value held in the holding means, the center position of the total period length of the enable signal within one vertical scanning period is indicated. First signal generating means for generating a pulse signal;
Third measuring means for starting length measurement in response to generation of the pulse signal;
When the measurement value of the third measurement means reaches a length obtained by subtracting a value half the physical vertical length of the display area from the measurement value of the first measurement means, the display start position in the vertical direction is determined. And a second signal generating means for generating a vertical start signal.

請求項１に記載の各手段及び請求項２に記載の各手段を備えたことを特徴とする表示位置制御装置。A display position control apparatus comprising the means according to claim 1 and the means according to claim 2.