JP3801840B2 - Image processing device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、原稿を主走査方向に向かって1ライン毎読み取り、得られた1ライン分の画像データから、画素カウンタを用いて無効画素を切取り、有効画像領域のみをラインメモリに記憶させる手段を備えたデジタル複写機などの画像処理装置に関するものである。
【0002】
【従来の技術】
従来より、画像処理装置の一種であるデジタル複写機においては、CCD(Charge Coupled Device)により読み取られた原稿に対応する画像データをAD変換した後、メモリに記憶させ、メモリに蓄積された画像データに対して各種画像処理を行うようになっている。上記メモリに蓄積された画像データは、画像処理された後、レーザシステムユニット(LSU)から印刷データとして出力される。
【0003】
上記メモリとしては、容量を節約するために先入れ先出し型のラインメモリが使用されることが多い。このラインメモリにおけるデータの読込および書込のタイミングは、ラインメモリリード・ライト制御部において行われる。
【0004】
また、上記画像処理が行われた画像データは、上記LSUから印刷データとして出力される前に、主走査方向にCCDや画像処理で得られた無効な画像領域を削除(マスク)する必要がある。
【0005】
ここで、従来のデジタル複写機におけるラインメモリにおける画像データの書込/読出処理と、画像データのマスク処理とについて、図11および図12を参照しながら以下に説明する。
【0006】
図11は、従来の画像処理装置にラインメモリリード・ライト制御部のブロック図を示し、図12は、図11で示したラインメモリリード・ライト制御部での各種信号のタイミングチャートを示す。なお、図11に示す○で囲った数字、例えば▲1▼などは、図12に示すタイミングチャートの各信号に付記した○で囲った数字に対応している。
【0007】
上記ラインメモリ・ライト制御部では、図11に示すように、カウンタCに水平同期信号h sync が入力されると、該カウンタCはカウントアップを開始し、カウント値を示す無効画素カウンタ値CNT Cを後段の比較器Cと比較器Dに出力する。
【0008】
上記比較器Cには、上記無効画素カウンタ値CNT Cの他に、有効画素開始位置記憶部(レジスタ)から出力された有効画素開始情報AREA strt が入力される。この有効画素開始情報AREA strt としては、上記水平同期信号h sync から有効領域開始までのクロック数が使用される。これにより、比較器Cは、有効画素の開始位置よりもカウント値が大きくなった場合、有効領域開始信号sel1を出力する。
【0009】
一方、上記比較器Dには、上記無効画素カウンタ値CNT Cの他に、有効画素終了位置記憶部(レジスタ)から出力された有効画素終了位置情報AREA encが入力される。この有効画素終了位置情報AREA encとしては、上記水平同期信号h sync から有効領域終了までのクロック数が使用される。これにより、比較器Dは、有効画素の終了位置よりもカウント値が大きくなった場合、有効領域終了信号sel2を出力する。
【0010】
上記有効領域開始信号sel1と有効領域終了信号sel2とを後段のNORゲートにより論理和の否定を求め、これを画像有効領域信号SELとしてセレクタに出力される。ここで、画像有効領域信号SELは、セレクタにおける制御信号となる。上記セレクタは、後述するラインメモリからの出力画像データOUT data と、図示しないマスク処理部からの画像マスクデータMSK data とが入力され、上記画像有効領域信号SELに基づいて、有効領域であると判定すれば、上記出力画像データOUT data を印刷データV data として出力し、有効領域外であると判定すれば、無効画素と判断し、上記画像マスクデータMSK data により画像をマスクして、マスクした画像データを印刷データV data として出力する。
【0011】
上記水平同期信号h sync は、上記カウンタCの他にリセット回路に入力される。
【0012】
上記リセット回路は、メモリ書き込み開始記憶部(レジスタ)からのメモリ書込開始情報(水平同期信号h sync からの遅延クロック数)が入力され、このメモリ書込開始情報に基づいて遅延したタイミングで後段のラインメモリアドレス制御部(変倍制御)にリセット信号RST1を出力する。例えば、上記メモリ書き込み開始記憶部に遅延クロック数として『8』が記憶されている場合、リセット回路からラインメモリアドレス制御部に水平同期信号h sync から8クロックの間リセット信号RST1が入力されるようになる。つまり、上記ラインメモリアドレス制御部は、水平同期信号h sync の入力後、9クロックから書き込みアドレスのカウントアップを開始することになる。
【0013】
また、上記リセット回路は、メモリ読み出し開始記憶部(レジスタ)からのメモリ読出開始情報(水平同期信号h sync からの遅延クロック数)が入力され、このメモリ読出開始情報に基づいて遅延したタイミングで後段のラインメモリアドレス制御部(変倍制御)にリセット信号RST2を出力する。
【0014】
上記ラインメモリアドレス制御部は、入力されたリセット信号RST1とリセット信号RST2とに基づいて、ラインメモリへの画像データの書き込みおよび読み出しを行うためのアドレス信号を生成する部分である。ここで生成される書込用のアドレス信号(アドレス信号WR addr )は、後段の比較器Aに入力され、読出用のアドレス信号(アドレス信号RD addr )は、後段の比較器Bに入力される。
【0015】
上記ラインメモリアドレス制御部では、例えば、50%変倍処理を行う場合、1,3,5と書込信号が作成されるような制御を行うと、ラインメモリには入力画像が半分の画素数に間引かれて記憶されるように、アドレス信号WR addr を生成するようになっている。
【0016】
また、上記リセット回路からのリセット信号RST1は、ラインメモリアドレス制御部とは別にカウンタAに出力され、リセット信号RST2は、上記カウンタAとは別に設けられたカウンタBに出力される。
【0017】
上記カウンタAは、リセット信号RST1が解除されるとカウントアップを開始し、書込制御カウンタ値CNT Aを比較器Aに出力する。また、上記カウンタBは、リセット信号RST2が解除されるとカウントアップを開始し、読出制御カウンタ値CNT Bを比較器Bに出力する。
【0018】
上記比較器AおよびBは、複数の比較器とORゲートとで構成されている。
【0019】
上記比較器Aは、書込制御カウンタ値CNT Aとアドレス信号WR addr とが入力され、書込信号/WEをラインメモリ出力するようになっている。つまり、上記比較器Aは、ラインメモリ記憶レジスタ(図示せず)に1,3が記憶されているとすると、カウンタ値が1の時有効になる比較器とカウンタ値が3になると有効になる比較器および比較器の出力の論理和を取るゲートからなっている。これにより、カウンタが1,3のとき書込信号/WEを出力する回路を構成することができる。
【0020】
同様にして、上記比較器Bは、読出制御カウンタ値CNT Bとアドレス信号RD addr とが入力され、読出信号/REをラインメモリに出力するようになっている。
【0021】
上記ラインメモリは、画像データの書込開始と読出開始とが独立して制御されており、水平同期信号h sync から任意に可変とする必要があるために書き込み用および読み出し用に専用にカウンタ(カウンタA,カウンタB)が必要となっている。
【0022】
ここで、上記比較器Aは、カウンタAのカウント値である書込制御カウンタ値CNT Aとラインメモリアドレス制御部の出力する間引き制御された書き込みアドレス信号であるアドレス信号WR addr とを比較する。一般に、両者の比較は下位ビットのみとして回路規模を小さくしている場合が多い。
【0023】
上記の比較器Aにおいて、書込制御カウンタ値CNT Aとアドレス信号WR addr とが同じ(下位ビットが同じ)だった場合は、書込信号/WEをラインメモリに出力する。
【0024】
ラインメモリは、書込信号/WEを受け取ると、入力画像データIN data を記憶する。
【0025】
同様にして、上記比較器Bにおいて、カウンタBのカウント値である読出制御カウンタ値CNT Bとラインメモリアドレス制御部の出力する間引き制御されたアドレス信号RD addr とを比較し、例えば下位ビットが同じだった場合は、読出信号/REをラインメモリに出力する。
【0026】
ラインメモリは、読出信号/REを受け取ると、記憶された画像データを出力画像データOUT data として読み出される。読み出された画像データは、セレクタに入力され、ここで、画像有効領域信号SELに基づいて有効領域であるか無効領域であるかが判断され、有効領域であればそのまま画像データは印刷データV data として出力され、無効領域であればマスクされマスクデータが印刷データV data として出力される。
【0027】
【発明が解決しようとする課題】
しかしながら、従来の画像処理装置では、ラインメモリへの画像データの書込/読出において使用されるアドレスカウンタと画素位置カウンタとで別々のリセット信号を用いるため、それぞれのリセット信号に対応したカウンタ回路(カウンタA,カウンタB、カウンタC)を別々に設ける必要がある。
【0028】
また、通常、ラインメモリは、画像処理装置において複数存在し、それぞれがフィルタ、電子変倍用の画像データを記憶するようになっている。このため、複数のラインメモリそれぞれがカウンタ回路を持ち固有のリセット制御を行う場合には、回路規模の増大、回路の煩雑化、制御の複雑化などの種々の問題を招来していた。
【0029】
本発明は、上記の問題点を解消するためになされたもので、その目的は、ラインメモリのアドレスカウンタと画素位置カウンタとを共通のカウンタ回路を使用することで、ラインメモリ数の増大に伴う回路規模の増大を抑え、回路の簡略化、制御の簡略化を図ることのできる画像処理装置を提供することにある。
【0030】
【課題を解決するための手段】
本発明の画像処理装置は、上記の課題を解決するために、1ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込/読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、上記画像データ書込/読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段とを備え、上記減算手段の出力値に基づいて上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの書き込みを制御する制御信号を生成することを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、1ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込/読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、上記画像データ書込/読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記水平同期信号と上記書込開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリへの画像データの書込アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの書き込みを制御する制御信号として書込制御信号を生成する書込制御信号生成手段とを備えていることを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、1ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込/読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、上記画像データ書込/読出制御手段は、上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記水平同期信号と上記読出開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセ ット回路と、上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリからの画像データの読出アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリからの画像データの書き込みおよび読み出しを制御する制御信号のうちの読み出しを制御する制御信号として読出制御信号を生成する読出制御信号生成手段とを備えていることを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、1ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込/読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、上記画像データ書込/読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記ラインメモリへの画像データの書込間隔を記憶する書込間隔記憶手段と、上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第1制御信号を出力開始する第1制御信号生成手段と、上記書込間隔と上記無効画素カウント手段からのカウント値とを比較し、該書込間隔と該カウント値とが等しいときに、ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの書き込みを制御する制御信号として第2制御信号を出力する第2制御信号生成手段とを備え、上記第1制御信号生成手段からの第1制御信号の出力のタイミングに基づいて、上記第2制御信号生成手段から出力される第2制御信号をラインメモリに出力することを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、1ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込/読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、上記画像データ書込/読出制御手段は、上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記ラインメモリへの画像データの読出間隔を記憶する読出間隔記憶手段と、上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第3制御信号を出力開始する第3制御信号生成手段と、上記読出間隔と上記無効画素カウント手段からのカウント値とを比較し、該読出間隔と該カウント値とが等しいときに、ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうち読み出しを制御する制御信号として第4制御信号を出力する第4制御信号生成手段とを備え、上記第3制御信号生成手段からの第3制御信号の出力のタイミングに基づいて、上記第4制御信号生成手段から出力される第4制御信号をラインメモリに出力することを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、1ライン分の画像データを記 憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込/読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、上記画像データ書込/読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの読出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段とを備え、上記減算手段の出力値に基づいて上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの読み出しを制御する制御信号を生成することを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、1ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込/読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、上記画像データ書込/読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第1制御信号を出力開始する第1制御信号生成手段とを備え、上記第1制御信号に基づいて上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの書き込みを制御する制御信号を生成することを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、1ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込/読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、上記画像データ書込/読出制御手段は、上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第3制御信号を出力開始する第3制御信号生成手段とを備え、上記第3制御信号に基づいて上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの読み出しを制御する制御信号を生成することを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、1ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウン トする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込/読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段とを備え、上記減算手段の出力値に基づいて上記ラインメモリへの画像データの書き込みを制御する制御信号を生成するとともに、上記水平同期信号から上記ラインメモリへの画像データの読出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段とを備え、上記減算手段の出力値に基づいて上記ラインメモリへの画像データの読み出しを制御する制御信号を生成することを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、1ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込/読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記水平同期信号と上記書込開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリへの画像データの書込アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリへの画像データの書き込みを制御する書込制御信号を生成する書込制御信号生成手段とを備えているとともに、上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記水平同期信号と上記読出開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリからの画像データの読出アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリからの画像データの読み出しを制御する読出制御信号を生成する読出制御信号生成手段とを備えていることを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、1ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込/読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記ラインメモリへの画像データの書込間 隔を記憶する書込間隔記憶手段と、上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第1制御信号を出力開始する第1制御信号生成手段と、上記書込間隔と上記無効画素カウント手段からのカウント値とを比較し、該書込間隔と該カウント値とが等しいときに、ラインメモリへの画像データの書込を制御する第2制御信号を出力する第2制御信号生成手段とを備え、上記第1制御信号生成手段からの第1制御信号の出力のタイミングに基づいて、上記第2制御信号生成手段から出力される第2制御信号をラインメモリに出力するとともに、上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記ラインメモリへの画像データの読出間隔を記憶する読出間隔記憶手段と、上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第3制御信号を出力開始する第3制御信号生成手段と、上記読出間隔と上記無効画素カウント手段からのカウント値とを比較し、該読出間隔と該カウント値とが等しいときに、ラインメモリへの画像データから読出を制御する第4制御信号を出力する第4制御信号生成手段とを備え、上記第3制御信号生成手段からの第3制御信号の出力のタイミングに基づいて、上記第4制御信号生成手段から出力される第4制御信号をラインメモリに出力することを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、1ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込/読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第1制御信号を出力開始する第1制御信号生成手段とを備え、上記第1制御信号に基づいて上記ラインメモリへの画像データの書き込みを制御する制御信号を生成するとともに、上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第3制御信号を出力開始する第3制御信号生成手段とを備え、上記第3制御信号に基づいて上記ラインメモリへの画像データの読み出しを制御する制御信号を生成することを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、1ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて、1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし、上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込/読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成することを特徴としている。
【0031】
上記の構成によれば、画像データ書込/読出制御手段が、無効画素カウント手段によるカウント値に基づいて、ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成することで、従来、無効画素カウント手段とは別に、ラインメモリに対する画像データの書込および読出を制御する制御信号を生成するために必要であったカウント手段(ラインメモリのアドレスカウンタ)を設ける必要がなくなる。
【0032】
これにより、ラインメモリのアドレスカウンタと画素位置カウンタ(無効画素カウント手段)とを共通化することができるので、ラインメモリ数の増大に伴う回路規模の増大を抑え、回路の簡略化、制御の簡略化を図ることができる。
【0033】
具体的には、上記ラインメモリのアドレスをカウントするために、カウンタ回路よりも回路規模の小さい減算器を用いることが考えられる。この減算器を用いることで、画像処理装置における回路規模の縮小化、簡略化をさらに図ることができる。
【0034】
このような減算器(減算手段)を用いた画像データ書込/読出制御手段として、以下のようなものが考えられる。
【0035】
まず、ラインメモリへの画像データの書込を制御するための書込制御信号を生成する例として、以下の画像処理装置が考えられる。
【0036】
上記画像データ書込/読出制御手段は、水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、水平同期信号と上記書込開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリへの画像データの書込アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリへの画像データの書き込みを制御する書込制御信号を生成する書込制御信号生成手段とを備えたものが考えられる。
【0037】
また、ラインメモリからの画像データの読出を制御するための読出制御信号を生成する例として、以下の画像処理装置が考えられる。
【0038】
上記画像データ書込/読出制御手段は、水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記水平同期信号と上記読出開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリからの画像データの読出アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリからの画像データの読み出しを制御する読出制御信号を生成する読出制御信号生成手段とを備えたものが考えられる。
【0039】
このように、減算手段(減算器)を用いた場合に回路規模が縮小できる理由としては、以下のようなことが考えられる。
【0040】
例えば、カウンタ回路として8ビットカウンタでは、96ゲート必要であるのに対して、8ビット減算器では40ゲートのゲート数がそれぞれ必要である。したがって、書込制御カウンタ(書込用のアドレスカウンタ)と読込制御カウンタ(読込用のアドレスカウンタ)とがそれぞれ減算器に変わることで、1ラインメモリにつき、(96−40)×2=112ゲートの削減になる。
【0041】
しかも、ラインメモリは複数個必要であるので、一つのラインメモリに対して書込と読込の回路とが必要となるので、ラインメモリを例えば50ライン分持つ場合には、112×50=5600ゲートの削減となり、回路の簡略化とコストダウンとを図ることができる。
【0042】
また、上記画像データ書込/読出制御手段の他の例としては、以下のようなものが挙げられる。
【0043】
画像データの書込制御を行う場合には、上記画像データ書込/読出制御手段として、水平同期信号からラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記ラインメモリへの画像データの書込間隔を記憶する書込間隔記憶手段と、上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第1制御信号を出力する第1制御信号生成手段と、上記書込間隔と上記無効画素カウント手段からのカウント値とを比較し、該書込間隔と該カウント値とが等しいときに、ラインメモリへの画像データの書込を制御する第2制御信号を出力する第2制御信号生成手段とを備え、上記第1制御信号生成手段からの第1制御信号の出力のタイミングに基づいて、上記第2制御信号生成手段から出力される第2制御信号をラインメモリに出力する構成としてもよい。
【0044】
また、画像データの読出し制御を行う場合には、上記画像データ書込/読出制御手段として、水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記ラインメモリへの画像データの読出間隔を記憶する読出間隔記憶手段と、上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第3制御信号を出力開始する第3制御信号生成手段と、上記読出間隔と上記無効画素カウント手段からのカウント値とを比較し、該読出間隔と該カウント値とが等しいときに、ラインメモリへの画像データから読出を制御する第4制御信号を出力する第4制御信号生成手段とを備え、上記第3制御信号生成手段からの第3制御信号の出力のタイミングに基づいて、上記第4制御信号生成手段から出力される第4制御信号をラインメモリに出力するようにしてもよい。
【0045】
上記第1〜第4制御信号生成手段は、何れも入力信号を比較し、この比較結果に基づいて制御信号を出力するようになっており、リセット信号によってリセット動作を行う必要ない。つまり、上記の構成では、水平同期信号に基づいてリセット信号を生成するリセット回路を必要としないので、画像処理装置のトータルとしての回路の簡略化とコストダウンとを図ることができる。
【0046】
【発明の実施の形態】
本発明の一実施の形態について以下に説明する。なお、本実施の形態では、本発明の画像処理装置をデジタル複写機に適用した場合について説明する。
【0047】
本実施の形態で説明するデジタル複写機は、ファクシミリ動作とともに、コピー動作およびプリンタ動作を行うことができる複合機能を有している。図2は、本実施の形態に係るデジタル複写機30の概略構成を示す図である。
【0048】
すなわち、上記デジタル複写機30本体は、図2に示すように、大きく分けてスキャナ部31とレーザ記録部32とで構成されている。
【0049】
上記スキャナ部31は、該デジタル複写機30における画像入力装置として、原稿画像を読取るために設けられるものであり、透明ガラスから成る原稿載置台35に加えて、両面自動原稿送り装置(Reversing Automatic Document Feeder 、以下RADFと略称する)36およびスキャナユニット40を有している。
【0050】
上記スキャナ部31は、原稿載置台35上に載置された原稿から1枚毎にその画像を順次読取ってゆく。そして、該スキャナ部31にて読み取られた原稿画像は、画像データとして後述する画像データ入力部へと送られ、画像データに対して所定の画像処理が施される。
【0051】
上記RADF36は、所定の原稿トレイ(図示せず)にセットされた原稿を、1枚ずつ上記原稿載置台35に搬送する。そして、スキャナユニット40による原稿画像の読取りが行われた後、所定の取り出し位置にまで搬出する機能を有している。また、上記RADF36は、スキャナユニット40による原稿画像の読取り後、原稿を裏返し、再び原稿載置台35に搬送することもできる。
【0052】
したがって、RADF36は、原稿の片面だけを読取る場合に用いる片面用搬送路に加えて、両面を読取る場合に使用する両面用搬送路、使用する搬送路を切換えるためのガイド、各搬送路における原稿の状態を確認するためのセンサおよび制御部などを有している。このようなRADF36を用いて、スキャナ部31では、原稿における両面の画像を、スキャナユニット40に読取らせることが可能となっている。なお、RADF36の詳細な構成は周知であるので、本実施の形態においては説明を省略する。
【0053】
上記原稿載置台35上の原稿の画像を読み取るためのスキャナ部31を構成するスキャナユニット40は、原稿面上を露光するランプリフレクターアセンブリ41と、原稿からの反射光像を光電変換素子(CCD)に導くための原稿からの反射光を反射する第1反射ミラー42aを搭載してなる第1走査ユニット40a、また、第1反射ミラー42aからの反射光像を光電変換素子(CCD)に導くための第2、第3反射ミラー42b、42cを搭載してなる第2走査ユニット40b、原稿からの反射光像を上述した各反射ミラーを介して電気的画像信号に変換する光電変換素子(CCD)上に結像させるための光学レンズ43、および原稿からの反射光像を電気的画像信号に変換する上述したCCD素子44から構成される。
【0054】
上記スキャナ部31は、上記RADF36とスキャナユニット40の関連した動作により、原稿載置台35上に読み取るべき原稿を順次載置させながら、原稿載置台35の下面に沿ってスキャナユニット40を移動させて原稿画像を読み取るように構成されている。
【0055】
特に、上記第1走査ユニット40aは、原稿載置台35に沿って図面の左から右へと一定の走行速度Vで走行され、また、上記第2走査ユニット40bは、上記第1走査ユニット40aの走行速度Vに対して半分、すなわちV/2の速度で該第1走査ユニット40aと同一方向に平行に走査制御される。
【0056】
これにより、原稿載置台35上に載置された原稿の画像を1ライン毎に順次CCD素子44へと結像させて画像を読み取ることになる。
【0057】
原稿画像をスキャナユニット40にて読み取ることにより得られた画像データは、後述する画像処理部へ送られ、各種処理が施された後、画像処理部のメモリに一旦記憶され、出力指示に応じてメモリ内の画像を読み出してレーザ記録部32に転送して記録シート上に画像を形成させる。
【0058】
レーザ記録部32は、画像を形成させるための記録材であるシートの搬送系、レーザ書込ユニット(LSU)46、および画像を形成するための電子写真プロセス部47を備えている。
【0059】
上記LSU46は、上述したスキャナユニット40にて読み取った後のメモリから読み出した画像データ、または外部の装置から転送されてきた画像データに応じてレーザ光を出射する半導体レーザ光源、レーザ光を等角速度偏向するポリゴンミラー、等角速度で偏向されたレーザ光が電子写真プロセス部47を構成する感光体ドラム上で等角速度で偏向されるように補正するf−θレンズなどを有している。
【0060】
上記電子写真プロセス部47は、周知の感光体ドラムの周囲に帯電器、現像器、転写器、剥離器、クリーニング器、除電器を備えている。
【0061】
上記電子写真プロセス部47の下方には、シート搬送系としてのシート搬送機構50が配置されている。
【0062】
上記シート搬送機構50は、電子写真プロセス部47に記録紙を供給するとともに、記録紙上に転写された画像を定着させ、さらにシートを外部に排出するものであり、搬送部33、カセット給紙装置51〜53、手差し給紙装置54、定着器49、再供給経路56、排紙ローラ57、両面複写ユニット55および後処理装置34を備えている。
【0063】
上記搬送部33は、電子写真プロセス部47における所定の転写位置にカセット給紙装置51〜53、手差し給紙装置54、または再供給経路56からの記録紙を搬送するためのものである。転写位置には、上記転写器が配置されている。
【0064】
カセット給紙装置51〜53は、転写するための記録紙を収納しておくとともに、転写時に記録紙を搬送部33に送込むためのものである。
【0065】
また、手差し給紙装置54は、カセット給紙装置51〜53に収納されていない型の記録紙を、搬送部33に供給するための装置である。
【0066】
両面複写ユニット55は、トナー像の定着後、記録紙の裏面に画像を形成するために、記録紙を搬送部33に再供給するためのものである。
【0067】
また、再供給経路56は、画像形成後の記録紙を上記両面複写ユニット55に搬送するための経路である。
【0068】
排紙ローラ57は、定着器49から排出された記録紙を、後処理装置34または上記再供給経路56のいずれかに供給するための搬送ローラである。
【0069】
上記後処理装置34は、排出された記録紙に対してステープル処理などの後処理を施すためのものである。なお、本後処理装置34は、周知の構成構成であるので詳細な説明は省略する。
【0070】
ここで、上記構成のデジタル複写機30の制御システムについて、図3のブロックを参照しながら以下に説明する。
【0071】
図3に示すように、デジタル複写機30は、図2に示した各部材に加えて、制御システムを構成するボードとして、オペレーションパネルボード100、マシンコントロールボード200、CCDボード300、メイン画像処理ボード400、サブ画像処理ボード500および拡張ボード群(プリンタボード601、機能拡張ボード602、FAXボード603)600を備えている。これらのボードは、デジタル複写機30における各部材の制御を行うとともに、スキャナ部31によって読取られた画像を処理するためのものである。
【0072】
以下、各ボードについて説明する。
【0073】
(オペレーションパネルボード100)
図中右上に位置するオペレーションパネルボード100は、基本的にサブの中央演算処理装置(CPU)101により制御されており、操作パネル103上に配置されたLCD表示部104の表示面、各種モードに関する指示を入力する操作キー群105からの操作入力などを管理している。
【0074】
そして、操作キー群105から入力されたデータ、LCD表示部104のLCD画面に表示させる情報など操作パネル103における各種制御情報を記憶しておるメモリ102が設けられている。
【0075】
上記の構成において、オペレーションパネルボード100では、サブのCPU101は、メインの中央演算処理装置(CPU)401との制御データ通信を行い、デジタル複写機30の動作指示を行うようになっている。
【0076】
また、メインのCPU401からは、デジタル複写機30の動作状態を示す制御信号をサブのCPU101へと転送することで、操作パネル103のLCD表示部104の画面を通して装置が現在どのような状態にあるのかを操作者に知らせるようになっている。
【0077】
(マシンコントロールボード200)
マシンコントロールボード200は、サブの中央演算処理装置(CPU)201により全体が制御されており、ADF・RADFなどの自動原稿送り装置203(図2のRADF36に相当)、原稿画像を読み取る読み取りスキャナ部204(図2のスキャナ部31に相当)、画像情報を画像として再現するプロセス部205(図2の電子写真プロセス部47に相当)、画像が記録されるシートを収納部からプロセス部205へ向かって順次搬送する給紙搬送部206(図2のシート搬送機構50に相当)、画像が記録された用紙を反転させてシートの両面に画像が形成されるように該シートを反転搬送する両面ユニット207(図2の両面複写ユニット55に相当)、画像が記録されたシートに対してステープルなどの後処理を行うフィニッシャ208(図2の後処理装置34に相当)などを管理している。
【0078】
(CCDボード300)
CCDボード300は、原稿画像を電気的に読み取るためのCCD301(図2のCCD素子44に相当)、CCD301を駆動する回路(CCDゲートアレイ)302、CCD301から出力されるアナログデータのゲイン調整などを行うアナログ回路303、CCD301のアナログ出力をデジタル信号に変換して電子データとして出力するAD変換器304などから構成され、制御管理はメインのCPU401により行われている。
【0079】
(メイン画像処理ボード400)
メイン画像処理ボード400は、メインのCPU401により制御され、上記CCDボード300から送られてきた原稿画像の電子データをもとに、画像の階調性を所望の状態で表現できるように、シェーディング補正、濃度補正、領域分離、フィルタ処理、MTF補正、解像度変換、電子ズーム(変倍処理)、ガンマ補正など多値の画像データの状態のまま処理を施す多値画像処理部402、処理が施された画像データあるいは処理の手順管理など各種制御情報を記憶させておくメモリ403、処理が施された画像情報でもって画像を再現するためにLSU46側へとデータを転送制御するレーザーコントローラ404などから構成される。
【0080】
(サブ画像処理ボード500)
サブ画像処理ボード500は、メイン画像処理ボード400とコネクタ接続され、該メイン画像処理ボード400上のメインのCPU401により制御された2値画像処理部501、画像処理の施された2値画像情報、あるいは処理上での制御情報などを記憶管理するメモリおよび該メモリを制御するゲートアレイ502、複数枚の原稿画像情報を記憶管理しておき、複数枚の原稿画像を繰り返し所望部数だけ読み出して複数の複写物を生成するためのハードディスクおよびハードディスクを制御するゲートアレイ503、外部インターフェイスとしてのSCSIおよび該SCSIを制御するゲートアレイ504などから構成されている。
【0081】
また、前述の2値画像処理部501は、多値画像情報を2値画像に変換する処理部、画像を回転する処理部、2値画像の変倍処理を行う2値変倍(ズーム)処理部などから構成され、さらに、FAX画像を通信手段を介して送受信することができるようにファックスインターフェイス(FAX I/F)も備えている。
【0082】
続いて、上記構成のデジタル複写機30におけるコピーモードとしての画像データの処理、画像データの流れについて以下に詳細に説明する。
【0083】
(コピーモード)
デジタル複写機30のRADF36の所定位置にセットされた原稿は、1枚ずつスキャナユニット40の原稿載置台35上へと順次供給され、原稿の画像は先に説明したスキャナユニット40の構成により順次読み取られ、8ビットの電子データとしてメイン画像処理ボード400へと転送される。
【0084】
メイン画像処理ボード400に転送された8ビットの電子データは、8ビットの電子画像データとして多値画像処理部402上で所定の処理が施される。
【0085】
そして、8ビットの電子画像データにガンマ補正等の処理を行いレーザーコントローラ404を介してLSU46へと送られる。
【0086】
これにより、デジタル複写機30のスキャナ部31にて読み取られた原稿画像は、レーザ記録部32から階調性のあるコピー画像として出力される。
【0087】
(コピーモードにおける電子RDH機能)
同じくデジタル複写機30のRADF36の所定位置にセットされた原稿は、1枚ずつスキャナユニット40の原稿載置台35上へと順次供給され、原稿の画像は先に説明したスキャナユニット40の構成により順次読み取られ、8ビットの電子データとしてメイン画像処理ボード400へと転送される。
【0088】
メイン画像処理ボード400に転送された8ビットの電子データは、8ビットの電子画像データとして多値画像処理部402上で所定の処理が施される。
【0089】
そして、この8ビットの電子画像データは、次にメイン画像処理ボード400側のコネクタ接続部405からサブ画像処理ボード500側のコネクタ接続部505を介してサブ画像処理ボード500側に送られ、2値画像処理部501の多値2値変換部において誤差拡散などの処理と共に、8ビットの電子画像データから2ビットの電子画像データに変換される。
【0090】
なお、8ビットの電子画像データを誤差拡散などの処理を含めて2ビットの電子画像データに変換しているのは、多値2値変換を行っただけでは画質的に問題が生じるためである。
【0091】
また、8ビットの電子画像データを2ビットの電子画像データに変換するのは、画像の記憶容量などを考慮するためである。
【0092】
このようにして変換された2ビットの電子画像データは、原稿1枚毎にハードディスクなどのディスクメモリへと転送されて一時的に記憶管理される。
【0093】
そして、デジタル複写機30のRADF36にセットされた原稿群の全てが読み取り処理されると、先程一時的にハードディスクに記憶された2ビットの電子画像データをゲートアレイの制御により指定された部数だけ繰り返し読み出して、読み出された2ビットの電子画像データは、再度コネクタ接続部405,505を介してメイン画像処理ボード400へ送られ、ガンマ補正などの処理を行いレーザーコントローラ404を介してLSU46へと送られる。
【0094】
なお、本実施の形態では、全ての原稿群画像が読み取られてから画像群を所望する部数だけ繰り返して読み出すようにする例を示したが、これに限定されるものではなく、1部目の画像出力は所定分の画像が準備できた段階で順次出力するように構成してもよい。
【0095】
この場合、デジタル複写機30のスキャナ部31にて読み取られた原稿画像は、レーザ記録部32から階調性のあるコピー画像として出力することができる。
【0096】
ここで、本発明の特徴部分が明確となるように、上記デジタル複写機のブロック図を図1に示し以下に詳細に説明する。
【0097】
上記デジタル複写機は、図1に示すように、CCD301により読み取られた画像データをAD変換器304でデジタル信号に変換し、このデジタル画像データの1ライン分の画像データを記憶するラインメモリ1と、上記ラインメモリ1への画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段としてのラインメモリリード・ライト制御部2と、ライン画像データの基点であることを示す水平同期信号に基づいて、無効画像領域となる無効画素をカウントする無効画素カウント手段であるカウンタ3と、上記カウンタ3によりカウントされた無効画素を無効画像領域とし、上記ラインメモリ1に記憶された画像データから該無効画像領域を切り取る無効画像切取り手段である無効画素切取部4とを備えている。
【0098】
上記ラインメモリ1は、ライン方向の画像を記憶する先入れ先出し型のFIFOメモリであり、画像処理部である前述したメイン画像処理ボード400あるいはサブ画像処理ボード500との間で画像データのやりとりを行うようになっている。
【0099】
上記ラインメモリリード・ライト制御部2は、上記カウンタ3によるカウント値に基づいて、上記ラインメモリ1への画像データの書き込みおよび読み出しを制御する制御信号を生成するようになっている。
【0100】
上記無効画素切取部4は、上記ラインメモリ1からの画像データに対して、無効画素をマスク(削除)して、上述したLSU46に出力するようになっている。なお、上記無効画素切取部4とLSU46との間には、図3に示すようなレーザーコントローラ404が存在するが図1では説明の便宜上省略している。
【0101】
以下に、上記画像処理装置の構成の詳細について説明するが、その前にラインメモリ1と無効画素データとの関係について図4および図5を参照しながら以下に説明する。
【0102】
デジタル複写機において1ラインの画像データの基点である水平同期信号は、LSU46によって作成される。作成された水平同期信号は、画素位置カウンタとなるカウンタ3のリセットに使用される。水平同期信号の入力によってリセットされた画素位置カウンタは、クロックが入力される毎に1ずつカウントアップしていく。そして、図示しないマスク処理部では、このカウントアップされた値(以下、カウント値と称する)に基づいて無効画素を判定し、この結果、無効画素と判定した画素を一定濃度でマスクする。この場合、マスク処理を施さないと、無効画素で構成された非画像部分が出力され黒い筋が発生する等の不具合の原因となる。
【0103】
一般に、1ラインデータは、有効画像データの両サイド、すなわち主走査方向のはじめと終わりにごみデータ(無効画像データ)が含まれている。したがって、1ラインデータからごみデータを除去した有効画像データのみをラインメモリ(fifo)1に書き込むようにしなければならない。
【0104】
具体的には、図4に示すように、1ラインデータに対する画素カウンタ値(ごみ取り用カウンタ値)が、1,2,3,…,n,n+1,n+2,n+3,n+4となっている。すなわち、1ラインデータは、n+4回カウントされることになる。また、ごみデータは、主走査方向のはじめ(ごみ取り用カウンタ値が1,2)と終わり(ごみ取り用カウンタ値n+3,n+4)に対応する画素を示し、これら画素を無効画素としている。
【0105】
したがって、ラインメモリ1への有効画像データの記憶には、fifo制御用カウンタ値(1,2,3,…,n)と、fifo書き込み(WE)信号とに基づいて行われる。
【0106】
一方、ラインメモリ1は、上述したように、1ライン分の画像データ(1ラインデータ)を記憶する記憶素子であり、書込信号/WEが入力されるとアドレス1に1画素記憶し、次の書込信号/WEが入力されるとアドレス2に1画素記憶する。同様にして読出信号/REが入力される度に1画素ずつ出力するようになっている。
【0107】
ここで、ラインメモリ1に入力される書込信号/WEおよび読出信号/REの制御信号は、従来有効領域に入ったことをCPU(または専用のカウンタ回路)が検知し、アドレス制御部を経由して制御信号(ブロック図中のラインメモリ書込、読出制御信号)を出力するようになっている。
【0108】
本発明の第1画像処理装置について、図5のブロック図および図6のタイミングチャートを参照しながら以下に説明する。
【0109】
図5は、図1に示すラインメモリリード・ライト制御部2、無効画素切取部4について具体的に示した制御ブロック図を示す。ここで、図5に示す、無効画素切取部4は、図11に示す画像処理装置と同様に、有効画素開始位置記憶部141、有効画素終了位置記憶部142、比較器C、比較器D、NORゲート143、セレクタ145を備えており、各動作については図11に示す画像処理装置と同じであるので、その説明は省略する。
【0110】
上記ラインメモリリード・ライト制御部2は、リセット回路121、メモリ書き込み開始記憶部(書込開始情報記憶手段)122、メモリ読み出し開始記憶部(読出可視情報記憶手段)123、ラインメモリアドレス制御部(アドレス正誤手段)124、減算器(減算手段)A、減算器(減算手段)B、比較器(書込制御信号生成手段)A、比較器(読出制御信号生成手段)Bを備えた構成となっている。
【0111】
まず、ラインメモリ1での画像データの書き込み制御について説明する。
【0112】
上記メモリ書き込み開始記憶部122には、水平同期信号h sync から数えた有効画素の書き込み開始位置のクロック数が記憶され、必要に応じてリセット回路121に出力するようになっている。
【0113】
上記リセット回路121は、カウンタ3に入力される水平同期信号h sync と同じものが入力されるようになっており、該水平同期信号h sync が入力されてから上記メモリ書き込み開始記憶部122が記憶しているクロック数に達するまで後段のラインメモリアドレス制御部124にリセット信号RST1を出力するようになっている。
【0114】
図6のタイミングチャートでは、8クロックの間リセット信号RST1がローレベルとなり、ラインメモリアドレス制御部124をリセット状態にするようになっている。
【0115】
そして、9クロック目で、リセット信号RST1がハイレベルとなりラインメモリアドレス制御部124のリセットを解除するようになる。このタイミングで、ラインメモリアドレス制御部124は、ラインメモリ1に書き込むべきアドレスの算出を開始する。ここで、上記のメモリ書き込み開始記憶部122に記憶されているクロック数を変更することにより、リセット信号の長さを調節することができるので、ラインメモリアドレス制御部124におけるアドレスの算出開始位置を増減させることが可能となる。
【0116】
上記ラインメモリアドレス制御部124では、アドレスの算出結果により得られたアドレス信号WR addr を後段の比較器Aに出力するようになっている。
【0117】
また、上記メモリ書き込み開始記憶部122は、書込開始位置WR strt を減算器Aに出力するようになっている。
【0118】
上記減算器Aは、無効画素切取部4で使用される無効画素をカウントするカウンタ3からの無効画素カウンタ値CNT Cが入力され、入力された上記書込開始位置WR strt を減じるようになっている。つまり、上述したように、メモリ書き込み開始記憶部122に記憶されている水平同期信号h sync からラインメモリ1の書き込み開始クロック数が記憶されているので、上記書込開始位置WR strt は、クロック数である。したがって、上記減算器Aにおいて減ぜられるのは、クロック数となる。
【0119】
上記減算器Aにより従来制御に必要であったカウンタ回路の機能を代用することができる。すなわち、ラインメモリアドレス制御部124におけるカウントアップを開始する機能を、減算器Aにより、カウンタ3からの無効画素カウンタ値CNT Cに基づいて書込開始位置WR strt のクロック数を減ずることで代用することになる。
【0120】
上記減算器Aは、クロック数を減算した結減算値SUB1 outとして上記比較器Aに出力するようになっている。
【0121】
上記比較器Aは、ラインメモリアドレス制御部124からのアドレス信号WR addr と、減算器Aからの減算値SUB1 outとを比較して、等しければラインメモリ1に書込信号/WEを出力するようになっている。
【0122】
上記比較器Aにおいて、アドレス信号WR addr と減算値SUB1 outとを下位ビットのみを比較すれば、回路規模を小さくすることができる。例えば、50%縮小の場合であれば、ラインメモリ1のアドレス1,3,5,7,9,11,…に画素の書き込みが行われる。ここで、比較を下位3ビットに限定した場合、減算値SUB1 outの、すなわちカウンタの下位ビットは1,3,5,7,1,3,5,7,…の繰り返し動作となる。よって、比較器Aは、合計4個の比較器で構成すればよいことになる。すなわち、上記比較器Aは、カウント値が1,3,5,7を検知する内部比較器をそれぞれ1個(合計4個)に、内部比較器の出力の論理和をとる論理ゲート回路1つで構成できる。
【0123】
以上、ラインメモリ1における画像データの書き込み制御について説明したが、該ラインメモリ1における画像データの読み出し制御についても同様に説明できる。
【0124】
次に、ラインメモリ1における画像データの読み出し制御について説明する。
【0125】
上記メモリ読み出し開始記憶部123には、水平同期信号h sync から数えた有効画素の読み出し開始位置のクロック数が記憶されており、必要に応じてリセット回路121に出力するようになっている。
【0126】
上記リセット回路121は、カウンタ3に入力される水平同期信号h sync と同じものが入力されるようになっており、該水平同期信号h sync が入力されてからメモリ読み出し開始記憶部123が記憶しているクロック数に達するまで後段のラインメモリアドレス制御部124にリセット信号RST2を出力するようになっている。
【0127】
図6のタイミングチャートでは、3クロックの間リセット信号RST2がローレベルとなり、ラインメモリアドレス制御部124をリセット状態にするようになっている。
【0128】
そして、4クロック目で、リセット信号RST2がハイレベルとなりラインメモリアドレス制御部124のリセットを解除するようになる。このタイミングで、ラインメモリアドレス制御部124は、ラインメモリ1に書き込むべきアドレスの算出を開始する。ここで、上記のメモリ読み出し開始記憶部123に記憶されているクロック数を変更することにより、リセット信号の長さを調節することができるので、ラインメモリアドレス制御部124におけるアドレスの算出開始位置を増減させることが可能となる。
【0129】
上記ラインメモリアドレス制御部124では、アドレスの算出結果により得られたアドレス信号RD addr を後段の比較器Bに出力するようになっている。
【0130】
また、上記メモリ読み出し開始記憶部123は、読出開始位置RD strt を減算器Bに出力するようになっている。
【0131】
上記減算器Bは、無効画素切取部4で使用される無効画素をカウントするカウンタ3からの無効画素カウンタ値CNT Cが入力され、入力された上記読出開始位置RD strt を減じるようになっている。つまり、上述したように、メモリ読み出し開始記憶部123に記憶されている水平同期信号h sync からラインメモリ1の読み出し開始までのクロック数が記憶されているので、上記読出開始位置RD strt は、クロック数である。したがって、上記減算器Bにおいて減ぜられるのは、クロック数となる。
【0132】
上記減算器Bにより従来制御に必要であったカウンタ回路の機能を代用することができる。すなわち、ラインメモリアドレス制御部124におけるカウントアップを開始する機能を、減算器Bにより、カウンタ3からの無効画素カウンタ値CNT Cに基づいて読出開始位置RD strt のクロック数を減ずることで代用することになる。
【0133】
上記減算器Bは、クロック数を減算した結果、減算値SUB2 outとして上記比較器Bに出力するようになっている。
【0134】
上記比較器Bは、ラインメモリアドレス制御部124からのアドレス信号RD addr と、減算器Bからの減算値SUB2 outとを比較して、等しければラインメモリ1に読出信号/REを出力するようになっている。
【0135】
なお、画像データに対する処理が縮小処理の場合には、読出信号/REは間引かれることはない。また、画像データに対する処理が拡大処理の場合には、書込信号/WEは間引かれることはない。
【0136】
上述したように、ラインメモリリード・ライト制御部2において生成された制御信号である書込信号/WEに基づいてラインメモリ1に画像データが書き込まれ、制御信号である読出信号/REに基づいてラインメモリ1に書き込まれた画像データが読み出される。
【0137】
読み出された画像データは出力画像データOUT data として無効画素切取部4内のセレクタ145に入力され、NORゲート143からの画像有効領域信号SELに基づいて、入力された画像データが無効画素領域である場合には、画像マスクデータMSK data を印刷データV data として出力し、入力された画像データが無効画素領域でない場合には、入力された画像データを印刷データV dataとして出力する。
【0138】
上記構成の画像処理装置によれば、従来、ラインメモリ1に対する画像の書込/読出を制御する制御信号である書込信号/WEと読出信号/REとを生成するために、それぞれ別々に必要であったカウンタを、減算器A、Bで実現するようになっている。
【0139】
これにより、カウンタを構成する回路よりも規模の小さい減算器を用いるようになるので、上記構成の画像処理装置の回路規模を小さくすることができる。
【0140】
本発明の第2の画像処理装置について図7に示すブロック図および図8に示すタイミングチャートを参照しながら以下に説明する。
【0141】
上記第2の画像処理装置は、図7に示すように、図5に示す第1画像処理装置のラインメモリリード・ライト制御部2に代えて、ラインメモリリード・ライト制御部12を備えている。なお、ラインメモリ1、カウンタ3、無効画素切取部4については、前記第1画像処理装置と同じであるので、詳細な説明は省略する。また、第1画像処理装置と同一機能を有する部材には、同一符号を付記し、その説明は省略する。なお、本実施の形態に係る第2の画像処理装置の無効画素切取部4に含まれる比較器Eおよび比較器Fは、前述の第1の画像処理装置の無効画素切取部4に含まれる比較器Cおよび比較器Dに相当する。
【0142】
上記ラインメモリリード・ライト制御部12は、メモリ書き込み開始記憶部122、メモリ書き込み間隔記憶部(書込間隔記憶手段)221、メモリ読み出し開始記憶部123、メモリ読み出し間隔記憶部(読出間隔記憶手段)222、比較器(第1〜第4制御信号生成手段)A〜D、ゲートA、ゲートBを備えた構成となっている。
【0143】
まず、ラインメモリ1での画像データの書き込み制御について説明する。本制御では、カウンタ3、メモリ書き込み開始記憶部122、メモリ書き込み間隔記憶部221、比較器A、比較器B、ゲートAが用いられる。
【0144】
すなわち、上記比較器Aは、カウンタ3の出力する無効画素カウンタ値CNT Cと、メモリ書き込み開始記憶部122からの書込開始位置WR strt とを比較する。ここで、メモリ書き込み開始記憶部122には、水平同期信号h sync からのクロック数が記憶されている。
【0145】
上記比較器Aにおいて、比較結果が等しければ、後段にあるゲートAに通過信号である書込開始位置信号WR area を0として出力し、比較器Bからの比較結果DSP wr をラインメモリ1の書込信号/WEとして出力する。一方、比較器Aは、比較結果が等しくなければ、後段にあるゲートAに通過信号である書込開始位置信号WR area を1として出力し、この1をラインメモリ1の書込信号/WEとして出力する。
【0146】
例えば、メモリ書き込み開始記憶部122に3が記憶されていたら3クロック目に比較器Aが0を出力し、比較器Bの出力がゲートAを通過してラインメモリ1に出力される制御となる。
【0147】
上記のゲートAは、ANDゲートやORゲート等のような論理ゲートではなく、入力Aと制御端子Bを持ち、制御端子Bに0が入った時入力Aを出力するゲート回路である。すなわち、上記のゲートAから出力されるのは、『0』か『1』の何れかである。
【0148】
上記比較器Bは、カウンタ3からの無効画素カウンタ値CNT Cと、メモリ書き込み間隔記憶部221からの設定値WR ctcleが入力される。なお、上記メモリ書き込み間隔記憶部221は、ラインメモリ1への画像データの書き込み間隔を記憶している。ここでは、水平同期信号h sync に基づいたクロック数が記憶されている。
【0149】
従って、上記比較器Bは、メモリ書き込み間隔記憶部221からの設定値WR ctcleと、カウンタ3からの無効画素カウンタ値CNT Cとのそれぞれの下位ビットを比較して同じ値ならば間欠的な比較結果DSP wr を生成する。
【0150】
例えば、メモリ書き込み間隔記憶部221に記憶されている数が1であり、無効画素カウンタ値CNT Cの下位ビットとして1ビットのみを抽出した場合を考える。この場合、比較器Bは、レジスタ値1とカウンタ最下位ビットを比較しカウンタの最下位ビットが1であれば、比較結果DSP wr を0として出力する。
【0151】
つまり、カウントアップ2回に対して1回0を出力する波形になるので、50%縮小時の制御となっている。なお、メモリ書き込み間隔記憶部221に記憶されている数に対してカウンタのビット数が大きくなると縮小率も大きくなる。例えば記憶部の数が4であれば、縮小率を25%以下とし、記憶部の数が8であれば、縮小率を12.5%以下にする。
【0152】
しかしながら、このままでは2の階乗分の1の制御しかできないが、カウンタの下位ビットを複数選択し論理和、論理積を取ることで、縮小率を可変とすることができる。
【0153】
また、カウンタの選択ビット、論理和、論理積の組み合わせを操作パネルにて可変とする制御を加えると固定倍率ではなく変倍率を自在に設定できる画像処理装置とすることができる。
【0154】
上記ラインメモリ1は、ゲートAから出力される書込信号/WEが0であれば、画像データを書き込み、書込信号/WEが1であれば、画像データを書き込まないようになっている。つまり、ラインメモリ1は、ゲートAから出力される『0』あるいは『1』の何れかの信号によって画像データの書き込み制御が行われていることになる。
【0155】
次に、ラインメモリ1での画像データの読み出し制御について説明する。なお、この画像データの読み出し制御は、上述した画像データの書き込み制御とほとんど同じ制御が行われる。つまり、本制御は、メモリ読み出し開始記憶部123、メモリ読み出し間隔記憶部222、比較器C、比較器DおよびゲートBを用いて行われる。
【0156】
すなわち、上記比較器Cは、カウンタ3の出力する無効画素カウンタ値CNT Cと、メモリ読み出し開始記憶部123からの読出開始位置RD strt とを比較する。ここで、メモリ読み出し開始記憶部123には、水平同期信号h sync からのクロック数が記憶されている。
【0157】
上記比較器Cにおいて、比較結果が等しければ、後段にあるゲートBに通過信号である読出開始位置信号RD_area を0として出力し、比較器Dからの比較結果DSP _rdをラインメモリ1の読出信号/REとして出力する。一方、比較器Cは、比較結果が等しくなければ、後段にあるゲートBに通過信号である読出開始位置信号RD_area を1として出力し、この1をラインメモリ1の読出信号/REとして出力する。
【0158】
例えば、メモリ読み出し開始記憶部123に3が記憶されていたら3クロック目に比較器Cが0を出力し、比較器Cの出力がゲートBを通過してラインメモリ1に出力される制御となる。
【0159】
上記のゲートBは、上述のゲートAと同様に、ANDゲートやORゲート等のような論理ゲートではなく、入力Aと制御端子Bを持ち、制御端子Bに0が入った時入力Aを出力するゲート回路である。すなわち、上記のゲートBから出力されるのは、『0』か『1』の何れかである。
【0160】
上記比較器Dは、カウンタ3からの無効画素カウンタ値CNT Cと、メモリ読み出し間隔記憶部222からの設定値RD cycleが入力される。なお、上記メモリ読み出し間隔記憶部222は、ラインメモリ1への画像データの読み出し間隔を記憶している。ここでは、水平同期信号h sync に基づいたクロック数が記憶されている。
【0161】
従って、上記比較器Dは、メモリ読み出し間隔記憶部222からの設定値RD cycleと、カウンタ3からの無効画素カウンタ値CNT Cとのそれぞれの下位ビットを比較して同じ値ならば間欠的な比較結果DSP rd を生成する。
【0162】
上記ラインメモリ1は、ゲートBから出力される読出信号/REが0であれば、画像データの読み出しを行い、読出信号/REが1であれば、画像データの読み出しを行わないようになっている。つまり、ラインメモリ1は、ゲートBから出力される『0』あるいは『1』の何れかの信号によって画像データの読出し制御が行われていることになる
【0163】
上記ラインメモリリード・ライト制御部12の比較器Bと比較器Cとを用いずに、一定の周期で0信号を発生する構成としてもよい。この構成を含む例として、図9に示す第3の画像処理装置がある。この第3の画像処理装置について、図9に示すブロック図および図10に示すタイミングチャートを参照しながら以下に説明する。
【0164】
上記第3の画像処理装置は、図7に示す第2の画像処理装置のラインメモリリード・ライト制御部12に代えて、図9に示すように、ラインメモリリード・ライト制御部22を備え、その他の構成は、上記第2の画像処理装置と同じである。
【0165】
上記ラインメモリリード・ライト制御部22は、図9に示すように、図7に示すラインメモリリード・ライト制御部12の比較器Bおよび比較器Cに代えて、周期信号発生回路223を備えている。
【0166】
上記周期信号発生回路223は、一定の周期で0信号を発生する回路であり、たとえば1個のフリップフロップで構成することが考えられる。このフリップフロップは、クロックが入力されると一定の周期で0レベルとなる信号を出力するようになっている。このフリップフロップの出力は、ゲートAあるいはゲートBに入力される。
【0167】
ここで、ラインメモリ1への画像データの書き込み制御の場合、ゲートAは、図10のタイミングチャートに示すように、1クロックおきに信号レベルが『0』である0信号を出力する50%縮小の信号を生成するようになっている。このようなフリップフロップを複数用いて規模の小さいカウンタを作成し、出力の論理和と論理積とを組み合わせれば、2画素に一回の書き込みに限らず、変倍率を変更することができる。変倍率を変更する場合は、メモリ書き込み間隔記憶部221に周期信号発生回路223内部のカウンタのビット出力情報(どのビットを出力するかという選択設定情報)を記憶させておく必要があり、必要に応じて設定値WR ctcleとして周期信号発生回路223に出力するようにする。ここで、作成するカウンタも1ライン分をカウントするサイズは必要ないので従来制御より回路規模は大きくならない。
【0168】
ここで、図10のタイミングチャートに示すように、周期信号発生回路223からの出力信号DSP wr は、ゲートAの出力である書込信号/WE(図8のタイミングチャート)と同じである。つまり、周期信号発生回路223からの出力信号DSP wr は、ゲートAによって画像の有効領域(比較器Aからの書込開始位置信号WR area が0レベルである区間)だけ、通過するように制御され、ラインメモリ1に書込信号/WEとして出力される。
【0169】
次に、ラインメモリ1からの画像データの読み出し制御の場合、上述した書き込み制御の場合と同様に、まず、比較器Dはカウンタ3の出力する無効画素カウンタ値CNT Cとメモリ読み出し開始記憶部123からの読出開始位置RD strt とを比較する。次に、比較器Dの比較において、両方の値が等しいという結果が得られれば、ゲートBに通過信号である読出開始位置信号RD area を出力する。
【0170】
このゲートBには、上記の読出開始位置信号RD area の他に、周期信号発生回路223からの出力信号DSP rd が入力される。この出力信号DSP rd は、読出信号/REと同じ波形の信号である。つまり、周期信号発生回路223からの出力信号DSP rd は、ゲートDによって画像の有効領域(比較器Dからの読出開始位置信号RD area が0レベルである区間)だけ、通過するように制御され、ラインメモリ1に読出信号/REとして出力される。
【0171】
以上のように、本発明の画像処理装置によれば、ラインメモリのアドレスカウンタと画素位置カウンタとを共通のカウンタ回路を使用することで、ラインメモリ数の増大に伴う回路規模の増大を抑え、回路の簡略化、制御の簡略化を図ることができる。
【0172】
また、本発明の画像処理装置は、1ライン分の画像データを記憶するラインメモリと、ライン画像データの基点であることを示す水平同期信号と、ラインメモリのアドレスを制御するラインメモリアドレス制御手段と、前記ラインメモリの書き込み開始を記憶する書き込み開始記憶手段と、前記ラインメモリの読み出し開始を記憶する読み出し開始記憶手段と、ラインメモリの不要な画像をマスクする為に用いられるごみ取りカウント手段を有する画像処理装置において、前記ラインメモリに画像データを書き込む制御として、前記水平同期信号と前記記憶手段の値に基づいて前記ラインメモリアドレス制御手段にリセット信号を出力する手段と、前記ごみ取りカウント値から前記書き込み記憶部の差を取った値と、ラインメモリアドレス制御部が出力する値を比較した結果からラインメモリアドレスの書き込みを許可することを特徴とした画像処理装置。
【0173】
上記の構成によれば、従来は、ラインメモリの書き込み専用のカウンタを使用して、書き込み制御を行っていたが、ラインメモリのごみ取り用に使用していたカウンタ値を参照し、専用カウンタの代わりに回路規模の小さい減算器を使用することで、回路規模の縮小、簡略化を図ることが出来る。
【0174】
また、本発明の画像処理装置は、1ライン分の画像データを記憶するラインメモリと、ライン画像データの基点であることを示す水平同期信号と、ラインメモリのアドレスを制御するラインメモリアドレス制御手段と、前記ラインメモリの書き込み開始を記憶する書き込み開始記憶手段と、前記ラインメモリの読み出し開始を記憶する読み出し開始記憶手段と、ラインメモリの不要な画像をマスクする為に用いられるごみ取りカウント手段を有する画像処理装置において、前記ラインメモリから画像データを読み出す制御として、前記水平同期信号と前記記憶手段の値に基づいて前記ラインメモリアドレス制御手段にリセット信号を出力する手段と、前記ごみ取りカウント値から前記読み出し記憶部の差を取った値と、ラインメモリアドレス制御部が出力する値を比較した結果からラインメモリアドレスの読み出しを許可することを特徴とした画像処理装置。
【0175】
上記の構成によれば、従来は、ラインメモリの読み出し専用のカウンタを使用して、読み出し制御を行っていたが、ラインメモリのごみ取り用に使用していたカウンタ値を参照し、専用カウンタの代わりに回路規模の小さい減算器を使用することで、回路規模の縮小、簡略化を図ることが出来る。
【0176】
また、本発明の画像処理装置は、1ライン分の画像データを記憶するラインメモリと、ライン画像データの基点であることを示す水平同期信号と、ラインメモリのアドレスを制御するラインメモリアドレス制御手段と、前記ラインメモリの書き込み開始を記憶する書き込み開始記憶手段と、前記ラインメモリの読み出し開始を記憶する読み出し開始記憶手段と、前記ラインメモリの書き込みアドレスを記憶する書き込み間隔記憶手段と、前記ラインメモリの読み出しアドレスを記憶する読み出し間隔記憶手段と、ラインメモリの不要な画像をマスクする為に用いられるごみ取りカウント手段を有する画像処理装置において、前記ラインメモリに画像データを書き込む制御として、前記書き込みアドレス記憶部とカウンタの値を比較した結果が等しく、かつ、ラインメモリ書き込み開始位置以降である場合、ラインメモリアドレスの書き込みを許可することを特徴とした画像処理装置。
【0177】
上記の構成によれば、従来は、ラインメモリの書き込み専用のカウンタを使用して、書き込み制御を行っていたが、ラインメモリのごみ取り用に使用していたカウンタ値を参照し、専用カウンタの代わりに回路規模の小さい比較器を使用することで、回路規模の縮小、簡略化を図ることが出来る。
【0178】
さらに、本発明の画像処理装置は、1ライン分の画像データを記憶するラインメモリと、ライン画像データの基点であることを示す水平同期信号と、ラインメモリのアドレスを制御するラインメモリアドレス制御手段と、前記ラインメモリの書き込み開始を記憶する書き込み開始記憶手段と、前記ラインメモリの読み出し開始を記憶する読み出し開始記憶手段と、前記ラインメモリの書き込みアドレスを記憶する書き込み間隔記憶手段と、前記ラインメモリの読み出しアドレスを記憶する読み出し間隔記憶手段と、ラインメモリの不要な画像をマスクする為に用いられるごみ取りカウント手段を有する画像処理装置において、前記ラインメモリから画像データを読み出す制御として、前記書き込みアドレス記憶部とカウンタの値を比較した結果が等しく、かつ、ラインメモリ読み出し開始位置以降である場合、ラインメモリアドレスの読み出しを許可することを特徴とした画像処理装置。
【0179】
上記の構成によれば、従来は、ラインメモリの読み出し専用のカウンタを使用して、読み出し制御を行っていたが、ラインメモリのごみ取り用に使用していたカウンタ値を参照し、専用カウンタの代わりに回路規模の小さい比較器を使用することで、回路規模の縮小、簡略化を図ることが出来る。
【0180】
【発明の効果】
本発明の画像処理装置は、以上のように、1ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて、1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし、上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込/読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段とを備え、減算手段の出力値に基づいて上記ラインメモリへの画像データの書き込みを制御する制御信号を生成する構成である。
【0181】
それゆえ、画像データ書込/読出制御手段が、無効画素カウント手段によるカウント値に基づいて、ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成することで、従来、無効画素カウント手段とは別に、ラインメモリに対する画像データの書込および読出を制御する制御信号を生成するために必要であったカウント手段(ラインメモリのアドレスカウンタ)を設ける必要がなくなる。
【0182】
これにより、ラインメモリのアドレスカウンタと画素位置カウンタ(無効画素カウント手段)とを共通化することができるので、ラインメモリ数の増大に伴う回路規模の増大を抑え、回路の簡略化、制御の簡略化を図ることができるという効果を奏する。
【0183】
具体的には、上記ラインメモリのアドレスをカウントするために、カウンタ回路よりも回路規模の小さい減算器を用いることが考えられる。この減算器を用いることで、画像処理装置における回路規模の縮小化、簡略化をさらに図ることができるという効果を奏する。
【0184】
本発明の他の画像処理装置は、以上のように、1ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、画像データ書込/読出制御手段は、水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、水平同期信号と上記書込開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリへの画像データの書込アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリへの画像データの書き込みを制御する書込制御信号を生成する書込制御信号生成手段とを備えた構成となっている。
【0185】
また、本発明のさらに他の画像処理装置は、1ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、画像データ書込/読出制御手段は、水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記水平同期信号と上記読出開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリからの画像データの読出アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリからの画像データの読み出しを制御する読出制御信号を生成する読出制御信号生成手段とを備えた構成となっている。
【0186】
それゆえ、例えばカウンタ回路として8ビットカウンタでは、96ゲート必要であるのに対して、8ビット減算器では40ゲートのゲート数がそれぞれ必要である。したがって、書込制御カウンタ(書込用のアドレスカウンタ)と読込制御カウンタ(読込用のアドレスカウンタ)とがそれぞれ減算器に変わることで、1ラインメモリにつき、(96−40)×2=112ゲートの削減になる。
【0187】
しかも、ラインメモリは複数個必要であるので、一つのラインメモリに対して書込と読込の回路とが必要となるので、ラインメモリを例えば50ライン分持つ場合には、112×50=5600ゲートの削減となり、回路の簡略化とコストダウンとを図ることができるという効果を奏する。
【0188】
また、本発明のさらに他の画像処理装置は、1ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、画像データの書込制御を行う場合には、上記画像データ書込/読出制御手段として、水平同期信号からラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記ラインメモリへの画像データの書込間隔を記憶する書込間隔記憶手段と、上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第1制御信号を出力する第1制御信号生成手段と、上記書込間隔と上記無効画素カウント手段からのカウント値とを比較し、該書込間隔と該カウント値とが等しいときに、ラインメモリへの画像データの書込を制御する第2制御信号を出力する第2制御信号生成手段とを備え、上記第1制御信号生成手段からの第1制御信号の出力のタイミングに基づいて、上記第2制御信号生成手段から出力される第2制御信号をラインメモリに出力する構成である。
【0189】
また、本発明のさらに他の画像処理装置は、以上のように、1ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、画像データの読出制御を行う場合には、上記画像データ書込/読出制御手段として、水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記ラインメモリへの画像データの読出間隔を記憶する読出間隔記憶手段と、上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第3制御信号を出力開始する第3制御信号生成手段と、上記読出間隔と上記無効画素カウント手段からのカウント値とを比較し、該読出間隔と該カウント値とが等しいときに、ラインメモリへの画像データから読出を制御する第4制御信号を出力する第4制御信号生成手段とを備え、上記第3制御信号生成手段からの第3制御信号の出力のタイミングに基づいて、上記第4制御信号生成手段から出力される第4制御信号をラインメモリに出力する構成である。
【0190】
それゆえ、上記第1〜第4制御信号生成手段は、何れも入力信号を比較し、この比較結果に基づいて制御信号を出力するようになっており、リセット信号によってリセット動作を行う必要ない。つまり、上記の構成では、水平同期信号に基づいてリセット信号を生成するリセット回路を必要としないので、画像処理装置のトータルとしての回路の簡略化とコストダウンとを図ることができるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の画像処理装置の概略構成ブロック図である。
【図2】図1に示す画像処理装置を適用したデジタル複写機の概略構成図である。
【図3】図2に示すデジタル複写機の制御ブロック図である。
【図4】ラインメモリとごみデータ(無効画素データ)との関係を示す説明図である。
【図5】図1に示すラインメモリの書き込みおよび読み出し制御を行う制御部の一例を示す制御ブロック図である。
【図6】図5に示す制御ブロック図における各種信号のタイミングチャートである。
【図7】図1に示すラインメモリの書き込みおよび読み出し制御を行う制御部の他の例を示す制御ブロック図である。
【図8】図7に示す制御ブロック図における各種信号のタイミングチャートである。
【図9】図1に示すラインメモリの書き込みおよび読み出し制御を行う制御部のさらに他の例を示す制御ブロック図である。
【図10】図9に示す制御ブロック図における各種信号のタイミングチャートである。
【図11】従来のラインメモリの書き込みおよび読み出し制御を行う制御部の制御ブロック図である。
【図12】図11に示す制御ブロック図における各種信号のタイミングチャートである。
【符号の説明】
1 ラインメモリ
2 ラインメモリリード・ライト制御部(画像データ書込/読出制御手段)
3 カウンタ(無効画素カウント手段)
4 無効画素切取部(無効画像切取り手段)
12 ラインメモリリード・ライト制御部(画像データ書込/読出制御手段)
22 ラインメモリリード・ライト制御部(画像データ書込/読出制御手段)
121 リセット回路
122 メモリ書き込み開始記憶部(書込開始情報記憶手段)
123 メモリ読み出し開始記憶部(読出開始情報記憶手段)
124 ラインメモリアドレス制御部(アドレス制御手段)
221 メモリ書き込み間隔記憶部(書込間隔記憶手段)
222 メモリ読み出し間隔記憶部(読出間隔記憶手段)
223 周期信号発生回路
A 減算器(減算手段)
B 減算器(減算手段)
A 比較器(書込制御信号生成手段)
B 比較器(読出制御信号生成手段)
A 比較器(第1制御信号生成手段)
B 比較器(第2制御信号生成手段)
C 比較器(第3制御信号生成手段)
D 比較器(第4制御信号生成手段)[0001]
BACKGROUND OF THE INVENTION
The present invention provides means for reading a document line by line in the main scanning direction, cutting out invalid pixels from the obtained image data for one line using a pixel counter, and storing only an effective image area in a line memory. The present invention relates to an image processing apparatus such as a digital copier provided.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a digital copying machine, which is a type of image processing apparatus, image data corresponding to a document read by a CCD (Charge Coupled Device) is AD converted, stored in a memory, and image data stored in the memory Various image processes are performed on the image. The image data stored in the memory is subjected to image processing and then output as print data from the laser system unit (LSU).
[0003]
As the memory, a first-in first-out line memory is often used to save capacity. The timing of reading and writing data in the line memory is performed by the line memory read / write control unit.
[0004]
In addition, before the image data subjected to the image processing is output as print data from the LSU, it is necessary to delete (mask) an invalid image area obtained by CCD or image processing in the main scanning direction. .
[0005]
Here, the image data writing / reading process and the image data masking process in the line memory in the conventional digital copying machine will be described below with reference to FIGS.
[0006]
11 shows a block diagram of a line memory read / write control unit in the conventional image processing apparatus, and FIG. 12 shows a timing chart of various signals in the line memory read / write control unit shown in FIG. Note that the numbers surrounded by ◯ shown in FIG. 11, for example, {circle around (1)}, etc. correspond to the numbers surrounded by ◯ added to each signal of the timing chart shown in FIG. 12.
[0007]
In the line memory / write control unit, as shown in FIG. When sync is input, the counter C starts counting up and an invalid pixel counter value CNT indicating the count value. C is output to the comparator C and the comparator D in the subsequent stage.
[0008]
The comparator C includes the invalid pixel counter value CNT. In addition to C, effective pixel start information AREA output from the effective pixel start position storage unit (register) strt is input. This effective pixel start information AREA strt is the horizontal sync signal h The number of clocks from sync to the start of the valid region is used. Thereby, the comparator C outputs the effective area start signal sel1 when the count value becomes larger than the start position of the effective pixel.
[0009]
On the other hand, the comparator D receives the invalid pixel counter value CNT. In addition to C, effective pixel end position information AREA output from the effective pixel end position storage unit (register) enc is entered. This effective pixel end position information AREA enc is the horizontal sync signal h The number of clocks from sync to the end of the valid region is used. Thereby, the comparator D outputs the effective area end signal sel2 when the count value becomes larger than the end position of the effective pixel.
[0010]
The effective area start signal sel1 and the effective area end signal sel2 are obtained by negating the logical sum by a subsequent NOR gate, and this is output to the selector as an image effective area signal SEL. Here, the image effective area signal SEL becomes a control signal in the selector. The selector selects output image data OUT from a line memory described later. data and image mask data MSK from a mask processing unit (not shown) data is input, and if the image is determined to be an effective area based on the image effective area signal SEL, the output image data OUT data is the print data V output as data, and if it is determined that it is outside the effective region, it is determined as an invalid pixel, and the image mask data MSK Mask the image with data and print the masked image data as print data V Output as data.
[0011]
Horizontal sync signal h In addition to the counter C, sync is input to the reset circuit.
[0012]
The reset circuit includes memory write start information (horizontal synchronization signal h) from a memory write start storage unit (register). The number of delayed clocks from sync) is input, and the reset signal RST1 is output to the subsequent line memory address control unit (magnification control) at a timing delayed based on this memory write start information. For example, when “8” is stored as the delay clock number in the memory write start storage unit, the horizontal synchronization signal h is sent from the reset circuit to the line memory address control unit. The reset signal RST1 is input for 8 clocks from sync. In other words, the line memory address control unit performs the horizontal synchronization signal h. After the sync is input, the write address starts counting up from 9 clocks.
[0013]
Further, the reset circuit includes memory read start information (horizontal synchronization signal h) from the memory read start storage unit (register). The number of delayed clocks from sync) is input, and a reset signal RST2 is output to the subsequent line memory address control unit (magnification control) at a timing delayed based on this memory read start information.
[0014]
The line memory address control unit is a part that generates an address signal for writing and reading image data to and from the line memory based on the input reset signal RST1 and reset signal RST2. The address signal for writing (address signal WR generated here) addr) is input to the comparator A at the subsequent stage, and an address signal for reading (address signal RD) addr) is input to the comparator B at the subsequent stage.
[0015]
In the line memory address control unit, for example, when 50% scaling processing is performed, if control is performed such that 1, 3, 5 and a write signal are generated, the line memory has half the number of pixels of the input image. So that the address signal WR Generates addr.
[0016]
The reset signal RST1 from the reset circuit is output to the counter A separately from the line memory address control unit, and the reset signal RST2 is output to the counter B provided separately from the counter A.
[0017]
The counter A starts counting up when the reset signal RST1 is released, and the write control counter value CNT A is output to the comparator A. The counter B starts counting up when the reset signal RST2 is canceled, and the read control counter value CNT B is output to the comparator B.
[0018]
The comparators A and B are composed of a plurality of comparators and an OR gate.
[0019]
The comparator A has a write control counter value CNT. A and address signal WR addr and the write signal / WE are output to the line memory. That is, the comparator A is valid when the counter value is 1 and 1 and 3 are stored in a line memory storage register (not shown), and valid when the counter value is 3. It consists of a comparator and a gate for taking the logical sum of the outputs of the comparator. Thus, a circuit that outputs the write signal / WE when the counter is 1 or 3 can be configured.
[0020]
Similarly, the comparator B outputs the read control counter value CNT. B and address signal RD addr and the read signal / RE are output to the line memory.
[0021]
In the line memory, the writing start and reading start of image data are controlled independently, and the horizontal synchronization signal h Since it is necessary to make it arbitrarily variable from sync, dedicated counters (counter A and counter B) are required for writing and reading.
[0022]
Here, the comparator A has a write control counter value CNT which is a count value of the counter A. A and the address signal WR, which is a write address signal controlled by thinning, output from the line memory address control unit Compare with addr. In general, the comparison between the two is often performed by reducing the circuit scale by using only the lower bits.
[0023]
In the above comparator A, the write control counter value CNT A and address signal WR If addr is the same (the lower bits are the same), the write signal / WE is output to the line memory.
[0024]
When the line memory receives the write signal / WE, the input image data IN Store data.
[0025]
Similarly, in the comparator B, the read control counter value CNT which is the count value of the counter B Thinning-controlled address signal RD output from B and the line memory address control unit For example, if the lower bits are the same, the read signal / RE is output to the line memory.
[0026]
When the line memory receives the read signal / RE, the line memory outputs the stored image data to the output image data OUT. Read as data. The read image data is input to the selector, where it is determined whether it is a valid area or an invalid area based on the image valid area signal SEL. output as data, and if it is an invalid area, it is masked and the mask data is printed Output as data.
[0027]
[Problems to be solved by the invention]
However, since the conventional image processing apparatus uses different reset signals for the address counter and the pixel position counter used in writing / reading image data to / from the line memory, the counter circuit ( Counter A, counter B, and counter C) must be provided separately.
[0028]
In general, a plurality of line memories exist in the image processing apparatus, and each stores image data for filters and electronic scaling. For this reason, when each of the plurality of line memories has a counter circuit and performs a specific reset control, various problems such as an increase in circuit scale, a complicated circuit, and complicated control have been caused.
[0029]
The present invention has been made to solve the above-described problems, and its object is to increase the number of line memories by using a common counter circuit for the line memory address counter and the pixel position counter. An object of the present invention is to provide an image processing apparatus capable of suppressing an increase in circuit scale and simplifying a circuit and simplifying control.
[0030]
[Means for Solving the Problems]
In order to solve the above problems, an image processing apparatus of the present invention stores a line memory for storing image data for one line, and image data writing / reading for controlling writing and reading of image data to and from the line memory. A control unit, an invalid pixel counting unit that counts invalid pixels that are invalid image regions of image data for one line based on a horizontal synchronization signal indicating a base point of line image data, and the invalid pixel counting unit. Invalid image cutting means for cutting out the invalid image area from the image data stored in the line memory by setting the counted invalid pixel as an invalid image area, and the image data writing / reading control means includes the invalid pixel counting means Control to control writing and reading of image data to the line memory based on the count value of Writing start information storage means for generating a signal, and the image data writing / reading control means stores the number of clocks from the horizontal synchronization signal to the start of writing of the image data to the line memory as writing start information; Subtracting means for subtracting the number of clocks stored in the writing start information storage means based on the value counted by the invalid pixel counting means, and based on the output value of the subtracting means, A control signal for controlling writing is generated from among control signals for controlling writing and reading of image data.
In order to solve the above problems, an image processing apparatus of the present invention stores a line memory for storing image data for one line, and image data writing / reading for controlling writing and reading of image data to and from the line memory. A control unit, an invalid pixel counting unit that counts invalid pixels that are invalid image regions of image data for one line based on a horizontal synchronization signal indicating a base point of line image data, and the invalid pixel counting unit. Invalid image cutting means for cutting out the invalid image area from the image data stored in the line memory by setting the counted invalid pixel as an invalid image area, and the image data writing / reading control means includes the invalid pixel counting means Control to control writing and reading of image data to the line memory based on the count value of Writing start information storage means for generating a signal, and the image data writing / reading control means stores the number of clocks from the horizontal synchronization signal to the start of writing of the image data to the line memory as writing start information; A reset circuit that generates a reset signal based on the horizontal synchronization signal and the number of clocks stored in the write start information storage means, and the reset signal generated by the reset circuit is input to the reset circuit Address control means for outputting an address control signal for controlling the write address of the image data to the line memory at the timing when the signal is released, and the number of clocks stored in the write start information storage means is invalidated. A subtracting means for subtracting based on the value counted by the pixel counting means, and an address output from the address control means. Control for controlling writing of control signals for controlling writing and reading of image data to and from the line memory based on the comparison result Write control signal generating means for generating a write control signal as a signal is provided.
In order to solve the above problems, an image processing apparatus of the present invention stores a line memory for storing image data for one line, and image data writing / reading for controlling writing and reading of image data to and from the line memory. A control unit, an invalid pixel counting unit that counts invalid pixels that are invalid image regions of image data for one line based on a horizontal synchronization signal indicating a base point of line image data, and the invalid pixel counting unit. Invalid image cutting means for cutting out the invalid image area from the image data stored in the line memory by setting the counted invalid pixel as an invalid image area, and the image data writing / reading control means includes the invalid pixel counting means Control to control writing and reading of image data to the line memory based on the count value of A read start information storage means for generating a signal, and the image data write / read control means stores the number of clocks from the horizontal synchronization signal to the start of reading of the image data from the line memory as read start information; A reset signal is generated based on the horizontal synchronization signal and the number of clocks stored in the readout start information storage means. And an address for outputting an address control signal for controlling the read address of the image data from the line memory at a timing when the reset signal generated by the reset circuit and the reset circuit is input. A control means; a subtraction means for subtracting the number of clocks stored in the readout start information storage means based on a value counted by the invalid pixel counting means; an address control signal output from the address control means; The value subtracted by the subtractor means is compared, and based on the comparison result, a read control signal is used as a control signal for controlling reading out of control signals for controlling writing and reading of image data from the line memory. And a read control signal generating means for generating.
In order to solve the above problems, an image processing apparatus of the present invention stores a line memory for storing image data for one line, and image data writing / reading for controlling writing and reading of image data to and from the line memory. A control unit, an invalid pixel counting unit that counts invalid pixels that are invalid image regions of image data for one line based on a horizontal synchronization signal indicating a base point of line image data, and the invalid pixel counting unit. Invalid image cutting means for cutting out the invalid image area from the image data stored in the line memory by setting the counted invalid pixel as an invalid image area, and the image data writing / reading control means includes the invalid pixel counting means Control to control writing and reading of image data to the line memory based on the count value of Writing start information storage means for generating a signal, and the image data writing / reading control means stores the number of clocks from the horizontal synchronization signal to the start of writing of the image data to the line memory as writing start information; The writing interval storage means for storing the writing interval of the image data to the line memory, the number of clocks stored in the writing start information storage means and the count value from the invalid pixel counting means are compared. The first control signal generating means for starting to output the first control signal when the number of clocks and the count value are equal are compared with the writing interval and the count value from the invalid pixel counting means. As a control signal for controlling writing among control signals for controlling writing and reading of image data to and from the line memory when the count interval is equal to the count interval Second control signal generating means for outputting two control signals, and second output from the second control signal generating means based on the output timing of the first control signal from the first control signal generating means. The control signal is output to the line memory.
In order to solve the above problems, an image processing apparatus of the present invention stores a line memory for storing image data for one line, and image data writing / reading for controlling writing and reading of image data to and from the line memory. A control unit, an invalid pixel counting unit that counts invalid pixels that are invalid image regions of image data for one line based on a horizontal synchronization signal indicating a base point of line image data, and the invalid pixel counting unit. Invalid image cutting means for cutting out the invalid image area from the image data stored in the line memory by setting the counted invalid pixel as an invalid image area, and the image data writing / reading control means includes the invalid pixel counting means Control to control writing and reading of image data to the line memory based on the count value of A read start information storage means for generating a signal, and the image data write / read control means stores the number of clocks from the horizontal synchronization signal to the start of reading of the image data from the line memory as read start information; Read interval storage means for storing the read interval of the image data to the line memory, the number of clocks stored in the read start information storage means and the count value from the invalid pixel count means are compared, and the number of clocks Third control signal generating means for starting to output a third control signal when the count value is equal, the readout interval and the count value from the invalid pixel counting means are compared, and the readout interval and the count value As control signals for controlling reading out of control signals for controlling writing and reading of image data to and from the line memory when Fourth control signal generating means for outputting four control signals, and a fourth output from the fourth control signal generating means based on the output timing of the third control signal from the third control signal generating means. The control signal is output to the line memory.
In order to solve the above problems, the image processing apparatus of the present invention records image data for one line. A line memory to be stored, image data writing / reading control means for controlling writing and reading of image data to and from the line memory, and a horizontal synchronization signal indicating a base point of the line image data, for one line Invalid pixel counting means that counts invalid pixels that are invalid image areas of the image data, and the invalid image area from the image data stored in the line memory with invalid pixels counted by the invalid pixel counting means as invalid image areas And the image data writing / reading control means outputs a control signal for controlling writing and reading of the image data to and from the line memory based on the count value by the invalid pixel counting means. The image data writing / reading control means generates the laser data from the horizontal synchronizing signal. Read start information storage means for storing the number of clocks until the start of reading of image data to the memory as read start information, and a value obtained by counting the number of clocks stored in the read start information storage means by the invalid pixel counting means Subtracting means for subtracting on the basis of the subtracting means, and generating a control signal for controlling reading out of control signals for controlling writing and reading of image data to and from the line memory based on an output value of the subtracting means. It is said.
In order to solve the above problems, an image processing apparatus of the present invention stores a line memory for storing image data for one line, and image data writing / reading for controlling writing and reading of image data to and from the line memory. A control unit, an invalid pixel counting unit that counts invalid pixels that are invalid image regions of image data for one line based on a horizontal synchronization signal indicating a base point of line image data, and the invalid pixel counting unit. Invalid image cutting means for cutting out the invalid image area from the image data stored in the line memory by setting the counted invalid pixel as an invalid image area, and the image data writing / reading control means includes the invalid pixel counting means Control to control writing and reading of image data to the line memory based on the count value of Writing start information storage means for generating a signal, and the image data writing / reading control means stores the number of clocks from the horizontal synchronization signal to the start of writing of the image data to the line memory as writing start information; The clock number stored in the write start information storage means is compared with the count value from the invalid pixel count means, and when the clock number and the count value are equal, output of the first control signal is started. First control signal generating means, and generating a control signal for controlling writing among control signals for controlling writing and reading of image data to and from the line memory based on the first control signal. Yes.
In order to solve the above problems, an image processing apparatus of the present invention stores a line memory for storing image data for one line, and image data writing / reading for controlling writing and reading of image data to and from the line memory. A control unit, an invalid pixel counting unit that counts invalid pixels that are invalid image regions of image data for one line based on a horizontal synchronization signal indicating a base point of line image data, and the invalid pixel counting unit. Invalid image cutting means for cutting out the invalid image area from the image data stored in the line memory by setting the counted invalid pixel as an invalid image area, and the image data writing / reading control means includes the invalid pixel counting means Control to control writing and reading of image data to the line memory based on the count value of A read start information storage means for generating a signal, and the image data write / read control means stores the number of clocks from the horizontal synchronization signal to the start of reading of the image data from the line memory as read start information; Third control for comparing the number of clocks stored in the read start information storage means with the count value from the invalid pixel counting means and starting to output a third control signal when the number of clocks is equal to the count value Signal generating means, and generating a control signal for controlling reading out of control signals for controlling writing and reading of image data to and from the line memory based on the third control signal.
In order to solve the above problems, an image processing apparatus of the present invention stores a line memory for storing image data for one line, and image data writing / reading for controlling writing and reading of image data to and from the line memory. Based on the control means and the horizontal synchronization signal indicating the base point of the line image data, the invalid pixel that becomes the invalid image area in the image data for one line is counted. Invalid pixel counting means, and invalid image cutting means for cutting out the invalid image area from the image data stored in the line memory with the invalid pixel counted by the invalid pixel counting means as an invalid image area. The data writing / reading control means stores write start information storage means for storing the number of clocks from the horizontal synchronization signal to the start of writing of image data to the line memory as write start information, and the write start information storage. Subtracting means for subtracting the number of clocks stored in the means based on the value counted by the invalid pixel counting means, and controlling the writing of image data to the line memory based on the output value of the subtracting means. In addition to generating a control signal, it starts reading image data from the horizontal sync signal to the line memory. Read start information storage means for storing the number of clocks as read start information, and subtracting means for subtracting the clock number stored in the read start information storage means based on the value counted by the invalid pixel count means. The control signal for controlling the reading of the image data to the line memory is generated based on the output value of the subtracting means.
In order to solve the above problems, an image processing apparatus of the present invention stores a line memory for storing image data for one line, and image data writing / reading for controlling writing and reading of image data to and from the line memory. A control unit, an invalid pixel counting unit that counts invalid pixels that are invalid image regions of image data for one line based on a horizontal synchronization signal indicating a base point of line image data, and the invalid pixel counting unit. An invalid image cutting means for cutting out the invalid image area from the image data stored in the line memory using the counted invalid pixels as an invalid image area, and the image data writing / reading control means receives the horizontal synchronization signal from the horizontal synchronization signal. Write start information for storing, as write start information, the number of clocks until the start of image data writing to the line memory. A storage means, a reset circuit for generating a reset signal based on the horizontal synchronization signal and the number of clocks stored in the write start information storage means, and a reset signal generated by the reset circuit are input The address control means for outputting an address control signal for controlling the write address of the image data to the line memory at the timing when the reset signal is released, and the number of clocks stored in the write start information storage means Is subtracted based on the value counted by the invalid pixel counting means, the address control signal output from the address control means is compared with the value subtracted by the subtractor means, and the comparison result is Write control signal for generating a write control signal for controlling the writing of image data to the line memory based on Read start information storage means for storing, as read start information, the number of clocks from the horizontal sync signal to the start of reading of image data from the line memory, and the horizontal sync signal and the read start. A reset circuit that generates a reset signal based on the number of clocks stored in the information storage means, and the reset signal generated by the reset circuit is input and at the timing when the reset signal is released, the line Address control means for outputting an address control signal for controlling the read address of the image data from the memory, and the number of clocks stored in the read start information storage means is reduced based on the value counted by the invalid pixel counting means. A subtraction means, an address control signal output from the address control means, and an upper A read control signal generating means for comparing the values subtracted by the subtractor means and generating a read control signal for controlling the reading of the image data from the line memory based on the comparison result. It is characterized by.
In order to solve the above problems, an image processing apparatus of the present invention stores a line memory for storing image data for one line, and image data writing / reading for controlling writing and reading of image data to and from the line memory. A control unit, an invalid pixel counting unit that counts invalid pixels that are invalid image regions of image data for one line based on a horizontal synchronization signal indicating a base point of line image data, and the invalid pixel counting unit. An invalid image cutting means for cutting out the invalid image area from the image data stored in the line memory using the counted invalid pixels as an invalid image area, and the image data writing / reading control means receives the horizontal synchronization signal from the horizontal synchronization signal. Write start information for storing, as write start information, the number of clocks until the start of image data writing to the line memory. Storage means, between the writing of image data into the line memory The write interval storage means for storing the interval, the number of clocks stored in the write start information storage means and the count value from the invalid pixel count means are compared, and the clock number is equal to the count value When the first control signal generating means for starting to output the first control signal is compared with the writing interval and the count value from the invalid pixel counting means, and the writing interval and the count value are equal And a second control signal generating means for outputting a second control signal for controlling the writing of the image data to the line memory, based on the output timing of the first control signal from the first control signal generating means. The second control signal output from the second control signal generating means is output to the line memory, and the clock from the horizontal synchronization signal to the start of reading image data from the line memory Read start information storage means for storing the read start information, read interval storage means for storing the read interval of the image data to the line memory, the number of clocks stored in the read start information storage means and the invalid pixel A third control signal generating means for comparing the count value from the count means and starting to output a third control signal when the number of clocks and the count value are equal; and from the readout interval and the invalid pixel count means A fourth control signal generating means for comparing the count value and outputting a fourth control signal for controlling reading from the image data to the line memory when the read interval is equal to the count value; Based on the output timing of the third control signal from the three control signal generating means, the fourth control signal output from the fourth control signal generating means is output to the line memory. It is characterized in Rukoto.
In order to solve the above problems, an image processing apparatus of the present invention stores a line memory for storing image data for one line, and image data writing / reading for controlling writing and reading of image data to and from the line memory. A control unit, an invalid pixel counting unit that counts invalid pixels that are invalid image regions of image data for one line based on a horizontal synchronization signal indicating a base point of line image data, and the invalid pixel counting unit. An invalid image cutting means for cutting out the invalid image area from the image data stored in the line memory using the counted invalid pixels as an invalid image area, and the image data writing / reading control means receives the horizontal synchronization signal from the horizontal synchronization signal. Write start information for storing, as write start information, the number of clocks until the start of image data writing to the line memory. Comparing the number of clocks stored in the storage means and the write start information storage means with the count value from the invalid pixel count means, and when the number of clocks and the count value are equal, the first control signal is First control signal generating means for starting output, generating a control signal for controlling the writing of image data to the line memory based on the first control signal, and generating the control signal from the horizontal synchronization signal from the line memory. Read start information storage means for storing the number of clocks until the start of reading of image data as read start information, and compare the clock number stored in the read start information storage means with the count value from the invalid pixel count means. And third control signal generating means for starting to output a third control signal when the number of clocks and the count value are equal, It is characterized by generating a control signal for controlling the reading of image data into the line memory based on the signal.
In order to solve the above problems, an image processing apparatus of the present invention stores a line memory for storing image data for one line, and image data writing / reading for controlling writing and reading of image data to and from the line memory. A control unit; an invalid pixel counting unit that counts invalid pixels that are invalid image regions in one line of image data based on a horizontal synchronization signal that indicates a base point of the line image data; and the invalid pixel counting unit. And invalid image cutting means for cutting out the invalid image area from the image data stored in the line memory. The image data writing / reading control means includes the invalid pixel. Based on the count value by the counting means, the writing and reading of the image data to the line memory are controlled. It is characterized by generating a control signal.
[0031]
According to the above configuration, the image data writing / reading control unit generates the control signal for controlling the writing and reading of the image data to / from the line memory based on the count value by the invalid pixel counting unit. In addition to the invalid pixel counting means, there is no need to provide the counting means (line memory address counter) which is necessary for generating control signals for controlling writing and reading of image data to and from the line memory.
[0032]
As a result, the line memory address counter and the pixel position counter (invalid pixel counting means) can be shared, so that the increase in the circuit scale accompanying the increase in the number of line memories is suppressed, the circuit is simplified and the control is simplified Can be achieved.
[0033]
Specifically, it is conceivable to use a subtracter having a circuit scale smaller than that of the counter circuit in order to count the address of the line memory. By using this subtracter, the circuit scale in the image processing apparatus can be further reduced and simplified.
[0034]
As the image data writing / reading control means using such a subtracter (subtraction means), the following can be considered.
[0035]
First, as an example of generating a write control signal for controlling the writing of image data to the line memory, the following image processing apparatus can be considered.
[0036]
The image data writing / reading control means includes a writing start information storage means for storing, as writing start information, the number of clocks from the horizontal synchronization signal to the start of image data writing to the line memory, the horizontal synchronization signal, A reset circuit that generates a reset signal based on the number of clocks stored in the write start information storage means, and a timing at which the reset signal generated by the reset circuit is input and the reset signal is released The address control means for outputting an address control signal for controlling the write address of the image data to the line memory, and the number of clocks stored in the write start information storage means are counted by the invalid pixel counting means. Subtracting means for subtracting based on the value, address control signal output from the address control means, and the subtraction A write control signal generating means for comparing the value subtracted by the means and generating a write control signal for controlling the writing of the image data to the line memory based on the comparison result. It is done.
[0037]
Further, as an example of generating a read control signal for controlling reading of image data from the line memory, the following image processing apparatus can be considered.
[0038]
The image data writing / reading control means includes a read start information storage means for storing, as read start information, the number of clocks from the horizontal synchronization signal to the start of reading of image data from the line memory, the horizontal synchronization signal, and the read The reset circuit that generates a reset signal based on the number of clocks stored in the start information storage means, and the reset signal generated by the reset circuit is input and at the timing when the reset signal is released, Address control means for outputting an address control signal for controlling the read address of the image data from the line memory, and the number of clocks stored in the read start information storage means based on the value counted by the invalid pixel count means Subtracting means for subtracting, an address control signal output from the address control means, And a read control signal generating means for comparing a value subtracted by the subtractor means and generating a read control signal for controlling reading of the image data from the line memory based on the comparison result. Conceivable.
[0039]
As described above, the reason why the circuit scale can be reduced when the subtracting means (subtractor) is used is as follows.
[0040]
For example, an 8-bit counter as a counter circuit requires 96 gates, whereas an 8-bit subtractor requires 40 gates. Therefore, the write control counter (write address counter) and the read control counter (read address counter) are changed to subtracters, respectively, so that (96-40) × 2 = 112 gates per line memory. Will be reduced.
[0041]
In addition, since a plurality of line memories are required, a writing and reading circuit is required for one line memory. Therefore, when the line memory has 50 lines, for example, 112 × 50 = 5600 gates. Thus, the circuit can be simplified and the cost can be reduced.
[0042]
Other examples of the image data writing / reading control means include the following.
[0043]
When image data writing control is performed, the image data writing / reading control means stores the number of clocks from the horizontal synchronization signal to the start of writing image data to the line memory as writing start information. Start information storage means, write interval storage means for storing the write interval of image data to the line memory, the number of clocks stored in the write start information storage means and the count from the invalid pixel count means A first control signal generating means for outputting a first control signal when the number of clocks and the count value are equal, and comparing the write interval and the count value from the invalid pixel count means And a second control signal generating means for outputting a second control signal for controlling the writing of image data to the line memory when the writing interval is equal to the count value. Based on the timing of the output of the first control signal from the first control signal generating means may output the second control signal outputted from said second control signal generating means to the line memory.
[0044]
When image data read control is performed, as the image data write / read control means, the number of clocks from the horizontal synchronization signal to the start of reading image data from the line memory is stored as read start information. Start information storage means, read interval storage means for storing the read interval of image data to the line memory, the number of clocks stored in the read start information storage means, and the count value from the invalid pixel count means A third control signal generating means for starting to output a third control signal when the number of clocks and the count value are equal, and comparing the readout interval with the count value from the invalid pixel counting means, A fourth control signal for outputting a fourth control signal for controlling reading from the image data to the line memory when the reading interval is equal to the count value; And a fourth control signal output from the fourth control signal generating means based on the output timing of the third control signal from the third control signal generating means. May be.
[0045]
Each of the first to fourth control signal generating means compares the input signals and outputs a control signal based on the comparison result, and there is no need to perform a reset operation by the reset signal. In other words, the above configuration does not require a reset circuit that generates a reset signal based on the horizontal synchronization signal, so that the total circuit of the image processing apparatus can be simplified and the cost can be reduced.
[0046]
DETAILED DESCRIPTION OF THE INVENTION
One embodiment of the present invention will be described below. In this embodiment, the case where the image processing apparatus of the present invention is applied to a digital copying machine will be described.
[0047]
The digital copying machine described in this embodiment has a composite function capable of performing a copying operation and a printer operation together with a facsimile operation. FIG. 2 is a diagram showing a schematic configuration of the digital copying
[0048]
That is, the main body of the digital copying
[0049]
The
[0050]
The
[0051]
The
[0052]
Therefore, the
[0053]
A
[0054]
The
[0055]
In particular, the
[0056]
As a result, the image of the document placed on the document placement table 35 is sequentially formed on the
[0057]
Image data obtained by reading a document image with the
[0058]
The
[0059]
The
[0060]
The
[0061]
A
[0062]
The
[0063]
The
[0064]
The cassette
[0065]
The manual
[0066]
The double-
[0067]
The
[0068]
The
[0069]
The
[0070]
Here, the control system of the digital copying
[0071]
As shown in FIG. 3, the digital copying
[0072]
Each board will be described below.
[0073]
(Operation panel board 100)
The
[0074]
A
[0075]
In the above-described configuration, in the
[0076]
Further, the
[0077]
(Machine control board 200)
The
[0078]
(CCD board 300)
The
[0079]
(Main image processing board 400)
The main
[0080]
(Sub image processing board 500)
The sub
[0081]
The binary
[0082]
Next, the processing of image data and the flow of image data as a copy mode in the digital copying
[0083]
(Copy mode)
Documents set at predetermined positions on the
[0084]
The 8-bit electronic data transferred to the main
[0085]
The 8-bit electronic image data is subjected to processing such as gamma correction, and sent to the
[0086]
As a result, the document image read by the
[0087]
(Electronic RDH function in copy mode)
Similarly, the originals set at predetermined positions of the
[0088]
The 8-bit electronic data transferred to the main
[0089]
Then, this 8-bit electronic image data is sent from the
[0090]
The reason why 8-bit electronic image data is converted into 2-bit electronic image data including processing such as error diffusion is that a problem in terms of image quality occurs only by performing multi-level binary conversion. .
[0091]
The reason why the 8-bit electronic image data is converted into 2-bit electronic image data is to consider the storage capacity of the image.
[0092]
The 2-bit electronic image data converted in this way is transferred to a disk memory such as a hard disk for each document and temporarily stored and managed.
[0093]
When all the originals set on the
[0094]
In the present embodiment, an example is described in which all the original group images are read and then the image group is repeatedly read by a desired number of copies. However, the present invention is not limited to this. The image output may be configured to be sequentially output when a predetermined number of images are prepared.
[0095]
In this case, the original image read by the
[0096]
Here, the block diagram of the digital copying machine is shown in FIG. 1 and will be described in detail below so that the characteristic part of the present invention becomes clear.
[0097]
As shown in FIG. 1, the digital copying machine converts image data read by a
[0098]
The
[0099]
The line memory read /
[0100]
The invalid
[0101]
Details of the configuration of the image processing apparatus will be described below. Before that, the relationship between the
[0102]
In the digital copying machine, a horizontal synchronizing signal that is a base point of one line of image data is created by the
[0103]
In general, one line data includes dust data (invalid image data) at both sides of the effective image data, that is, at the beginning and end of the main scanning direction. Therefore, only effective image data obtained by removing dust data from one line data must be written to the line memory (fifo) 1.
[0104]
Specifically, as shown in FIG. 4, pixel counter values (dust removal counter values) for one line data are 1, 2, 3,..., N, n + 1, n + 2, n + 3, and n + 4. That is, one line data is counted n + 4 times. The dust data indicates pixels corresponding to the beginning (dust
[0105]
Therefore, the effective image data is stored in the
[0106]
On the other hand, the
[0107]
Here, the control signals of the write signal / WE and the read signal / RE input to the
[0108]
The first image processing apparatus of the present invention will be described below with reference to the block diagram of FIG. 5 and the timing chart of FIG.
[0109]
FIG. 5 is a control block diagram specifically showing the line memory read /
[0110]
The line memory read /
[0111]
First, image data writing control in the
[0112]
The memory write
[0113]
The reset circuit 121 receives a horizontal synchronization signal h input to the
[0114]
In the timing chart of FIG. 6, the reset signal RST1 is at a low level for 8 clocks so that the line memory
[0115]
Then, at the ninth clock, the reset signal RST1 becomes high level and the reset of the line memory
[0116]
In the line memory
[0117]
Further, the memory write
[0118]
The subtracter A has an invalid pixel counter value CNT from the
[0119]
The subtracter A can substitute the function of the counter circuit that has been necessary for conventional control. That is, the function of starting the count-up in the line memory
[0120]
The subtracter A is a subtraction value SUB1 obtained by subtracting the number of clocks. It is output to the comparator A as out.
[0121]
The comparator A receives the address signal WR from the line memory
[0122]
In the comparator A, the address signal WR addr and subtraction value SUB1 If only the lower bits are compared with out, the circuit scale can be reduced. For example, in the case of 50% reduction, pixel writing is performed at
[0123]
Although the image data writing control in the
[0124]
Next, image data read control in the
[0125]
The memory read
[0126]
The reset circuit 121 receives a horizontal synchronization signal h input to the
[0127]
In the timing chart of FIG. 6, the reset signal RST2 is at a low level for 3 clocks so that the line memory
[0128]
Then, at the fourth clock, the reset signal RST2 becomes high level, and the reset of the line memory
[0129]
In the line memory
[0130]
In addition, the memory read
[0131]
The subtractor B receives an invalid pixel counter value CNT from the
[0132]
The subtractor B can substitute the function of the counter circuit that has been necessary for conventional control. That is, the function of starting the count-up in the line memory
[0133]
The subtractor B subtracts the number of clocks, resulting in a subtraction value SUB2. It is output to the comparator B as out.
[0134]
The comparator B receives the address signal RD from the line memory
[0135]
When the processing for the image data is a reduction processing, the read signal / RE is not thinned out. Further, when the process for the image data is an enlargement process, the write signal / WE is not thinned out.
[0136]
As described above, image data is written to the
[0137]
The read image data is output image data OUT. data is input to the
[0138]
According to the image processing apparatus having the above configuration, it is conventionally necessary to separately generate a write signal / WE and a read signal / RE, which are control signals for controlling writing / reading of an image to / from the
[0139]
As a result, since a subtracter having a smaller scale than that of the circuit constituting the counter is used, the circuit scale of the image processing apparatus having the above configuration can be reduced.
[0140]
The second image processing apparatus of the present invention will be described below with reference to the block diagram shown in FIG. 7 and the timing chart shown in FIG.
[0141]
As shown in FIG. 7, the second image processing apparatus includes a line memory read /
[0142]
The line memory read /
[0143]
First, image data writing control in the
[0144]
That is, the comparator A outputs the invalid pixel counter value CNT output from the
[0145]
In the comparator A, if the comparison results are equal, the write start position signal WR that is a passing signal is sent to the gate A in the subsequent stage. The area is output as 0, and the comparison result DSP from the comparator B wr is output as the write signal / WE of the
[0146]
For example, if 3 is stored in the memory write
[0147]
The gate A is not a logic gate such as an AND gate or an OR gate, but is a gate circuit having an input A and a control terminal B and outputting the input A when 0 is entered in the control terminal B. That is, either “0” or “1” is output from the gate A.
[0148]
The comparator B receives the invalid pixel counter value CNT from the
[0149]
Therefore, the comparator B has the set value WR from the memory write
[0150]
For example, the number stored in the memory write
[0151]
In other words, the waveform is such that 0 is output once for every two count-ups, so that the control is performed at the time of 50% reduction. Note that the reduction rate increases as the number of bits of the counter increases with respect to the number stored in the memory write
[0152]
However, if it remains as it is, it is possible to control only one factorial of 2. However, the reduction ratio can be made variable by selecting a plurality of lower bits of the counter and taking the logical sum and logical product.
[0153]
Further, by adding control to change the combination of the counter selection bit, logical sum, and logical product on the operation panel, it is possible to provide an image processing apparatus that can freely set a variable magnification instead of a fixed magnification.
[0154]
The
[0155]
Next, image data read control in the
[0156]
That is, the comparator C outputs the invalid pixel counter value CNT output from the
[0157]
In the comparator C, if the comparison results are equal, the readout start position signal RD_area, which is a passing signal, is output as 0 to the gate B in the subsequent stage, and the comparatorDComparison results fromDSP _rdOf line memory 1Readsignal/REOutput as. On the other hand, if the comparison results are not equal, the comparator C outputs the read start position signal RD_area, which is a passing signal, to the gate B at the subsequent stage as 1, and outputs this 1 as the read signal / RE of the
[0158]
For example, if 3 is stored in the memory read
[0159]
The gate B is not a logic gate such as an AND gate or an OR gate, but has an input A and a control terminal B. When the control terminal B is 0, the input A is output. This is a gate circuit. That is, either “0” or “1” is output from the gate B.
[0160]
The comparator D receives the invalid pixel counter value CNT from the
[0161]
Therefore, the comparator D has the set value RD from the memory read
[0162]
The
[0163]
Instead of using the comparator B and the comparator C of the line memory read /
[0164]
The third image processing apparatus includes a line memory read /
[0165]
As shown in FIG. 9, the line memory read /
[0166]
The periodic
[0167]
Here, in the case of controlling the writing of image data to the
[0168]
Here, as shown in the timing chart of FIG. 10, the output signal DSP from the periodic
[0169]
Next, in the case of the read control of the image data from the
[0170]
The gate B has the above read start position signal RD. In addition to area, the output signal DSP from the periodic
[0171]
As described above, according to the image processing apparatus of the present invention, by using a common counter circuit for the line memory address counter and the pixel position counter, an increase in the circuit scale accompanying an increase in the number of line memories is suppressed. The circuit can be simplified and the control can be simplified.
[0172]
The image processing apparatus according to the present invention includes a line memory for storing image data for one line, a horizontal synchronization signal indicating the base point of the line image data, and a line memory address control means for controlling an address of the line memory. Write start storage means for storing the write start of the line memory, read start storage means for storing the read start of the line memory, and dust removal counting means used for masking unnecessary images in the line memory. In the image processing apparatus, as a control for writing image data in the line memory, a means for outputting a reset signal to the line memory address control means based on the horizontal synchronization signal and the value of the storage means, and the dust removal count value based on the dust removal count value. The difference between the write memory and the line memory address system Part image processing apparatus, characterized in that to allow the writing of the line memory address from the result of comparing the value to be output.
[0173]
According to the above configuration, conventionally, the write control is performed using the write-only counter of the line memory. However, instead of the dedicated counter, the counter value used for removing the line memory is referred to. Further, by using a subtracter having a small circuit scale, the circuit scale can be reduced and simplified.
[0174]
The image processing apparatus according to the present invention includes a line memory for storing image data for one line, a horizontal synchronization signal indicating the base point of the line image data, and a line memory address control means for controlling an address of the line memory. Write start storage means for storing the write start of the line memory, read start storage means for storing the read start of the line memory, and dust removal counting means used for masking unnecessary images in the line memory. In the image processing apparatus, as control for reading image data from the line memory, a means for outputting a reset signal to the line memory address control means based on the horizontal synchronization signal and the value of the storage means, and the dust removal count value based on the dust removal count value. The value obtained by taking the difference of the read memory and the line memory address The image processing apparatus characterized in that the control unit is permitted to read the line memory address from the result of comparing the value to be output.
[0175]
According to the above configuration, the read control is conventionally performed using the read-only counter of the line memory. However, instead of the dedicated counter, the counter value used for removing the line memory is referred to. Further, by using a subtracter having a small circuit scale, the circuit scale can be reduced and simplified.
[0176]
The image processing apparatus according to the present invention includes a line memory for storing image data for one line, a horizontal synchronization signal indicating the base point of the line image data, and a line memory address control means for controlling an address of the line memory. Write start storage means for storing the write start of the line memory, read start storage means for storing the read start of the line memory, write interval storage means for storing the write address of the line memory, and the line memory In the image processing apparatus having a read interval storage means for storing a read address and a dust removal count means used for masking unnecessary images in the line memory, the write address storage is used as a control for writing image data to the line memory. The result of comparing the counter and counter values Properly, and, if a line memory write start position after the image processing apparatus and permits the writing of the line memory address.
[0177]
According to the above configuration, conventionally, the write control is performed using the write-only counter of the line memory. However, instead of the dedicated counter, the counter value used for removing the line memory is referred to. In addition, by using a comparator having a small circuit scale, the circuit scale can be reduced and simplified.
[0178]
Further, the image processing apparatus of the present invention includes a line memory for storing image data for one line, a horizontal synchronization signal indicating the base point of the line image data, and a line memory address control means for controlling the address of the line memory. Write start storage means for storing the write start of the line memory, read start storage means for storing the read start of the line memory, write interval storage means for storing the write address of the line memory, and the line memory In the image processing apparatus having a read interval storage means for storing a read address and a dust removal count means used for masking unnecessary images in the line memory, the write address storage is used as a control for reading image data from the line memory. The result of comparing the counter and counter values Equal, and, if a line memory read starting position after the image processing apparatus and permits the reading of the line memory address.
[0179]
According to the above configuration, the read control is conventionally performed using the read-only counter of the line memory. However, instead of the dedicated counter, the counter value used for removing the line memory is referred to. In addition, by using a comparator having a small circuit scale, the circuit scale can be reduced and simplified.
[0180]
【The invention's effect】
As described above, the image processing apparatus of the present invention includes a line memory that stores image data for one line, an image data writing / reading control unit that controls writing and reading of image data to and from the line memory, Based on the horizontal synchronization signal indicating the base point of the line image data, the invalid pixel counting means for counting invalid pixels that become invalid image areas in the image data for one line, and the invalid pixel counting means An invalid image as an invalid image area, and an invalid image cutting means for cutting out the invalid image area from the image data stored in the line memory, and the image data writing / reading control means includes:Write start information storage means for storing, as write start information, the number of clocks from the horizontal synchronization signal to the start of image data writing to the line memory, and the number of clocks stored in the write start information storage means. Subtracting means for subtracting based on the value counted by the invalid pixel counting means, the output value of the subtracting meansBased onAboveWriting image data to the line memorySeeIt is the structure which produces | generates the control signal to control.
[0181]
Therefore, conventionally, the image data writing / reading control means generates a control signal for controlling the writing and reading of the image data to and from the line memory based on the count value by the invalid pixel counting means. In addition to the means, there is no need to provide the counting means (line memory address counter) which is necessary for generating the control signals for controlling the writing and reading of the image data to and from the line memory.
[0182]
As a result, the line memory address counter and the pixel position counter (invalid pixel counting means) can be shared, so that the increase in the circuit scale accompanying the increase in the number of line memories is suppressed, the circuit is simplified, and the control is simplified. There is an effect that it can be realized.
[0183]
Specifically, it is conceivable to use a subtracter having a circuit scale smaller than that of the counter circuit in order to count the address of the line memory. By using this subtractor, the circuit scale in the image processing apparatus can be further reduced and simplified.
[0184]
Other image processing apparatuses of the present invention are as described above.A line memory for storing image data for one line; image data writing / reading control means for controlling writing and reading of image data to and from the line memory; and a horizontal synchronization signal indicating a base point of the line image data And invalid pixel counting means for counting invalid pixels that become invalid image areas in one line of image data, and invalid pixels counted by the invalid pixel counting means as invalid image areas and stored in the line memory. An invalid image cutting means for cutting out the invalid image area from the image data,The image data writing / reading control means includes a writing start information storage means for storing the number of clocks from the horizontal synchronization signal to the start of writing of the image data to the line memory as writing start information; A reset circuit that generates a reset signal based on the number of clocks stored in the loading start information storage means, and a timing at which the reset signal generated by the reset circuit is input and the reset signal is released, Address control means for outputting an address control signal for controlling the write address of the image data to the line memory, and a value obtained by counting the number of clocks stored in the write start information storage means by the invalid pixel counting means Subtracting means subtracting based on the address control signal output from the address control means, and the subtractor And a write control signal generating means for generating a write control signal for controlling the writing of the image data to the line memory based on the comparison result. Yes.
[0185]
Also,Still another image processing apparatus of the present invention includes a line memory for storing image data for one line, image data writing / reading control means for controlling writing and reading of image data to and from the line memory, and a line image. An invalid pixel counting unit that counts invalid pixels that are invalid image areas in one line of image data based on a horizontal synchronization signal indicating a data base point, and invalid pixels counted by the invalid pixel counting unit An invalid image cutting means for cutting the invalid image area from the image data stored in the line memory as an invalid image area,The image data writing / reading control means stores a read start information storage means for storing the number of clocks from the horizontal synchronization signal to the start of reading of the image data from the line memory as read start information, the horizontal synchronization signal, and the read start. A reset circuit that generates a reset signal based on the number of clocks stored in the information storage means, and the reset signal generated by the reset circuit is input and at the timing when the reset signal is released, the line Address control means for outputting an address control signal for controlling the read address of the image data from the memory, and the number of clocks stored in the read start information storage means is reduced based on the value counted by the invalid pixel counting means. A subtracting means; an address control signal output from the address control means; and It comprises a read control signal generating means for comparing the value subtracted by the arithmetic means and generating a read control signal for controlling the reading of the image data from the line memory based on the comparison result. ing.
[0186]
Therefore, for example, an 8-bit counter as a counter circuit requires 96 gates, whereas an 8-bit subtractor requires 40 gates. Therefore, the write control counter (write address counter) and the read control counter (read address counter) are changed to subtracters, respectively, so that (96-40) × 2 = 112 gates per line memory. Will be reduced.
[0187]
In addition, since a plurality of line memories are required, a writing and reading circuit is required for one line memory. Therefore, when the line memory has 50 lines, for example, 112 × 50 = 5600 gates. As a result, the circuit can be simplified and the cost can be reduced.
[0188]
Still another image processing apparatus according to the present invention provides:A line memory for storing image data for one line; image data writing / reading control means for controlling writing and reading of image data to and from the line memory; and a horizontal synchronization signal indicating a base point of the line image data And invalid pixel counting means for counting invalid pixels that become invalid image areas in one line of image data, and invalid pixels counted by the invalid pixel counting means as invalid image areas and stored in the line memory. An invalid image cutting means for cutting out the invalid image area from the image data,When image data writing control is performed, the image data writing / reading control means stores the number of clocks from the horizontal synchronization signal to the start of writing image data to the line memory as writing start information. Start information storage means, write interval storage means for storing the write interval of image data to the line memory, the number of clocks stored in the write start information storage means and the count from the invalid pixel count means A first control signal generating means for outputting a first control signal when the number of clocks and the count value are equal, and comparing the write interval and the count value from the invalid pixel count means And a second control signal generating means for outputting a second control signal for controlling the writing of image data to the line memory when the writing interval is equal to the count value. Based on the timing of the output of the first control signal from the first control signal generating means, a configuration for outputting a second control signal outputted from said second control signal generating means to the line memory.
[0189]
In addition, as described above, still another image processing apparatus of the present invention can be used.A line memory for storing image data for one line; image data writing / reading control means for controlling writing and reading of image data to and from the line memory; and a horizontal synchronization signal indicating a base point of the line image data And invalid pixel counting means for counting invalid pixels that become invalid image areas in one line of image data, and invalid pixels counted by the invalid pixel counting means as invalid image areas and stored in the line memory. An invalid image cutting means for cutting out the invalid image area from the image data,When image data reading control is performed, the image data writing / reading control means stores reading start information that stores the number of clocks from the horizontal synchronization signal to the start of reading image data from the line memory as reading start information. The storage means, the read interval storage means for storing the read interval of the image data to the line memory, the number of clocks stored in the read start information storage means and the count value from the invalid pixel count means are compared. The third control signal is output when the number of clocks and the count value are equalstartA third control signal generating means for comparing the readout interval with the count value from the invalid pixel counting means, and controlling the readout from the image data to the line memory when the readout interval is equal to the count value. And a fourth control signal generating means for outputting a fourth control signal to be output, and the fourth control signal generating means outputs the third control signal based on the output timing of the third control signal from the third control signal generating means. The fourth control signal is output to the line memory.
[0190]
Therefore, each of the first to fourth control signal generation means compares the input signals and outputs the control signal based on the comparison result, and there is no need to perform the reset operation by the reset signal. In other words, the above configuration does not require a reset circuit that generates a reset signal based on the horizontal synchronization signal, and thus it is possible to simplify the circuit as a total of the image processing apparatus and reduce the cost. .
[Brief description of the drawings]
FIG. 1 is a schematic block diagram of an image processing apparatus according to the present invention.
FIG. 2 is a schematic configuration diagram of a digital copying machine to which the image processing apparatus shown in FIG. 1 is applied.
FIG. 3 is a control block diagram of the digital copying machine shown in FIG. 2;
FIG. 4 is an explanatory diagram showing a relationship between a line memory and dust data (invalid pixel data).
5 is a control block diagram illustrating an example of a control unit that performs writing and reading control of the line memory illustrated in FIG. 1;
6 is a timing chart of various signals in the control block diagram shown in FIG. 5. FIG.
7 is a control block diagram illustrating another example of a control unit that performs writing and reading control of the line memory illustrated in FIG. 1; FIG.
8 is a timing chart of various signals in the control block diagram shown in FIG. 7. FIG.
FIG. 9 is a control block diagram illustrating still another example of a control unit that performs writing and reading control of the line memory illustrated in FIG. 1;
10 is a timing chart of various signals in the control block diagram shown in FIG.
FIG. 11 is a control block diagram of a control unit that performs writing and reading control of a conventional line memory.
12 is a timing chart of various signals in the control block diagram shown in FIG. 11. FIG.
[Explanation of symbols]
1 line memory
2-line memory read / write control unit (image data writing / reading control means)
3 Counter (Invalid pixel counting means)
4 Invalid pixel cutout part (Invalid image cutout means)
12 line memory read / write controller (image data writing / reading control means)
22 Line memory read / write controller (image data writing / reading control means)
121 Reset circuit
122 Memory write start storage unit (write start information storage means)
123 Memory read start storage unit (read start information storage means)
124 Line memory address control unit (address control means)
221 Memory writing interval storage unit (writing interval storage means)
222 Memory read interval storage unit (read interval storage means)
223 Periodic signal generation circuit
A Subtractor (subtraction means)
B Subtractor (subtraction means)
A comparator (write control signal generating means)
B comparator (reading control signal generating means)
A comparator (first control signal generating means)
B comparator (second control signal generating means)
C comparator (third control signal generating means)
D comparator (fourth control signal generating means)
Claims (12)
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込/読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、
上記画像データ書込/読出制御手段は、
上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、
上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段とを備え、
上記減算手段の出力値に基づいて上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの書き込みを制御する制御信号を生成することを特徴とする画像処理装置。A line memory for storing image data for one line;
Image data writing / reading control means for controlling writing and reading of image data to and from the line memory;
Invalid pixel counting means for counting invalid pixels that become invalid image areas in one line of image data based on a horizontal synchronization signal indicating a base point of line image data;
An invalid image cutting means that cuts the invalid image area from the image data stored in the line memory with the invalid pixel counted by the invalid pixel counting means as an invalid image area;
The image data writing / reading control means generates a control signal for controlling writing and reading of the image data to and from the line memory based on the count value by the invalid pixel counting means,
The image data writing / reading control means includes:
Write start information storage means for storing, as write start information, the number of clocks from the horizontal synchronization signal to the start of image data writing to the line memory;
Subtracting means for subtracting the number of clocks stored in the writing start information storage means based on the value counted by the invalid pixel counting means,
An image processing apparatus for generating a control signal for controlling writing among control signals for controlling writing and reading of image data to and from the line memory based on an output value of the subtracting means.
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込/読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、
上記画像データ書込/読出制御手段は、
上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、
上記水平同期信号と上記書込開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、
上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリへの画像データの書込アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、
上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、
上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの書き込みを制御する制御信号として書込制御信号を生成する書込制御信号生成手段とを備えていることを特徴とする画像処理装置。A line memory for storing image data for one line;
Image data writing / reading control means for controlling writing and reading of image data to and from the line memory;
Invalid pixel counting means for counting invalid pixels that become invalid image areas in one line of image data based on a horizontal synchronization signal indicating a base point of line image data;
An invalid image cutting means that cuts the invalid image area from the image data stored in the line memory with the invalid pixel counted by the invalid pixel counting means as an invalid image area;
The image data writing / reading control means generates a control signal for controlling writing and reading of the image data to and from the line memory based on the count value by the invalid pixel counting means,
The image data writing / reading control means includes:
Write start information storage means for storing, as write start information, the number of clocks from the horizontal synchronization signal to the start of image data writing to the line memory;
A reset circuit for generating a reset signal based on the horizontal synchronization signal and the number of clocks stored in the write start information storage means;
An address control means for outputting an address control signal for controlling a write address of the image data to the line memory at a timing when the reset signal generated by the reset circuit is input and the reset signal is released;
Subtracting means for subtracting the number of clocks stored in the writing start information storage means based on the value counted by the invalid pixel counting means;
A control signal for comparing the address control signal output from the address control means with the value subtracted by the subtractor means, and controlling writing and reading of image data to the line memory based on the comparison result An image processing apparatus comprising: a writing control signal generating unit that generates a writing control signal as a control signal for controlling writing.
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込/読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、
上記画像データ書込/読出制御手段は、
上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、
上記水平同期信号と上記読出開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、
上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリからの画像データの読出アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、
上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、
上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリからの画像データの書き込みおよび読み出しを制御する制御信号のうちの読み出しを制御する制御信号として読出制御信号を生成する読出制御信号生成手段とを備えていることを特徴とする画像処理装置。A line memory for storing image data for one line;
Image data writing / reading control means for controlling writing and reading of image data to and from the line memory;
Invalid pixel counting means for counting invalid pixels that become invalid image areas in one line of image data based on a horizontal synchronization signal indicating a base point of line image data;
An invalid image cutting means that cuts the invalid image area from the image data stored in the line memory with the invalid pixel counted by the invalid pixel counting means as an invalid image area;
The image data writing / reading control means generates a control signal for controlling writing and reading of the image data to and from the line memory based on the count value by the invalid pixel counting means,
The image data writing / reading control means includes:
Read start information storage means for storing, as read start information, the number of clocks from the horizontal synchronization signal to the start of reading image data from the line memory;
A reset circuit for generating a reset signal based on the horizontal synchronization signal and the number of clocks stored in the readout start information storage means;
Address control means for outputting an address control signal for controlling the read address of the image data from the line memory at the timing when the reset signal generated by the reset circuit is input and the reset signal is released;
Subtracting means for subtracting the number of clocks stored in the readout start information storage means based on the value counted by the invalid pixel counting means;
A control signal for comparing the address control signal output from the address control means with the value subtracted by the subtractor means, and controlling writing and reading of image data from the line memory based on the comparison result An image processing apparatus comprising: a read control signal generating means for generating a read control signal as a control signal for controlling reading of the image processing apparatus.
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込/読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、
上記画像データ書込/読出制御手段は、
上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、
上記ラインメモリへの画像データの書込間隔を記憶する書込間隔記憶手段と、
上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第1制御信号を出力開始する第1制御信号生成手段と、
上記書込間隔と上記無効画素カウント手段からのカウント値とを比較し、該書込間隔と該カウント値とが等しいときに、ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの書き込みを制御する制御信号として第2制御信号を出力する第2制御信号生成手段とを備え、
上記第1制御信号生成手段からの第1制御信号の出力のタイミングに基づいて、上記第2制御信号生成手段から出力される第2制御信号をラインメモリに出力することを特徴とする画像処理装置。A line memory for storing image data for one line;
Image data writing / reading control means for controlling writing and reading of image data to and from the line memory;
Invalid pixel counting means for counting invalid pixels that become invalid image areas in one line of image data based on a horizontal synchronization signal indicating a base point of line image data;
An invalid image cutting means that cuts the invalid image area from the image data stored in the line memory with the invalid pixel counted by the invalid pixel counting means as an invalid image area;
The image data writing / reading control means generates a control signal for controlling writing and reading of the image data to and from the line memory based on the count value by the invalid pixel counting means,
The image data writing / reading control means includes:
Write start information storage means for storing, as write start information, the number of clocks from the horizontal synchronization signal to the start of image data writing to the line memory;
Writing interval storage means for storing the writing interval of the image data to the line memory;
The number of clocks stored in the write start information storage means is compared with the count value from the invalid pixel count means, and when the number of clocks is equal to the count value, output of the first control signal is started. 1 control signal generating means;
Among the control signals for comparing the writing interval and the count value from the invalid pixel counting means and controlling writing and reading of image data to the line memory when the writing interval and the count value are equal Second control signal generating means for outputting a second control signal as a control signal for controlling writing of
An image processing apparatus for outputting a second control signal output from the second control signal generating means to a line memory based on the output timing of the first control signal from the first control signal generating means. .
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込/読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、
上記画像データ書込/読出制御手段は、
上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、
上記ラインメモリへの画像データの読出間隔を記憶する読出間隔記憶手段と、
上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第3制御信号を出力開始する第3制御信号生成手段と、
上記読出間隔と上記無効画素カウント手段からのカウント値とを比較し、該読出間隔と該カウント値とが等しいときに、ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうち読み出しを制御する制御信号として第4制御信号を出力する第4制御信号生成手段とを備え、
上記第3制御信号生成手段からの第3制御信号の出力のタイミングに基づいて、上記第4制御信号生成手段から出力される第4制御信号をラインメモリに出力することを特徴とする画像処理装置。A line memory for storing image data for one line;
Image data writing / reading control means for controlling writing and reading of image data to and from the line memory;
Invalid pixel counting means for counting invalid pixels that become invalid image areas in one line of image data based on a horizontal synchronization signal indicating a base point of line image data;
An invalid image cutting means that cuts the invalid image area from the image data stored in the line memory with the invalid pixel counted by the invalid pixel counting means as an invalid image area;
The image data writing / reading control means generates a control signal for controlling writing and reading of the image data to and from the line memory based on the count value by the invalid pixel counting means,
The image data writing / reading control means includes:
Read start information storage means for storing, as read start information, the number of clocks from the horizontal synchronization signal to the start of reading image data from the line memory;
Reading interval storage means for storing the reading interval of the image data to the line memory;
A clock number stored in the readout start information storage means is compared with a count value from the invalid pixel count means, and a third control signal starts to be output when the clock number is equal to the count value. Control signal generating means;
The reading interval is compared with the count value from the invalid pixel counting means, and when the reading interval is equal to the count value, reading out of control signals for controlling writing and reading of image data to the line memory is performed. A fourth control signal generating means for outputting a fourth control signal as a control signal to be controlled ,
An image processing apparatus for outputting a fourth control signal output from the fourth control signal generating means to a line memory based on the output timing of the third control signal from the third control signal generating means. .
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込/読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、
上記画像データ書込/読出制御手段は、
上記水平同期信号から上記ラインメモリへの画像データの読出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、
上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段とを備え、
上記減算手段の出力値に基づいて上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの読み出しを制御する制御信号を生成することを特徴とする画像処理装置。A line memory for storing image data for one line;
Image data writing / reading control means for controlling writing and reading of image data to and from the line memory;
Invalid pixel counting means for counting invalid pixels that become invalid image areas in one line of image data based on a horizontal synchronization signal indicating a base point of line image data;
An invalid image cutting means that cuts the invalid image area from the image data stored in the line memory with the invalid pixel counted by the invalid pixel counting means as an invalid image area;
The image data writing / reading control means generates a control signal for controlling writing and reading of the image data to and from the line memory based on the count value by the invalid pixel counting means,
The image data writing / reading control means includes:
Read start information storage means for storing, as read start information, the number of clocks from the horizontal synchronization signal to the start of reading image data to the line memory;
Subtracting means for subtracting the number of clocks stored in the readout start information storage means based on the value counted by the invalid pixel counting means,
An image processing apparatus for generating a control signal for controlling reading out of control signals for controlling writing and reading of image data to and from the line memory based on an output value of the subtracting means.
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込/読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、
上記画像データ書込/読出制御手段は、
上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、
上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第1制御信号を出力開始する第1制御信号生成手段とを備え、
上記第1制御信号に基づいて上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの書き込みを制御する制御信号を生成することを特徴とする画像処理装置。A line memory for storing image data for one line;
Image data writing / reading control means for controlling writing and reading of image data to and from the line memory;
Invalid pixel counting means for counting invalid pixels that become invalid image areas in one line of image data based on a horizontal synchronization signal indicating a base point of line image data;
An invalid image cutting means that cuts the invalid image area from the image data stored in the line memory with the invalid pixel counted by the invalid pixel counting means as an invalid image area;
The image data writing / reading control means generates a control signal for controlling writing and reading of the image data to and from the line memory based on the count value by the invalid pixel counting means,
The image data writing / reading control means includes:
Write start information storage means for storing, as write start information, the number of clocks from the horizontal synchronization signal to the start of image data writing to the line memory;
The number of clocks stored in the write start information storage means is compared with the count value from the invalid pixel count means, and when the number of clocks is equal to the count value, output of the first control signal is started. 1 control signal generating means,
Image processing apparatus and generates a control signal for controlling the writing of the control signal for controlling the writing and reading of image data to said first control signal said line memory based on.
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込/読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、
上記画像データ書込/読出制御手段は、
上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、
上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第3制御信号を出力開始する第3制御信号生成手段とを備え、
上記第3制御信号に基づいて上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの読み出しを制御する制御信号を生成することを特徴とする画像処理装置。A line memory for storing image data for one line;
Image data writing / reading control means for controlling writing and reading of image data to and from the line memory;
Invalid pixel counting means for counting invalid pixels that become invalid image areas in one line of image data based on a horizontal synchronization signal indicating a base point of line image data;
An invalid image cutting means that cuts the invalid image area from the image data stored in the line memory with the invalid pixel counted by the invalid pixel counting means as an invalid image area;
The image data writing / reading control means generates a control signal for controlling writing and reading of the image data to and from the line memory based on the count value by the invalid pixel counting means,
The image data writing / reading control means includes:
Read start information storage means for storing, as read start information, the number of clocks from the horizontal synchronization signal to the start of reading image data from the line memory;
A clock number stored in the readout start information storage means is compared with a count value from the invalid pixel counting means, and a third control signal starts to be output when the clock number is equal to the count value. Control signal generating means,
An image processing apparatus for generating a control signal for controlling reading out of control signals for controlling writing and reading of image data to and from the line memory based on the third control signal.
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、 Image data writing / reading control means for controlling writing and reading of image data to and from the line memory;
ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、 Invalid pixel counting means for counting invalid pixels that become invalid image areas in one line of image data based on a horizontal synchronization signal indicating a base point of line image data;
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、 An invalid image cutting means for cutting out the invalid image area from the image data stored in the line memory as an invalid image area counted by the invalid pixel counting means,
上記画像データ書込/読出制御手段は、 The image data writing / reading control means includes:
上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数Number of clocks from the horizontal synchronization signal to the start of image data writing to the line memory を書込開始情報として記憶する書込開始情報記憶手段と、Write start information storage means for storing as write start information;
上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段とを備え、Subtracting means for subtracting the number of clocks stored in the writing start information storage means based on the value counted by the invalid pixel counting means,
上記減算手段の出力値に基づいて上記ラインメモリへの画像データの書き込みを制御する制御信号を生成するとともに、 Based on the output value of the subtracting means, generating a control signal for controlling the writing of the image data to the line memory,
上記水平同期信号から上記ラインメモリへの画像データの読出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、 Read start information storage means for storing, as read start information, the number of clocks from the horizontal synchronization signal to the start of reading image data to the line memory;
上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段とを備え、 Subtracting means for subtracting the number of clocks stored in the readout start information storage means based on the value counted by the invalid pixel counting means,
上記減算手段の出力値に基づいて上記ラインメモリへの画像データの読み出しを制御する制御信号を生成することを特徴とする画像処理装置。An image processing apparatus for generating a control signal for controlling reading of image data to the line memory based on an output value of the subtracting means.
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、 Image data writing / reading control means for controlling writing and reading of image data to and from the line memory;
ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、 Invalid pixel counting means for counting invalid pixels that become invalid image areas in one line of image data based on a horizontal synchronization signal indicating a base point of line image data;
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、 An invalid image cutting means for cutting out the invalid image area from the image data stored in the line memory as an invalid image area counted by the invalid pixel counting means,
上記画像データ書込/読出制御手段は、 The image data writing / reading control means includes:
上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、 Write start information storage means for storing, as write start information, the number of clocks from the horizontal synchronization signal to the start of image data writing to the line memory;
上記水平同期信号と上記書込開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、 A reset circuit that generates a reset signal based on the horizontal synchronization signal and the number of clocks stored in the write start information storage means;
上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリへの画像データの書込アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、 Address control means for outputting an address control signal for controlling a write address of image data to the line memory at a timing when the reset signal generated by the reset circuit is input and the reset signal is released;
上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、 Subtracting means for subtracting the number of clocks stored in the writing start information storage means based on the value counted by the invalid pixel counting means;
上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリへの画像データの書き込みを制御する書込制御信号を生成する書込制御信号生成手段とを備えているとともに、 A write control signal for comparing the address control signal output from the address control means with the value subtracted by the subtractor means and controlling the writing of image data to the line memory based on the comparison result And a write control signal generating means for generating
上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、 Read start information storage means for storing, as read start information, the number of clocks from the horizontal synchronization signal to the start of reading image data from the line memory;
上記水平同期信号と上記読出開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、 A reset circuit for generating a reset signal based on the horizontal synchronization signal and the number of clocks stored in the readout start information storage means;
上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリからの画像データの読出アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、 An address control means for outputting an address control signal for controlling a read address of the image data from the line memory at a timing when the reset signal generated by the reset circuit is input and the reset signal is released;
上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、 Subtracting means for subtracting the number of clocks stored in the readout start information storage means based on the value counted by the invalid pixel counting means;
上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリからの画像データの読み出しを制御する読出制御信号を生成する読出制御信号生成手段とを備えていることを特徴とする画像処理装置。 The address control signal output from the address control means is compared with the value subtracted by the subtractor means, and based on the comparison result, a read control signal for controlling the reading of the image data from the line memory is provided. An image processing apparatus comprising: a read control signal generating means for generating.
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込 Image data writing for controlling writing and reading of image data to the line memory /読出制御手段と、/ Reading control means;
ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、 Invalid pixel counting means for counting invalid pixels that become invalid image areas in one line of image data based on a horizontal synchronization signal indicating a base point of line image data;
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、 An invalid image cutting means for cutting out the invalid image area from the image data stored in the line memory as an invalid image area counted by the invalid pixel counting means,
上記画像データ書込/読出制御手段は、 The image data writing / reading control means includes:
上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、 Write start information storage means for storing, as write start information, the number of clocks from the horizontal synchronization signal to the start of image data writing to the line memory;
上記ラインメモリへの画像データの書込間隔を記憶する書込間隔記憶手段と、 Write interval storage means for storing an interval of writing image data to the line memory;
上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第1制御信号を出力開始する第1制御信号生成手段と、 The number of clocks stored in the write start information storage means is compared with the count value from the invalid pixel count means, and when the number of clocks is equal to the count value, output of the first control signal is started. 1 control signal generating means;
上記書込間隔と上記無効画素カウント手段からのカウント値とを比較し、該書込間隔と該カウント値とが等しいときに、ラインメモリへの画像データの書込を制御する第2制御信号を出力する第2制御信号生成手段とを備え、 A comparison is made between the writing interval and the count value from the invalid pixel counting means, and when the writing interval and the count value are equal, a second control signal for controlling writing of image data to the line memory is provided. Second control signal generating means for outputting,
上記第1制御信号生成手段からの第1制御信号の出力のタイミングに基づいて、上記第2制御信号生成手段から出力される第2制御信号をラインメモリに出力するとともに、 Based on the output timing of the first control signal from the first control signal generating means, the second control signal output from the second control signal generating means is output to the line memory,
上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、 Read start information storage means for storing, as read start information, the number of clocks from the horizontal synchronization signal to the start of reading image data from the line memory;
上記ラインメモリへの画像データの読出間隔を記憶する読出間隔記憶手段と、 Reading interval storage means for storing the reading interval of image data to the line memory;
上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第3制御信号を出力開始する第3制御信号生成手段と、 A clock number stored in the readout start information storage means is compared with a count value from the invalid pixel count means, and a third control signal starts to be output when the clock number is equal to the count value. Control signal generating means;
上記読出間隔と上記無効画素カウント手段からのカウント値とを比較し、該読出間隔と該カウント値とが等しいときに、ラインメモリへの画像データから読出を制御する第4制御信号を出力する第4制御信号生成手段とを備え、 A comparison is made between the readout interval and the count value from the invalid pixel counting means, and when the readout interval is equal to the count value, a fourth control signal is output to control readout from the image data to the line memory. 4 control signal generating means,
上記第3制御信号生成手段からの第3制御信号の出力のタイミングに基づいて、上記第4制御信号生成手段から出力される第4制御信号をラインメモリに出力することを特徴とする画像処理装置。 An image processing apparatus for outputting a fourth control signal output from the fourth control signal generating means to a line memory based on the output timing of the third control signal from the third control signal generating means. .
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込/読出制御手段と、 Image data writing / reading control means for controlling writing and reading of image data to and from the line memory;
ライン画像データの基点であることを示す水平同期信号に基づいて1ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、 Invalid pixel counting means for counting invalid pixels that become invalid image areas in one line of image data based on a horizontal synchronization signal indicating a base point of line image data;
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、 An invalid image cutting means for cutting out the invalid image area from the image data stored in the line memory as an invalid image area counted by the invalid pixel counting means,
上記画像データ書込/読出制御手段は、 The image data writing / reading control means includes:
上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、 Write start information storage means for storing, as write start information, the number of clocks from the horizontal synchronization signal to the start of image data writing to the line memory;
上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第1制御信号を出力開始する第1制御信号生成手段とを備え、 The number of clocks stored in the write start information storage means is compared with the count value from the invalid pixel count means, and when the number of clocks is equal to the count value, output of the first control signal is started. 1 control signal generating means,
上記第1制御信号に基づいて上記ラインメモリへの画像データの書き込みを制御する制御信号を生成するとともに、 Generating a control signal for controlling writing of the image data to the line memory based on the first control signal;
上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、 Read start information storage means for storing, as read start information, the number of clocks from the horizontal synchronization signal to the start of reading image data from the line memory;
上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段か The number of clocks stored in the reading start information storage means and the invalid pixel counting means らのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第3制御信号を出力開始する第3制御信号生成手段とを備え、And a third control signal generating means for starting to output a third control signal when the number of clocks is equal to the count value.
上記第3制御信号に基づいて上記ラインメモリへの画像データの読み出しを制御する制御信号を生成することを特徴とする画像処理装置。 An image processing apparatus for generating a control signal for controlling reading of image data to the line memory based on the third control signal.
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