JP3801727B2

JP3801727B2 - Automatic frequency control circuit

Info

Publication number: JP3801727B2
Application number: JP12686697A
Authority: JP
Inventors: 哲浩鄭; 徹菊田; 等斉藤
Original assignee: Japan Radio Co Ltd
Current assignee: Japan Radio Co Ltd
Priority date: 1997-05-16
Filing date: 1997-05-16
Publication date: 2006-07-26
Anticipated expiration: 2017-05-16
Also published as: JPH10322171A

Description

【０００１】
【発明の属する技術分野】
本発明は、衛星通信および移動通信などで発生しやすいドリフトを一つの原因とする周波数偏差を有する受信信号を復調する際に前記周波数偏差を補正する自動周波数制御（ＡＦＣ）回路に関し、特に、回路構成を簡単化すると共に位相雑音の低減および符号誤り率の改善を図ることができる自動周波数制御回路に関する。
【０００２】
【従来の技術】
従来、この種の自動周波数制御回路では、図２に示される衛星通信装置のように、入力端子から入力する受信ＩＦ（中間周波数）信号は、周波数変換器１に入力し入力した周波数を所定の周波数まで低域変換される。また、周波数変換器１では、後述するように、ＡＦＣ（自動周波数制御）用回路２００から供給される偏差補正が行われた局部発振信号により周波数変換後の出力信号が偏差補正される。
【０００３】
周波数変換器１の出力信号は分配器９に入力され、分配器９により分配された一方の分配信号は、補正されたＩＦＱＰＳＫ信号としてＱＰＳＫ（４相位相偏移変調）信号復調用回路１００へ供給される。周波数変換器１から出力され分配器９により分配された他方の分配信号は、ＡＦＣ用回路２００へ供給される。
【０００４】
ＡＦＣ用回路２００に分配された分配器９の出力信号は、周波数変換器２０１に入力して、パイロット基準信号受信用局部発振器２２０から受けるパイロット基準信号により周波数を低域変換され、不要波除去ＢＰＦ（帯域通過フィルタ）２０２により高調波などの不要波を除去されて周波数誤差検出器２０３へ入力する。
【０００５】
周波数誤差検出器２０３は、不要波除去ＢＰＦ２０２から入力した信号を別に予め設定されたマスタ基準信号と比較し、差の情報を誤差情報としてＡＦＣコントローラ２０４へ出力する。
【０００６】
ＡＦＣコントローラ２０４は受けた誤差情報を再度マスタ基準信号と比較し補正データとしてディジタル信号による補正情報２１１を出力する。この補正情報２１１は、ＤＡ（ディジタル／アナログ）変換器２０５によりアナログ信号に変換され、電圧制御発振器２０６へ可変電圧として供給される。
【０００７】
電圧制御発振器２０６により発振される周波数は供給される可変電圧に応じてそのダイナミックレンジまで変化し、その発振信号は信号復調用の周波数変換器１へ供給される安定した局部発振信号を生成するＰＬＬ（位相同期ループ：Phase Locked Loop)回路２０７に供給される。
【０００８】
ＰＬＬ回路２０７は、ＰＬＬＩＣ（集積回路）２０８、ＶＣＯ（電圧制御発振器）２０９および１／Ｎ分周器２１０により構成され、電圧制御発振器２０６から供給された発振信号は、ＰＬＬＩＣ２０８からＶＣＯ２０９を介して周波数変換器１へ局部発振信号として供給されると共に、この局部発振信号を１／Ｎ分周器２１０を介してＰＬＬＩＣ２０８へフィードバックして安定した局部発振信号が生成される。
【０００９】
上記構成により、周波数変換器１に入力する受信ＩＦ信号は、周波数変換器１において、周波数の低域変換と共に、ＡＦＣ用回路２００によりこの受信ＩＦ信号から生成された安定した局部発振信号のフィードバックを受けて周波数の誤差補正が行われ、ＩＦＱＰＳＫ信号として出力してＱＰＳＫ信号復調用回路１００へ供給される。
【００１０】
この周波数の誤差が補正されたＩＦＱＰＳＫ信号は、ＱＰＳＫ信号復調用回路１００において、不要波除去ＢＰＦ１１により高調波などの不要波が除去された後、同相検波器１５および直交検波器１６それぞれに分配され、ディジタルＱＰＳＫ信号復調器２０を介して復調されたＩデータおよびＱデータそれぞれとして出力される。
【００１１】
【発明が解決しようとする課題】
上述した従来の自動周波数制御回路には次のような問題点がある。
【００１２】
まず、第１の問題点は回路構成の規模が大きく複雑なことである。
【００１３】
その理由は、受信信号の周波数偏差を推定するために、パイロット基準信号を必要とし、更にこのパイロット基準信号を検波してマスタ基準信号との誤差情報を生成するので、パイロット基準信号のための受信用局部発振器および周波数変換器、ＢＰＦ、並びに周波数誤差検出器を備えているからである。また、推定した周波数誤差情報を信号復調用回路にフィードバックするＶＣＯの制御のため、ＡＦＣコントローラが出力するディジタル信号の補正情報をアナログ信号に変換するＤＡ変換器を必要とするからである。
【００１４】
また、第２の問題点は信号復調用回路への入力信号の位相雑音を増大させ、かつ符号誤り率を劣化させることである。
【００１５】
その理由は、信号復調用回路へのＩＦＱＰＳＫ信号を出力する周波数変換器に供給される補正用の局部発振信号が、ＤＡ変換器を含むアナログ的な制御回路により生成されるので雑音に干渉されやすく、また局部発振周波数の位相雑音を大幅に悪化させるからである。
【００１６】
本発明の課題は、上記問題点を解決し、回路構成を簡単化すると共に位相雑音の低減および符号誤り率の改善を図ることができる自動周波数制御回路を提供することである。
【００１７】
【課題を解決するための手段】
本発明による自動周波数制御回路は、周波数偏差を有する受信信号を復調する際に前記周波数偏差を補正する際、受信信号を復調する信号復調用回路から周波数偏差情報およびビットエラー情報を得て受信信号の周波数偏差値を推定し補正情報をディジタル信号で出力するＡＦＣコントローラと、このディジタル信号による補正情報および予め設定されたマスタ基準信号の両者を入力し小数点分周によるシンセサイザ方式を採用して、前記受信信号を前記信号復調用回路への入力信号に周波数変換するための局部発振信号を生成する位相同期ループ（ＰＬＬ）回路とを備えている。
【００１８】
この構成により、自動周波数制御回路には、パイロット基準信号が不要となるので、この信号のための受信用局部発振器、周波数変換器および検波回路、並びにＰＬＬ回路に供給される可変電圧のためのディジタル／アナログ変換器が不要である。更に、ＰＬＬ回路はディジタル信号で制御され、アナログ制御を不要にしている。
【００１９】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００２０】
図１は本発明の実施の一形態を示す機能ブロック図である。図１に示された自動周波数制御回路は、ＡＦＣ用回路２であり、入力端子から受けた受信ＩＦ信号を周波数の低域変換と共にＩＦＱＰＳＫ信号として出力しＱＰＳＫ信号復調用回路１０へ供給する周波数変換器１に、ＱＰＳＫ信号復調用回路１０から受ける周波数偏差符号およびビットエラー情報から得られる補正情報により生成された安定した局部発振信号をフィードバックしている。
【００２１】
従って、周波数変換器１は、ＡＦＣ用回路２から受ける安定した局部発振信号のフィードバックを受け、入力する受信ＩＦ信号の周波数の誤差を補正し、ＩＦＱＰＳＫ信号としてＱＰＳＫ信号復調用回路１０へ供給している。
【００２２】
まず、ＡＦＣ用回路２が周波数を自動制御する対象となるＱＰＳＫ信号復調用回路１０について説明する。
【００２３】
ＱＰＳＫ信号復調用回路１０は、入力するＩＦＱＰＳＫ信号を、まず不要波除去ＢＰＦ１１により帯域制限して高調波等の不要波を除去し周波数偏差を考慮にいれた希望波のみを通過させ、次いで、分配器１２により同相検波器１５および直交検波器１６それぞれへ供給する。
【００２４】
ここで、周波数偏差を考慮にいれた希望波とは、希望信号帯域幅Ｗｓおよび周波数最大偏差Ｗｄにおける不要波除去ＢＰＦ１１の帯域幅Ｗbpf が、下記式１の条件を満たすものとする。
【００２５】
_Ｗ _bpf _{≧ Ｗｓ＋２・Ｗｄ（１）}
局部発振器１３が、一方ではπ／２変換器１４を介して同相検波器１５へ、また他方では直交検波器１６へ直接、固定周波数信号を供給しており、同相検波器１５および直交検波器１６それぞれの出力は互いに９０度の位相シフトを有している。
【００２６】
同相検波器１５および直交検波器１６それぞれの出力は不要波除去ＬＰＦ（低域通過フィルタ）１７において高調波等の不要波を除去されＡＤ変換器１８に入力する。ＡＤ変換器１８は、ＱＰＳＫ信号復調用回路１０の最終段の機能ブロックとなるディジタルＱＰＳＫ信号復調器２０のクロック再生回路から供給されるシンボルレートの４倍の周波数のクロックにより、入力したアナログ信号をディジタル値に変換する。
【００２７】
ＡＤ変換器１８から出力された信号は同一の周波数伝達特性を有するロールオフＬＰＦ１９に入力されスペクトル整形される。ロールオフＬＰＦ１９は、ディジタルデータ伝送における符号間干渉防止に要求される伝達特性を形成するフィルタであり、一般に送受信側のフィルタ特性と組合わされ、いわゆるロールオフ低域通過フィルタ特性が得られるように設計されている。従って、ロールオフＬＰＦ１９の出力は検波出力においてアイ開口率が十分に大きくなるようにスペクトル整形されている。また、４倍のシンボルレートでフィルタリングするということは、周波数偏差による折り返しの影響（エイリアシング：Aliasing）を避けるためである。
【００２８】
ディジタルＱＰＳＫ信号復調器２０は、９０度位相シフトされ二つのロールオフＬＰＦ１９それぞれから入力した信号をディジタル的に処理し復調データのＩデータおよびＱデータとして出力している。
【００２９】
また、ディジタルＱＰＳＫ信号復調器２０は、内部で信号復調の際に従来同様に生成される、周波数制御用の周波数誤差検出機能により検出される周波数偏差（＋、−）情報、および受信符号の自動誤り訂正用に検出されるビットエラー情報（ＦＥＣ：Forword Error Correction）を、ＡＦＣ用回路２へ出力し供給するものとする。
【００３０】
一方、ＡＦＣ用回路２は、ＡＦＣコントローラ３およびＰＬＬ回路４を有し、ＰＬＬ回路４は小数点分周ＰＬＬＩＣ５、ＶＣＯ６および１／Ｎ分周器７により構成されているものとする。
【００３１】
ＡＦＣコントローラ３は、ディジタルＱＰＳＫ信号復調器２０から周波数偏差情報およびビットエラー情報を入力して、シンセサイザデータとして推定される周波数偏差の補正情報８を、ＰＬＬ回路４の小数点分周ＰＬＬＩＣ５へディジタル信号により供給する。
【００３２】
小数点分周ＰＬＬＩＣ５は、予め設定されたマスタ基準信号と、上記ＡＦＣコントローラ３から供給されるディジタル信号による補正情報８と、更に、周波数変換器１に供給されるＰＬＬ回路４の出力を１／Ｎ分周器７を介してフィードバックされた信号とを受けてＶＣＯ６を制御する可変電圧を生成し出力する。
【００３３】
この可変信号を受けたＶＣＯ６が出力する局部発振信号はＰＬＬ回路４の出力として１／Ｎ分周器７を介して小数点分周ＰＬＬＩＣ５にフィードバックされるので、安定した局部発振信号が生成される。
【００３４】
この局部発振信号が周波数変換器１へ供給され、周波数変換器１により、入力する受信ＩＦ信号の周波数の誤差が補正され、ＱＰＳＫ信号復調用回路１０へ供給されるＩＦＱＰＳＫ信号が生成出力される。
【００３５】
上記説明では、ＡＦＣコントローラが入力するビットエラー情報をＱＰＳＫ信号復調器から得るように図示して説明したが、ビットエラー情報はＱＰＳＫ信号復調用回路に別に設けられたＵＷ（Unique Word)検出器等を用いて検出することにより得てもよい。
【００３６】
【発明の効果】
以上説明したように本発明によれば、受信信号を復調する信号復調用回路から周波数偏差情報およびビットエラー情報を得て受信信号の周波数偏差値を推定しディジタル信号による補正情報を出力するＡＦＣコントローラと、この補正情報および予め設定されたマスタ基準信号の両者を入力し小数点分周によるシンセサイザ方式を採用して、前記受信信号を前記信号復調用回路への入力信号に周波数変換するための局部発振信号を生成する位相同期ループ（ＰＬＬ）回路とを備える自動周波数制御回路が得られる。
【００３７】
この構成によって、パイロット基準信号が不要となるため、このアナログ信号のための受信用局部発振器、周波数変換器およびこの信号の検波回路、並びにＰＬＬ回路に供給される可変電圧のためのディジタル／アナログ変換器が不要になるので、回路構成を簡単化することができる。更に、ＡＦＣコントローラからディジタル信号による補正情報をＰＬＬ回路に直接供給することにより、ディジタル／アナログ変換器を含む制御回路が省かれるので、位相雑音の低減および符号誤り率の改善を図ることができるという効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態を示す機能ブロック図である。
【図２】従来の一例を示す機能ブロック図である。
【符号の説明】
１周波数変換器
２ＡＦＣ用回路
３ＡＦＣコントローラ
４ＰＬＬ回路
５小数点分周ＰＬＬＩＣ（集積回路）
６ＶＣＯ（電圧制御発振器）
７１／Ｎ分周器
１０ＱＰＳＫ信号復調用回路
２０ディジタルＱＰＳＫ信号復調器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an automatic frequency control (AFC) circuit that corrects a frequency deviation when demodulating a received signal having a frequency deviation caused by a drift that is likely to occur in satellite communications and mobile communications. The present invention relates to an automatic frequency control circuit capable of simplifying the configuration and reducing phase noise and improving the code error rate.
[0002]
[Prior art]
Conventionally, in this type of automatic frequency control circuit, a reception IF (intermediate frequency) signal input from an input terminal is input to the frequency converter 1 and a predetermined frequency is input to a predetermined frequency as in the satellite communication device shown in FIG. Low frequency conversion to frequency. Further, in the frequency converter 1, as described later, the output signal after frequency conversion is corrected for deviation by the local oscillation signal supplied from the AFC (automatic frequency control) circuit 200 and subjected to deviation correction.
[0003]
The output signal of the frequency converter 1 is input to the distributor 9, and one of the distribution signals distributed by the distributor 9 is supplied to the QPSK (4-phase phase shift keying) signal demodulation circuit 100 as a corrected IFQPSK signal. Is done. The other distribution signal output from the frequency converter 1 and distributed by the distributor 9 is supplied to the AFC circuit 200.
[0004]
The output signal of the divider 9 distributed to the AFC circuit 200 is input to the frequency converter 201, and the frequency is low-frequency converted by the pilot reference signal received from the pilot reference signal receiving local oscillator 220. (Bandpass filter) 202 removes unnecessary waves such as harmonics and inputs the result to frequency error detector 203.
[0005]
The frequency error detector 203 compares the signal input from the unnecessary wave elimination BPF 202 with a master reference signal set in advance separately, and outputs the difference information to the AFC controller 204 as error information.
[0006]
The AFC controller 204 compares the received error information with the master reference signal again, and outputs correction information 211 by a digital signal as correction data. The correction information 211 is converted into an analog signal by a DA (digital / analog) converter 205 and supplied to the voltage controlled oscillator 206 as a variable voltage.
[0007]
The frequency oscillated by the voltage controlled oscillator 206 changes to its dynamic range in accordance with the supplied variable voltage, and the oscillation signal generates a stable local oscillation signal supplied to the frequency converter 1 for signal demodulation. (Phase Locked Loop) is supplied to the circuit 207.
[0008]
The PLL circuit 207 includes a PLLIC (integrated circuit) 208, a VCO (voltage controlled oscillator) 209, and a 1 / N frequency divider 210. An oscillation signal supplied from the voltage controlled oscillator 206 has a frequency from the PLLIC 208 via the VCO 209. The local oscillation signal is supplied to the converter 1 as a local oscillation signal, and the local oscillation signal is fed back to the PLLIC 208 via the 1 / N frequency divider 210 to generate a stable local oscillation signal.
[0009]
With the above configuration, the received IF signal input to the frequency converter 1 is fed back to the frequency converter 1 along with the low frequency conversion of the frequency, and the feedback of the stable local oscillation signal generated from the received IF signal by the AFC circuit 200. In response, the frequency error is corrected, output as an IFQPSK signal, and supplied to the QPSK signal demodulation circuit 100.
[0010]
The IFQPSK signal whose frequency error is corrected is distributed to the in-phase detector 15 and the quadrature detector 16 after unnecessary waves such as harmonics are removed by the unnecessary wave removal BPF 11 in the QPSK signal demodulation circuit 100. The I data and the Q data demodulated through the digital QPSK signal demodulator 20 are output.
[0011]
[Problems to be solved by the invention]
The conventional automatic frequency control circuit described above has the following problems.
[0012]
First, the first problem is that the circuit configuration is large and complicated.
[0013]
The reason is that a pilot reference signal is required to estimate the frequency deviation of the received signal, and this pilot reference signal is detected to generate error information with respect to the master reference signal. This is because a local oscillator, a frequency converter, a BPF, and a frequency error detector are provided. In addition, a DA converter that converts digital signal correction information output from the AFC controller into an analog signal is required to control the VCO that feeds back the estimated frequency error information to the signal demodulation circuit.
[0014]
The second problem is that the phase noise of the input signal to the signal demodulation circuit is increased and the code error rate is deteriorated.
[0015]
The reason is that the correction local oscillation signal supplied to the frequency converter that outputs the IFQPSK signal to the signal demodulation circuit is generated by the analog control circuit including the DA converter, so that it is easily interfered with noise. This is because the phase noise of the local oscillation frequency is greatly deteriorated.
[0016]
An object of the present invention is to provide an automatic frequency control circuit capable of solving the above problems, simplifying the circuit configuration, reducing phase noise and improving the code error rate.
[0017]
[Means for Solving the Problems]
The automatic frequency control circuit according to the present invention obtains frequency deviation information and bit error information from a signal demodulation circuit for demodulating a received signal when correcting the frequency deviation when demodulating a received signal having a frequency deviation. The AFC controller that estimates the frequency deviation value and outputs the correction information as a digital signal, and adopts the synthesizer method by dividing both the correction information by the digital signal and the preset master reference signal and dividing the decimal point, A phase-locked loop (PLL) circuit that generates a local oscillation signal for frequency-converting the received signal into an input signal to the signal demodulation circuit.
[0018]
This configuration eliminates the need for a pilot reference signal in the automatic frequency control circuit, so a local oscillator for reception for this signal, a frequency converter and detector circuit, and a digital for variable voltage supplied to the PLL circuit. / Analog converter is not required. Furthermore, the PLL circuit is controlled by a digital signal, eliminating the need for analog control.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings.
[0020]
FIG. 1 is a functional block diagram showing an embodiment of the present invention. The automatic frequency control circuit shown in FIG. 1 is an AFC circuit 2, which converts a received IF signal received from an input terminal as a low-frequency conversion of the frequency as an IFQPSK signal and supplies it to the QPSK signal demodulation circuit 10. A stable local oscillation signal generated by correction information obtained from the frequency deviation code and bit error information received from the QPSK signal demodulation circuit 10 is fed back to the device 1.
[0021]
Therefore, the frequency converter 1 receives the feedback of the stable local oscillation signal received from the AFC circuit 2, corrects the frequency error of the received IF signal, and supplies it to the QPSK signal demodulation circuit 10 as the IFQPSK signal. Yes.
[0022]
First, the QPSK signal demodulation circuit 10 for which the AFC circuit 2 automatically controls the frequency will be described.
[0023]
The circuit 10 for demodulating the QPSK signal first limits the band of the input IFQPSK signal by the unnecessary wave removal BPF 11 to remove unnecessary waves such as harmonics, and passes only the desired wave taking the frequency deviation into consideration, and then distributes it. The detector 12 supplies the in-phase detector 15 and the quadrature detector 16 to each other.
[0024]
Here, the desired wave taking the frequency deviation into consideration is that the desired signal bandwidth Ws and the bandwidth Wbpf of the unnecessary wave elimination BPF 11 at the maximum frequency deviation Wd satisfy the condition of the following equation (1).
[0025]
_W _bpf _{≧ Ws + 2 ・ Wd (1)}
The local oscillator 13 supplies a fixed frequency signal directly to the in-phase detector 15 via the π / 2 converter 14 on the one hand and directly to the quadrature detector 16 on the other hand, and the in-phase detector 15 and the quadrature detector 16. Each output has a 90 degree phase shift with respect to each other.
[0026]
The outputs of the in-phase detector 15 and the quadrature detector 16 are removed unnecessary waves such as harmonics by an unnecessary wave removal LPF (low-pass filter) 17 and input to the AD converter 18. The AD converter 18 converts the input analog signal with a clock having a frequency four times the symbol rate supplied from the clock recovery circuit of the digital QPSK signal demodulator 20 which is the final functional block of the QPSK signal demodulation circuit 10. Convert to digital value.
[0027]
The signal output from the AD converter 18 is input to a roll-off LPF 19 having the same frequency transfer characteristic and subjected to spectrum shaping. The roll-off LPF 19 is a filter that forms a transfer characteristic required for preventing intersymbol interference in digital data transmission, and is generally designed so as to obtain a so-called roll-off low-pass filter characteristic in combination with a transmission / reception filter characteristic. Has been. Therefore, the output of the roll-off LPF 19 is spectrally shaped so that the eye opening ratio is sufficiently large in the detection output. Further, filtering at a symbol rate of 4 times is for avoiding aliasing due to frequency deviation (aliasing).
[0028]
The digital QPSK signal demodulator 20 digitally processes signals input from the two roll-off LPFs 19 with a phase shift of 90 degrees, and outputs them as I data and Q data of demodulated data.
[0029]
In addition, the digital QPSK signal demodulator 20 automatically generates frequency deviation (+, −) information detected by a frequency error detecting function for frequency control, which is generated in the same way as in the prior art, and received code automatic. It is assumed that bit error information (FEC: Forword Error Correction) detected for error correction is output and supplied to the AFC circuit 2.
[0030]
On the other hand, the AFC circuit 2 includes an AFC controller 3 and a PLL circuit 4, and the PLL circuit 4 includes a decimal point frequency division PLLIC 5, a VCO 6, and a 1 / N frequency divider 7.
[0031]
The AFC controller 3 inputs the frequency deviation information and the bit error information from the digital QPSK signal demodulator 20, and outputs the frequency deviation correction information 8 estimated as synthesizer data to the decimal point frequency division PLLIC 5 of the PLL circuit 4 by a digital signal. to supply.
[0032]
The decimal point frequency division PLLIC 5 outputs a preset master reference signal, correction information 8 based on a digital signal supplied from the AFC controller 3, and an output of the PLL circuit 4 supplied to the frequency converter 1 to 1 / N. In response to the signal fed back through the frequency divider 7, a variable voltage for controlling the VCO 6 is generated and output.
[0033]
The local oscillation signal output from the VCO 6 that has received this variable signal is fed back to the decimal point frequency division PLLIC 5 via the 1 / N frequency divider 7 as an output of the PLL circuit 4, so that a stable local oscillation signal is generated.
[0034]
This local oscillation signal is supplied to the frequency converter 1. The frequency converter 1 corrects the frequency error of the received IF signal to be input, and an IFQPSK signal to be supplied to the QPSK signal demodulation circuit 10 is generated and output.
[0035]
In the above description, the bit error information input by the AFC controller is illustrated and described so as to be obtained from the QPSK signal demodulator. However, the bit error information is obtained by a UW (Unique Word) detector or the like provided separately in the circuit for demodulating the QPSK signal. You may obtain by detecting using.
[0036]
【The invention's effect】
As described above, according to the present invention, an AFC controller that obtains frequency deviation information and bit error information from a signal demodulation circuit that demodulates a received signal, estimates a frequency deviation value of the received signal, and outputs correction information using a digital signal. And a local oscillation for frequency conversion of the received signal into an input signal to the signal demodulating circuit by inputting both of the correction information and a preset master reference signal and adopting a synthesizer method by dividing a decimal point An automatic frequency control circuit comprising a phase locked loop (PLL) circuit for generating a signal is obtained.
[0037]
Since this configuration eliminates the need for a pilot reference signal, a local oscillator for reception for this analog signal, a frequency converter and a detection circuit for this signal, and digital / analog conversion for a variable voltage supplied to the PLL circuit Since the device is not necessary, the circuit configuration can be simplified . Further, by directly supplying correction information by a digital signal from the AFC controller to the PLL circuit, a control circuit including a digital / analog converter is omitted, so that phase noise can be reduced and a code error rate can be improved. An effect can be obtained.
[Brief description of the drawings]
FIG. 1 is a functional block diagram showing an embodiment of the present invention.
FIG. 2 is a functional block diagram showing an example of the prior art.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Frequency converter 2 AFC circuit 3 AFC controller 4 PLL circuit 5 Decimal point frequency division PLLIC (integrated circuit)
6 VCO (Voltage Controlled Oscillator)
7 1 / N frequency divider 10 QPSK signal demodulating circuit 20 digital QPSK signal demodulator

Claims

周波数偏差を有する受信信号を復調する際に前記周波数偏差を補正する自動周波数制御（ＡＦＣ）回路において、受信信号を復調する信号復調用回路から周波数偏差情報およびビットエラー情報を得て受信信号の周波数偏差値を推定し補正情報をディジタル信号で出力するＡＦＣコントローラと、このディジタル信号による補正情報および予め設定されたマスタ基準信号の両者を入力し小数点分周によるシンセサイザ方式を採用して、前記受信信号を前記信号復調用回路への入力信号に周波数変換するための局部発振信号を生成する位相同期ループ（ＰＬＬ）回路とを備えることを特徴とする自動周波数制御回路。In an automatic frequency control (AFC) circuit that corrects the frequency deviation when demodulating a received signal having a frequency deviation, the frequency of the received signal is obtained by obtaining frequency deviation information and bit error information from a signal demodulating circuit that demodulates the received signal. The AFC controller that estimates the deviation value and outputs the correction information as a digital signal, and inputs both the correction information based on the digital signal and a preset master reference signal , adopts a synthesizer method by dividing the decimal point, and receives the received signal And a phase-locked loop (PLL) circuit that generates a local oscillation signal for frequency-converting the signal into an input signal to the signal demodulation circuit.