JP3801364B2

JP3801364B2 - Distributed PWM gradation processing apparatus and printer

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Publication number: JP3801364B2
Application number: JP25217698A
Authority: JP
Inventors: 竹志澁谷; 正岡田; 昌幸神田; 達基犬塚; 敏明中村; 敦士小野瀬; 英治吉野
Original assignee: リコープリンティングシステムズ株式会社
Priority date: 1997-09-08
Filing date: 1998-09-07
Publication date: 2006-07-26
Anticipated expiration: 2018-09-07
Also published as: JP2000004359A

Description

【０００１】
【発明の属する技術分野】
本発明は、プリンタ，ファックスなどの様に、画像を点(画素)の集合として印画する画像出力装置に関する。特に、レーザパルス幅変調(Pulse Width Modulation：PWM)と複数の画素の組み合わせにより連続階調を表現するための画像処理を行う装置のための発明である。
【０００２】
【従来の技術】
従来、デジタルプリンタ等に用いられる１画素２階調(２値)のラスタ・デバイスには、ディザ法や誤差拡散法として知られる中間階調表現手段により、疑似的に中間階調を補う手法が多く用いられてきた。
【０００３】
特にディザ法では、特開昭61-125264号公報の第３ｂ図に示されているような閾値パターンによるドット集中型ディザ法と呼ばれる階調処理法がよく用いられてきた。この方法は、複数のドット配列を用いて入力階調に応じて直径の変化する網点を模擬するものである。そしてこの方法は、階調処理によって再現画像に混入するノイズが目につかない利点を持つ。さらにこの方法は、特開昭61-125264号公報の第17ａ図に示されているように、一つの閾値パターンを複数のクラスタで構成し、各クラスタで順次拡大する複数の網点を模擬する方法、いわゆるサブマトリックス法を併用することにより、網点の密度と階調数を両立させることもある程度可能となる。
【０００４】
同様の階調処理は、特公平6-85558号公報の第21図(B)にも見られる。特に特公平6-85558号公報は、さらに１画素の出力をPWMとよばれる出力レーザのパルス幅変調により３値化している。そしてこの処理方法では、第21図(B)に対応するもう一組の閾値配列である第21図(A)を併用することで、３値の出力レベルを決定する方式をとっている。
【０００５】
【発明が解決しようとする課題】
これらの方式は、階調数と分解能を両立するための工夫であるが600dpi(dots per inch)相当のレーザプリンタでは必ずしもまだ十分な特性とはいえない。グラビア印刷程度の画像再現には、網点密度にして175lpi、階調数は256階調が必要とされる。ここで、単位lpiは、「線数」と呼ばれる1インチ当たりの網点密度のこと(lines per inch)である。lpiは、プリンタエンジンそのものの解像度dpiと区別される。
【０００６】
600dpiの２値程度のプリンタでは、これ程の階調密度の網点形成は不可能である。しかし、視覚が識別可能な階調数は、空間周波数に依存しており、高周波成分にそれ程の階調数が必要とされるわけではない。
【０００７】
Roetlingの "Visual performance and image coding(SPIE/OSA(1976))"によると、空間周波数f(cycles/degree)に対する識別可能な階調数Gnは、
Gn＝1010(exp(−0.138f))(１−exp(−0.1f))＋１…（１）
によりモデル化される。
【０００８】
この式に基づいて、識別可能階調数の視覚特性をプリンタの解像度に対応して示した図を図21に示す。実線は、この(1)式による空間周波数に対する識別可能階調数である。また、破線はn値の600dpiのプリンタで可能な階調数を示す。ただし、図21では、空間周波数を各30cmの及び40cm観察距離での網点線数に換算して表示している。30cmの観察距離では、１(cycle/degree)は約10(lpi)に相当する。
【０００９】
図21で破線が実線を上回る部分は、その空間周波数に対して十分な階調性が得られることを表している。従って、この図によると、600dpiのプリンタで、十分に滑らかな階調性を得るためには、少なくとも１つのドットを５値化ないし９値化する必要があることが分かる。
【００１０】
一方で600dpiのプリンタで175lpi以上の網点を形成するには、１つの網点を３×３以下のドットの組により構成する必要を生じる。この場合の階調数は９値のプリンタであっても３×３×９＋１＝82階調となり低周波域の階調数が不足する。故に、十分な階調性を得ることは、クラスタリング手法(サブマトリックス法)のみでは不可能である。また、PWMのみで階調性を得ようとしてPWM分割数をあまり多くすることは、同じ印画速度に対してより高周波の制御回路が要求されるため、高速化、或いは実装コスト上の障害となる。
【００１１】
このため、前出の特開昭61-125264号公報に見られるようなクラスタリング手法とPWMとを併用する必要が生じる。
【００１２】
また、特公平6-85558号公報のような、ドットの濃度の1/3，2/3の濃度レベルそれぞれに対応して閾値配列を設ける手法で9値化する場合には、閾値配列と比較回路が大きくなる問題を生じる。
【００１３】
このような手法による回路構成規模や必要メモリの増大は、単純にコストアップにつながるばかりでなく、処理を専用LSI(ASIC)化する場合などの開発負担の増大につながる。
【００１４】
本発明の目的は、少ないメモリと簡易な処理回路により、ASIC内に実現容易な網点のクラスタリングとPWMが両立可能な階調処理回路を提供することより、低コストに高速高画質な階調処理を実現することにある。
【００１５】
【課題を解決するための手段】
上記問題を解決するために、入力階調値及び閾値の下位ビットの値に基づいて、複数のドット間で分散的にPWMレベルを増加させる分散PWM回路により階調処理装置を構成する。
【００１６】
【発明の実施の形態】
本発明の実施例について図面を参照して説明する。
【００１７】
図１は、本発明の階調処理装置を適用した600dpiのカラーレーザプリンタにおける画像処理の流れを示している。印刷対象となる画像データ１は、１ページ分のRGBデータとして、入力バッファ２に蓄えられる。プリンタエンジン13は、YMCKの各面(各色)毎に現像を行うため、図１の入力バッファ２以降の処理は、一つのカラー画像に対してYMCKの４面分４回繰り返す。
【００１８】
最初に４色分解手段５は、RGB点順次データからYellowを算出するように必要に応じて内部を初期化する。これに対応して、γ補正手段７はγ補正値テーブル８からYellowに対応した補正値を内部の参照テーブルにロードする。また、ディザ回路10はYellowに対応した閾値配列及びその配列のサイズデータをテーブル11からロードし、内部を初期化する。この閾値配列は、図8の閾値配列27のような0から255以下の８bitで表現される値の配列である。
【００１９】
これにより入力バッファ２から送られるRGBデータは、色補正手段３による色補正、４色分解手段５によるYellowデータへの変換、γ補正手段7による階調補正を受けた後、階調処理装置９によりPWM信号12としてプリンタエンジン13に出力する。
【００２０】
Yellow１ページ分の処理が終了すると、４色分解手段５，γ補正手段７，ディザ回路10はそれぞれ必要なパラメータをMagenta用に再ロードして初期化し、同様の処理によりMagenta１ページ分のPWM信号12をプリンタエンジン13に送出する。
【００２１】
同様にCyan，Blackに対する処理を行う。これらの各色面の切り替えは、プリンタエンジンの垂直同期信号に同期して行う。このとき、閾値配列は各色面毎に変更可能なように設定しておいてもよい。
【００２２】
次に、階調処理装置９の例を図２及び図３に示す。これらの例では、階調処理装置９への入力階調値（入力画素階調値）は256階調(８bit)、またPWMによる１dotの分割数は16個(４bit)の17段階(０〜16)としている。本実施例では入力階調値を８bitで実現しているが他のbit数で入力しても良いことは言うまでもない。
【００２３】
図２のNAND回路17含む前半の処理では、まず減算回路14にて、入力信号n_iの階調範囲とディザ閾値n_cとの差分Δn＝n_i−n_cを求める。Δn＜０の場合には、減算回路14のアンダーフロー(underflow)信号により、NAND回路17からの出力を全bit０とする。０≦Δnの場合には比較回路15にて、このΔnとレジスタ19に予め設定してある差分値の上限値となる閾値間隔Δhとの比較をする。そしてΔn≧Δhの場合には、比較回路15の出力を1とし、OR回路16により入力階調値に関わらず全６bitを１(＝full)としてNAND回路17を経て出力する。そして、その他の場合(０≦Δn＜Δhの場合)にはOR回路16への入力階調値６bitをそのままNAND回路17から出力し、８bitのΔnを６bitの０〜Δh(及び全bit＝１)の値に切り詰める。
【００２４】
NAND回路17の後段では、選択回路24により、NAND回路17の出力の６bitの信号線から４bit分を、Δhによりあらかじめレジスタ20に決定しておいた値ｓ＝０〜３の値に基づいて、次のように選択する。
【００２５】
ｓ＝０の場合は、上位２bitを切り捨て下位４bitを選択。
ｓ＝１の場合は、上位１bitと下位１bitを切り捨て中位４bitを選択。
ｓ＝２の場合は、下位２bitを切り捨て上位４bitを選択。
ｓ＝３の場合は、下位３bitを切り捨て上位に１bitの０信号を付加した４bitを選択。
【００２６】
この動作は、NAND回路17の６bitの出力値をｓbit右シフトし、溢れたbitを切り捨てることと等価である。そこで以下では、ｓをbitシフト量と呼ぶ。この処理は、NAND回路17の出力値を2のｓ乗で除して余りを切り捨てることにより、PWMの分割数に合わせたbit数とすることに相当する。この意味で図２は「切り捨て回路」である。
【００２７】
Δhに応じたbitシフト量ｓは、具体的には以下のように決定する。１≦Δh＜16(＝２⁴)のときは、ｓは０〜３の範囲で選択、16≦Δh＜32(＝２⁵)のときは、ｓ＝１〜３の範囲で選択、32≦Δh＜64(＝２⁶)のときは、ｓ＝２又は３とする。
【００２８】
これらの処理で４bitに減段された信号をインデックスとして、PWMレベル補正回路21は、参照テーブルであるPWM変換テーブル22に予め設定された値に従って、PWM階調値を更に変換し、最終的な実出力レベル値をPWMにより多段階の階調制御を行うPWM発生回路23に出力する。図４にPWM分割数が16で、入力階調値が０〜６及びｆの８段階に対する場合のPWM変換テーブル22の例を示す。
【００２９】
図４では、PWMによる１dotに対するレーザパルスの分割時間の相対値に対する相対濃度60がほぼ線形となるように補正をかけている。また、後述する理由により、入力階調値６と入力階調値f(全bit＝１)とは同じ最大レベル値を対応させている。
【００３０】
尚、上記の説明で差分Δnのうち、アンダーフロー信号を除いた８bitの上位２bitはOR回路16に入力される前に切り捨てているが、この上位２bitの回路上の切り捨て位置は特に重要ではない。また、図２の実施例ではΔhを64(６bit)より小さい値とし、NAND回路17の出力を６bitとしているが、もちろん６bitの制限は本質的なものではない。例えば、NAND回路17の出力まで８bitのままで処理をし、選択回路24を、
上位４bit切り捨て(ｓ＝０)、
上位３bit及び下位１bit切り捨て(ｓ＝１)、
上位２bit及び下位２bit切り捨て(ｓ＝２)、
上位１bit及び下位３bit切り捨て(ｓ＝３)、
下位４bit切り捨て(ｓ＝４)
の何れかを選択する回路として実装することも容易である。この場合にはbitシフト量ｓが０〜４の５通りあるので、レジスタ20からの選択信号であるの信号線は、３bit必要となる。
【００３１】
図３に示す実施例は、図２の切り捨て処理に対して、切り上げ処理を行う点だけが異なる。図３では、選択回路24の前段に設けた加算回路18a，18b及び18cにより、ｓ＝１〜３の場合に切り捨てられる下位bitのOR値を、PWMレベル補正回路21に出力される残りの上位４bitに加算する。これにより、図３は、選択回路24の bitシフト量ｓの値に応じて、NAND回路17の出力値を２のｓ乗で除し、余りを切り上げる「切り上げ回路」として動作する。
【００３２】
図５に以上の処理をフローチャートにて示す。処理は各色面毎のページ単位で行われる。まず、ページ処理に先立つ初期化ステップ100では、閾値間隔Δhをレジスタ19から、bitシフト量ｓをレジスタ20からそれぞれロードする。bitシフト量ｓは、ΔhをPWMによる分割数である４bitに切り詰めるのに十分な値として、Δhに対応して予め決めておく値であるが、図５の初期化ステップ100の例に従って、Δhから自動的に決定することもできる。また、初期化ステップ100では、PWM出力値ｐを実出力レベル値ｐ’に変換するPWM変換テーブル22もロードする。
【００３３】
ステップ101では、入力画素値n_iと閾値n_cをロードし、ステップ102で差分Δnを算出する。このステップ101の閾値n_cは、図１のディザ回路10により、後で説明する図８に示すような閾値配列27或いは、簡略化閾値配列28に基づいて入力画素値n_iと同期して逐次入力される。
【００３４】
ステップ103ではΔnとΔhとの比較を行う。そして、PWM出力値ｐを、Δn＜０ならばｐ＝０、Δn≧Δhならばｐ＝ｆ(16進)、０≦Δn＜Δhならばｐ＝(Δn/２^s)とする。(２^sは２のs乗を表す）但し、Δnを２^sで除した余りの処理は、図2の切り捨て回路では切り捨て、図3の切り上げ回路では切り上げとなる。
【００３５】
ステップ104ではPWM出力値ｐをインデックスとして、PWMレベル補正回路21によりPWM変換テーブル22に従って、最終的なPWM出力レベル値ｐ'を得る。
【００３６】
最後にステップ105でPWM出力レベルｐ'は、PWM発生回路23によりパルス幅変調されたPWM信号としてプリンタエンジン13へと出力する。
【００３７】
以上の処理を、１ページ分の画素の処理が終了するまで、ステップ101との間で反復した後、次ページ或いは次色面の処理として図５の処理が最初から繰り返す。
【００３８】
図６は、図３の切り上げ回路による入出力の対応例を示す。図６では、Δh＝24，ｓ＝２の場合の選択回路24からのPWM出力値ｐを、入力階調値n_i＝0〜255を行とし、４×10組の閾値n_c＝{24ｋ，24ｋ＋１，24ｋ＋２，24ｋ＋３}(ｋ＝０，１，２，, . . .，９)を列とする16進数の表として示す。このような閾値の組の配置例は、図８の閾値配列27に示す。
【００３９】
図６では、出力値は０を除いて、１，２，３，４，５，６，ｆ(full)の７段階であるが、これらの値は、図４に示したように、図３のPWMレベル補正回路21によりPWM変換テーブル22に従って均等な階調性が得られるようPWM出力レベルとして修正される。特に選択回路24の出力値の６とｆ(16進)とは、PWMレベル補正回路21で同じ実出力レベル値に対応させる。この場合、PWM段数(０，ｆを除いたPWM出力レベルの段数)は６段となっている。これにより、図６の40個の閾値の組み合わせによる論理的な出力階調数は241(６×40＋１)階調となる。
【００４０】
図７は同様のΔh＝24，ｓ＝２及び閾値の組に対する切り捨て回路(図２)による入出力の対応例を示す。この場合、入力階調値０〜４に対応する出力は全て０になるが、通常この程度のハイライト部の"飛び"は、出力画像に大きく影響しない。
【００４１】
必要ならば図２のn_i入力部に定数オフセット値n₀＝３を加算する回路を付加することにより、切り上げ回路と同等の入出力対応(図５)とすることは容易に実現できる。或いは、前段のγ補正手段７の出力に初めからn₀＝３のオフセットを持たせることで、同等の入出力対応はさらに容易に実現できる。
【００４２】
逆に、図６の切り上げ回路によるΔn＝n_i−n_cとPWM出力値ｐの関係は、入力階調値n_iにn₀＝１のオフセットを付加することにより、Δn＋n₀＝n_i＋n₀−n_cの下位ｓ＝２bitには依存しない切り捨て回路とほぼ等価な処理となる。
【００４３】
このように図２、図３の実施例では、PWM出力値ｐは、差分値Δnを適当にオフセットした値Δn＋n₀の下位ｓbitとは無関係に決定される。つまり、入力階調値と閾値の差分値に対する下位bitの切り捨て処理が、図２、図３で実装された処理の本質となっている。
【００４４】
図８に、これらの図２，図３に示された階調処理装置９との組み合わせでPWMの分散処理を実現する閾値配列の構成方法を示す。先の例同様、Δh＝24，ｓ＝２とする。
【００４５】
まず、基本閾値パターン25をＫとし、ＫからＫ×Δh，Ｋ×Δh＋１，Ｋ×Δh＋２，Ｋ×Δh＋３により生成される４つの閾値パターンによる拡張閾値パターン26を構成する。
【００４６】
次にこの拡張閾値パターン26を行・列とも周期的に閉じる矩形領域に充填することで図8の閾値配列27を得る。ディザ回路10はこの閾値配列27を周期的に繰り返し使用することで閾値n_cを発生するが、この閾値配列27は、上２行を図中に矢印Ａで示した位置(６列目)で左にシフトしながら下方に10段積み重ねた構造になる。従って閾値配列27全体の代わりに、上２行からなる簡略化閾値配列28を、プリンタエンジン13の水平同期信号に同期して入力画像の２行毎に初期の列アドレスを６列づつシフトしながら反復使用することでさらに実装上のメモリを節約することが可能である。
【００４７】
図９は、このような構成による閾値配列27と図３の階調処理装置９により得られるPWMの分散処理の効果を示す。拡張閾値パターン26に対して従来例のようにPWMとクラスタリングを単に組み合わせたのみでPWMの分散処理を行わない場合には、n_i＝７に対する画像出力は、図９(ｂ)の様にドットの不揃いやドット径の不揃いが強調されノイズの多い荒れた網点画像となる。これに対し、階調処理装置９によりPWMの分散処理を施した場合には、図９(ａ)のように４つの領域で、PWMによる中間階調が巡回的に増加する均質で滑らかな網点画像となる。
【００４８】
以上の説明における閾値配列27は、図８に○で示したように、一様な中間階調値に対して水平方向に対して約18.4度の角度をなす網点格子を出力する。この網点格子が水平方向に対してなす角はスクリーン角と呼ばれる。通常のカラー印刷では、再現色を安定化させる目的で、各色面毎に異なるスクリーン角が使用される。
【００４９】
図10は、種々のスクリーン角θに対応する基本閾値パターンＫと閾値間隔Δh、bitシフト量ｓの例を表にまとめて示す。表中の値には、
Δh＝２^s×(PWM段数)
(総階調数)＝(セル数)×Δh＋１
の関係がある。
【００５０】
先にも述べたように、bitシフト量ｓは設定に自由度を持たせている。これは一般にPWMによる
階調特性はプリンタエンジンによって異なるので、PWMによる階調特性が十分なプリンタエンジンに対してはｓの値は小さく採る方が均質で高密度な画像が得られる。しかし、PWMによる階調特性が十分でなく信号としてのパルス分割数に対して実際に対応する階調数が少ない場合は、ｓの値を大きく採る方が高い階調性が得られるからである。
【００５１】
カラー印刷の場合、Cyanに図８、Magentaに図10(ａ)、Yellowに図10(ｂ)、Blackに図10(ｃ)の閾値パターンを割り付けると、比較的網点の重ねによるモアレの目立ちにくい再現画像が得られる。MagentaとCyanに割り付けるパターンは逆でも良い。
【００５２】
これらの基本閾値パターンＫによる拡張閾値パターン及び閾値配列の構成法は、図８に示した先述の閾値配列27の構成方法とほぼ同様である。特にビットシフト量ｓが異なる場合の例は、図11に図10(ａ)でｓ＝１に対応する拡張閾値パターンと簡略化閾値配列を、図12に図10(ｃ)でｓ＝３に対応する拡張閾値パターンと簡略化閾値配列を示す。これらの図では、配置の特徴を見やすくするために、基本閾値パターンの閾値０に対応する拡張閾値パターン上の閾値を○で囲んで示す。図８の場合と同様に、これらの図の簡略化閾値配列42,45から閾値配列を得るには、図中矢印Ａで示した位置で、列をシフトしながら簡略化閾値配列を反復すれば良い。
【００５３】
図13は、図３の切り上げ回路とほぼ同様のPWM分散効果が得られる階調処理装置９の他の実装例である。この実施例は、データを幾つかのbitごとに分割して処理を行うので、先の「切り上げ回路」及び「切り捨て回路」に対して「bit区分回路」と呼ぶ。このbit区分回路による処理の流れの概念を図14に示す。
【００５４】
この実施例では１dotのPWM階調数を０〜４の５値(PWM分割数４)とし、４dot間でPWMを以下のようにして分散する。
【００５５】
また、通常画像に関するデータは８bit単位で取り扱われるが、簡単の為に、閾値n_cの上位２bitをはじめから無視して６bitとして扱う。もちろん下位２bitのように他の位置の２bitを無視する構成も可能である。下位２bitを無視する場合には、以下の説明の閾値を２bitシフト即ち４倍して読みかえれば良い。
【００５６】
まず、γ補正手段７で補正された８bitの入力画素の階調値n_iを、上位bitから順に４bitをブロックインデックスb_i、続く２bitをPWMレベル値N_p、残り下位２bitをローテーションインデックスk_iとなるように入力画素の配線を分割する。また、ディザ回路10からロードされた閾値である６bitの閾値n_cを、上位bitから４bitをブロックインデックスb_c、下位２bitをローテーションインデックスk_cなるように閾値の配線を分割する(図14ステップ111)。
【００５７】
比較回路50はブロックインデックスb_iとb_cの大きさの比較により、PWMレベル値N_pを、次の規則で修正する。b_i＞b_cの場合(ステップ112)には強制的にN_p＝４(ステップ113)とする。b_i＜b_cの場合(ステップ114)には強制的にN_p＝０(ステップ115)とする。b_i＝b_cの場合には、さらに比較回路51によりローテーションインデックスk_iとk_cとを比較し(ステップ116)、k_i＞k_cの場合のみ１をPWMレベル値N_pに加算する(ステップ117)。それ以外の場合は、N_pの修正は行わない。
【００５８】
このとき、b_i＝b_cの場合の処理を切替えるために、図13の例では、比較回路50により出力の切り替えを行う。比較回路50は、b_i＝b_cの真偽値とb_i＞b_cの真偽値を正論理で出力する。選択手段53は、b_i＝b_cの真偽値を選択信号として、b_i＝b_cの場合には、加算回路52の出力を選択し、b_i≠b_cの場合には、b_i＞b_cの真偽値を２bitシフト(即ち４倍)した値を選択する。最後にPWMレベル補正回路21は、PWM出力値N_pをPWMレベル値ｐ'に変換する(ステップ118)。
【００５９】
図15は、この実施例によるPWM出力値を表で示したものである。図15では、40種類の閾値を持つ図16の閾値パターン56のような閾値の組を想定している。
【００６０】
以上の説明は、PWM分割数４に対応した実装例だが、ほぼ同様の回路で、PWM分割数８に対応した回路も構成できる。この場合には、対応するbit区分回路(図13)のbit分割の仕方を図13の括弧で示したように変更する。即ち、入力画素の階調値n_iは、上位bitから順に４bitをブロックインデックスb_i、続く３bitをPWMレベル値N_p、残り下位１bitをローテーションインデックスk_iとなるように入力画素の配線を分割する。また、ディザ回路10からロードされた閾値である閾値n_cは５bitとし、上位bitから４bitをブロックインデックスb_c、下位１bitをローテーションインデックスk_cなるように閾値の配線を分割する。
【００６１】
図16は、図13のbit区分回路に適した閾値パターンの構成方法である。PWM分割数４(２bit)に対応する拡張閾値パターン56の構成方法は、図８の場合と同様で、基本閾値パターン55をＫ、閾値間隔Δh＝４とし、ＫからＫ×Δh，Ｋ×Δh＋１，Ｋ×Δh＋２，Ｋ×Δh＋３により生成される４つの閾値パターンにより構成されている。また、PWM分割数８(３bit)に対応する拡張閾値パターン57の構成方法も図11と同様である。拡張閾値パターンから閾値配列、簡略化閾値配列が得られることも図８の場合と同様である。
【００６２】
閾値パターン56の場合、総階調数＝(セル数)×(PWM分割数)＋１＝40×４＋１＝161であり、対応可能な入力階調値の範囲はn_i＝０〜160までの161階調である。従って、図15からも分かるように、160を越える入力階調値に対するPWM出力値は全て最大値４となるが、図18に示すように、階調処理装置9前段のγ補正手段7のγ補正値を総階調数n_maxを越えない値に抑えることで容易に補正される。
【００６３】
図17は、各種の基本閾値パターンに適したPWM分割数とΔhの例を示す。bit区分回路の場合には、先の切り上げ回路や切り捨て回路の場合と異なって総階調数との関係は、
(総階調数)＝(セル数)×Δh×(PWM分割数)＋１
となる。
【００６４】
図13の階調処理装置におけるPWM分割数４の場合とPWM分割数８の場合との違いは、入力画素の階調値n_iと閾値n_cのbit分割の数(bit幅)が異なるのみである。従って、図19のように比較回路50及び51の前に分割回路58及び59をそれぞれ設け、選択信号56によりbit分割のbit幅を可変にすることで、PWM分割数を切り替え可能とする事が出来る。
【００６５】
図19に示した例では、各信号線P1〜P5は、それぞれP1＝P4＝４bit、P2＝３bit、P3＝P5＝２bitのbit幅を持つ。選択信号56は、各色面毎に予め図示しないレジスタに設定しておき、P1，P2，P3の分割数を決定するための信号である。この実施例においては、選択信号は0と１との二通り(１bit)とし、PWM分割数を８或いは４となるようにする。
【００６６】
選択信号56が0の場合は、分割回路59は入力画素の階調値n_iの下位４bitの上位３bitをP2に、下位１bitをP3の上位１bitに分割する(P3の下位１bitは０)。また、分割回路58は８bitの閾値n_cを最上位３bitを無視して中位４bitをP4に、下位１bitをP5に分割する(P5の下位１bitは０)。このように分割することにより、図13でPWM分割数８の場合と等価な回路となる。
【００６７】
また、選択信号56が１の場合は、分割回路59は入力画素の階調値n_iの下位４bitの上位２bitをP2の上位２bitに(P2の下位１bitは０)、下位２bitをP3に分割し比較回路51に出力する。分割回路58は、８bitの閾値n_cを最上位３bitを無視して中位４bitをP4に、下位２bitをP5に分割し比較回路15に出力する。選択信号56に入力された値が１の場合は加算回路52において比較回路51からの出力を２倍して(＝１bitシフトさせて)P2に加算する。このようにすることにより図13でPWM分割数４の場合と等価な回路となる。
【００６８】
図20は、上記何れかの実施例の階調処理装置９を搭載したコントローラボード31を内蔵するカラーレーザプリンタ30の構成図を示す。コントローラボード31は、機構部と平行して、プリンタ底面に垂直に搭載されているため破線で示している。本発明の階調処理装置は、感光体ベルト32及びレーザ光学装置33を制御する水平同期信号及び垂直同期信号に同期して、実時間で入力画像信号を展開し、感光体ベルト上に静電潜像を形成する。
【００６９】
尚、上記の実施例においてはカラー印刷を例にとって説明したが、本願発明の階調処理装置は単色(モノクロ)の印刷にも適用できることは言うまでもない。また、本実施例では、PWMの分割数を16とするために４bitとしてPWMレベル補正回路21に入力しているが、PWMの分割数を他の値にすれば、その値に合わせ切り捨てるｓbitのbit数も変化することになる。
【００７０】
【発明の効果】
本発明によれば、クラスタリングされたスクリーン角付き網点ディザと両立するPWMの分散処理が、小規模の回路構成により実現される。これにより、高解像度・高階調で安定な階調処理をASIC上に実装することが容易となる。
【図面の簡単な説明】
【図１】本発明を含むデータ処理の流れを示す図である。
【図２】本発明の階調処理装置(切り捨て回路)の例を示す図である。
【図３】本発明の階調処理装置(切り上げ回路)の例を示す図である。
【図４】 PWMレベル補正の説明図である。
【図５】階調処理装置の動作フローを示す図である。
【図６】切り上げ回路による入出力対応例を示す図である。
【図７】切り捨て回路による入出力対応例を示す図である。
【図８】基本閾値パターンからの閾値配列の構成法を示す図である。
【図９】本発明の効果の説明図を示す図である。
【図１０】その他のスクリーン角を実現する基本閾値パターン例を示す図である。
【図１１】その他の基本閾値パターンからの簡略化閾値配列の構成例である。
【図１２】その他の基本閾値パターンからの簡略化閾値配列の構成例である。
【図１３】本発明の階調処理装置(bit区分回路)の例を示す図である。
【図１４】 bit区分回路による動作フローを示す図である。
【図１５】 bit区分回路による入出力対応例を示す図である。
【図１６】 bit区分回路に対応する拡張閾値配列の構成例を示す図である。
【図１７】 bit区分回路での各基本閾値パターン対する総階調数の図である。
【図１８】総階調数を上限にするγ補正の例を示す図である。
【図１９】 bit区分を可変にするbit区分回路の例を示す図である。
【図２０】本発明の階調処理装置を搭載したカラーレーザプリンタの例を示す図である。
【図２１】人の眼の階調識別特性を示す図である。
【符号の説明】
１…画像データ、２…入力バッファ、３…色補正手段、５…４色分解手段、７…γ補正手段、８…γ補正データ、９…階調処理装置、10…ディザ回路、11…閾値配列テーブル、12…PWM信号、13…プリンタエンジン、14…減算回路、15…比較回路、16…OR回路、17…NAND回路、18a…加算回路、18b…加算回路、19…レジスタ、20…レジスタ、21…PWM変換回路、22…PWM変換テーブル、23…PWM発生回路、24…選択回路、25…基本閾値パターン、26…拡張閾値パターン、30…カラーレーザプリンタ、31…コントローラボード、32…感光体ベルト、33…レーザー光学装置。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image output apparatus that prints an image as a set of dots (pixels) such as a printer or a fax machine. In particular, the present invention is an apparatus for an apparatus that performs image processing for expressing a continuous tone by a combination of laser pulse width modulation (PWM) and a plurality of pixels.
[0002]
[Prior art]
Conventionally, a raster device of one pixel and two gradations (binary) used in a digital printer or the like has a method of artificially supplementing intermediate gradations by means of intermediate gradation representation means known as a dither method or an error diffusion method. Many have been used.
[0003]
In particular, in the dither method, a gradation processing method called a dot concentration type dither method using a threshold pattern as shown in FIG. 3b of JP-A-61-125264 has been often used. This method uses a plurality of dot arrangements to simulate a halftone dot whose diameter changes according to the input gradation. This method has an advantage that noise mixed in the reproduced image by gradation processing is not noticeable. Further, as shown in FIG. 17a of Japanese Patent Application Laid-Open No. 61-125264, this method simulates a plurality of halftone dots in which one threshold pattern is composed of a plurality of clusters and is sequentially expanded in each cluster. By using the method, the so-called submatrix method, it is possible to achieve both the density of halftone dots and the number of gradations to some extent.
[0004]
Similar gradation processing can also be seen in FIG. 21 (B) of Japanese Examined Patent Publication No. 6-85558. In particular, Japanese Patent Publication No. 6-85558 further ternizes the output of one pixel by pulse width modulation of an output laser called PWM. This processing method employs a method of determining ternary output levels by using FIG. 21 (A), which is another set of threshold values corresponding to FIG. 21 (B).
[0005]
[Problems to be solved by the invention]
These methods are devised to achieve both the number of gradations and the resolution, but are not necessarily sufficient for a laser printer equivalent to 600 dpi (dots per inch). In order to reproduce an image equivalent to gravure printing, a dot density of 175 lpi and a gradation number of 256 are required. Here, the unit lpi is a dot density (lines per inch) called “number of lines”. lpi is distinguished from the resolution dpi of the printer engine itself.
[0006]
A halftone dot having such a gradation density cannot be formed by a printer of about 600 dpi binary. However, the number of gradations that can be visually recognized depends on the spatial frequency, and that number of gradations is not required for the high-frequency component.
[0007]
According to Roetling's "Visual performance and image coding (SPIE / OSA (1976))", the distinguishable number of gradations Gn for the spatial frequency f (cycles / degree) is
Gn = 1010 (exp (−0.138f)) (1−exp (−0.1f)) + 1 (1)
Is modeled by
[0008]
FIG. 21 shows a visual characteristic of the number of identifiable gradations corresponding to the resolution of the printer based on this equation. The solid line is the number of identifiable gradations with respect to the spatial frequency according to equation (1). The broken line indicates the number of gradations possible with a printer having an n value of 600 dpi. However, in FIG. 21, the spatial frequency is converted into the number of halftone lines at 30 cm and 40 cm observation distances. At an observation distance of 30 cm, 1 (cycle / degree) corresponds to about 10 (lpi).
[0009]
In FIG. 21, the portion where the broken line exceeds the solid line indicates that sufficient gradation can be obtained with respect to the spatial frequency. Therefore, according to this figure, it is understood that at least one dot needs to be converted into a quinary value or a nine-valued value in order to obtain sufficiently smooth gradation with a 600 dpi printer.
[0010]
On the other hand, in order to form a halftone dot of 175 lpi or more with a 600 dpi printer, it is necessary to form one halftone dot with a set of dots of 3 × 3 or less. In this case, the number of gradations is 9 × 3 × 9 + 1 = 82 gradations even with a 9-value printer, and the number of gradations in the low frequency range is insufficient. Therefore, it is impossible to obtain sufficient gradation by only the clustering method (sub-matrix method). Also, if the number of PWM divisions is increased too much in order to obtain gradation by using only PWM, a higher frequency control circuit is required for the same printing speed, which is an obstacle to speeding up or mounting cost. .
[0011]
For this reason, it is necessary to use a clustering technique such as that disclosed in Japanese Patent Laid-Open No. 61-125264 and PWM together.
[0012]
In addition, in the case of nine-value conversion using a threshold arrangement corresponding to each of the density levels of 1/3 and 2/3 of the dot density as in Japanese Patent Publication No. 6-85558, it is compared with the threshold arrangement. This causes a problem that the circuit becomes large.
[0013]
The increase in the circuit configuration scale and the required memory by such a method not only simply increases the cost, but also increases the development burden when processing is made into a dedicated LSI (ASIC).
[0014]
The object of the present invention is to provide a gradation processing circuit capable of achieving both halftone dot clustering and PWM that can be easily implemented in an ASIC with a small amount of memory and a simple processing circuit. It is to realize processing.
[0015]
[Means for Solving the Problems]
In order to solve the above problem, the gradation processing device is configured by a distributed PWM circuit that increases the PWM level in a distributed manner among a plurality of dots based on the input gradation value and the value of the lower bits of the threshold value.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described with reference to the drawings.
[0017]
FIG. 1 shows the flow of image processing in a 600 dpi color laser printer to which the gradation processing apparatus of the present invention is applied. Image data 1 to be printed is stored in the input buffer 2 as RGB data for one page. Since the printer engine 13 performs development for each side (each color) of YMCK, the processing after the input buffer 2 in FIG. 1 is repeated four times for four sides of YMCK for one color image.
[0018]
First, the four-color separation means 5 initializes the interior as necessary so as to calculate Yellow from RGB point sequential data. Correspondingly, the γ correction means 7 loads a correction value corresponding to Yellow from the γ correction value table 8 into an internal reference table. The dither circuit 10 loads the threshold array corresponding to Yellow and the size data of the array from the table 11, and initializes the inside. This threshold value array is an array of values represented by 8 bits from 0 to 255 or less like the threshold value array 27 in FIG.
[0019]
As a result, the RGB data sent from the input buffer 2 is subjected to color correction by the color correction means 3, conversion to yellow data by the four color separation means 5, and gradation correction by the γ correction means 7, and then a gradation processing device 9. As a result, the PWM signal 12 is output to the printer engine 13.
[0020]
When the processing for one yellow page is completed, the four-color separation means 5, the gamma correction means 7, and the dither circuit 10 each reload necessary parameters for Magenta and initialize them, and PWM signal 12 for one page of Magenta by the same processing. Is sent to the printer engine 13.
[0021]
Similarly, Cyan and Black are processed. These color planes are switched in synchronization with the vertical synchronization signal of the printer engine. At this time, the threshold value array may be set to be changeable for each color plane.
[0022]
Next, an example of the gradation processing device 9 is shown in FIGS. In these examples, the input gradation value (input pixel gradation value) to the gradation processing device 9 is 256 gradations (8 bits), and the number of divisions of 1 dot by PWM is 16 (4 bits) in 17 steps (0 to 0). 16). In this embodiment, the input gradation value is realized with 8 bits, but it goes without saying that the input gradation value may be input with other numbers of bits.
[0023]
In the first half of processing including the NAND circuit 17 of FIG. _i Tone range and dither threshold n _c Δn = n _i −n _c Ask for. When Δn <0, the output from the NAND circuit 17 is set to all bits 0 by the underflow signal of the subtraction circuit 14. In the case of 0 ≦ Δn, the comparison circuit 15 compares this Δn with the threshold interval Δh that is the upper limit value of the difference value preset in the register 19. When Δn ≧ Δh, the output of the comparison circuit 15 is set to 1, and the OR circuit 16 sets all 6 bits to 1 (= full) regardless of the input gradation value, and outputs it through the NAND circuit 17. In other cases (when 0 ≦ Δn <Δh), the input gradation value 6 bits to the OR circuit 16 is output as it is from the NAND circuit 17, and 8 bits Δn is changed from 6 bits to 0 to Δh (and all bits = 1). ).
[0024]
In the subsequent stage of the NAND circuit 17, the selection circuit 24 causes 4 bits from the 6-bit signal line of the output of the NAND circuit 17 to be based on the value s = 0-3 determined in advance in the register 20 by Δh. Select as follows:
[0025]
When s = 0, the upper 2 bits are discarded and the lower 4 bits are selected.
When s = 1, the upper 1 bit and lower 1 bit are discarded and the middle 4 bits are selected.
When s = 2, the lower 4 bits are discarded and the upper 4 bits are selected.
When s = 3, the lower 3 bits are discarded and 4 bits with 1 bit 0 signal added to the upper are selected.
[0026]
This operation is equivalent to shifting the 6-bit output value of the NAND circuit 17 to the right by sbits and discarding overflow bits. Therefore, hereinafter, s is referred to as a bit shift amount. This process corresponds to dividing the output value of the NAND circuit 17 by 2 to the power of s and rounding off the remainder to obtain the number of bits that matches the number of PWM divisions. In this sense, FIG. 2 is a “truncating circuit”.
[0027]
Specifically, the bit shift amount s according to Δh is determined as follows. 1 ≦ Δh <16 (= 2 ^Four ), S is selected in the range of 0 to 3, 16 ≦ Δh <32 (= 2 ^Five ) Is selected within the range of s = 1 to 3, 32 ≦ Δh <64 (= 2 ⁶ ), S = 2 or 3.
[0028]
The PWM level correction circuit 21 further converts the PWM gradation value according to the value preset in the PWM conversion table 22 which is a reference table, using the signal reduced to 4 bits by these processes as an index. The actual output level value is output to the PWM generation circuit 23 that performs multi-step gradation control by PWM. FIG. 4 shows an example of the PWM conversion table 22 in the case where the number of PWM divisions is 16 and the input gradation values are for 8 stages of 0 to 6 and f.
[0029]
In FIG. 4, correction is performed so that the relative density 60 with respect to the relative value of the division time of the laser pulse with respect to 1 dot by PWM becomes substantially linear. For the reason described later, the input gradation value 6 and the input gradation value f (all bits = 1) correspond to the same maximum level value.
[0030]
In the above description, of the difference Δn, the upper 2 bits of 8 bits excluding the underflow signal are rounded down before being input to the OR circuit 16, but the truncation position on the upper 2 bits of the circuit is not particularly important. . In the embodiment of FIG. 2, Δh is set to a value smaller than 64 (6 bits) and the output of the NAND circuit 17 is set to 6 bits, but of course the 6-bit limitation is not essential. For example, processing is performed with 8 bits remaining until the output of the NAND circuit 17, and the selection circuit 24 is
The upper 4 bits are rounded down (s = 0),
Truncation of upper 3 bits and lower 1 bit (s = 1),
Truncation of upper 2 bits and lower 2 bits (s = 2),
Truncation of upper 1 bit and lower 3 bits (s = 3),
Lower 4 bits rounded down (s = 4)
It is also easy to mount as a circuit for selecting one of the above. In this case, since there are five bit shift amounts s of 0 to 4, a signal line that is a selection signal from the register 20 requires 3 bits.
[0031]
The embodiment shown in FIG. 3 differs from the round-down process of FIG. 2 only in that a round-up process is performed. In FIG. 3, the lower bits of the OR value, which are discarded when s = 1 to 3 by the adder circuits 18 a, 18 b and 18 c provided in the preceding stage of the selection circuit 24, are output to the PWM level correction circuit 21. Add to 4 bits. As a result, FIG. 3 operates as a “round-up circuit” that divides the output value of the NAND circuit 17 by the power of 2s and rounds up the remainder according to the value of the bit shift amount s of the selection circuit 24.
[0032]
FIG. 5 is a flowchart showing the above processing. Processing is performed in units of pages for each color plane. First, in an initialization step 100 prior to page processing, the threshold interval Δh is loaded from the register 19 and the bit shift amount s is loaded from the register 20, respectively. The bit shift amount s is a value determined in advance corresponding to Δh as a value sufficient for truncating Δh to 4 bits that is the number of divisions by PWM. However, according to the example of the initialization step 100 in FIG. It can also be determined automatically from In the initialization step 100, the PWM conversion table 22 for converting the PWM output value p into the actual output level value p ′ is also loaded.
[0033]
In step 101, the input pixel value n _i And threshold n _c In step 102, the difference Δn is calculated. Threshold n of this step 101 _c Is generated by the dither circuit 10 of FIG. 1 based on a threshold value array 27 or a simplified threshold value array 28 as shown in FIG. _i Are sequentially input in synchronization with
[0034]
In step 103, Δn and Δh are compared. The PWM output value p is set to p = 0 if Δn <0, p = f (hexadecimal) if Δn ≧ Δh, and p = (Δn / 2 ^ s) if 0 ≦ Δn <Δh. (2 ^ s represents 2 to the power of s) However, the remainder of the process of dividing Δn by 2 ^ s is rounded down in the round-down circuit in FIG. 2 and rounded up in the round-up circuit in FIG.
[0035]
In step 104, the PWM output value p is used as an index, and the PWM level correction circuit 21 obtains the final PWM output level value p ′ according to the PWM conversion table 22.
[0036]
Finally, in step 105, the PWM output level p ′ is output to the printer engine 13 as a PWM signal pulse-width modulated by the PWM generation circuit 23.
[0037]
The above processing is repeated with step 101 until the processing of the pixels for one page is completed, and then the processing of FIG. 5 is repeated from the beginning as the processing of the next page or the next color plane.
[0038]
FIG. 6 shows a correspondence example of input / output by the round-up circuit of FIG. In FIG. 6, the PWM output value p from the selection circuit 24 when Δh = 24 and s = 2 is expressed as the input gradation value n. _i = 0 to 255 in rows, 4 x 10 sets of threshold n _c = {24k, 24k + 1, 24k + 2, 24k + 3} (k = 0, 1, 2,..., 9) is shown as a hexadecimal table. An example of the arrangement of such threshold groups is shown in the threshold array 27 of FIG.
[0039]
In FIG. 6, the output values are seven stages of 1, 2, 3, 4, 5, 6, and f (full) except for 0. These values are as shown in FIG. The PWM level correction circuit 21 corrects the PWM output level according to the PWM conversion table 22 so that uniform gradation can be obtained. In particular, the output values 6 and f (hexadecimal) of the selection circuit 24 are made to correspond to the same actual output level value in the PWM level correction circuit 21. In this case, the number of PWM stages (the number of PWM output levels excluding 0 and f) is 6. As a result, the logical number of output gradations by the combination of the 40 threshold values in FIG. 6 is 241 (6 × 40 + 1) gradations.
[0040]
FIG. 7 shows an example of correspondence between input and output by a truncation circuit (FIG. 2) for a similar set of Δh = 24, s = 2 and threshold. In this case, all the outputs corresponding to the input gradation values 0 to 4 are 0, but usually such a “jump” in the highlight portion does not greatly affect the output image.
[0041]
N in Figure 2 if necessary _i Constant offset value n in the input section ₀ By adding a circuit for adding = 3, it is possible to easily achieve input / output correspondence (FIG. 5) equivalent to the round-up circuit. Alternatively, the output of the preceding stage γ correction means 7 is n ₀ By providing an offset of = 3, equivalent input / output correspondence can be realized more easily.
[0042]
Conversely, Δn = n by the round-up circuit of FIG. _i −n _c And the PWM output value p is related to the input gradation value n _i N ₀ By adding an offset of = 1, Δn + n ₀ = N _i + N ₀ −n _c The processing is almost equivalent to a truncation circuit that does not depend on the lower order s = 2 bits.
[0043]
2 and 3, the PWM output value p is a value Δn + n obtained by appropriately offsetting the difference value Δn. ₀ It is determined regardless of the lower sbit of. That is, the lower-order bit truncation process for the difference value between the input gradation value and the threshold value is the essence of the process implemented in FIGS.
[0044]
FIG. 8 shows a threshold array configuration method for realizing PWM dispersion processing in combination with the gradation processing device 9 shown in FIGS. As in the previous example, Δh = 24 and s = 2.
[0045]
First, assuming that the basic threshold pattern 25 is K, an extended threshold pattern 26 is formed from four threshold patterns generated from K by K × Δh, K × Δh + 1, K × Δh + 2, and K × Δh + 3.
[0046]
Next, this extended threshold pattern 26 is filled into a rectangular region that periodically closes both rows and columns, thereby obtaining the threshold array 27 shown in FIG. The dither circuit 10 uses the threshold value array 27 periodically and repeatedly to generate a threshold value n. _c However, the threshold value array 27 has a structure in which the upper two rows are stacked 10 stages downward while shifting to the left at the position (the sixth column) indicated by the arrow A in the figure. Therefore, instead of the entire threshold array 27, the simplified threshold array 28 composed of the upper two rows is shifted in synchronism with the horizontal synchronization signal of the printer engine 13 while shifting the initial column address by 6 columns every two rows of the input image. By repeatedly using it, it is possible to further save the memory on the implementation.
[0047]
FIG. 9 shows the effect of the PWM dispersion processing obtained by the threshold value array 27 having such a configuration and the gradation processing device 9 of FIG. For the extended threshold pattern 26, if PWM and clustering are simply combined as in the conventional example and PWM distribution processing is not performed, n _i As shown in FIG. 9B, the image output for = 7 is a rough halftone image with a lot of noise, with emphasis on dot irregularities and dot diameter irregularities. In contrast, when the PWM processing is performed by the gradation processing device 9, a uniform and smooth network in which the intermediate gradation by PWM increases cyclically in four areas as shown in FIG. It becomes a point image.
[0048]
The threshold value array 27 in the above description outputs a halftone grid having an angle of about 18.4 degrees with respect to the horizontal direction with respect to the uniform halftone value, as indicated by a circle in FIG. The angle formed by the halftone grid with respect to the horizontal direction is called the screen angle. In normal color printing, a different screen angle is used for each color plane in order to stabilize the reproduced color.
[0049]
FIG. 10 collectively shows an example of the basic threshold pattern K corresponding to various screen angles θ, the threshold interval Δh, and the bit shift amount s. The values in the table include
Δh = 2 ^ s × (PWM stage number)
(Total number of gradations) = (Number of cells) × Δh + 1
There is a relationship.
[0050]
As described above, the bit shift amount s has a degree of freedom in setting. This is generally due to PWM
Since the gradation characteristics vary depending on the printer engine, it is possible to obtain a uniform and high-density image with a small value of s for a printer engine with sufficient gradation characteristics by PWM. However, when the gradation characteristics by PWM are not sufficient and the number of gradations actually corresponding to the number of pulse divisions as a signal is small, it is possible to obtain higher gradation characteristics by increasing the value of s. .
[0051]
In the case of color printing, assigning the threshold patterns shown in Fig. 8 to Cyan, Fig. 10 (a) to Magenta, Fig. 10 (b) to Yellow, and Fig. 10 (c) to Black. Difficult reproduction images can be obtained. The pattern assigned to Magenta and Cyan may be reversed.
[0052]
The configuration method of the extended threshold pattern and the threshold array by these basic threshold patterns K is almost the same as the above-described configuration method of the threshold array 27 shown in FIG. In particular, in the case where the bit shift amount s is different, FIG. 11 shows an extended threshold pattern and a simplified threshold array corresponding to s = 1 in FIG. 10A, and FIG. 12 shows s = 3 in FIG. The corresponding extended threshold pattern and simplified threshold array are shown. In these drawings, in order to make the arrangement feature easy to see, the threshold values on the extended threshold pattern corresponding to the threshold value 0 of the basic threshold pattern are surrounded by circles. As in the case of FIG. 8, in order to obtain the threshold value array from the simplified threshold value arrays 42 and 45 in these figures, the simplified threshold value array is repeated while shifting the column at the position indicated by the arrow A in the figure. good.
[0053]
FIG. 13 shows another implementation example of the gradation processing device 9 that can obtain a PWM dispersion effect substantially similar to that of the rounding-up circuit of FIG. In this embodiment, data is divided into several bits for processing, so the above “round-up circuit” and “round-down circuit” are called “bit division circuits”. FIG. 14 shows the concept of the flow of processing by this bit division circuit.
[0054]
In this embodiment, the PWM gradation number of 1 dot is set to 5 values of 0 to 4 (PWM division number 4), and PWM is distributed among 4 dots as follows.
[0055]
Data related to normal images is handled in units of 8 bits, but for simplicity, the threshold value n _c Ignore the upper 2 bits from the beginning and treat it as 6 bits. Of course, a configuration in which 2 bits at other positions are ignored as in the lower 2 bits is also possible. In the case of ignoring the lower 2 bits, the threshold value in the following description may be read by shifting by 2 bits, that is, by quadrupling.
[0056]
First, the gradation value n of the 8-bit input pixel corrected by the γ correction means 7 _i , Block index b from 4 bits in order from the most significant bit _i The next 2 bits are PWM level value N _p , The remaining lower 2 bits are the rotation index k _i The wiring of the input pixel is divided so that In addition, a 6-bit threshold value n which is a threshold value loaded from the dither circuit 10 _c , Block index b from 4 bits from the upper bit _c , Lower 2 bits are rotation index k _c The threshold wiring is divided so as to be (step 111 in FIG. 14).
[0057]
Comparison circuit 50 has block index b _i And b _c PWM level value N by comparing the magnitude of _p Is corrected by the following rule. b _i > B _c (Step 112) forcibly N _p = 4 (step 113). b _i <B _c (Step 114) forcing N _p = 0 (step 115). b _i = B _c In this case, the comparison circuit 51 further rotates the rotation index k. _i And k _c (Step 116) and k _i > K _c 1 only if PWM level value N _p (Step 117). Otherwise, N _p Will not be corrected.
[0058]
At this time, b _i = B _c In order to switch the processing in this case, the output is switched by the comparison circuit 50 in the example of FIG. The comparison circuit 50 is b _i = B _c Boolean value of b _i > B _c The true / false value of is output in positive logic. The selection means 53 is b _i = B _c B as the selection signal and b _i = B _c In this case, the output of the adder circuit 52 is selected and b _i ≠ b _c In the case of b _i > B _c A value obtained by shifting the true / false value of 2 bits (that is, 4 times) is selected. Finally, the PWM level correction circuit 21 determines the PWM output value N _p Is converted to a PWM level value p ′ (step 118).
[0059]
FIG. 15 is a table showing PWM output values according to this embodiment. In FIG. 15, a set of threshold values such as the threshold pattern 56 of FIG. 16 having 40 types of threshold values is assumed.
[0060]
Although the above description is an implementation example corresponding to the PWM division number 4, a circuit corresponding to the PWM division number 8 can be configured with substantially the same circuit. In this case, the bit division method of the corresponding bit division circuit (FIG. 13) is changed as indicated by the parentheses in FIG. That is, the gradation value n of the input pixel _i Is the block index b from 4 bits in order from the upper bit. _i The next 3 bits are PWM level value N _p , The remaining lower 1 bit is the rotation index k _i The wiring of the input pixel is divided so that Also, a threshold value n which is a threshold value loaded from the dither circuit 10 _c Is 5 bits, 4 bits from the upper bit is the block index b _c , Lower 1 bit is rotation index k _c The threshold wiring is divided so that
[0061]
FIG. 16 shows a method of constructing a threshold pattern suitable for the bit division circuit of FIG. The configuration method of the extended threshold pattern 56 corresponding to the PWM division number 4 (2 bits) is the same as in FIG. 8, and the basic threshold pattern 55 is K, the threshold interval Δh = 4, and from K to K × Δh, K × Δh + 1. , K × Δh + 2, K × Δh + 3, four threshold patterns generated. The configuration method of the extended threshold pattern 57 corresponding to the PWM division number 8 (3 bits) is the same as that in FIG. The threshold value array and the simplified threshold value array can be obtained from the extended threshold pattern as in the case of FIG.
[0062]
In the case of the threshold pattern 56, the total number of gradations = (number of cells) × (number of PWM divisions) + 1 = 40 × 4 + 1 = 161, and the range of input gradation values that can be handled is n _i = 161 gradations from 0 to 160. Accordingly, as can be seen from FIG. 15, the PWM output values for input gradation values exceeding 160 all have a maximum value of 4, but as shown in FIG. The total number of gradations n _max It can be easily corrected by keeping the value not exceeding.
[0063]
FIG. 17 shows examples of PWM division numbers and Δh suitable for various basic threshold patterns. In the case of the bit division circuit, unlike the case of the round-up circuit or the round-down circuit, the relationship with the total number of gradations is
(Total number of gradations) = (number of cells) × Δh × (number of PWM divisions) +1
It becomes.
[0064]
The difference between the case of PWM division number 4 and PWM division number 8 in the gradation processing device of FIG. _i And threshold n _c Only the number of bit divisions (bit width) is different. Accordingly, as shown in FIG. 19, dividing circuits 58 and 59 are provided in front of the comparison circuits 50 and 51, respectively, and the bit width of the bit division can be changed by the selection signal 56, so that the PWM division number can be switched. I can do it.
[0065]
In the example shown in FIG. 19, each of the signal lines P1 to P5 has a bit width of P1 = P4 = 4 bits, P2 = 3 bits, and P3 = P5 = 2 bits. The selection signal 56 is a signal for determining the number of divisions P1, P2, and P3 by setting in advance in a register (not shown) for each color plane. In this embodiment, there are two selection signals (1 bit) of 0 and 1, and the number of PWM divisions is 8 or 4.
[0066]
When the selection signal 56 is 0, the dividing circuit 59 determines the gradation value n of the input pixel. _i The lower 3 bits of the lower 4 bits are divided into P2, and the lower 1 bit is divided into the upper 1 bits of P3 (the lower 1 bit of P3 is 0). Further, the dividing circuit 58 has an 8-bit threshold value n. _c Ignoring the most significant 3 bits, the middle 4 bits are divided into P4, and the lower 1 bit is divided into P5 (the lower 1 bit of P5 is 0). By dividing in this way, a circuit equivalent to the case of PWM division number 8 in FIG. 13 is obtained.
[0067]
When the selection signal 56 is 1, the dividing circuit 59 determines the gradation value n of the input pixel. _i The upper 2 bits of the lower 4 bits are divided into the upper 2 bits of P2 (the lower 1 bit of P2 is 0), and the lower 2 bits are divided into P3 and output to the comparison circuit 51. The dividing circuit 58 has an 8-bit threshold value n. _c Ignoring the most significant 3 bits, the middle 4 bits are divided into P4, and the lower 2 bits are divided into P5 and output to the comparison circuit 15. When the value input to the selection signal 56 is 1, the output from the comparison circuit 51 is doubled (shifted by 1 bit) in the addition circuit 52 and added to P2. By doing so, a circuit equivalent to the case of PWM division number 4 in FIG. 13 is obtained.
[0068]
FIG. 20 is a configuration diagram of a color laser printer 30 including a controller board 31 on which the gradation processing device 9 according to any one of the above embodiments is mounted. Since the controller board 31 is mounted vertically on the bottom of the printer in parallel with the mechanism portion, it is indicated by a broken line. The gradation processing apparatus of the present invention develops an input image signal in real time in synchronization with a horizontal synchronizing signal and a vertical synchronizing signal that control the photosensitive belt 32 and the laser optical device 33, and electrostatically develops on the photosensitive belt. A latent image is formed.
[0069]
In the above embodiment, color printing has been described as an example, but it goes without saying that the gradation processing apparatus of the present invention can also be applied to single color (monochrome) printing. Further, in this embodiment, 4 bits are input to the PWM level correction circuit 21 in order to set the PWM division number to 16. However, if the PWM division number is set to another value, the sbit is rounded down to match that value. The number of bits will also change.
[0070]
【The invention's effect】
According to the present invention, PWM distributed processing compatible with clustered screen angled halftone dither is realized with a small circuit configuration. This makes it easy to implement high-resolution, high-gradation and stable gradation processing on the ASIC.
[Brief description of the drawings]
FIG. 1 is a diagram showing a flow of data processing including the present invention.
FIG. 2 is a diagram illustrating an example of a gradation processing apparatus (a truncation circuit) according to the present invention.
FIG. 3 is a diagram illustrating an example of a gradation processing apparatus (rounding-up circuit) according to the present invention.
FIG. 4 is an explanatory diagram of PWM level correction.
FIG. 5 is a diagram illustrating an operation flow of the gradation processing apparatus.
FIG. 6 is a diagram illustrating an input / output correspondence example by a round-up circuit.
FIG. 7 is a diagram illustrating an input / output correspondence example by a truncation circuit.
FIG. 8 is a diagram showing a configuration method of threshold arrangements from basic threshold patterns.
FIG. 9 is a diagram illustrating an effect of the present invention.
FIG. 10 is a diagram illustrating an example of a basic threshold pattern that realizes other screen angles.
FIG. 11 is a configuration example of a simplified threshold arrangement from other basic threshold patterns.
FIG. 12 is a configuration example of a simplified threshold arrangement from other basic threshold patterns.
FIG. 13 is a diagram showing an example of a gradation processing apparatus (bit division circuit) according to the present invention.
FIG. 14 is a diagram showing an operation flow by a bit division circuit.
FIG. 15 is a diagram illustrating an input / output correspondence example by a bit division circuit.
FIG. 16 is a diagram illustrating a configuration example of an extended threshold array corresponding to a bit division circuit.
FIG. 17 is a diagram of the total number of gradations for each basic threshold pattern in the bit division circuit.
FIG. 18 is a diagram illustrating an example of γ correction in which the total number of gradations is set as an upper limit.
FIG. 19 is a diagram illustrating an example of a bit division circuit that makes a bit division variable.
FIG. 20 is a diagram showing an example of a color laser printer equipped with the gradation processing apparatus of the present invention.
FIG. 21 is a diagram showing gradation discrimination characteristics of human eyes.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Image data, 2 ... Input buffer, 3 ... Color correction means, 5 ... Four color separation means, 7 ... Gamma correction means, 8 ... Gamma correction data, 9 ... Tone processing apparatus, 10 ... Dither circuit, 11 ... Threshold Arrangement table, 12 ... PWM signal, 13 ... Printer engine, 14 ... Subtraction circuit, 15 ... Comparison circuit, 16 ... OR circuit, 17 ... NAND circuit, 18a ... Addition circuit, 18b ... Addition circuit, 19 ... Register, 20 ... Register 21 ... PWM conversion circuit, 22 ... PWM conversion table, 23 ... PWM generation circuit, 24 ... selection circuit, 25 ... basic threshold pattern, 26 ... extended threshold pattern, 30 ... color laser printer, 31 ... controller board, 32 ... photosensitive Body belt, 33 ... Laser optical device.

Claims

レーザパルス幅変調(PWM)により階調制御を行うPWM発生回路と、閾値n_cを保持する閾値配列とを備え、ｔbit（ｔ≧８）の入力階調値n_iをこの入力階調値n_iと前記閾値n_cとの差分値△n=n_i-n_cに基いてPWM階調値に変換する階調処理装置において、
前記差分値Δｎの上限値を規定する閾値間隔Δｈを収めたレジスタを備え、
Δｈを保持できる最小ビット幅以上のビット幅（ｒビット）を持つ中間出力信号として、
Δｎ＜０の場合は０を出力し、
Δn≧Δhの場合には全ビット１の値を出力し、
それ以外の場合（０≦Δｎ＜Δh）の場合にはΔｎを出力する第1の信号処理部と、
前記第1の信号処理部の出力信号から削減する下位ビット数sを予めΔｈに対応づけて保持するレジスタを備え、
前記s値に基づいて、前記中間出力信号の下位ｒビットから、さらに下位のｓビットを除いた（ｒ−ｓ）ビットの信号の値をＰＷＭ階調値とする、あるいは、切り捨てられた前記出力信号の下位ｓビットが０でない場合には、前記ＰＷＭ階調値にさらに１を加算した信号を改めてＰＷＭ階調値とする第２の信号処理部を備えることを特徴とする階調処理装置。A PWM generating circuit to perform gradation control by the laser pulse width modulation (PWM), the threshold value n _c and a threshold array containing, tbit (t ≧ 8) This input gradation value n input gradation value n _i for in the gradation processing unit for converting the PWM gradation value based _i and the difference value △ n = n _i -n _c and the threshold value n _c,
A register containing a threshold interval Δh that defines an upper limit value of the difference value Δn;
As an intermediate output signal having a bit width (r bits) equal to or greater than the minimum bit width capable of holding Δh,
When Δn <0, 0 is output,
Outputs the value of all bits 1 in the case of Δ n ≧ Δh,
In other cases ( 0 ≦ Δn <Δh ) , a first signal processing unit that outputs Δn;
A register that holds the number of lower bits s to be reduced from the output signal of the first signal processing unit in advance in association with Δh;
Based on the s value, from said lower r bits of the intermediate output signal, and further excluding the s bits of the lower value of (r-s) bits of the signal and the PWM grayscale value, or the truncated output 2. A gradation processing apparatus comprising: a second signal processing unit that uses a signal obtained by adding 1 to the PWM gradation value as a PWM gradation value when the lower s bit of the signal is not 0.

前記PWM階調値をさらに変換する参照テーブルを備えた請求項１に記載の階調処理装置。 The gradation processing apparatus according to claim 1, further comprising a reference table for further converting the PWM gradation value.

レーザパルス幅変調（ＰＷＭ）により、出力最小画素に対して、ｍビット段階（ｍ＜８）の階調制御を行うPWM発生回路と、閾値配列を備え、一画素８ビット（＝256段階）の入力画素の階調値n_iと、前記閾値配列の閾値n_cとの差分値を求め、その差分値に基づいて、ｍビット階調段数のPWMレベル値に変換する階調値制御を行うプリンタであって、
前記出力階調値は、適当な定数n₀とｓ＝１，２，３，４のいずれかの値に対して、（n_i−n_c＋n₀）の下位ｓビットに依存しない値を対応付け、入力階調増加に対する出力画像は、２のｓ乗個の網点間で巡回的に階調増加する網点格子であることを特徴とするプリンタ。With PWM pulse width modulation (PWM), a PWM generation circuit that performs gradation control in m bit steps (m <8) for the minimum output pixel, and a threshold array, each pixel has 8 bits (= 256 steps). a gradation value n _i of the input pixel, calculates the difference value between the threshold n _c of the threshold array, performs on the basis of the difference value, the tone value control for converting the PWM level value of m-bit gray scale stages printer Because
The output gradation value corresponds to a value that does not depend on the lower s bits of (n _i −n _c + n ₀ ) with respect to an appropriate constant n ₀ and any value of s = 1, 2, 3, 4 The printer according to claim 1, wherein the output image corresponding to an increase in input gradation is a halftone grid in which gradation is increased cyclically between 2 s power halftone dots.

少なくとも２色以上の多色印刷を色面毎に行う請求項３記載のプリンタであって、
前記閾値配列及びｓの値は、各色面毎に変更可能であることを特徴とするプリンタ。The printer according to claim 3, wherein multicolor printing of at least two colors is performed for each color plane.
The printer, wherein the threshold value array and the value of s can be changed for each color plane.

レーザパルス幅変調(PWM)により多段階の階調制御を行うPWM発生回路と、入力画素の階調値と閾値の特定ビットを比較する複数の比較回路と、前記閾値を保存する閾値配列とを備えた階調処理装置において、
前記比較回路は、該入力画素の階調値を上位P１ビット、中位P２ビット、下位P３ビットに分割しこれに対応して前記閾値から上位ビット及び下位ビットの領域を抽出し、前記階調値の上位P１ビットと閾値の上位ビットとを比較する第一の比較回路と、
該階調値の下位P３ビットと閾値の下位ビットとを比較する第二の比較回路と、
前記第一の比較回路の比較結果が等しい場合に該入力画素の階調値の中位ビットを前記PWM発生回路に入力する階調値として選択する選択手段を備え、
該第二の比較回路の比較結果に対応した定数を該階調値の中位ビットに加算することを特徴とする階調処理装置。A PWM generation circuit that performs multi-level gradation control by laser pulse width modulation (PWM), a plurality of comparison circuits that compare a gradation value of an input pixel and a specific bit of a threshold, and a threshold array that stores the threshold In the gradation processing apparatus provided,
The comparison circuit divides the gradation value of the input pixel into upper P1 bits , middle P2 bits , and lower P3 bits , and correspondingly extracts the upper bit and lower bit areas from the threshold, A first comparison circuit for comparing the upper P1 bit of the value with the upper bit of the threshold;
A second comparator circuit for comparing the lower bits of the lower P3 bits and the threshold value of the gray scale values,
Selecting means for selecting the middle bit of the gradation value of the input pixel as a gradation value to be input to the PWM generation circuit when the comparison results of the first comparison circuit are equal;
A gradation processing apparatus, wherein a constant corresponding to a comparison result of the second comparison circuit is added to a middle bit of the gradation value.

前記階調値の各ビットのビット数は、P1＝４，P2＝２，P3＝２、またはP1＝４，P2＝３，P3＝１、或いはP1＋P2＋P3＝８，の関係を保って可変である請求項５記載の階調処理装置。Number of bits each bit of the gray scale value is variable while maintaining P1 = 4, P2 = 2, P3 = 2 or P1 = 4, P2 = 3, P3 = 1 or P1 + P2 + P3 = 8, ,, relationship The gradation processing apparatus according to claim 5.