JP3800171B2 - ストア命令実行制御方式、および、ストア命令実行制御方法 - Google Patents
ストア命令実行制御方式、および、ストア命令実行制御方法 Download PDFInfo
- Publication number
- JP3800171B2 JP3800171B2 JP2002371895A JP2002371895A JP3800171B2 JP 3800171 B2 JP3800171 B2 JP 3800171B2 JP 2002371895 A JP2002371895 A JP 2002371895A JP 2002371895 A JP2002371895 A JP 2002371895A JP 3800171 B2 JP3800171 B2 JP 3800171B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- store instruction
- pattern
- store
- special
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
Description
【発明の属する技術分野】
本発明は、複数のプロセッサと複数のメモリとからなる並列コンピュータシステムであり、プロセッサからメモリへの情報の転送を行う際にパケット分割してその転送を行うコンピュータシステムにおいて、ストア命令(狭義のストア命令以外のストア系命令を含む)の実行を制御するストア命令実行制御方式、および、ストア命令実行制御方法に関する。
【0002】
【従来の技術】
最初に、従来の技術における転送データリクエスト(ロード命令(狭義のロード命令以外のロード系命令を含む)やストア命令)の一般的なパケット構成について説明する。
【0003】
図12および図13は、従来の技術における転送データリクエストのパケット構成を示す図である。図12がストア命令のパケット構成を示す図であり、図13がロード命令のパケット構成を示す図である。
【0004】
以下に、図12および図13における各フィールドの意味を示す。
【0005】
V(第1パケット(1‘stPacket)のビット0)は、転送データリクエストのVビットであり、本ビットが“1”の場合にはリクエストが有効であることを示す。
【0006】
第1パケットのビット1は、転送データリクエストがストア命令であるかロード命令であるかを示すビットである。
【0007】
ストア命令の場合(第1パケットのビット1が“0”の場合)には、ストア対象データが必要なため、パケット数が多くなっている。ストア対象データは、本フォーマットの場合に、第3パケット(3’rdPacket)と第4パケット(4‘thPacket)とに割り当てられている(それぞれ4バイト(B)のデータがストア対象データとして転送される)。
【0008】
第1パケット中の上位アドレス(AddressUpper)および第2パケット中の下位アドレス(AddressLower)のフィールドは、ストアするアドレスを示すフィールドである(後述するロード命令の場合には、これらのフィールドはロードするアドレスを示すこととなる)。
【0009】
Zoneフィールド(第2パケット(2‘ndPacket)のビット0〜7)は、RMW(Read Modify Write)時の対応バイト位置を示すビット群である。RMW時には、対応するZoneビットが“1”の点灯しているバイトのみについて操作(ORやAND)が行われる。
【0010】
I(第2パケットのビット8)は、例外ビットである。本ビットによって「リクエストにおいて例外が発生していること」が示されている場合には、メモリ側では動作が行われない(リードおよびライトの両方の動作が行われない)。
【0011】
E(第2パケットのビット9)は、例外検出を行うか否かを示すビットである。本ビットが“1”の場合には当該リクエストに対して例外検出を行わないことを示し、本ビットが“0”の場合には当該リクエストに対して例外検出を行うことを示す。
【0012】
ELE(ELEement)フィールド(第2パケットのビット10〜18)は、転送データリクエストに対して付加されるリクエストの認識番号を示すフィールドである。この認識番号は、プロセッサ側で1つのリクエストに対して1つの番号をとり、メモリに転送される。メモリ側では、本認識番号(ELE番号)が処理終了時にプロセッサに対して返送される。プロセッサは、ELE番号を受け取ることにより、リクエストが正しく処理されたことを認識し、ELE番号を開放する。当該ELE番号は、開放されることにより、再利用が可能となる。
【0013】
ロード命令の場合には、第1パケットのビット1が“1”であることと、パケット構成が2パケットからなる構成(ストア対象データのための第3パケットおよび第4パケットが存在しない構成)となっていることと以外は、上記のストア命令の場合と同じである。
【0014】
従来のストア命令実行制御方式においては、転送データリクエストのパケット構成として上記のようなパケット構成が採用されており、プロセッサとメモリとの間の通信では規定のパケット数で転送が行われ、特殊データ(浮動小数点フォーマットにおける特殊数等)のストア命令に対して、パケット数の変更(ストア対象データの圧縮)のような考慮は行われていなかった。
【0015】
なお、従来においても、転送対象のデータの圧縮を考慮する技術は存在していた(例えば、特許文献1および特許文献2参照)。
【0016】
しかしながら、このような従来の技術は、図1中のデータパターン認識回路101やデータパターン認識&データ生成回路201等の本願発明に特有の構成要素を有しておらず、本願発明とは明確に異なるものである。
【0017】
具体的には、先に引用した特許文献1および特許文献2に記載された発明と本願発明のストア命令実行制御方式との差異は、以下のような点にある。
【0018】
特許文献1記載の発明は、キャッシュへのデータ登録の際に、固定データパターンALL0やALL1の場合に、キャッシュへの登録を行わず、アドレスキャッシュ部にフラグを立てることにより、キャッシュメモリの使用効率を高めることが目的であり、本願発明とは目的(その目的に起因する構成)が異なる。また、当該公報記載のものは、データの圧縮パターンもALL0とALL1とだけであり、IEEE(Institute of Electrical and Electronics Engineers)浮動小数点フォーマットにおける特殊数等には対応していない(対応させるとビット数が増える)。
【0019】
特許文献2記載の発明は、マルチプロセッサ構成でのバスでのデータ転送において通常のプロセッサと同等な能力を持つプロセッサをDMAコントローラとして持ち、当該DMAコントローラを使用して転送データの圧縮伸張を行う技術であり、本願発明とは構成が異なる。本願発明では、少ないハードウェア量でデータバスへの負荷を減らすことができる。
【0020】
【特許文献1】
特開2000−285019号公報(第3−4頁)
【0021】
【特許文献2】
特開2001−117893号公報(第4頁)
【0022】
【発明が解決しようとする課題】
上述した従来の技術では、ストア命令の実行に際して、ストア対象データが特殊データである場合にパケット構成を変更するといった考慮が行われておらず、プロセッサとメモリとの間の通信において規定のパケット数で転送が行われているので、ストア動作の時間はデータの長さが決まってしまえば、一定となっていた。したがって、従来の技術においては、スループット等のストア性能を向上させる上で、パケット構成に基づく限界が存在するという問題点があった。
【0023】
本発明の目的は、上述の点に鑑み、ストア対象データのデータパターンが特定のデータパターンの際には、ストア対象データを圧縮して転送対象のパケット数を減らすことにより、ストア性能(スループット等)を向上させることができるストア命令実行制御方式を提供することにある。
【0024】
【課題を解決するための手段】
本発明の第1のストア命令実行制御方式は、複数のプロセッサと複数のメモリとからなる並列コンピュータシステムにおいて、前記メモリに対してストアを行う際に、ストア対象データのデータパターンを判断し、ストア対象データが特殊データである場合に、そのデータパターンを圧縮し、その特殊データのストア命令に関するパケット構成を特殊データ以外のデータのストア命令に関するパケット構成とは変化させる前記プロセッサと、前記プロセッサから送信されてくるストア命令中のストア対象データを示すパターンが圧縮されたものである場合に、そのパターンを復号した上で当該ストア命令を受信する前記メモリとを有し、
特殊データストア命令識別ビットを有するパケットとストア対象データのデータパターンを圧縮した圧縮パターンを示すPTNフィールドを有するパケットとを持つ3パケット構成の特殊データストア命令と、8バイトのストア対象データを有する2つのパケットを持つ4パケット構成の特殊データストア命令以外のストア命令とが採用され、
特殊データのデータパターンとして16進数のFFFFFFFFFFFFFFFF,0000000000000000,7FF0000000000000,7FFFFFFFFFFFFFFF,FFFFFFFF00000000,7F80000000000000,および7FBFFFFF00000000が採用され、それらの各々に対する圧縮パターンとして2進数の0001,0010,0011,0100,0101,0110,および0111がそれぞれ割り当てられる。
【0025】
本発明の第2のストア命令実行制御方式は、前記第1のストア命令実行制御方式であって、浮動小数点フォーマットにおける特殊数を特殊データとし、浮動小数点演算を行うプロセッサを備えるコンピュータシステムに適用される。
本発明の第3のストア命令実行制御方式は、複数のプロセッサと複数のメモリとからなる並列コンピュータシステムにおいて、ストア命令である転送データリクエストの送信時に、ストア対象データのデータパターンが特殊データのデータパターンに該当するか否かを判定し、特殊データのデータパターンである場合に、どの特殊データのデータパターンに該当するかを判断し、その判断結果に基づき当該ストア対象データに対応する圧縮パターンを送出するプロセッサ内のデータパターン認識回路と、前記データパターン認識回路から送られてきた圧縮パターンに基づいてストア対象データが特殊データであるか否かを判定し、その判定結果が「ストア対象データが特殊データである」の場合に、特殊データストア命令識別ビットに特殊データストア命令であることを示す情報を有し、前記データパターン認識回路から送付されてきた圧縮パターンを保持し、特殊データストア命令以外のストア命令よりもパケット数が少ないパケット構成の転送データリクエストをメモリ側に出力するプロセッサ内のリクエスト出力部と、プロセッサ側からストア命令である転送データリクエストを受信すると、その転送データリクエスト中の特殊データストア命令識別ビットの内容に基づいてその転送データリクエストが特殊データストア命令であるか否かを判定し、その判定結果が「転送データリクエストが特殊データストア命令である」の場合にはその転送データリクエスト中の圧縮パターンの内容を判別し、その判別結果に基づいて当該圧縮パターンを復号したストア対象データのデータパターンを生成し出力するメモリ内のデータパターン認識&データ生成回路と、プロセッサ側からストア命令である転送データリクエストを受信すると、その転送データリクエスト中の特殊データストア命令識別ビットの内容に基づいてその転送データリクエストが特殊データストア命令であるか否かを判定し、その判定結果が「転送データリクエストが特殊データストア命令である」の場合には前記データパターン認識&データ生成回路により出力された圧縮パターンの復号結果をストア対象データとして当該転送データリクエストを受け取るメモリ内のリクエスト受信部とを有し、
特殊データストア命令識別ビットを有するパケットとストア対象データのデータパターンを圧縮した圧縮パターンを示すPTNフィールドを有するパケットとを持つ3パケット構成の特殊データストア命令と、8バイトのストア対象データを有する2つのパケットを持つ4パケット構成の特殊データストア命令以外のストア命令とが採用され、
特殊データのデータパターンとして16進数のFFFFFFFFFFFFFFFF,0000000000000000,7FF0000000000000,7FFFFFFFFFFFFFFF,FFFFFFFF00000000,7F80000000000000,および7FBFFFFF00000000が採用され、それらの各々に対する圧縮パターンとして2進数の0001,0010,0011,0100,0101,0110,および0111がそれぞれ割り当てられる。
【0026】
本発明の第4のストア命令実行制御方式は、前記第3のストア命令実行制御方式であって、データパターン認識回路が、ストア命令である転送データリクエスト中のストア対象データと各特殊データとのデータパターンの同一性を判定するための比較回路群と、データパターンが同一であることを示す信号を出力する比較回路に対応する圧縮パターンを選択出力する選択回路とを含む構成によって実現される。
本発明の第5のストア命令実行制御方式は、前記第3または第4のストア命令実行制御方式であって、データパターン認識&データ生成回路が、特殊データストア命令である転送データリクエスト中の圧縮パターンを復号するために当該圧縮パターンのビットパターンの判別を行うデコーダと、前記デコーダの判別結果に基づいて復号結果のデータパターンを選択出力する選択回路とを含む構成によって実現される。
本発明の第6のストア命令実行制御方式は、複数のプロセッサと複数のメモリとからなる並列コンピュータシステムにおいて、前記メモリに対してストアを行う際に、ストア対象データのデータパターンを判断し、ストア対象データが特殊データである場合に、そのデータパターンを圧縮し、その特殊データのストア命令に関するパケット構成を特殊データ以外のデータのストア命令に関するパケット構成とは変化させる前記プロセッサと、前記プロセッサから送信されてくるストア命令中のストア対象データを示すパターンが圧縮されたものである場合に、そのパターンを復号した上で当該ストア命令を受信する前記メモリとを有し、
特殊データストア命令識別ビットを有するパケットとストア対象データのデータパターンを圧縮した圧縮パターンを示すPTNフィールドを有するパケットとを持つ3パケット構成の特殊データストア命令と、8バイトのストア対象データを有する2つのパケットを持つ4パケット構成の特殊データストア命令以外のストア命令とが採用され、
特殊データのデータパターンとして16進数のFFFFFFFFFFFFFFFF,0000000000000000,7FF0000000000000,7FFFFFFFFFFFFFFF,FFFFFFFF00000000,7F80000000000000,および7FBFFFFF00000000が採用され、それらの各々に対する圧縮パターンとして異なる2進数がそれぞれ割り当てられる。
本発明の第7のストア命令実行制御方式は、前記第1、第2、第3、第4、または、第5のストア命令実行制御方式であって、特殊データのデータパターンとして16進数のFFFFFFFFFFFFFFFF,0000000000000000,7FF0000000000000,7FFFFFFFFFFFFFFF,FFFFFFFF00000000,7F80000000000000,および7FBFFFFF00000000が採用され、それらの各々に対する圧縮パターンとして2進数の0001,0010,0011,0100,0101,0110,および0111がそれぞれ割り当てられる替わりに、
特殊データのデータパターンとして16進数のFFFFFFFFFFFFFFFF,0000000000000000,7FF0000000000000,7FFFFFFFFFFFFFFF,FFFFFFFF00000000,7F80000000000000,7FBFFFFF00000000,00000000FFFFFFFF,0000FFFFFFFF0000,およびFFFF00000000FFFFが採用され、それらの各々に対する圧縮パターンとして2進数の0001,0010,0011,0100,0101,0110,0111,1001,1010,および1011がそれぞれ割り当てられる。
【0027】
本発明のストア命令実行制御方法は、複数のプロセッサと複数のメモリとからなる並列コンピュータシステムであり、前記メモリに対してストアを行う際に、ストア対象データのデータパターンを判断し、ストア対象データが特殊データである場合に、そのデータパターンを圧縮し、その特殊データのストア命令に関するパケット構成を特殊データ以外のデータのストア命令に関するパケット構成とは変化させる前記プロセッサと、前記プロセッサから送信されてくるストア命令中のストア対象データを示すパターンが圧縮されたものである場合に、そのパターンを復号した上で当該ストア命令を受信する前記メモリとを有する前記並列コンピュータシステムにおけるストア命令実行制御方法であって、
特殊データストア命令識別ビットを有するパケットとストア対象データのデータパターンを圧縮した圧縮パターンを示すPTNフィールドを有するパケットとを持つ3パケット構成の特殊データストア命令と、8バイトのストア対象データを有する2つのパケットを持つ4パケット構成の特殊データストア命令以外のストア命令とが採用される手順と、
特殊データのデータパターンとして16進数のFFFFFFFFFFFFFFFF,0000000000000000,7FF0000000000000,7FFFFFFFFFFFFFFF,FFFFFFFF00000000,7F80000000000000,および7FBFFFFF00000000が採用される手順と、それらの各々に対する圧縮パターンとして2進数の0001,0010,0011,0100,0101,0110,および0111がそれぞれ割り当てられる手順と、を含む。
【0028】
【発明の実施の形態】
次に、本発明について図面を参照して詳細に説明する。
【0029】
(1) 第1の実施の形態
【0030】
図1は、本発明の第1の実施の形態に係るストア命令実行制御方式の構成を示すブロック図である。
【0031】
図1に示すように、本実施の形態に係るストア命令実行制御方式は、複数のプロセッサ100(CPU(Central Processing Unit)0,CPU1,…,CPUn(nは正整数))と複数のメモリ200(MMU(Memory Management Unit)0,MMU1,…,MMUm(mは正整数)といったメモリ管理部を含む)とからなる並列コンピュータシステムであり、プロセッサ100からメモリ200へのデータ(命令を含む)の転送が行われる際にデータがパケット分割されて転送されるコンピュータシステムにおいて実現される。
【0032】
図1を参照すると、本実施の形態に係るストア命令実行制御方式は、プロセッサ100内のデータパターン認識回路101と、リクエスト出力部102と、メモリ200内のデータパターン認識&データ生成回路201と、リクエスト受信部202とを含んで構成されている。
【0033】
本実施の形態、ひいては本発明では、プロセッサ100側において、リクエスト出力部102が、データパターン認識回路101の出力に基づき、転送データリクエスト(ストア命令)のパケット構成をストア対象データの内容によって変化させることを特徴としている。また、メモリ200側において、リクエスト受信部202による転送データリクエストの受信の前段で、特殊データストア命令のストア対象データの生成(圧縮パターンの伸張(復号))を行うデータパターン認識&データ生成回路201を設けることを特徴としている。
【0034】
図2は、本実施の形態に係るストア命令実行制御方式のプロセッサ100側における処理を示す流れ図である。この処理は、ストア対象データ受け取りステップA1と、データパターン判断ステップA2と、圧縮パターン送付ステップA3と、ストア対象データ判定ステップA4と、3パケット構成転送データリクエスト出力ステップA5と、4パケット構成転送データリクエスト出力ステップA6とからなる。
【0035】
図3は、本実施の形態に係るストア命令実行制御方式のメモリ200側における処理(データパターン認識&データ生成回路201の処理)を示す流れ図である。この処理は、転送データリクエスト受信ステップB11と、特殊データストア命令該当判定ステップB12と、圧縮パターン内容判別ステップB13と、8バイトデータパターン生成・出力ステップB14とからなる。
【0036】
図4は、本実施の形態に係るストア命令実行制御方式のメモリ200側における処理(リクエスト受信部202の処理)を示す流れ図である。この処理は、転送データリクエスト受信ステップB21と、特殊データストア命令該当判定ステップB22と、圧縮パターン復号結果包含転送データリクエスト受け取りステップB23と、受信転送データリクエスト受け取りステップB24とからなる。
【0037】
図5は、本実施の形態に係るストア命令実行制御方式で採用される特殊データストア命令のパケット構成(プロセッサ100とメモリ200との間の通信フォーマット)を示す図である。
【0038】
なお、従来の技術に関して言及した図12および図13は、本実施の形態に係るストア命令実行制御方式における特殊データ以外のデータのストア命令のパケット構成およびロード命令のパケット構成を説明するための図でもある。ただし、本実施の形態においては、従来の技術とは異なり、図4のパケット構成と同様のビット32が存在する(第1パケットのビット32に「特殊データのストア命令ではないことを示す“0”が設定される)。
【0039】
図6は、データパターン認識回路101の詳細な回路構成の具体例を示す図である。
【0040】
データパターン認識回路101は、ストア命令である転送データリクエスト中のストア対象データと各特殊データとのデータパターンの同一性を判定するための比較回路群1011と、データパターンが同一であることを示す信号を出力する比較回路(比較回路群1011を構成する比較回路)に対応する4ビット(b)の圧縮パターン(各特殊データに対応する各圧縮パターンおよび「特殊データに該当しないこと」を示す圧縮パターン(本実施の形態では0000(2進)))を選択出力する選択回路1012とを含んで構成されている。
【0041】
図7は、データパターン認識&データ生成回路201の詳細な回路構成(リクエスト受信部202内の選択回路2021を含む)の具体例を示す図である。
【0042】
データパターン認識&データ生成回路201は、特殊データストア命令である転送データリクエスト中のPTNフィールドの4ビットの圧縮パターンを8バイト(B)のデータパターンに復号(伸張)するためにPTNフィールド中のビットパターンの判別を行うデコーダ2011と、デコーダ2011の判別結果に基づいて復号結果の8バイトのデータパターンを選択出力する選択回路2012とを含んで構成されている。
【0043】
また、リクエスト受信部202は、転送データリクエストの第1パケットの32ビットが“1”である場合(パケット構成が3パケット構成である場合)にデータパターン認識&データ生成回路201から出力されるデータをリクエスト対象のデータ(ストア対象データ)として選択する選択回路2021を含んで構成されている。
【0044】
図8は、プロセッサ100内のデータパターン認識回路101およびリクエスト出力部102にストア対象データを供給する部分(ストア対象データ供給部)の回路構成の一例を示す図である。
【0045】
図9および図10は、本実施の形態に係るストア命令実行制御方式の具体的な動作および効果を説明するための図である。
【0046】
次に、上記のように構成された本実施の形態に係るストア命令実行制御方式の全体の動作について詳細に説明する。
【0047】
第1に、図5を参照して、本発明の特徴の1つである特殊データストア命令のパケット構成について説明する。
【0048】
本実施の形態では、特殊データのストア動作時におけるストア命令(特殊データストア命令)のパケット構成が、従来の技術における4パケット構成(図12参照)から3パケット構成に変更されている。3パケット構成にするために、I/F(インタフェース)用のビットとして1パケット中のビット数を1ビットだけ増加させている。そのビットが、図5におけるビット32である。図5において、第1パケット(1‘stPacket)のビット32(特殊データストア命令識別ビット)の“1”が、ストア対象データ(ストアするデータ)が特殊フォーマットのデータ(特殊データ)であることを示している。そして、その特殊データのデータパターンがどのようなパターンであるかは、第3パケット(3‘rdPacket)中のPTN(PaTterN)フィールドの内容(4ビットのビットパターン)によって示されている。なお、上記以外の第1パケットおよび第2パケット(2‘ndPacket)中の各フィールドの内容は、図12中の各フィールドの内容と同様である。
【0049】
ここで、特殊データのデータパターンとしてどのようなデータパターンを採用するかということや、各特殊データのデータパターンをどのような圧縮パターン(PTNフィールド中の4ビットパターン)に割り当てるかということは、例えば、以下のように規定することができる。以下では、データの幅を64ビットとしたときを考えている。
【0050】
a.FFFFFFFFFFFFFFFF(16進(hex))というデータパターンを、PTNフィールドにおけるビットパターン(圧縮パターン)の0001(2進(bin))に割り当てる。
【0051】
b.0000000000000000(16進)というデータパターンを、PTNフィールドにおけるビットパターンの0010(2進)に割り当てる。
【0052】
c.7FF0000000000000(16進)というデータパターンを、PTNフィールドにおけるビットパターンの0011(2進)に割り当てる。
【0053】
d.7FFFFFFFFFFFFFFF(16進)というデータパターンを、PTNフィールドにおけるビットパターンの0100(2進)に割り当てる。
【0054】
ここで、cおよびdの特殊データはIEEEフォーマットにおける浮動小数点数表示における無限大およびNAN(非数)を表しており、浮動小数点演算においては出てくる可能性が高いため、特殊データとして定められている。
【0055】
また、上記のa〜dの4つのデータパターンは64ビットデータ(浮動小数点データでいうところの倍精度)の数字を示しているが、単精度の数字の特殊数についても、以下のe〜gのようなデータパターンが特殊データのデータパターンとして定められる。
【0056】
e.FFFFFFFF00000000(16進)というデータパターンを、PTNフィールドにおけるビットパターンの0101(2進)に割り当てる。
【0057】
f.7F80000000000000(16進)というデータパターンを、PTNフィールドにおけるビットパターンの0110(2進)に割り当てる。
【0058】
g.7FBFFFFF00000000(16進)というデータパターンを、PTNフィールドにおけるビットパターンの0111(2進)に割り当てる。
【0059】
ここで、fおよびgの特殊データは、浮動小数点表示の単精度における無限大およびNANを表している。
【0060】
また、ストア対象データが4バイト単位であること(4バイト単位のインタフェースとなっていること)に鑑み、「時系列でみて連続する2つのクロックタイミングにおいて、32ビット(4バイト)のインタフェースが全て同時に反転し、電流がMaxとなる動作」を少なくするという観点から、以下のh〜jに示すようなデータパターンも特殊データのデータパターンとして定義することが考えられる。このような特殊データのデータパターンを定義し、当該データパターンを流さないようにすることにより、電流の変化量を抑えることができ、ノイズの低減を期待することができる。
【0061】
h.00000000FFFFFFFF(16進)というデータパターンを、PTNフィールドにおけるビットパターンの1001(2進)に割り当てる。
【0062】
i.0000FFFFFFFF0000(16進)というデータパターンを、PTNフィールドにおけるビットパターンの1010(2進)に割り当てる。
【0063】
j.FFFF00000000FFFF(16進)というデータパターンを、PTNフィールドにおけるビットパターンの1011(2進)に割り当てる。
【0064】
第2に、ストア動作実施時(ストア命令の実行時)におけるプロセッサ100側の動作について説明する(図2参照)。
【0065】
本実施の形態では、図8に示すような回路構成におけるソフトウェアビジブルレジスタ(SoftwareVisibleReg)からの出力として、プロセッサ100内のデータパターン認識回路101およびリクエスト出力部102に対してストア命令である転送データリクエストのストア対象データ(8バイトのデータパターン)が供給される。
【0066】
データパターン認識回路101は、ストア対象データを受け取ると(ステップA1)、そのストア対象データのデータパターンを判断する(ステップA2)。すなわち、そのデータパターンが特殊データのデータパターンに該当するか否かを判定した上で、特殊データのデータパターンである場合には、どの特殊データのデータパターンに該当するかを判断する。
【0067】
本実施の形態では、図6中の比較回路群1011の各比較回路によって、その転送データリクエスト中のストア対象データのデータパターンと、上記のa〜jに示す各特殊データのデータパターンとの同一性の判定が行われる。
【0068】
さらに、データパターン認識回路101は、ステップA2の判断結果に基づき、当該ストア対象データに対応する圧縮パターンをリクエスト出力部102に送付する(ステップA3)。
【0069】
本実施の形態では、図6中の選択回路1012によって、比較回路群1011の比較結果に基づく所定の圧縮パターンが、リクエスト出力部102に対して送付される。ここで、「所定の圧縮パターン」とは、先に述べたa〜jの特殊データのデータパターンに割り当てられている圧縮パターンか、特殊データのデータパターン以外のデータパターンに対する圧縮パターン(ここでは、0000(2進))を意味する。
【0070】
リクエスト出力部102は、データパターン認識回路101から送られてきた圧縮パターンに基づいて、ストア対象データが特殊データであるか否か(その圧縮パターンが0000(2進)以外であるかどうか)を判定する(ステップA4)。
【0071】
リクエスト出力部102は、ステップA4で「ストア対象データが特殊データである」と判定した場合には、第1パケットのビット32が“1”でありデータパターン認識回路101から送付されてきた圧縮パターンを第3パケット中のPTNフィールドに有する3パケット構成の転送データリクエストをメモリ200側に出力(送信)する(ステップA5)。
【0072】
一方、リクエスト出力部102は、ステップA4で「ストア対象データが特殊データではない」と判定した場合には、第1パケットのビット32が“0”であり8バイトのストア対象データのデータパターンを第3パケットおよび第4パケットに有する4パケット構成の転送データリクエストをメモリ200側に出力(送信)する(ステップA6)。
【0073】
第3に、ストア動作実施時(ストア命令の実行時)におけるメモリ200側の動作について説明する(図3および図4参照)。
【0074】
メモリ200内のデータパターン認識&データ生成回路201は、プロセッサ100側からストア命令である転送データリクエストを受信すると(ステップB11)、その転送データリクエスト中の第1パケットのビット32の内容(“1”であるか“0”であるか)に基づいて、その転送データリクエストが特殊データストア命令であるか否かを判定する(ステップB12)。
【0075】
本実施の形態では、図7中のデコーダ2011によって、転送データリクエスト中の第1パケットのビット32の内容の判定が行われる。
【0076】
データパターン認識&データ生成回路201は、ステップB12で「転送データリクエストが特殊データストア命令である」と判定した場合には、その転送データリクエスト中のPTNフィールドの4ビットの圧縮パターンの内容を判別する(ステップB13)。この判別は、PTNフィールドの4ビットの圧縮パターンを8バイトのデータパターンに復号するために行われる。
【0077】
本実施の形態では、図7中のデコーダ2011によって、転送データリクエスト中のPTNフィールドのビットパターンの判別が行われる。
【0078】
さらに、データパターン認識&データ生成回路201は、ステップB13の判別結果に基づいて、8バイトのデータパターン(当該4ビットの圧縮パターンに対応する8バイトのデータパターン)を生成し出力する(ステップB14)。
【0079】
本実施の形態では、図7中の選択回路2012によって、デコーダ2011の判別結果に基づき、復号結果の8バイトのデータパターン(当該PTNフィールド中の4ビットの圧縮パターンに対応する特殊データのデータパターン)が選択出力される。
【0080】
メモリ200内のリクエスト受信部202は、プロセッサ100側からストア命令である転送データリクエストを受信すると(ステップB21)、その転送データリクエスト中の第1パケットのビット32の内容に基づいて、その転送データリクエストが特殊データストア命令であるか否かを判定する(ステップB22)。
【0081】
本実施の形態では、図7中の選択回路2021によって、転送データリクエスト中の第1パケットのビット32の内容の判定が行われる。
【0082】
リクエスト受信部202は、ステップB22で「転送データリクエストが特殊データストア命令である」と判定した場合には、データパターン認識&データ生成回路201の出力(圧縮パターンの復号結果)をストア対象データとして、当該転送データリクエストを受け取る(ステップB23)。
【0083】
一方、リクエスト受信部202は、ステップB22で「転送データリクエストが特殊データストア命令ではない」と判定した場合には、ステップB21で受信した転送データリクエストをそのまま受け取る(ステップB24)。
【0084】
本実施の形態では、上述のように、第1パケット(1‘stパケット)のビット32が“1”である場合には、通信ストア時の転送データリクエスト(通信パケット)が3パケット構成となっている。したがって、本実施の形態によると、転送データリクエストが特殊データストア命令の場合における転送タイミングが、図10に示したようなタイミングとなる(図10中の1−P1〜1−P3および3−P1〜3−P3参照)。これによって、従来の技術による転送タイミング(図9参照。特に、1−P1〜1−P4および3−P1〜3−P4参照)よりも、転送にかかるクロック数が減ることととなる。すなわち、スループットの向上を実現することができる。
【0085】
(2) 第2の実施の形態
【0086】
上記の第1の実施の形態では、特殊データ(特殊データストア命令のストア対象データ)のデータパターンとして、a〜jに示すようなデータパターンが採用される例を示した。
【0087】
しかし、特殊データのデータパターンの種類は、a〜jの10種には限られず、増減させることも可能である。
【0088】
第1に、第1の実施の形態に対して特殊データのデータパターンの種類を減少させる場合としては、最も必要と考えられるa〜gのデータパターンだけを、特殊データのデータパターンとして採用することが考えられる。
【0089】
なお、この場合には、第3パケット中のPTNフィールド(図5参照)におけるビット数を3に減少させることが可能になる。
【0090】
第2に、第1の実施の形態に対して特殊データのデータパターンの種類を増加させる場合としては、a〜jのデータパターンに、さらに、他の特殊データのデータパターンを加えることが可能である。
【0091】
このとき、第3パケット中のPTNフィールドにおけるビット数は増加することが可能である(図5に示した4ビットというビット数に限定されない)ので、第1の実施の形態で示したPTNフィールドにおけるビット数の4によってデータパターン数が制限されるということもない。
【0092】
ここで、「他の特殊データのデータパターン」としては、例えば、電送線路上で時系列でみたときに連続する2つのタイミングで反転するデータパターンを回避するという観点から、以下のkおよびlに示すようなデータパターンを考えることができる。
【0093】
k.00FF00FFFF00FF00(16進)という8バイトのデータパターン
【0094】
l.AAAAAAAA55555555(16進)という8バイトのデータパターン
【0095】
上記のkの例では、各4バイトのデータは、次のようなタイミング(timing1およびtiming2)になり、連続する2つのクロックタイミングで電送線路上のパターンが反転することとなる。
【0096】
timing1 00FF00FF
timing2 FF00FF00
【0097】
また、上記のlの例では、各4バイトのデータは、次のようなタイミング(timing1およびtiming2)になり、連続する2つのクロックタイミングで電送線路上のパターンが反転することとなる。
【0098】
timing1 AAAAAAAA
timing2 55555555
【0099】
このような考え方で、特殊データのデータパターンは、さらに増やすことが可能である。
【0100】
(3) 第3の実施の形態
【0101】
上記の第1の実施の形態では、プロセッサ100内のデータパターン認識回路101およびリクエスト出力部102に対して、図8に示すような回路構成のストア対象データ供給部によって、ストア命令である転送データリクエストのストア対象データ(8バイトのデータパターン)が供給されていた。
【0102】
しかし、ストア対象データ供給部は、このような回路構成のものに限定されることはない。例えば、ストア対象データ供給部を、図11に示すような回路構成とすることも可能である。
【0103】
すなわち、図11は、プロセッサ100内のデータパターン認識回路101およびリクエスト出力部102にストア対象データを供給する部分(ストア対象データ供給部)の回路構成の他の例を示す図である。この場合には、データパターン認識回路101がソフトウェアビジブルレジスタ(SoftwareVisibleReg)の前段に設置されることになる。
【0104】
以下に、第1の実施の形態(図8に示すストア対象データ供給部が採用される実施の形態)と第3の実施の形態(図11に示すストア対象データ供給部が採用される実施の形態)との差異について、説明を加える。
【0105】
図8および図11には、浮動小数点演算器と演算結果を書き込むソフトウェアビジブルレジスタと本発明に関するリクエスト出力装置(データパターン認識回路101およびリクエスト出力部102)とを組み合わせた回路構成が示されている。
【0106】
転送データリクエストに載せるデータ(ストア対象データ)は、ソフトウェアビジブルレジスタから読み出される。
【0107】
ここで、もともと、浮動小数点フォーマットの特殊数フォーマットは、演算器間の差し替え(ある演算器の演算結果をソフトウェアビジブルレジスタに書き込まずに直接演算器の入力にすること)で使用されている。図8において、最初にFloat0にて演算が行われる。Float0の演算結果がFloat0Rに入力され、その後、ソフトウェアビジブルレジスタに書き込まれる。その次のクロックタイミングで、Float1にてFloat0の先ほどの演算結果がオペランドとして入力される場合、ソフトウェアビジブルレジスタからの読み出しは行われず、Float0Rから直接Float1の入力データとして差し替えられる。この際、特殊数に関しては特定のフォーマットを認識することにより、演算器の入力データが再生されている。
【0108】
図11に示す回路構成は、このような「浮動小数点フォーマットの特殊数フォーマットが演算器間の差し替えで使用されていること」に注目して、演算器における特殊フォーマットをメモリ200側に送信される転送データリクエストにも応用した例を示すものである。
【0109】
図11に示す回路構成では、データパターン認識回路101がソフトウェアビジブルレジスタの前段に設置され、特殊数を示す4ビットパターンがソフトウェアビジブルレジスタ内のデータに付加されている(この4ビットパターンは図4中のPTNフィールドにおける圧縮パターンと同様である)。これにより、浮動小数点演算結果の特殊数のフィールドがソフトウェアビジブルレジスタに同時に書き込まれる。
【0110】
リクエスト出力部102は、転送データリクエストをメモリ200に転送する際に、このようなソフトウェアビジブルレジスタ内のデータを入力して、そのデータをストア対象データとして、メモリ200側に転送データリクエストを送信・出力する(ソフトウェアビジブルレジスタの中にある特殊数フォーマットも同時に転送することとなる)。
【0111】
(4) その他の実施の形態
【0112】
さらに、上記の第1の実施の形態に対しては、以下のa〜cに示すようなことが言える。すなわち、下記の限定がない変形形態(拡張形態)を考えることができる。
【0113】
a.ストア対象データの内容が、浮動小数点フォーマットのデータに限定されない。
【0114】
b.パケット構成が、図5や図12に示すものに限定されない。
【0115】
c.先にも言及したように、PTNフィールドにおけるビット数が、4に限定されない。
【0116】
【発明の効果】
以上説明したように、本発明によると、ストア対象データのデータパターンを判断し、特定のデータパターンの際にはデータを圧縮してパケット数を減らすことにより、ストア性能(スループットの向上等)を実現することができるという効果が生じる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るストア命令実行制御方式の構成を示すブロック図である。
【図2】図1に示すストア命令実行制御方式のプロセッサ側の処理を示す流れ図である。
【図3】図1に示すストア命令実行制御方式のメモリ側の処理を示す流れ図である。
【図4】図1に示すストア命令実行制御方式のメモリ側の処理を示す流れ図である。
【図5】図1に示すストア命令実行制御方式で採用される特殊データストア命令のパケット構成を示す図である。
【図6】図1中のデータパターン認識回路の詳細な回路構成の具体例を示す図である。
【図7】図1中のデータパターン認識&データ生成回路の詳細な回路構成(リクエスト受信部内の選択回路を含む)の具体例を示す図である。
【図8】図1中のプロセッサ内のデータパターン認識回路およびリクエスト出力部にストア対象データを供給する部分(ストア対象データ供給部)の構成の一例を示す図である。
【図9】図1に示すストア命令実行制御方式の具体的な動作および効果を説明するための図である。
【図10】図1に示すストア命令実行制御方式の具体的な動作および効果を説明するための図である。
【図11】図1中のプロセッサ内のデータパターン認識回路およびリクエスト出力部にストア対象データを供給する部分(ストア対象データ供給部)の構成の他の例を示す図である。
【図12】従来の技術におけるストア命令のパケット構成を示す図である。
【図13】従来の技術におけるロード命令のパケット構成を示す図である。
【符号の説明】
100 プロセッサ
101 データパターン認識回路
102 リクエスト出力部
200 メモリ
201 データパターン認識&データ生成回路
202 リクエスト受信部
1011 比較回路群
1012,2012,2021 選択回路
2011 デコーダ
Claims (8)
- 複数のプロセッサと複数のメモリとからなる並列コンピュータシステムにおいて、前記メモリに対してストアを行う際に、ストア対象データのデータパターンを判断し、ストア対象データが特殊データである場合に、そのデータパターンを圧縮し、その特殊データのストア命令に関するパケット構成を特殊データ以外のデータのストア命令に関するパケット構成とは変化させる前記プロセッサと、前記プロセッサから送信されてくるストア命令中のストア対象データを示すパターンが圧縮されたものである場合に、そのパターンを復号した上で当該ストア命令を受信する前記メモリとを有し、
特殊データストア命令識別ビットを有するパケットとストア対象データのデータパターンを圧縮した圧縮パターンを示すPTNフィールドを有するパケットとを持つ3パケット構成の特殊データストア命令と、8バイトのストア対象データを有する2つのパケットを持つ4パケット構成の特殊データストア命令以外のストア命令とが採用され、
特殊データのデータパターンとして16進数のFFFFFFFFFFFFFFFF,0000000000000000,7FF0000000000000,7FFFFFFFFFFFFFFF,FFFFFFFF00000000,7F80000000000000,および7FBFFFFF00000000が採用され、それらの各々に対する圧縮パターンとして2進数の0001,0010,0011,0100,0101,0110,および0111がそれぞれ割り当てられることを特徴とするストア命令実行制御方式。 - 複数のプロセッサと複数のメモリとからなる並列コンピュータシステムにおいて、前記メモリに対してストアを行う際に、ストア対象データのデータパターンを判断し、ストア対象データが特殊データである場合に、そのデータパターンを圧縮し、その特殊データのストア命令に関するパケット構成を特殊データ以外のデータのストア命令に関するパケット構成とは変化させる前記プロセッサと、前記プロセッサから送信されてくるストア命令中のストア対象データを示すパターンが圧縮されたものである場合に、そのパターンを復号した上で当該ストア命令を受信する前記メモリとを有し、
浮動小数点フォーマットにおける特殊数を特殊データとし、浮動小数点演算を行うプロセッサを備えるコンピュータシステムに適用され、
特殊データストア命令識別ビットを有するパケットとストア対象データのデータパターンを圧縮した圧縮パターンを示すPTNフィールドを有するパケットとを持つ3パケット構成の特殊データストア命令と、8バイトのストア対象データを有する2つのパケットを持つ4パケット構成の特殊データストア命令以外のストア命令とが採用され、
特殊データのデータパターンとして16進数のFFFFFFFFFFFFFFFF,0000000000000000,7FF0000000000000,7FFFFFFFFFFFFFFF,FFFFFFFF00000000,7F80000000000000,および7FBFFFFF00000000が採用され、それらの各々に対する圧縮パターンとして2進数の0001,0010,0011,0100,0101,0110,および0111がそれぞれ割り当てられることを特徴とするストア命令実行制御方式。 - 複数のプロセッサと複数のメモリとからなる並列コンピュータシステムにおいて、ストア命令である転送データリクエストの送信時に、ストア対象データのデータパターンが特殊データのデータパターンに該当するか否かを判定し、特殊データのデータパターンである場合に、どの特殊データのデータパターンに該当するかを判断し、その判断結果に基づき当該ストア対象データに対応する圧縮パターンを送出するプロセッサ内のデータパターン認識回路と、前記データパターン認識回路から送られてきた圧縮パターンに基づいてストア対象データが特殊データであるか否かを判定し、その判定結果が「ストア対象データが特殊データである」の場合に、特殊データストア命令識別ビットに特殊データストア命令であることを示す情報を有し、前記データパターン認識回路から送付されてきた圧縮パターンを保持し、特殊データストア命令以外のストア命令よりもパケット数が少ないパケット構成の転送データリクエストをメモリ側に出力するプロセッサ内のリクエスト出力部と、プロセッサ側からストア命令である転送データリクエストを受信すると、その転送データリクエスト中の特殊データストア命令識別ビットの内容に基づいてその転送データリクエストが特殊データストア命令であるか否かを判定し、その判定結果が「転送データリクエストが特殊データストア命令である」の場合にはその転送データリクエスト中の圧縮パターンの内容を判別し、その判別結果に基づいて当該圧縮パターンを復号したストア対象データのデータパターンを生成し出力するメモリ内のデータパターン認識&データ生成回路と、プロセッサ側からストア命令である転送データリクエストを受信すると、その転送データリクエスト中の特殊データストア命令識別ビットの内容に基づいてその転送データリクエストが特殊データストア命令であるか否かを判定し、その判定結果が「転送データリクエストが特殊データストア命令である」の場合には前記データパターン認識&データ生成回路により出力された圧縮パターンの復号結果をストア対象データとして当該転送データリクエストを受け取るメモリ内のリクエスト受信部とを有し、
特殊データストア命令識別ビットを有するパケットとストア対象データのデータパターンを圧縮した圧縮パターンを示すPTNフィールドを有するパケットとを持つ3パケット構成の特殊データストア命令と、8バイトのストア対象データを有する2つのパケットを持つ4パケット構成の特殊データストア命令以外のストア命令とが採用され、
特殊データのデータパターンとして16進数のFFFFFFFFFFFFFFFF,0000000000000000,7FF0000000000000,7FFFFFFFFFFFFFFF,FFFFFFFF00000000,7F80000000000000,および7FBFFFFF00000000が採用され、それらの各々に対する圧縮パターンとして2進数の0001,0010,0011,0100,0101,0110,および0111がそれぞれ割り当てられることを特徴とするストア命令実行制御方式。 - データパターン認識回路が、ストア命令である転送データリクエスト中のストア対象データと各特殊データとのデータパターンの同一性を判定するための比較回路群と、データパターンが同一であることを示す信号を出力する比較回路に対応する圧縮パターンを選択出力する選択回路とを含む構成によって実現されることを特徴とする請求項3記載のストア命令実行制御方式。
- データパターン認識&データ生成回路が、特殊データストア命令である転送データリクエスト中の圧縮パターンを復号するために当該圧縮パターンのビットパターンの判別を行うデコーダと、前記デコーダの判別結果に基づいて復号結果のデータパターンを選択出力する選択回路とを含む構成によって実現されることを特徴とする請求項3または請求項4記載のストア命令実行制御方式。
- 複数のプロセッサと複数のメモリとからなる並列コンピュータシステムであり、前記メモリに対してストアを行う際に、ストア対象データのデータパターンを判断し、ストア対象データが特殊データである場合に、そのデータパターンを圧縮し、その特殊データのストア命令に関するパケット構成を特殊データ以外のデータのストア命令に関するパケット構成とは変化させる前記プロセッサと、前記プロセッサから送信されてくるストア命令中のストア対象データを示すパターンが圧縮されたものである場合に、そのパターンを復号した上で当該ストア命令を受信する前記メモリとを有する前記並列コンピュータシステムにおけるストア命令実行制御方法であって、
特殊データストア命令識別ビットを有するパケットとストア対象データのデータパターンを圧縮した圧縮パターンを示すPTNフィールドを有するパケットとを持つ3パケット構成の特殊データストア命令と、8バイトのストア対象データを有する2つのパケットを持つ4パケット構成の特殊データストア命令以外のストア命令とが採用される手順と、
特殊データのデータパターンとして16進数のFFFFFFFFFFFFFFFF,0000000000000000,7FF0000000000000,7FFFFFFFFFFFFFFF,FFFFFFFF00000000,7F80000000000000,および7FBFFFFF00000000が採用される手順と、それらの各々に対する圧縮パターンとして2進数の0001,0010,0011,0100,0101,0110,および0111がそれぞれ割り当てられる手順と、を含むことを特徴とするストア命令実行制御方法。 - 複数のプロセッサと複数のメモリとからなる並列コンピュータシステムにお いて、前記メモリに対してストアを行う際に、ストア対象データのデータパターンを判断し、ストア対象データが特殊データである場合に、そのデータパターンを圧縮し、その特殊データのストア命令に関するパケット構成を特殊データ以外のデータのストア命令に関するパケット構成とは変化させる前記プロセッサと、前記プロセッサから送信されてくるストア命令中のストア対象データを示すパターンが圧縮されたものである場合に、そのパターンを復号した上で当該ストア命令を受信する前記メモリとを有し、
特殊データストア命令識別ビットを有するパケットとストア対象データのデータパターンを圧縮した圧縮パターンを示すPTNフィールドを有するパケットとを持つ3パケット構成の特殊データストア命令と、8バイトのストア対象データを有する2つのパケットを持つ4パケット構成の特殊データストア命令以外のストア命令とが採用され、
特殊データのデータパターンとして16進数のFFFFFFFFFFFFFFFF,0000000000000000,7FF0000000000000,7FFFFFFFFFFFFFFF,FFFFFFFF00000000,7F80000000000000,および7FBFFFFF00000000が採用され、それらの各々に対する圧縮パターンとして異なる2進数がそれぞれ割り当てられることを特徴とするストア命令実行制御方式。 - 特殊データのデータパターンとして16進数のFFFFFFFFFFFFFFFF,0000000000000000,7FF0000000000000,7FFFFFFFFFFFFFFF,FFFFFFFF00000000,7F80000000000000,および7FBFFFFF00000000が採用され、それらの各々に対する圧縮パターンとして2進数の0001,0010,0011,0100,0101,0110,および0111がそれぞれ割り当てられる替わりに、特殊データのデータパターンとして16進数のFFFFFFFFFFFFFFFF,0000000000000000,7FF0000000000000,7FFFFFFFFFFFFFFF,FFFFFFFF00000000,7F80000000000000,7FBFFFFF00000000,00000000FFFFFFFF,0000FFFFFFFF0000,およびFFFF00000000FFFFが採用され、それらの各々に対する圧縮パターンとして2進数の0001,0010,0011,0100,0101,0110,0111,1001,1010,および1011がそれぞれ割り当てられることを特徴とする請求項1、2、3、4、または、5記載のストア命令実行制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002371895A JP3800171B2 (ja) | 2002-12-24 | 2002-12-24 | ストア命令実行制御方式、および、ストア命令実行制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002371895A JP3800171B2 (ja) | 2002-12-24 | 2002-12-24 | ストア命令実行制御方式、および、ストア命令実行制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004206228A JP2004206228A (ja) | 2004-07-22 |
JP3800171B2 true JP3800171B2 (ja) | 2006-07-26 |
Family
ID=32810656
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002371895A Expired - Fee Related JP3800171B2 (ja) | 2002-12-24 | 2002-12-24 | ストア命令実行制御方式、および、ストア命令実行制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3800171B2 (ja) |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0482082A (ja) * | 1990-07-25 | 1992-03-16 | Hitachi Ltd | 半導体記憶装置 |
JPH09307512A (ja) * | 1996-05-10 | 1997-11-28 | Toshiba Corp | データ伝送方法及び装置 |
JPH10154065A (ja) * | 1996-11-26 | 1998-06-09 | Fujitsu Ltd | バス制御装置 |
JP3127853B2 (ja) * | 1997-04-30 | 2001-01-29 | 日本電気株式会社 | メモリ集積回路並びにこれを用いた主記憶システム及びグラフィクスメモリシステム |
JPH11328008A (ja) * | 1998-05-19 | 1999-11-30 | Nec Corp | データ処理機能付メモリlsi |
JP3338785B2 (ja) * | 1998-12-10 | 2002-10-28 | 日本電気通信システム株式会社 | 統計的伝送情報量削減システム及びその削減方法 |
JP2000276398A (ja) * | 1999-03-29 | 2000-10-06 | Ricoh Co Ltd | Cpu用デ−タ読出し制御装置 |
JP2000285019A (ja) * | 1999-03-31 | 2000-10-13 | Nec Ibaraki Ltd | キャッシュ制御回路 |
US6388584B1 (en) * | 2000-03-16 | 2002-05-14 | Lucent Technologies Inc. | Method and apparatus for data compression of network packets |
JP2002368623A (ja) * | 2001-06-05 | 2002-12-20 | Nec Corp | 低速回線を使用したデータ転送システム及びその転送方法 |
-
2002
- 2002-12-24 JP JP2002371895A patent/JP3800171B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004206228A (ja) | 2004-07-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8200875B2 (en) | Processing and forwarding of message-signaled interrupts | |
US5652900A (en) | Data processor having 2n bits width data bus for context switching function | |
US7921274B2 (en) | Computer memory addressing mode employing memory segmenting and masking | |
US20090037932A1 (en) | Mechanism for broadcasting system management interrupts to other processors in a computer system | |
US6895489B2 (en) | System and method for operating in endian independent mode | |
JP2005500621A (ja) | デュアル・インライン・メモリモジュール・フォーマットにおいて一連のマルチアダプティブプロセッサを採用したクラスタ型コンピュータ用スイッチ/ネットワークアダプタポート | |
US20130173837A1 (en) | Methods and apparatus for implementing pci express lightweight notification protocols in a cpu/memory complex | |
CN107636630B (zh) | 中断控制器 | |
US20030093648A1 (en) | Method and apparatus for interfacing a processor to a coprocessor | |
CN114051611B (zh) | 用于非连续存储器的dma分散和聚集操作 | |
EP1000398B1 (en) | Isochronous buffers for mmx-equipped microprocessors | |
JP4434534B2 (ja) | プロセッサ・システム | |
CN111767081A (zh) | 用于加速存储处理的装置、方法和*** | |
US9304792B2 (en) | Decoupled method for tracking information flow and computer system thereof | |
EP2188726B1 (en) | Token protocol | |
US6738837B1 (en) | Digital system with split transaction memory access | |
US6757809B1 (en) | Data processor having 2n bits width data bus for context switching functions | |
US20070139424A1 (en) | DSP System With Multi-Tier Accelerator Architecture and Method for Operating The Same | |
EP1220091B1 (en) | Circuit and method for instruction compression and dispersal in VLIW processors | |
US5539900A (en) | Information processing system | |
CN111984317A (zh) | 用于对存储器中的数据进行寻址的***和方法 | |
JP3800171B2 (ja) | ストア命令実行制御方式、および、ストア命令実行制御方法 | |
US6957319B1 (en) | Integrated circuit with multiple microcode ROMs | |
JP2004355432A (ja) | エンディアン変換回路 | |
US6922760B2 (en) | Distributed result system for high-performance wide-issue superscalar processor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040427 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050124 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050309 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050830 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051012 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060404 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060417 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |