JP3793686B2

JP3793686B2 - PSK demodulating device, PSK demodulating method, and recording medium

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Publication number: JP3793686B2
Application number: JP2000129097A
Authority: JP
Inventors: 紀佳桜井
Original assignee: Icom Inc
Current assignee: Icom Inc
Priority date: 2000-04-28
Filing date: 2000-04-28
Publication date: 2006-07-05
Anticipated expiration: 2020-04-28
Also published as: JP2001313682A

Description

【０００１】
【発明の属する技術分野】
この発明は、ＰＳＫ（Phase Shift Keying）復調装置及びＰＳＫ復調方法に関し、特に、ディジタル信号処理を行うＰＳＫ復調装置及びＰＳＫ復調方法に関する。
【０００２】
【従来の技術】
ディジタル信号を伝送するための技術として、ＰＳＫ（Phase Shift Keying）変調の手法が広く用いられている。ＰＳＫ変調は、伝送する対象であるディジタル信号を所定数のビット毎に区切って得られるデータ（シンボル）の論理値に従って、搬送波の所定の長さの区間の位相を、当該区間の直前の同じ長さの区間の位相を基準として、シンボルの論理値を示す所定量だけ変化させる変調の手法である。この所定の長さの区間は「シンボル区間」と呼ばれる。
【０００３】
ＰＳＫ変調信号を復調する手法としては、遅延検波の手法が広く用いられている。遅延検波は、復調対象のＰＳＫ変調信号と、該ＰＳＫ変調信号を１シンボル区間分遅延させた遅延信号との位相差を検出することにより伝送対象のディジタル信号を復調する手法である。
【０００４】
図３は、遅延検波を行うための従来の復調装置の構成を示す図である。図示するように、図３の復調装置は、サンプラー１０１と、クロック発振器１０２と、シフトレジスタ１０３と、検波器１０４と、クロック再生器１０５と、復号器１０６とを備える。
【０００５】
図３の復調装置において、受信信号であるＰＳＫ変調信号はまず、クロック発振器１０２が発生するサンプリング信号に従って、サンプラー１０１によりサンプリングされる。
サンプリングされたＰＳＫ変調信号は、シフトレジスタ１０３と検波器１０４とに供給される。シフトレジスタ１０３は、新しくＰＳＫ変調信号が供給される毎に、自己が記憶する最下位のビットの内容を検波器１０４に供給する。
【０００６】
ただし、シフトレジスタ１０３の段数は、復調対象のＰＳＫ変調波の１シンボル区間あたりにサンプラー１０１がサンプリングを行う回数に等しいものとする。
従って、シフトレジスタ１０３が検波器１０４に供給する信号は、その信号が検波器１０４に供給された時点より１シンボル区間分遡った時点にサンプラー１０１がサンプリングしたＰＳＫ変調波の値を表す。すなわち、シフトレジスタ１０３は、サンプラー１０１がサンプリングしたＰＳＫ変調信号を１シンボル区間分遅延した信号を検波器１０４に供給する。
【０００７】
検波器１０４は、サンプラー１０１から供給された信号とシフトレジスタ１０３から供給された信号との位相差を表す検波信号を、クロック再生器１０５と復号器１０６とに供給する。
【０００８】
クロック再生器１０５は、検波器１０４より供給された検波信号に基づいて、１シンボル区間の中間点のタイミングを表す復号用クロック信号を生成して復号器１０６に供給する。
復号器１０６は、検波器１０４より検波信号を取得し、クロック再生器１０５より復号用クロック信号を取得する。そして、復号用クロック信号が１シンボル区間の中間点のタイミングを表す状態になった時点に取得した検波信号が表す論理値を識別し、識別した論理値を所定の規則に従って変換した結果を表すデータを生成する。そして、生成したデータを復調信号として出力する。
【０００９】
【発明が解決しようとする課題】
しかし、図３に示す復調装置のシフトレジスタ１０３の段数は、上述の通り、復調対象のＰＳＫ変調波の１シンボル区間あたりにサンプラー１０１がサンプリングを行う回数に等しいものである必要がある。従って、必要とする復調精度が高くなるにつれシフトレジスタ１０３の段数も増加する。換言すれば、シフトレジスタ１０３の段数が少ないほど、１シンボル区間あたりにサンプラー１０１がサンプリングを行う回数を少なくする必要がある。
【００１０】
また、検波信号のうちシンボル区間の境界付近の部分は、ジッタースプリアス等の影響のため、一般に、シンボル区間間の位相差を正しく表さない。このため通常、検波信号のうちシンボル区間の中間点部分のみが復号に用いられる。
従って、正確な復調信号を得るためには、この中間点部分においてシンボル区間間の位相差が正しく表されておればよく、結果的に、復号に用いられない検波信号は無駄になる。すなわち、シフトレジスタ１０３のうち、無駄になる検波信号を生成するために用いられるデータを記憶する分の段は、無駄なデータを記憶していることになる。
【００１１】
この発明は上記実状に鑑みてなされたもので、遅延検波において、復調の正確さを維持しつつ信号遅延用の素子の記憶容量が節約されるＰＳＫ復調装置及びＰＳＫ復調方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、この発明の第１の観点にかかるＰＳＫ復調装置は、
復調対象のＰＳＫ（Phase Shift Keying）変調信号を検波して、当該検波により得られる信号に基づき、前記ＰＳＫ変調信号の１シンボルにあたる区間が始まるタイミングを特定するタイミング抽出手段と、
前記タイミング抽出手段が特定したタイミングを基準として、前記復調対象のＰＳＫ変調信号のうち、当該ＰＳＫ変調信号の１シンボルにあたる区間内で当該区間の両端を含まない所定の連続部分を特定し、特定した前記連続部分を、前記１シンボルにあたる区間が実質的に占める時間分遅延させることにより遅延信号を生成する遅延手段と、
前記遅延信号と前記復調対象のＰＳＫ変調信号の前記連続部分との位相の差を表す復調信号を生成する復調手段と、
を備えることを特徴とする。
【００１３】
このようなＰＳＫ復調装置によれば、ジッタスプリアス等のために、シンボル区間間の位相差を正しく表さないおそれのある、シンボル区間両端のデータが、復号に用いられるデータから除外される。従って、復調の正確さが維持されつつ、無駄なデータを遅延させるための素子が削減される。
【００１５】
前記復調対象のＰＳＫ変調信号は、前記１シンボルにあたる区間あたり複数回サンプリングされた値を表すデータの列からなっていてもよい。
この場合、前記遅延手段は、
自己に供給された前記データを、新しく供給された順に、前記連続部分１個あたりに含まれる前記データの数に相当する分記憶し、自己が記憶するもっとも古い前記データを前記遅延信号として出力する記憶手段と、
前記タイミング抽出手段が特定したタイミングを起点として前記データの数を計数し、計数された数に基づいて、前記データが前記連続部分に属するか否かを判別し、属すると判別したとき、属すると判別された前記データを前記記憶手段に供給し、属さないと判別したとき、属さないと判別された前記データが前記記憶手段に供給されるのを阻止する判別手段と、を備えるものであってもよい。
この場合、記憶手段は、１シンボル区間内でサンプリングされた全データを記憶するのではなく、そのうちの連続部分に含まれるデータを記憶する。従って、信号遅延用の素子にあたる記憶手段の記憶容量が節約される。
【００１６】
前記記憶手段は、例えば、前記連続部分１個あたりに含まれる前記データの数に相当する段数を有し、自己にクロック信号が供給されるたびに、自己に供給された前記データを記憶するシフトレジスタより構成されていればよい。
この場合、前記判別手段は、前記データが前記連続部分に属すると判別したとき、属すると判別された前記データ及び前記クロック信号を前記シフトレジスタに供給し、属さないと判別したとき、前記クロック信号の前記シフトレジスタへの供給を停止する手段を備えていればよい。
【００１７】
また、この発明の第２の観点にかかるＰＳＫ復調方法は、
復調対象のＰＳＫ（Phase Shift Keying）変調信号を検波して、当該検波により得られる信号に基づき、前記ＰＳＫ変調信号の１シンボルにあたる区間が始まるタイミングを特定するタイミング抽出ステップと、
前記タイミング抽出ステップで特定したタイミングを基準として、前記復調対象のＰＳＫ変調信号のうち、当該ＰＳＫ変調信号の１シンボルにあたる区間内で当該区間の両端を含まない所定の連続部分を特定し、特定した前記連続部分を、前記１シンボルにあたる区間が実質的に占める時間分遅延させることにより遅延信号を生成する遅延ステップと、
前記遅延信号と前記復調対象のＰＳＫ変調信号の前記連続部分との位相の差を表す復調信号を生成する復調ステップと、
を含むことを特徴とする。
【００１８】
このようなＰＳＫ復調方法によれば、ジッタスプリアス等のために、シンボル区間間の位相差を正しく表さないおそれのある、シンボル区間両端のデータが、復号に用いられるデータから除外される。従って、復調の正確さが維持されつつ、無駄なデータを遅延させるための素子が削減される。
【００１９】
また、この発明の第３の観点にかかるコンピュータ読み取り可能な記録媒体は、
コンピュータを、
復調対象のＰＳＫ（Phase Shift Keying）変調信号を検波して、当該検波により得られる信号に基づき、前記ＰＳＫ変調信号の１シンボルにあたる区間が始まるタイミングを特定するタイミング抽出手段と、
前記タイミング抽出手段が特定したタイミングを基準として、前記復調対象のＰＳＫ変調信号のうち、当該ＰＳＫ変調信号の１シンボルにあたる区間内で当該区間の両端を含まない所定の連続部分を特定し、特定した前記連続部分を、前記１シンボルにあたる区間が実質的に占める時間分遅延させることにより遅延信号を生成する遅延手段と、
前記遅延信号と前記復調対象のＰＳＫ変調信号の前記連続部分との位相の差を表す復調信号を生成する復調手段と、
して機能させるためのプログラムを記録したことを特徴とする。
【００２０】
このような記録媒体に記録されたプログラムを実行するコンピュータは、ジッタスプリアス等のためシンボル区間間の位相差を正しく表さないおそれのあるシンボル区間両端のデータを復号用のデータから除外して、ＰＳＫ変調信号を復調する。従って、復調の正確さが維持されつつ、無駄なデータを遅延させるための素子が削減される。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態にかかるＰＳＫ(Phase Shift Keying)復調装置を、ＰＳＫ受信機を例として説明する。
【００２２】
図１は、この発明の実施の形態にかかるＰＳＫ受信機の構成の一例を示す。
図示するように、このＰＳＫ受信機は、アンテナ１と、ＲＦ（Radio Frequency）増幅器２と、混合器３と、局部発振器４と、サンプラー５と、サンプリング信号発生器６と、区間設定用カウンタ７と、入力制御部８と、シフトレジスタ９と、検波器１０と、クロック再生用検波器１１と、クロック再生器１２と、復号部１３と、クロック遅延器１４とより構成されている。
【００２３】
ＲＦ増幅器２は、電磁波によりアンテナ１に励起された信号をアンテナ１から供給されると、自己に供給された信号を増幅して混合器３に供給する。
混合器３は、ＲＦ増幅器２及び局部発振器４から供給される２つの信号の積を表す信号のうち、周波数がこれら２つの信号の周波数の差に実質的に等しい成分を表す信号を生成して、サンプラー５に供給する。
局部発振器４は、矩形波を生成する発振器を備え、所定の中間周波数と、ＲＦ増幅器２が供給する信号の搬送波周波数との和に実質的に等しい周波数を有する矩形波を表す信号を生成し、混合器３に供給する。
【００２４】
サンプラー５は、サンプリング信号発生器６より供給される後述のサンプリング信号に応答して、混合器３より供給された信号の瞬時値が所定の閾値を超えているか否かを判別し、判別結果に従って、混合器３から供給される信号を二値化し、二値化の結果得られるディジタル信号（現在データ）を、順次列をなすようにして出力する。
【００２５】
サンプラー５は、具体的には、例えば、サンプリング信号が立ち上がるたびに、混合器３より供給された信号の瞬時値が閾値を超えているか否かを判別し、超えていれば所定のハイレベル電圧を出力し、超えていなければ所定のローレベル電圧を発生することにより、現在データを出力する。
【００２６】
サンプリング信号発生器６は、矩形波を生成する発振器を備え、上述のサンプリング信号を発生する。サンプリング信号の周波数は、例えば、上述の中間周波数の２倍以上であればよい。
なお、以下では、理解を容易にするため、サンプリング信号の周期は、このＰＳＫ受信機が復調する対象のＰＳＫ変調信号の１シンボル期間の長さの１２８分の１に実質的に等しいものとする。
【００２７】
区間設定用カウンタ７は、クロック再生器１２より、シンボルクロック信号を取得し、サンプラー５よりサンプリング信号を取得する。そして、シンボルクロック信号を取得した時点から、自己に供給されるサンプリング信号の数をカウントし始め、カウント結果の値を記憶する。次のシンボルクロック信号を取得した時点で自己が記憶するカウント結果の値をリセットし（つまり、カウント結果の値を０とし）、再度カウントを始める。
【００２８】
区間設定用カウンタ７は更に、カウント結果の値が所定の範囲にあるか否かを判別し、所定の範囲にあると判別したとき、入力制御部８に所定の形式のＯＮ信号を供給し、所定の範囲にないと判別したとき、所定の形式のＯＦＦ信号を入力制御部８に供給する。
なお、以下では、理解を容易にするため、区間設定用カウンタ７は、カウント結果の値が「３３」以上「９６」以下か否かを判別し、「３３」以上「９６」以下であると判別したとき、入力制御部８にＯＮ信号を供給し、「３２」以下又は「９７」以上であるとき、入力制御部８にＯＦＦ信号を供給するものとする。
【００２９】
入力制御部８は、ＡＮＤ回路等より構成されており、区間設定用カウンタ７よりＯＮ信号が供給されているとき、サンプラー５が出力した現在データをシフトレジスタ９に供給する。また、区間設定用カウンタ７よりＯＮ信号が供給されているとき、サンプリング信号発生器６が出力したサンプリング信号をシフトレジスタ９に供給する。
【００３０】
シフトレジスタ９は、サンプラー５が出力する現在データを入力制御部８より取得し、サンプリング信号発生器６が出力するサンプリング信号を入力制御部８より取得する。そして、取得したサンプリング信号が所定の状態になると（例えば、サンプリング信号の電圧がローレベルからハイレベルへと立ち上がると）、その時点における現在データの論理値を記憶する。
【００３１】
そして、シフトレジスタ９は、自己が記憶した論理値を新しい方から６４個保持し、論理値を新たに記憶する直前に保持していた６４個の論理値のうちもっとも古いものを表すデータを、遅延データとして出力する。（あるいは、シフトレジスタ９は、自己が記憶した論理値を新しい方から６５個保持し、論理値を新たに記憶した時点で保持している６５個の論理値のうちもっとも古いものを表すデータを、遅延データとして出力する。）
【００３２】
検波器１０は、サンプラー５が出力する現在データ及びシフトレジスタ９が出力する遅延データを取得し、これらの現在データ及び遅延データに基づいて、検波信号を生成して出力する。
【００３３】
検波器１０は、具体的には、例えば、取得した遅延データが立ち上がると、この立ち上がりに応答し、以降、現在データの立ち上がりを検知するまでの間、ハイレベル電圧を出力する。そして、取得した現在データが立ち上がると、この立ち上がりに応答し、以降、遅延データの立ち上がりを検知するまでの間、ローレベル電圧を出力する。そして、出力されたこれらの電圧を、遅延データが立ち上がった時点から複数の所定の時間を経過したタイミングにおいて検出し、検出結果を表す信号を検波信号として出力する。
この結果、検波信号は、遅延データが立ち上がってから現在データが立ち上がるまでの期間の長さを表すディジタル信号を含むものとなる。従って、検波信号は、遅延データと現在データとの位相差を表す信号となる。
【００３４】
クロック再生用検波器１１は、混合器３が出力する信号を取得し、取得した信号を検波し、検波により得られるクロック再生用検波信号を、クロック再生器１２に供給する。
クロック再生用検波器１１は、例えば、中間周波数に実質的に等しい周波数の信号を発生し、発生したこの信号と自己が取得した信号との積を表す信号を生成することにより検波を行う。そして、積を表すこの信号を、クロック再生用検波信号としてクロック再生器１２に供給する。
【００３５】
クロック再生器１２は、クロック再生用検波器１１よりクロック再生用検波信号を取得する。そして、クロック再生用検波器１１が検波した信号がＰＳＫ変調信号であるとき、自己が取得したクロック再生用検波信号から、このＰＳＫ変調信号の１シンボル区間の始まりを表す部分を識別し、識別結果に基づいて、１シンボル区間の始まりのタイミングを表す上述のシンボルクロック信号を生成する。そして、生成したシンボルクロック信号を、区間設定用カウンタ７及びクロック遅延器１４に供給する。
【００３６】
クロック遅延器１４は、クロック再生器１２より供給されたシンボルクロック信号を半周期遅延させることにより、１シンボル区間の中間点のタイミングを表す復号用クロック信号を生成する。そして、生成した復号用クロック信号を、復号部１３に供給する。
復号部１３は、検波器１０より検波信号を取得し、クロック遅延器１４より復号用クロック信号を取得する。そして、復号用クロック信号が１シンボル区間の中間点のタイミングを表す状態（例えば、復号用クロック信号の電圧がローレベルからハイレベルへと立ち上がった状態）になった時点に取得した検波信号が表す論理値を識別し、識別した論理値を所定の規則に従って変換した結果を表すデータを生成する。そして、生成したデータを復調信号として出力する。
【００３７】
（動作）
次に、このＰＳＫ受信機の動作を説明する。
このＰＳＫ受信機が起動すると、ＲＦ増幅器２は、アンテナ１に誘起されたＰＳＫ変調波をアンテナ１より取得して増幅し、混合器３に供給する。
【００３８】
ＲＦ増幅器２が取得するＰＳＫ変調波は、周波数が搬送波周波数に等しい矩形波を所定周期分毎に区切って得られる各シンボル区間を、伝送する対象のディジタル信号を先頭から順次Ｎビット（Ｎは任意の正の整数）ずつ区切って得られるダイビットの値に応じて、順次、直前の上述の所定周期分の区間の位相を基準として、２^Ｎ通りの値のうちいずれかに相当する分移相したものである。
【００３９】
局部発振器４は、ＲＦ増幅器２が混合器３に供給したＰＳＫ変調波の搬送波周波数と、上述の中間周波数との和に実質的に等しい周波数の矩形波を表す信号を生成し、混合器３に供給する。
混合器３は、ＲＦ増幅器２及び局部発振器４から各々信号を供給されると、これら２つの信号の積を表す信号のうち、その周波数が、これら２つの信号の周波数の差に実質的に等しい成分（すなわち、上述の中間周波数を搬送波周波数とする成分）を表す信号を生成して、サンプラー５に供給する。
【００４０】
サンプラー５は、サンプリング信号発生器６から供給されるサンプリング信号が立ち上がるたびに、混合器３から供給される信号が所定の閾値を超えるか否かを判別し、判別結果に従って、混合器３から供給される信号を二値化する。そして、サンプラー５は、二値化により得られた現在データを、入力制御部８及び検波器１０に供給する。
【００４１】
一方、クロック再生用検波器１１は、復調する対象のＰＳＫ変調信号を混合器３より取得して検波することによりクロック再生用検波信号を生成して、クロック再生器１２に供給する。クロック再生器１２は、供給されたクロック再生用検波信号を取得してシンボルクロック信号を生成し、区間設定用カウンタ７及びクロック遅延器１４に供給する。
【００４２】
区間設定用カウンタ７は、自己に供給されたシンボルクロック信号が１シンボル区間の始まりを表す状態になると、自己が記憶しているカウント結果をリセットして０とし、次いで、自己に供給されるサンプリング信号が立ち上がる回数をカウントする。
カウントを行う一方で、区間設定用カウンタ７は、カウント結果の値が変化するたびに、カウント結果の値が「３３」以上「９６」以下であるか否かを判別する。そして、「３３」以上「９６」以下であれば、ＯＮ信号を入力制御部８に供給する。
【００４３】
入力制御部８は、ＯＮ信号が自己に供給されているとき、サンプラー５が出力した現在データと、サンプリング信号発生器６が出力したサンプリング信号とを、シフトレジスタ９に供給する。従って、１シンボル区間が始まってから３３個目〜９６個目の各サンプリング信号がサンプリング信号発生器６より出力されるタイミングで、シフトレジスタ９には、現在データとサンプリング信号が供給される。
【００４４】
シフトレジスタ９は、入力制御部８より現在データとサンプリング信号とを供給されるたびに、その時点における現在データの論理値を記憶し、新たに論理値を記憶したこの現在データの６４個前の現在データの論理値を表すデータを、遅延データとして出力する。
【００４５】
この結果、シフトレジスタ９は、１シンボル区間が始まってから３３個目〜９６個目の各サンプリング信号がサンプリング信号発生器６より出力されるたびに、当該シンボル区間の１つ前のシンボル区間内の３３個目〜９６個目の各サンプリング信号がサンプリング信号発生器６より出力された時点の現在データの値を、遅延データとして検波器１０へと供給する。
【００４６】
検波器１０は、サンプラー５より現在データを取得し、シフトレジスタ９より遅延データを取得すると、自己に実質的に同時に供給された現在データ及び遅延データに基づいて検波信号を生成し、復号部１３へと供給する。
検波器１０が供給する検波信号は、具体的には、例えば、遅延データが立ち上がってから現在データが立ち上がるまでの期間の長さを表すディジタル信号となる。従って、検波信号の論理値は、当該検波信号が生成された時点における遅延データと現在データとの位相差を表すものとなる。
【００４７】
クロック遅延器１４は、クロック再生器１２より供給されたシンボルクロック信号を半周期遅延させ、１シンボル区間の中間点のタイミングを表す復号用クロック信号を生成し、復号部１３に供給する。
復号部１３は、検波器１０が出力した検波信号を取得し、クロック遅延器１４より復号用クロック信号を取得すると、検波信号の論理値を表すデータを、ＰＳＫ復調信号として出力する。
【００４８】
なお、このＰＳＫ受信機の構成は、上述のものに限られない。
例えば、図２に示すように、サンプリング信号発生器６、区間設定用カウンタ７、入力制御部８、シフトレジスタ９、検波器１０、クロック再生用検波器１１、クロック再生器１２、復号部１３及びクロック遅延器１４の機能の一部又は全部は、ＤＳＰ（Digital Signal Processor）やＣＰＵ（Central Processing Unit）により行われていてもよい。
また、サンプラー５は、Ａ／Ｄ（Analog-to-Digital）変換器から構成されていてもよい。
更に、混合器３や局部発振器４の機能の一部又は全部が、Ａ／Ｄ変換器、ＤＳＰ及びＤ／Ａ（Digital-to-Analog）変換器により行われていてもよい。
【００４９】
また、このＰＳＫ受信機は、ＰＳＫ変調波をアンテナ１から取得する必要はなく、例えば、ＰＳＫ変調波を有線回線より取得してもよい。また、ＰＳＫ変調を施された対象のディジタル信号は、予め更に任意の手法による変調が加えられているものであってもよい。また、混合器３、局部発振器４及びＲＦ増幅器２はいずれも必要なものではなく、省略可能である。
【００５０】
また、ＰＳＫ変調波自体がディジタル信号の列により表されていてもよく、この場合、サンプラー５は必ずしも必要ではなく、ＰＳＫ変調波をなすディジタル信号は入力制御部８及び検波器１０に順次供給されればよい。またこの場合、サンプリング信号発生器６は、ＰＳＫ変調波をなすディジタル信号が入力制御部８及び検波器１０に供給されるタイミングに同期する信号を発生し、サンプリング信号に代えて区間設定用カウンタ７及び入力制御部８に供給するようにすればよい。
【００５１】
また、サンプリング信号の周期は、１シンボル期間あたりのサンプリング数が、シフトレジスタ９が記憶しうる論理値の数より多い限り任意であり、このＰＳＫ受信機が復調する対象のＰＳＫ変調信号の１シンボル期間の長さの１２８分の１である必要はない。
【００５２】
また、区間設定用カウンタ７が入力制御部８にＯＮ信号を供給する条件は、１シンボル区間内で最初及び最後にサンプリングされた２つの信号がいずれも検波器１０に供給されず、シフトレジスタ９が、これら２つの信号を除く連続する信号の論理値を記憶するようになっている限り任意である。従って、区間設定用カウンタ７が入力制御部８にＯＮ信号を供給する条件は、カウント結果の値が「３３」以上「９６」以下である場合には限られない。
【００５３】
以上、この発明にかかるＰＳＫ復調装置を説明したが、この発明のＰＳＫ復調装置は、専用のシステムによらず、通常のコンピュータシステムを用いて実現可能である。例えば、Ａ／Ｄ変換器、Ｄ／Ａ変換器を備えるパーソナルコンピュータに、上述の動作を実行するためのプログラムを格納した媒体（フロッピーディスク、ＣＤ−ＲＯＭ等）から該プログラムをインストールすることにより、上記処理を実行するＰＳＫ復調装置を構成することができる。
【００５４】
また、例えば、通信ネットワークの掲示板（ＢＢＳ）に該プログラムを掲示し、これをネットワークを介して配信してもよい。ネットワークを介した配信は、該プログラムにより搬送波を変調して得られる変調波を伝送することにより行ってもよい。
そして、このプログラムを起動し、ＯＳの制御下に、他のアプリケーションプログラムと同様に実行することにより、上述の処理を実行することができる。
【００５５】
なお、ＯＳが処理の一部を分担する場合、あるいは、ＯＳが本願発明の１つの構成要素の一部を構成するような場合には、記録媒体には、その部分を除いたプログラムを格納してもよい。この場合も、この発明では、その記録媒体には、コンピュータが実行する各機能又はステップを実行するためのプログラムが格納されているものとする。
【００５６】
【発明の効果】
以上説明したように、この発明によれば、遅延検波において、復調の正確さを維持しつつ信号遅延用の素子の記憶容量が節約されるＰＳＫ復調装置及びＰＳＫ復調方法が実現される。
【図面の簡単な説明】
【図１】この発明の実施の形態にかかるＰＳＫ受信機の基本構成を示すブロック図である。
【図２】図１のＰＳＫ受信機の変形例の基本構成を示すブロック図である。
【図３】従来のＰＳＫ復調装置の構成を示すブロック図である。
【符号の説明】
１アンテナ
２ＲＦ増幅器
３混合器
４局部発振器
５サンプラー
６サンプリング信号発生器
７区間設定用カウンタ
８入力制御部
９シフトレジスタ
１０検波器
１１クロック再生用検波器
１２クロック再生器
１３復号部
１４クロック遅延器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a PSK (Phase Shift Keying) demodulator and a PSK demodulating method, and more particularly to a PSK demodulator and a PSK demodulating method for performing digital signal processing.
[0002]
[Prior art]
As a technique for transmitting a digital signal, a method of PSK (Phase Shift Keying) modulation is widely used. In PSK modulation, the phase of a predetermined length of a carrier wave is set to the same length immediately before the corresponding period according to the logical value of data (symbol) obtained by dividing a digital signal to be transmitted into a predetermined number of bits. This is a modulation technique in which a predetermined amount indicating the symbol logical value is changed with reference to the phase of this section. This predetermined length section is called a “symbol section”.
[0003]
As a technique for demodulating a PSK modulation signal, a delay detection technique is widely used. Delay detection is a technique for demodulating a digital signal to be transmitted by detecting a phase difference between a PSK modulated signal to be demodulated and a delayed signal obtained by delaying the PSK modulated signal by one symbol period.
[0004]
FIG. 3 is a diagram showing a configuration of a conventional demodulator for performing delay detection. As shown in the figure, the demodulator of FIG. 3 includes a sampler 101, a clock oscillator 102, a shift register 103, a detector 104, a clock regenerator 105, and a decoder 106.
[0005]
In the demodulator of FIG. 3, the PSK modulated signal that is a received signal is first sampled by the sampler 101 in accordance with the sampling signal generated by the clock oscillator 102.
The sampled PSK modulation signal is supplied to the shift register 103 and the detector 104. Each time a new PSK modulation signal is supplied, the shift register 103 supplies the content of the least significant bit stored therein to the detector 104.
[0006]
However, it is assumed that the number of stages of the shift register 103 is equal to the number of times the sampler 101 performs sampling per symbol section of the PSK modulated wave to be demodulated.
Therefore, the signal supplied from the shift register 103 to the detector 104 represents the value of the PSK modulated wave sampled by the sampler 101 at a time point that is one symbol interval after the time when the signal is supplied to the detector 104. That is, the shift register 103 supplies a signal obtained by delaying the PSK modulated signal sampled by the sampler 101 by one symbol period to the detector 104.
[0007]
The detector 104 supplies a detection signal representing the phase difference between the signal supplied from the sampler 101 and the signal supplied from the shift register 103 to the clock regenerator 105 and the decoder 106.
[0008]
Based on the detection signal supplied from the detector 104, the clock regenerator 105 generates a decoding clock signal representing the intermediate point timing of one symbol interval and supplies it to the decoder 106.
The decoder 106 acquires a detection signal from the detector 104 and acquires a decoding clock signal from the clock regenerator 105. Data indicating the logical value represented by the detection signal acquired when the decoding clock signal is in a state representing the timing of the intermediate point of one symbol section, and representing the result of converting the identified logical value according to a predetermined rule Is generated. The generated data is output as a demodulated signal.
[0009]
[Problems to be solved by the invention]
However, as described above, the number of stages of the shift register 103 of the demodulator shown in FIG. 3 needs to be equal to the number of times that the sampler 101 performs sampling per symbol section of the PSK modulated wave to be demodulated. Therefore, the number of stages of the shift register 103 increases as the required demodulation accuracy increases. In other words, the smaller the number of stages of the shift register 103, the smaller the number of times that the sampler 101 performs sampling per symbol section.
[0010]
Further, a portion near the boundary of the symbol interval in the detection signal generally does not correctly represent the phase difference between the symbol intervals due to the influence of jitter spurious and the like. For this reason, normally, only the midpoint portion of the symbol interval in the detection signal is used for decoding.
Therefore, in order to obtain an accurate demodulated signal, it is sufficient that the phase difference between the symbol sections is correctly represented at this intermediate point portion, and as a result, a detection signal that is not used for decoding is wasted. That is, in the shift register 103, the stage for storing data used for generating a useless detection signal stores useless data.
[0011]
The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a PSK demodulating apparatus and a PSK demodulating method capable of saving the storage capacity of a signal delay element while maintaining demodulation accuracy in delay detection. And
[0012]
[Means for Solving the Problems]
In order to achieve the above object, a PSK demodulator according to a first aspect of the present invention provides:
Timing extraction means for detecting a PSK (Phase Shift Keying) modulation signal to be demodulated, and identifying a timing at which a section corresponding to one symbol of the PSK modulation signal starts based on a signal obtained by the detection;
Based on the timing specified by the timing extraction means, a predetermined continuous portion that does not include both ends of the interval in the interval corresponding to one symbol of the PSK modulation signal is specified and specified in the PSK modulation signal to be demodulated the continuous portion, and delay means for generating a delayed signal by Rukoto section so that the delay time occupied substantially corresponding to the one symbol,
Demodulating means for generating a demodulated signal representing a phase difference between the delayed signal and the continuous portion of the PSK modulated signal to be demodulated;
It is characterized by providing.
[0013]
According to such a PSK demodulator, data at both ends of the symbol interval that may not correctly represent the phase difference between the symbol intervals due to jitter spurious or the like is excluded from the data used for decoding. Therefore, the number of elements for delaying useless data is reduced while maintaining the accuracy of demodulation.
[0015]
The PSK modulation signal to be demodulated may comprise a data string representing a value sampled a plurality of times per section corresponding to the one symbol.
In this case, the delay means is
The data supplied to itself is stored in an order corresponding to the number of data included in one continuous portion in the order of new supply, and the oldest data stored by itself is output as the delay signal. Storage means;
The number of the data is counted starting from the timing specified by the timing extraction means, and based on the counted number, it is determined whether or not the data belongs to the continuous part. And determining means for supplying the determined data to the storage means and preventing the data determined not to belong to being supplied to the storage means when determined not to belong. Also good.
In this case, the storage means does not store all the data sampled within one symbol section, but stores data included in a continuous portion of them. Accordingly, the storage capacity of the storage means corresponding to the signal delay element is saved.
[0016]
The storage means has, for example, a number of stages corresponding to the number of the data included per one continuous portion, and stores the data supplied to itself every time a clock signal is supplied to the storage means. What is necessary is just to be comprised from a register.
In this case, when the determination unit determines that the data belongs to the continuous portion, the determination unit supplies the data and the clock signal determined to belong to the shift register, and determines that the data does not belong, It is only necessary to provide means for stopping the supply to the shift register.
[0017]
A PSK demodulation method according to the second aspect of the present invention is as follows:
A timing extraction step of detecting a PSK (Phase Shift Keying) modulation signal to be demodulated, and identifying a timing at which a section corresponding to one symbol of the PSK modulation signal starts based on a signal obtained by the detection;
Based on the timing specified in the timing extraction step, a predetermined continuous portion that does not include both ends of the interval in the interval corresponding to one symbol of the PSK modulation signal is specified and specified in the PSK modulation signal to be demodulated a delay step of the successive portions, the first section corresponding to the symbol to generate a delayed signal by Rukoto delaying time period occupied substantially
A demodulation step for generating a demodulated signal representing a phase difference between the delayed signal and the continuous portion of the PSK modulated signal to be demodulated;
It is characterized by including.
[0018]
According to such a PSK demodulation method, data at both ends of the symbol period that may not correctly represent the phase difference between the symbol periods due to jitter spurious and the like is excluded from the data used for decoding. Therefore, the number of elements for delaying useless data is reduced while maintaining the accuracy of demodulation.
[0019]
A computer-readable recording medium according to the third aspect of the present invention is
Computer
Timing extraction means for detecting a PSK (Phase Shift Keying) modulation signal to be demodulated, and identifying a timing at which a section corresponding to one symbol of the PSK modulation signal starts based on a signal obtained by the detection;
Based on the timing specified by the timing extraction means, a predetermined continuous portion that does not include both ends of the interval in the interval corresponding to one symbol of the PSK modulation signal is specified and specified in the PSK modulation signal to be demodulated the continuous portion, and delay means for generating a delayed signal by Rukoto section so that the delay time occupied substantially corresponding to the one symbol,
Demodulating means for generating a demodulated signal representing a phase difference between the delayed signal and the continuous portion of the PSK modulated signal to be demodulated;
It is characterized by recording a program for making it function.
[0020]
A computer that executes a program recorded on such a recording medium excludes data at both ends of a symbol section that may not correctly represent a phase difference between symbol sections due to jitter spurious and the like from decoding data, Demodulate the PSK modulated signal. Therefore, the number of elements for delaying useless data is reduced while maintaining the accuracy of demodulation.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a PSK (Phase Shift Keying) demodulator according to an embodiment of the present invention will be described using a PSK receiver as an example.
[0022]
FIG. 1 shows an example of the configuration of a PSK receiver according to an embodiment of the present invention.
As shown in the figure, this PSK receiver includes an antenna 1, an RF (Radio Frequency) amplifier 2, a mixer 3, a local oscillator 4, a sampler 5, a sampling signal generator 6, and a section setting counter 7. And an input control unit 8, a shift register 9, a detector 10, a clock recovery detector 11, a clock recovery unit 12, a decoding unit 13, and a clock delay unit 14.
[0023]
When the RF amplifier 2 receives a signal excited from the antenna 1 by the electromagnetic wave from the antenna 1, the RF amplifier 2 amplifies the signal supplied to the RF amplifier 2 and supplies the amplified signal to the mixer 3.
The mixer 3 generates a signal that represents a component representing a product of two signals supplied from the RF amplifier 2 and the local oscillator 4 and whose frequency is substantially equal to a difference between the frequencies of the two signals. The sampler 5 is supplied.
The local oscillator 4 includes an oscillator that generates a rectangular wave, generates a signal representing a rectangular wave having a frequency substantially equal to a sum of a predetermined intermediate frequency and a carrier frequency of a signal supplied from the RF amplifier 2; Feed to mixer 3.
[0024]
The sampler 5 determines whether or not the instantaneous value of the signal supplied from the mixer 3 exceeds a predetermined threshold in response to a later-described sampling signal supplied from the sampling signal generator 6, and according to the determination result. Then, the signal supplied from the mixer 3 is binarized, and digital signals (current data) obtained as a result of binarization are sequentially output in rows.
[0025]
Specifically, for example, every time the sampling signal rises, the sampler 5 determines whether or not the instantaneous value of the signal supplied from the mixer 3 exceeds a threshold value. If it does not exceed, a predetermined low level voltage is generated to output current data.
[0026]
The sampling signal generator 6 includes an oscillator that generates a rectangular wave, and generates the above-described sampling signal. The frequency of the sampling signal may be, for example, at least twice the above-described intermediate frequency.
In the following, for ease of understanding, the period of the sampling signal is substantially equal to 1/128 of the length of one symbol period of the PSK modulation signal to be demodulated by the PSK receiver. .
[0027]
The section setting counter 7 acquires a symbol clock signal from the clock regenerator 12 and acquires a sampling signal from the sampler 5. Then, from the time when the symbol clock signal is acquired, the number of sampling signals supplied to itself starts to be counted, and the count result value is stored. When the next symbol clock signal is acquired, the value of the count result stored by itself is reset (that is, the value of the count result is set to 0), and counting is started again.
[0028]
The section setting counter 7 further determines whether or not the value of the count result is within a predetermined range. When determining that the value is within the predetermined range, the section setting counter 7 supplies an ON signal of a predetermined format to the input control unit 8; When it is determined that it is not within the predetermined range, an OFF signal in a predetermined format is supplied to the input control unit 8.
In the following, for ease of understanding, the section setting counter 7 determines whether the value of the count result is “33” or more and “96” or less, and is “33” or more and “96” or less. When the determination is made, an ON signal is supplied to the input control unit 8, and an OFF signal is supplied to the input control unit 8 when “32” or less or “97” or more.
[0029]
The input control unit 8 is configured by an AND circuit or the like, and supplies the current data output from the sampler 5 to the shift register 9 when the ON signal is supplied from the section setting counter 7. When the ON signal is supplied from the section setting counter 7, the sampling signal output from the sampling signal generator 6 is supplied to the shift register 9.
[0030]
The shift register 9 acquires current data output from the sampler 5 from the input control unit 8, and acquires a sampling signal output from the sampling signal generator 6 from the input control unit 8. When the acquired sampling signal is in a predetermined state (for example, when the voltage of the sampling signal rises from a low level to a high level), the logical value of the current data at that time is stored.
[0031]
Then, the shift register 9 holds 64 logical values stored by itself from the newer one and stores data representing the oldest of the 64 logical values held immediately before storing the new logical value, Output as delayed data. (Alternatively, the shift register 9 holds 65 logical values stored by itself from the newer one, and stores data representing the oldest of the 65 logical values held when the logical value is newly stored. And output as delay data.)
[0032]
The detector 10 acquires the current data output from the sampler 5 and the delay data output from the shift register 9, and generates and outputs a detection signal based on the current data and the delay data.
[0033]
Specifically, for example, when the acquired delay data rises, the detector 10 responds to this rise, and thereafter outputs a high-level voltage until the rise of the current data is detected. When the acquired current data rises, it responds to this rise, and thereafter outputs a low level voltage until the rise of the delayed data is detected. Then, these output voltages are detected at a timing when a plurality of predetermined times have elapsed from the time when the delay data rises, and a signal representing the detection result is output as a detection signal.
As a result, the detection signal includes a digital signal representing the length of the period from the rise of the delay data to the rise of the current data. Therefore, the detection signal is a signal representing the phase difference between the delay data and the current data.
[0034]
The clock recovery detector 11 acquires the signal output from the mixer 3, detects the acquired signal, and supplies the clock recovery detector 12 with a clock recovery detection signal obtained by detection.
For example, the clock recovery detector 11 generates a signal having a frequency substantially equal to the intermediate frequency, and performs detection by generating a signal representing the product of the generated signal and the signal acquired by itself. Then, this signal representing the product is supplied to the clock regenerator 12 as a detection signal for clock recovery.
[0035]
The clock regenerator 12 acquires a clock regenerative detection signal from the clock regenerative detector 11. Then, when the signal detected by the clock recovery detector 11 is a PSK modulated signal, the part representing the start of one symbol section of the PSK modulated signal is identified from the clock recovery detected signal acquired by itself, and the identification result Based on the above, the above-described symbol clock signal representing the start timing of one symbol period is generated. Then, the generated symbol clock signal is supplied to the section setting counter 7 and the clock delay unit 14.
[0036]
The clock delay unit 14 delays the symbol clock signal supplied from the clock regenerator 12 by a half cycle, thereby generating a decoding clock signal representing the timing of the intermediate point of one symbol period. Then, the generated decoding clock signal is supplied to the decoding unit 13.
The decoding unit 13 acquires a detection signal from the detector 10 and acquires a decoding clock signal from the clock delay unit 14. The detection signal acquired when the decoding clock signal is in a state indicating the timing of the intermediate point of one symbol interval (for example, the state where the voltage of the decoding clock signal rises from a low level to a high level) is expressed. A logical value is identified, and data representing the result of converting the identified logical value according to a predetermined rule is generated. The generated data is output as a demodulated signal.
[0037]
(Operation)
Next, the operation of this PSK receiver will be described.
When this PSK receiver is activated, the RF amplifier 2 acquires the PSK modulated wave induced in the antenna 1 from the antenna 1, amplifies it, and supplies it to the mixer 3.
[0038]
The PSK modulated wave acquired by the RF amplifier 2 is obtained by dividing each symbol section obtained by dividing a rectangular wave having a frequency equal to the carrier frequency into a predetermined period, and sequentially transmitting a digital signal to be transmitted from the beginning, N bits (N is an arbitrary number) In accordance with the value of the dibit obtained by dividing each of the positive integers), the phase is shifted by the amount corresponding to one of 2 ^N values with reference to the phase of the section for the predetermined period immediately before. Is.
[0039]
The local oscillator 4 generates a signal representing a rectangular wave having a frequency substantially equal to the sum of the carrier frequency of the PSK modulated wave supplied to the mixer 3 by the RF amplifier 2 and the above-described intermediate frequency. Supply.
When the mixer 3 is supplied with signals from the RF amplifier 2 and the local oscillator 4, the frequency of the signal representing the product of these two signals is substantially equal to the difference between the frequencies of these two signals. A signal representing a component (that is, a component having the above-described intermediate frequency as a carrier frequency) is generated and supplied to the sampler 5.
[0040]
Each time the sampling signal supplied from the sampling signal generator 6 rises, the sampler 5 determines whether or not the signal supplied from the mixer 3 exceeds a predetermined threshold value, and supplies from the mixer 3 according to the determination result. The signal to be binarized. Then, the sampler 5 supplies the current data obtained by binarization to the input control unit 8 and the detector 10.
[0041]
On the other hand, the clock recovery detector 11 acquires a PSK modulation signal to be demodulated from the mixer 3 and detects it, thereby generating a clock recovery detection signal and supplying it to the clock recovery unit 12. The clock regenerator 12 acquires the supplied clock recovery detection signal, generates a symbol clock signal, and supplies the symbol clock signal to the section setting counter 7 and the clock delay unit 14.
[0042]
The interval setting counter 7 resets the count result stored therein to 0 when the symbol clock signal supplied to it indicates the beginning of one symbol interval, and then supplies the sampling to the interval setting counter 7. Count the number of times the signal rises.
On the other hand, the section setting counter 7 determines whether the count result value is “33” or more and “96” or less each time the count result value changes. If it is “33” or more and “96” or less, an ON signal is supplied to the input control unit 8.
[0043]
The input control unit 8 supplies the current data output from the sampler 5 and the sampling signal output from the sampling signal generator 6 to the shift register 9 when the ON signal is supplied to itself. Therefore, the current data and the sampling signal are supplied to the shift register 9 at the timing at which the 33rd to 96th sampling signals are output from the sampling signal generator 6 after the start of one symbol period.
[0044]
Each time the current data and the sampling signal are supplied from the input control unit 8, the shift register 9 stores the logical value of the current data at that time point, and 64 times before the current data in which the new logical value is stored. Data representing the logical value of the current data is output as delay data.
[0045]
As a result, each time the 33rd to 96th sampling signals are output from the sampling signal generator 6 after the start of one symbol period, the shift register 9 is in the symbol period immediately before the symbol period. The values of the current data at the time when the 33rd to 96th sampling signals are output from the sampling signal generator 6 are supplied to the detector 10 as delay data.
[0046]
When the detector 10 acquires the current data from the sampler 5 and acquires the delay data from the shift register 9, the detector 10 generates a detection signal based on the current data and the delay data supplied substantially simultaneously to itself, and the decoding unit 13. To supply.
Specifically, the detection signal supplied by the detector 10 is, for example, a digital signal indicating the length of the period from when the delay data rises to when the current data rises. Therefore, the logical value of the detection signal represents the phase difference between the delay data and the current data at the time when the detection signal is generated.
[0047]
The clock delay unit 14 delays the symbol clock signal supplied from the clock regenerator 12 by a half cycle, generates a decoding clock signal representing the intermediate point timing of one symbol period, and supplies the decoding clock signal to the decoding unit 13.
When the decoding unit 13 acquires the detection signal output from the detector 10 and acquires the decoding clock signal from the clock delay unit 14, the decoding unit 13 outputs data representing the logical value of the detection signal as a PSK demodulated signal.
[0048]
Note that the configuration of the PSK receiver is not limited to that described above.
For example, as shown in FIG. 2, the sampling signal generator 6, the section setting counter 7, the input control unit 8, the shift register 9, the detector 10, the clock recovery detector 11, the clock recovery unit 12, the decoding unit 13, and Some or all of the functions of the clock delay unit 14 may be performed by a DSP (Digital Signal Processor) or a CPU (Central Processing Unit).
The sampler 5 may be composed of an A / D (Analog-to-Digital) converter.
Furthermore, some or all of the functions of the mixer 3 and the local oscillator 4 may be performed by an A / D converter, a DSP, and a D / A (Digital-to-Analog) converter.
[0049]
Further, the PSK receiver does not need to acquire the PSK modulated wave from the antenna 1, and may acquire the PSK modulated wave from a wired line, for example. Further, the target digital signal that has been subjected to PSK modulation may be further modulated in advance by an arbitrary method. Further, the mixer 3, the local oscillator 4 and the RF amplifier 2 are not all necessary and can be omitted.
[0050]
Further, the PSK modulated wave itself may be represented by a digital signal sequence. In this case, the sampler 5 is not always necessary, and the digital signal forming the PSK modulated wave is sequentially supplied to the input control unit 8 and the detector 10. Just do it. In this case, the sampling signal generator 6 generates a signal synchronized with the timing at which the digital signal forming the PSK modulation wave is supplied to the input control unit 8 and the detector 10, and replaces the sampling signal with a section setting counter 7. And the input control unit 8 may be supplied.
[0051]
The period of the sampling signal is arbitrary as long as the number of samplings per symbol period is larger than the number of logical values that can be stored in the shift register 9, and one symbol of the PSK modulation signal to be demodulated by this PSK receiver. It need not be 1 / 128th of the length of the period.
[0052]
Further, the condition for the section setting counter 7 to supply the ON signal to the input control unit 8 is that the first and last two signals sampled in one symbol section are not supplied to the detector 10, and the shift register 9 Is arbitrary as long as it is designed to store logical values of consecutive signals excluding these two signals. Therefore, the condition for the section setting counter 7 to supply the ON signal to the input control unit 8 is not limited to the case where the value of the count result is “33” or more and “96” or less.
[0053]
Although the PSK demodulator according to the present invention has been described above, the PSK demodulator according to the present invention can be realized by using a normal computer system, not a dedicated system. For example, by installing the program from a medium (floppy disk, CD-ROM, etc.) storing a program for executing the above-described operation in a personal computer equipped with an A / D converter and D / A converter, A PSK demodulator that performs the above processing can be configured.
[0054]
Further, for example, the program may be posted on a bulletin board (BBS) of a communication network and distributed via the network. Distribution via a network may be performed by transmitting a modulated wave obtained by modulating a carrier wave with the program.
The above-described processing can be executed by starting this program and executing it under the control of the OS in the same manner as other application programs.
[0055]
When the OS shares a part of the processing, or when the OS constitutes a part of one component of the present invention, a program excluding the part is stored in the recording medium. May be. Also in this case, in the present invention, it is assumed that the recording medium stores a program for executing each function or step executed by the computer.
[0056]
【The invention's effect】
As described above, according to the present invention, a PSK demodulating apparatus and a PSK demodulating method are realized that can save the storage capacity of the signal delay element while maintaining the accuracy of demodulation in the delay detection.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a basic configuration of a PSK receiver according to an embodiment of the present invention.
FIG. 2 is a block diagram showing a basic configuration of a modified example of the PSK receiver of FIG. 1;
FIG. 3 is a block diagram showing a configuration of a conventional PSK demodulator.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Antenna 2 RF amplifier 3 Mixer 4 Local oscillator 5 Sampler 6 Sampling signal generator 7 Section setting counter 8 Input control part 9 Shift register 10 Detector 11 Clock recovery detector 12 Clock regenerator 13 Decoding part 14 Clock delay device

Claims

復調対象のＰＳＫ（Phase Shift Keying）変調信号を検波して、当該検波により得られる信号に基づき、前記ＰＳＫ変調信号の１シンボルにあたる区間が始まるタイミングを特定するタイミング抽出手段と、
前記タイミング抽出手段が特定したタイミングを基準として、前記復調対象のＰＳＫ変調信号のうち、当該ＰＳＫ変調信号の１シンボルにあたる区間内で当該区間の両端を含まない所定の連続部分を特定し、特定した前記連続部分を、前記１シンボルにあたる区間が実質的に占める時間分遅延させることにより遅延信号を生成する遅延手段と、
前記遅延信号と前記復調対象のＰＳＫ変調信号の前記連続部分との位相の差を表す復調信号を生成する復調手段と、
を備えることを特徴とするＰＳＫ復調装置。 Timing extraction means for detecting a PSK (Phase Shift Keying) modulation signal to be demodulated, and identifying a timing at which a section corresponding to one symbol of the PSK modulation signal starts based on a signal obtained by the detection;
Based on the timing specified by the timing extraction means, a predetermined continuous portion that does not include both ends of the interval in the interval corresponding to one symbol of the PSK modulation signal is specified and specified in the PSK modulation signal to be demodulated the continuous portion, and delay means for generating a delayed signal by Rukoto section so that the delay time occupied substantially corresponding to the one symbol,
Demodulating means for generating a demodulated signal representing a phase difference between the delayed signal and the continuous portion of the PSK modulated signal to be demodulated;
A PSK demodulator characterized by comprising:

前記復調対象のＰＳＫ変調信号は、前記１シンボルにあたる区間あたり複数回サンプリングされた値を表すデータの列からなっており、
前記遅延手段は、
自己に供給された前記データを、新しく供給された順に、前記連続部分１個あたりに含まれる前記データの数に相当する分記憶し、自己が記憶するもっとも古い前記データを前記遅延信号として出力する記憶手段と、
前記タイミング抽出手段が特定したタイミングを起点として前記データの数を計数し、計数された数に基づいて、前記データが前記連続部分に属するか否かを判別し、属すると判別したとき、属すると判別された前記データを前記記憶手段に供給し、属さないと判別したとき、属さないと判別された前記データが前記記憶手段に供給されるのを阻止する判別手段と、を備える、
ことを特徴とする請求項１に記載のＰＳＫ復調装置。The PSK modulation signal to be demodulated consists of a sequence of data representing values sampled multiple times per section corresponding to the one symbol,
The delay means is
The data supplied to itself is stored in an order corresponding to the number of data included in one continuous portion in the order of new supply, and the oldest data stored by itself is output as the delay signal. Storage means;
The number of the data is counted starting from the timing specified by the timing extraction means, and based on the counted number, it is determined whether or not the data belongs to the continuous part. Providing the determined data to the storage means, and when determining that the data does not belong, the determination means for preventing the data determined not to belong to be supplied to the storage means,
The PSK demodulator according to claim 1 .

前記記憶手段は、前記連続部分１個あたりに含まれる前記データの数に相当する段数を有し、自己にクロック信号が供給されるたびに、自己に供給された前記データを記憶するシフトレジスタを備え、
前記判別手段は、前記データが前記連続部分に属すると判別したとき、属すると判別された前記データ及び前記クロック信号を前記シフトレジスタに供給し、属さないと判別したとき、前記クロック信号の前記シフトレジスタへの供給を停止する手段を備える、
ことを特徴とする請求項２に記載のＰＳＫ復調装置。The storage means has a number of stages corresponding to the number of the data included per one continuous portion, and each time a clock signal is supplied to the storage means, a shift register for storing the data supplied to the storage unit is provided. Prepared,
The determination means supplies the data and the clock signal determined to belong to the shift register when determining that the data belongs to the continuous part, and supplies the shift register to the shift register when determining that the data does not belong. Means for stopping the supply to the register;
The PSK demodulator according to claim 2 .

復調対象のＰＳＫ（Phase Shift Keying）変調信号を検波して、当該検波により得られる信号に基づき、前記ＰＳＫ変調信号の１シンボルにあたる区間が始まるタイミングを特定するタイミング抽出ステップと、
前記タイミング抽出ステップで特定したタイミングを基準として、前記復調対象のＰＳＫ変調信号のうち、当該ＰＳＫ変調信号の１シンボルにあたる区間内で当該区間の両端を含まない所定の連続部分を特定し、特定した前記連続部分を、前記１シンボルにあたる区間が実質的に占める時間分遅延させることにより遅延信号を生成する遅延ステップと、
前記遅延信号と前記復調対象のＰＳＫ変調信号の前記連続部分との位相の差を表す復調信号を生成する復調ステップと、
を含むことを特徴とするＰＳＫ復調方法。 A timing extraction step of detecting a PSK (Phase Shift Keying) modulation signal to be demodulated, and identifying a timing at which a section corresponding to one symbol of the PSK modulation signal starts based on a signal obtained by the detection;
Based on the timing specified in the timing extraction step, a predetermined continuous portion that does not include both ends of the interval in the interval corresponding to one symbol of the PSK modulation signal is specified and specified in the PSK modulation signal to be demodulated a delay step of the successive portions, the first section corresponding to the symbol to generate a delayed signal by Rukoto delaying time period occupied substantially
A demodulation step for generating a demodulated signal representing a phase difference between the delayed signal and the continuous portion of the PSK modulated signal to be demodulated;
A PSK demodulating method.

コンピュータを、
復調対象のＰＳＫ（Phase Shift Keying）変調信号を検波して、当該検波により得られる信号に基づき、前記ＰＳＫ変調信号の１シンボルにあたる区間が始まるタイミングを特定するタイミング抽出手段と、
前記タイミング抽出手段が特定したタイミングを基準として、前記復調対象のＰＳＫ変調信号のうち、当該ＰＳＫ変調信号の１シンボルにあたる区間内で当該区間の両端を含まない所定の連続部分を特定し、特定した前記連続部分を、前記１シンボルにあたる区間が実質的に占める時間分遅延させることにより遅延信号を生成する遅延手段と、
前記遅延信号と前記復調対象のＰＳＫ変調信号の前記連続部分との位相の差を表す復調信号を生成する復調手段と、
して機能させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。Computer
Timing extraction means for detecting a PSK (Phase Shift Keying) modulation signal to be demodulated, and identifying a timing at which a section corresponding to one symbol of the PSK modulation signal starts based on a signal obtained by the detection;
The reference to the timing of timing extraction means is identified among the demodulation target of PSK modulated signals, identifies the PSK predetermined continuous portion that does not contain the ends of the section in corresponding to one symbol interval of the modulated signal, a specific the continuous moieties, delay means for generating a delayed signal by Rukoto interval is a delay time occupied substantially corresponding to the one symbol,
Demodulating means for generating a demodulated signal representing a phase difference between the delayed signal and the continuous portion of the PSK modulated signal to be demodulated;
The computer-readable recording medium which recorded the program for making it function.