JP3790514B2 - Pseudo random sequence generation system - Google Patents
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Description
本発明は、一般に、ワイヤレス通信システムに関する。本発明は、具体的には、OVSF(orthogonal variable spreading factor)コードとHadamardコードを使用して、伝送用データを拡散させるTDD(time division duplex)システムおよびFDD(frequency division duplex)システムに関し、本発明は、OVSFコードおよびHadamardコードを生成する改良されたシステムを含む。 The present invention generally relates to wireless communication systems. More specifically, the present invention relates to a TDD (time division duplex) system and an FDD (frequency division duplex) system that spread data for transmission using an OVSF (orthogonal variable spreading factor) code and a Hadamard code. Includes an improved system for generating OVSF and Hadamard code.
多くの種類の通信システム、例えば、FDD通信システムやTDD通信システムは、1つ以上の疑似ランダムコードシーケンスを使用して、伝送用データを拡散させる。このようなコードは送信側と受信側の両方のシステム全体の様々な場所で使用される。一般的に使用されているコードシーケンスとしては、OVSFコードとHadamardコードがある。 Many types of communication systems, such as FDD communication systems and TDD communication systems, use one or more pseudo-random code sequences to spread data for transmission. Such codes are used in various places throughout the system on both the sending and receiving sides. Commonly used code sequences include OVSF codes and Hadamard codes.
図1に、異なるチャネル間で直交性(orthogonarity)を保持するOVSFコードのコードツリーを示す。OVSFコードは、図1のコードツリーを使用して定義することができ、チャネル化コードはCch,SF,kと一意に記述される。ここで、SFはコードの拡散係数であり、kはコード番号であり、k≦SF−1である。コードツリーの各レベルにより、図1のSFの拡散係数に対応する長さSFのチャネル化コードが定義される。 FIG. 1 illustrates a code tree of an OVSF code that maintains orthogonality between different channels. The OVSF code can be defined using the code tree of FIG. 1, and the channelization code is uniquely described as C ch, SF, k . Here, SF is a code spreading coefficient, k is a code number, and k ≦ SF−1. Each level of the code tree defines a channelization code of length SF corresponding to the spreading factor of SF of FIG.
このチャネル化コードの生成方法は、次のように定義される。 The channelization code generation method is defined as follows.
各チャネル化コードワードの最右端の値は、時間的に最初に送信されるチップに対応する。使用されるOVSFコードは、拡散係数と使用するチャネル数とチャネルのタイプとに応じて変わる。 The rightmost value of each channelization codeword corresponds to the first transmitted chip in time. The OVSF code used depends on the spreading factor, the number of channels used and the channel type.
OVSFコードを生成する1つの方法としては、上記の数学的記述を利用する方法がある。しかし、このようなマトリックスを操作することはコンピューティング上コストがかかり、パフォームするには、きわめて高速かつ高価なハードウェアを必要とする。加えて、このような目的のため、コンピューティング装置がハードウェアに固定されている場合には、他の目的に使用することができない、のが普通である。このため、システムが複雑になり、その結果、システム設計全体が不必要に複雑で高価なものとなる。 One method for generating the OVSF code is to use the mathematical description described above. However, operating such a matrix is computationally expensive and requires extremely fast and expensive hardware to perform. In addition, for such purposes, if the computing device is fixed in hardware, it is usually not possible to use it for other purposes. This complicates the system, resulting in an unnecessarily complex and expensive overall system design.
したがって、OVSFコードを迅速かつ効率的に生成する好都合な手段が要請されている。また、そのような手段は、Hadamardシーケンスのような他のタイプのコードの生成にも適合化させることができるのが望ましい。 Therefore, there is a need for convenient means for generating OVSF codes quickly and efficiently. Such means are also preferably adaptable to the generation of other types of code such as Hadamard sequences.
本発明は、所望のコードのコードツリーの枝の識別情報を保持するレジスタと、その枝を順序づけるカウンタを使用してOVSFコードを迅速かつ効率的に生成する、システムおよび方法を含む。本発明のシステムは、要求に応じてコードを生成し、ほとんどハードウェア資源を必要としない。 The present invention includes a system and method for quickly and efficiently generating OVSF code using a register that holds the identification information of a code tree branch of the desired code and a counter that orders the branches. The system of the present invention generates code on demand and requires very few hardware resources.
さらに、本発明のシステムおよび方法は、Hadamardシーケンスを生成するように適合化することができる。 Furthermore, the system and method of the present invention can be adapted to generate Hadamard sequences.
現時点での好ましい実施形態について図面を参照して説明する。図において、同様の要素は同様の参照番号で示す。加えて、本発明の好ましい実施形態について、OVSFコードおよびHadamardコードの生成を参照して説明する。しかし、同じ原理は他のコードシーケンスにも適用可能であることは、当業者に顕著であるし、本発明は、本明細書で説明する例示の実施形態にのみ限定されるものではない。 A presently preferred embodiment will be described with reference to the drawings. In the figures, similar elements are indicated with similar reference numbers. In addition, a preferred embodiment of the present invention is described with reference to OVSF code and Hadamard code generation. However, it will be apparent to those skilled in the art that the same principles can be applied to other code sequences, and the present invention is not limited to only the exemplary embodiments described herein.
図2を説明する。図2は疑似ランダムシーケンスを生成するシステム10を示す。このシステム10は、ビット位置カウンタ12と、マルチプレクサ14と、拡散係数セレクタ16と、ビットバイビット(bit-by-bit)ANDゲート18と、インデックスセレクタ20と、XORゲート22とを備える。カウンタ12は、フリーランニング2進カウンタであって、その出力をマルチプレクサ14の第1の入力に供給している。カウンタ12は、所望のOVSFコードが生成されたとき、0で初期設定され、「フリーで(freely)」動作する。コードの生成は、データを拡散させるために必要な回数だけ繰り返される。コードの生成ごとに、カウンタがゼロに初期設定される。あるいはまた、使用しない最上位ビットを無視して、カウンタ12をフリーランさせることもできる。この代替方法については詳細に後述する。
FIG. 2 will be described. FIG. 2 illustrates a
拡散係数セレクタ16は、出力をマルチプレクサ14の第2の入力端子に供給し、マルチプレクサ14は、カウンタ12からのビットを何ビット出力するべきかを識別する。OSVFコードを生成する場合には、マルチプレクサ14は、出力ビットが逆順に出力されるように、出力ビットの順序を逆転させる。これは、図3Aおよび図3Bのマルチプレクサ14内を破線で接続することにより行うことができる。
The spreading
再び図2を説明する。インデックスセレクタ20は、インデックス、すなわちコードツリーの「枝」の2進識別情報を出力する。例えば、図1に示すように、仮に拡散係数が4であるのが望ましく、しかも当該コードツリーの3番目の枝を生成しようとする場合には、インデックスセレクタ20は、数値2を表す、2ビットの2進数のシーケンスである10を出力する。同様に、仮に拡散係数が8であるのが望ましく、しかも当該コードツリーの4番目の枝を生成しようとする場合には、インデックスセレクタ20は、数値3を示す、3ビットの2進数のシーケンスである011を出力する。
FIG. 2 will be described again. The
インデックスセレクタ20の出力とマルチプレクサ14の出力は、ビットバイビットANDゲート18によって、AND演算される。このAND演算の結果は、XORゲート22に出力されるが、このXORゲート22は、実際には、当業者に周知の複数のXORゲートを備えたXOR「ツリー」である。
The output of the
本発明に係るシステム10は、図3Aおよび図3Bに詳細に図示してあり、このシステム10は、所望の拡散係数に依存して機能上異なるように構成されている。図3Aおよび図3Bにおいては、カウンタ12からの複数ビット出力C1〜CNと、インデックスセレクタ20からの複数ビット出力I1〜IMが図示されている。図3Aを説明する。仮に拡散係数を4にしたい場合、拡散係数セレクタ16はマルチプレクサ14がカウンタ12の最初の2つのビット「位置」C1およびC2から、当該所望のビットのみをANDゲート18に出力する。カウンタ12からのビット位置C3〜CNは、本質的に「ゼロアウト(zeroed out)」、すなわち無視される。所望の各ビットがカウンタ12から逆順に取り込まれ、インデックスセレクタ20からの所望のビットと、ビットバイビット(bit-by-bit)でAND演算される。例えば、カウンタ12の第1ビット位置C1からのビットは、インデックスセレクタ20からの第2ビットI2と、AND演算される。カウンタ12の第2ビット位置C2からのビットは、インデックスセレクタ20からの第1ビットI1と、AND演算される。一度、カウンタ12の所望の全てのビット位置からのビットが、インデックスセレクタ20からの所望のビットと、ビットバイビットでAND演算されると、ANDゲート18は、演算結果をXORゲート22に出力する。XORゲート22の出力は、当該所望のビットを有するコードシーケンスとなる。カウンタ12が順序付けされたとき、コードシーケンスの各ビットが新たに生成される。
The
図3Bに示す第2の例を説明する。仮に拡散係数が8であるのが望ましい場合には、マルチプレクサ14は、カウンタ12の第1ビット位置ないし第3ビット位置C1、C2、およびC3からのビットを、ANDゲート18に出力する。カウンタ12の第1ビット位置C1からのビットは、インデックスセレクタ20からの第3ビットI3と、AND演算される。同様に、カウンタ12の第2ビット位置C2からのビットは、インデックスセレクタ20からの第2ビットI2と、AND演算される。最後に、カウンタ12からの第3ビット位置C3からのビットは、インデックスセレクタ20からの第1ビットI1と、AND演算される。一度、カウンタ12の所望の全てのビット位置からのビットが、インデックスセレクタ20からの所望のビットと、ビットバイビットでAND演算されると、ANDゲート18は、その演算結果をXORゲート22に出力する。XORゲート22の出力が当該所望のコードシーケンスとなる。
A second example shown in FIG. 3B will be described. If it is desirable for the spreading factor to be 8, the
本発明に従って作成されたシステム10は、任意の長さの拡散係数を有するOVSFコードを生成するために使用することができるが、説明を簡単にするため、上述した例を、拡散係数が8である場合について説明する。この例においては、図4に示すように、3ビット拡散係数セレクタ16と、ビットを順序付けする3ビットカウンタ12と、3入力ANDゲート18と、3入力XORゲート22とが必要である。この例においては、次の表1〜表3も参照する。
The
この例においては、生成されるコードシーケンスは、拡散係数が8であり、図1にアスタリスクを付したコードツリーの7番目の枝を備えているのが望ましい。これは、図1においては、Cch8,6、すなわち1、−1、−1、1、1、−1、−1、1として識別されるものである。所望の拡散係数が8であるので、所望のビット数は、表1から、3であることが分かる。コードツリーの7番目の枝を生成するので、インデックスセレクタ出力は、表2から、1、1、0の2進数のシーケンスになることが分かる。次に、2進カウンタ12は、表3に示すように、2進カウントを0(0,0,0)から7(1,1,1)まで順序付けする。
In this example, the generated code sequence preferably has a spreading factor of 8 and comprises the seventh branch of the code tree marked with an asterisk in FIG. This is identified in FIG. 1 as C ch8,6 ,
シーケンスCch,8,6の1番目のビットは、カウンタ12からの2進数のシーケンスである000(逆転した結果も000である)と、インデックスセレクタ20からの2進数のシーケンスである110とが、ビットバイビットでAND演算されて生成されることになる。このAND演算により得られたビットがXOR演算され、演算結果の0が出力される。2番目の入力001が逆転され、得られた100と、インデックスセレクタ20からの2進数のシーケンスである110とが、ビットバイビットでAND演算され、その結果、100が得られる。このAND演算により得られたビットがXOR演算され、得られた1が出力される。同様に、3番目の入力010が逆転され、得られた010と、インデックスセレクタ20からの2進数のシーケンスである110とが、ビットバイビットでAND演算され、得られたビットがXOR演算され、このXOR演算結果の1が出力される。4番目の入力011が逆転され、得られた110と、インデックスセレクタ20からの2進数のシーケンスである110とが、ビットバイビットでAND演算され、得られたビットがXOR演算され、このXOR演算結果の0が出力される。5番目の入力100が逆転され、得られた0001と、インデックスセレクタ20からの2進数のシーケンスである110とが、ビットバイビットでAND演算され、得られたビットがXOR演算され、このXOR演算結果の0が出力される。6番目の入力101が逆転され、得られた101と、インデックスセレクタ20からの2進数のシーケンスである110とが、ビットバイビットでAND演算され、得られたビットがXOR演算され、このXOR演算結果の1が出力される。7番目の入力110が逆転され、得られた001と、インデックスセレクタ20からの2進数のシーケンスである110とが、ビットバイビットでAND演算され、得られたビットがXOR演算され、このXOR演算結果の1が出力される。最後に、8番目の入力111が逆転され、得られた111と、インデックスセレクタ20からの2進数のシーケンスである110とが、ビットバイビットでAND演算され、得られたビットがXOR演算され、このXOR演算結果の0が出力される。
The first bit of the sequence C ch, 8,6 includes 000 which is a binary sequence from the counter 12 (the inverted result is also 000) and 110 which is a binary sequence from the
この反復プロセスにより、シーケンス出力は0、1、1、0、0、1、1、0となる(右端のビットが時間的に最初に生成されることに留意されたい。)。その後、これらの出力値は、出力1が−1に、出力0が1にマッピングされる。したがって、拡散に使用されるシーケンスは、1、−1、−1、1、1、−1、−1、1となる。これは、図1に示すOSVFコードツリーの7番目の枝と一致する。
This iterative process results in a sequence output of 0, 1, 1, 0, 0, 1, 1, 0 (note that the rightmost bit is generated first in time). These output values are then mapped with
図5に示す構造は所望の任意の入力数に拡張することができる、ことに留意されたい。あるいはまた、本システムは、図5に示すように「規模を拡張」することができ、規模を拡張することにより、不要なカウンタ12とインデックスセレクタ20のビットが、本質的に無視される。図5に示すように、必要なビットは4つのビットC1〜C4であるから、ビットC5〜CNは、マルチプレクサ14を通過しないようにされるか、ゼロアウトされる。加えて、所望のビットC1〜C4のみがマルチプレクサ14によって順序変更される。同様にして、ビットI1〜I4のみがANDゲートによって「処理」される。これは、対応するビットC5〜CNからの入力がないため、ANDゲートの他の部分がゼロアウトされるからである。XORゲート22からの出力が、所望のコードシーケンスのビットになる。
Note that the structure shown in FIG. 5 can be expanded to any desired number of inputs. Alternatively, the system can be “expanded in scale” as shown in FIG. 5, and by extending the scale,
図6には、Hadamardシーケンスのコードツリーが図示してある。このコードツリーのコードは、図7に示す本発明の代替実施形態により生成される。 FIG. 6 illustrates a Hadamard sequence code tree. The code tree code is generated by the alternative embodiment of the invention shown in FIG.
図7は数種類の疑似ランダムシーケンスを生成するシステム100を示す。図2に示す実施形態と同様に、システム100は、ビット位置カウンタ12と、マルチプレクサ14と、拡散係数セレクタ16と、ビットバイビットANDゲートと、インデックスセレクタ20と、XORゲート22とを備えている。しかし、この実施形態は、OVSFコードを生成する第1のモードと、Hadamardコードを生成する第2のモードとを切り換えるモードスイッチ60を備える。モード選択スイッチ60が第1の位置にあるときは、システム100は図2に示すシステム10と同一の方式で動作し、マルチプレクサ14は、ビット位置カウンタ12から出力されるビットのビット順序を逆転させる。他方、モード選択スイッチ60が第2の位置にあるときは、マルチプレクサ14は、ビット位置カウンタ12から出力されるビットを、その順序変更を行わず、直接、ビットバイビットANDゲート18にパッシングする。これを図8に示す。図8において、マルチプレクサ14内の破線は、ビットが順序変更されずにマルチプレクサ14をそのまま通過することを図示している。
FIG. 7 shows a
図8を参照して、Hadamardコードを生成する例を説明する。この例においては、生成されるコードシーケンスは、拡散係数が8であり、図6にアスタリスクを付したコードツリーの4番目の枝を備えているのが望ましい。このシーケンスは、図6においては、0、1、1、0、0、1、1、0と図示されている。所望の拡散係数は8であるので、所望ビット数は、表1から3であることが分かる。コードツリーの4番目の枝を生成するので、インデックスセレクタの出力は、表2に示すように、0、1、1の2進数のシーケンスとなることが分かる。次に、2進カウンタ12は、表3に示すように、2進カウント0(0,0,0)から7(1,1,1)までを順序付けする。
An example of generating a Hadamard code will be described with reference to FIG. In this example, the generated code sequence preferably has a spreading factor of 8 and comprises the fourth branch of the code tree marked with an asterisk in FIG. This sequence is illustrated as 0, 1, 1, 0, 0, 1, 1, 0 in FIG. Since the desired diffusion coefficient is 8, it can be seen that the desired number of bits is from Tables 1 to 3. Since the fourth branch of the code tree is generated, it can be seen that the output of the index selector is a binary sequence of 0, 1, 1 as shown in Table 2. Next, as shown in Table 3, the
AND演算とXOR演算のプロセスは、カウンタ12からのビットは逆転させない点を除けば、OVSFコードの生成について説明したのと同じプロセスである。そうすると、システム100からの出力は、0、1、1、0、1、1、0となる。これは、図6に示すHadamardコードのプレ構造の4番目の枝と正確に一致する。システム100からの出力は、オプションで、出力1を−1に、出力0を1にマッピングすることができる。
The processes of the AND operation and the XOR operation are the same processes as described for the generation of the OVSF code except that the bits from the
図9は、数種類の疑似ランダムシーケンスを生成するシステム200の第2の代替形態を示す。このシステム200は、インデックスセレクタ20と、ビットバイビットANDゲート18と、XOR22とを備えている。しかし、ビット位置カウンタ12と、マルチプレクサ14と、拡散係数セレクタ16とが、数値ジェネレータ202及びセレクタ204と置換されている。数値ジェネレータ202は、予め定めたシーケンスの数値、例えば表3の数値をストアし、それらの数値を順次に出力する。したがって、数値ジェネレータ202は、表3の数値を順次に出力することができるか。あるいは表4に示すビットの「順序変更された」シーケンスを出力することができる。セレクタ204は、数値ジェネレータ202によってどのビットシーケンスを出力するかを選択することができる。OVSFコードの場合は、第1のシーケンスが出力され、Hadamardコードの場合は、第2のシーケンスが出力される。この実施形態においては、追加のメモリを使用する必要があるが、この追加のメモリの容量は、仮に疑似ランダムシーケンスのコードツリー全体をストアしたときに必要になるメモリ容量よりは小さい。加えて、本実施形態について、拡散係数が8である疑似ランダムコードについて説明したが、数値ジェネレータ202には所望の任意のシーケンスをプレストア(prestore)することができる。
FIG. 9 shows a second alternative form of
以上、本発明の好ましい実施形態について説明したが、他の種々の変形態様は、特許請求の範囲を逸脱するものでないことは当業者に顕著である。 As mentioned above, although preferred embodiment of this invention was described, it is remarkable for those skilled in the art that other various deformation | transformation aspects do not deviate from a claim.
Claims (11)
シーケンシャルなMビットの2進数である2進数カウント値を出力する2進カウンタと、
前記2進数カウント値のビット順を最下位ビットから最上位ビットの順に選択的に順序変更する順序変更手段と、
前記OVSFコードのMビットの2進数識別情報を出力するインデックスセレクタと、前記2進カウンタからの第1の入力と、前記インデックスセレクタからの第2の入力と、出力とを有する論理簡約手段であって、前記出力から所望のOVSFコードを出力する論理簡約手段と
を備えたことを特徴とするシステム。 In a system for generating OVSF code,
A binary counter that outputs a binary count value that is a sequential M-bit binary number;
Order changing means for selectively changing the bit order of the binary count value from the least significant bit to the most significant bit;
A logical reduction means having an index selector that outputs M-bit binary identification information of the OVSF code, a first input from the binary counter, a second input from the index selector, and an output. And a logical reduction means for outputting a desired OVSF code from the output.
Mビットのカウント値であって順次に1づつインクリメントしたカウント値を並列に出力するカウンタと、
Mビットのコード識別子を並列に出力するインデックスセレクタと、
出力と、前記カウンタから出力されたカウント値である第1の入力と、前記インデックスセレクタからの出力されたコード識別子である第2の入力と、をそれぞれ有するM個の論理ゲートの並列アレイと、
前記Mビットのコード識別子によって識別される2進数コードが、2M回の反復後に、生成されるように、前記カウンタから前記Mビットのカウント値が前記論理ゲートの並列アレイに入力されるたびに、単一のコードビットを出力するように前記論理ゲートの並列アレイの出力に関連付けした論理ゲートの簡約網と
を備えたことを特徴とするコードジェネレータ。 In a code generator that generates a binary code consisting of 2 M bits,
A counter that outputs in parallel M-bit count values that are sequentially incremented by one;
An index selector for outputting M-bit code identifiers in parallel;
A parallel array of M logic gates each having an output, a first input that is a count value output from the counter, and a second input that is a code identifier output from the index selector;
Each time the M-bit count value is input to the parallel array of logic gates from the counter so that a binary code identified by the M-bit code identifier is generated after 2 M iterations. And a reduction network of logic gates associated with the output of the parallel array of logic gates to output a single code bit.
Mビットのシリアルな2進数を複数出力する2進カウンタと、
前記所望の疑似ランダムコードのMビットのコード識別子を出力するインデックスセレクタと、
前記2進カウンタからの第1の入力と、前記インデックスセレクタからの第2の入力と、出力とをそれぞれ有する少なくともM個の論理ゲートと、
前記論理ゲートの出力をXOR演算し、これにより前記所望の疑似ランダムコードを出力するXORツリーと
を備えたことを特徴とするシステム。 In a system for generating a desired pseudo-random code,
A binary counter that outputs a plurality of M-bit serial binary numbers;
An index selector that outputs an M-bit code identifier of the desired pseudo-random code;
At least M logic gates each having a first input from the binary counter, a second input from the index selector, and an output;
A system comprising: an XOR tree for performing an XOR operation on the output of the logic gate and thereby outputting the desired pseudo-random code.
Mビットの2進数を順次に1づつインクリメントして出力するカウンタと、
Mビットのコードを出力するインデックスセレクタと、
前記カウンタからの第1の入力と、前記インデックスセレクタからの第2の入力と、出力とを有する論理ゲートアレイと、
前記論理ゲートアレイの出力に関連付けした論理ゲートの簡約網であって、前記Mビットのコード識別子によって識別される2進数コードが、2M回の反復後に、生成されるように、前記カウンタから前記Mビットのカウント値が前記論理ゲートアレイに入力されるたびに、単一のコードビットを出力する論理ゲートの簡約網と
を備えたことを特徴とするコードジェネレータ。 A code generator for generating a binary code included in a set of binary codes having N M-bit binary codes,
A counter that sequentially increments and outputs an M-bit binary number by one;
An index selector for outputting an M-bit code;
A logic gate array having a first input from the counter, a second input from the index selector, and an output;
A reduction network of logic gates associated with the output of the logic gate array, wherein the binary code identified by the M-bit code identifier is generated from the counter so that it is generated after 2 M iterations. A code generator comprising: a logic gate reduction network that outputs a single code bit each time an M-bit count value is input to the logic gate array.
2進数の予め定めたシーケンスに含まれるMビットの2進数を出力する2進数ジェネレータと、
Mビットのコード識別子を出力するインデックスセレクタと、
出力と、前記2進数のうちの1ビットである第1の入力と、前記コード識別子のうちの1ビットである第2の入力とをそれぞれ有するM個の論理ゲートの並列アレイと、
前記M個の論理ゲートの並列アレイの出力に関連付けした論理ゲートの簡約網であって、前記Mビットのコード識別子によって識別される2進コードが、2M回の反復後に、生成されるように、2進数が前記M個の論理ゲートアレイの並列アレイに入力されるたびに、単一のコードビットを出力する論理ゲートの簡約網と
を備えたことを特徴とするコードジェネレータ。 In the code generator for generating a binary code in the set of binary codes 2 M bits,
A binary generator for outputting M-bit binary numbers contained in a predetermined sequence of binary numbers;
An index selector for outputting an M-bit code identifier;
A parallel array of M logic gates each having an output, a first input that is one bit of the binary number, and a second input that is one bit of the code identifier;
A reduced network of logic gates associated with the output of the parallel array of M logic gates, such that a binary code identified by the M-bit code identifier is generated after 2 M iterations. A code generator comprising: a logic gate reduction network that outputs a single code bit each time a binary number is input to the parallel array of M logic gate arrays.
Mビットの2進数の予め定めたシーケンスを出力する2進数ジェネレータと、
前記所望のOVSFコードのMビットのコード識別子を出力するインデックスセレクタと、
前記2進数ジェネレータからの第1の入力と、前記インデックスセレクタからの第2の入力と、出力とをそれぞれ有する少なくともM個の論理ゲートと、
前記出力をXOR演算し、これにより前記所望のOVSFコードを出力するXORツリーと
を備えたことを特徴とするシステム。 In a system that generates the desired OVSF code,
A binary generator that outputs a predetermined sequence of M-bit binary numbers;
An index selector that outputs an M-bit code identifier of the desired OVSF code;
At least M logic gates each having a first input from the binary generator, a second input from the index selector, and an output;
A system comprising: an XOR tree for outputting the desired OVSF code by XORing the output.
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