JP3790063B2

JP3790063B2 - Multilayer wiring board, manufacturing method thereof, and semiconductor device

Info

Publication number: JP3790063B2
Application number: JP6011599A
Authority: JP
Inventors: 直寛真篠
Original assignee: Shinko Electric Industries Co Ltd
Current assignee: Shinko Electric Industries Co Ltd
Priority date: 1999-03-08
Filing date: 1999-03-08
Publication date: 2006-06-28
Anticipated expiration: 2019-03-08
Also published as: JP2000261141A

Description

【０００１】
【発明の属する技術分野】
本発明は、多層配線基板及びその製造方法並びに半導体装置に関し、より詳細には、半導体パッケージとして供されるビルドアップ多層配線基板において微細配線を実現するのに有用な技術に関する。
【０００２】
【従来の技術】
近年、プリント配線基板は軽量化が要求され、かつ、小型・多ピン化されたＰＧＡ（ピン・グリッド・アレイ）やＢＧＡ（ボール・グリッド・アレイ）等を搭載すべく、配線の微細化及び高密度化が要求されている。しかし、従来のプリント配線基板は、ビア・ホールの形成に多くの面積を必要としていたため、設計自由度が制限され、配線の微細化が困難であった。そこで、近年実用化が進んできたのが、ビルドアップ工法を用いたプリント配線基板（ビルドアップ多層配線基板）である。
【０００３】
ビルドアップ多層配線基板は、層間絶縁層の材料とビア・ホール形成プロセスの組合せにより多種類のものが作製可能であり、その製造プロセスは、一般的には、絶縁層の形成、絶縁層におけるビア・ホールの形成、及び、ビア・ホールの内部を含めた導体パターン（配線）の形成を順次繰り返して積み上げていくものである。
【０００４】
かかる製造プロセスにおいて、配線を形成する際、主として、サブトラクティブ法、セミアディティブ法又はフルアディティブ法が用いられる。
サブトラクティブ法とは、従来から知られている工法であり、一般的には、平坦な絶縁膜上に形成された配線（導体膜）上に感光性エッチングレジスト膜等を形成し、エッチングにより配線部分以外の導体膜を除去することで配線を形成する手法である。
【０００５】
また、セミアディティブ法とは、一般的には、穴明け加工した配線基板（絶縁基板）上に全面無電解銅めっきを施した後、めっきレジストにより配線パターンを形成し、露出した銅めっき膜を電極とし、この部分のみ電解めっきを成長させることで配線を形成する手法である。
また、フルアディティブ法とは、一般的には、めっきレジストを露光現像することにより、配線部分のみ開口し、開口した部分のみ無電解銅めっきを成長させることで配線を形成する手法である。
【０００６】
【発明が解決しようとする課題】
上述したように、サブトラクティブ法では、配線（導体膜）上に形成されたレジスト膜をマスクにして配線部分以外の導体膜をエッチング除去するようにしているため、例えば等方性エッチングを行った場合、レジスト膜のエッジ部分に近い導体膜の部分の方が遠い方の部分よりもエッチングの進行が早いため、その部分が余計にエッチングされ、導体膜の断面形状がはぼ台形状となる状態（サイドエッチング）が発生するという問題があった。これは、導体膜の膜厚が厚くなればなるほど一層顕著に現れ、また導体膜に対するレジスト膜の密着性が不良の場合には特に発生し易い。
【０００７】
また、配線パターンを画定する導体膜にこのようなサイドエッチングされた部分が存在すると、後の工程で行われる洗浄処理の際にシャワーの圧力が原因で当該部分が欠損してしまう（つまり配線層の一部が取れてしまう）、いわゆる「配線飛び」が発生するという問題もあった。
また、サブトラクティブ法では、配線パターンの最小線幅が１００μｍ程度以下になると歩留まりが低下し、量産することが難しくなる。そのため、現状の技術では微細配線を実現するのは困難であった。
【０００８】
これに対しフルアディティブ法では、めっきレジストとして例えばドライフィルムを用いた場合、ドライフィルムの現像精度がそのままパターン精度となるため、微細配線を実現することが可能である。
しかしフルアディティブ法では、セミアディティブ法と同様に、配線（パターン）の形成に際して無電解めっきを行っているため、絶縁膜の表面に残っためっきの種がエレクトロマイグレーションに対し悪影響を及ぼす可能性があった。
【０００９】
本発明は、かかる従来技術における課題に鑑み創作されたもので、サイドエッチングやエレクトロマイグレーション等の不都合を招くことなく、フルアディティブ法に近いレベルの微細配線を実現し、ひいては高アスペクト比のビア・ホールの形成に寄与することができる多層配線基板及びその製造方法並びに半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上述した従来技術の課題を解決するため、本発明の一形態によれば、表面に第１の配線が形成された第１の絶縁層の上に、第２の絶縁層を形成する工程と、前記第２の絶縁層の上に第２の配線の形状に従うようにパターニングされたパターンを備えた剥離可能な樹脂膜を形成する工程と、前記樹脂膜のパターン形成側をその上端が前記第２の絶縁層の上端に一致するまで該第２の絶縁層に埋め込む工程と、前記樹脂膜を剥離して除去し、それにより前記第２の絶縁層に凹部を形成する工程と、前記凹部内に前記第１の配線に到達するビア・ホールを形成する工程と、前記ビア・ホール及び前記凹部を埋め込むように前記第２の絶縁層上に金属膜を形成して層間接続部及び第２の配線を形成する工程と、前記各工程と同様の工程を必要な配線の層数となるまで繰り返す工程とを含むことを特徴とする多層配線基板の製造方法が提供される。
【００１１】
本発明に係る多層配線基板の製造方法によれば、配線（第２の配線）を形成する際に、従来のように平坦な絶縁膜の上に配線を形成するのではなく、第２の絶縁層に形成されたビア・ホール及び凹部を埋め込むように（つまり第２の絶縁層に配線を埋め込むように）しているので、従来のパターン形成方法で見られたような問題点を解消することができる。すなわち、サブトラクティブ法で用いられるようなエッチング処理を行っておらず、またセミアディティブ法やフルアディティブ法で用いられるような無電解めっきを行っていないので、サイドエッチングやエレクトロマイグレーション等の不都合は生じない。
【００１２】
これによって、フルアディティブ法に近いレベルの微細配線を実現することが可能となり、また、かかる微細配線に包含されるビア・ホールの径もそれに応じて微小化することができる。つまり、アスペクト比の高いビア・ホールを形成することが可能となる。
また、本発明の他の形態によれば、上述した多層配線基板の製造方法によって製造された多層配線基板が提供される。
【００１３】
さらに、本発明の他の形態によれば、上述した多層配線基板の製造方法によって製造された多層配線基板を用いて構成されたＰＧＡ型又はＢＧＡ型配線基板においてピン又はボールが設けられている側と反対側の面に電子部品や半導体デバイス等が搭載されていることを特徴とする半導体装置が提供される。
【００１４】
【発明の実施の形態】
以下、本発明の一実施形態に係るビルドアップ多層配線基板について、その製造工程を順に示す図１〜図３を参照しながら説明する。
先ず、最初の工程では（図１（ａ）参照）、配線基板のベースとなるコア基材（本実施形態ではコア基板１０）の両面にパターニングされた銅（Ｃｕ）配線１１上にそれぞれ２層構造の絶縁層１２，１３を形成する。すなわち、コア基板１０上のＣｕ配線１１上に不織布入り絶縁層１２を厚さ２５μｍ程度で形成し、更にその上に熱硬化性絶縁層１３を厚さ３０μｍ程度で形成する。
【００１５】
なお、図示の例では簡単化のため、コア基板１０の片面のみの断面構造が示されており、これは図１（ｂ）以降についても同様である。
上層の熱硬化性絶縁層１３の材料については、後の工程で加熱された時に架橋反応によって硬化し熱的に安定した状態を呈示する性質を有していれば十分であり、例えばエポキシ樹脂、フェノール樹脂等が用いられる。他方、下層の不織布入り絶縁層１２については、低誘電率の材料からなり、更にその膜厚の制御が安定に行えること（膜厚制御安定性）が望ましい。このために、不織布としては例えば液晶ポリマー、アラミド繊維等が用いられ、絶縁層としては例えばエポキシ樹脂、ポリイミド樹脂等が用いられる。
【００１６】
また、コア基板１０は絶縁層を構成し、その上に形成されたＣｕ配線１１（導体層）と共にビルドアップ多層配線基板のコア層（１層目）を構成する。コア基板１０の材料については、例えばガラス−エポキシ樹脂、ガラスＢＴ（ビスマレイミド−トリアジン）樹脂等が用いられる。コア層は、例えば、表面に銅箔を張り付けた銅張り樹脂板（ガラス−エポキシ樹脂複合板など）に対しレジスト塗布やエッチング等を行って銅（Ｃｕ）配線パターンを形成することにより、作製され得る。
【００１７】
次の工程では（図１（ｂ）参照）、熱硬化性絶縁層１３の上にポジ型のレジストとして用いる剥離可能な樹脂膜（本実施形態ではドライフィルム）を形成し、更にマスク（図示せず）を用いて２層目の配線の形状に従うようドライフィルムのパターニングを行い、露光とアルカリ系溶液による現像処理を施す。これによって、図示のように２層目の配線の形状にパターニングされたドライフィルム１４が熱硬化性絶縁層１３の上に形成される。このようにして形成されたドライフィルム１４の膜厚は、２層目の配線の膜厚を規定し、本実施形態では厚さ２５μｍ程度に選定されている。
【００１８】
次の工程では（図１（ｃ）参照）、パターニングされたドライフィルム１４を破壊しないように（つまりドライフィルム１４の形状等を正確に保つように）、またコア基板１０上のＣｕ配線１１を破壊しないように、基板の両面からプレス板１５によって押圧する一方、熱を加えて熱硬化性絶縁層１３を溶かすことによりこの絶縁層１３中にドライフィルム１４を埋め込みながら絶縁層１３を硬化させる。
【００１９】
次の工程では（図２（ａ）参照）、弱アルカリ性の薬液（例えば水酸化ナトリウム（ＮａＯＨ）の水溶液）を用いてドライフィルム１４（図１（ｃ）参照）を剥離し、除去する。これによって、図示のように熱硬化性絶縁層１３においてドライフィルム１４が形成されていた部分（破線で示す部分）に凹部１６が形成される。この凹部１６は、ドライフィルム１４の膜厚すなわち２層目の配線の膜厚と同じ厚さを有している。
【００２０】
次の工程では（図２（ｂ）参照）、レーザによる穴明け処理により、凹部１６においてコア基板１０上のＣｕ配線１１の位置に対応する部分の熱硬化性絶縁層１３及び不織布入り絶縁層１２にビア・ホール１７を直径３５μｍ程度で形成する。レーザとしてはＹＡＧレーザ、エキシマレーザ又はＣＯ₂レーザが用いられる。
【００２１】
この後、穴明け処理によって生じた樹脂片や汚れ等を除去するための処理（デバリング、デスミア等）を行う。
次の工程では（図２（ｃ）参照）、電解パネルめっき又は蒸着により、ビア・ホール１７及び凹部１６を埋め込むようにして基板表面全体に銅（Ｃｕ）のめっき膜又は蒸着膜を形成する。これによって、層間接続部（ビア・ホールの導通部分）１８と２層目の配線部分１９が形成される。但し、この段階では単に電解パネルめっき又は蒸着の処理が行われているにすぎないので、図示のように基板表面に凹凸部分が残っている。
【００２２】
次の工程では（図３（ａ）参照）、上述した基板表面の凹凸部分を機械研磨により研磨して平坦化する。図中、２０は研磨に用いる微細砥粒を示しており、この微細砥粒の機械的な押込み及び引掻き作用により基板表面を加工することで平坦化を行う。
次の工程では（図３（ｂ）参照）、ウエットエッチングにより、２層目の配線部分１９が露出するまでレベリング（金属膜の表面部分の除去）を行う。図中、破線で示す部分は、エッチングによって除去された部分を表している。この段階で、最終的な２層目のＣｕ配線２１が形成されたことになる。
【００２３】
最後の工程では（図３（ｃ）参照）、図１（ａ）に示した工程と同様にして、２層目のＣｕ配線２１（導体層）の上に３層目の絶縁層（不織布入り絶縁層２２及び熱硬化性絶縁層２３）を２層構造で形成し、更に図１（ｂ）〜図３（ｂ）に示した工程と同様の工程を繰り返す。
そして、必要な層数となるまで上記の工程を適宜繰り返し、ビア・ホールを含む絶縁層と導体層（Ｃｕ配線）とを交互に積み重ねていく。
【００２４】
以上説明したように、本実施形態に係るビルドアップ多層配線基板の製造方法によれば、各層（コア層を除く）において配線を形成する際に、サブトラクティブ法で用いられるようなエッチング処理、或いはセミアディティブ法やフルアディティブ法で用いられるような無電解めっきを行わずに、電解パネルめっき又は蒸着により当該配線を絶縁層に埋め込むようにしているので、従来のパターン形成方法で見られたような問題点（サイドエッチング、配線飛び、エレクトロマイグレーション等）を解消することができる。
【００２５】
これによって、フルアディティブ法に近いレベルの微細配線を実現することができ、また、かかる微細配線に包含されるビア・ホールの小径化を図ることができる。これは、高アスペクト比のビア・ホールの形成に寄与するものである。
また、各層（コア層を除く）において絶縁層を２層構造（不織布入り絶縁層及び熱硬化性絶縁層）としているので、例えば２層目について見ると、下層の不織布入り絶縁層１２は、その下層側のＣｕ配線１１と上層の熱硬化性絶縁層１３との間のバッファ層として機能することができる。つまり、基板の両面からのプレス処理（図１（ｃ）参照）によって押圧された時にその押圧による余分な力がＣｕ配線１１に波及するのを防ぎ、Ｃｕ配線１１が破壊されないように（つまりＣｕ配線１１の形状等が正確に保たれるように）することができる。
【００２６】
図４は上述した実施形態に係るビルドアップ多層配線基板の一適用例を例示したものである。
図示の例は、上述した実施形態のビルドアップ多層配線基板を、プラスチックタイプの半導体パッケージの外部接続端子となるピンが基板の一方の面に多数立設されたＰＧＡ型配線基板の形態で実現した場合の一構成例を模式的に示したもので、当該配線基板において、ピン３０が設けられている側と反対側の面に電子部品や半導体デバイス等（図示の例では半導体チップ３１）が搭載されている半導体装置の構成を示している。
【００２７】
図中、ハッチングで示される部分は、銅（Ｃｕ）のめっき膜又は蒸着膜によって形成された配線又は層間接続部（ビア・ホールの導通部分）を表している。また、２４は３層目のＣｕ配線（導体層）、３２はチップ３１上に設けられたはんだバンプ、３３はエポキシ樹脂等のアンダーフィル剤、３４は紫外線（ＵＶ）照射によって硬化する性質をもつ樹脂からなるソルダレジスト層、３５ははんだ、３６はコア基板１０に設けられたスルーホール（図１〜図３では説明の簡単化のため図示していない）を示す。
【００２８】
ピン３０の接合は、例えば、以下のようにして行われる。先ず、ソルダレジスト層３４の、ピン３０が接合されるべき導体層（パッドとして画定されたＣｕ配線）の領域に対応する部分にＵＶ照射を行い、露光・現像処理を行って開口部を形成し、次に、この開口部において当該パッドの上に適量のはんだ３５を載せ、その上に径大の頭部を有するＴ字状のピン３０の頭部を配置し、更にリフローを行ってはんだ３５を固め、ピン３０を固定する。他方、チップ３１と配線基板の接続は、はんだバンプ３２を配線基板のパッド（Ｃｕ配線）に熱圧着等により押し付けることで行われる。
【００２９】
図４に示す構成例では、上述した実施形態のビルドアップ多層配線基板をＰＧＡ型配線基板の形態で実現した場合について説明したが、かかるビルドアップ多層配線基板は、ＢＧＡ型配線基板の形態で実現した場合にも同様に適用され得ることは当業者には明らかであろう。
また、上述した実施形態では、Ｃｕ配線の上に形成される絶縁層を２層構造とした場合について説明したが、絶縁層の構造はこれに限定されないことはもちろんである。要は、絶縁層が全体として、上述したような低誘電率で膜厚制御安定性、且つ熱硬化性を有していれば、２層以外の他の多層構造や単層構造とすることも可能である。
【００３０】
また、上述した実施形態では、配線基板のベースとなるコア基材にコア基板１０を用いているが、これに代えて、ポリイミド樹脂等からなるフィルムを用いてもよい。この場合、コア層は、例えばポリイミド樹脂フィルムの表面にポリイミド系の熱可塑性接着剤を塗布し、その上に銅（Ｃｕ）箔を熱プレス接着し、フォトエッチング等を行って配線パターンを形成することにより、作製され得る。
【００３１】
【発明の効果】
以上説明したように本発明によれば、電解パネルめっき又は蒸着により平坦な絶縁層に配線を埋め込むことにより、従来のパターン形成方法で見られたような問題点を解消することができ、またフルアディティブ法に近いレベルの微細配線を実現し、ひいてはアスペクト比の高いビア・ホールの形成に寄与することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るビルドアップ多層配線基板の製造工程（その１）を示す断面図である。
【図２】図１の製造工程に続く製造工程（その２）を示す断面図である。
【図３】図２の製造工程に続く製造工程（その３）を示す断面図である。
【図４】本発明の一実施形態に係るビルドアップ多層配線基板の一適用例を示す断面図である。
【符号の説明】
１０…コア基板（配線基板のベースとなるコア基材）
１１，１９，２１，２４…Ｃｕ配線（導体層）
１２，２２…不織布入り絶縁層
１３，２３…熱硬化性絶縁層
１４…ドライフィルム
１６…凹部
１７…ビア・ホール
１８…層間接続部（ビア・ホールの導通部分）
３０…ピン
３１…半導体チップ
３２…はんだバンプ
３３…アンダーフィル剤
３４…ソルダレジスト層
３５…はんだ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multilayer wiring board, a manufacturing method thereof, and a semiconductor device, and more particularly to a technique useful for realizing fine wiring in a build-up multilayer wiring board provided as a semiconductor package.
[0002]
[Prior art]
In recent years, printed wiring boards have been required to be lightweight, and miniaturization and high wiring are required to mount PGA (pin grid array), BGA (ball grid array), etc., which are small and multi-pinned. Densification is required. However, since the conventional printed wiring board requires a large area for forming the via hole, the degree of freedom in design is limited, and it is difficult to miniaturize the wiring. Therefore, a printed wiring board (build-up multilayer wiring board) using a build-up method has been put into practical use in recent years.
[0003]
Many types of build-up multilayer wiring boards can be manufactured by combining interlayer insulating layer materials and via hole formation processes, and the manufacturing process generally includes formation of insulating layers and vias in insulating layers. -The formation of holes and the formation of conductor patterns (wirings) including the insides of via holes are sequentially repeated.
[0004]
In such a manufacturing process, when a wiring is formed, a subtractive method, a semi-additive method, or a full additive method is mainly used.
The subtractive method is a conventionally known method. In general, a photosensitive etching resist film or the like is formed on a wiring (conductor film) formed on a flat insulating film, and wiring is performed by etching. This is a technique for forming a wiring by removing a conductor film other than the portion.
[0005]
In addition, the semi-additive method generally means that after electroless copper plating is performed on the entire surface of a wiring substrate (insulating substrate) that has been drilled, a wiring pattern is formed with a plating resist, and an exposed copper plating film is formed. This is a method of forming wiring by forming an electrode and growing electrolytic plating only on this portion.
The full additive method is generally a method of forming wiring by exposing and developing a plating resist so that only the wiring portion is opened and electroless copper plating is grown only on the opened portion.
[0006]
[Problems to be solved by the invention]
As described above, in the subtractive method, the conductor film other than the wiring portion is removed by etching using the resist film formed on the wiring (conductor film) as a mask. For example, isotropic etching was performed. In this case, the portion of the conductor film close to the edge portion of the resist film progresses faster than the portion farther away, so that the portion is further etched, and the cross-sectional shape of the conductor film becomes a trapezoidal shape. There was a problem that (side etching) occurred. This appears more prominently as the conductor film becomes thicker, and is particularly likely to occur when the adhesion of the resist film to the conductor film is poor.
[0007]
Further, if such a side-etched portion exists in the conductor film that defines the wiring pattern, the portion is lost due to the pressure of the shower during the cleaning process performed in a later process (that is, the wiring layer) There is also a problem that a so-called “wiring jump” occurs.
In the subtractive method, when the minimum line width of the wiring pattern is about 100 μm or less, the yield is lowered and it is difficult to mass-produce. For this reason, it has been difficult to realize fine wiring with the current technology.
[0008]
On the other hand, in the full additive method, for example, when a dry film is used as the plating resist, the development accuracy of the dry film becomes the pattern accuracy as it is, so that fine wiring can be realized.
However, the full additive method, like the semi-additive method, performs electroless plating when forming the wiring (pattern), so the plating species remaining on the surface of the insulating film may adversely affect electromigration. there were.
[0009]
The present invention has been created in view of the problems in the prior art, and realizes fine wiring at a level close to that of the full additive method without inconveniences such as side etching and electromigration. It is an object of the present invention to provide a multilayer wiring board that can contribute to the formation of holes, a manufacturing method thereof, and a semiconductor device.
[0010]
[Means for Solving the Problems]
In order to solve the above-described problems of the prior art, according to one aspect of the present invention, a step of forming a second insulating layer on the first insulating layer having the first wiring formed on the surface thereof; Forming a peelable resin film having a pattern patterned so as to follow the shape of the second wiring on the second insulating layer; and the upper end of the resin film on the pattern forming side Embedding in the second insulating layer until it coincides with the upper end of the insulating layer, peeling and removing the resin film, thereby forming a recess in the second insulating layer, and in the recess wherein the step of forming a via hole reaching the first wiring, the via hole and the forming a metal film on the second insulating layer so as to fill the recess interlayer connection portion and the second wiring forming a, of the wiring required the same steps as the steps Method for manufacturing a multilayer wiring board which comprises a step of repeating until the number is provided.
[0011]
According to the method for manufacturing a multilayer wiring board according to the present invention, when forming the wiring (second wiring), the wiring is not formed on the flat insulating film as in the prior art, but the second insulating film is formed. Since the via hole and the recess formed in the layer are embedded (that is, the wiring is embedded in the second insulating layer), the problem as seen in the conventional pattern forming method is solved. Can do. That is, the etching process used in the subtractive method is not performed, and the electroless plating used in the semi-additive method or the full additive method is not performed. Absent.
[0012]
As a result, it is possible to realize a fine wiring of a level close to that of the full additive method, and the diameter of the via hole included in the fine wiring can be reduced accordingly. That is, a via hole having a high aspect ratio can be formed.
Moreover, according to the other form of this invention, the multilayer wiring board manufactured by the manufacturing method of the multilayer wiring board mentioned above is provided.
[0013]
Furthermore, according to another aspect of the present invention, a side on which pins or balls are provided in a PGA type or BGA type wiring board configured by using the multilayer wiring board manufactured by the above-described method for manufacturing a multilayer wiring board. A semiconductor device is provided in which an electronic component, a semiconductor device, or the like is mounted on a surface opposite to the surface.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a build-up multilayer wiring board according to an embodiment of the present invention will be described with reference to FIGS.
First, in the first step (see FIG. 1A), two layers are respectively formed on the copper (Cu) wiring 11 patterned on both surfaces of a core base material (core substrate 10 in the present embodiment) serving as a base of the wiring board. Insulating layers 12 and 13 having a structure are formed. That is, the nonwoven fabric-containing insulating layer 12 is formed with a thickness of about 25 μm on the Cu wiring 11 on the core substrate 10, and the thermosetting insulating layer 13 is further formed thereon with a thickness of about 30 μm.
[0015]
In the illustrated example, for the sake of simplification, the cross-sectional structure of only one side of the core substrate 10 is shown, and this also applies to FIG.
For the material of the upper thermosetting insulating layer 13, it is sufficient if it has a property of being cured by a crosslinking reaction and exhibiting a thermally stable state when heated in a later step, such as an epoxy resin, A phenol resin or the like is used. On the other hand, it is desirable that the insulating layer 12 with the nonwoven fabric as a lower layer is made of a material having a low dielectric constant and that the film thickness can be controlled stably (film thickness control stability). For this purpose, for example, a liquid crystal polymer, an aramid fiber, or the like is used as the nonwoven fabric, and an epoxy resin, a polyimide resin, or the like is used as the insulating layer.
[0016]
Further, the core substrate 10 constitutes an insulating layer, and constitutes the core layer (first layer) of the build-up multilayer wiring substrate together with the Cu wiring 11 (conductor layer) formed thereon. As the material of the core substrate 10, for example, glass-epoxy resin, glass BT (bismaleimide-triazine) resin, or the like is used. The core layer is produced, for example, by forming a copper (Cu) wiring pattern by performing resist coating or etching on a copper-clad resin plate (such as a glass-epoxy resin composite plate) with a copper foil attached to the surface. obtain.
[0017]
In the next step (see FIG. 1B), a peelable resin film (in this embodiment, a dry film) used as a positive resist is formed on the thermosetting insulating layer 13, and a mask (not shown) is formed. The dry film is patterned so as to conform to the shape of the second layer wiring, and exposure and development with an alkaline solution are performed. As a result, a dry film 14 patterned in the shape of the second-layer wiring as shown in the figure is formed on the thermosetting insulating layer 13. The film thickness of the dry film 14 thus formed defines the film thickness of the second-layer wiring, and is selected to be about 25 μm in this embodiment.
[0018]
In the next step (see FIG. 1C), the patterned dry film 14 is not destroyed (that is, the shape of the dry film 14 is accurately maintained), and the Cu wiring 11 on the core substrate 10 is formed. The insulating layer 13 is cured while embedding the dry film 14 in the insulating layer 13 by applying heat to melt the thermosetting insulating layer 13 while being pressed from both sides of the substrate so as not to break.
[0019]
In the next step (see FIG. 2A), the dry film 14 (see FIG. 1C) is peeled off and removed using a weak alkaline chemical solution (for example, an aqueous solution of sodium hydroxide (NaOH)). As a result, the recess 16 is formed in the portion (indicated by the broken line) where the dry film 14 is formed in the thermosetting insulating layer 13 as shown in the figure. The recess 16 has the same thickness as that of the dry film 14, that is, the thickness of the second wiring layer.
[0020]
In the next step (see FIG. 2B), a portion of the thermosetting insulating layer 13 and the nonwoven fabric-containing insulating layer 12 corresponding to the position of the Cu wiring 11 on the core substrate 10 in the recess 16 are formed by laser drilling. A via hole 17 is formed with a diameter of about 35 μm. As the laser, a YAG laser, an excimer laser, or a CO ₂ laser is used.
[0021]
Thereafter, processing (deburring, desmear, etc.) for removing resin pieces and dirt generated by the drilling processing is performed.
In the next step (see FIG. 2C), a copper (Cu) plating film or vapor deposition film is formed on the entire surface of the substrate so as to fill the via hole 17 and the recess 16 by electrolytic panel plating or vapor deposition. As a result, an interlayer connection portion (via-hole conduction portion) 18 and a second-layer wiring portion 19 are formed. However, at this stage, since only electrolytic panel plating or vapor deposition processing is performed, uneven portions remain on the substrate surface as shown.
[0022]
In the next step (see FIG. 3A), the uneven portion of the substrate surface described above is polished and flattened by mechanical polishing. In the figure, reference numeral 20 denotes fine abrasive grains used for polishing, and flattening is performed by processing the substrate surface by mechanical pushing and scratching action of the fine abrasive grains.
In the next step (see FIG. 3B), leveling (removal of the surface portion of the metal film) is performed by wet etching until the second-layer wiring portion 19 is exposed. In the drawing, the portion indicated by a broken line represents a portion removed by etching. At this stage, the final second-layer Cu wiring 21 is formed.
[0023]
In the last step (see FIG. 3C), the third insulating layer (with non-woven fabric) is formed on the second Cu wiring 21 (conductor layer) in the same manner as the step shown in FIG. The insulating layer 22 and the thermosetting insulating layer 23) are formed in a two-layer structure, and the same processes as those shown in FIGS. 1B to 3B are repeated.
Then, the above steps are repeated as appropriate until the required number of layers is obtained, and insulating layers including via holes and conductor layers (Cu wiring) are alternately stacked.
[0024]
As described above, according to the method for manufacturing a build-up multilayer wiring board according to the present embodiment, when forming a wiring in each layer (excluding the core layer), an etching process as used in the subtractive method, or The wiring is embedded in the insulating layer by electrolytic panel plating or vapor deposition without performing electroless plating as used in the semi-additive method or the full additive method, as seen in the conventional pattern formation method. Problems (side etching, wiring jump, electromigration, etc.) can be solved.
[0025]
As a result, it is possible to realize fine wiring at a level close to that of the full additive method, and it is possible to reduce the diameter of the via hole included in the fine wiring. This contributes to the formation of high aspect ratio via holes.
In addition, since each layer (excluding the core layer) has an insulating layer having a two-layer structure (insulating layer containing nonwoven fabric and thermosetting insulating layer), for example, when looking at the second layer, It can function as a buffer layer between the Cu wiring 11 on the lower layer side and the thermosetting insulating layer 13 on the upper layer. That is, when pressing is performed by pressing from both sides of the substrate (see FIG. 1C), an excessive force due to the pressing is prevented from spreading to the Cu wiring 11 and the Cu wiring 11 is not destroyed (that is, Cu The shape and the like of the wiring 11 can be maintained accurately).
[0026]
FIG. 4 illustrates an application example of the build-up multilayer wiring board according to the above-described embodiment.
In the illustrated example, the build-up multilayer wiring board of the above-described embodiment is realized in the form of a PGA type wiring board in which a large number of pins serving as external connection terminals of a plastic type semiconductor package are erected on one surface of the board. In this case, an example of the configuration is schematically shown. In the wiring board, an electronic component, a semiconductor device or the like (semiconductor chip 31 in the illustrated example) is mounted on the surface opposite to the side where the pins 30 are provided. 1 shows the configuration of a semiconductor device.
[0027]
In the drawing, hatched portions represent wirings or interlayer connection portions (via-hole conduction portions) formed by a copper (Cu) plating film or vapor deposition film. Reference numeral 24 is a third-layer Cu wiring (conductor layer), 32 is a solder bump provided on the chip 31, 33 is an underfill agent such as epoxy resin, and 34 is hardened by ultraviolet (UV) irradiation. A solder resist layer made of resin, 35 is solder, and 36 is a through hole provided in the core substrate 10 (not shown in FIGS. 1 to 3 for simplicity of explanation).
[0028]
The pins 30 are joined as follows, for example. First, the portion of the solder resist layer 34 corresponding to the region of the conductor layer (Cu wiring defined as a pad) to which the pins 30 are to be bonded is irradiated with UV, exposed and developed to form openings. Next, an appropriate amount of solder 35 is placed on the pad in the opening, and the head of the T-shaped pin 30 having a large-diameter head is disposed thereon, and reflow is performed to perform solder 35. And pin 30 is fixed. On the other hand, the chip 31 and the wiring board are connected by pressing the solder bumps 32 against the pads (Cu wiring) of the wiring board by thermocompression bonding or the like.
[0029]
In the configuration example shown in FIG. 4, the case where the build-up multilayer wiring board of the above-described embodiment is realized in the form of a PGA type wiring board is described. However, such a build-up multilayer wiring board is realized in the form of a BGA type wiring board. It will be apparent to those skilled in the art that the same applies to
In the above-described embodiment, the case where the insulating layer formed on the Cu wiring has a two-layer structure has been described. However, the structure of the insulating layer is not limited to this. In short, if the insulating layer as a whole has the low dielectric constant, the film thickness control stability, and the thermosetting property, it may be a multilayer structure other than two layers or a single layer structure. Is possible.
[0030]
Moreover, in embodiment mentioned above, although the core board | substrate 10 is used for the core base material used as the base of a wiring board, it may replace with this and may use the film which consists of polyimide resins. In this case, the core layer is formed by, for example, applying a polyimide-based thermoplastic adhesive on the surface of a polyimide resin film, hot pressing and bonding a copper (Cu) foil thereon, and performing photoetching or the like to form a wiring pattern. Can be produced.
[0031]
【The invention's effect】
As described above, according to the present invention, by embedding wiring in a flat insulating layer by electrolytic panel plating or vapor deposition, it is possible to solve the problems as seen in the conventional pattern forming method and It can achieve fine wiring at a level close to that of the additive method, and thus contribute to the formation of via holes with a high aspect ratio.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a manufacturing process (No. 1) of a buildup multilayer wiring board according to an embodiment of the present invention.
2 is a cross-sectional view showing a manufacturing process (No. 2) following the manufacturing process of FIG. 1; FIG.
3 is a cross-sectional view showing a manufacturing process (No. 3) subsequent to the manufacturing process of FIG. 2; FIG.
FIG. 4 is a cross-sectional view showing an application example of a buildup multilayer wiring board according to an embodiment of the present invention.
[Explanation of symbols]
10 ... Core substrate (core substrate serving as the base of the wiring substrate)
11, 19, 21, 24 ... Cu wiring (conductor layer)
DESCRIPTION OF SYMBOLS 12, 22 ... Insulating layers 13 and 23 with nonwoven fabric ... Thermosetting insulating layer 14 ... Dry film 16 ... Recess 17 ... Via hole 18 ... Interlayer connection part (conduction part of via hole)
30 ... Pin 31 ... Semiconductor chip 32 ... Solder bump 33 ... Underfill agent 34 ... Solder resist layer 35 ... Solder

Claims

表面に第１の配線が形成された第１の絶縁層の上に、第２の絶縁層を形成する工程と、
前記第２の絶縁層の上に第２の配線の形状に従うようにパターニングされたパターンを備えた剥離可能な樹脂膜を形成する工程と、
前記樹脂膜のパターン形成側をその上端が前記第２の絶縁層の上端に一致するまで該第２の絶縁層に埋め込む工程と、
前記樹脂膜を剥離して除去し、それにより前記第２の絶縁層に凹部を形成する工程と、
前記凹部内に前記第１の配線に到達するビア・ホールを形成する工程と、
前記ビア・ホール及び前記凹部を埋め込むように前記第２の絶縁層上に金属膜を形成して層間接続部及び第２の配線を形成する工程と、
前記各工程と同様の工程を必要な配線の層数となるまで繰り返す工程とを含むことを特徴とする多層配線基板の製造方法。Forming a second insulating layer on the first insulating layer having the first wiring formed on the surface;
Forming a peelable resin film having a pattern patterned to conform to the shape of the second wiring on the second insulating layer;
Burying the pattern forming side of the resin film in the second insulating layer until the upper end thereof coincides with the upper end of the second insulating layer;
Peeling and removing the resin film, thereby forming a recess in the second insulating layer;
Forming a via hole reaching the first wiring in the recess;
Forming an interlayer connection and a second wiring by forming a metal film on the second insulating layer so as to fill the via hole and the recess;
And a step of repeating the same steps as the above steps until the required number of wiring layers is reached.

前記層間接続部及び第２の配線を形成する工程は、電解パネルめっき又は蒸着により、前記ビア・ホール及び前記凹部を埋め込むように前記第２の絶縁層の表面全体にめっき膜又は蒸着膜の金属膜を形成する工程と、該金属膜の表面を平坦化する工程と、前記第２の配線が露出するまで前記金属膜の表面部分を除去する工程とを含むことを特徴とする請求項１に記載の多層配線基板の製造方法。 The step of forming the interlayer connection portion and the second wiring is performed by electrolytic panel plating or vapor deposition, so that a metal of a plating film or vapor deposition film is formed on the entire surface of the second insulating layer so as to fill the via hole and the concave portion. 2. The method of claim 1, further comprising: forming a film; planarizing a surface of the metal film; and removing a surface portion of the metal film until the second wiring is exposed. The manufacturing method of the multilayer wiring board as described.

前記第２の絶縁層を形成する工程において、該第２の絶縁層を、低誘電率で膜厚制御安定性を有し、且つ熱硬化性を有する材料で形成することを特徴とする請求項１に記載の多層配線基板の製造方法。 The step of forming the second insulating layer is characterized in that the second insulating layer is formed of a material having a low dielectric constant, a film thickness control stability, and a thermosetting property. 2. A method for producing a multilayer wiring board according to 1.

前記第２の絶縁層を形成する工程は、前記第１の絶縁層の上に低誘電率で膜厚制御安定性を有する第３の絶縁層を形成する工程と、前記第３の絶縁層の上に熱硬化性を有する第４の絶縁層を形成する工程とを含むことを特徴とする請求項３に記載の多層配線基板の製造方法。 The step of forming the second insulating layer includes a step of forming a third insulating layer having a low dielectric constant and film thickness control stability on the first insulating layer, and a step of forming the third insulating layer. A method for producing a multilayer wiring board according to claim 3, further comprising a step of forming a fourth insulating layer having thermosetting properties thereon.

前記樹脂膜を前記第２の絶縁層に埋め込む工程において、プレス処理によって両面から押圧する一方、熱を加えて前記第２の絶縁層の上端部分を溶かすことで当該絶縁層に前記樹脂膜を埋め込むことを特徴とする請求項１に記載の多層配線基板の製造方法。 In the step of embedding the resin film in the second insulating layer, the resin film is embedded in the insulating layer by pressing from both sides by pressing and melting the upper end portion of the second insulating layer by applying heat. The method for producing a multilayer wiring board according to claim 1.

前記剥離可能な樹脂膜として、ドライフィルムを用いることを特徴とする請求項１に記載の多層配線基板の製造方法。 The method for producing a multilayer wiring board according to claim 1, wherein a dry film is used as the peelable resin film.

前記ビア・ホールを形成する工程において、該ビア・ホールを、ＹＡＧレーザ、エキシマレーザ又はＣＯ２レーザにより形成することを特徴とする請求項１に記載の多層配線基板の製造方法。 2. The method for manufacturing a multilayer wiring board according to claim 1 , wherein in the step of forming the via hole, the via hole is formed by a YAG laser, an excimer laser, or a CO2 laser.

請求項１から７のいずれか一項に記載の多層配線基板の製造方法によって製造された多層配線基板。 The multilayer wiring board manufactured by the manufacturing method of the multilayer wiring board as described in any one of Claim 1 to 7.

請求項１から７のいずれか一項に記載の多層配線基板の製造方法によって製造された多層配線基板に半導体素子が搭載されていることを特徴とする半導体装置。 A semiconductor device, wherein a semiconductor element is mounted on the multilayer wiring board manufactured by the method for manufacturing a multilayer wiring board according to claim 1.