JP3767705B2

JP3767705B2 - Ferroelectric memory device

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Publication number: JP3767705B2
Application number: JP00985596A
Authority: JP
Inventors: 清西村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1996-01-24
Filing date: 1996-01-24
Publication date: 2006-04-19
Anticipated expiration: 2016-01-24
Also published as: JPH09198877A

Description

【０００１】
【発明の属する技術分野】
この発明は、強誘電体記憶装置に関し、特に、読み出し動作の信頼性の向上に関する。
【０００２】
【従来の技術】
不揮発性の半導体メモリとして、強誘電体コンデンサを用いた強誘電体メモリが知られている。図１２に、従来の強誘電体メモリの回路構成の一部を示す。従来の強誘電体メモリは、強誘電体コンデンサ４と負荷用コンデンサ６とを備えている。図１３に、強誘電体コンデンサ４に関する電圧（図１２に示すプレートラインＰＬを基準電位とした場合のビットラインＢＬの電位）と分極状態（図においては、”分極状態”と等価な”電荷”で表わしている）との関係を表わす履歴曲線を示す。
【０００３】
図１３において、残留分極Ｚ１を生じている状態を第１の分極状態Ｐ１（記憶内容”Ｈ”に該当）とし、残留分極Ｚ２を生じている状態を第２の分極状態Ｐ２（記憶内容”Ｌ”に該当）とする。強誘電体コンデンサ４がいずれの分極状態にあるかを調べることにより、強誘電体コンデンサ４の記憶内容を読み出すことができる。
【０００４】
強誘電体コンデンサ４がいずれの分極状態にあるかを調べるには、図１２に示す負荷用コンデンサ６を放電させた後、ビットラインＢＬをフローティング状態とし、その後、プレートラインＰＬに読出用電圧Ｖpを与え、このとき強誘電体コンデンサ４の両端に生ずる電圧Ｖfを測定する。
【０００５】
図１３に示す図式解法によれば、負荷用コンデンサ６の静電容量を直線Ｌ１の傾きで表わした場合、強誘電体コンデンサ４が第１の分極状態Ｐ１であれば、強誘電体コンデンサ４の両端に生ずる電圧ＶfはＶ１となり、第２の分極状態Ｐ２であれば、電圧ＶfはＶ２となる。したがって、基準電圧Ｖrefを図１３のように設定しておけば、読出時における誘電体コンデンサ４の両端に生ずる電圧Ｖfと基準電圧Ｖrefとを比較することにより、強誘電体コンデンサ４がいずれの分極状態にあるかを調べることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のような従来の強誘電体メモリには、次のような問題点があった。従来の強誘電体メモリにおいては、図１３に示すように、電圧Ｖ１およびＶ２は、強誘電体コンデンサ４の履歴特性と負荷用コンデンサ６の静電容量に大きく依存している。一方、製造時における種々の条件のバラ付き等に起因して、強誘電体コンデンサ４の履歴特性や負荷用コンデンサ６の静電容量も、それぞれ一定のバラ付きを持つ。このため、強誘電体コンデンサ４の履歴特性や負荷用コンデンサ６の静電容量のバラ付きによっては、電圧Ｖ１およびＶ２が大きくバラ付く。
【０００７】
さらに、基準電圧Ｖrefを発生する回路（図示せず）を構成するコンデンサ等の回路素子の特性のばら付きによっては、基準電圧Ｖrefの変動にともない、電圧Ｖ１が基準電圧Ｖref以下になるケースや、電圧Ｖ２が基準電圧Ｖref以上になるケースが一定の比率で生じ得る。すなわち、誤読み出しが生じやすく、動作の信頼性が低い。
【０００８】
この発明は、このような従来の強誘電体コンデンサを用いた強誘電体メモリなど強誘電体記憶装置の問題点を解決し、読み出し動作の信頼性が高い強誘電体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明の強誘電体記憶装置は、電圧と分極状態との関係を規定する履歴特性に基づいて、電圧を零としたとき第１の分極状態を呈する第１の記憶内容と第２の分極状態を呈する第２の記憶内容とのうちいずれか一方の記憶内容を保持する記憶用強誘電体コンデンサ、記憶用強誘電体コンデンサに対し直列に電気的に接続される第１の負荷用コンデンサ、基準用強誘電体コンデンサ、基準用強誘電体コンデンサに対し直列に電気的に接続される第２の負荷用コンデンサ、を備えた強誘電体記憶装置において、第１の負荷用コンデンサおよび第２の負荷用コンデンサとして、記憶用強誘電体コンデンサとほぼ同一特性の強誘電体コンデンサを用いるとともに、直列に電気的に接続された基準用強誘電体コンデンサおよび第２の負荷用コンデンサに対し所定の電圧を印加したときに、基準用強誘電体コンデンサに発生する分圧をＶrefとし、記憶用強誘電体コンデンサが第１の分極状態である場合において、直列に電気的に接続された記憶用強誘電体コンデンサおよび第１の負荷用コンデンサに対し当該所定の電圧を印加したときに、記憶用強誘電体コンデンサに発生する分圧をＶ１とし、記憶用強誘電体コンデンサが第２の分極状態である場合において、直列に電気的に接続された記憶用強誘電体コンデンサおよび第１の負荷用コンデンサに対し当該所定の電圧を印加したときに、記憶用強誘電体コンデンサに発生する分圧をＶ２としたとき、分圧Ｖrefが、分圧Ｖ１と分圧Ｖ２に対応する第２の負荷用コンデンサの面積に対する基準用強誘電体コンデンサの面積比の平均値近傍に対応する値となるよう、第２の負荷用コンデンサの面積に対する基準用強誘電体コンデンサの面積の比を定めたこと、を特徴とする。
【００１０】
この発明の強誘電体記憶装置は、記憶用強誘電体コンデンサ、基準用強誘電体コンデンサ、第１の負荷用コンデンサとして用いられる強誘電体コンデンサおよび第２の負荷用コンデンサとして用いられる強誘電体コンデンサは、同一基板上に設けられ、同一工程において同時に形成されたものであることを特徴とする。
【００１１】
この発明の強誘電体記憶装置は、直列に電気的に接続された記憶用強誘電体コンデンサおよび第１の負荷用コンデンサに対し、第１の分極状態を生じさせる電圧と異なる極性の前記所定の電圧を読出用電圧として印加するとともに、直列に電気的に接続された基準用強誘電体コンデンサおよび第２の負荷用コンデンサに対し、当該読出用電圧と同一の電圧をしきい値電圧発生用電圧として印加する読出・しきい値電圧発生用電圧印加手段、読出用電圧が印加された状態において、記憶用強誘電体コンデンサに発生する分圧と、しきい値電圧発生用電圧が印加された状態において、基準用強誘電体コンデンサに発生する分圧とに基づいて、記憶内容を判定する記憶内容判定手段、を設けたことを特徴とする。
【００１２】
この発明の強誘電体記憶装置は、読出・しきい値電圧発生用電圧印加手段がしきい値電圧発生用電圧を印加している場合にのみ、基準用強誘電体コンデンサと第２の負荷用コンデンサとを直列に電気的に接続するよう構成したことを特徴とする。
【００１３】
【発明の効果】
この発明の強誘電体記憶装置は、第１の負荷用コンデンサおよび第２の負荷用コンデンサとして、記憶用強誘電体コンデンサとほぼ同一特性の強誘電体コンデンサを用い、ることを特徴とする。したがって、第１の負荷用コンデンサ、第２の負荷用コンデンサ、記憶用強誘電体コンデンサ間の特性の差はほとんどない。このため、分圧Ｖ１および分圧Ｖ２の値が安定する。
【００１４】
また、分圧Ｖrefが、分圧Ｖ１と分圧Ｖ２に対応する第２の負荷用コンデンサの面積に対する基準用強誘電体コンデンサの面積比の平均値近傍に対応する値となるよう、第２の負荷用コンデンサの面積に対する基準用強誘電体コンデンサの面積の比を定めたこと、を特徴とする。したがって、記憶内容の読み出し動作の際の検出マージンが大きい。一方、上記面積の比の変動に対応する分圧Ｖrefの変動は、分圧Ｖrefが、分圧Ｖ１に近い値であるほど小さい。このため、上記面積の比のばら付きに起因する分圧Ｖrefのばら付きが小さい。すなわち、読み出し動作の信頼性を向上させることができる。
【００１５】
この発明の強誘電体記憶装置は、記憶用強誘電体コンデンサ、基準用強誘電体コンデンサ、第１の負荷用コンデンサおよび第２の負荷用コンデンサは、同一基板上に設けられ、同一工程において同時に形成されたものであることを特徴とする。
【００１６】
したがって、製造条件のばら付きが大きい場合であっても、上記各コンデンサ間で、製造条件のばら付きにともなう特性の変動が相殺される。このため、所望の特性を維持することが保証される。すなわち、読み出し動作の信頼性をより向上させることができる。
【００１７】
この発明の強誘電体記憶装置は、読出・しきい値電圧発生用電圧印加手段がしきい値電圧発生用電圧を印加している場合にのみ、基準用強誘電体コンデンサと第２の負荷用コンデンサとを直列に電気的に接続するよう構成したことを特徴とする。
【００１８】
したがって、基準用強誘電体コンデンサの一端と第２の負荷用コンデンサとが電気的に接続される場合においては、基準用強誘電体コンデンサの他端に、常に、一定極性のしきい値電圧発生用電圧が印加される。このため、基準用強誘電体コンデンサの両端に印加される電圧の極性が反転することはない。この結果、読出動作において、基準用強誘電体コンデンサが残留分極の変動を起こすことはない。すなわち、読出動作において、残留分極の変動による基準用強誘電体コンデンサの寿命の低下はなく、装置の長寿命化を図ることができる。
【００１９】
【発明の実施の形態】
図１に、この発明の一実施形態による強誘電体記憶装置である強誘電体コンデンサを用いた強誘電体メモリ１０の回路図の一部を示す。強誘電体メモリ１０は、複数のメモリセルＭ１１、Ｍ２１...Ｍｍｎを行列配置する構成を有している。なお、図１においては、メモリセルＭ１１...Ｍ１ｎの並び（縦方向の並び）を行と呼び、メモリセルＭ１１...Ｍｍ１の並び（横方向の並び）を列と呼ぶ。
【００２０】
強誘電体メモリ１０は、さらに、基準セル駆動回路１２、センスアンプＡＭＰ１...を有するセンスアンプ部１４、基準セルプリセット回路部１６を備えている。基準セル駆動回路１２は、読出・しきい値電圧発生用電圧印加手段に対応する。センスアンプ部１４および基準プリセット回路部１６が記憶内容判定手段に対応する。
【００２１】
図２に、図１に示す回路の一部を拡大して示す。メモリセルＭ１１は、記憶用強誘電体コンデンサである強誘電体コンデンサＣ１１と選択用トランジスタＴＲ１１とを備えている。強誘電体コンデンサＣ１１の一端は、選択用トランジスタＴＲ１１、ビットライン／ＢＬ１を介して、第１の負荷用コンデンサＣbと直列に電気的に接続される。強誘電体コンデンサＣ１１の他端は、プレートラインＰＬ１、ＧＣＰを介して基準セル駆動回路１２（図１参照）に接続されている。
【００２２】
選択用トランジスタＴＲ１１のゲートは、ワードラインＷＬ１に接続されている。ビットライン／ＢＬ１には、センスアンプＡＭＰ１の一端が接続されており、センスアンプＡＭＰ１の他端はビットラインＢＬ１を介して、基準セルプリセット回路部１６に接続されている。
【００２３】
基準セルプリセット回路部１６において、基準用強誘電体コンデンサである強誘電体コンデンサＣrの一端は、トランジスタＴＲＣ、ビットラインＢＬ１を介して、第２の負荷用コンデンサＣcと直列に電気的に接続される。強誘電体コンデンサＣrの一端は、また、トランジスタＴＲＤを介して、接地ラインＶssに接続される。強誘電体コンデンサＣrの他端は、プレートラインＧＣＰを介して基準セル駆動回路１２（図１参照）に接続されている。
【００２４】
トランジスタＴＲＣのゲートは、ラインＲＷＬを介して、基準セル駆動回路１２（図１参照）に接続されている。トランジスタＴＲＤのゲートは、ラインＲＢＰを介して、基準セル駆動回路１２（図１参照）に接続されている。
【００２５】
ビットライン／ＢＬ１、ＢＬ１は、それぞれトランジスタＴＲＡ、ＴＲＢを介して、接地ラインＶssに接続される。トランジスタＴＲＡ、ＴＲＢのゲートは、ともにラインＢＰを介して、ビット線イコライズ回路１３（図１参照）に接続されている。
【００２６】
図３に、強誘電体コンデンサＣ１１に関する電圧（図２に示すプレートラインＰＬ１を基準電位とした場合のビットライン／ＢＬ１の電位）と分極状態（図においては、”分極状態”と等価な”電荷”で表わしている）との関係を表わす履歴曲線を示す。図３において、残留分極Ｚ１を生じている状態を第１の分極状態Ｐ１（第１の記憶内容である記憶内容”Ｈ”に対応）とし、残留分極Ｚ２を生じている状態を第２の分極状態Ｐ２（第２の記憶内容である記憶内容”Ｌ”に対応）とする。
【００２７】
この実施形態では、後述する第１の再書込電圧Ｖrw1の絶対値と後述する読出用電圧Ｖpの絶対値とが同一となるよう設定している。このように、再書込電圧Ｖrw1と読出用電圧Ｖpとを設定することにより、第１の再書込電圧Ｖrw1により強誘電体コンデンサＣ１１が満充電された分極状態における読み出しの際、強誘電体コンデンサＣ１１の両端に発生する電圧がほぼ零になる。このため、後述するように、記憶内容”Ｈ”を高速で読み出す場合、強誘電体コンデンサＣ１１の残留分極の変動がほとんどなく、寿命の低下を防止することができる。
【００２８】
図２に示す強誘電体コンデンサＣ１１の履歴特性Ｈを図４に示す。強誘電体コンデンサＣ１１の履歴特性Ｈは、履歴特性を有する強誘電体項Ｈfと履歴特性を有しない常誘電体項Ｈpとの合成として表わすことができると考えられている。第１の再書込電圧Ｖrw1により満充電された状態Ｐ６における強誘電体項Ｈfに基づく分極状態Ｒ６と、第１の分極状態Ｐ１における強誘電体項Ｈfに基づく分極状態Ｒ１とが、ほぼ等しくなるように、強誘電体コンデンサＣ１１の履歴特性を定めている。つまり、受電感度の高い（強誘電体項Ｈfの立上がりの急峻な）強誘電体コンデンサＣ１１を用いている。
【００２９】
このような履歴特性を有する強誘電体コンデンサＣ１１を用いれば、後述するように、記憶内容”Ｈ”を高速で読み出す場合、強誘電体項Ｈfに基づく分極状態の変動がほとんどなく、寿命の低下を防止することができる。
【００３０】
なお、図５に示すような受電感度の低い強誘電体コンデンサを用いると、第１の再書込電圧Ｖrw1により満充電された状態Ｐ６における強誘電体項Ｈfに基づく分極状態Ｒ６と、第１の分極状態Ｐ１における強誘電体項Ｈfに基づく分極状態Ｒ１とが、大きく異なる（図中”ｄ”で示す）。したがって、このような履歴特性を有する強誘電体コンデンサを用いれば、記憶内容”Ｈ”を高速で読み出す場合、強誘電体項Ｈfに基づく分極状態の変動が大きく、寿命の低下を招くこととなる。
【００３１】
したがって、第１の分極状態Ｐ１における強誘電体項Ｈfに基づく分極状態Ｒ１が、第１の再書込電圧Ｖrw1により満充電された状態Ｐ６における強誘電体項Ｈfに基づく分極状態Ｒ６の少なくとも８０％程度以上であることが好ましい。
【００３２】
図６に、強誘電体コンデンサＣrに関する電圧（図２に示すプレートラインＧＣＰを基準電位とした場合のビットラインＢＬ１の電位）と分極状態（図においては、”分極状態”と等価な”電荷”で表わしている）との関係を表わす履歴曲線を示す。
【００３３】
この実施形態では、強誘電体コンデンサＣr、負荷用コンデンサＣc、前述（図３参照）の強誘電体コンデンサＣ１１および負荷用コンデンサＣbは、ともに同一基板上に設けられ、同一工程において同時に形成された強誘電体コンデンサである。したがって、製造条件のバラ付きが大きい場合であっても、上記各コンデンサ間において、製造工程のばら付きにともなう特性の変動は相殺され、好都合である。
【００３４】
さらに、この実施形態においては、強誘電体コンデンサＣ１１、負荷用コンデンサＣbおよび負荷用コンデンサＣcは、同一の履歴特性を呈するよう構成されている。したがって、これら３つのコンデンサは、常に同一特性を有することが保証され、動作の信頼性が格段に向上する。
【００３５】
一方、図６に示すように、強誘電体コンデンサＣrの履歴特性と負荷用コンデンサＣcの履歴特性とは同一ではない。後述するように、この２つのコンデンサの履歴特性を組合せることにより、基準電圧Ｖrefを定めることができる。図６は、負荷用コンデンサＣcの面積（極板の有効対向面積）に対する強誘電体コンデンサＣrの面積の比が、約１．７である場合の、それぞれの履歴特性を示す図である。この場合、この実施形態においては基準電圧Ｖrefは、グランドを基準とすれば約３．６Ｖ（プレートラインＰＬ１の電位を基準とすれば約−１．６Ｖ）となっている。
【００３６】
なお、強誘電体コンデンサＣrの面積の比を、さらに大きくすると、図７に示すように、基準電圧Ｖrefは大きくなる。逆に、強誘電体コンデンサＣrの面積の比を小さくすると、図８に示すように、基準電圧Ｖrefは小さくなる。
【００３７】
図９に、強誘電体コンデンサＣrの面積の比と、基準電圧Ｖrefとの関係を示す。強誘電体コンデンサＣrの面積比が大きくなるにつれ、基準電圧Ｖrefが大きくなることがわかる。この実施形態においては、面積比を１．４程度にとれば、基準電圧Ｖrefが、後述する分圧Ｖ１と分圧Ｖ２（図９においては、いずれもグランドを基準とした値）とのちょうど中央の値（分圧Ｖ１と分圧Ｖ２との平均値）となるため、記憶内容の読み出し動作（後述）の際の検出マージンが大きい。
【００３８】
一方、面積比に対する基準電圧Ｖrefを示す曲線は上に凸である。したがって、面積比の変動に対応する基準電圧Ｖrefの変動は、基準電圧Ｖrefが、分圧Ｖ１に近い値であるほど（面積比が大きいほど）小さい。このため、上記面積比のばら付きに起因する基準電圧Ｖrefの変動を小さくするためには、基準電圧Ｖrefを大きくすればよい。
【００３９】
すなわち、面積比は、基準電圧Ｖrefが、分圧Ｖ１と分圧Ｖ２との平均値近傍の値か、これよりやや分圧Ｖ１よりになるよう、設定するのが好ましい。このように設定することにより、製造工程において面積比のばら付きが大きくなった場合であっても、記憶内容の読み出し動作の際の検出マージンを確保することができる。この実施形態においては、図９に示すように、面積比を１．７程度に設定している。面積比を１．７程度にとれば、この実施形態においては、面積比が±０．６程度変動しても、図９に示すように、誤読み出しは生じないことになる。
【００４０】
つぎに、強誘電体メモリ１０の記憶内容を読み出す場合の動作について説明する。例えばメモリセルＭ１１の記憶内容を読み出す場合には、図１に示すアドレスバッファ１８に、該当アドレスを入力する。これにより、行を選択する行デコーダ２０および列を選択する列デコーダ２２を介してメモリセルＭ１１が選択されることになる。
【００４１】
図１０に、記憶内容”Ｈ”を読出す場合の各信号線等の状態を表わすタイミングチャートを示す。図１０、図１を参照しつつ、図２、図３および図６に基づいて記憶内容”Ｈ”を読出す場合の動作を説明する。まず、強誘電体コンデンサＣ１１が後述する第１の再書込電圧Ｖrw1により満充電された分極状態Ｐ６（図３）において読み出しを行なう場合（高速読み出し）について説明する。
【００４２】
まず、ビット線イコライズ回路１３（図１参照）は、ラインＢＰを一定時間”Ｈ”とした後、再び”Ｌ”に戻す（図１０（ａ）参照）。これにより、トランジスタＴＲＡ、ＴＲＢ（図２）が一定時間オンになり、接地ラインＶssとビットライン／ＢＬ１およびビットラインＢＬ１とが接続されて、ビットライン／ＢＬ１、ＢＬ１が一定時間”Ｌ”になる（図１０（ｂ）、（ｃ）参照）。
【００４３】
ビットライン／ＢＬ１、ＢＬ１を一定時間”Ｌ”とすることにより、図２に示す負荷用コンデンサＣｂ、Ｃｃを放電させる。その後、トランジスタＴＲＡ、ＴＲＢがオフになり、ビットライン／ＢＬ１、ＢＬ１は、フローティング状態になる（図１０（ｄ）、（ｅ）参照）。
【００４４】
ラインＢＰを一定時間”Ｈ”とすると同時に、基準セル駆動回路１２（図１参照）により、ラインＲＢＰ（図３）を一定時間”Ｈ”とした後、再び”Ｌ”に戻す（図１０（ｙ）参照）。これにより、トランジスタＴＲＤが一定時間オンになり、強誘電体コンデンサＣｒの一端と接地ラインＶssとが接続され、強誘電体コンデンサＣｒの一端は”Ｌ”状態となる。強誘電体コンデンサＣｒの他端が接続されているプレートラインＧＣＰは、このとき”Ｌ”状態である（図１０（ｚ）参照）。
【００４５】
したがって、図６に示すように、強誘電体コンデンサＣｒの分極状態は、それ以前の分極状態のいかんに拘らず、強制的にＰ１１にされる。
【００４６】
つぎに、基準セル駆動回路１２により、プレートラインＰＬ１、ＧＣＰを”Ｈ”とすることにより（図１０（ｆ）、（ｇ）参照）、強誘電体コンデンサＣ１１、強誘電体コンデンサＣrの他端に高電位”Ｈ（読出用電圧Ｖｐ、しきい値電圧発生用電圧Ｖｒに該当）”を与える。
【００４７】
つぎに、ワードラインＷＬ１を”Ｈ”とすることにより（図１０（ｈ）参照）、選択トランジスタＴＲ１１をＯＮ状態とする。選択トランジスタＴＲ１１をＯＮ状態とすることにより、強誘電体コンデンサＣ１１と負荷用コンデンサＣｂとが、直列に電気的に接続される。
【００４８】
このため、接続された強誘電体コンデンサＣ１１および負荷用コンデンサＣｂの両端に、読出用電圧Ｖｐが印加されることになる。これにより、図３に示すように、強誘電体コンデンサＣ１１の両端には、読出用電圧Ｖｐに基づく分圧Ｖ３が生ずる。図式解法によれば、分圧Ｖ３は第１の分極状態Ｐ１における強誘電体コンデンサＣ１１の電圧として与えられる。すなわち、
Ｖ３＝０
となる。したがって、グランドを基準としたビットライン／ＢＬ１の電位は図１０（ｉ）に示す値となる。
【００４９】
ワードラインＷＬ１を”Ｈ”とする（上述）と同時に、基準セル駆動回路１２により、ラインＲＷＬを”Ｈ”とする（図１０（ｊ）参照）。ラインＲＷＬを”Ｈ”とすることにより、トランジスタＴＲＣをＯＮ状態とする。トランジスタＴＲＣをＯＮ状態とすることにより、強誘電体コンデンサＣｒと負荷用コンデンサＣｃとが、直列に電気的に接続される。このため、接続された強誘電体コンデンサＣｒおよび負荷用コンデンサＣｃの両端に、しきい値電圧発生用電圧Ｖｒ（この実施形態においては、読出用電圧Ｖｐに等しい）が印加されることになる。
【００５０】
一方、前述のように、接続直前の強誘電体コンデンサＣｒは、図６に示す分極状態Ｐ１１を呈している。このため、強誘電体コンデンサＣｒと負荷用コンデンサＣｃとを接続することにより、強誘電体コンデンサＣｒの両端には、しきい値電圧発生用電圧Ｖｒに基づく分圧（基準電圧Ｖref）が生ずる。図６に示す図式解法によれば、基準電圧Ｖrefは、分極状態Ｐ１２における強誘電体コンデンサＣｒの電圧として与えられる。したがって、グランドを基準としたビットラインＢＬ１の電位は図１０（ｋ）に示す値となる。
【００５１】
つぎに、センスアンプＡＭＰ１を動作させる（図１０（ｌ）参照）。センスアンプＡＭＰ１は、ビットラインＢＬ１を介して基準セルプリセット回路部１６から与えられた、上述の基準電圧Ｖref（しきい値電圧）と強誘電体コンデンサＣ１１の分圧Ｖ３（前述）とを比較し（実際には、図３に示す読出用電圧Ｖｐを基準としたときの、基準電圧Ｖrefの電位と分圧Ｖ３の電位を比較する）、分圧Ｖ３の方が高ければ、記憶内容は”Ｈ”であると判定し、ビットライン／ＢＬ１の電位を”Ｈ”にする（図１０（ｍ）参照）とともに、ビットラインＢＬ１の電位を”Ｌ”にする（図１０（ｎ）参照）。
【００５２】
このとき、強誘電体コンデンサＣ１１の分極状態は、図３に示す第１の分極状態Ｐ１のままである。一方、強誘電体コンデンサＣｒの分極状態は、図６に示す分極状態Ｐ１３を呈する。
【００５３】
つぎに、基準セル駆動回路１２（図１参照）からの出力にしたがってラインＲＷＬを”Ｌ”にする（図１０（ｏ）参照）。ラインＲＷＬが”Ｌ”になると、強誘電体コンデンサＣｒはフローティング状態となる。したがって、強誘電体コンデンサＣｒは、この後、時間の経過とともに、自然放電により、図６に示す分極状態Ｐ１１に近づく。
【００５４】
つぎに、基準セル駆動回路１２（図１参照）からの出力にしたがってプレートラインＰＬ１、ＧＣＰを”Ｌ”にする（図１０（ｐ）、（ｑ）参照）。
【００５５】
プレートラインＰＬ１を”Ｌ”にすることにより、プレートラインＰＬ１と”Ｈ”に維持されたビットライン／ＢＬ１との間には電位差が生ずることとなる。この電位差が、図３に示す第１の再書込電圧Ｖrw1であり、強誘電体コンデンサＣ１１の両端に印加される。強誘電体コンデンサＣ１１は、第１の再書込電圧Ｖrw1を印加され、図３に示す分極状態Ｐ６となる。この状態が満充電状態である。
【００５６】
なお、上述のように、強誘電体コンデンサＣｒはフローティング状態であるため、プレートラインＧＣＰを”Ｌ”にすることに伴う、強誘電体コンデンサＣｒの分極状態の変化はない。
【００５７】
つぎに、強誘電体コンデンサＣ１１が第１の再書込電圧Ｖrw1により満充電された状態で、ワードラインＷＬ１を”Ｌ”に落とす（図１０（ｒ）参照）ことにより、選択トランジスタＴＲ１１をＯＦＦとし、強誘電体コンデンサＣ１１をフローティング状態とする。
【００５８】
つぎに、列デコーダ２２の出力線Ｂ１（図１参照）を立ち上げる（図１０（ｓ）参照）ことにより、ビットライン／ＢＬ１の電位”Ｈ”（図１０（ｔ）参照）を、出力バッファ２４に取込む。その後、センスアンプＡＭＰ１をＯＦＦにする（図１０（ｕ）参照）ことにより、再びビットライン／ＢＬ１、ＢＬ１をフローティング状態とする（図１０（ｖ）、（ｗ）参照）。最後に、列デコーダ２２の出力線Ｂ１を”Ｌ”に戻し（図１０（ｘ）参照）、読出処理を終了する。
【００５９】
このように、高速読み出しの場合、すなわち、強誘電体コンデンサＣ１１が第１の再書込電圧Ｖrw1により満充電されたあと放電される前に次の読み出しが行なわれるような短サイクルの読み出しの場合には、上述のように、一連の読み出し処理の過程において、強誘電体コンデンサＣ１１の分極状態は、図３に示すように、Ｐ６〜Ｐ１〜Ｐ６と変化するのみである。
【００６０】
このため、強誘電体コンデンサＣ１１の残留分極は、第１の分極状態Ｐ１のまま変動することはない。したがって、この実施形態によれば、高速読出時における、残留分極の変動にともなう強誘電体コンデンサＣ１１の寿命の低下はない。
【００６１】
また、図４に示すように、強誘電体コンデンサＣ１１の分極状態がＰ６〜Ｐ１〜Ｐ６と変化する過程で、強誘電体項Ｈfに基づく分極状態の変動は、ほとんどない。したがって、この実施形態によれば、高速読出時における、強誘電体項Ｈfに基づく分極状態の変動にともなう強誘電体コンデンサＣ１１の寿命の低下も、ほとんどない。
【００６２】
また、上述のように、一連の読み出し処理の過程において、強誘電体コンデンサＣｒの分極状態は、図６に示すように、Ｐ１１〜Ｐ１２〜Ｐ１３（〜Ｐ１１）と変化するのみである。
【００６３】
このため、強誘電体コンデンサＣｒの残留分極は、分極状態Ｐ１１のまま変動することはない。したがって、この実施形態によれば、高速読出時における、残留分極の変動にともなう強誘電体コンデンサＣｒの寿命の低下はない。
【００６４】
つぎに、長サイクルの読み出し、すなわち、強誘電体コンデンサＣ１１の常誘電体項Ｈp（図４参照）が全て放電された状態、つまり図３における第１の分極状態Ｐ１において読み出しが行なわれる場合（低速読み出しの場合）の動作について説明する。
【００６５】
この実施形態の強誘電体メモリ１０は、高速読み出しか低速読み出しかを区別することなく、全く同一の処理手順で読み出しを行なう。したがって、低速読み出しの動作は、高速読み出しの動作と同様に行なわれる。このため、基準電圧Ｖrefの値も、上述の高速読み出しの場合と同一となる。ただし、図３に示すように、低速読み出しの場合は、読み出し時の強誘電体コンデンサＣ１１の分極状態が第１の分極状態Ｐ１である点で、読み出し時の分極状態がＰ６である高速読み出しの場合と異なる。
【００６６】
したがって、低速読み出しの場合には、図３に示す読出用電圧Ｖpが印加された場合、強誘電体コンデンサＣ１１は、分極状態Ｐ４を呈する。すなわち、強誘電体コンデンサＣ１１に生ずる分圧はＶ１を示す。なお、このとき、グランドを基準としたビットライン／ＢＬ１の電位は図１０（ｉ´）に示す値となる。
【００６７】
しかし、前述のように、基準電圧ＶrefはＶ１より低い値に設定されているため、センスアンプＡＭＰ１は、高速読み出しの場合同様、記憶内容は”Ｈ”であると判定し、ビットライン／ＢＬ１の電位を”Ｈ”にする（図１０（ｍ）参照）とともに、ビットラインＢＬ１の電位を”Ｌ”にする（図１０（ｎ）参照）。なお、このとき、強誘電体コンデンサＣ１１は、図３に示すように、分極状態Ｐ５を呈する。
【００６８】
この後、強誘電体コンデンサＣ１１の両端に第１の再書込電圧Ｖrw1を印加する（図１０（ｐ）参照）ことにより再書き込みを行なう。再書き込みにより、強誘電体コンデンサＣ１１は分極状態Ｐ６を呈する。読み出し処理の終了後、時間の経過とともに、強誘電体コンデンサＣ１１の常誘電体項Ｈp（図４参照）に基づく電荷が全て放電され、図３における第１の分極状態Ｐ１に戻る。
【００６９】
したがって、低速読み出し時においては、残留分極がＰ１〜Ｐ５〜Ｐ１と変動し、図４に示すように、強誘電体コンデンサＣ１１の分極状態がＰ１〜Ｐ４と変化する過程で、強誘電体項Ｈfに基づく分極状態もＲ１〜Ｒ４と変動する。このため、記憶内容”Ｈ”を低速で読み出す場合には、強誘電体コンデンサＣ１１の寿命の低下をきたす。
【００７０】
しかしながら、低速で読み出す場合には、単位時間あたりの読出回数が少ないため、単位時間あたりの寿命の低下量が小さく、問題とならない。
【００７１】
一方、強誘電体コンデンサＣｒの動作は、高速読み出しの場合と同一である。したがって、低速動作の場合であっても、上述の高速読み出しの場合同様、強誘電体コンデンサＣｒの残留分極は、分極状態Ｐ１１のまま変動することはない。したがって、低速読出時における、残留分極の変動にともなう強誘電体コンデンサＣｒの寿命の低下はない。
【００７２】
つぎに、記憶内容”Ｌ”を読み出す場合の動作を説明する。図１１に、記憶内容”Ｌ”を読出す場合の各信号線等の状態を表わすタイミングチャートを示す。図１０および図１１に示すように、この実施形態の強誘電体メモリ１０は、記憶内容”Ｈ”の読み出しか記憶内容”Ｌ”の読み出しかを区別することなく、全く同一の処理手順で読み出しを行なうよう構成されている。
【００７３】
したがって、記憶内容”Ｌ”の読み出しの動作は、記憶内容”Ｈ”の読み出しの動作と同様に行なわれる。ただし、図３に示すように、記憶内容”Ｌ”の読み出しの場合は、読み出し時の強誘電体コンデンサＣ１１の分極状態が第２の分極状態Ｐ２である点で、記憶内容”Ｈ”の読み出しの場合と異なる。また、記憶内容”Ｌ”を読み出す場合は、高速読み出しであっても低速読み出しであっても、読み出し時の分極状態が常に第２の分極状態Ｐ２となるよう構成されている点で、上述の記憶内容”Ｈ”を読み出す場合と異なる。
【００７４】
記憶内容”Ｌ”を読み出す場合においては、図３に示す読出用電圧Ｖpが印加された場合、強誘電体コンデンサＣ１１は、分極状態Ｐ３を呈する。したがって、強誘電体コンデンサＣ１１に生ずる分圧はＶ２を示す。なお、このとき、グランドを基準としたビットライン／ＢＬ１の電位は図１１（ａ）に示す値となる。
【００７５】
一方、ビットラインＢＬ１の電位は、記憶内容”Ｈ”の場合と同一の基準電圧Ｖrefを示すが（図１１（ｂ）参照）、前述のように、基準電圧ＶrefはＶ２より高い値に設定されているため、センスアンプＡＭＰ１は、記憶内容は”Ｌ”であると判定し、ビットライン／ＢＬ１の電位を”Ｌ”にする（図１１（ｃ）参照）とともに、ビットラインＢＬ１の電位を”Ｈ”にする（図１１（ｄ）参照）。
【００７６】
ビットライン／ＢＬ１の電位を”Ｌ”にすることにより、ビットライン／ＢＬ１と”Ｈ”に維持されたプレートラインＰＬ１との間には電位差が生ずることとなる。この電位差が、図３に示す第２の再書込電圧Ｖrw2（読出用電圧Ｖpに等しい）であり、強誘電体コンデンサＣ１１の両端に印加される。強誘電体コンデンサＣ１１は、第２の再書込電圧Ｖrw2を印加され、図３に示す分極状態Ｐ７となる。
【００７７】
一方、ビットラインＢＬ１の電位を”Ｈ”にすることにより、ビットラインＢＬ１と”Ｈ”に維持されたプレートラインＧＣＰとの間には電位差が生じない。つまり、強誘電体コンデンサＣ１１の両端にかかる電圧が０Ｖとなり、強誘電体コンデンサＣｒは、図６に示すように、分極状態Ｐ１２から分極状態Ｐ１１に強制的に戻される。
【００７８】
この後、プレートラインＰＬ１を”Ｌ”にする（図１１（ｅ）参照）ことにより、強誘電体コンデンサＣ１１の両端にかかる電圧を強制的に０Ｖとする。これにより、強誘電体コンデンサＣ１１の常誘電体項Ｈp（図４参照）に基づく電荷が全て強制的に放電され、図３における第２の分極状態Ｐ２に戻る。
【００７９】
したがって、記憶内容”Ｌ”の読み出し時においては、一連の読み出し処理の過程において、強誘電体コンデンサＣ１１の分極状態は、図３に示すように、Ｐ２〜Ｐ３〜Ｐ７〜Ｐ２と変化するのみである。
【００８０】
このため、強誘電体コンデンサＣ１１の残留分極は、第２の分極状態Ｐ２のまま変動することはない。したがって、この実施形態によれば、記憶内容”Ｌ”の読み出し時における、残留分極の変動にともなう強誘電体コンデンサＣ１１の寿命の低下はない。
【００８１】
また、図４に示すように、強誘電体コンデンサＣ１１の分極状態がＰ２〜Ｐ３〜Ｐ７〜Ｐ２と変化する過程で、強誘電体項Ｈfに基づく分極状態の変動は、ほとんどない。したがって、この実施形態によれば、記憶内容”Ｌ”の読み出し時における、強誘電体項Ｈfに基づく分極状態の変動にともなう強誘電体コンデンサＣ１１の寿命の低下も、ほとんどない。
【００８２】
一方、強誘電体コンデンサＣｒの分極状態は、図６に示すように、Ｐ１１〜Ｐ１２〜Ｐ１１と変化するのみである。このため、強誘電体コンデンサＣｒの残留分極は、分極状態Ｐ１１のまま変動することはない。したがって、記憶内容”Ｌ”の読み出し時における、残留分極の変動にともなう強誘電体コンデンサＣｒの寿命の低下はない。
【００８３】
このように、この実施形態によれば、強誘電体コンデンサＣ１１の寿命の低下が生ずるのは、記憶内容”Ｈ”を低速で読み出す場合のみである一方、上述のように、低速で読み出す場合には、単位時間あたりの寿命の低下量が少ないため、実用上問題となることはない。
【００８４】
また、上述のように、記憶内容が”Ｈ”であれ”Ｌ”であれ、強誘電体コンデンサＣｒの残留分極の変動にともなう寿命の低下はない。
【００８５】
さらに、図２に示すように、負荷用コンデンサＣbの一端はグランド電位に接地されており、他端はビットライン／ＢＬ１に接続されている。一方、図１０および図１１に示すように、上述の各動作において、ビットライン／ＢＬ１の電位は、”Ｈ”（第１の再書込電圧Ｖrw1に対応）と”Ｌ”（グランド電位に対応）との間で変動するのみである。
【００８６】
したがって、負荷用コンデンサＣbの両端に印加される電圧は、常に同一方向であり、その大きさは０〜Ｖrw1の範囲内である。このため、強誘電体で構成されている負荷用コンデンサＣbは、上述の各動作において、分極反転を生ずることはない。
【００８７】
すなわち、この実施形態においては、負荷用コンデンサＣbを強誘電体で構成したにもかかわらず、負荷用コンデンサＣbの分極反転に伴う寿命の低下はない。同様に、負荷用コンデンサＣｃについても、分極反転に伴う寿命の低下はない。
【００８８】
また、強誘電体コンデンサＣ１１、Ｃｒ、負荷用コンデンサＣｂおよびＣｃを、同一の基板に同一工程で同時に作り込んだ強誘電体コンデンサにより構成している。このため、製造工程におけるバラ付きを吸収し、動作に対する信頼性を向上させることができる。さらに、読出サイクルの長短、記憶内容のいかんを区別することなく、同一の処理手順により読み出しを行なうことができる。
【００８９】
なお、上述の実施形態においては、負荷用コンデンサＣcの面積に対する強誘電体コンデンサＣrの面積の比が、約１．７である場合（図６、図９参照）を例に説明したが、強誘電体コンデンサＣrの面積の比は、これに限定されるものではない。面積比は、基準電圧Ｖrefが、分圧Ｖ１と分圧Ｖ２との平均値近傍の値か、これよりやや分圧Ｖ１よりになるよう、設定すればよい。
【００９０】
また、上述の実施形態においては、強誘電体コンデンサＣ１１、Ｃｒ、負荷用コンデンサＣｂおよびＣｃを、同一の基板に同一工程で同時に作り込むよう構成したが、これらのコンデンサは、必ずしも同一の基板に同一工程で同時に作り込む必要はない。
【００９１】
また、第１の再書込電圧Ｖrw1の絶対値と読出用電圧Ｖpの絶対値とが同一となるよう設定したが、読出用電圧Ｖpの絶対値と第１の再書込電圧Ｖrw1の絶対値とが異なるよう構成することもできる。
【００９２】
また、読出用電圧Ｖpと第２の再書込電圧Ｖrw2とを同一の値としたが、読出用電圧Ｖpと第２の再書込電圧Ｖrw2とは、必ずしも同一の値とする必要はない。
【００９３】
また、読出用電圧Ｖpとしきい値電圧発生用電圧Ｖｒとを同一の値としたが、読出用電圧Ｖpとしきい値電圧発生用電圧Ｖｒとは、必ずしも同一の値とする必要はない。
【００９４】
また、第１の再書込電圧Ｖrw1により満充電された状態Ｐ６における強誘電体項Ｈfに基づく分極状態Ｒ６と、第１の分極状態Ｐ１における強誘電体項Ｈfに基づく分極状態Ｒ１とが、ほぼ等しくなるよう、強誘電体コンデンサＣ１１の履歴特性を定めたが、強誘電体コンデンサＣ１１の履歴特性は、必ずしもこのようなものである必要はない。
【００９５】
また、強誘電体メモリ１０の読出処理の手順は、図１０および図１１に示すタイミングチャートに限定されるものではない。さらに、この発明は図１に示す回路構成を有する強誘電体メモリ１０に限定されるものではない。
【図面の簡単な説明】
【図１】この発明の一実施形態による強誘電体記憶装置である強誘電体メモリの回路構成の一部を示す図面である。
【図２】図１に示す強誘電体メモリの回路構成の、さらに一部を拡大して示した図面である。
【図３】この発明の一実施形態による強誘電体メモリに用いられる記憶用強誘電体コンデンサの動作状態を説明するための図面である。
【図４】この発明の一実施形態による強誘電体メモリに用いられる記憶用強誘電体コンデンサの履歴特性を示す図面である。
【図５】この発明の一実施形態による強誘電体メモリに用いられる記憶用強誘電体コンデンサの履歴特性を説明するための図面である。
【図６】この発明の一実施形態による強誘電体メモリに用いられる基準用強誘電体コンデンサの動作状態を説明するための図面である。
【図７】強誘電体メモリに用いられる基準用強誘電体コンデンサにおける、履歴特性と基準電圧との関係を説明するための図面である。
【図８】強誘電体メモリに用いられる基準用強誘電体コンデンサにおける、履歴特性と基準電圧との関係を説明するための図面である。
【図９】強誘電体メモリに用いられる基準用強誘電体コンデンサにおける、面積比と基準電圧との関係を示す図面である。
【図１０】この発明の一実施形態による強誘電体メモリにおける記憶内容”Ｈ”の読出手順を説明するためのタイミングチャートである。
【図１１】この発明の一実施形態による強誘電体メモリにおける記憶内容”Ｌ”の読出手順を説明するためのタイミングチャートである。
【図１２】従来の強誘電体メモリの回路構成の一部を示す図面である。
【図１３】従来の強誘電体メモリに用いられる強誘電体コンデンサの動作状態を説明するための図面である。
【符号の説明】
Ｃｒ・・・・・・・強誘電体コンデンサ
Ｃｃ・・・・・・・負荷用コンデンサ
Ｖref・・・・・・・基準電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a ferroelectric memory device, and more particularly to improving the reliability of a read operation.
[0002]
[Prior art]
As a nonvolatile semiconductor memory, a ferroelectric memory using a ferroelectric capacitor is known. FIG. 12 shows a part of the circuit configuration of a conventional ferroelectric memory. The conventional ferroelectric memory includes a ferroelectric capacitor 4 and a load capacitor 6. FIG. 13 shows the voltage related to the ferroelectric capacitor 4 (the potential of the bit line BL when the plate line PL shown in FIG. 12 is the reference potential) and the polarization state (in the figure, “charge” equivalent to the “polarization state”). The history curve showing the relationship with
[0003]
In FIG. 13, the state in which the remanent polarization Z1 is generated is the first polarization state P1 (corresponding to the memory content “H”), and the state in which the remanent polarization Z2 is occurring is the second polarization state P2 (memory content “L”). ”). By checking which polarization state the ferroelectric capacitor 4 is in, the stored contents of the ferroelectric capacitor 4 can be read out.
[0004]
In order to check which polarization state the ferroelectric capacitor 4 is in, the load capacitor 6 shown in FIG. 12 is discharged, the bit line BL is set in a floating state, and then the read voltage Vp is applied to the plate line PL. At this time, the voltage Vf generated at both ends of the ferroelectric capacitor 4 is measured.
[0005]
According to the graphical solution shown in FIG. 13, when the capacitance of the load capacitor 6 is represented by the slope of the straight line L1, if the ferroelectric capacitor 4 is in the first polarization state P1, the ferroelectric capacitor 4 The voltage Vf generated at both ends is V1, and in the second polarization state P2, the voltage Vf is V2. Therefore, if the reference voltage Vref is set as shown in FIG. 13, the ferroelectric capacitor 4 can determine which polarization by comparing the voltage Vf generated at both ends of the dielectric capacitor 4 at the time of reading with the reference voltage Vref. You can check if it is in a state.
[0006]
[Problems to be solved by the invention]
However, the conventional ferroelectric memory as described above has the following problems. In the conventional ferroelectric memory, as shown in FIG. 13, the voltages V <b> 1 and V <b> 2 greatly depend on the hysteresis characteristics of the ferroelectric capacitor 4 and the capacitance of the load capacitor 6. On the other hand, the hysteresis characteristics of the ferroelectric capacitor 4 and the capacitance of the load capacitor 6 also have a certain variation due to variations in various conditions at the time of manufacture. For this reason, the voltages V1 and V2 vary greatly depending on the hysteresis characteristics of the ferroelectric capacitor 4 and the variation of the capacitance of the load capacitor 6.
[0007]
Furthermore, depending on variations in characteristics of circuit elements such as a capacitor constituting a circuit (not shown) that generates a reference voltage Vref, a case where the voltage V1 becomes equal to or lower than the reference voltage Vref as the reference voltage Vref varies, A case where the voltage V2 becomes equal to or higher than the reference voltage Vref may occur at a certain ratio. That is, erroneous reading is likely to occur and operation reliability is low.
[0008]
The present invention solves the problems of the ferroelectric memory device such as a ferroelectric memory using such a conventional ferroelectric capacitor, and provides a ferroelectric memory device having high read operation reliability. Objective.
[0009]
[Means for Solving the Problems]
This invention This ferroelectric memory device exhibits the first storage content and the second polarization state that exhibit the first polarization state when the voltage is zero, based on the hysteresis characteristic that defines the relationship between the voltage and the polarization state. A storage ferroelectric capacitor that retains one of the second storage contents, a first load capacitor electrically connected in series to the storage ferroelectric capacitor, and a reference strength In a ferroelectric memory device comprising a dielectric capacitor and a second load capacitor electrically connected in series to a reference ferroelectric capacitor, the first load capacitor and the second load capacitor In addition, a ferroelectric capacitor having substantially the same characteristics as the memory ferroelectric capacitor is used, and a reference ferroelectric capacitor and a second load capacitor electrically connected in series are provided. When the voltage is applied to the reference ferroelectric capacitor, Vref is set to Vref, and the memory ferroelectric capacitor is electrically connected in series when the memory ferroelectric capacitor is in the first polarization state. When the predetermined voltage is applied to the ferroelectric capacitor and the first load capacitor, the divided voltage generated in the memory ferroelectric capacitor is set to V1, and the memory ferroelectric capacitor is in the second polarization state. In the case where the predetermined voltage is applied to the memory ferroelectric capacitor and the first load capacitor electrically connected in series, the partial pressure generated in the memory ferroelectric capacitor is When V2 is set, the partial pressure Vref is To be a value corresponding to the vicinity of the average value of the area ratio of the reference ferroelectric capacitor to the area of the second load capacitor corresponding to the divided voltage V1 and the divided voltage V2. The ratio of the area of the reference ferroelectric capacitor to the area of the second load capacitor is determined.
[0010]
This invention The ferroelectric memory device includes a ferroelectric capacitor for storage, a ferroelectric capacitor for reference, a ferroelectric capacitor used as a first load capacitor, and a ferroelectric capacitor used as a second load capacitor. These are provided on the same substrate and formed simultaneously in the same process.
[0011]
This invention In the ferroelectric memory device, the predetermined voltage having a polarity different from the voltage causing the first polarization state is applied to the memory ferroelectric capacitor and the first load capacitor electrically connected in series. Applied as a read voltage and applied to the reference ferroelectric capacitor and the second load capacitor electrically connected in series as the threshold voltage generation voltage to the same voltage as the read voltage Read / threshold voltage generating voltage applying means, in the state where the read voltage is applied, in the state where the divided voltage generated in the memory ferroelectric capacitor and the threshold voltage generating voltage are applied, Storage content determination means for determining the storage content based on the partial pressure generated in the reference ferroelectric capacitor is provided.
[0012]
This invention In this ferroelectric memory device, the reference ferroelectric capacitor and the second load capacitor are provided only when the read / threshold voltage generating voltage applying means applies the threshold voltage generating voltage. Are configured to be electrically connected in series.
[0013]
【The invention's effect】
This invention This ferroelectric memory device is characterized in that a ferroelectric capacitor having substantially the same characteristics as the memory ferroelectric capacitor is used as the first load capacitor and the second load capacitor. Therefore, there is almost no difference in characteristics among the first load capacitor, the second load capacitor, and the memory ferroelectric capacitor. For this reason, the values of the partial pressure V1 and the partial pressure V2 are stabilized.
[0014]
Also, the partial pressure Vref is To be a value corresponding to the vicinity of the average value of the area ratio of the reference ferroelectric capacitor to the area of the second load capacitor corresponding to the divided voltage V1 and the divided voltage V2. The ratio of the area of the reference ferroelectric capacitor to the area of the second load capacitor is determined. Therefore, the detection margin at the time of reading the stored contents is large. On the other hand, the variation in the partial pressure Vref corresponding to the variation in the area ratio is smaller as the partial pressure Vref is closer to the partial pressure V1. For this reason, the variation in the partial pressure Vref due to the variation in the area ratio is small. That is, the reliability of the read operation can be improved.
[0015]
This invention In this ferroelectric memory device, the memory ferroelectric capacitor, the reference ferroelectric capacitor, the first load capacitor, and the second load capacitor are provided on the same substrate and formed simultaneously in the same process. It is characterized by that.
[0016]
Therefore, even if the manufacturing conditions vary greatly, the fluctuations in the characteristics due to the manufacturing conditions vary between the capacitors. This ensures that the desired characteristics are maintained. That is, the reliability of the read operation can be further improved.
[0017]
This invention In this ferroelectric memory device, the reference ferroelectric capacitor and the second load capacitor are provided only when the read / threshold voltage generating voltage applying means applies the threshold voltage generating voltage. Are configured to be electrically connected in series.
[0018]
Accordingly, when one end of the reference ferroelectric capacitor is electrically connected to the second load capacitor, a threshold voltage having a constant polarity is always generated at the other end of the reference ferroelectric capacitor. A working voltage is applied. For this reason, the polarity of the voltage applied to both ends of the reference ferroelectric capacitor is not reversed. As a result, in the read operation, the reference ferroelectric capacitor does not cause a change in remanent polarization. That is, in the read operation, the lifetime of the reference ferroelectric capacitor is not reduced due to fluctuations in residual polarization, and the life of the device can be extended.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a part of a circuit diagram of a ferroelectric memory 10 using a ferroelectric capacitor which is a ferroelectric memory device according to an embodiment of the present invention. The ferroelectric memory 10 has a configuration in which a plurality of memory cells M11, M21... Mmn are arranged in a matrix. In FIG. 1, the arrangement of memory cells M11... M1n (vertical arrangement) is called a row, and the arrangement of memory cells M11... Mm1 (horizontal arrangement) is called a column.
[0020]
The ferroelectric memory 10 further includes a reference cell driving circuit 12, a sense amplifier unit 14 having sense amplifiers AMP1 ..., and a reference cell preset circuit unit 16. The reference cell driving circuit 12 corresponds to voltage applying means for reading / threshold voltage generation. The sense amplifier unit 14 and the reference preset circuit unit 16 correspond to the stored content determination unit.
[0021]
FIG. 2 shows an enlarged part of the circuit shown in FIG. The memory cell M11 includes a ferroelectric capacitor C11 that is a storage ferroelectric capacitor and a selection transistor TR11. One end of the ferroelectric capacitor C11 is electrically connected in series with the first load capacitor Cb via the selection transistor TR11 and the bit line / BL1. The other end of the ferroelectric capacitor C11 is connected to the reference cell driving circuit 12 (see FIG. 1) via the plate lines PL1 and GCP.
[0022]
The gate of the selection transistor TR11 is connected to the word line WL1. One end of the sense amplifier AMP1 is connected to the bit line / BL1, and the other end of the sense amplifier AMP1 is connected to the reference cell preset circuit unit 16 via the bit line BL1.
[0023]
In the reference cell preset circuit unit 16, one end of the ferroelectric capacitor Cr which is a reference ferroelectric capacitor is electrically connected in series with the second load capacitor Cc via the transistor TRC and the bit line BL1. The One end of the ferroelectric capacitor Cr is also connected to the ground line Vss via the transistor TRD. The other end of the ferroelectric capacitor Cr is connected to the reference cell driving circuit 12 (see FIG. 1) via the plate line GCP.
[0024]
The gate of the transistor TRC is connected to the reference cell driving circuit 12 (see FIG. 1) via a line RWL. The gate of the transistor TRD is connected to the reference cell driving circuit 12 (see FIG. 1) via a line RBP.
[0025]
The bit lines / BL1 and BL1 are connected to the ground line Vss via the transistors TRA and TRB, respectively. The gates of the transistors TRA and TRB are both connected to the bit line equalize circuit 13 (see FIG. 1) via the line BP.
[0026]
FIG. 3 shows the voltage related to the ferroelectric capacitor C11 (the potential of the bit line / BL1 when the plate line PL1 shown in FIG. 2 is used as a reference potential) and the polarization state (in the figure, “charge equivalent to the“ polarization state ”). A history curve showing a relationship with “ In FIG. 3, the state in which the remanent polarization Z1 is generated is defined as a first polarization state P1 (corresponding to the memory content “H” which is the first memory content), and the state in which the remanent polarization Z2 is generated is represented by the second polarization. The state is P2 (corresponding to the storage content “L” which is the second storage content).
[0027]
In this embodiment, an absolute value of a first rewrite voltage Vrw1 described later is set to be the same as an absolute value of a read voltage Vp described later. In this way, by setting the rewrite voltage Vrw1 and the read voltage Vp, the ferroelectric substance C11 is read in the polarization state in which the ferroelectric capacitor C11 is fully charged by the first rewrite voltage Vrw1. The voltage generated across the capacitor C11 becomes almost zero. For this reason, as will be described later, when the stored content “H” is read out at a high speed, the residual polarization of the ferroelectric capacitor C11 hardly fluctuates, and the lifetime can be prevented from decreasing.
[0028]
FIG. 4 shows the hysteresis characteristic H of the ferroelectric capacitor C11 shown in FIG. It is considered that the hysteresis characteristic H of the ferroelectric capacitor C11 can be expressed as a combination of a ferroelectric term Hf having a hysteresis property and a paraelectric term Hp having no hysteresis property. The polarization state R6 based on the ferroelectric term Hf in the state P6 fully charged by the first rewriting voltage Vrw1 is almost equal to the polarization state R1 based on the ferroelectric term Hf in the first polarization state P1. Thus, the hysteresis characteristic of the ferroelectric capacitor C11 is determined. That is, the ferroelectric capacitor C11 having high power receiving sensitivity (steep rise of the ferroelectric term Hf) is used.
[0029]
Using the ferroelectric capacitor C11 having such a hysteresis characteristic, when the stored content “H” is read at a high speed as will be described later, there is almost no change in the polarization state based on the ferroelectric term Hf, and the lifetime is reduced. Can be prevented.
[0030]
If a ferroelectric capacitor with low power reception sensitivity as shown in FIG. 5 is used, the polarization state R6 based on the ferroelectric term Hf in the state P6 fully charged with the first rewrite voltage Vrw1, and the first Is significantly different from the polarization state R1 based on the ferroelectric term Hf in the polarization state P1 (indicated by “d” in the figure). Therefore, when a ferroelectric capacitor having such a hysteresis characteristic is used, when the stored content “H” is read out at a high speed, the polarization state varies greatly based on the ferroelectric term Hf, leading to a reduction in life. .
[0031]
Accordingly, the polarization state R1 based on the ferroelectric term Hf in the first polarization state P1 is at least 80 of the polarization state R6 based on the ferroelectric term Hf in the state P6 fully charged by the first rewrite voltage Vrw1. It is preferable that it is about% or more.
[0032]
FIG. 6 shows the voltage related to the ferroelectric capacitor Cr (the potential of the bit line BL1 when the plate line GCP shown in FIG. 2 is used as the reference potential) and the polarization state (in the figure, “charge” equivalent to the “polarization state”). The history curve showing the relationship with
[0033]
In this embodiment, the ferroelectric capacitor Cr, the load capacitor Cc, the aforementioned ferroelectric capacitor C11 (see FIG. 3) and the load capacitor Cb are all provided on the same substrate and formed simultaneously in the same process. It is a ferroelectric capacitor. Therefore, even if the manufacturing conditions vary greatly, the variation in characteristics due to the variation in the manufacturing process is offset between the capacitors, which is advantageous.
[0034]
Furthermore, in this embodiment, the ferroelectric capacitor C11, the load capacitor Cb, and the load capacitor Cc are configured to exhibit the same hysteresis characteristics. Therefore, these three capacitors are always guaranteed to have the same characteristics, and the operation reliability is greatly improved.
[0035]
On the other hand, as shown in FIG. 6, the hysteresis characteristic of the ferroelectric capacitor Cr and the hysteresis characteristic of the load capacitor Cc are not the same. As will be described later, the reference voltage Vref can be determined by combining the hysteresis characteristics of the two capacitors. FIG. 6 is a graph showing the hysteresis characteristics when the ratio of the area of the ferroelectric capacitor Cr to the area of the load capacitor Cc (effective counter area of the electrode plate) is about 1.7. In this case, in this embodiment, the reference voltage Vref is about 3.6V with respect to the ground (about −1.6V with respect to the potential of the plate line PL1).
[0036]
If the area ratio of the ferroelectric capacitor Cr is further increased, the reference voltage Vref increases as shown in FIG. Conversely, if the area ratio of the ferroelectric capacitor Cr is reduced, the reference voltage Vref is reduced as shown in FIG.
[0037]
FIG. 9 shows the relationship between the area ratio of the ferroelectric capacitor Cr and the reference voltage Vref. It can be seen that the reference voltage Vref increases as the area ratio of the ferroelectric capacitor Cr increases. In this embodiment, if the area ratio is about 1.4, the reference voltage Vref is exactly the center of a later-described divided voltage V1 and divided voltage V2 (both values are based on the ground in FIG. 9). (The average value of the partial pressure V1 and the partial pressure V2), the detection margin during the read operation of the stored contents (described later) is large.
[0038]
On the other hand, a curve indicating the reference voltage Vref with respect to the area ratio is convex upward. Therefore, the fluctuation of the reference voltage Vref corresponding to the fluctuation of the area ratio is smaller as the reference voltage Vref is closer to the divided voltage V1 (the larger the area ratio). For this reason, in order to reduce the fluctuation of the reference voltage Vref due to the variation in the area ratio, the reference voltage Vref may be increased.
[0039]
That is, the area ratio is preferably set so that the reference voltage Vref is a value in the vicinity of the average value of the partial pressure V1 and the partial pressure V2 or slightly higher than the partial pressure V1. By setting in this way, it is possible to secure a detection margin in the read operation of the stored contents even when the variation in the area ratio becomes large in the manufacturing process. In this embodiment, as shown in FIG. 9, the area ratio is set to about 1.7. If the area ratio is about 1.7, in this embodiment, even if the area ratio fluctuates by about ± 0.6, no erroneous reading occurs as shown in FIG.
[0040]
Next, the operation when reading the stored contents of the ferroelectric memory 10 will be described. For example, when reading the stored contents of the memory cell M11, the corresponding address is input to the address buffer 18 shown in FIG. As a result, the memory cell M11 is selected via the row decoder 20 for selecting a row and the column decoder 22 for selecting a column.
[0041]
FIG. 10 is a timing chart showing the state of each signal line and the like when the stored content “H” is read. The operation in the case of reading the stored content “H” will be described based on FIGS. 2, 3 and 6 with reference to FIGS. First, a case where reading is performed in the polarization state P6 (FIG. 3) in which the ferroelectric capacitor C11 is fully charged by a first rewriting voltage Vrw1 described later (high-speed reading) will be described.
[0042]
First, the bit line equalize circuit 13 (see FIG. 1) sets the line BP to “H” for a certain time and then returns it to “L” again (see FIG. 10A). As a result, the transistors TRA and TRB (FIG. 2) are turned on for a fixed time, the ground line Vss is connected to the bit line / BL1 and the bit line BL1, and the bit lines / BL1 and BL1 are set to "L" for a fixed time. (See FIGS. 10B and 10C).
[0043]
By setting the bit lines / BL1 and BL1 to “L” for a certain time, the load capacitors Cb and Cc shown in FIG. 2 are discharged. Thereafter, the transistors TRA and TRB are turned off, and the bit lines / BL1 and BL1 are in a floating state (see FIGS. 10D and 10E).
[0044]
At the same time that the line BP is set to “H”, the reference cell driving circuit 12 (see FIG. 1) sets the line RBP (FIG. 3) to “H” for a fixed time and then returns to “L” (FIG. 10 (FIG. 10). y)). As a result, the transistor TRD is turned on for a certain time, one end of the ferroelectric capacitor Cr is connected to the ground line Vss, and one end of the ferroelectric capacitor Cr is in the “L” state. At this time, the plate line GCP to which the other end of the ferroelectric capacitor Cr is connected is in the “L” state (see FIG. 10 (z)).
[0045]
Therefore, as shown in FIG. 6, the polarization state of the ferroelectric capacitor Cr is forced to P11 regardless of the previous polarization state.
[0046]
Next, by setting the plate lines PL1 and GCP to “H” by the reference cell driving circuit 12 (see FIGS. 10 (f) and 10 (g)), the other end of the ferroelectric capacitor C11 and the ferroelectric capacitor Cr. Is applied with a high potential “H (corresponding to read voltage Vp, threshold voltage generation voltage Vr)”.
[0047]
Next, by setting the word line WL1 to “H” (see FIG. 10H), the selection transistor TR11 is turned on. By turning on the selection transistor TR11, the ferroelectric capacitor C11 and the load capacitor Cb are electrically connected in series.
[0048]
Therefore, the read voltage Vp is applied to both ends of the connected ferroelectric capacitor C11 and load capacitor Cb. As a result, as shown in FIG. 3, a divided voltage V3 based on the read voltage Vp is generated at both ends of the ferroelectric capacitor C11. According to the graphical solution, the divided voltage V3 is given as the voltage of the ferroelectric capacitor C11 in the first polarization state P1. That is,
V3 = 0
It becomes. Therefore, the potential of the bit line / BL1 with respect to the ground has the value shown in FIG.
[0049]
At the same time as the word line WL1 is set to “H” (described above), the reference cell driving circuit 12 sets the line RWL to “H” (see FIG. 10J). By setting the line RWL to “H”, the transistor TRC is turned on. By turning on the transistor TRC, the ferroelectric capacitor Cr and the load capacitor Cc are electrically connected in series. For this reason, the threshold voltage generating voltage Vr (equal to the reading voltage Vp in this embodiment) is applied to both ends of the connected ferroelectric capacitor Cr and load capacitor Cc.
[0050]
On the other hand, as described above, the ferroelectric capacitor Cr immediately before connection exhibits the polarization state P11 shown in FIG. Therefore, by connecting the ferroelectric capacitor Cr and the load capacitor Cc, a voltage division (reference voltage Vref) based on the threshold voltage generating voltage Vr is generated at both ends of the ferroelectric capacitor Cr. According to the graphical solution shown in FIG. 6, the reference voltage Vref is given as the voltage of the ferroelectric capacitor Cr in the polarization state P12. Therefore, the potential of the bit line BL1 with respect to the ground has a value shown in FIG.
[0051]
Next, the sense amplifier AMP1 is operated (see FIG. 10L). The sense amplifier AMP1 compares the reference voltage Vref (threshold voltage) given from the reference cell preset circuit unit 16 via the bit line BL1 with the divided voltage V3 (described above) of the ferroelectric capacitor C11. (Actually, the potential of the reference voltage Vref and the potential of the divided voltage V3 are compared with the read voltage Vp shown in FIG. 3 as a reference.) If the divided voltage V3 is higher, the stored content is “H And the potential of the bit line / BL1 is set to “H” (see FIG. 10 (m)), and the potential of the bit line BL1 is set to “L” (see FIG. 10 (n)).
[0052]
At this time, the polarization state of the ferroelectric capacitor C11 remains the first polarization state P1 shown in FIG. On the other hand, the polarization state of the ferroelectric capacitor Cr exhibits a polarization state P13 shown in FIG.
[0053]
Next, the line RWL is set to “L” in accordance with the output from the reference cell driving circuit 12 (see FIG. 1) (see FIG. 10 (o)). When the line RWL becomes “L”, the ferroelectric capacitor Cr is in a floating state. Therefore, thereafter, the ferroelectric capacitor Cr approaches the polarization state P11 shown in FIG. 6 due to natural discharge over time.
[0054]
Next, the plate lines PL1 and GCP are set to “L” in accordance with the output from the reference cell driving circuit 12 (see FIG. 1) (see FIGS. 10 (p) and (q)).
[0055]
By setting the plate line PL1 to “L”, a potential difference is generated between the plate line PL1 and the bit line / BL1 maintained at “H”. This potential difference is the first rewrite voltage Vrw1 shown in FIG. 3, and is applied across the ferroelectric capacitor C11. The ferroelectric capacitor C11 is applied with the first rewriting voltage Vrw1, and enters the polarization state P6 shown in FIG. This state is a fully charged state.
[0056]
As described above, since the ferroelectric capacitor Cr is in a floating state, there is no change in the polarization state of the ferroelectric capacitor Cr when the plate line GCP is set to “L”.
[0057]
Next, in a state where the ferroelectric capacitor C11 is fully charged by the first rewriting voltage Vrw1, the word line WL1 is dropped to “L” (see FIG. 10 (r)), thereby turning off the selection transistor TR11. And the ferroelectric capacitor C11 is in a floating state.
[0058]
Next, by raising the output line B1 (see FIG. 1) of the column decoder 22 (see FIG. 10 (s)), the potential “H” (see FIG. 10 (t)) of the bit line / BL1 is set to the output buffer. 24. Thereafter, by turning off the sense amplifier AMP1 (see FIG. 10 (u)), the bit lines / BL1 and BL1 are again brought into a floating state (see FIGS. 10 (v) and 10 (w)). Finally, the output line B1 of the column decoder 22 is returned to “L” (see FIG. 10 (x)), and the reading process is terminated.
[0059]
Thus, in the case of high-speed reading, that is, in the case of short-cycle reading in which the next reading is performed before the ferroelectric capacitor C11 is fully charged with the first rewriting voltage Vrw1 and then discharged. As described above, the polarization state of the ferroelectric capacitor C11 only changes from P6 to P1 to P6 as shown in FIG.
[0060]
For this reason, the remanent polarization of the ferroelectric capacitor C11 remains unchanged in the first polarization state P1. Therefore, according to this embodiment, there is no decrease in the lifetime of the ferroelectric capacitor C11 due to a change in remanent polarization during high-speed reading.
[0061]
Further, as shown in FIG. 4, there is almost no change in the polarization state based on the ferroelectric term Hf in the process in which the polarization state of the ferroelectric capacitor C11 changes from P6 to P1 to P6. Therefore, according to this embodiment, there is almost no decrease in the lifetime of the ferroelectric capacitor C11 due to the fluctuation of the polarization state based on the ferroelectric term Hf during high-speed reading.
[0062]
Further, as described above, the polarization state of the ferroelectric capacitor Cr only changes from P11 to P12 to P13 (to P11) as shown in FIG.
[0063]
For this reason, the remanent polarization of the ferroelectric capacitor Cr does not change in the polarization state P11. Therefore, according to this embodiment, there is no decrease in the lifetime of the ferroelectric capacitor Cr due to the fluctuation of the remanent polarization during high-speed reading.
[0064]
Next, when reading is performed in a long cycle, that is, when the paraelectric term Hp (see FIG. 4) of the ferroelectric capacitor C11 is completely discharged, that is, in the first polarization state P1 in FIG. The operation in the case of low speed reading will be described.
[0065]
The ferroelectric memory 10 of this embodiment performs reading in exactly the same processing procedure without distinguishing between high-speed reading and low-speed reading. Therefore, the low-speed read operation is performed in the same manner as the high-speed read operation. For this reason, the value of the reference voltage Vref is also the same as in the case of the high-speed reading described above. However, as shown in FIG. 3, in the case of low-speed reading, the polarization state of the ferroelectric capacitor C11 at the time of reading is the first polarization state P1, and the polarization state at the time of reading is P6. Different from the case.
[0066]
Therefore, in the case of low-speed reading, when the reading voltage Vp shown in FIG. 3 is applied, the ferroelectric capacitor C11 exhibits the polarization state P4. That is, the partial pressure generated in the ferroelectric capacitor C11 indicates V1. At this time, the potential of the bit line / BL1 with reference to the ground has the value shown in FIG. 10 (i ′).
[0067]
However, as described above, since the reference voltage Vref is set to a value lower than V1, the sense amplifier AMP1 determines that the stored content is “H” as in the case of high-speed reading, and the bit line / BL1 The potential is set to “H” (see FIG. 10M), and the potential of the bit line BL1 is set to “L” (see FIG. 10N). At this time, the ferroelectric capacitor C11 exhibits a polarization state P5 as shown in FIG.
[0068]
Thereafter, rewriting is performed by applying the first rewriting voltage Vrw1 to both ends of the ferroelectric capacitor C11 (see FIG. 10 (p)). By rewriting, the ferroelectric capacitor C11 exhibits the polarization state P6. After the reading process is completed, with the passage of time, all charges based on the paraelectric term Hp (see FIG. 4) of the ferroelectric capacitor C11 are discharged, and the state returns to the first polarization state P1 in FIG.
[0069]
Accordingly, at the time of low-speed reading, the residual polarization fluctuates as P1 to P5 to P1, and as shown in FIG. 4, the ferroelectric term Hf changes in the process of changing the polarization state of the ferroelectric capacitor C11 to P1 to P4. The polarization state based on the above also varies from R1 to R4. For this reason, when the stored content “H” is read out at a low speed, the lifetime of the ferroelectric capacitor C11 is reduced.
[0070]
However, when reading at low speed, since the number of readings per unit time is small, the amount of decrease in the life per unit time is small, and there is no problem.
[0071]
On the other hand, the operation of the ferroelectric capacitor Cr is the same as in the case of high-speed reading. Therefore, even in the case of low speed operation, the residual polarization of the ferroelectric capacitor Cr does not change in the polarization state P11 as in the case of the high speed reading described above. Therefore, the lifetime of the ferroelectric capacitor Cr is not reduced due to fluctuations in the remanent polarization during low-speed reading.
[0072]
Next, the operation for reading the stored content “L” will be described. FIG. 11 is a timing chart showing the state of each signal line and the like when the stored content “L” is read. As shown in FIGS. 10 and 11, the ferroelectric memory 10 of this embodiment reads data in exactly the same processing procedure without distinguishing whether the memory content “H” is read or the memory content “L” is read. Is configured to perform.
[0073]
Therefore, the read operation of the stored content “L” is performed in the same manner as the read operation of the stored content “H”. However, as shown in FIG. 3, in the case of reading the memory content “L”, the memory content “H” is read in that the polarization state of the ferroelectric capacitor C11 at the time of reading is the second polarization state P2. It is different from the case of. In addition, when the stored content “L” is read, the polarization state at the time of reading is always the second polarization state P2, regardless of whether the reading is performed at high speed or low speed. This is different from the case of reading the stored content “H”.
[0074]
In the case of reading the stored content “L”, the ferroelectric capacitor C11 exhibits the polarization state P3 when the read voltage Vp shown in FIG. 3 is applied. Therefore, the partial pressure generated in the ferroelectric capacitor C11 indicates V2. At this time, the potential of the bit line / BL1 with reference to the ground has the value shown in FIG.
[0075]
On the other hand, the potential of the bit line BL1 shows the same reference voltage Vref as that in the case of the memory content “H” (see FIG. 11B), but as described above, the reference voltage Vref is set to a value higher than V2. Therefore, the sense amplifier AMP1 determines that the stored content is “L”, sets the potential of the bit line / BL1 to “L” (see FIG. 11C), and sets the potential of the bit line BL1 to “L”. H ″ (see FIG. 11D).
[0076]
By setting the potential of the bit line / BL1 to “L”, a potential difference is generated between the bit line / BL1 and the plate line PL1 maintained at “H”. This potential difference is the second rewrite voltage Vrw2 (equal to the read voltage Vp) shown in FIG. 3, and is applied across the ferroelectric capacitor C11. The ferroelectric capacitor C11 is applied with the second rewriting voltage Vrw2, and enters the polarization state P7 shown in FIG.
[0077]
On the other hand, by setting the potential of the bit line BL1 to “H”, there is no potential difference between the bit line BL1 and the plate line GCP maintained at “H”. That is, the voltage applied to both ends of the ferroelectric capacitor C11 becomes 0V, and the ferroelectric capacitor Cr is forcibly returned from the polarization state P12 to the polarization state P11 as shown in FIG.
[0078]
Thereafter, the plate line PL1 is set to “L” (see FIG. 11E), so that the voltage applied to both ends of the ferroelectric capacitor C11 is forcibly set to 0V. As a result, all charges based on the paraelectric term Hp (see FIG. 4) of the ferroelectric capacitor C11 are forcibly discharged, and the state returns to the second polarization state P2 in FIG.
[0079]
Therefore, at the time of reading the stored content “L”, the polarization state of the ferroelectric capacitor C11 only changes from P2 to P3 to P7 to P2 as shown in FIG. is there.
[0080]
For this reason, the remanent polarization of the ferroelectric capacitor C11 remains unchanged in the second polarization state P2. Therefore, according to this embodiment, there is no decrease in the lifetime of the ferroelectric capacitor C11 due to the fluctuation of the remanent polarization when the stored content “L” is read.
[0081]
Further, as shown in FIG. 4, in the process in which the polarization state of the ferroelectric capacitor C11 changes from P2 to P3 to P7 to P2, there is almost no fluctuation of the polarization state based on the ferroelectric term Hf. Therefore, according to this embodiment, there is almost no decrease in the lifetime of the ferroelectric capacitor C11 due to the change of the polarization state based on the ferroelectric term Hf when the stored content “L” is read.
[0082]
On the other hand, the polarization state of the ferroelectric capacitor Cr only changes from P11 to P12 to P11 as shown in FIG. For this reason, the remanent polarization of the ferroelectric capacitor Cr does not change in the polarization state P11. Therefore, the lifetime of the ferroelectric capacitor Cr does not decrease with the fluctuation of the remanent polarization at the time of reading the stored content “L”.
[0083]
As described above, according to this embodiment, the lifetime of the ferroelectric capacitor C11 is reduced only when the stored content “H” is read out at a low speed. Since there is little decrease in the lifetime per unit time, there is no practical problem.
[0084]
Further, as described above, regardless of whether the stored contents are “H” or “L”, there is no decrease in the life due to the change in the residual polarization of the ferroelectric capacitor Cr.
[0085]
Further, as shown in FIG. 2, one end of the load capacitor Cb is grounded to the ground potential, and the other end is connected to the bit line / BL1. On the other hand, as shown in FIGS. 10 and 11, in each of the above-described operations, the potential of the bit line / BL1 is “H” (corresponding to the first rewrite voltage Vrw1) and “L” (corresponding to the ground potential). ).
[0086]
Therefore, the voltage applied to both ends of the load capacitor Cb is always in the same direction, and its magnitude is in the range of 0 to Vrw1. For this reason, the load capacitor Cb made of a ferroelectric material does not cause polarization inversion in each of the operations described above.
[0087]
That is, in this embodiment, although the load capacitor Cb is made of a ferroelectric material, there is no decrease in the life due to the polarization inversion of the load capacitor Cb. Similarly, the life of the load capacitor Cc is not reduced due to polarization inversion.
[0088]
In addition, the ferroelectric capacitors C11 and Cr and the load capacitors Cb and Cc are composed of ferroelectric capacitors that are simultaneously formed on the same substrate in the same process. For this reason, the variation in a manufacturing process can be absorbed and the reliability with respect to operation | movement can be improved. Furthermore, it is possible to perform reading by the same processing procedure without distinguishing the length of the read cycle and the stored contents.
[0089]
In the above-described embodiment, the case where the ratio of the area of the ferroelectric capacitor Cr to the area of the load capacitor Cc is about 1.7 (see FIGS. 6 and 9) has been described as an example. The area ratio of the dielectric capacitor Cr is not limited to this. The area ratio may be set so that the reference voltage Vref is a value near the average value of the divided voltage V1 and the divided voltage V2 or slightly higher than the divided voltage V1.
[0090]
In the above-described embodiment, the ferroelectric capacitors C11 and Cr and the load capacitors Cb and Cc are configured to be simultaneously formed on the same substrate in the same process. However, these capacitors are not necessarily formed on the same substrate. It is not necessary to make them simultaneously in the same process.
[0091]
Further, although the absolute value of the first rewrite voltage Vrw1 and the absolute value of the read voltage Vp are set to be the same, the absolute value of the read voltage Vp and the absolute value of the first rewrite voltage Vrw1 are set. It can also be configured to be different.
[0092]
Further, although the read voltage Vp and the second rewrite voltage Vrw2 have the same value, the read voltage Vp and the second rewrite voltage Vrw2 do not necessarily have the same value.
[0093]
Further, although the read voltage Vp and the threshold voltage generating voltage Vr are set to the same value, the read voltage Vp and the threshold voltage generating voltage Vr are not necessarily set to the same value.
[0094]
Further, a polarization state R6 based on the ferroelectric term Hf in the state P6 fully charged with the first rewriting voltage Vrw1 and a polarization state R1 based on the ferroelectric term Hf in the first polarization state P1 are: Although the hysteresis characteristic of the ferroelectric capacitor C11 is determined so as to be substantially equal, the hysteresis characteristic of the ferroelectric capacitor C11 does not necessarily have to be such.
[0095]
Further, the procedure of reading processing of the ferroelectric memory 10 is not limited to the timing charts shown in FIGS. Further, the present invention is not limited to the ferroelectric memory 10 having the circuit configuration shown in FIG.
[Brief description of the drawings]
1 is a diagram showing a part of a circuit configuration of a ferroelectric memory as a ferroelectric memory device according to an embodiment of the present invention;
FIG. 2 is an enlarged view of a part of the circuit configuration of the ferroelectric memory shown in FIG.
FIG. 3 is a diagram for explaining an operating state of a storage ferroelectric capacitor used in a ferroelectric memory according to an embodiment of the present invention;
FIG. 4 is a diagram showing hysteresis characteristics of a storage ferroelectric capacitor used in a ferroelectric memory according to an embodiment of the present invention;
FIG. 5 is a drawing for explaining the hysteresis characteristics of a storage ferroelectric capacitor used in a ferroelectric memory according to an embodiment of the present invention;
FIG. 6 is a drawing for explaining the operating state of a reference ferroelectric capacitor used in a ferroelectric memory according to an embodiment of the present invention;
FIG. 7 is a drawing for explaining the relationship between hysteresis characteristics and a reference voltage in a reference ferroelectric capacitor used in a ferroelectric memory.
FIG. 8 is a drawing for explaining the relationship between hysteresis characteristics and a reference voltage in a reference ferroelectric capacitor used in a ferroelectric memory.
FIG. 9 is a drawing showing a relationship between an area ratio and a reference voltage in a reference ferroelectric capacitor used in a ferroelectric memory.
FIG. 10 is a timing chart for explaining a reading procedure of stored content “H” in the ferroelectric memory according to the embodiment of the present invention;
FIG. 11 is a timing chart for explaining a reading procedure of stored content “L” in the ferroelectric memory according to the embodiment of the present invention;
FIG. 12 is a diagram showing a part of a circuit configuration of a conventional ferroelectric memory.
FIG. 13 is a drawing for explaining an operating state of a ferroelectric capacitor used in a conventional ferroelectric memory.
[Explanation of symbols]
Cr ・・・・・・・ Ferroelectric capacitor
Cc ···· Load capacitor
Vref .... Reference voltage

Claims

電圧と分極状態との関係を規定する履歴特性に基づいて、電圧を零としたとき第１の分極状態を呈する第１の記憶内容と第２の分極状態を呈する第２の記憶内容とのうちいずれか一方の記憶内容を保持する記憶用強誘電体コンデンサ、
記憶用強誘電体コンデンサに対し直列に電気的に接続される第１の負荷用コンデンサ、
基準用強誘電体コンデンサ、
基準用強誘電体コンデンサに対し直列に電気的に接続される第２の負荷用コンデンサ、
第１の負荷用コンデンサおよび第２の負荷用コンデンサとして、記憶用強誘電体コンデンサとほぼ同一特性の強誘電体コンデンサを用いるとともに、
直列に電気的に接続された基準用強誘電体コンデンサおよび第２の負荷用コンデンサに対し所定の電圧を印加したときに、基準用強誘電体コンデンサに発生する分圧をＶrefとし、
記憶用強誘電体コンデンサが第１の分極状態である場合において、直列に電気的に接続された記憶用強誘電体コンデンサおよび第１の負荷用コンデンサに対し当該所定の電圧を印加したときに、記憶用強誘電体コンデンサに発生する分圧をＶ１とし、
記憶用強誘電体コンデンサが第２の分極状態である場合において、直列に電気的に接続された記憶用強誘電体コンデンサおよび第１の負荷用コンデンサに対し当該所定の電圧を印加したときに、記憶用強誘電体コンデンサに発生する分圧をＶ２としたとき、
分圧Ｖrefが、分圧Ｖ１と分圧Ｖ２に対応する第２の負荷用コンデンサの面積に対する基準用強誘電体コンデンサの面積比の平均値近傍に対応する値となるよう、第２の負荷用コンデンサの面積に対する基準用強誘電体コンデンサの面積の比を定めたこと、
を特徴とする強誘電体記憶装置。Based on the history characteristic that defines the relationship between the voltage and the polarization state, the first storage content that exhibits the first polarization state and the second storage content that exhibits the second polarization state when the voltage is zero A ferroelectric capacitor for storage that retains either one of the stored contents,
A first load capacitor electrically connected in series with the memory ferroelectric capacitor;
Ferroelectric capacitor for reference,
A second load capacitor electrically connected in series with the reference ferroelectric capacitor;
As the first load capacitor and the second load capacitor, ferroelectric capacitors having substantially the same characteristics as the memory ferroelectric capacitor are used.
When a predetermined voltage is applied to the reference ferroelectric capacitor and the second load capacitor electrically connected in series, the partial pressure generated in the reference ferroelectric capacitor is Vref,
When the memory ferroelectric capacitor is in the first polarization state, when the predetermined voltage is applied to the memory ferroelectric capacitor and the first load capacitor electrically connected in series, The divided voltage generated in the ferroelectric capacitor for storage is V1,
When the memory ferroelectric capacitor is in the second polarization state, when the predetermined voltage is applied to the memory ferroelectric capacitor and the first load capacitor electrically connected in series, When the partial pressure generated in the memory ferroelectric capacitor is V2,
For the second load, the divided voltage Vref becomes a value corresponding to the vicinity of the average value of the area ratio of the reference ferroelectric capacitor to the area of the second load capacitor corresponding to the divided voltages V1 and V2 . Determined the ratio of the area of the reference ferroelectric capacitor to the area of the capacitor,
A ferroelectric memory device.

請求項１の強誘電体記憶装置において、
記憶用強誘電体コンデンサ、基準用強誘電体コンデンサ、第１の負荷用コンデンサとして用いられる強誘電体コンデンサおよび第２の負荷用コンデンサとして用いられる強誘電体コンデンサは、同一基板上に設けられ、同一工程において同時に形成されたものであること、
を特徴とする強誘電体記憶装置。2. The ferroelectric memory device according to claim 1, wherein
The memory ferroelectric capacitor, the reference ferroelectric capacitor, the ferroelectric capacitor used as the first load capacitor and the ferroelectric capacitor used as the second load capacitor are provided on the same substrate. Be formed simultaneously in the same process,
A ferroelectric memory device.

請求項１または請求項２の強誘電体記憶装置において、
直列に電気的に接続された記憶用強誘電体コンデンサおよび第１の負荷用コンデンサに対し、第１の分極状態を生じさせる電圧と異なる極性の前記所定の電圧を読出用電圧として印加するとともに、直列に電気的に接続された基準用強誘電体コンデンサおよび第２の負荷用コンデンサに対し、当該読出用電圧と同一の電圧をしきい値電圧発生用電圧として印加する読出・しきい値電圧発生用電圧印加手段、
読出用電圧が印加された状態において、記憶用強誘電体コンデンサに発生する分圧と、しきい値電圧発生用電圧が印加された状態において、基準用強誘電体コンデンサに発生する分圧とに基づいて、記憶内容を判定する記憶内容判定手段、
を設けたこと、
を特徴とする強誘電体記憶装置。3. The ferroelectric memory device according to claim 1 or 2,
Applying the predetermined voltage having a polarity different from the voltage causing the first polarization state to the ferroelectric capacitor for storage and the first load capacitor electrically connected in series as a read voltage, Read / threshold voltage generation in which the same voltage as the read voltage is applied as a threshold voltage generation voltage to the reference ferroelectric capacitor and the second load capacitor electrically connected in series Voltage application means,
The divided voltage generated in the memory ferroelectric capacitor when the read voltage is applied and the divided voltage generated in the reference ferroelectric capacitor when the threshold voltage generating voltage is applied. A storage content determination means for determining the storage content based on
Established
A ferroelectric memory device.

請求項３の強誘電体記憶装置において、
読出・しきい値電圧発生用電圧印加手段がしきい値電圧発生用電圧を印加している場合にのみ、基準用強誘電体コンデンサと第２の負荷用コンデンサとを直列に電気的に接続するよう構成したこと、
を特徴とする強誘電体記憶装置。The ferroelectric memory device according to claim 3.
The reference ferroelectric capacitor and the second load capacitor are electrically connected in series only when the read / threshold voltage generating voltage applying means applies the threshold voltage generating voltage. Configured as
A ferroelectric memory device.