JP3766798B2 - Driver circuit - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、シリアルデータ通信で用いるドライバ回路に関する。
【０００２】
【従来の技術】
従来、高速のデータ転送の要求を満たすために、小振幅差動伝送のＬＶＤＳ(Low Voltage Differential Signal)インタフェイスが注目されている。また、近年プロセスの微細化が進み、電源電圧の低下が進行し、外部とのインタフェイス電圧との整合をとるため、ＩＯセルは高電圧系で動作し、内部主要回路は低電圧系で動作するのが一般的となっている。図１にＬＶＤＳドライバ回路のブロック図を示す。
【０００３】
図２には２電源系で動作するＬＶＤＳにおけるドライバの従来構成図である。駆動電流設定回路１は、駆動用トランジスタＴ１を駆動するためにそのゲートに所定の駆動信号を設定する。前記駆動用トランジスタＴ１に対しそれぞれ接続されたトランジスタＴ２、Ｔ３は、トランジスタＴ１に流す駆動電流をオンオフするスイッチであり、不図示の内部ロジック回路からのデータ(DATA)信号により制御される。
【０００４】
図３は、位相整形回路２の回路構成例を示す。前記データ信号は位相整形回路２で位相が整形され、そして正、反転信号に分岐された後、レベルシフト回路３を経てトランジスタＴ２、Ｔ３のゲートに供給される。このレベルシフト回路３は、内部ロジックの低電圧系を、ドライバ回路の高電圧系にレベルシフトするものである。
【０００５】
それぞれのトランジスタＴ２、Ｔ３と直列に挿入された抵抗ＲDは、前記駆動電流を電圧に変換するための出力電圧発生用抵抗である。イネーブル(ENABLE)信号は、駆動トランジスタＴ１の非動作時にトランジスタＴ２、Ｔ３が動作しないようにするものである。
【０００６】
図４は、別の従来回路の例であり、駆動電流設定回路１、ドライバ駆動回路は図２と同じで、内部ロジックからのデータ信号は、まずレベルシフト回路３により高電圧系信号にレベルシフトされた後、位相整形回路２にて位相整形され、そしてトランジスタＴ２、Ｔ３のゲートに供給される。
【０００７】
【発明が解決しようとする課題】
図２の構成では、位相整形後の信号をレベルシフト回路３でレベルシフトするため、このレベルシフトで新たに位相の不整合が発生し、トランジスタＴ２、Ｔ３への入力信号の位相を合わせることが困難であった。図５は、従来回路によるドライバの出力図を示し、ｔdがレベルシフト回路による位相の不整合の例を示す。
【０００８】
図４の構成では、位相整形回路２の前段でベルシフトを行うが、電源系の違いによるパラメータのバラツキの影響を受けやすいため、やはり、トランジスタＴ２、Ｔ３への入力信号の位相を合わせることが困難であった。
【０００９】
本発明は、上述した課題を解決するためになされたものであり、レベルシフト回路を排して位相の不整合をなくしたドライバ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、多電源系を持つ半導体装置における内部ロジックデータを電流に変換して外部へ出力するドライバ回路であって、
駆動用トランジスタ(Ｔ１)に対し、所定の駆動電流を供給するための駆動電流設定手段(１)と、
それぞれが前記駆動用トランジスタのドレインに接続された第１、第２および第３の電流スイッチ(Ｔ５、Ｔ６、Ｔ７)と、
内部ロジック回路よりのデータ信号を、正反２つの信号系に変換し、前記第１および第２の電流スイッチ(Ｔ５、Ｔ６)に制御信号として供給し、かつ、第３の電流スイッチ(Ｔ３)をイネーブルにする信号を供給する位相整形回路(４)とを備え、
前記第１、第２および第３の電流スイッチと、内部または外部でそれぞれ抵抗(ＲD、ＲDおよびＲA)と直列に接続され、前記内部ロジック回路および位相整形回路(４)と、前記駆動電流設定手段(１)とで電源電圧系が異なることを特徴とする。
【００１１】
【発明の実施の形態】
図６は、本発明の１実施形態を示した回路図である。駆動電流設定回路１は、駆動用トランジスタＴ１を駆動するためにそのゲートに所定の駆動信号を設定する。その駆動トランジスタＴ１に対しそれぞれトランジスタＴ５、Ｔ６、Ｔ７が接続される。トランジスタＴ５、Ｔ６は、トランジスタ１に流す駆動電流をオンオフするスイッチであり、位相整形回路４を通じ、内部ロジック回路からのデータ(DATA)信号により制御される。これらのトランジスタＴ５、Ｔ６と直列に挿入された抵抗ＲDは、前記駆動電流を電圧に変換するための出力電圧発生用抵抗である。
【００１２】
トランジスタＴ７は、位相整形回路４を通じ、内部ロジック回路からのイネーブル信号により前記駆動電流をオンオフする。このトランジスタＴ７と直列に挿入された抵抗ＲAは、このトランジスタＴ７がオフされたときに出力に混入するノイズを低減するためのものであり、抵抗ＲDと同じ程度かそれ以下の適当な値を持つ。トランジスタＴ５、Ｔ６、Ｔ７は同じサイズである。
【００１３】
位相整形回路４は不図示の内部ロジック回路におけるロジック信号と同じ低電圧系で構成され、その構成例を図７に示す。通常の動作時、オンを示すイネーブル信号が位相整形回路４に入力されており、この位相整形回路４に入力されたデータ信号は、イネーブル信号によりタイミング補正されてから、トランジスタＴ５、Ｔ６に供給され、これにより、駆動電流が抵抗ＲDに流れることにより、所定の電圧が発生する。このときトランジスタＴ７はオフしている。
【００１４】
次にドライバの非動作時には、オフを示すイネーブル信号が位相整形回路４に入力されるため、トランジスタＴ５、Ｔ６はオフにされ、一方、トランジスタＴ７はオンにされる。この状態では、トランジスタＴ７のソース電圧は、トランジスタＴ７のＶth＋αで、トランジスタＴ５、Ｔ６の入力電圧まで達しないため、トランジスタＴ５、Ｔ６がオンすることはない。
【００１５】
ここで、トランジスタＴ７を設けていない場合、トランジスタＴ５、Ｔ６のゲート電圧が低電源電圧系に等しく、そのソース電圧がゲート電圧より高くなる可能性があり、完全にオフしないことがある。
【００１６】
【発明の効果】
以上説明したように、本発明は、駆動用トランジスタ(Ｔ１)に流れる駆動電流を、オンオフするスイッチ(Ｔ５、Ｔ６)とは別に、前記スイッチのオフ時のソース電位を所定値以下とするために、スイッチ(Ｔ７)と、そのスイッチ(Ｔ７)とグランド電位との間に抵抗(ＲA)を挿入し、位相整形回路(４)にて、ロジック回路よりのデータ信号を、正反２つの信号系に変換し、前記スイッチ(Ｔ５、Ｔ６)に制御信号を供給すると共に、スイッチ(Ｔ７)をイネーブルにする制御信号を供給し、ロジック回路よりのデータ信号をレベルシフトさせることなく、前記スイッチ(Ｔ５、Ｔ６)に供給するようにし、前記ロジック回路および位相整形回路(４)と、前記駆動電流設定手段(１)とで電源電圧系が異なるものの、レベルシフト回路を持たないため、位相整形が容易となる。
【図面の簡単な説明】
【図１】 ＬＶＤＳドライバの回路図
【図２】 ＬＶＤＳにおけるドライバの従来構成図
【図３】 図２における位相整形回路２の回路構成図
【図４】 ＬＶＤＳにおける別のドライバの従来構成図
【図５】 従来回路によるドライバの出力図
【図６】 本発明の１実施形態を示したＬＶＤＳにおけるドライバの構成図
【図７】 図６における位相整形回路４の回路構成図
【符号の説明】
１ 駆動電流設定回路
４ 位相整形回路
Ｔ１ 駆動用トランジスタ
Ｔ５、Ｔ６、Ｔ７ スイッチ用トランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a driver circuit used in serial data communication.
[0002]
[Prior art]
Conventionally, an LVDS (Low Voltage Differential Signal) interface for small-amplitude differential transmission has attracted attention in order to satisfy the demand for high-speed data transfer. Also, in recent years, process miniaturization has progressed, power supply voltage has been lowered, and in order to match with the external interface voltage, the IO cell operates in a high voltage system, and the internal main circuit operates in a low voltage system. It has become common to do. FIG. 1 shows a block diagram of the LVDS driver circuit.
[0003]
FIG. 2 is a conventional configuration diagram of a driver in an LVDS operating with a two power supply system. The drive current setting circuit 1 sets a predetermined drive signal at its gate in order to drive the drive transistor T1. Transistors T2 and T3 respectively connected to the driving transistor T1 are switches for turning on and off a driving current flowing through the transistor T1, and are controlled by a data (DATA) signal from an internal logic circuit (not shown).
[0004]
FIG. 3 shows a circuit configuration example of the phase shaping circuit 2. The phase of the data signal is shaped by the phase shaping circuit 2 and branched into a positive and inverted signal, and then supplied to the gates of the transistors T2 and T3 via the level shift circuit 3. This level shift circuit 3 shifts the low voltage system of the internal logic to the high voltage system of the driver circuit.
[0005]
A resistor RD inserted in series with each of the transistors T2 and T3 is an output voltage generating resistor for converting the drive current into a voltage. The enable signal (ENABLE) prevents the transistors T2 and T3 from operating when the driving transistor T1 is not operating.
[0006]
FIG. 4 shows another example of the conventional circuit. The drive current setting circuit 1 and the driver drive circuit are the same as those in FIG. Then, the phase is shaped by the phase shaping circuit 2 and supplied to the gates of the transistors T2 and T3.
[0007]
[Problems to be solved by the invention]
In the configuration of FIG. 2, since the phase-shaped signal is level-shifted by the level shift circuit 3, a phase mismatch newly occurs by this level shift, and the phases of the input signals to the transistors T2 and T3 can be matched. It was difficult. FIG. 5 shows an output diagram of a driver by a conventional circuit, and td shows an example of phase mismatch by a level shift circuit.
[0008]
In the configuration of FIG. 4, the bell shift is performed before the phase shaping circuit 2, but it is easily affected by the parameter variation due to the difference in the power supply system, so that it is still difficult to match the phases of the input signals to the transistors T <b> 2 and T <b> 3. Met.
[0009]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a driver circuit that eliminates a phase mismatch by eliminating a level shift circuit.
[0010]
[Means for Solving the Problems]
The present invention is a driver circuit that converts internal logic data in a semiconductor device having a multiple power supply system into a current and outputs the current to the outside.
Drive current setting means (1) for supplying a predetermined drive current to the drive transistor (T1);
First, second and third current switches (T5, T6, T7) each connected to the drain of the driving transistor;
A data signal from the internal logic circuit is converted into a signal system of positive and negative signals, supplied to the first and second current switches (T5, T6) as a control signal, and a third current switch (T3). A phase shaping circuit (4) for supplying a signal for enabling
The first, second and third current switches are internally or externally connected in series with resistors (RD, RD and RA), respectively, the internal logic circuit and phase shaping circuit (4), and the drive current setting The power supply voltage system is different from the means (1).
[0011]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 6 is a circuit diagram showing an embodiment of the present invention. The drive current setting circuit 1 sets a predetermined drive signal at its gate in order to drive the drive transistor T1. Transistors T5, T6, and T7 are connected to the driving transistor T1, respectively. The transistors T5 and T6 are switches that turn on and off the drive current flowing through the transistor 1, and are controlled by the data (DATA) signal from the internal logic circuit through the phase shaping circuit 4. A resistor RD inserted in series with these transistors T5 and T6 is an output voltage generating resistor for converting the drive current into a voltage.
[0012]
The transistor T7 turns on and off the drive current through the phase shaping circuit 4 according to an enable signal from the internal logic circuit. The resistor RA inserted in series with the transistor T7 is for reducing noise mixed in the output when the transistor T7 is turned off, and has an appropriate value equal to or less than that of the resistor RD. . Transistors T5, T6, and T7 are the same size.
[0013]
The phase shaping circuit 4 is composed of the same low voltage system as a logic signal in an internal logic circuit (not shown), and a configuration example thereof is shown in FIG. During normal operation, an enable signal indicating ON is input to the phase shaping circuit 4, and the data signal input to the phase shaping circuit 4 is timing-corrected by the enable signal and then supplied to the transistors T5 and T6. As a result, a predetermined voltage is generated by the drive current flowing through the resistor RD. At this time, the transistor T7 is off.
[0014]
Next, when the driver is not operating, an enable signal indicating off is input to the phase shaping circuit 4, so that the transistors T5 and T6 are turned off, while the transistor T7 is turned on. In this state, since the source voltage of the transistor T7 is Vth + α of the transistor T7 and does not reach the input voltage of the transistors T5 and T6, the transistors T5 and T6 are not turned on.
[0015]
Here, when the transistor T7 is not provided, the gate voltages of the transistors T5 and T6 are equal to the low power supply voltage system, and the source voltage may be higher than the gate voltage, which may not be completely turned off.
[0016]
【The invention's effect】
As described above, according to the present invention, the driving current flowing through the driving transistor (T1) is set to have the source potential when the switch is turned off below a predetermined value separately from the switches (T5, T6) that are turned on / off. The switch (T7) and a resistor (RA) are inserted between the switch (T7) and the ground potential, and the phase shaping circuit (4) converts the data signal from the logic circuit into two signal systems The control signal is supplied to the switches (T5, T6) and the control signal for enabling the switch (T7) is supplied, and the data signal from the logic circuit is shifted without level shifting. , T6), and the logic circuit and phase shaping circuit (4) and the drive current setting means (1) are different in power supply voltage system, but do not have a level shift circuit, so phase shaping is possible. It becomes easy.
[Brief description of the drawings]
1 is a circuit diagram of an LVDS driver. FIG. 2 is a conventional configuration diagram of a driver in LVDS. FIG. 3 is a circuit configuration diagram of a phase shaping circuit 2 in FIG. 2. FIG. 4 is a conventional configuration diagram of another driver in LVDS. 5] Driver output diagram by conventional circuit [FIG. 6] LVDS driver configuration diagram showing one embodiment of the present invention [FIG. 7] Circuit configuration diagram of phase shaping circuit 4 in FIG.
DESCRIPTION OF SYMBOLS 1 Drive current setting circuit 4 Phase shaping circuit T1 Drive transistor T5, T6, T7 Switch transistor

Claims (2)

多電源系を持つ半導体装置における内部ロジックデータを電流に変換して外部へ出力するドライバ回路であって、
駆動用トランジスタ(Ｔ１)に対し、所定の駆動電流を供給するための駆動電流設定手段(１)と、
それぞれが前記駆動用トランジスタのドレインに接続された第１、第２および第３の電流スイッチ(Ｔ５、Ｔ６、Ｔ７)と、
内部ロジック回路よりのデータ信号を、正反２つの信号系に変換し、前記第１および第２の電流スイッチ(Ｔ５、Ｔ６)に制御信号として供給し、かつ、第３の電流スイッチ(Ｔ３)をイネーブルにする信号を供給する位相整形回路(４)とを備え、
前記第１、第２および第３の電流スイッチと、内部または外部でそれぞれ抵抗(ＲD、ＲDおよびＲA)と直列に接続され、前記内部ロジック回路および位相整形回路(４)と、前記駆動電流設定手段(１)とで電源電圧系が異なることを特徴とするドライバ回路。A driver circuit that converts internal logic data in a semiconductor device having a multi-power supply system into current and outputs it to the outside,
Drive current setting means (1) for supplying a predetermined drive current to the drive transistor (T1);
First, second and third current switches (T5, T6, T7) each connected to the drain of the driving transistor;
A data signal from the internal logic circuit is converted into a signal system of positive and negative signals, supplied to the first and second current switches (T5, T6) as a control signal, and a third current switch (T3). A phase shaping circuit (4) for supplying a signal for enabling
The first, second and third current switches are internally or externally connected in series with resistors (RD, RD and RA), respectively, the internal logic circuit and phase shaping circuit (4), and the drive current setting A driver circuit characterized in that the power supply voltage system differs from that of means (1). 駆動電流設定手段(１)が高電圧系で、内部ロジック回路および位相整形回路(４)が低電圧系である請求項１記載のドライバ回路。The driver circuit according to claim 1, wherein the drive current setting means (1) is a high voltage system, and the internal logic circuit and the phase shaping circuit (4) are a low voltage system.

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