JP3765127B2 - Logic circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、標準しきい値MOSトランジスタおよび低しきい値MOSトランジスタにより構成された論理回路に関するものである。
【0002】
【従来の技術】
一般的なダイナミック型論理回路は、例えば、図4に示すように、インバータ接続されたpMOSトランジスタMpおよびnMOSトランジスタMnにより構成された出力部と、nMOSトランジスタNa,Nb,Nc,NdおよびNeにより構成された論理演算部とにより構成されている。
【0003】
図4に示すように、インバータを構成するpMOSトランジスタMpおよびnMOSトランジスタMnのゲートがクロック信号φの入力端子に共通に接続され、インバータの出力端子となるノードND1 が論理回路の出力端子に接続されている。
pMOSトランジスタMpの一方の拡散層が電源電圧VCCの供給線に接続され、他方の拡散層がノードND1 に接続され、nMOSトランジスタMnの一方の拡散層がノードND1 に接続され、他方の拡散層がノードND2 に接続されている。
【0004】
ノードND2 と接地線との間に、nMOSトランジスタNa,Nb,Nc,Ndが直列に接続され、さらに、これら直列接続されたnMOSトランジスタと並列に、nMOSトランジスタNeが接続されている。即ち、nMOSトランジスタNeの一方の拡散層がノードND2 に接続され、他方の拡散層が接地されている。
また、nMOSトランジスタNa,Nb,Nc,NdおよびNeのゲートがそれぞれ信号A,B,C,DおよびEの入力端子に接続されている。
【0005】
このように構成された論理回路において、クロック信号φがローレベル、例えば、接地電位GNDに保持されているとき、インバータを構成するpMOSトランジスタMpが導通状態に保持され、ノードND1 が電源電圧VCCレベルにプリチャージされる。
【0006】
クロック信号φがハイレベル、例えば、電源電圧VCCレベルに保持されているとき、出力端子のレベルが論理演算部の演算結果に応じて設定される。
図4に示す論理回路においては、入力信号A,B,C,DおよびEに対して、次式に示す演算処理が行われる。
【数1】
【0007】
ここで、ハイレベルを論理“1”とし、ローレベルを論理“0”とする。クロック信号φがハイレベルに保持されているとき、ノードND2 が演算結果Xに応じたレベルに設定される。
例えば、入力信号A,B,C,DおよびEのレベルに応じて、演算結果Xが“1”となる場合、ノードND2 と接地線が非導通状態に設定される。クロック信号φがハイレベルに保持されているとき、pMOSトランジスタMpが非導通状態に保持され、nMOSトランジスタMnが導通状態に保持されるので、プリチャージされたノードND1 がハイレベルに保持され、出力信号Sがハイレベルとなる。
【0008】
一方、入力信号A,B,C,DおよびEのレベルに応じて、演算結果が“0”となる場合、ノードND2 と接地線が導通状態となり、クロック信号φがハイレベルに保持されているとき、pMOSトランジスタMpが非導通状態に保持され、nMOSトランジスタMnが導通状態に保持されるので、プリチャージされたノードND1 がディスチャージされ、出力信号Sがローレベルに設定される。
【0009】
このように、入力信号A,B,C,DおよびEのレベルに応じて、これらの信号の論理演算の結果を示す信号Sが出力される。
【0010】
【発明が解決しようとする課題】
ところで、上述した従来の論理回路においては、複雑な論理演算を行うとき、論理演算部が多段となり、高速化が困難である。これを解決するために、論理演算部を構成するnMOSトランジスタNa,Nb,Nc,NdおよびNeのトランジスタサイズ、例えば、チャンネル幅Wを大きく設定し、さらにインバータを構成するpMOSトランジスタMpおよびnMOSトランジスタMnのチャンネル幅Wも大きく設定することにより高速化を図るが、論理回路の消費電力の増大を招き、さらにチップサイズを増大させるという問題がある。
【0011】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、チップサイズの増大を回避でき、低消費電力化、高速化を図れる論理回路を提供することにある。
【0012】
【課題を解決するための手段】
上記目的を達成するため、本発明は、入力信号レベルに応じて、第1または第2の電源レベルの信号を出力する論理回路であって、しきい値電圧が標準値より低く設定された複数のトランジスタのゲート電極がそれぞれ異なる入力信号端子に接続され、これらの入力信号レベルに応じて、出力ノードと上記第2の電源を導通または非導通状態に保持する論理演算部と、上記第1の電源と上記論理演算部の出力ノードとの間に接続され、当該出力ノードと上記第2の電源との導通状態に応じて、出力端子を所定のレベルに保持する出力部とを有する。
【0013】
また、本発明では、上記出力部は上記第1の電源と上記論理演算部の出力ノードとの間にインバータ接続された第1導電型の絶縁ゲート型電界効果トランジスタおよび第2導電型の絶縁ゲート型電界効果トランジスタにより構成され、当該インバータの入力端子がクロック信号の入力端子に接続され、当該インバータの出力端子から論理演算結果が出力される。
【0015】
また、本発明では、上記クロック信号が第1のレベルに保持されているとき、上記インバータの出力端子が上記第1の電源レベルにプリチャージされ、上記クロック信号が第2のレベルに保持されているとき、上記インバータの出力端子が上記論理演算部の演算結果に応じて、第1の電源レベルに保持されるか、または第2の電源レベルにディスチャージされる。
さらに、上記出力部の出力端子の信号レベルを保持するレベル保持回路を有する
【0016】
本発明によれば、標準しきい値CMOS回路で形成された出力部と低しきい値トランジスタで形成された論理演算部とにより論理回路が構成される。
論理演算部は出力ノードと第2の電源との間に、演算論理に応じて、直列または並列に接続された複数のトランジスタにより構成されている。これらのトランジスタのしきい値電圧が標準値より低く設定されている。
【0017】
論理演算部を構成する各トランジスタのゲートに入力された信号のレベルに応じて、論理演算部の出力ノードと第2の電源が導通または非導通状態に設定される。即ち、入力信号の論理演算の結果に応じて、論理演算部の出力ノードと第2の電源との導通状態が制御される。
【0018】
出力部は、例えば、インバータで構成され、このインバータを構成するトランジスタのしきい値電圧が標準値に設定されている。インバータに入力されたクロック信号が第1のレベル、例えば、第2の電源レベルに保持されているとき、出力部の出力端子が第1の電源レベルにプリチャージされ、クロック信号が第2のレベル、例えば、第1の電源レベルに保持されているとき、論理演算部の演算結果に応じて、出力部の出力端子が第1の電源レベルまたは第2の電源レベルに保持される。
これにより、論理回路のチップサイズの増大を回避でき、低しきい値電圧トランジスタにおけるリーク電流による消費電力化の増加を防止でき、論理演算の高速化を図れる。
【0019】
【発明の実施の形態】
第1実施形態
図1は本発明に係る論理回路の第1の実施形態を示す回路図である。
図示のように、本実施形態の論理回路は、標準しきい値CMOS出力部10および低しきい値nMOS論理演算部20により構成されている。
【0020】
図1に示すように、標準しきい値CMOS出力部10はpMOSトランジスタMpとnMOSトランジスタMnとにより構成されている。pMOSトランジスタMpの一方の拡散層が電源電圧VCCの供給線に接続され、他方の拡散層がノードND1 に接続されている。nMOSトランジスタMnの一方の拡散層がノードND1 に接続され、他方の拡散層がノードND2 に接続されている。
pMOSトランジスタMpのゲートとnMOSトランジスタMnのゲートがクロック信号φの入力端子に共通に接続され、ノードND1 から論理回路の演算結果を示す信号Sが出力される。
【0021】
低しきい値nMOS論理演算部20はnMOSトランジスタMa,Mb,Mc,MdおよびMeにより構成されている。なお、これらのnMOSトランジスタのしきい値電圧VTHN は標準値より低く設定されている。
【0022】
ノードND2 と接地線との間に、nMOSトランジスタMa,Mb,Mc,Mdが直列に接続され、さらに、これら直列接続されたnMOSトランジスタと並列に、nMOSトランジスタMeが接続されている。即ち、nMOSトランジスタMeの一方の拡散層がノードND2 に接続され、他方の拡散層が接地されている。
また、nMOSトランジスタMa,Mb,Mc,MdおよびMeのゲートがそれぞれ信号A,B,C,DおよびEの入力端子に接続されている。
【0023】
図2はクロック信号φおよび出力信号Sの波形を示す波形図である。以下、図2を参照しつつ、上述した構成を有する論理回路の動作について説明する。
クロック信号φがローレベルに保持されているとき、図1に示すように、インバータを構成するnMOSトランジスタMnが非導通状態に保持され、pMOSトランジスタMpが導通状態に保持されているので、ノードND1 が電源電圧VCCレベルまでチャージされ、出力信号Sが電源電圧VCCレベルに保持される。
【0024】
低しきい値nMOS論理演算部20において、nMOSトランジスタMa,Mb,Mc,MdおよびMeのゲートに入力された入力信号A,B,C,DおよびEのレベルに応じて、これらのnMOSトランジスタの導通状態が制御される。例えば、ゲートにハイレベルの信号が入力されたnMOSトランジスタが導通状態に設定され、ゲートにローレベルの信号が入力されたnMOSトランジスタが非導通状態に設定される。
【0025】
nMOSトランジスタMa,Mb,Mc,MdおよびMeの接続状態により論理演算の結果が決定される。本実施形態においては、図示の論理演算部20により、式(1)に示す演算結果Xが得られる。演算結果Xに応じて、ノードND2 と接地線との接続状態が決定される。
例えば、入力信号A,B,C,DおよびEのレベルに応じて、演算結果Xが“1”の場合、ノードND2 と接地線が非導通状態に設定され、演算結果Xが“0”の場合、ノードND2 と接地線が導通状態に設定されている。
【0026】
次いで、クロック信号φがローレベルからハイレベルに切り換えられた後、インバータを構成するpMOSトランジスタMpが非導通状態に切り換えられ、nMOSトランジスタMnが導通状態に切り換えられる。これにより、インバータの出力端子、即ちノードND1 のレベルが低しきい値nMOS論理演算部20の演算結果Xに応じて設定される。
【0027】
例えば、論理演算部20の演算結果Xが“1”となり、論理演算部20のノードND2 と接地線が非導通状態に設定された場合、ノードND1 が電源電圧VCCレベルに保持されたままで、即ち、ハイレベルの信号Sが出力される。
一方、論理演算部20の演算結果Xが“0”となり、論理演算部20のノードND2 と接地線が導通状態に設定された場合、ノードND1 がディスチャージされ、ローレベルの信号Sが出力される。
【0028】
上述したように、出力信号Sが次式により求められる。
【数2】
【0029】
以上説明したように、クロック信号φがローレベルに保持されたとき、インバータの出力ノードND1 がプリチャージされ、出力信号Sがハイレベルに保持される。そして、クロック信号φがハイレベルに切り換えられた後、論理演算部20の演算結果Xに応じて、出力信号Sのレベルが設定される。
【0030】
論理演算部20を構成する各nMOSトランジスタMa,Mb,Mc,MdおよびMeのしきい値電圧VTHN が標準値より低く設定されているので、高速動作が実現できる。
一方、標準しきい値CMOS出力部10を構成するpMOSトランジスタMpおよびnMOSトランジスタMnのしきい値電圧が標準値に設定されているので、低しきい値nMOSトランジスタによるサブスレッショルドリーク電流の発生が防止できる。
これにより、高速な論理演算を実現でき、かつ、リーク電力による消費電力の増加を防止できる。さらに、論理演算部20を構成するトランジスタのサイズを大きく形成する必要がなく、チップサイズの増加を回避できる。
【0031】
以上説明したように、本実施形態によれば、標準しきい値CMOS出力部10および低しきい値nMOS論理演算部20により論理回路を構成し、クロック信号φがローレベルに保持されているとき、出力ノードND1 を電源電圧VCCレベルにプリチャージし、クロック信号φがローレベルからハイレベルに切り換えられた後、低しきい値nMOS論理演算部20の演算結果Xに応じて、演算結果Xが“1”のとき、出力ノードND1 をハイレベルに保持し、演算結果が“0”のとき、出力ノードND1 をディスチャージし、ローレベルに保持するので、高速な論理演算を実現でき、かつ、サブスレッショルドリーク電流による消費電力の増加を防止でき、論理回路のチップサイズの増加を回避できる。
【0032】
第2実施形態
図3は本発明に係る論理回路の第2の実施形態を示す回路図である。
図3に示すように、本第2の実施形態は標準しきい値CMOS出力部10、低しきい値nMOS論理演算部20およびバスホルダー30とにより構成されている。
【0033】
標準しきい値CMOS出力部10および低しきい値nMOS論理演算部20は図1に示す第1の実施形態と同様な構成を有するので、ここで、これらの構成部分について説明を省略する。
【0034】
本実施形態は信号Sの出力端子にバスホルダー30が接続されたことで図1に示す第1の実施形態と異なる。以下、バスホルダー30の動作についてのみ説明し、第1の実施形態と同様な部分については、説明を省略する。
【0035】
バスホルダー30は、例えば、図3に示すように、直列に接続された二つのインバータINV1 ,INV2 により構成されている。
インバータINV1 の入力端子が信号Sの出力端子に接続され、インバータINV1 の出力端子がインバータINV2 の入力端子に接続され、インバータINV2 の出力端子が信号Sの出力端子に接続されている。
【0036】
このように構成されたバスホルダー30により、論理回路により出力された信号Sのレベルが保持され、信号Sの出力期間において、安定性の向上を図れる。例えば、標準しきい値CMOS出力部10において、出力時、即ちクロック信号φがハイレベルに保持されているとき、pMOSトランジスタMpが非導通状態、nMOSトランジスタMnが導通状態に設定され、低しきい値nMOS論理演算部20の漂遊容量(Stray Capacitor )の問題が解決できる。
【0037】
以上説明したように、本実施形態によれば、標準しきい値CMOS出力部10および低しきい値nMOS論理演算部20により構成された論理回路の出力端子にバスホルダー30を接続することにより、論理演算の高速化および低消費電力化を図れ、さらに信号Sの出力期間の安定性の向上を実現できる。
【0038】
【発明の効果】
以上説明したように、本発明の論理回路によれば、チップサイズの増大を回避でき、低消費電力化および論理演算の高速化を図れる。さらに、出力信号の安定性の向上を図れる利点がある。
【図面の簡単な説明】
【図1】本発明に係る論理回路の第1の実施形態を示す回路図である。
【図2】図1に示す論理回路のタイミングチャートである。
【図3】本発明に係る論理回路の第2の実施形態を示す回路図である。
【図4】従来の論理回路の一例を示す回路図である。
【符号の説明】
10…標準しきい値CMOS出力部、20…低しきい値nMOS論理演算部、30…バスホルダー、Mp…pMOSトランジスタ、Mn…nMOSトランジスタ、Ma,Mb,Mc,Md,Me…低しきい値電圧nMOSトランジスタ、VCC…電源電圧、GND…接地電位。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a logic circuit composed of a standard threshold MOS transistor and a low threshold MOS transistor.
[0002]
[Prior art]
For example, as shown in FIG. 4, a general dynamic logic circuit is composed of an output section constituted by inverter-connected pMOS transistors Mp and nMOS transistors Mn, and nMOS transistors Na, Nb, Nc, Nd and Ne. And a logical operation unit.
[0003]
As shown in FIG. 4, the gates of the pMOS transistor Mp and the nMOS transistor Mn constituting the inverter are commonly connected to the input terminal of the clock signal φ, and the node ND 1 serving as the output terminal of the inverter is connected to the output terminal of the logic circuit. Has been.
One diffusion layer of the pMOS transistor Mp is connected to the supply line of the power supply voltage V CC , the other diffusion layer is connected to the node ND 1 , one diffusion layer of the nMOS transistor Mn is connected to the node ND 1 , diffusion layer is connected to the node ND 2.
[0004]
Between the node ND 2 and the ground line, nMOS transistors Na, Nb, Nc, Nd are connected in series, and an nMOS transistor Ne is connected in parallel with the nMOS transistors connected in series. That is, one diffusion layer of the nMOS transistor Ne is connected to the node ND 2 and the other diffusion layer is grounded.
The gates of the nMOS transistors Na, Nb, Nc, Nd and Ne are connected to the input terminals of signals A, B, C, D and E, respectively.
[0005]
In the logic circuit thus configured, when the clock signal φ is held at a low level, for example, the ground potential GND, the pMOS transistor Mp constituting the inverter is held in the conductive state, and the node ND 1 is connected to the power supply voltage V Precharged to CC level.
[0006]
When the clock signal φ is held at a high level, for example, the power supply voltage V CC level, the level of the output terminal is set according to the calculation result of the logic operation unit.
In the logic circuit shown in FIG. 4, the arithmetic processing shown in the following equation is performed on the input signals A, B, C, D and E.
[Expression 1]
[0007]
Here, the high level is set to logic “1”, and the low level is set to logic “0”. When clock signal φ is held at a high level, node ND 2 is set to a level corresponding to operation result X.
For example, when the calculation result X is “1” according to the levels of the input signals A, B, C, D, and E, the node ND 2 and the ground line are set in a non-conductive state. When the clock signal φ is held at a high level, the pMOS transistor Mp is held in a non-conductive state and the nMOS transistor Mn is held in a conductive state, so that the precharged node ND 1 is held at a high level, The output signal S becomes high level.
[0008]
On the other hand, when the calculation result is “0” according to the levels of the input signals A, B, C, D and E, the node ND 2 and the ground line are in a conductive state, and the clock signal φ is held at the high level. Since the pMOS transistor Mp is held in the non-conductive state and the nMOS transistor Mn is held in the conductive state, the precharged node ND 1 is discharged and the output signal S is set to the low level.
[0009]
Thus, the signal S indicating the result of the logical operation of these signals is output in accordance with the levels of the input signals A, B, C, D and E.
[0010]
[Problems to be solved by the invention]
By the way, in the above-described conventional logic circuit, when performing a complex logic operation, the logic operation section is multistage and it is difficult to increase the speed. In order to solve this, the transistor sizes of the nMOS transistors Na, Nb, Nc, Nd and Ne constituting the logic operation unit, for example, the channel width W is set large, and the pMOS transistor Mp and nMOS transistor Mn constituting the inverter are further set. However, there is a problem that the power consumption of the logic circuit is increased and the chip size is further increased.
[0011]
The present invention has been made in view of such circumstances, and an object of the present invention is to provide a logic circuit capable of avoiding an increase in chip size and reducing power consumption and speed.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a logic circuit that outputs a signal of a first or second power supply level according to an input signal level, wherein a plurality of threshold voltages are set lower than a standard value. The gate electrodes of the transistors are connected to different input signal terminals, and according to these input signal levels, the logic operation unit for holding the output node and the second power supply in a conductive or non-conductive state, and the first connected between the power supply and the logic operation of the output node, in accordance with the conduction state between said output node and said second power supply, that having a output unit for holding the output terminal to a predetermined level.
[0013]
According to the present invention, the output section includes a first conductivity type insulated gate field effect transistor and a second conductivity type insulated gate which are inverter-connected between the first power source and the output node of the logic operation section. The input terminal of the inverter is connected to the input terminal of the clock signal, and the logical operation result is output from the output terminal of the inverter.
[0015]
In the present invention, when the clock signal is held at the first level, the output terminal of the inverter is precharged to the first power supply level, and the clock signal is held at the second level. The output terminal of the inverter is held at the first power supply level or discharged to the second power supply level according to the calculation result of the logic operation unit.
And a level holding circuit for holding the signal level of the output terminal of the output unit.
According to the present invention, a logic circuit is constituted by an output section formed of a standard threshold CMOS circuit and a logic operation section formed of a low threshold transistor.
The logic operation unit is composed of a plurality of transistors connected in series or in parallel between the output node and the second power supply according to the operation logic. The threshold voltages of these transistors are set lower than the standard value.
[0017]
The output node of the logic operation unit and the second power supply are set to a conductive or non-conductive state in accordance with the level of the signal input to the gate of each transistor constituting the logical operation unit. That is, the conduction state between the output node of the logic operation unit and the second power supply is controlled according to the result of the logic operation of the input signal.
[0018]
The output unit is composed of, for example, an inverter, and the threshold voltage of the transistor constituting the inverter is set to a standard value. When the clock signal input to the inverter is held at a first level, for example, the second power level, the output terminal of the output unit is precharged to the first power level, and the clock signal is set to the second level. For example, when held at the first power supply level, the output terminal of the output unit is held at the first power supply level or the second power supply level according to the calculation result of the logic operation unit.
As a result, an increase in the chip size of the logic circuit can be avoided, an increase in power consumption due to a leakage current in the low threshold voltage transistor can be prevented, and a logic operation can be speeded up.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
First Embodiment FIG. 1 is a circuit diagram showing a first embodiment of a logic circuit according to the present invention.
As shown in the figure, the logic circuit of this embodiment is composed of a standard threshold
[0020]
As shown in FIG. 1, the standard threshold value
The gate of the pMOS transistor Mp and the gate of the nMOS transistor Mn are commonly connected to the input terminal of the clock signal φ, and a signal S indicating the operation result of the logic circuit is output from the node ND 1 .
[0021]
The low threshold nMOS
[0022]
Between the node ND 2 and the ground line, nMOS transistors Ma, Mb, Mc, Md are connected in series, and an nMOS transistor Me is connected in parallel with the nMOS transistors connected in series. That is, one diffusion layer of the nMOS transistor Me is connected to the node ND 2 and the other diffusion layer is grounded.
The gates of the nMOS transistors Ma, Mb, Mc, Md and Me are connected to the input terminals of the signals A, B, C, D and E, respectively.
[0023]
FIG. 2 is a waveform diagram showing waveforms of the clock signal φ and the output signal S. Hereinafter, the operation of the logic circuit having the above-described configuration will be described with reference to FIG.
When the clock signal φ is held at the low level, as shown in FIG. 1, since the nMOS transistor Mn constituting the inverter is held in the non-conductive state and the pMOS transistor Mp is held in the conductive state, the node ND 1 is charged to the power supply voltage V CC level, and the output signal S is held at the power supply voltage V CC level.
[0024]
In the low-threshold nMOS
[0025]
The result of the logical operation is determined by the connection state of the nMOS transistors Ma, Mb, Mc, Md, and Me. In the present embodiment, the calculation result X shown in Expression (1) is obtained by the illustrated
For example, when the calculation result X is “1” according to the levels of the input signals A, B, C, D, and E, the node ND 2 and the ground line are set in a non-conductive state, and the calculation result X is “0”. for the node ND 2 and the ground line is set to the conductive state.
[0026]
Next, after the clock signal φ is switched from the low level to the high level, the pMOS transistor Mp constituting the inverter is switched to the non-conductive state, and the nMOS transistor Mn is switched to the conductive state. Thereby, the level of the output terminal of the inverter, that is, the level of the node ND 1 is set according to the calculation result X of the low threshold value nMOS
[0027]
For example, when the operation result X of the
On the other hand, when the operation result X of the
[0028]
As described above, the output signal S is obtained by the following equation.
[Expression 2]
[0029]
As described above, when the clock signal φ is held at the low level, the output node ND 1 of the inverter is precharged and the output signal S is held at the high level. Then, after the clock signal φ is switched to the high level, the level of the output signal S is set according to the operation result X of the
[0030]
Since the threshold voltage V THN of each of the nMOS transistors Ma, Mb, Mc, Md, and Me constituting the
On the other hand, since the threshold voltages of the pMOS transistor Mp and the nMOS transistor Mn constituting the standard threshold value
As a result, high-speed logic operations can be realized, and an increase in power consumption due to leakage power can be prevented. Furthermore, it is not necessary to increase the size of the transistors constituting the
[0031]
As described above, according to this embodiment, when the logic circuit is configured by the standard threshold value
[0032]
Second Embodiment FIG. 3 is a circuit diagram showing a second embodiment of the logic circuit according to the present invention.
As shown in FIG. 3, the second embodiment includes a standard threshold value
[0033]
Since the standard threshold value
[0034]
This embodiment differs from the first embodiment shown in FIG. 1 in that the
[0035]
For example, as shown in FIG. 3, the
Input terminal of the inverter INV 1 is connected to the output terminal of the signal S, the output terminal of the inverter INV 1 is connected to an input terminal of the inverter INV 2, the output terminal of the inverter INV 2 are connected to the output terminal of the signal S .
[0036]
The level of the signal S output from the logic circuit is held by the
[0037]
As described above, according to the present embodiment, by connecting the
[0038]
【The invention's effect】
As described above, according to the logic circuit of the present invention, an increase in chip size can be avoided, and low power consumption and high speed logic operation can be achieved. Furthermore, there is an advantage that the stability of the output signal can be improved.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of a logic circuit according to the present invention.
FIG. 2 is a timing chart of the logic circuit shown in FIG.
FIG. 3 is a circuit diagram showing a second embodiment of a logic circuit according to the present invention.
FIG. 4 is a circuit diagram showing an example of a conventional logic circuit.
[Explanation of symbols]
DESCRIPTION OF
Claims (3)
しきい値電圧が標準値より低く設定された複数のトランジスタのゲート電極がそれぞれ異なる入力信号端子に接続され、これらの入力信号レベルに応じて、出力ノードと上記第2の電源を導通または非導通状態に保持する論理演算部と、
上記第1の電源と上記論理演算部の出力ノードとの間に接続され、当該出力ノードと上記第2の電源との導通状態に応じて、出力端子を所定のレベルに保持する出力部と、を有し、
上記出力部は上記第1の電源と上記論理演算部の出力ノードとの間にインバータ接続された第1導電型の絶縁ゲート型電界効果トランジスタおよび第2導電型の絶縁ゲート型電界効果トランジスタにより構成され、当該インバータの入力端子がクロック信号の入力端子に接続され、当該インバータの出力端子から論理演算結果が出力される
論理回路。A logic circuit that outputs a signal of a first or second power supply level according to an input signal level,
The gate electrodes of a plurality of transistors whose threshold voltages are set lower than the standard value are connected to different input signal terminals, and the output node and the second power supply are turned on or off according to the input signal levels. A logical operation unit to maintain the state,
An output unit connected between the first power source and the output node of the logic operation unit, and holding the output terminal at a predetermined level in accordance with a conduction state between the output node and the second power source; Have
The output unit is constituted by a first conductivity type insulated gate field effect transistor and a second conductivity type insulated gate field effect transistor which are inverter-connected between the first power source and the output node of the logic operation unit. A logic circuit in which the input terminal of the inverter is connected to the input terminal of the clock signal, and the logical operation result is output from the output terminal of the inverter.
請求項1記載の論理回路。When the clock signal is held at the first level, the output terminal of the inverter is precharged to the first power supply level, and when the clock signal is held at the second level, The logic circuit according to claim 1, wherein the output terminal is held at the first power supply level or the second power supply level according to a calculation result of the logic operation unit.
請求項1または2記載の論理回路。It has a level holding circuit for holding a signal level of the output terminal of the upper Symbol output unit
The logic circuit according to claim 1 or 2 .
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