JP3761815B2

JP3761815B2 - フラッシュｅｅｐｒｏｍのプログラミングおよび過剰消去訂正モードにおけるビット線漏れ電流を消滅させる回路の実現

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Publication number: JP3761815B2
Application number: JP2001517390A
Authority: JP
Inventors: ビル，コリン; ハダッド，サミール・エス; スゥ，ジョナサン・シィ−チャン; チャン，ベイ−ハン
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1999-08-13
Filing date: 2000-08-01
Publication date: 2006-03-29
Anticipated expiration: 2020-08-01
Also published as: US6046932A; EP1203378A1; TW476963B; JP2003507834A; CN1174430C; ATE233937T1; WO2001013377A1; DE60001587D1; CN1369096A; EP1203378B1; DE60001587T2; KR100489421B1; KR20030009283A

Description

【０００１】
【技術分野】
本発明は、包括的には超小型集積回路技術に関する。本発明は、より具体的にはプログラマブル半導体メモリに関する。本発明は、さらに具体的には、フラッシュ電気的消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）のプログラミングおよび過剰消去訂正モード中のビット線漏れ電流を消滅させる回路の実現および方法に関する。
【０００２】
【背景技術】
ＵＳ−Ａ−４８９７８１５は、ＥＥＰＲＯＭメモリセルのアレイを含む不揮発性半導体メモリを開示している。このメモリは、前掲の請求項１のプリアンブルの特徴を含む。
超小型フラッシュまたはブロック消去型の電気的消去可能プログラマブル読出専用メモリ（フラッシュＥＥＰＲＯＭ）は、独立してプログラミングおよび読出可能なセルのアレイを含む。各セルのサイズひいてはメモリのサイズを、セルを独立して消去できるようにする選択トランジスタを省いて小型化する。すべてのセルがまとめてブロックとして消去される。
【０００３】
このタイプのメモリは、個別の金属酸化膜半導体（ＭＯＳ）電界効果トランジスタメモリセルを含み、その各々がソース、ドレイン、フローティングゲートおよびコントロールゲートを含み、これらに種々の電圧を印加することにより、セルをバイナリ１もしくは０でプログラミングするまたはすべてのセルをブロックとして消去する。
【０００４】
セルは、行列からなる矩形のアレイ内で接続され、ある行のセルのコントロールゲートは対応するワード線に接続され、ある列のセルのドレインは対応するビット線に接続される。セルのソースはひとつに接続される。この配列はＮＯＲメモリ構成として知られている。
【０００５】
セルのプログラミングは、典型的には９−１０ボルトをコントロールゲートに印加し、５ボルトをドレインに印加し、ソースを接地することで、熱い電子をドレイン空乏領域からフローティングゲートに注入することによって行なう。このプログラミング電圧を取除くと、注入された電子はフローティングゲートで捉えられてここに負電荷が生じ、これがセルのしきい値電圧を約４ボルトを超える値まで引上げる。
【０００６】
セルの読出は、典型的には５ボルトをコントロールゲートに印加し、１ボルトをドレインが接続されたビット線に印加し、ソースを接地し、ビット線電流を検知することによって行なう。セルがプログラミングされておりしきい値電圧が相対的に高い（４ボルト）の場合、ビット線電流はゼロまたは少なくとも相対的に低い。セルがプログラミングされていないまたは消去されている場合、しきい値電圧は相対的に低く（２ボルト）、コントロールゲート電圧はチャネルを増し、ビット線電流は相対的に高くなる。
【０００７】
セルはいくつかの方法で消去できる。ある構成では、典型的には１２ボルトをソースに印加し、コントロールゲートを接地し、ドレインを浮上がらせることによって、セルを消去する。これにより、プログラミング中にフローティングゲートに注入された電子は、ファウラーノルドハイム（Fowler-Nordheim）トンネルよって、薄いトンネル酸化膜を通してフローティングゲートからソースへと除去される。これに代わるものとしては、マイナス１０ボルトのオーダの負電圧をコントロールゲートに印加し、５ボルトをソースに印加し、ドレインを浮上がらせることによって、セルを消去できる。
【０００８】
この従来のフラッシュＥＥＰＲＯＭセル構成における問題は、製造許容誤差のために、セルのいくつかは、他のセルが十分に消去される前に、過剰消去されることである。過剰消去されたセルのフローティングゲートは電子を失い正電荷を帯びる。その結果、過剰消去されたセルは空乏モードトランジスタとして働き、このトランジスタはコントロールゲートに通常の動作電圧を印加してもオフすることができず、後続のプログラミングおよび読出動作中に漏れが生じる。
【０００９】
より具体的には、プログラミングおよび読出動作中、ある行のセルのコントロールゲートに接続された１本のワード線のみが一時ハイにされる一方でこれ以外のワード線は接地される。しかしながら、すべてのセルのドレインに正電圧が印加される。ある非選択セルのしきい値電圧が非常に低い、ゼロ、または負の場合、このセルのソース、チャネルおよびドレインを通して漏れ電流が流れる。
【００１０】
典型的なフラッシュＥＥＰＲＯＭでは、多数の、たとえば５１２のトランジスタメモリセルのドレインが一本のビット線に接続されている。このビット線上のセルのうちかなりの数のセルが背景漏れ電流を引いていれば、このビット線上の総漏れ電流がセルの読出電流を超える可能性がある。その結果、このビット線上のセルの状態を読出すことが不可能になり、メモリは動作不能になる。アレイにおけるビットのしきい値電圧が典型的には電圧分布を形成する。最も消去の程度の低いセルは相対的に高いしきい値電圧Ｖ_TＭＡＸを有するのに対し、最も過剰消去されたセルはゼロまたは負である最低許容値Ｖ_TＭＩＮを有する。しきい値電圧が低いほどかつしきい値電圧分布が広いほど、漏れ電流は大きくなる。したがって、セルの過剰消去を防止し、しきい値電圧分布をできる限り小さな範囲に縮小して、すべてのセルが消去後に２ボルトのオーダという同じ高しきい値電圧を有することが理想的である。
【００１１】
当該技術では、しきい値電圧分布の縮小を、最も過剰消去されたセルをより高いしきい値電圧に再プログラミングするという過剰消去訂正動作を実施することにより行なうことが知られている。この動作により得られるしきい値電圧分布では、すべてのセルが最低許容値を上回るしきい値電圧を有する。一般に、このタイプの過剰消去訂正動作は自動プログラミング妨害（ＡＰＤ）として知られている。
【００１２】
自動プログラミング妨害消去（ＡＰＤＥ）と呼ばれている好ましいＡＰＤ方法は、１９９７年６月２４日に発行され、「OVERERASE CORRECTION FOR FLASH MEMORY WHICH LIMITS OVERERASE AND PREVENTS ERASE VERIFY ERRORS（過剰消去を制限し消去検査誤りを防止するフラッシュメモリのための過剰消去訂正）」と題された、Lee Clevelandへの米国特許第５，６４２，３１１号に開示されている。この方法は、過剰消去されたセルに対し検知を行ないこれにプログラミングパルスを与えてしきい値電圧を許容値に戻すことを含む。
【００１３】
消去パルスを与えた後、まず、行ごとにセル単位で過少消去訂正を行なう。第１の行列位置のセルをアドレス指定し、このセルの消去検査を、４ボルトをコントロールゲート（ワード線）に印加し、１ボルトをドレイン（ビット線）に印加し、ソースを接地し、センスアンプを用いてビット線電流を検知して、このセルのしきい値電圧がある値たとえば２ボルトを上回るかどうかを判断することによって、実施する。このセルが過少消去されている（しきい値電圧が２ボルトを超える）場合、ビット線電流は低い。この場合、セルすべてに消去パルスを与え、第１のセルに対する消去検査を再び行なう。
【００１４】
各消去パルスを与えた後かつ後続の消去検査動作前に、メモリのセルすべてに対して過剰消去訂正を実施する。過剰消去検査は、アレイのビット線に対して順次行なわれる。これは、ワード線を接地し、典型的には１ボルトを印加して第１のビット線をアドレス指定し、ビット線電流を検知することによって行なわれる。この電流が予め定められた値を超えていれば、このビット線に接続されたセルのうち少なくとも１つが過剰消去されており漏れ電流を引いていることになる。その場合は、過剰消去訂正パルスをビット線に与える。これは、約５ボルトを予め定められたたとえば１００μｓという期間ビット線に印加することによって行なわれる。
【００１５】
過剰消去訂正パルスを与えた後、再びビット線検査を行なう。ビット線電流がなおも高く過剰消去されたセルが未だにビット線に接続されていれば、別の過剰消去訂正パルスを与える。この手順を順次すべてのビット線に対して繰返す。この手順は、ビット線電流が読出電流より低い予め定められた値に低下するまで、必要な回数繰返される。次に、上記手順は、第１の行およびこれに続く行の残りのセルに対し、メモリのセルすべてに対する消去検査が行なわれるまで、実施される。
【００１６】
各消去パルス後に過剰消去訂正手順を実施することにより、セルの過剰消去の度合いが減じ、セルの耐久性が向上する。さらに、過剰消去セルの訂正は各消去パルス後に行なわれるため、消去検査中のビット線漏れ電流は減少する。よって、消去検査手順の終了の際、過少消去セルは存在しない。
【００１７】
上記ＡＰＤＥ法は、過剰消去されたセルを除去するのには効果的であるが、以下の点において限界がある。すなわち、セルのソースおよびワード線が過剰消去訂正中は接地されているので、過剰消去されたセルは過剰消去訂正パルスが与えられている間に背景漏れ電流を引く。漏れ電流は、大きな電源を設けることを必要とする。
【００１８】
プロセスパラメータを制御して過剰消去訂正パルスが過少消去セルを生み出さないようにしたとしても、しきい値電圧分布縮小量は本質的に限られている。なぜなら、適切に消去されたセルのしきい値電圧が与えられた過剰消去訂正パルスによりさらに増大しないようにするためのメカニズムがないからである。加えてプログラミング中にも背景漏れ電流は存在し、同様の問題を引き起こす。
【００１９】
上記の問題は、ＥＥＰＲＯＭの特徴サイズの縮小に合わせて電源電圧Ｖ_CCを下げるのに伴ない悪化する。消去されたセルのしきい値電圧を低下させて低いＶ_CCの値に対処するようにしなければならない。その結果、しきい値電圧分布においてより多くのセルが漏れ電流を引くことになる。
【００２０】
Ｖ_CCが十分に低い応用例では、多くのセルが漏れ電流を引くため、消去検査中の総ビット線漏れ電流が、消去されたセルに対応する値を、たとえこの現在検査中のセルが過少消去されている場合でも、超える可能性がある。その結果、消去検査および読出中のセルの状態を判別することができず、メモリは動作不能となる。この問題は、先行技術では未だ解決されておらず、低電圧ＥＥＰＲＯＭの開発を大きく妨げている。
【００２１】
Ｖ_CCの値が低い場合に特に問題となる、もうひとつの望ましくない効果は、Ｖ_CCは、直接ワード線に印加された場合、選択されたセルのチャネルを増して消去中の検査を行なえるようにするには不十分なことである。そのため、チャージポンプを設けてワード線電圧をＶ_CCよりも十分に高い値に引上げて、セルの検査を容易に実施できるようにする。Ｖ_CCの値が３ボルトの場合、典型的に、ワード線電圧はおよそ４−５ボルトの値まで引上げられる。
【００２２】
電圧を、パストランジスタを通してビット線に印加し、個別のビット線選択を行なえるようにする。背景漏れ電流は、チャージポンプに負担をかけ、パストランジスタの電圧降下を増大させる。結果として、セルに印加されるドレイン電圧が低下する。漏れ電流が過剰なためにドレイン電圧が低くなり過ぎると、セルの動作は不安定になり信頼性を失う。
【００２３】
メモリセルを信頼性高くプログラミングするには、セルのドレイン−ソース電圧が４ボルトを超えていなければならない、すなわち、Ｖ_DSが４ボルトよりも大きくなければならない。ビット線の抵抗は有限であるため、ビット線漏れ電流が増大すると、ビット線抵抗の電圧降下が大きくなり、Ｖ_DS電圧が所要の電圧よりも低くなる可能性がある。同じような効果がＡＰＤＥ動作中に生じ得る。
【００２４】
したがって、フラッシュメモリ装置のプログラミングおよびＡＰＤＥ中のビット線漏れ電流を減じるフラッシュメモリ装置および方法が必要である。
【００２５】
【発明の開示】
本発明に従うと、上記およびその他の目的および利点は、フラッシュメモリ装置のプログラミングおよびＡＰＤＥ中のビット線漏れ電流を消滅させる装置および方法によって達成される。このフラッシュメモリ装置は、ｎのＩ／Ｏブロックのアレイに配列されたフラッシュメモリセルを有する。各Ｉ／Ｏブロックはｍの列およびｐの行を備える。データバッファは、各Ｉ／Ｏブロックのビット線に接続される。抵抗器のアレイは、共通アレイソース接続との間に接続され、この抵抗アレイにおいて選択された抵抗器は、プログラミング動作が実施されているのかＡＰＤＥ動作が実施されているのかによって、回路に切換えられる。
【００２６】
本発明の別の局面に従うと、抵抗アレイは各Ｉ／Ｏブロックに対する１組の抵抗器からなる。抵抗器の組は各々、プログラミングモード抵抗器およびＡＰＤＥモード抵抗器を含む。各プログラミングモード抵抗器およびＡＰＤＥモード抵抗器は、スイッチと関連づけられる。
【００２７】
本発明の別の局面に従うと、データバッファは、プログラミングモード抵抗器およびＡＰＤＥモード抵抗器のいずれかを、Ｉ／Ｏブロックにおいて対応するビット線に接続されているメモリセルがプログラミングされているのかＡＰＤＥ動作を受けているのかによって、回路に切換える。
【００２８】
このように、上記の方法および装置により、メモリ装置のプログラミングまたはＡＰＤＥ中のビット線漏れ電流が消滅する。こうして、プログラミングおよびＡＰＤＥ動作の信頼性が高まる。
【００２９】
本発明は、以下の詳細な説明を添付の図面と関連づけて検討すればより良く理解される。当業者にとっては以下の説明から容易に明らかになるであろうが、本発明の実施例は、本発明を実施する最良モードを表すものとして示され説明されているにすぎない。本発明には他の実施例が可能であり、そのうちいくつかの詳細事項については明らかな種々の局面において変形が可能であることがわかるであろう。これらはすべて本発明の範囲から逸脱するものではない。したがって、図面および詳細な説明は本質的に例示であり限定ではない。
【００３０】
本発明の特性を示すと考えられる新規の特徴は、前掲の特許請求の範囲に記載されている。しかしながら、本発明それ自体だけでなく、好ましい使用モードならびに本発明のさらなる目的および利点は、実施例についての以下の詳細な説明を添付の図面と併せて参照することによって、最もよく理解されるであろう。
【００３１】
【発明を実施するためのモード】
次に、発明者が現在意図する本発明の最良の実施モードを示す、本発明の具体的な実施例について、詳細に述べる。
【００３２】
図１は、フラッシュメモリ装置のセクタ１００の簡単な回路図であり、メモリセルは１６のＩ／Ｏブロックに配列され、各Ｉ／Ｏブロックは１行当り６４のメモリセルと５１２の行とを備える。なお、Ｉ／Ｏブロック数、Ｉ／Ｏブロックにおける１行当りのメモリセル数およびＩ／Ｏブロックの行数は任意であり、本発明はこれ以外のサイズおよびメモリセル配列を含む。
【００３３】
セクタ１００は、Ｉ／ＯブロックであるＩ／ＯＢＬＫ₀１０２、Ｉ／ＯＢＬＫ₁１０４、Ｉ／ＯＢＬＫ₂１０６、Ｉ／ＯＢＬＫ₈１０８、Ｉ／ＯＢＬＫ₉１１０およびＩ／ＯＢＬＫ₁₅１１２といった１６のＩ／Ｏブロックを有する。各Ｉ／Ｏブロックの幅は６４メモリセルに相当し、ある行の各メモリセルのコントロールゲートは、１１４で示される共通のワード線に接続される。ワード線は、ＷＬ₀、ＷＬ₁、ＷＬ₂およびＷＬ₅₁₁で示される。ある列の各メモリセルのドレインはビット線（図示せず）に接続される。よって、各Ｉ／Ｏブロックにはメモリセルの６４の列がありしたがって６４のビット線があることがわかるはずである。Ｉ／Ｏブロックにおける特定の列（またはビット線）が、例として論理１１６、１１８、１２０、１２２、１２４および１２６で示される論理により、選択される。ＤＢ₀１２８、ＤＢ₁１３０、ＤＢ₇１３２、ＤＢ₈１３４、ＤＢ₉１３６およびＤＢ₁₅１３８といったデータバッファは、各Ｉ／Ｏブロック論理を駆動する。データバッファおよび論理の機能について以下で説明する。フラッシュメモリ技術では周知のように、セクタを囲むセクタデコーダ（図示せず）およびこのセクタ内に設けられたセクタデコーダ部１４０がある。セクタデコーダ部１４０の機能は本発明において重要ではないためこれ以上の説明は行なわない。各メモリセルのソースは、１４２によって示される共通アレイソース接続および共通アレイソース接続端子１４４に接続される。フラッシュメモリ技術では周知のように、ワード線デコーダにより、１１４で示されるワード線各々を、特定電圧の印加に対して個別に選択でき、データバッファおよび論理により、各ビット線を、特定電圧の印加に対して個別に選択できる。しかしながら、この共通ソース接続は、個々の列のソースまたは行のソースを選択出来ないようにしている。すなわち、このセクタにおけるすべてのソースには常に同じ電圧が印加されている。たとえば、プログラミングおよびＡＰＤＥ中、共通アレイソース接続１４４は１４６で示される接地に接続されている。
【００３４】
図２は、セクタ１００の一部の詳細な回路図であり、図１に示されたＩ／Ｏブロック１０２および１１２の一部を示している。Ｉ／Ｏブロック０１０２のメモリセルの１つの列の一部が２００で示されており、ここにメモリセル２０２、２０４および２０６が示されている。Ｉ／Ｏブロック１５１１５のメモリセルの１つの列の一部が２０８で示されており、ここにメモリセル２１０、２１２および２１４が示されている。ここで示されているワード線ＷＬ₀はメモリセル２０２および２０８のコントロールゲートを接続し、ここで示されているワード線ＷＬ₁はメモリセル２０４および２１２のコントロールゲートを接続し、ここで示されているワード線ＷＬ₅₁₁はメモリセル２０６および２１４のコントロールゲートを接続している。各ワード線は、Ｉ／ＯＢｌｋ₀からＩ／ＯＢｌｋ₁₅までのＩ／Ｏブロック各々のメモリセルすべてのコントロールゲートに接続されていることがわかるはずである。各Ｉ／Ｏブロックの１つの行には６４のメモリセルがあり１６のＩ／Ｏブロックがあるため、各ワード線に接続されているのは６４×１６＝１０２４のコントロールゲートである。列２００のビット線２１６は、データバッファＤＢ₀および論理回路２１８により選択される。各Ｉ／Ｏブロックについてデータバッファおよび関連の論理回路があり、このデータバッファおよび関連の論理回路は、Ｉ／Ｏブロックの６４のビット線（メモリセルの列）から特定のビット線を選び出す。便宜上、Ｉ／Ｏブロック０およびＩ／Ｏブロック１５各々のメモリセルの列１つのみが示されている。Ｉ／Ｏブロック０の特定のメモリセルを、ワード線デコーダが特定のワード線を選択しデータバッファおよび論理回路２１８が特定のビット線を選択することで、選択できることがわかるであろう。ソースはすべて共通電圧に接続されているため、特定のワード線および特定のビット線を選択することにより、Ｉ／Ｏブロック０の特定のメモリセルが選択される。たとえば、図２に示されるように、図示のワード線ＷＬ₀にはプログラミングまたはＡＰＤＥ電圧が印加され、ビット線２１６が選択され、メモリセル２０２が選択される。同時に、ワード線ＷＬ₀が選択されているため、データバッファおよび論理回路２２２がビット線２２０を選択することにより、列２０８のメモリセル２１０も選択されることになる。ワード線ＷＬ₀が選択されているため、プログラミングといった動作に対し、Ｉ／Ｏブロック０から１５までのブロック各々のビット線を選択できる。たとえば、すべてのメモリセルの消去後、このセクタは、１ワード（１６ビット）を、プログラミングが必要なメモリセルのワード線およびビット線を選択することにより、同時にプログラミングできる。したがって、このワードにおいてわずか１つのメモリセルをプログラミングできる、または、このワードにおいて１６ものメモリセルを同時にプログラミングできる。プログラミングされているメモリセルのビット線各々に電流が流れているため、共通アレイソース接続に流れる総電流は、ワードにおいてプログラミングされているメモリセルの数次第で変化し得る。上記のように、個々のビット線を流れる電流は、プログラミングされているメモリセルを流れるプログラミング電流と、しきい値電圧の低いビット線上のメモリセルからの漏れ電流とを組合わせたものである。漏れ電流が生じる理由は、メモリセルのワード線が接地されていたとしても（０ボルト）、ドレインにはおよそ５ボルトの電圧が印加され、メモリセルのいくつかの低いしきい値電圧がこれらセルからの小さいが有限の漏れ電流を生じさせる可能性があることである。この漏れ電流が引き起こす問題は少なくとも２つある。第１に、プログラミングされているこれらセルからのプログラミング電流がすべての漏れ電流と組み合わさって、大きな電流を必要とし、したがって大きな電源を必要とする。第２に、ビット線の、点線で示した抵抗器２２４の有限抵抗Ｒ_Bitlineのため、漏れ電流によりビット線電流が増大すると、抵抗Ｒ_Bitlineの電圧降下ΔＶ＝Ｒ_Bitline×Ｉ_Bitlineが増す。この増大した電圧降下ΔＶにより生じる問題は、電圧降下ΔＶがドレイン電圧Ｖ_Dを減少させ、そのために、ドレインおよびソース間の電圧Ｖ_DSが減少することである。ドレイン電圧Ｖ_Dは、セルの信頼性あるプログラミングに必要な値（典型的には４ボルト）を下回る可能性がある。電源電圧が３ボルトであるシステムでは、チャージポンプを用いて電源電圧を必要レベルに引上げなければならず、電圧降下ΔＶはさらに重要になる。
【００３５】
図３は、図２に示したような詳細な回路図を示し、ここでは抵抗器３００が先行技術で示されるように共通アレイソース接続１４６および接地間に接続される。抵抗器３００は、プログラミングされていないまたはＡＰＤＥ（過剰消去訂正）が行なわれていないメモリセルからのビット線漏れを防止する役割を果たす。抵抗器３００は、共通アレイソース接続１４６の電圧が接地（０ボルト）を超えるようにする。抵抗器３００の値を選択して、共通アレイソース接続１４６の電圧が「ボディ効果」によってすべてのセルのＶ_tを引上げるのに十分となるようにする。これは、基板接続とセルのソースとの間にバイアス電圧を生じさせて最も漏れやすいセルの電流が消滅させられるようにすることによってなされる。こうして、すべてではないにしてもほとんどのビット線漏れ電流を防ぐ。しかしながら、固定抵抗器は１つしかないため、プログラミングされているワード中のビットの数次第で、ビット線漏れ電流の防止がうまくゆく場合とゆかない場合がある。たとえば、ワード中の１つのビットのみがプログラミングされている場合、（可能性としては１６本あるビット線から）選択されるビット線は１本のみであり、抵抗器３００を流れる電流は、プログラミングされている１ビットを流れるプログラミング電流およびこのビット線に接続された残り５１１のメモリセルからの漏れ電流だけである。これによって、抵抗器３００の電圧降下は、ワードの１６ビットのうち多数のビットがプログラミングされている状況と比較して、相対的に小さくなる。たとえば、１６ビットのうち１４ビットまたは１５ビットがプログラミングされている場合、抵抗器３００を流れる電流は、単一のセルを流れるプログラミング電流の１４または１５倍であり、１４または１５のビット線の残り５１１のメモリセルからの漏れ電流を含むであろう。抵抗器３００の電圧降下の相違は、単独でプログラミングされているセルを流れるプログラミング電流の相違のため、１５倍以上変化する可能性がある。
【００３６】
図４は、図２および３に示したような詳細な回路図を示し、ここでは本発明に従い、抵抗アレイ４００が共通アレイソース接続１４６と接地との間に接続される。抵抗アレイ４００は１６組の抵抗器を有し、代表して第１の組が４０２の点線内に示され第２の組が４０４の点線内に示される。各Ｉ／Ｏブロックに１組の抵抗器が関連づけられているため、フラッシュメモリセクタに３２のＩ／Ｏブロックがあれば３２組の抵抗器がある。抵抗器の組は各々２つの抵抗器からなり、一方の抵抗器はプログラミングモードと関連づけられ第２の抵抗器はＡＰＤＥモードと関連づけられる。例として、抵抗器の組４０２には、プログラミングモードのための第１の抵抗器４０６およびＡＰＤＥモードのための第２の抵抗器４０８がある。同様に、抵抗器の組４０４には、プログラミングモードのための第１の抵抗器４１０およびＡＰＤＥモードのための第２の抵抗器４１２がある。抵抗器の組の各抵抗器には関連するスイッチがある。たとえば、抵抗器の組４０２のプログラミング抵抗器４０６はスイッチ４１４を有し、抵抗器の組４０２のＡＰＤＥ抵抗器４０８にはスイッチ４１６がある。同様に、抵抗器の組４０４におけるプログラミング抵抗器４１０にはスイッチ４１８があり、ＡＰＤＥ抵抗器４１２にはスイッチ４２０がある。抵抗器の組各々の各スイッチは、それぞれのデータバッファおよび論理回路により制御される。たとえば、抵抗器の組４０２におけるスイッチは、Ｉ／Ｏブロック０と関連づけられ、ＤＢ₀および論理２１８により制御される。同様に、抵抗器の組４０４におけるスイッチは、Ｉ／Ｏブロック１５と関連づけられ、ＤＢ₁₅および論理２２２により制御される。
【００３７】
スイッチは、それぞれのＤＢ₀および論理回路によって、データバッファおよび論理回路がプログラミングモードまたはＡＰＤＥモードいずれかに対してビット線を選択したときに、閉じられる。例を挙げると、ＤＢ₀および論理２１８が、Ｉ／Ｏブロック０のビット線を選択してこの選択されたビット線のメモリセルをプログラミングする場合、ＤＢ₀および論理２１８は、スイッチ４１４を閉じ、これによって回路のＰＧＭ₀（Ｉ／Ｏブロック０のプログラミングモード抵抗器）４０６が共通アレイソース接続１４６と接地との間に置かれる。ＤＶ₀および論理２１８が、ＡＰＤＥのためにＩ／Ｏブロック０のビット線を選択する場合、ＤＢ₀および論理２１８は、スイッチ４１６を閉じ、これによって回路のＡＰＤＥ₀（Ｉ／Ｏブロック０のＡＰＤＥモード抵抗器）４０８が共通アレイソース接続１４６と接地との間に置かれる。同様に、ＤＢ₁₅および論理２２２が、Ｉ／Ｏブロック１５のビット線を選択してこの選択されたビット線のメモリセルをプログラミングする場合、ＤＢ₁₅および論理２２２は、スイッチ４１８を閉じ、これによって回路のＰＧＭ₁₅（Ｉ／Ｏブロック１５のプログラミングモード抵抗器）４１０が共通アレイソース接続１４６と接地との間に置かれる。ＤＢ₁₅および論理２２２が、ＡＰＤＥのためにＩ／Ｏブロック１５のビット線を選択する場合、ＤＢ₁₅および論理２２２は、スイッチ４２０を閉じ、これによって、回路のＡＰＤＥ₁₅（Ｉ／Ｏブロック１５のＡＰＤＥモード抵抗器）が共通アレイソース接続１４６と接地との間に置かれる。各Ｉ／Ｏブロックにプログラミングするメモリセルがある場合、プログラミング中共通アレイソース接続１４６および接地間に接続されているプログラミング抵抗器は１６あることがわかるはずである。したがって、プログラミングするメモリセルの数次第で、プログラミング中に共通アレイソース接続１４６および接地間に接続されるプログラミングモード抵抗器は１から１６のうちいずれかである。同様に、ＡＰＤＥ中共通アレイソース接続１４６および接地間に１から１６のＡＰＤＥモード抵抗器が接続されている。したがって、抵抗アレイ４００の電圧降下は、プログラミングされているまたはＡＰＤＥを受けているメモリセルの数次第で増減するように自動調整される。抵抗器が、共通アレイソース接続電圧を、「ボディ効果」を通してすべてのセルのＶ_tを増大させるのに十分な値まで引上げることがわかるであろう。これは、基板接続とセルのソースとの間にバイアス電圧を発生させて最も漏れやすいセルの電流を消滅させることによって行なわれる。
【００３８】
プログラミングモード抵抗器およびＡＰＤＥモード抵抗器の抵抗値は、特定のフラッシュメモリ構成のパラメータおよびしきい値電圧分布から求められる。設計技術者はしきい値電圧分布から求めるであろう。プログラミングおよびＡＰＤＥ中は潜在的な漏れ電流があるであろう。設計技術者はさらに、過少消去されたメモリセルからの漏れ電流を消滅させるには共通アレイソース接続の電圧をどのレベルにすればよいかを求めるであろう。これは直接的な計算で、フラッシュメモリセルの構成が異なれば値は異なるであろう。
【００３９】
図４ではスイッチを機械スイッチとして示しているが、このスイッチはオンチップ回路として製造される電子スイッチであることがわかるはずである。このようなスイッチは当該技術において周知なのでこれ以上の説明は行なわない。
【００４０】
要約すると、本発明は、先行技術の限界を克服し、フラッシュメモリ装置のプログラミングおよびＡＰＤＥ中のビット線漏れ電流を適切にかつより信頼性高く消滅させるという必要性を満たす。上記の方法および装置により、記憶装置のプログラミングまたはＡＰＤＥ中のビット線漏れ電流を消滅させる。これにより、プログラミングおよびＡＰＤＥ動作の信頼性が高まる。
【００４１】
上記本発明の実施例についての記載は、例示および説明を目的としている。これは、完璧や、本発明を開示されたまさにその形態に限定することを意図したものではない。上記の教示から明らかな変形または修正が可能である。この実施例は、本発明の原理およびその実際の応用を最もよく示すものとして選択および説明されており、したがって、当業者は、この発明を意図する特定の用途に適したものとして種々の実施例においてまた種々の変形を施して利用できる。こういった変形および修正はすべて、前掲の請求項が正しく法的にかつ公平に妥当な範囲に応じて解釈されたときに前掲の請求項により定められる範囲内にある。
【図面の簡単な説明】
【図１】図１は、先行技術のフラッシュメモリ装置のセクタの簡単な回路図であり、このメモリ装置は、１６のＩ／Ｏブロック、各Ｉ／Ｏブロックの１行当り６４のメモリセル、５１２の行（ワード線）、および接地電圧で終端をなす共通アレイソース接続を備える。
【図２】図２は、図１に示したフラッシュメモリ装置の一部の詳細な回路図である。
【図３】図３は、図２に示したフラッシュメモリ装置の一部の詳細な回路図であり、共通アレイソース接続が先行技術で周知のように固定抵抗に接続されている。
【図４】図４は、図２に示したフラッシュメモリ装置の一部の詳細な回路図であり、共通アレイソース接続が本発明に従い抵抗アレイに接続されている。

Claims

半導体記憶装置であって、
ｎのＩ／Ｏブロックのアレイに配列されたフラッシュメモリセルを含み、各Ｉ／Ｏブロックはｍの列およびｐの行を備え、さらに、
ビット線に接続された、各列の各フラッシュメモリセルのドレインと、
ワード線に接続された、各行の各フラッシュメモリセルのコントロールゲートと、
共通アレイソース接続に接続された、前記アレイの各フラッシュメモリセルのソースと、
データバッファおよび論理回路装置に接続された、前記ｎのＩ／Ｏブロック各々の各ビット線と、
前記共通アレイソース接続および接地電位間に接続された抵抗アレイとを含み、前記抵抗アレイは、対応するＩ／Ｏブロックへの所定の動作の間に前記共通アレイソース接続と接地電位との間に選択的に接続される各Ｉ／Ｏブロックのための少なくとも１つの抵抗器を備える、半導体記憶装置。
前記抵抗アレイは前記ｎのＩ／Ｏブロック各々について１組の抵抗器をさらに含む、請求項１に記載の半導体記憶装置。
前記ｎのＩ／Ｏブロック各々についての前記１組の抵抗器は、
プログラミングモード抵抗器およびプログラミングモードスイッチと、
自動プログラミング妨害消去（ＡＰＤＥ）モード抵抗器および自動プログラミング妨害消去（ＡＰＤＥ）モードスイッチとを含む、請求項２に記載の半導体記憶装置。
前記ｎのＩ／Ｏブロック各々についてのデータバッファおよび論理回路装置と、対応するＩ／Ｏブロックについてのプログラミングモードスイッチとの間の接続と、
前記ｎのＩ／Ｏブロック各々についてのデータバッファおよび論理回路装置と、対応するＩ／Ｏブロックについての自動プログラミング妨害消去（ＡＰＤＥ）スイッチとの間の接続とをさらに含む、請求項３に記載の半導体記憶装置。
各データバッファおよび論理回路装置にあり、前記データバッファおよび論理回路装置により制御されるビット線のメモリセルのプログラミング中に対応するプログラミングモードスイッチを閉じるスイッチ回路と、
各データバッファおよび論理回路装置にあり、前記データバッファおよび論理回路装置
により制御されるビット線のメモリセルの自動プログラミング妨害消去（ＡＰＤＥ）動作中に対応する自動プログラミング妨害消去（ＡＰＤＥ）モードスイッチを閉じるスイッチ回路とをさらに含む、請求項４に記載の半導体記憶装置。
半導体記憶装置におけるビット線漏れ電流を消滅させる方法であって、フラッシュ記憶装置はｎのＩ／Ｏブロックのアレイに配列されたフラッシュメモリセルを含み、各Ｉ／Ｏブロックはｍの列およびｐの行を備え、前記方法は、
各列の各フラッシュメモリセルのドレインをビット線に接続するステップと、
各行の各フラッシュメモリセルのコントロールゲートをワード線に接続するステップと、
前記アレイの各フラッシュメモリセルのソースを共通アレイソース接続に接続するステップと、
前記ｎのＩ／Ｏブロック各々における各ビット線をデータバッファおよび論理回路装置に接続するステップと、
抵抗アレイを前記共通アレイソース接続および接地電位間に接続するステップとを含み、前記抵抗アレイは、対応するＩ／Ｏブロックへの所定の動作の間に前記共通アレイソース接続と接地電位との間に選択的に接続される各Ｉ／Ｏブロックのための少なくとも１つの抵抗器を備える、半導体記憶装置におけるビット線漏れ電流を消滅させる方法。
前記抵抗アレイを共通アレイソース接続および接地電位間に接続するステップは、前記ｎのＩ／Ｏブロック各々についての１組の抵抗器を前記共通アレイソース接続および接地電位間に接続するステップによって行なわれる、請求項６に記載の方法。
前記ｎのＩ／Ｏブロック各々についての１組の抵抗器を共通アレイソース接続および接地電位間に接続するステップは、
プログラミングモード抵抗器およびプログラミングモードスイッチを前記共通アレイソース接続および接地電位間に接続するステップと、
自動プログラミング妨害消去（ＡＰＤＥ）モード抵抗器および自動プログラミング妨害消去（ＡＰＤＥ）モードスイッチを前記共通アレイソース接続および接地電位間に接続するステップとによって行なわれる、請求項７に記載の方法。
前記ｎのＩ／Ｏブロック各々についてのデータバッファおよび論理回路を、対応するＩ／Ｏブロックについてのプログラミングモードスイッチに接続するステップと、
前記ｎのＩ／Ｏブロック各々についてのデータバッファおよび論理回路を、自動プログラミング妨害消去（ＡＰＤＥ）モードスイッチに接続するステップとをさらに含む、請求項８に記載の方法。
データバッファおよび論理回路装置各々にスイッチ回路を設け、前記データバッファおよび論理回路装置により制御されるビット線におけるメモリセルのプログラミング中に、対応するプログラミングモードスイッチを閉じるステップと、
データバッファおよび論理回路装置各々にスイッチ回路を設け、前記データバッファおよび論理回路装置により制御されるビット線におけるメモリセルの自動プログラミング妨害消去（ＡＰＤＥ）動作中に、対応する自動プログラミング妨害消去（ＡＰＤＥ）モードスイッチを閉じるステップとをさらに含む、請求項９に記載の方法。
メモリセルがプログラミングされているＩ／Ｏブロックに関連するプログラミングモードスイッチを閉じるステップをさらに含む、請求項１０に記載の方法。
メモリセルが自動プログラミング妨害消去（ＡＰＤＥ）モードにあるＩ／Ｏブロックに関連する自動プログラミング妨害消去（ＡＰＤＥ）モードスイッチを閉じるステップをさらに含む、請求項１０に記載の方法。