JP3761479B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、より詳細には電気的特性等の検査を容易にかつ確実に行うことができる半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
シリコンウエハに回路形成して多数個の半導体素子を形成したウエハ体、あるいは、ウエハ状態で再配線パターンあるいは外部接続用の接続端子を形成し、ウエハをダイシングすることによってチップサイズの半導体装置(ウエハレベルパッケージ)を形成するといった場合に、ウエハ状態で個々の半導体素子あるいは半導体装置の良否を検査することが行われている。
このような検査を行う場合、従来は、ウエハ体に形成されている検査用のパッドあるいは半導体装置の接続端子に検査装置のプローブを接触させて検査する方法が一般的である。
【0003】
また、個片に形成した半導体装置の電気的特性等を検査する方法としては、半導体装置の接続端子の配置位置に合わせてプローブピンを配置した検査用のソケットを使用し、検査用のソケットに半導体装置をセットし、プローブピンを半導体装置の接続端子に接触させて検査するといった方法も行われている。
【0004】
【発明が解決しようとする課題】
しかしながら、上記のようにプローブあるいはプローブピンを用いてウエハレベルあるいは単体の半導体装置の特性検査を行う場合、被検査体の検査用のパッドあるいは半導体装置の接続端子の配置間隔がプローブあるいはプローブピンの配置間隔よりも狭くなった場合には検査できなくなる。ウエハ体に形成した半導体素子、あるいはウエハレベルで形成する半導体装置はますます小型になり、検査用パッドあるいは接続端子はますます高密度に配置されるようになってきているから、従来のプローブあるいはプローブピンを用いた検査方法では検査できないという問題が生じている。
【0005】
また、ウエハ体あるいはウエハレベルで形成する半導体装置の場合には、ウエハ全体あるいはウエハ内での一定の領域にわたって検査するから、検査領域内でプローブやプローブピンの高さがばらついていると、検査用のパッドとプローブとの非接触が生じたりして正確な検査ができないといった問題が生じる。
また、従来のようにプローブやプローブピンをパッドに当接させて検査する方法の場合は、プローブやプローブピンに汚れが付着したりしていると精度のよい検査ができないし、プローブやプローブピンが摩耗するという問題もあった。
【0006】
そこで、本発明はこれらの課題を解決すべくなされたものであり、その目的とするところは、ウエハレベルパッケージのように接続端子の配置間隔がきわめて狭い製品の場合でも確実に検査をすることができ、製造も容易で確実な検査が可能な半導体装置およびその製造方法を提供するにある。
【0007】
【課題を解決するための手段】
本発明は、上記目的を達成するため次の構成を備える。
すなわち、半導体装置において、ウエハの電極端子形成面にウエハの電極端子と電気的に接続する接続パッドが設けられ、該接続パッドに基端が接合されて起立した形状に接触端子が設けられ、該接触端子の先端側が、前記接続パッドに接合して設けられたはんだの外面から突出して設けられていることを特徴とする。また、前記接続パッドに接合するはんだが溶融されて球状に形成されていることを特徴とする。
また、前記はんだの外面から外方に突出している接触端子の突出部分が、はんだの外面位置で切り離され、はんだの内部に接触端子の基端部が設けられていることを特徴とする。
また、前記接触端子が、なだらかに湾曲して接続パッド上で起立する形状に設けられていることにより、検査装置のテストパッドに接触端子が押接されやすくなって確実な検査が可能になる。
また、前記接触端子が、ワイヤ材によって形成されていることを特徴とする。なお、上記半導体装置は単体の半導体装置がウエハに多数個配列されたもの、ウエハから単体の半導体装置として個片に分離されたものをともに含む。
【0008】
また、半導体装置の製造方法として、電極端子と電気的に接続する接続パッドが設けられたウエハに対し、前記接続パッドが形成された面を絶縁被膜により被覆し、前記接続パッドが底面に露出する露出穴を設けたレジストパターンを形成する工程と、前記接続パッドのうち少なくとも検査に使用する接続パッドに、基端を前記接続パッドに接合して起立する形状に接触端子を形成する工程と、はんだめっきにより前記露出穴内にはんだを盛り上げる工程と、前記レジストパターンを除去して、前記接続パッドにはんだが接合されるとともに、前記接触端子の先端側が前記はんだの外面から突出して設けられた半導体装置を得ることを特徴とする。
また、接続パッドに接合されたはんだを溶融して、接続パッドに接合しているはんだを球状に形成する工程と、前記球状に形成されたはんだの外面から外方に突出している接触端子の突出部分を切り離す工程と、ウエハを個片に切断して個片の半導体装置を得る工程とを備えることを特徴とする。
【0009】
【発明の実施の形態】
以下、本発明の好適な実施の形態について添付図面にしたがって詳細に説明する。
図1は本発明に係る半導体装置の製造方法を示す説明図である。本実施形態の半導体装置はウエハ状態で実装可能状態にまで形成して提供されるものであるが、図1ではウエハ10に形成した半導体装置の一つの単位部分についての製造工程を示す。図1(a)で、10はウエハ、12はウエハ10の電極端子形成面に形成した接続パッドである。接続パッド12は実装用の外部接続端子を形成する部位として形成したもので、外部接続端子のはんだボールを接合可能とする程度の大きさに形成されている。接続パッド12は再配線パターン等とを介してウエハ10に形成されている電極端子と電気的に接続されるが、その構成等についてはとくに限定されるものではない。11は銅をスパッタリングして形成しためっき給電層である。
【0010】
図1(b)は、次に、ウエハ10の接続パッド12を形成した面を絶縁被膜である感光性レジストにより被覆し、露光および現像して接続パッド12を形成した部位を露出させてレジストパターン14を形成した状態を示す。接続パッド12の表面には、後工程でめっきによりはんだを厚く盛り上げて形成するから、感光性レジストはドライフィルムレジスト等の比較的厚い材料を使用する。なお、レジストパターン14を形成する方法としては、感光性レジストをコーティングする方法、感光性レジストフィルムをラミネートする方法等が使用できる。
【0011】
次に、図1(c)は、各々の接続パッド12上で起立するように接触端子16を形成した状態を示す。接触端子16は半導体装置の特性を検査する検査装置のテストパッドに当接させることにより、テストパッドと電気的に接続させるためのものである。
本実施形態ではボンディングワイヤに金ワイヤを使用し、ワイヤボンディング法によって接触端子16を形成した。すなわち、接続パッド12に金ワイヤの一端をボンディングした後、金ワイヤを上方に引き上げ、引き上げ端を溶断することによって起立した形状に接触端子16を形成することができる。
【0012】
本実施形態では、検査時に接触端子16をテストパッドに押接しやすくするため、接触端子16の先端側を若干湾曲させた形状としている。接触端子16を湾曲形状に形成するには、接続パッド12に金ワイヤをボンディングした後、金ワイヤを操作するキャビラリーを引き上げながら横方向に若干移動させるようにすればよい。これによって、図1(c)に示すように、接続パッドから起立した形状で、かつなだらかに湾曲した形状に形成される。
なお、接続パッド12にワイヤボンディングしやすくするため、接続パッド12の表面にワイヤボンディング性を良好にするパラジウムめっき等の適宜めっきを施すとよい。
【0013】
図1(d)は、接触端子16に弾性を付与するため、接触端子16の表面に剛性めっき18を施した状態を示す。検査時には、接触端子16は検査装置のテストパッドに弾性的に押接される。このため、接触端子16は一定程度の弾性を有している必要がある。本実施形態で使用している金ワイヤは弾性の点で劣るから、ニッケル−コバルトめっき等の剛性めっき18を施して一定の弾性を付与するようにするのがよい。剛性めっき18はめっき給電層11を使用して電解めっきによって形成する。金ワイヤの表面と接続パッド12の表面に剛性めっき18が施される。
【0014】
接触端子16は検査装置のテストパッドに弾性的に押接してテストパッドと接触端子16とを電気的に接続するためのものである。本実施形態で接触端子16を湾曲させて形成しているのは、接触端子16をテストパッドに押接した際に、接触端子16に高さのばらつきがあった場合でも、接触端子16が弾性的に変形してテストパッドに確実に押接されるようにしたものである。したがって、接触端子16は上述した湾曲形状に限らず、側面形状がL字形に屈曲する形状等に形成することももちろん可能である。
【0015】
なお、接触端子16を形成するワイヤ材としては、金ワイヤの他に鉄ワイヤ、銅ワイヤ、白金ワイヤ等を使用することが可能である。ワイヤの材質によっては剛性めっきを施すことなく所要の弾性を得ることができる。また、ワイヤ材にかえて金属薄板をプレス加工あるいはエッチング加工してリード片状に形成したものを接続パッド12に接合して接触端子16とすることもできる。
【0016】
図1(e)は、接続パッド12の露出部分にはんだめっきによりはんだ20を盛り上げて形成した状態を示す。はんだめっきも、めっき給電層11を使用して電解めっきによって行う。上述したように、レジストパターン14はある程度厚く形成し、本実施形態では接触端子16の高さの1/2程度の厚さに形成し、接触端子16の下半部側がはんだ20に埋没するようにしている。
【0017】
図1(f)は、はんだめっきを施した後、レジストパターン14を除去し、レジストパターン14によって被覆されていた部位のめっき給電層11をエッチングして除去した状態を示す。ウエハ10の接続パッド12にはんだ20が盛り上げ形状に形成され、接触端子16の基端が接続パッド12に接合され、接触端子16の先端側がはんだ20から外方に突出した形態となる。接続パッド12はウエハ10の電極端子に電気的に接続され、接触端子16はウエハの電極端子と電気的に接続されている。なお、本明細書において半導体装置という場合は、ウエハ状態で多数個の半導体装置が形成されたものと、ウエハから個片に形成された半導体装置をともに意味するものとする。
【0018】
本実施形態では図1(f)に示す状態で半導体装置の特性を検査する。この検査対象の半導体装置は、ウエハに多数個の半導体装置が形成されているウエハ状態となっているものである。
図2に半導体装置を検査する方法を示す。同図で30が半導体装置の特性の検査に使用するテストカードである。テストカード30には半導体装置に形成されている接触端子16と同一の平面配置にテストパッド32が形成されており、テストカード30を半導体装置に位置合わせし、テストパッド32を半導体装置の接触端子16に対向させて押接することにより、半導体装置と検査装置とを電気的に接続して半導体装置の特性を検査することができる。テストカード30には個々のテストパッド32と検査装置とを電気的に接続する配線パターンが形成されており、テストパッド32を接触端子16に押接することによって半導体装置と検査装置とが電気的に接続する。
【0019】
図3(a)は、半導体装置の各々の接続パッド12に形成されているはんだ20と接触端子16の平面配置を示す。この半導体装置は接触端子16が縦横方向に一定間隔で整列して配置されている。なお、図では単体の半導体装置について示すが、検査対象品は半導体装置がウエハに多数個形成されているウエハ状態のものである。
図3(b)は、上記半導体装置を検査するテストカード30の平面図であり、接触端子16の先端位置と同一の配置でテストパッド32が形成されていることを示す。なお、図3(b)においても、テストカード30は半導体装置の単体についてのテストパッド32の配置を示すが、実際のテストカード30は被検査品のウエハの大きさに合わせて形成し、個々の半導体装置の配置に合わせてテストパッド32を形成したものである。
【0020】
テストカード30に形成されるテストパッド32は、図2に示すように、接触端子16がテストパッド32に押接されやすくするため接触端子16が押接される面を平坦面に形成する。前述したように、テストカード30にはテストパッド32とともにテストパッド32と検査装置とを電気的に接続するための配線パターンが設けられる。テストパッド32と配線パターンを備えるテストカード30は、たとえば、片面に銅箔を貼り付けた片面銅張り基板を使用し、銅箔を所要のパターンにエッチングすることによって得られる。テストパッド32と所要の配線パターンを形成した後、基板の片面をテストパッド32のみを露出させるようにソルダーレジスト等の保護膜によって被覆するとよい。
【0021】
従来の配線基板を製造する方法、たとえばフォトリソグラフィー法等を利用すれば、テストパッド32と所要の配線パターンはきわめて微細なパターンに形成することができるから、半導体装置に形成される接触端子16の配置間隔がきわめて狭くなったような場合でも、接触端子16の配置に合わせてテストパッド32を形成することは容易である。また、テストパッド32の配置等を製品に合わせて任意に設定することも容易であり、いろいろな製品に合わせてテストカード30を形成することができる。また、テストカード30を形成する場合は、従来の配線基板を形成する方法、装置が利用できるから製造コストの点においても有利である。
なお、本実施形態ではウエハ状態で半導体装置を検査する場合について説明したが、ウエハをダイシングして個片の半導体装置とした状態でも、上述した方法とまったく同様にテストカード30を使用して検査することができる。
【0022】
本実施形態の半導体装置は、半導体装置自体にあらかじめ検査用の接触端子16を設けたことが特徴である。このように半導体装置自体に検査用の接触端子16を設ける構成とした場合は、接続パッド12の配置間隔が従来のプローブあるいはプローブピンによっては検査できない程度に狭くなっても検査装置のテストカード30を利用することで確実にテストすることが可能になるという利点がある。
また、接触端子16自体に弾性を付与することで、検査時に接触端子16が弾性変形し、接触端子16の高さにばらつきがあったような場合でもテストパッド32に確実に押接され、的確な検査が可能になるという利点がある。
【0023】
また、従来はプローブあるいはプローブピンを検査のつど被検査体に押接して検査するため、プローブあるいはプローブピンが汚れて適格な検査ができないといった問題があるが、本実施形態の半導体装置の場合は接触端子16が被検査体側に設けられているから、接触端子16が汚れたり、摩耗するといった問題が生じない。この場合、接触端子16が押接されるテストカード30のテストパッド32については汚れ、あるいは摩耗といった問題が生じ得るが、テストパッド32はプローブ等にくらべて汚れにくく、また摩耗しにくいし、テストパッド32が汚れたりした場合にはテストカード30を交換して対処することができるという利点がある。
【0024】
半導体装置に形成した接触端子16は検査用として設けたものであり、検査終了後は接触端子16の不要部を除去して、実装可能な半導体装置とする。
図4は、検査終了後の半導体装置を実装用の半導体装置に形成する工程を示す。図4(a)は、図1(f)の状態の半導体装置の状態ではんだ20を溶融して各々の接続パッド12にボール状にはんだ20aを形成した状態を示す。図1(f)に示す状態ではんだ20が溶融する温度まで加熱することにより、はんだ20は表面張力によって図4(a)に示すような球状となる。
次いで、はんだ20aから外方に突出している接触端子16の突出部分をはんだ20aの外面位置で切断し、図4(b)に示すように、球状に形成されたはんだ20aの内部に接触端子16の基端部であるワイヤ片16aが残るようにする。図4(b)に示す状態が半導体装置として実装基板に実装可能となった状態である。
【0025】
なお、半導体装置の特性を検査する場合、はんだ20を溶融して、図4(a)に示すように、はんだを球状に形成した状態で図2と同様にテストカード30を用いて検査することももちろん可能である。
ウエハ状態で上述したはんだ20を球状にするといった加工を行ってきた場合は、ウエハを個片にダイシングすることによって単体の半導体装置を得ることができる。
【0026】
図5は、単体に分割された半導体装置を実装基板40に実装した様子を示す。半導体装置のはんだ20aと実装基板40の接続電極42とを位置合わせし、はんだリフローによりはんだ20aを溶融して半導体装置を実装基板40に実装することができる。実装基板40の接続電極42に、あらかじめはんだペーストを塗布しておき、半導体装置を実装基板40に位置合わせして搭載し、はんだリフローしてもよい。半導体装置の接続パッド12ははんだ20aを介して実装基板40の接続電極42と電気的に接続して実装される。
【0027】
本実施形態の半導体装置の場合は、各々の接続パッド12にワイヤ片16aが起立した形状で取り付けられているから、半導体装置を実装基板40に実装した際にワイヤ片16aがスタンドオフとして作用し、実装基板40から離間して半導体装置が実装されるようになる。ワイヤ片16aによって実装基板40から半導体装置を離間させるようにすると、接続電極42と半導体装置の接続パッド12とが確実にはんだ接続されるようになる。このように、本実施形態の半導体装置は、実装基板への実装信頼性の良好な製品になるという利点がある。
【0028】
なお、上記実施形態の半導体装置では半導体装置の接続パッド12のすべてに接触端子16を形成したが、接触端子16は半導体装置の検査を目的として形成するものであるから、接触端子16は少なくとも半導体装置を検査する際に使用する接続パッド12に設ければよい。図6(a)は、半導体装置の他の実施形態の構成を示すもので、接続パッド12aについては検査用端子として使用しないことから接触端子16を接合せずはんだ20のみを盛り上げ、接続パッド12bは検査用端子としてのみ使用することからはんだ20を付着させない構成としたものである。図6(b)は、図6(a)に示す状態ではんだ20を溶融して球状とし、はんだ20から突出している接触端子16の突出部分を切断して除去した状態を示す。接続パッド12bは実装用の端子として使用されないことから、接触端子16全体を除去している。
【0029】
【発明の効果】
本発明に係る半導体装置によれば、上述したように、接続パッドに接触端子を形成したことにより、検査時には接触端子をプローブとして半導体装置の特性検査等を行うことができ、接続パッドの配置間隔がきわめて狭くなったような場合でも的確な検査を行うことが可能になる。半導体装置の接続パッドに接触端子を形成する構成としたことで、検査装置のテストパッド等の構成が容易になり、従来のような検査装置のプローブやプローブピンが汚れたり摩耗したりするといった問題を解消することができる。また、本発明に係る半導体装置の製造方法によれば、検査用の接触端子を備えた半導体装置を容易にかつ確実に製造することが可能になる。
【図面の簡単な説明】
【図1】本発明に係る半導体装置の製造方法を示す説明図である。
【図2】半導体装置を検査する方法を示す説明図である。
【図3】半導体装置とテストカードの平面図である。
【図4】半導体装置の製造方法を示す説明図である。
【図5】半導体装置を実装した状態の説明図である。
【図6】半導体装置の他の構成例を示す説明図である。
【符号の説明】
10 ウエハ
11 めっき給電層
12、12a、12b 接続パッド
14 レジストパターン
16 接触端子
16a ワイヤ片
18 剛性めっき
20、20a はんだ
30 テストカード
32 テストパッド
40 実装基板
42 接続電極
Claims (7)
- ウエハの電極端子形成面にウエハの電極端子と電気的に接続する接続パッドが設けられ、
該接続パッドに基端が接合されて起立した形状に接触端子が設けられ、
該接触端子の先端側が、前記接続パッドに接合して設けられたはんだの外面から突出して設けられていることを特徴とする半導体装置。 - 接続パッドに接合するはんだが溶融されて球状に形成されていることを特徴とする請求項1記載の半導体装置。
- はんだの外面から外方に突出している接触端子の突出部分が、はんだの外面位置で切り離され、はんだの内部に接触端子の基端部が設けられていることを特徴とする請求項1または2記載の半導体装置。
- 接触端子が、なだらかに湾曲して接続パッド上で起立する形状に設けられていることを特徴とする請求項1、2または3記載の半導体装置。
- 接触端子が、ワイヤ材によって形成されていることを特徴とする請求項1〜4のいずれか一項記載の半導体装置。
- 電極端子と電気的に接続する接続パッドが設けられたウエハに対し、前記接続パッドが形成された面を絶縁被膜により被覆し、前記接続パッドが底面に露出する露出穴を設けたレジストパターンを形成する工程と、
前記接続パッドのうち少なくとも検査に使用する接続パッドに、基端を前記接続パッドに接合して起立する形状に接触端子を形成する工程と、
はんだめっきにより前記露出穴内にはんだを盛り上げる工程と、
前記レジストパターンを除去して、前記接続パッドにはんだが接合されるとともに、前記接触端子の先端側が前記はんだの外面から突出して設けられた半導体装置を得ることを特徴とする半導体装置の製造方法。 - 接続パッドに接合されたはんだを溶融して、接続パッドに接合しているはんだを球状に形成する工程と、
前記球状に形成されたはんだの外面から外方に突出している接触端子の突出部分を切り離す工程と、
ウエハを個片に切断して個片の半導体装置を得る工程とを備えることを特徴とする請求項6記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002080708A JP3761479B2 (ja) | 2002-03-22 | 2002-03-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002080708A JP3761479B2 (ja) | 2002-03-22 | 2002-03-22 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003282656A JP2003282656A (ja) | 2003-10-03 |
JP3761479B2 true JP3761479B2 (ja) | 2006-03-29 |
Family
ID=29229635
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002080708A Expired - Fee Related JP3761479B2 (ja) | 2002-03-22 | 2002-03-22 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3761479B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7683492B2 (en) | 2004-07-26 | 2010-03-23 | System Fabrication Technologies, Inc. | Semiconductor device |
KR100741697B1 (ko) | 2005-10-28 | 2007-07-23 | 주식회사 파이컴 | 프로브 카드 및 그 제조 방법 |
KR20130072544A (ko) * | 2011-12-22 | 2013-07-02 | 삼성전기주식회사 | 프로브 카드 및 그 제조방법 |
CN116994962B (zh) * | 2023-09-25 | 2023-11-28 | 四川遂宁市利普芯微电子有限公司 | 一种芯片封装方法和封装结构 |
-
2002
- 2002-03-22 JP JP2002080708A patent/JP3761479B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003282656A (ja) | 2003-10-03 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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