JP3759051B2 - Asynchronous circuit verification method and program thereof - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は非同期回路の検証方法およびそのプログラムに係わり、特に非同期回路の検証を言語レベルの機能シミュレーションで行う際に、クロック信号の周期が異なる複数の順序回路の出力データが組み合わせ回路などを介して相互に順序回路の入力データとなる回路構成の動作を検証する方法を改善した非同期回路の検証方法およびそのプログラムに関する。
【０００２】
【従来の技術】
近年、半導体素子の微細化技術の進展に伴い、その半導体素子で構成する半導体装置（ＬＳＩ）も大規模化しており、その半導体装置における論理回路設計時に、論理動作およびタイミング検証ツールとして言語レベルの機能シミュレーションが適用されている。
【０００３】
本発明に関する非同期回路の検証方法は、クロック信号の周期が異なる複数の順序回路の出力データが組み合わせ回路などを介して相互に順序回路の入力データとなる回路構成の動作を検証するために用いられるものである。このような非同期回路の検証方法は、一般的にゲートレベルのネットリストを用いて、タイミングを考慮した論理シミュレーション、例えばイベントドリブン方式と呼ばれるシミュレーションによりセットアップやホールドタイミングを検証することで行われている。
【０００４】
イベントドリブン方式は、クロック信号やデータ信号等の論理レベルに変化を回路の論理状態に影響を与えるイベントとして記憶手段に登録しておき、このイベントを順次に読み出しながらデータの内容を更新する。
【０００５】
このデータを入力とする検証対象回路について演算処理を行いその出力信号に変化があれば遅延量を勘案しながら順次イベントとして登録し、シミュレーションを実行するというものである。
【０００６】
一方、回路設計はＨＤＬなどの言語で機能設計から行われるため、言語レベルの機能シミュレーションにおいて非同期検証を行うことが要求されている。
【０００７】
この要求に応えるための従来の非同期回路の検証方法の一例のフローチャートを示した図９を参照すると、処理Ｓ６１でクロック信号のアクティブエッジを検出後、処理Ｓ６２で入力データ変化を検出し、さらに処理Ｓ６３でメタステーブル状態の検出を行い、それらの条件にしたがって検出されたら処理Ｓ６４でメタステーブルフラグをｆａｌｓｅに設定し、処理Ｓ６５で入力データの保持、処理Ｓ６６でメタステーブル状態を発生し、処理６７でメタステーブル状態を出力する。
【０００８】
処理６３でメタステーブル状態が検出されなければ処理Ｓ６８でメタステーブル状態のフラグをｔｒｕｅに設定し、処理Ｓ６２で入力データの変化が検出されなければ処理Ｓ６９でメタステーブル状態フラグをｆａｌｓｅに設定し、処理Ｓ７０で入力データを保持し、処理Ｓ７１で保持データを出力する。
【０００９】
処理Ｓ６１でクロック信号のアクティブエッジを検出しなければ処理Ｓ７２でメタステーブル状態フラグをｆａｌｓｅに設定し、処理Ｓ７１へ進む。
【００１０】
これらの処理を行うことで、順序回路の動作において、クロック信号がアクティブな時の入力データが変化したか否かによりメタステーブルを定義する処理と一定期間メタステーブル状態の値を出力する処理を行っている。
【００１１】
上述した処理により、順序回路に対してクロック信号のアクティブエッジ検出毎に強制的にメタステーブル状態を一時刻発生させることで、非同期回路で発生する順序回路の不具合動作を各クロック信号の周期や位相の条件を様々に変更すること無く、タイミングを考慮したシミュレーション同様に再現することにより検証できる。
【００１２】
なお、メタステーブル（ｍｅｔａ−ｓｔａｂｌｅ）状態とは、ラッチやフリップフロップの入力信号において、セットアップ時間やホールド時間が守られなかった場合に出力信号が不安定な状態になることであり、外部からの非同期信号をフリップフロップで同期化するような場合には、入力信号はどこで変化するかわからないので、メタステーブルの発生を防ぐことはできない。しかし、メタステーブルの発生現象を見れば、メタステーブルが発生しても構わない回路構成にすることは可能である。
【００１３】
【発明が解決しようとする課題】
上述した従来の検証方法では以下のような欠点がある。すなわち、後述する本発明の検証方法を適用する一例の回路図を示した図３のような回路構成の場合、順序回路を構成する内部配列要素であるフリップフロップＦＦ１の出力値を、同じクロック信号（ＣＬＫ２）でトリガされた同一データ信号とする順序回路間（ＦＦ２とＦＦ３の関係）では、ゲートレベルのネットリストを用いたタイミングを考慮したシミュレーションにおけるＦＦ１の出力Ｑ１からそれぞれのデータ入力Ｄ２、Ｄ３までは信号伝達の遅延時間差を設けてある。
【００１４】
その遅延時間差による、ＦＦ２とＦＦ３との順序回路間で発生する入力データ信号とクロック信号（ＣＬＫ２）とのタイミング問題、すなわち、ＦＦ２とＦＦ３の順序回路で保持される値が異なるという不具合が、非同期回路における順序回路の不具合動作として発生する。
【００１５】
前述した図９の従来技術の検証方法では、ＦＦ２とＦＦ３の順序回路にはＦＦ１の出力Ｑ１として、必ず同一データ信号の値が保持されるため、ＦＦ２とＦＦ３の順序回路間の不具合動作が検出出来ない欠点があった。
【００１６】
本発明の目的は、上述した従来の欠点に鑑みなされたものであり、非同期回路の順序回路を構成する内部配列要素のフリップフロップＦＦ１の出力値を、同じクロック信号（ＣＬＫ２）でトリガされた同一データ信号とする順序回路間で発生する入力データ信号とクロック信号（ＣＬＫ２）との信号伝達の遅延時間差によるタイミング問題、すなわち、ＦＦ２とＦＦ３の順序回路で保持される値が異なるという不具合動作を検出出来る検証方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の非同期回路の検証の特徴は、検証対象の順序回路で構成する非同期回路に対し言語レベルの機能シミュレーション装置を用いて行う非同期回路の検証方法において、入力データの値を複数時刻分保持するために前記順序回路に対応して前記機能シミュレーション装置の記憶手段に予め設けた内部配列要素に対し、１クロック周期内におけるイベント発生時刻毎に入力データを一時記憶させ、クロック信号のアクティブエッジ検出時に前記入力データが前記アクティブエッジ検出の１時刻前の値に対して変化していればメタステーブル状態と定義してそのメタステーブル状態の値を発生して出力し、次の一時刻後に、前記イベント発生時刻毎に一時記憶した入力データのうち任意の１時刻の入力データを出力することにある。
【００１８】
また、前記クロック信号のアクティブエッジ検出時に一定期間メタステーブル状態の値を出力するとともに、前記入力データとして取り込む値を、クロック信号の１周期内における任意の１時刻の値とする。
【００１９】
本発明の非同期回路の検証方法の他の特徴は、検証対象の順序回路で構成する非同期回路に対し言語レベルの機能シミュレーション装置を用いて行う非同期回路の検証方法において、入力データの値を複数時刻分保持するために前記順序回路に対応して前記機能シミュレーション装置の記憶手段に予め設けた内部配列要素に対し、クロック信号の１周期内のイベント時刻で発生する入力データ値を保持させる処理と、前記クロック信号のアクティブエッジ検出時に前記入力データの値が１時刻前に前記内部配列要素に保持した値と異なる出力データのときメタステーブル状態であると定義する処理と、そのメタステーブル状態を発生する処理と、前記クロック信号がアクティブエッジの時の前記入力データの変化の有無により、保持した前記内部配列要素の任意の１時刻における入力データを出力する処理と、一定期間前記メタステーブル状態の値を出力する処理とを設けたタイミング検証処理ステップを備えることにある。
【００２０】
また、前記タイミング検証処理ステップを、同一クロックタイミングに同期して同一データ信号が少なくとも１つの前記内部配列要素から他の複数の前記内部配列要素に共通に与えられる構成の前記順序回路に適用することができる。
【００２１】
さらに、前記内部配列要素の出力データを共通入力する他の複数の前記内部配列要素それぞれに異なる伝達遅延時間で前記出力データを与えて、複数の前記内部配列要素間でそれぞれの一時記憶する値を強制的に異なる状態にし、同一クロックタイミングでトリガされる前記内部配列要素に擬似的に誤動作をさせてタイミングによる不具合箇所の事前検証を行うこともできる。
【００２２】
さらにまた、前記順序回路の検証動作を用いた非同期回路の検証を機能シミュレーションで行うこともできる。
【００２３】
本発明の非同期回路の検証方法の更に他の特徴は、検証対象の順序回路で構成する非同期回路に対し言語レベルの機能シミュレーション装置を用いて行う非同期回路の検証方法において、クロック信号の１周期内のｎ（ｎ＜（クロック周期のイベント数））時刻前の入力データを複数時刻分保持するために前記順序回路に対応して前記機能シミュレーション装置の記憶手段に予め設けた複数の内部配列要素に一時記憶する第１の処理と、前記クロック信号のアクティブエッジを検出する第２の処理と、前記アクティブエッジを検出したとき前記入力データの変化を検出する第３の処理と、前記入力データの値が１時刻前に前記内部配列要素に一時記憶した値と異なるときの出力データ状態であるメタステーブル状態を検出する第４の処理と、前記メタステーブル状態のフラグを設定する第５の処理と、任意の時刻ｍ（ｍはｎ時刻までの任意の１時刻）における入力データを前記記憶手段に設けた第１の変数に一時記憶させる第６の処理と、前記メタステーブル状態を示す値を前記記憶手段に設けた第２の変数に一時記憶させるメタステーブル状態発生のための第７の処理と、前記第２の変数に記憶された前記メタステーブル状態を示す値を出力する第８の処理と、前記入力データが検出されないときの前記メタステーブル状態のフラグ設定処理後に実行する入力データを前記第１の変数に一時記憶させる第９の処理および前記クロック信号のアクティブエッジが検出されないときの前記メタステーブル状態のフラグ設定をする第１０の処理それぞれの実行後、前記入力データが検出されないときに前記第１の変数に一時記憶された入力データを出力する第１１の処理とを備えることにある。
【００２４】
また、前記第２の変数に一時記憶させる前記メタステーブル状態を示す値を、一定の初期値により疑似乱数によって設定することができる。
【００２５】
さらに、前記第２の変数に一時記憶させる前記メタステーブル状態を示す値を、ユーザ指定の任意の固定値によって設定することもできる。
【００２６】
さらにまた、ユーザが指定したクロック信号でアクティブになる順序回路の前記内部配列要素を全て抽出し対象となる前記内部配列要素をリストアップするアクティブ順序回路のリストアップ処理と、前記リストアップ処理でリストアップされた全ての前記内部配列要素に対して前記第１から前記第１１までの処理を実行した後に、次の１イベント時刻に移る処理を全イベントを対象に繰り返す全イベント繰り返し処理とを備えることもできる。
【００２７】
また、非同期回路を予め階層構造化した状態で、ユーザが指定した階層下に含まれる全ての前記順序回路の前記内部配列要素を抽出する階層内抽出処理と、抽出した前記内部配列要素に対して前記リストアップ処理および前記全イベント繰り返し処理を実行して対象となる前記順序回路を階層名で選択してもよい。
【００２８】
さらに、前記階層下の前記順序回路の指定は、前記階層化に含まれる全ての順序回路を対象としてもよい。
【００２９】
さらにまた、前記階層下の前記順序回路の指定は、前記階層下を除く全ての順序回路を対象としてもよい。
【００３０】
また、前記階層化に含まれる全ての順序回路および前記階層下を除く全ての順序回路を対象に指定して特定の階層のみの指定をしてもよい。
【００３１】
また、同一クロックタイミングに応答して同一データ信号が与えられる順序回路間で発生した入力データ信号の伝達遅延時間差により前記順序回路間で保持される値が異なる現象を、タイミングを考慮した論理シミュレーションに準ずる状態で再現して検証してもよい。
【００３２】
【発明の実施の形態】
まず、本発明の概要を述べる。本発明による非同期回路の検証方法およびそのプログラムは、非同期回路を構成する順序回路の機能シミュレーション上における動作として次のような処理を設けている。
【００３３】
すなわち、クロック信号の１周期内のイベント時刻で発生する入力データ値を内部配列要素に一時記憶する処理と、メタステーブル状態を発生する処理を設けてクロック信号の１周期内のイベント時刻で発生する入力データ値を内部配列要素に一時記憶する処理と、クロック信号がアクティブな時の入力データ変化の有無により、内部配列要素に保持したイベント時刻の入力データのうち任意の１時刻における入力データを出力する処理と、メタステーブル状態を定義する処理と、一定期間メタステーブル状態の値を出力する処理である。
【００３４】
ここでの内部配列要素とは、順序回路を構成するＦＦ１，ＦＦ２，ＦＦ３のそれぞれが持つＤ［ｍ］の配列要素のことであり、各ＦＦの入力データＤｉｎの値をｍ時刻分保持するための配列である。ただし、ｍは０〜ｎ時刻の任意の１時刻を指す。すなわち、ＦＦ一つに付き記憶変数一つを持ち、その一つの変数に入る値は任意の数値（英文字も含み、２、４、８・・・進数の場合もある）である。
【００３５】
また、ＦＦ１、ＦＦ２，ＦＦ３の動作は全て同じで図１の処理フローになり、Ｓ０〜９、Ｂ１〜Ｂ３の各処理の事象は独立である。
【００３６】
上述した順序回路の処理動作は、クロック信号の１周期内のイベント時刻毎に入力データを順序回路を構成するフリップフロップに予め設定した内部配列要素に一時的に保持し、クロック信号のアクティブエッジ検出時に入力データの値が一時刻前の値に対して変化している場合、すなわち前述したように、ラッチやフリップフロップの入力信号において、セットアップ時間やホールド時間が守られなかった場合に出力信号が不安定な状態になるメタステーブル状態と定義し、メタステーブル状態の値を発生して出力する。
【００３７】
そして、次の一時刻後に先に内部配列要素に保持した入力データのうち、任意の１時刻の入力データを出力する。
【００３８】
上述した処理により、順序回路に対してクロック信号のアクティブエッジ検出毎に、強制的にメタステーブル状態を一時刻間発生させるという従来の動作に加え、入力データとして取り込む値を、クロック信号の１周期内における任意の１時刻の値とする動作を行う。
【００３９】
従って、前述した順序回路の動作を用いて非同期回路の検証を機能シミュレーションで行うことにより、非同期回路で発生する順序回路の不具合動作を各クロック信号の周期や位相の条件を様々に変更することなく、タイミングを考慮したシミュレーション同様に再現する。
【００４０】
また、同じクロック信号をトリガとして同一データ信号が入力される順序回路間において発生する、入力データ信号の伝達遅延時間差によるタイミング問題、すなわち、それらの順序回路間で保持される値が異なる現象もタイミングを考慮したシミュレーション同様に再現することにより検証が出来る。
【００４１】
これにより、シミュレーション時に必要なテストベンチの記述や検証作業の単純化や、検証ＴＡＴの短縮という効果が得られるものである。
【００４２】
以下、本発明の第１の実施の形態を、本発明の順序回路の動作フローチャートを示した図１と、本発明を実施するための一般的な機能シミュレータの主要構成図を示した図２と、本発明の順序回路の検証方法を適用する順序回路の一例を示した図３と併せて参照しながらさらに詳細に説明する。
【００４３】
図１に示したフローチャートは、前述した図９に示す従来の順序回路の処理動作にさらに本発明の動作を付加したものであり、図１において処理Ｓ１１と処理Ｓ１６が新たに付加した処理動作である。
【００４４】
すなわち、本発明の順序回路の検証方法は、クロック信号の１周期内のｎ時刻前の入力データを一時記憶する入力データ保持処理Ｓ１１と、クロック信号のアクティブエッジ検出処理Ｓ１２と、アクティブエッジが検出された状態で、入力データが変化したかを検出する入力データの変化検出処理Ｓ１３と、入力データの変化が検出された状態で、メタステーブル状態が検出されたか否かを検出するメタステーブル状態の検出処理Ｓ１４と、メタステーブル状態が検出されたときに、メタステーブル状態のフラグを設定するメタステーブル状態フラグの設定処理Ｓ１５と、任意の時刻ｍ（但し、ｍはｎ時刻までの任意の１時刻）における入力データを一時記憶（入力データを変数ｄに保持）する処理Ｓ１６と、メタステーブル状態を変数ｍｅｔａに保持するメタステーブル状態の発生処理と、変数ｍｅｔａの内容を変数Ｑｏｕｔに移すメタステーブル状態の出力処理Ｓ１８と、メタステーブル状態の検出処理Ｓ１４においてメタステーブル状態が検出されなかった場合、メタステーブル状態フラグをｔｒｕｅに変更するメタステーブル状態の設定処理Ｓ１９と、入力データの変化検出処理Ｓ１３において入力データが検出されなかった場合、メタステーブル状態フラグをｆａｌｓｅに変更するメタステーブル状態の設定処理Ｓ２０と、処理Ｓ２０でメタステーブル状態フラグをｆａｌｓｅに変更したあと、入力データを変数ｄに保持する入力データの保持処理Ｓ２１と、変数ｄに保持された入力データをＱｏｕｔに出力する保持データの出力処理Ｓ２２と、アクティブエッジ検出処理Ｓ１２においてアクティブエッジが検出されなかった場合、メタステーブル状態フラグをｆａｌｓｅに変更して処理Ｓ２１へ進むメタステーブル状態の設定処理Ｓ２３とを有する。
【００４５】
上述したフローチャートを適用する公知の機能シミュレータの構成は、コンピュータ１０と、検査対象装置２０を有し、コンピュータ１０は、検査対象装置からの要求されたデータまたは演算を開始するときにレディ信号をアクティブにし、データの供給準備が終了し、データが検証システムへ供給した後、レディ信号を非アクティブにするとともに、所定の検証の実行を制御する。
【００４６】
次に、第１の実施の形態の動作を説明する。
【００４７】
図１および図３を参照すると、図１における順序回路の動作説明のために、非同期回路の回路図を図３で示している。この回路図は、順序回路としてＦＦ１、ＦＦ２、ＦＦ３および加算器ＡＬＵ１から構成される。
【００４８】
ＦＦ１の入力データＤ１は、ＦＦ１の出力データＱ１に加算器ＡＬＵ１で＋１された値が入力され、ＦＦ２の入力データＤ２とＦＦ３の入力データＤ３にはＦＦ１の出力データＱ１が入力される。また、ＦＦ１にはクロック信号ＣＬＫ１が供給され、ＦＦ２、ＦＦ３にはクロック信号ＣＬＫ２が供給される。
【００４９】
順序回路のＦＦ１の入出力信号は、クロック信号ＣＬＫ１と、入力データＤ１と、出力データＱ１とし、順序回路のＦＦ２、ＦＦ３の入出力信号は、クロック信号ＣＬＫ２、ＦＦ２への入力データＤ２、出力データＱ２、ＦＦ３への入力データＤ３、出力データＱ３とする。
【００５０】
また、ＦＦ１のメタステーブル状態フラグＭＦ１、ＦＦ２のメタステーブル状態フラグＭＦ２、ＦＦ３のメタステーブル状態フラグＭＦ３とする。
【００５１】
この第１の実施の形態における検証動作は、まず入力データ保持処理Ｓ１１で現時刻の入力データの値Ｄｉｎを内部配列要素Ｄ[０]に保持する。内部配列要素Ｄ［ｎ］は、ｎ（ｎは整数）個の配列要素があり、ｎは機能シミュレーションで用いる１クロック周期内のイベント数よりも小さい値とする。
【００５２】
また、内部配列要素にＦＦ１，ＦＦ２，ＦＦ３への入力データ値を保持させる場合、時刻の経過とともにＤ［０］の値はＤ［１］へ、Ｄ［１］の値はＤ［２］へ、Ｄ［ｎ−１］の値はＤ［ｎ］へとｎ時刻分の値を保持する。
【００５３】
次に、クロック信号のアクティブエッジ検出処理Ｓ１２で、順序回路に入力されるクロック信号のエッジ検出を行い、エッジが検出された場合（Ｙｅｓ）は次の入力データの変化検出処理Ｓ１３に移り、検出されない場合（Ｎｏ）はメタステーブル状態フラグの設定処理Ｓ２３を行った後、保持データの出力処理Ｓ２２を行う。
【００５４】
入力データの変化検出処理Ｓ１３では、順序回路への入力データ信号の変化を検出し、変化が検出された場合（Ｙｅｓ）は次段のメタステーブル状態検出処理Ｓ１４に移り、検出されない場合（Ｎｏ）はメタステーブル状態フラグの設定処理Ｓ２０でメタステーブル状態フラグをｆａｌｓｅに変更する。続いて入力データの保持処理Ｓ２１で入力データの値Ｄ［０］を変数ｄに移し、次の保持データの出力処理Ｓ２２において変数ｄに保持された入力データの値を出力する。
【００５５】
次に、メタステーブル状態の検出処理Ｓ１４では、順序回路内で保持されているメタステーブル状態フラグの値をチェックし、メタステーブル状態である場合（ｔｒｕｅ）、次段の処理Ｓ１５でメタステーブル状態フラグをｆａｌｓｅに設定する。
【００５６】
次に、処理Ｓ１５でメタステーブル状態フラグをｆａｌｓｅに設定した後、処理Ｓ１６では、入力データとして前述のＳ１１で保持した内部配列要素Ｄ［ｍ］の任意要素ｍの値を変数ｄに保持し、処理Ｓ１７で乱数を用いてメタステーブル状態の値を発生して変数ｍｅｔａに保持する。
【００５７】
そして最後に処理Ｓ１８で変数ｍｅｔａのメタステーブル状態の値を順序回路の出力Ｑｏｕｔに出力する。また、メタステーブル状態フラグの値がメタステーブル状態でない場合（ｆａｌｓｅ）、処理Ｓ１９でメタステーブル状態フラグをｔｒｕｅに設定した後、前述同様の処理Ｓ１６、処理Ｓ１７、処理Ｓ１８の処理を順次行う。
【００５８】
処理Ｓ２０、処理Ｓ２３の処理は、前述の処理Ｓ１５同様に、メタステーブル状態フラグの値をメタステーブル状態でない場合（ｆａｌｓｅ）に設定するもので、処理Ｓ２１の処理は、前述の処理Ｓ１６同様に、順序回路への入力データＤｉｎの値を変数ｄに保持する。処理Ｓ２２での処理は、変数ｄに保持された値を順序回路の出力Ｑｏｕｔに出力する。
【００５９】
これにより、処理Ｓ１４のメタステーブル状態検出処理後に、処理Ｓ１６では、本発明の特徴である、同じクロック信号でトリガされる同一データ信号を入力データとする順序回路間に、互いに異なった入力データを保持する動作を実現する。処理Ｓ１７、処理Ｓ１８の一連の処理では、従来例の特徴であるクロック信号がアクティブな状態で入力データの値が一時刻前の値に対して変化がある場合のメタステーブル状態の値を出力する動作を行う。
【００６０】
また、処理Ｓ１３の入力データ変化検出処理後の処理Ｓ２０、処理Ｓ２１、処理Ｓ２２の一連の処理によりクロック信号がアクティブな場合で入力データの値が一時刻前の値に対して変化がない場合の動作を行い、処理Ｓ１２のクロック信号アクティブエッジ検出処理後の処理Ｓ２３、処理Ｓ２２の一連の処理によりクロック信号が非アクティブな場合の動作を行うことで、メタステーブル状態の値を出力した後、次の一時刻後に内部配列要素から保持された入力データの出力動作を行う。
【００６１】
次に、図３の非同期回路の回路図に図１の順序回路の検証方法を適用した場合の動作を図４のタイミングチャートを用いて説明する。
【００６２】
図４に示すように、順序回路のＦＦ１へのクロック信号ＣＬＫ１が３時刻毎に変化し、順序回路ＦＦ２へのクロック信号ＣＬＫ２が４時刻毎に変化するものとする。
【００６３】
すなわち、保持する時刻の幅は、それぞれのＣＬＫの１周期（ＣＬＫ１では６時刻分、ＣＬＫ２では８時刻分）-１、以下で無ければ、シミュレーションが成り立たないためである。１周期を超えると、１クロック前の値も取り込むことになり正常な動作シミュレーションでなくなってしまうことになる。
【００６４】
実際には、この保持する幅は、遅延を考慮したシミュレーションでの配線負荷などによる遅延を擬似的にモデルしており、メタステーブル状態の幅（図４では１時刻）は、ＦＦのＳＥＴＵＰ／ＨＯＬＤのスペックを擬似的にモデルしている。
【００６５】
なお、以下の説明では、説明を容易にするため、図１の処理が一巡してメタステーブルフラグＭＦ１，ＭＦ２，ＭＦ３がアクティブになっている状態とする。
【００６６】
この場合、順序回路のＦＦ１は、ＦＦ１のＱｏｕｔの出力Ｑ１に加算器ＡＬＵ１で＋１した値を入力データＤ１として入力し、その３時刻間の値、つまり時刻０の値（＝１）、時刻１の値（＝１）、時刻２の値（＝１）を内部配列要素に保持し（処理Ｓ１１）、時刻３のＣＬＫ１の立ち上がりエッジを検出するとその立ち上がりタイミングで（処理Ｓ１２）、ＦＦ１の内部配列要素における任意時刻（＝時刻２）の値（＝１）を通常値として選択した後、後述するように次の一時刻である時刻４でＱｏｕｔから出力Ｑ１の値（＝１）として出力される（処理Ｓ２２）。
【００６７】
この時、時刻３において、ＦＦ１のメタステーブル状態フラグＭＦ１の値は、ＣＬＫ１の立ち上がりエッジがアクティブな状態、つまりアクティブエッジで（処理Ｓ１２）かつ入力データＤ１の値が一時刻前の値、すなわち、ＦＦ１の初期状態の値（＝０）に対して変化（＝１）があるが（処理Ｓ１３）、初期状態では、ＭＦ１の値はｆａｌｓｅのため、処理Ｓ１４でメタステーブル状態検出は「Ｎｏ」（ｆａｌｓｅを検出）することになり、処理Ｓ１９でｔｒｕｅ（＝１）になり、ＦＦ１の出力端Ｑｏｕｔから出力Ｑ１にメタステーブル状態の値（＝６）を出力する（処理Ｓ１８）。
【００６８】
時刻４ではＣＬＫ１の立ち上がりエッジではない非アクティブな状態になるため（処理Ｓ１２）、メタステーブル状態フラグＭＦ１をｆａｌｓｅ（＝０）に変更し（処理Ｓ２３）、前述したように出力Ｑ１として、内部配列要素で選択された任意時刻（＝時刻２）の値（＝１）を出力する（処理Ｓ２２）。
【００６９】
同様に、時刻９、１０、および時刻１５、１６、時刻２１、２２において１クロック周期間にメタステーブル状態フラグＭＦ１の値はｔｒｕｅ（＝１）になり（処理Ｓ１９）、ＦＦ１の出力端Ｑｏｕｔの出力Ｑ１においてメタステーブル状態の値、例えばここでは「６」を出力後、内部配列要素に保持された３時刻間のうち、任意の一時刻の値を通常値として出力する（処理Ｓ２２）。
【００７０】
なお、このタイミングチャートの例では示していないが、処理Ｓ１２，処理Ｓ１３および処理Ｓ１４でいずれもＹｅｓを選択した場合は、処理Ｓ１５においてメタステーブル状態フラグＭＦ１の値はｆａｌｓｅ（＝０）になる。
【００７１】
次に、順序回路の内部配列素子ＦＦ２においてもＦＦ１と同様に、ＦＦ１の出力Ｑ１と同じ値である入力データＤ２の３時刻間の値、つまり時刻１の値（＝０）、時刻２の値（＝０）、時刻３の値（＝６）を内部配列要素に保持し（処理Ｓ１１）、時刻４のＣＬＫ２の立ち上がりエッジを検出するとその立ち上がりタイミングで（処理Ｓ１２）ＦＦ２の内部配列要素における任意時刻（＝時刻１）の値（＝０）を通常値として選択した後、次の一時刻である時刻５でＦＦ２の出力端Ｑｏｕｔから出力Ｑ２の値（＝０）として出力される（処理Ｓ２２）。
【００７２】
この時、前述のＦＦ１同様に、時刻４においてＦＦ２のメタステーブル状態フラグＭＦ２の値は、ＣＬＫ２の立ち上がりエッジがアクティブな状態で（処理Ｓ１２）かつ、入力データＤ２の値が一時刻前の値、すなわち、ＦＦ２の初期状態（＝０）の値に対して変化（＝６）があるため（処理Ｓ１３）、ｔｒｕｅ（＝１）になり（処理Ｓ１４および処理Ｓ１９）、処理Ｓ１６，処理Ｓ１７を経てＦＦ２の出力端Ｑｏｕｔから出力Ｑ２にメタステーブル状態の値（＝３）を出力する（処理Ｓ１８）。
【００７３】
時刻５では、ＣＬＫ２の立ち上がりエッジではない非アクティブ状態になるため（処理Ｓ１２）、Ｑ２として、メタステーブル状態フラグＭＦ２をｆａｌｓｅ（＝０）に変更し（処理Ｓ２３）、内部配列要素で選択された任意時刻（＝時刻１）の値（＝０）を出力する（処理Ｓ２２）。
【００７４】
時刻１２、１３、および時刻２０、２１においては、ＣＬＫ２が立ち上がるアクティブな状態の時にＤ２の値に変化がないため（処理Ｓ１３）、１クロック周期間にメタステーブル状態フラグＭＦ２の値はｆａｌｓｅ（＝０）になり（処理Ｓ２０）、Ｑｏｕｔの出力Ｑ２において、内部配列要素に保持（処理Ｓ２１）された３時刻間（時刻９，１０，１１）のうち、最後に保持された時刻（＝１１）の値を通常値として出力する（処理Ｓ２２）。
【００７５】
最後に、順序回路ＦＦ３においても、前述のＦＦ１、ＦＦ２同様な動作を行い、ＦＦ１の出力Ｑ１と同じ値である入力データＤ３の３時刻間の値を内部配列要素に保持し（処理Ｓ１１）、時刻４のＣＬＫ２の立ち上がりエッジを検出するとその立ち上がりタイミングで（処理Ｓ１２）ＦＦ３の内部配列要素における任意時刻（＝時刻３）の値（＝６）を通常値として選択した後、次の一時刻である時刻５でＱｏｕｔから出力Ｑ３の値（＝６）として出力される（処理Ｓ２２）。
【００７６】
また、前述のＦＦ２と同様に、時刻４においてＦＦ３のメタステーブル状態フラグＭＦ３の値は、ＣＬＫ２の立ち上がりエッジがアクティブな状態で（処理Ｓ１２）かつ、Ｄ３の値が一時刻前の値、すなわちＦＦ３の初期状態の値に対して変化（＝６）があるため（処理Ｓ１３）、ｔｒｕｅ（＝１）になり（処理Ｓ１９）、処理Ｓ１６および処理Ｓ１７を経てＱｏｕｔからＱ３にメタステーブル状態の値（＝７）を出力する（処理Ｓ１８）。
【００７７】
そして時刻５でＣＬＫ２が立ち上がりエッジではない非アクティブ状態になるため（処理Ｓ１２）、Ｑ３として、メタステーブル状態フラグＭＦ２をｆａｌｓｅ（＝０）に変更し（処理Ｓ２３）、後述する理由から、時刻１の値（＝１）ではなく、内部配列要素で選択された任意時刻（＝時刻３）の値（＝６）を出力する（処理Ｓ２２）
すなわち、時刻４における順序回路ＦＦ２とＦＦ３は、ＣＬＫ２の立ち上がりエッジにより同一データ信号であるＦＦ１の出力Ｑ１の値を入力データＤ２、Ｄ３として取り込むが、それぞれ３時刻間の値として保持された内部配列要素から任意時刻で選択された値は、ＦＦ２においては時刻１の値（＝０）、ＦＦ３においては時刻３の値（＝６）のように異なる値であるため、ＦＦ２とＦＦ３の順序回路間で保持される値が異なる現象を起こしたことになる。
【００７８】
このことは、時刻４のタイミングでＦＦ２への入力データＤ２の信号伝播遅延とＦＦ３への入力データＤ３の信号伝播遅延での時間差をシミュレーションし、同じクロック信号でトリガされる同一データ信号が入力される順序回路間においてタイミング問題による不具合動作が起こることを示している。
【００７９】
また、ＦＦ３が通常値として選択したＤ３の値（＝６）は、順序回路ＦＦ１で発生したメタステーブル状態の値であるため、ＦＦ３には本来の期待される入力データ、すなわち時刻４における出力Ｑ１の値（＝１）と異なり、時刻５から時刻１２までこの非同期回路は不具合動作を起こしたことになり、時刻３のＣＬＫ１の変化と、時刻４のＣＬＫ２の変化はこの非同期回路において不具合動作が起こるタイミングであることを示し、従来技術の検証方法の動作も問題無く実現されている。
【００８０】
上述したメタステーブル状態に値は、任意の固定値であり、後述する第３の実施の形態（図６）のように固定値“Ｘ”でもよい。
【００８１】
実際には、データＤｉｎが取りうる範囲の値のうちの任意の値になるが、それには限定されず、また本発明の効果も変わらない。
【００８２】
例えば、ＦＦが１ｂｉｔの順序回路とすれば、取りうる値は０，１になるということであり、現実に実装するシミュレータの制限として２以上の値は定義できない場合が多い。ただし、１つの順序回路が４ｂｉｔのデータ長を処理する場合は、０〜１５の値を取ることになる。
【００８３】
上述したように、順序回路の動作として、クロック信号の１周期間の入力データ信号を保持し、１周期内の任意の１時刻の値を選択して出力することにより、同じクロック信号でトリガされる順序回路間に擬似的に入力データ信号の伝達遅延時間差によるタイミング問題を考慮した動作を行う。
【００８４】
また、従来例の動作として、アクティブエッジ検出時に入力データの値が、一時刻前の値に対して変化している場合、メタステーブル状態と定義し、メタステーブル状態の値を発生して出力し、次の一時刻後に前述の動作により入力データを出力して順序回路に対してクロック信号のアクティブエッジ毎に強制的にメタステーブル状態を一時刻間発生させるという動作を行う。
【００８５】
従って、この順序回路の動作を用いて非同期回路の検証を機能シミュレーションで行うことにより、同じクロック信号でトリガされる順序回路間において発生する、入力データ信号の伝達遅延時間差によるタイミング問題を含む回路構成に対しても、非同期回路で発生する順序回路の不具合動作を各クロック信号の周期や位相の条件を様々に変更して動作を確認することで検証することなく、タイミングを考慮したシミュレーション同様に不具合動作を再現することにより検証が出来る。
【００８６】
これにより、シミュレーション時に必要なテストベンチの記述や検証作業の単純化や、検証ＴＡＴの短縮という効果が得られる。
【００８７】
なお、上述した実施の形態では、クロック信号のアクティブエッジとして立ち上がり変化としているが、立ち下がりの変化の場合も同様である。
【００８８】
また、非同期回路の構成として、クロック信号のアクティブエッジが、立ち上がり変化のものと立ち下がり変化の順序回路が混在しても、上述した実施の形態と同様な非同期回路の検証の効果が得られる。
【００８９】
次に、本発明の第２の実施の形態を説明する。
【００９０】
この第２の実施の形態において、その基本的構成は第１の実施の形態と同様である。すなわち、図１に示す本発明の順序回路の検証フローチャートにおいて、メタステーブル状態の発生処理Ｓ１７におけるメタステーブル状態の発生についてさらに工夫したものである。
【００９１】
その構成を示した図５を参照すると、メタステーブル状態の発生処理Ｓ１７は、メタステーブル状態の値を一定の初期値による擬似乱数にて設定し、変数ｍｅｔａに保持する機能を追加したものである。
【００９２】
一定の初期値による擬似乱数は、一般的に乱数値が周期的なパターンを持つため、本発明の順序回路に用いると、メタステーブル状態の値は、検証対象である非同期回路動作、すなわち、適用すると、回路内の順序回路の個数や動作する順番が変わらない限り同じ値になる。
【００９３】
この第２の実施の形態による非同期回路の検証を実施した場合、対象となる非同期回路や動作のためのシミュレーションパターンが同じであれば、何度実行しても機能シミュレーション結果が同じになるため、再現性を必要とする検証作業において効果がある。
【００９４】
従って、前述の順序回路の動作を用いて非同期回路の検証を機能シミュレーションで行うことにより、非同期回路で発生する順序回路の不具合動作を各クロック信号の周期や位相の条件を様々に変更することなく、タイミングを考慮したシミュレーション同様に再現する。
【００９５】
また、同じクロック信号をトリガとして同一データ信号が入力される順序回路間において発生する入力データ信号の伝達遅延時間差によるタイミング問題、すなわち、それらの順序回路間で保持される値が異なる現象もタイミングを考慮したシミュレーション同様に再現することにより検証が出来る。
【００９６】
これにより、シミュレーション時に必要なテストベンチの記述や検証作業の単純化や、検証ＴＡＴの短縮という効果が得られるものである。
【００９７】
次に、本発明の第３の実施の形態を説明する。
【００９８】
上述した第２の実施の形態では、メタステーブル状態の値を乱数値にて設定することにより、メタステーブル状態の値が伝播することによる非同期回路の動作の不具合検証の網羅性を高める効果を得ているが、この値をユーザ任意の固定値とすることで、機能シュミレーション結果に非同期回路の動作不具合をマーキングすることも可能である。
【００９９】
そのための第３の実施の形態の構成を示した図５を参照すると、メタステーブル状態の発生処理Ｓ１７は、メタステーブル状態の値を、ユーザ指定の任意の固定値による擬似乱数にて設定し、変数ｍｅｔａに保持する機能を追加したものである。
【０１００】
つまり、メタステーブル状態の発生としてユーザ指定の任意の固定値を設定している。これにより対象の非同期回路内の順序回路に対して、メタステーブル状態が発生する時刻や発生した順序回路の特定が可能になり、非同期回路の動作不具合の作り込みの解析が容易に行える効果がある。
【０１０１】
この実施の形態においても、前述の順序回路の動作を用いて非同期回路の検証を機能シミュレーションで行うことにより、非同期回路で発生する順序回路の不具合動作を各クロック信号の周期や位相の条件を様々に変更することなく、タイミングを考慮したシミュレーション同様に再現する。
【０１０２】
また、同じクロック信号をトリガとして同一データ信号が入力される順序回路間において、それらの順序回路間で保持される値が異なる現象もタイミングを考慮したシミュレーション同様に再現することにより検証が出来る。
【０１０３】
これにより、シミュレーション時に必要なテストベンチの記述や検証作業の単純化や、検証ＴＡＴの短縮という効果が得られるものである。
【０１０４】
次に、本発明の第４の実施の形態を説明する。
【０１０５】
この第４の実施の形態では、本発明の順序回路の検証方法を適用する非同期回路に対して、回路内の対象となる順序回路を選択する処理を追加したものである。すなわち、本発明の特徴としてクロック信号の１周期内のイベント時刻で発生する入力データ値を、内部配列要素に保持する機能を有するが、これにより、検証の対象となる非同期回路の規模が大きくなると、機能シミュレータの内部に保持する状態値が膨大になることが予想され、そのため機能シミュレーション速度の著しい低下やシミュレータ動作のためのリソース不足により実行不可能に陥る危険性が予測される。
【０１０６】
第４の実施の形態のフローチャートを示した図７を参照すると、処理の最初に新規に追加した処理であり、ユーザが指定したクロック信号でアクティブになる順序回路を全て抽出し、対象となる順序回路をリストアップする順序回路の抽出処理Ｓ４１と、ＦＦ［ｉ］をｉ＝０にクリアする処理Ｓ４２と、ＦＦ［ｉ］に対して図１の検証フローを実施する処理Ｓ４３と、ＦＦ［ｉ］をｉ＝ｉ＋１で１個ずつカウントアップし次のＦＦ［ｉ］に順次検証フローを実施し、ｉ＝ｋに達するまで繰り返えす処理Ｓ４５と、ｉ＝ｋになり、全イベントが終了するまで処理Ｓ４２から繰り返す処理Ｓ４６を有する。
【０１０７】
すなわち、本実施の形態の処理は、機能シミュレータの１イベント時刻毎に処理Ｓ４３〜処理Ｓ４５のループ処理にて、リストアップされた順序回路全てに対し図１の動作フローを行い、全ての順序回路の処理が完了したら次の１イベント時刻に移る。
【０１０８】
これにより、本発明の順序回路の適用をユーザ指定のクロック信号ラインのものに限定することが出来ので、本発明で生じる機能シミュレータの内部に保持する状態値を低減する効果が得られる。
【０１０９】
また、検証対象の非同期回路部分は、クロック信号ライン単位で容易にユーザ指定出来るため、本発明本来のテストベンチの記述や検証作業の単純化を損なうことがない。
【０１１０】
この実施の形態においても、前述の順序回路の動作を用いて非同期回路の検証を機能シミュレーションで行うことにより、非同期回路で発生する順序回路の不具合動作を各クロック信号の周期や位相の条件を様々に変更することなく、タイミングを考慮したシミュレーション同様に再現する。
【０１１１】
また、同じクロック信号をトリガとして同一データ信号が入力される順序回路間において、それらの順序回路間で保持される値が異なる現象もタイミングを考慮したシミュレーション同様に再現することにより検証が出来る。
【０１１２】
これにより、シミュレーション時に必要なテストベンチの記述や検証作業の単純化や、検証ＴＡＴの短縮という効果が得られるものである。
【０１１３】
次に、本発明の第５の実施の形態を説明する。
【０１１４】
本発明の第５の実施の形態の構成例を示した図８を参照するとす。本実施の形態は、前述した第４の実施の形態にさらに回路内の対象となる順序回路を選択する処理として、階層名による処理Ｓ５１を追加した検証フローチャートである。
【０１１５】
処理Ｓ５１において、ユーザが指定した階層下にある順序回路を全て抽出し、対象となる順序回路をリストアップし、次に前述した第４の実施の形態で示した図７の処理Ｓ４１〜Ｓ４６を行う。
【０１１６】
この階層下の順序回路の指定方法は、その階層下に含まれる全ての順序回路を対象にする方法と、その階層下を除く全ての順序回路を対象にする方法をそれぞれ行うことで、適用する非同期回路の階層構造が複雑な場合でも、特定の階層のみの指定が出来るようになる。
【０１１７】
これにより、クロック信号で対象となる順序回路を指定しても、まだ対象となる順序回路の数が多い場合、適用する非同期回路の設計を階層構造化することで、検証範囲を階層単位で絞り込むことが出来るので、さらなる機能シミュレータの内部に保持する状態値の低減と、検証範囲を絞り込むことにより検証作業が容易になるという効果がある。
【０１１８】
この実施の形態においても、前述の順序回路の動作を用いて非同期回路の検証を機能シミュレーションで行うことにより、非同期回路で発生する順序回路の不具合動作を各クロック信号の周期や位相の条件を様々に変更することなく、タイミングを考慮したシミュレーション同様に再現する。
【０１１９】
また、同じクロック信号をトリガとして同一データ信号が入力される順序回路間において、それらの順序回路間で保持される値が異なる現象もタイミングを考慮したシミュレーション同様に再現することにより検証が出来る。
【０１２０】
これにより、シミュレーション時に必要なテストベンチの記述や検証作業の単純化や、検証ＴＡＴの短縮という効果が得られるものである。
【０１２１】
【発明の効果】
上述したように、本発明の検証方法を適用することにより、機能シミュレーション時に、非同期回路で発生する順序回路の不具合動作を各クロック信号の周期や位相の条件を様々に変更することなく、タイミングを考慮したシミュレーション同様に再現する。
【０１２２】
また、同じクロック信号をトリガとして同一データ信号が入力される順序回路間において、それらの順序回路間で保持される値が異なる現象もタイミングを考慮したシミュレーション同様に再現することにより検証が出来る。
【０１２３】
したがって、シミュレーション時に必要なテストベンチの記述や検証作業の単純化や、検証ＴＡＴの短縮という効果が得られるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における順序回路の動作フローチャートである。
【図２】本実施形態を適用する一般的な機能シミュレータの構成図である。
【図３】本発明の動作説明のための非同期回路の回路図である。
【図４】本発明の動作説明のためのタイミングチャートである。
【図５】本発明の第２の実施形態におけるメタステーブル状態の発生フローチャートである。
【図６】本発明の第３の実施形態におけるメタステーブル状態の発生フローチャートである。
【図７】本発明の第４の実施形態における動作フローチャートである。
【図８】本発明の第５の実施形態における動作フローチャートである。
【図９】従来の順序回路の一例の動作フローチャートである。
【符号の説明】
ＡＬＵ１ 加算器
ＦＦ１，ＦＦ２，ＦＦ３ 内部配列要素
ＣＬＫ１，ＣＬＫ２ クロック信号
Ｄ１，Ｄ２，Ｄ３ 入力データ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for verifying an asynchronous circuit and a program thereof, and in particular, when performing verification of an asynchronous circuit by language-level functional simulation, output data of a plurality of sequential circuits having different clock signal cycles are transmitted via a combinational circuit or the like. The present invention relates to a method for verifying an asynchronous circuit and a program for improving the method of verifying the operation of a circuit configuration that is mutually input data of sequential circuits.
[0002]
[Prior art]
In recent years, with the advancement of semiconductor element miniaturization technology, semiconductor devices (LSIs) composed of the semiconductor elements are also increasing in scale, and at the logic level as a logic operation and timing verification tool when designing logic circuits in the semiconductor devices. Functional simulation is applied.
[0003]
The method for verifying an asynchronous circuit according to the present invention is used to verify the operation of a circuit configuration in which output data of a plurality of sequential circuits having different clock signal cycles become input data of the sequential circuit via a combinational circuit or the like. Is. Such an asynchronous circuit verification method is generally performed by using a gate-level netlist and verifying the setup and hold timing by a logic simulation in consideration of timing, for example, a simulation called an event-driven method. .
[0004]
In the event-driven method, a change in the logic level of a clock signal, a data signal, or the like is registered in the storage means as an event that affects the logic state of the circuit, and the contents of the data are updated while sequentially reading these events.
[0005]
An arithmetic process is performed on the circuit to be verified with this data as an input, and if there is a change in the output signal, it is sequentially registered as an event in consideration of the delay amount, and a simulation is executed.
[0006]
On the other hand, since circuit design is performed from functional design in a language such as HDL, it is required to perform asynchronous verification in language level functional simulation.
[0007]
Referring to FIG. 9 showing a flowchart of an example of a conventional asynchronous circuit verification method for meeting this requirement, after detecting an active edge of the clock signal in step S61, a change in input data is detected in step S62, and further processing is performed. In step S63, the metastable state is detected. If the metastable state is detected, the metastable flag is set to false in step S64, the input data is held in step S65, and the metastable state is generated in step S66. To output metastable status.
[0008]
If the metastable state is not detected in step 63, the metastable state flag is set to true in step S68. If no change in input data is detected in step S62, the metastable state flag is set to false in step S69. In step S70, the input data is held, and in step S71, the held data is output.
[0009]
If the active edge of the clock signal is not detected in process S61, the metastable state flag is set to false in process S72, and the process proceeds to process S71.
[0010]
By performing these processes, in the operation of the sequential circuit, the process of defining the metastable and the process of outputting the value of the metastable state for a certain period depending on whether the input data when the clock signal is active or not are performed. ing.
[0011]
By the above-described processing, the sequential circuit is forced to generate a metastable state every time the active edge of the clock signal is detected, so that the malfunction of the sequential circuit that occurs in the asynchronous circuit can be detected by the cycle and phase of each clock signal. This can be verified by reproducing in the same manner as the simulation considering the timing without changing the conditions of the above.
[0012]
The meta-stable state means that the output signal becomes unstable when the setup time and hold time are not observed in the input signal of the latch or flip-flop. When an asynchronous signal is synchronized by a flip-flop, it is not possible to prevent the occurrence of metastable because the input signal does not know where it changes. However, in view of the occurrence phenomenon of metastable, it is possible to make a circuit configuration in which metastable may occur.
[0013]
[Problems to be solved by the invention]
The conventional verification method described above has the following drawbacks. That is, in the case of a circuit configuration as shown in FIG. 3 showing an example circuit diagram to which the verification method of the present invention to be described later is applied, the output value of the flip-flop FF1, which is an internal array element constituting the sequential circuit, is set to the same clock signal. Between sequential circuits (relationship between FF2 and FF3) that are the same data signals triggered by (CLK2) (relationship between FF2 and FF3), the respective data inputs D2 and D3 from the output Q1 of the FF1 in the simulation considering the timing using the gate level netlist. Up to this point, a delay time difference in signal transmission is provided.
[0014]
The timing problem between the input data signal and the clock signal (CLK2) generated between the sequential circuits of FF2 and FF3 due to the delay time difference, that is, the problem that the values held in the sequential circuits of FF2 and FF3 are different is asynchronous. This occurs as a malfunction of the sequential circuit in the circuit.
[0015]
In the prior art verification method of FIG. 9, the sequential circuit of FF2 and FF3 always holds the value of the same data signal as the output Q1 of FF1, so that a malfunction operation between the sequential circuits of FF2 and FF3 is detected. There was a fault that could not be done.
[0016]
The object of the present invention has been made in view of the above-mentioned conventional drawbacks, and the output value of the flip-flop FF1 of the internal array element constituting the sequential circuit of the asynchronous circuit is the same triggered by the same clock signal (CLK2). A timing problem due to a signal transmission delay time difference between the input data signal and the clock signal (CLK2) generated between the sequential circuits as data signals, that is, a malfunction in which the values held in the sequential circuits of FF2 and FF3 are different is detected. The purpose is to provide a verification method.
[0017]
[Means for Solving the Problems]
The feature of the asynchronous circuit verification of the present invention is that a value of input data is held for a plurality of times in an asynchronous circuit verification method performed using a language-level functional simulation apparatus for an asynchronous circuit configured by a sequential circuit to be verified. In order to the sequential circuit Correspondingly to the storage means of the functional simulation device Input data is temporarily stored for each event occurrence time within one clock cycle for the internal array element provided in advance, and when the active edge of the clock signal is detected, the input data is compared to the value one time before the active edge detection. If it has changed, it is defined as a metastable state, and the value of the metastable state is generated and output. After the next time, input at any one time among the input data temporarily stored at each event occurrence time It is to output data.
[0018]
Further, a value of the metastable state is output for a certain period when the active edge of the clock signal is detected, and a value taken in as the input data is set to a value at an arbitrary time within one cycle of the clock signal.
[0019]
Another feature of the asynchronous circuit verification method of the present invention is that, in the asynchronous circuit verification method using a language-level function simulation device for an asynchronous circuit configured by a sequential circuit to be verified, the value of input data is set at a plurality of times. Said sequential circuit to hold minutes Corresponding to the storage means of the functional simulation device A process for holding an input data value generated at an event time within one cycle of a clock signal for an internal array element provided in advance, and the input data value is A process that defines a metastable state when the output data is different from the value held in the array element, a process that generates the metastable state, and whether or not the input data changes when the clock signal is an active edge And a timing verification processing step including a process of outputting input data of the held internal array element at an arbitrary time and a process of outputting the value of the metastable state for a certain period.
[0020]
Further, the timing verification processing step is applied to the sequential circuit having a configuration in which the same data signal is commonly given from at least one internal array element to the other plurality of internal array elements in synchronization with the same clock timing. Can do.
[0021]
Further, the output data is given to each of a plurality of other internal array elements that commonly input the output data of the internal array elements with different transmission delay times, and values temporarily stored between the plurality of internal array elements are respectively stored. It is also possible to forcibly make a different state and to cause the internal array element triggered at the same clock timing to malfunction in a pseudo manner, and to perform preliminary verification of the defective portion based on the timing.
[0022]
Furthermore, verification of the asynchronous circuit using the verification operation of the sequential circuit can be performed by functional simulation.
[0023]
Still another feature of the asynchronous circuit verification method of the present invention is that the asynchronous circuit verification method is performed using a language-level function simulation apparatus for an asynchronous circuit configured by a sequential circuit to be verified, and within one cycle of a clock signal. N (n <(number of events in the clock cycle)) time in order to hold the input data for a plurality of times in the sequential circuit Correspondingly to the storage means of the functional simulation device A first process for temporarily storing in a plurality of internal array elements provided in advance; a second process for detecting an active edge of the clock signal; and a third process for detecting a change in the input data when the active edge is detected. , A fourth process for detecting a metastable state that is an output data state when the value of the input data is different from a value temporarily stored in the internal array element one time ago, and a flag for the metastable state And the input data at any time m (m is any time up to n time) Provided in the storage means A sixth process for temporarily storing the first variable and a value indicating the metastable state; Provided in the storage means A seventh process for generating a metastable state temporarily stored in a second variable; an eighth process for outputting a value indicating the metastable state stored in the second variable; and Ninth processing for temporarily storing input data after the flag setting processing of the metastable state when not detected in the first variable, and flag setting of the metastable state when an active edge of the clock signal is not detected And an eleventh process for outputting the input data temporarily stored in the first variable when the input data is not detected after each of the tenth processes is performed.
[0024]
In addition, a value indicating the metastable state temporarily stored in the second variable can be set by a pseudo random number with a certain initial value.
[0025]
Furthermore, the value indicating the metastable state temporarily stored in the second variable can be set by an arbitrary fixed value designated by the user.
[0026]
Still further, a list processing of the active sequential circuit that extracts all the internal array elements of the sequential circuit that is activated by a clock signal specified by the user and lists the target internal array elements, and a list by the list processing. All event repetition processing that repeats the processing to move to the next one event time for all events after executing the first to eleventh processing for all the internal array elements that have been uploaded You can also.
[0027]
In addition, in the state where the asynchronous circuit is hierarchically structured in advance, in-layer extraction processing for extracting the internal array elements of all the sequential circuits included under the hierarchy specified by the user, and for the extracted internal array elements The list processing and the all event repetition processing may be executed to select the target sequential circuit by hierarchical name.
[0028]
Furthermore, the designation of the sequential circuit below the hierarchy may be performed on all sequential circuits included in the hierarchy.
[0029]
Furthermore, the designation of the sequential circuit below the hierarchy may target all sequential circuits except the hierarchy below.
[0030]
Alternatively, all the sequential circuits included in the hierarchization and all the sequential circuits excluding the lower hierarchy may be specified for the specific hierarchy only.
[0031]
In addition, a logic simulation considering timing is a phenomenon in which values held between sequential circuits differ due to a transmission delay time difference of input data signals generated between sequential circuits to which the same data signal is given in response to the same clock timing. You may reproduce and verify in a similar state.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
First, the outline of the present invention will be described. The asynchronous circuit verification method and the program according to the present invention provide the following processing as an operation in the functional simulation of the sequential circuit constituting the asynchronous circuit.
[0033]
That is, a process for temporarily storing an input data value generated at an event time within one cycle of the clock signal and a process for generating a metastable state are provided to generate the event at an event time within one cycle of the clock signal. Depending on the process of temporarily storing the input data value in the internal array element and the presence or absence of input data change when the clock signal is active, the input data at any one of the input data at the event time held in the internal array element is output. A process for defining a metastable state, and a process for outputting a metastable state value for a certain period of time.
[0034]
The internal array element here is an array element of D [m] possessed by each of FF1, FF2, and FF3 constituting the sequential circuit, and holds the value of the input data Din of each FF for m times. Is an array of Here, m indicates an arbitrary time from 0 to n. That is, there is one storage variable for each FF, and the value that goes into that variable is an arbitrary numerical value (including English characters, which may be 2, 4, 8,...).
[0035]
Further, the operations of FF1, FF2, and FF3 are all the same, and the processing flow of FIG. 1 is obtained, and the events of each process of S0-9 and B1 to B3 are independent.
[0036]
In the processing operation of the sequential circuit described above, the input data is temporarily held in the internal array elements preset in the flip-flops constituting the sequential circuit at every event time within one cycle of the clock signal, and the active edge of the clock signal is detected. Sometimes when the value of the input data changes with respect to the value one hour before, that is, as described above, the output signal is output when the setup time or hold time is not observed in the input signal of the latch or flip-flop. It is defined as a metastable state that becomes unstable, and a metastable state value is generated and output.
[0037]
Then, the input data at an arbitrary time is output among the input data previously held in the internal array element after the next one time.
[0038]
In addition to the conventional operation of forcing the sequential circuit to generate a metastable state for one time each time an active edge of the clock signal is detected by the above-described processing, a value to be acquired as input data is set to one cycle of the clock signal. The operation of setting an arbitrary value at one time is performed.
[0039]
Therefore, the asynchronous circuit is verified by the functional simulation using the operation of the sequential circuit described above, so that the malfunction of the sequential circuit generated in the asynchronous circuit can be changed without changing the cycle and phase conditions of each clock signal. Reproduce in the same way as the simulation considering the timing.
[0040]
In addition, timing problems caused by differences in the transmission delay time of input data signals that occur between sequential circuits that receive the same data signal triggered by the same clock signal, that is, a phenomenon in which the values held between these sequential circuits differ This can be verified by reproducing the simulation in the same manner as the simulation.
[0041]
As a result, it is possible to obtain the effects of simplifying the test bench description and verification work necessary for the simulation and shortening the verification TAT.
[0042]
Hereinafter, the first embodiment of the present invention will be described with reference to FIG. 1 showing an operation flowchart of the sequential circuit of the present invention and FIG. 2 showing a main configuration diagram of a general functional simulator for carrying out the present invention. This will be described in more detail with reference to FIG. 3 showing an example of a sequential circuit to which the sequential circuit verification method of the present invention is applied.
[0043]
The flowchart shown in FIG. 1 is obtained by further adding the operation of the present invention to the processing operation of the conventional sequential circuit shown in FIG. 9 described above, and is a processing operation in which processing S11 and processing S16 are newly added in FIG. is there.
[0044]
That is, in the sequential circuit verification method of the present invention, the input data holding process S11 for temporarily storing the input data n times before in one cycle of the clock signal, the active edge detection process S12 for the clock signal, and the active edge detection The input data change detection process S13 for detecting whether or not the input data has changed in the generated state, and the metastable state for detecting whether or not the metastable state has been detected in the state where the input data change has been detected. A detection process S14, a metastable state flag setting process S15 for setting a metastable state flag when a metastable state is detected, and an arbitrary time m (where m is an arbitrary time up to the n time) ) For temporarily storing the input data (holding the input data in the variable d) and the metastable state in the variable me When the metastable state is not detected in the generation process of the metastable state held in a, the output process S18 of the metastable state that moves the contents of the variable meta to the variable Qout, and the detection process S14 of the metastable state, A metastable state setting process S19 for changing the status flag to true, and a metastable state setting process S20 for changing the metastable state flag to false when no input data is detected in the input data change detection process S13. After the metastable state flag is changed to false in process S20, input data holding process S21 for holding input data in variable d, and held data output process S22 for outputting input data held in variable d to Qout And active edge detection If the active edge is not detected in S12, and a process of setting the metastable state S23 proceeding meta table status flag is changed to false processing S21.
[0045]
The configuration of a known functional simulator to which the above-described flowchart is applied includes a
[0046]
Next, the operation of the first embodiment will be described.
[0047]
Referring to FIGS. 1 and 3, for explaining the operation of the sequential circuit in FIG. 1, a circuit diagram of an asynchronous circuit is shown in FIG. This circuit diagram includes FF1, FF2, FF3 and an adder ALU1 as a sequential circuit.
[0048]
As the input data D1 of FF1, a value obtained by adding +1 to the output data Q1 of FF1 by the adder ALU1 is input, and the output data Q1 of FF1 is input to the input data D2 of FF2 and the input data D3 of FF3. The clock signal CLK1 is supplied to FF1, and the clock signal CLK2 is supplied to FF2 and FF3.
[0049]
The input / output signals of the sequential circuit FF1 are the clock signal CLK1, the input data D1, and the output data Q1, and the input / output signals of the sequential circuits FF2 and FF3 are the input data D2 and output data to the clock signals CLK2 and FF2. Input data D3 and output data Q3 to Q2 and FF3.
[0050]
Further, the metastable state flag MF1 of FF1, the metastable state flag MF2 of FF2, and the metastable state flag MF3 of FF3 are used.
[0051]
In the verification operation in the first embodiment, first, the input data value Din at the current time is held in the internal array element D [0] in the input data holding process S11. The internal array element D [n] has n (n is an integer) array elements, and n is a value smaller than the number of events in one clock cycle used in the function simulation.
[0052]
When the internal array element holds the input data values to FF1, FF2, and FF3, the value of D [0] changes to D [1] and the value of D [1] changes to D [2] as time passes. , D [n−1] holds values for n times to D [n].
[0053]
Next, in the active edge detection process S12 of the clock signal, the edge of the clock signal input to the sequential circuit is detected. If an edge is detected (Yes), the process proceeds to the next input data change detection process S13. If not (No), after performing the metastable state flag setting process S23, the retained data output process S22 is performed.
[0054]
In the input data change detection process S13, a change in the input data signal to the sequential circuit is detected. If the change is detected (Yes), the process proceeds to the metastable state detection process S14 in the next stage, and the change is not detected (No). Changes the metastable state flag to false in the metastable state flag setting process S20. Subsequently, the input data value D [0] is moved to the variable d in the input data holding process S21, and the value of the input data held in the variable d is output in the next held data output process S22.
[0055]
Next, in the metastable state detection process S14, the value of the metastable state flag held in the sequential circuit is checked. If the metastable state is true (true), the metastable state flag is processed in the next step S15. Is set to false.
[0056]
Next, after setting the metastable state flag to false in process S15, in process S16, the value of the arbitrary element m of the internal array element D [m] held in S11 described above is held in the variable d as input data. In step S17, a random value is used to generate a metastable state value and hold it in the variable meta.
[0057]
Finally, in step S18, the value of the metastable state of the variable meta is output to the output Qout of the sequential circuit. If the value of the metastable state flag is not the metastable state (false), after setting the metastable state flag to true in step S19, the same processes S16, S17, and S18 as described above are sequentially performed.
[0058]
The process S20 and the process S23 set the value of the metastable state flag to the case where the metastable state is not in the false state (false) as in the above-described process S15. The process of the process S21 is similar to the process S16 described above. The value of the input data Din to the sequential circuit is held in the variable d. In the processing in step S22, the value held in the variable d is output to the output Qout of the sequential circuit.
[0059]
As a result, after the metastable state detection process of process S14, in process S16, different input data is transferred between sequential circuits having the same data signal triggered by the same clock signal as input data, which is a feature of the present invention. Realize holding action. In the series of processing of processing S17 and processing S18, the value of the metastable state is output when the value of the input data is changed with respect to the value of one hour before the clock signal, which is a feature of the conventional example, is active. Perform the action.
[0060]
Further, when the clock signal is active by the series of processing S20, processing S21, and processing S22 after the input data change detection processing of processing S13, the value of the input data is not changed from the value one time before. After the clock signal is inactive by performing a series of processes S23 and S22 after the clock signal active edge detection process of process S12, the metastable state value is output, The output operation of the input data held from the internal array element is performed one hour later.
[0061]
Next, the operation when the sequential circuit verification method of FIG. 1 is applied to the circuit diagram of the asynchronous circuit of FIG. 3 will be described with reference to the timing chart of FIG.
[0062]
As shown in FIG. 4, it is assumed that the clock signal CLK1 to the FF1 of the sequential circuit changes every three times and the clock signal CLK2 to the sequential circuit FF2 changes every four times.
[0063]
In other words, the simulation does not work unless the width of the time to be held is one cycle of each CLK (6 times for CLK1 and 8 times for CLK2) -1 or less. If one period is exceeded, the value one clock before is also taken in, and the normal operation simulation is lost.
[0064]
Actually, the held width simulates a delay due to a wiring load in a simulation considering the delay, and the width of the metastable state (one time in FIG. 4) is the FF SETUP / HOLD. The model of the model is simulated.
[0065]
In the following description, for ease of explanation, it is assumed that the process of FIG. 1 is completed and the metastable flags MF1, MF2, and MF3 are active.
[0066]
In this case, the FF1 of the sequential circuit inputs, as input data D1, a value obtained by adding +1 by the adder ALU1 to the output Q1 of the Qout of the FF1, and the value between the three times, that is, the value of time 0 (= 1),
[0067]
At this time, the value of the metastable state flag MF1 of FF1 is the state in which the rising edge of CLK1 is active, that is, the active edge (processing S12), and the value of the input data D1 is the value one time before, that is, Although there is a change (= 1) with respect to the initial state value (= 0) of FF1 (processing S13), since the value of MF1 is false in the initial state, the metastable state detection is “No” in processing S14. false (detected false), and true (= 1) in process S19, and the metastable state value (= 6) is output from the output terminal Qout of FF1 to the output Q1 (process S18).
[0068]
Since it is in an inactive state that is not the rising edge of CLK1 at time 4 (process S12), the metastable state flag MF1 is changed to false (= 0) (process S23), and the internal array is used as the output Q1 as described above. The value (= 1) of the arbitrary time (= time 2) selected by the element is output (processing S22).
[0069]
Similarly, at
[0070]
Although not shown in the example of the timing chart, when all of the processes S12, S13, and S14 select Yes, the value of the metastable state flag MF1 is false (= 0) in process S15.
[0071]
Next, in the internal array element FF2 of the sequential circuit, similarly to FF1, the value of the input data D2 that is the same value as the output Q1 of FF1 for three times, that is, the value of time 1 (= 0), the value of time 2 (= 0), the value of time 3 (= 6) is held in the internal array element (process S11), and when the rising edge of CLK2 at time 4 is detected (process S12), the arbitrary value in the internal array element of FF2 After selecting the value (= 0) of the time (= time 1) as a normal value, the value is output as the value (= 0) of the output Q2 from the output terminal Qout of the FF2 at time 5, which is the next time (processing S22). ).
[0072]
At this time, similarly to the above-described FF1, the value of the metastable state flag MF2 of FF2 at time 4 is a value in which the rising edge of CLK2 is active (processing S12), and the value of the input data D2 is the value one time before, That is, since there is a change (= 6) with respect to the value of the initial state (= 0) of FF2 (process S13), it becomes true (= 1) (process S14 and process S19), and passes through processes S16 and S17. The metastable state value (= 3) is output from the output terminal Qout of the FF2 to the output Q2 (processing S18).
[0073]
At time 5, since it becomes an inactive state that is not the rising edge of CLK2 (process S12), the metastable state flag MF2 is changed to false (= 0) as Q2 (process S23), and is selected by the internal array element The value (= 0) of the arbitrary time (= time 1) is output (process S22).
[0074]
At
[0075]
Finally, the sequential circuit FF3 also performs the same operation as the above-described FF1 and FF2, and holds the value for three times of the input data D3 that is the same value as the output Q1 of the FF1 in the internal array element (processing S11). When the rising edge of CLK2 at time 4 is detected (processing S12), an arbitrary time (= time 3) value (= 6) in the internal array element of FF3 is selected as a normal value at the rising timing, and at the next one time At a certain time 5, it is output from Qout as the value of output Q3 (= 6) (process S22).
[0076]
Similarly to the above-described FF2, the value of the metastable state flag MF3 of the FF3 at the time 4 is a state in which the rising edge of the CLK2 is active (processing S12), and the value of the D3 is a value one time before, that is, the FF3. Since there is a change (= 6) with respect to the value of the initial state (process S13), it becomes true (= 1) (process S19), and the value of the metastable state (from Qout to Q3 through process S16 and process S17) ( = 7) is output (process S18).
[0077]
At time 5, CLK2 is in an inactive state that is not a rising edge (process S12). As Q3, the metastable state flag MF2 is changed to false (= 0) (process S23). The value (= 6) of the arbitrary time (= time 3) selected by the internal array element is output instead of the value of (= 1) (process S22)
That is, the sequential circuits FF2 and FF3 at time 4 take in the value of the output Q1 of the FF1, which is the same data signal, as input data D2 and D3 at the rising edge of CLK2, but each is an internal array held as a value for three times. Since the value selected at an arbitrary time from the elements is a different value such as the value of time 1 (= 0) in FF2 and the value of time 3 (= 6) in FF3, it is between the sequential circuits of FF2 and FF3. This means that the value held in is different.
[0078]
This simulates the time difference between the signal propagation delay of the input data D2 to the FF2 and the signal propagation delay of the input data D3 to the FF3 at the timing of time 4, and the same data signal triggered by the same clock signal is input. This shows that a malfunction occurs due to a timing problem between sequential circuits.
[0079]
Further, since the value of D3 (= 6) selected by FF3 as the normal value is the value of the metastable state generated in the sequential circuit FF1, the original expected input data, that is, the output Q1 at time 4 is stored in FF3. Unlike the value of = 1 (= 1), this asynchronous circuit caused a malfunction from time 5 to
[0080]
The value in the metastable state described above is an arbitrary fixed value, and may be a fixed value “X” as in a third embodiment (FIG. 6) described later.
[0081]
Actually, the value is an arbitrary value within the range that the data Din can take, but is not limited thereto, and the effect of the present invention does not change.
[0082]
For example, if the FF is a 1-bit sequential circuit, the possible values are 0 and 1. In many cases, a value of 2 or more cannot be defined as a limitation of a simulator that is actually mounted. However, when one sequential circuit processes a 4-bit data length, it takes a value of 0 to 15.
[0083]
As described above, the operation of the sequential circuit is triggered by the same clock signal by holding the input data signal for one cycle of the clock signal and selecting and outputting a value at any one time within one cycle. The operation is performed in consideration of the timing problem due to the difference in the transmission delay time of the input data signal between the sequential circuits.
[0084]
Also, as the operation of the conventional example, when the value of input data changes with respect to the value one hour before when active edge is detected, it is defined as a metastable state, and a metastable state value is generated and output. Then, after the next one time, the input data is output by the above-described operation and the sequential circuit is forced to generate a metastable state for one time every active edge of the clock signal.
[0085]
Therefore, a circuit configuration including a timing problem due to a difference in transmission delay time of an input data signal generated between sequential circuits triggered by the same clock signal by performing verification of an asynchronous circuit using the operation of the sequential circuit by a functional simulation. However, the failure of the sequential circuit that occurs in the asynchronous circuit is not verified by checking the operation by changing the cycle and phase conditions of each clock signal in various ways. It can be verified by reproducing the operation.
[0086]
As a result, it is possible to obtain the effects of simplifying the test bench description and verification work necessary for the simulation and shortening the verification TAT.
[0087]
In the above-described embodiment, the rising change is used as the active edge of the clock signal, but the same applies to the falling change.
[0088]
Further, even if the active edge of the clock signal has a rising change and a falling change sequential circuit as a configuration of the asynchronous circuit, the same asynchronous circuit verification effect as that of the above-described embodiment can be obtained.
[0089]
Next, a second embodiment of the present invention will be described.
[0090]
The basic configuration of the second embodiment is the same as that of the first embodiment. That is, the generation of the metastable state in the metastable state generation process S17 in the sequential circuit verification flowchart of the present invention shown in FIG. 1 is further devised.
[0091]
Referring to FIG. 5 showing the configuration, the metastable state generation process S17 is a function in which the value of the metastable state is set as a pseudo-random number with a constant initial value and added to the variable meta. .
[0092]
A pseudo-random number with a constant initial value generally has a periodic pattern, and when used in the sequential circuit of the present invention, the value of the metastable state is an asynchronous circuit operation to be verified, that is, applied. Then, the value is the same as long as the number of sequential circuits in the circuit and the order of operation are not changed.
[0093]
When the verification of the asynchronous circuit according to the second embodiment is performed, if the target asynchronous circuit and the simulation pattern for the operation are the same, the function simulation result is the same no matter how many times it is executed. Effective in verification work that requires reproducibility.
[0094]
Therefore, the asynchronous circuit is verified by the functional simulation using the operation of the sequential circuit described above, so that the malfunction of the sequential circuit generated in the asynchronous circuit can be changed without changing the cycle and phase conditions of each clock signal. Reproduce in the same way as the simulation considering timing.
[0095]
In addition, the timing problem due to the transmission delay time difference between the input data signals generated between the sequential circuits to which the same data signal is input with the same clock signal as a trigger, that is, the phenomenon in which the value held between the sequential circuits is different is also determined. It can be verified by reproducing it in the same way as the simulation considered.
[0096]
As a result, it is possible to obtain the effects of simplifying the test bench description and verification work necessary for the simulation and shortening the verification TAT.
[0097]
Next, a third embodiment of the present invention will be described.
[0098]
In the second embodiment described above, by setting the metastable state value as a random number value, an effect of improving the comprehensiveness of the malfunction verification of the operation of the asynchronous circuit due to the propagation of the metastable state value is obtained. However, by setting this value as an arbitrary fixed value by the user, it is possible to mark the malfunction of the asynchronous circuit in the function simulation result.
[0099]
Referring to FIG. 5 showing the configuration of the third embodiment for that purpose, the metastable state generation process S17 sets the value of the metastable state with a pseudo-random number with an arbitrary fixed value specified by the user, A function to be held in the variable meta is added.
[0100]
That is, an arbitrary fixed value specified by the user is set as the occurrence of the metastable state. This makes it possible to identify the time at which the metastable state occurs and the sequential circuit that has occurred for the sequential circuit in the target asynchronous circuit, and can easily analyze the creation of malfunctions in the asynchronous circuit. .
[0101]
Also in this embodiment, the asynchronous circuit is verified by functional simulation using the operation of the sequential circuit described above, so that the malfunction of the sequential circuit generated in the asynchronous circuit can be changed in various cycle and phase conditions. It is reproduced in the same way as the simulation considering the timing without changing to.
[0102]
In addition, a phenomenon in which values held between sequential circuits that are input with the same data signal using the same clock signal as a trigger can be verified by reproducing the phenomenon in the same manner as a simulation considering timing.
[0103]
As a result, it is possible to obtain the effects of simplifying the test bench description and verification work necessary for the simulation and shortening the verification TAT.
[0104]
Next, a fourth embodiment of the present invention will be described.
[0105]
In the fourth embodiment, processing for selecting a target sequential circuit in a circuit is added to an asynchronous circuit to which the sequential circuit verification method of the present invention is applied. That is, as a feature of the present invention, it has a function of holding the input data value generated at the event time within one cycle of the clock signal in the internal array element, but this increases the scale of the asynchronous circuit to be verified. Therefore, it is expected that the state values held in the function simulator will be enormous, and therefore, there is a risk that the function simulation speed will be significantly lowered and the risk of being unable to execute due to a shortage of resources for simulator operation.
[0106]
Referring to FIG. 7 showing the flowchart of the fourth embodiment, all the sequential circuits that are newly added at the beginning of the process and are activated by the clock signal specified by the user are extracted, and the target order is extracted. A sequential circuit extraction process S41 for listing circuits, a process S42 for clearing FF [i] to i = 0, a process S43 for performing the verification flow of FIG. 1 on FF [i], and FF [i ] Is incremented one by one at i = i + 1, the verification flow is sequentially performed on the next FF [i], and repeated until i = k, i = k, and all events are completed. Step S46 is repeated from Step S42.
[0107]
That is, the processing of this embodiment performs the operation flow of FIG. 1 for all the listed sequential circuits in the loop processing of processing S43 to processing S45 for each event time of the function simulator, and all the sequential circuits are processed. When the above process is completed, the process proceeds to the next one event time.
[0108]
As a result, the application of the sequential circuit of the present invention can be limited to that of a clock signal line designated by the user, so that the effect of reducing the state value held in the function simulator generated in the present invention can be obtained.
[0109]
Further, since the asynchronous circuit portion to be verified can be easily specified by the user in units of clock signal lines, the description of the test bench and the simplification of the verification work inherent in the present invention are not impaired.
[0110]
Also in this embodiment, the asynchronous circuit is verified by functional simulation using the operation of the sequential circuit described above, so that the malfunction of the sequential circuit generated in the asynchronous circuit can be changed in various cycle and phase conditions. It is reproduced in the same way as the simulation considering the timing without changing to.
[0111]
In addition, a phenomenon in which values held between sequential circuits that are input with the same data signal using the same clock signal as a trigger can be verified by reproducing the phenomenon in the same manner as a simulation considering timing.
[0112]
As a result, it is possible to obtain the effects of simplifying the test bench description and verification work necessary for the simulation and shortening the verification TAT.
[0113]
Next, a fifth embodiment of the present invention will be described.
[0114]
Referring to FIG. 8 showing a configuration example of the fifth embodiment of the present invention. The present embodiment is a verification flowchart in which a process S51 based on a hierarchical name is added as a process of selecting a sequential circuit as a target in a circuit in addition to the above-described fourth embodiment.
[0115]
In the process S51, all the sequential circuits under the hierarchy designated by the user are extracted, the target sequential circuits are listed, and the processes S41 to S46 of FIG. 7 described in the fourth embodiment are then performed. Do.
[0116]
This sequential circuit designation method is applied by performing a method that targets all sequential circuits included under the hierarchy and a method that targets all sequential circuits except the hierarchical level. Even when the hierarchical structure of the asynchronous circuit is complicated, only a specific hierarchy can be specified.
[0117]
As a result, even if the target sequential circuit is specified by the clock signal, if the number of target sequential circuits is still large, the design of the asynchronous circuit to be applied is hierarchically structured to narrow down the verification range in units of hierarchy. Therefore, there is an effect that the verification operation is facilitated by further reducing the state value held inside the function simulator and narrowing down the verification range.
[0118]
Also in this embodiment, the asynchronous circuit is verified by functional simulation using the operation of the sequential circuit described above, so that the malfunction of the sequential circuit generated in the asynchronous circuit can be changed in various cycle and phase conditions. It is reproduced in the same way as the simulation considering the timing without changing to.
[0119]
In addition, a phenomenon in which values held between sequential circuits that are input with the same data signal using the same clock signal as a trigger can be verified by reproducing the phenomenon in the same manner as a simulation considering timing.
[0120]
As a result, it is possible to obtain the effects of simplifying the test bench description and verification work necessary for the simulation and shortening the verification TAT.
[0121]
【The invention's effect】
As described above, by applying the verification method of the present invention, the malfunction of the sequential circuit occurring in the asynchronous circuit can be adjusted during functional simulation without changing the cycle and phase conditions of each clock signal in various ways. Reproduce in the same way as the simulation considered.
[0122]
In addition, a phenomenon in which values held between sequential circuits that are input with the same data signal using the same clock signal as a trigger can be verified by reproducing the phenomenon in the same manner as a simulation considering timing.
[0123]
Therefore, it is possible to obtain the effects of simplifying the test bench description and verification work necessary for the simulation and shortening the verification TAT.
[Brief description of the drawings]
FIG. 1 is an operation flowchart of a sequential circuit according to a first embodiment of the present invention.
FIG. 2 is a configuration diagram of a general functional simulator to which the present embodiment is applied.
FIG. 3 is a circuit diagram of an asynchronous circuit for explaining the operation of the present invention.
FIG. 4 is a timing chart for explaining the operation of the present invention.
FIG. 5 is a flowchart of occurrence of a metastable state in the second embodiment of the present invention.
FIG. 6 is a flowchart of metastable state generation according to the third embodiment of the present invention.
FIG. 7 is an operation flowchart according to the fourth embodiment of the present invention.
FIG. 8 is an operation flowchart according to the fifth embodiment of the present invention.
FIG. 9 is an operation flowchart of an example of a conventional sequential circuit.
[Explanation of symbols]
ALU1 adder
FF1, FF2, FF3 internal array elements
CLK1, CLK2 clock signal
D1, D2, D3 input data
Claims (18)
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