JP3756386B2 - Constant current generation circuit and display device - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、野球場等に設置される大規模な表示装置であって、電流を供給することにより発光ダイオード等を点灯させる電流駆動方式の表示装置に関し、特に、該表示装置で用いられる電流発生回路に関する。
【０００２】
【従来の技術】
図１２に表示装置の構成例を示す。この表示装置は、Ｒ，Ｇ，Ｂ各色用の表示コントローラ３と、表示コントローラ３から出力された画像データを蓄えるバッファメモリ４と、バッファメモリ４からの情報を受信するマトリクス状に並んだ複数の表示ユニット５と、バッファメモリ４の情報を表示ユニット５に伝達するバス６とを備えている。
【０００３】
このうち、表示コントローラ３は、テレビ放送受信機やビデオ再生装置等のビデオシステム１から出力される画像情報を走査変換、標本化処理してバッファメモリ４に出力する。また、コンピュータシステム２から出力される画像情報の通信制御を行い、グラフィック処理または文字情報処理を行ってバッファメモリ４に出力する。
【０００４】
また、複数の表示ユニット５は全体でスクリーンを構成し、各表示ユニット５は、画像メモリ５ａ、制御回路５ｂ、電源回路５ｃ、駆動回路５ｄ及び表示素子５ｅを備える。画像メモリ５ａはバッファメモリ４からの情報を蓄え、駆動回路５ｄにその画像データを与える。表示素子５ｅは発光ダイオード等の素子であり、駆動回路５ｄから電流が与えられて駆動が行われる。また、制御回路５ｂは駆動回路５ｄにおける表示素子５ｅの駆動順序等を制御する。また、電源回路５ｃは表示ユニット５内の各部に電力を供給する。
【０００５】
さて、この表示装置のうち駆動回路５ｄ内には、一定の電流強度を持った電流、すなわち定電流を表示素子５ｅに供給するための定電流発生回路が設けられる。図１３にそのような定電流発生回路ＣＩｄを示す。この定電流発生回路ＣＩｄは、外部からのロジック信号の入力およびバイアス電圧の入力に応じてパルス状の定電流波形を発生させる回路である。具体的には定電流発生回路ＣＩｄは、定電流の出力期間を決定するＡＮＤゲートＧａと、電流設定入力Ｖｂ３をバイアス電圧としてその一端に受けて参照電流Ｉｒｅｆ２を発生させる抵抗Ｒｒｅｆ２と、ＡＮＤゲートＧａの出力に応じて参照電流Ｉｒｅｆ２に対応する電流を電流出力Ｉｃとして出力する定電流発生部ＩＧｂとを備える。
【０００６】
なお、ＡＮＤゲートＧａには、定電流の出力時間を設定する出力時間設定入力Ｓｍおよび表示素子の発光の有無を決定する有効無効データ入力Ｄｖが入力される。ここで、出力時間設定入力Ｓｍは、出力時間に応じてパルス幅、パルス数の異なるロジックパルス信号であり、有効無効データ入力Ｄｖは、対応する表示素子を表示させるかどうかを決定するロジックパルス信号である。図１２に示したような電流駆動方式の表示装置においては、発光量の階調制御は表示素子５ｅに流す定電流の印加時間を制御して行われる。そして、映像信号のうち発光する表示素子を指定する信号が有効無効データ入力Ｄｖとして入力され、映像信号のうち各表示素子における階調を指定する信号が出力時間設定入力Ｓｍとして入力されるのである。
【０００７】
この定電流発生回路ＣＩｄの動作を示すのが、図１４のタイミングチャートである。図１４において、有効無効データ入力Ｄｖが有効レベル（例えばＨｉｇｈとする）の状態では、出力時間設定入力Ｓｍに依存して電流出力Ｉｃの状態はＯＮ／ＯＦＦし、有効無効データ入力Ｄｖが無効レベル（例えばＬｏｗとする）では他のどの入力にも関係なく、電流出力ＩｃはＯＦＦとなる。なお、出力電流Ｉｃのピーク値Ｉｐは、電流設定入力Ｖｂ３から定電流発生部ＩＧｂへと流れ込む参照電流Ｉｒｅｆ２の値に依存して決定される。なお、参照電流Ｉｒｅｆ２の値は電流設定入力Ｖｂ３のバイアス電圧値とリファレンス抵抗Ｒｒｅｆ２の抵抗値とによって決められる。
【０００８】
図１４のタイミングチャートでは、理想状態での電流出力Ｉｃの様子が示されている。図１４に示すように、有効無効データ入力Ｄｖが有効レベルにある場合であって、かつ、出力時間設定入力Ｓｍに入力されるロジックパルスが例えばＨｉｇｈレベルにある期間だけ、電流出力Ｉｃの出力が行われる。すなわち、有効無効データ入力Ｄｖと出力時間設定入力Ｓｍとの論理積がＡＮＤゲートＧａにおいて演算されて、その演算結果が定電流発生部ＩＧｂに入力されることで電流出力Ｉｃが得られているのである。
【０００９】
ある時間幅ｔｐを持つ一つのロジックパルスが出力時間設定入力Ｓｍとして入力された場合、電流出力Ｉｃが理想的な波形になるとすると、出力時間設定入力Ｓｍの変化から一定の伝播遅延時間ｔｄを持ってＯＮ／ＯＦＦする。そして、その波形は、出力期間中はピーク値Ｉｐを維持し、出力時間設定入力Ｓｍに入力されるロジックパルスと同じパルス幅ｔｐを持った矩形波形となる。よって、出力電流の時間積分量（即ち電荷量）は、Ｉｐとｔｐとの積（＝有効面積）で表され、ピーク値Ｉｐの値が一定であれば、入力されるロジックパルスのパルス幅ｔｐによってのみ決定される。
【００１０】
さて、図１５は、負荷として発光ダイオードＬ１を接続した定電流発生回路ＣＩｄの回路例である。この回路では、定電流発生部ＩＧｂがスイッチＧｂおよびトランジスタＱ３，Ｑ４を備え、トランジスタＱ３，Ｑ４がカレントミラー構成を成している。そして、トランジスタＱ３のコレクタにスイッチＧｂを介して参照電流Ｉｒｅｆ２が与えられる。また、スイッチＧｂはＡＮＤゲートＧａの出力によりその導通が制御される。また、トランジスタＱ４のコレクタには、負荷である発光ダイオードＬ１のカソードが接続され、負荷電流Ｉｂが電流出力として流れ込む。なお、発光ダイオードＬ１のアノードにはバイアス電圧Ｖｂ２が与えられる。また、トランジスタＱ３，Ｑ４のエミッタには共通して接地電位ＧＮＤが与えられる。
【００１１】
この回路によれば、ＡＮＤゲートＧａの出力がＨｉｇｈとなるときに、スイッチＧｂが導通して参照電流Ｉｒｅｆ２がトランジスタＱ３に流れ、トランジスタＱ３のコレクタ−エミッタ間に参照電流Ｉｒｅｆ２とほぼ同じ値の電流Ｉｃ３が流れる。トランジスタＱ３とトランジスタＱ４とはカレントミラー構成を成していることから、トランジスタＱ４のコレクタ−エミッタ間に電流Ｉｃ４が流れ、その結果、負荷電流Ｉｂとして、参照電流Ｉｒｅｆ２とほぼ同じ値の、または、トランジスタＱ３，Ｑ４のサイズ比により決定される変換比の電流が流れる。よって、有効無効データ入力Ｄｖと出力時間設定入力Ｓｍとによって発光ダイオードＬ１の発光を制御することができる。そして、この図１５に示す回路を表示ユニット５における駆動回路５ｄおよび表示素子５ｅとして多数配列することによって画像表示装置を構成することができる。
【００１２】
さて、発光ダイオードの発光光度は、発光ダイオードのＰＮ接合部に注入される電荷量に正比例して変化する。つまり、発光光度は電流波形の時間積分量（＝有効面積）に正比例して変化する。
【００１３】
ここで、図１５に示す回路の出力時間設定入力Ｓｍに、Ｄｎ＝Ｔ０×２n（ｎは０または自然数、Ｔ０はパルス幅の単位時間）のパルス幅を持つロジックパルスを入力した時の表示画像の濃淡、すなわち階調を制御する例を考える。そして、図１５の回路にて有効無効データ入力Ｄｖが有効レベルにあるとし、図１６に示す波形Ｄ０〜ＤｎのうちＤ０〜Ｄ２を出力時間設定入力Ｓｍとして使用するものとする。
【００１４】
この場合、波形Ｄ０〜Ｄ２は、表１に示すような組み合わせとして使用することができる。
【００１５】
【表１】
表１に示すように波形Ｄ０〜Ｄ２を用いる場合、階調ｍの総数は８となる。階調ｍに応じて波形Ｄｎを組み合わせた出力時間設定入力Ｓｍを入力すると、入力された波形Ｄｎのパルス数やパルス幅に１対１に対応して、負荷電流Ｉｂとして電流パルスが発生する。
【００１７】
例えば図１７は、階調ｍが３の時の出力時間設定入力Ｓｍの波形と負荷電流Ｉｂの波形とを示したものである。波形Ｄ０とＤ１とが単位時間Ｔ０の間隔を置いて時分割で入力され、各々の波形Ｄ０およびＤ１に対応したパルス幅の電流が出力される。同様に図１８は、階調ｍが７の時の出力時間設定入力Ｓｍの波形と負荷電流Ｉｂの波形とを示している。
【００１８】
図１７および図１８から分かるように、負荷電流Ｉｂの電流パルスの有効面積は階調ｍの値に対応しており、発光ダイオードＬ１に注入される電荷量を階調ｍに応じて変化させることができる。すなわち、発光ダイオードに流される電流パルスの時間積分量に応じて、発光ダイオードの発光光度Ｌは出力時間設定入力Ｓｍの関数で変化し、上記の例では階調ｍが０〜７までの８段階を表現することになる。
【００１９】
さて、理想的な階調制御においては、階調ｍにおける負荷電流Ｉｂの出力電流パルスの有効面積と出力時間設定入力Ｓｍのロジックパルスの電圧値の有効面積との間には比例関係が成り立ち、いずれの階調間においても１階調の発光光度差Ｌ（Ｓｍ）−Ｌ（Ｓｍ−１）は、
【００２０】
【数１】
で表され一定値となる。それゆえ発光光度Ｌも階調ｍに比例して変化する。
【００２２】
【発明が解決しようとする課題】
図１４においては、電流出力Ｉｃが理想状態となる場合の波形を示したが、一般には、定電流発生回路ＣＩｄの出力電流Ｉｃの波形は図１９に示すように、出力時間設定入力ＳｍのＯＮ時の伝播遅延時間ｔｄ１、立上がり遅延時間ｔｒ、および出力時間設定入力ＳｍのＯＦＦ時の伝播遅延時間ｔｄ２、立下がり遅延時間ｔｆを有する。ここで、出力電流Ｉｃを時間ｔの関数Ｉ（ｔ）で表し、ＯＮ時の電流変化をＩｒ（ｔ）、ＯＦＦ時の電流変化をＩｆ（ｔ）で表すと、図１９に示す電流出力Ｉｃの有効面積は、
【００２３】
【数２】
となる。なお、数２では出力時間設定入力Ｓｍの立上がり始めを時間ｔの原点としている。また、数２中のｋは、理想波形の場合の有効面積Ｉｐ×ｔｐからのずれを表す定数項である。この定数項ｋの値は、Ｉｒ（ｔ）やＩｆ（ｔ）が回路の構成や出力電流値の設定などによって変化するため、それらに依存して変化する。
【００２５】
この定数項ｋの発生原因は、入力に対する定電流発生回路中のトランジスタの応答特性が立上がりと立下がりで固有的に異なることや、設定される出力のピーク値、周囲に配置される受動素子、能動素子、及び配線などにトランジスタが影響を受けること等による。そのため、理想とする出力電流の有効面積とは異なる値の有効面積を持った電流が出力されてしまう。
【００２６】
すなわち、上述の定電流発生回路ＣＩｄにおいては、外部より定数項ｋの値を制御することができないため、得られる出力電流の有効面積は理想波形の有効面積Ｉｐ×ｔｐにはならず、所望の電流波形が得られない。
【００２７】
また、図１５に示した定電流発生回路を採用した表示装置における階調制御では、出力時間設定入力Ｓｍに例えば表１のような波形Ｄ０〜Ｄ２を入力しても、対応する出力電流Ｉｂの有効面積は階調ｍに対して一定の割合で変化せず、上述のように定数項ｋの分だけ大きくもしくは小さくなる。それゆえ階調ｍにおける出力電流の有効面積は、波形Ｄ０〜Ｄ２の各々で定数項ｋが同じであるとすると、
【００２８】
【数３】
となる。
【００３０】
表１を見れば分かるように出力時間設定入力ＳｍにおけるＤｎの構成数は階調数ｍとは一定の関係に無い。そのため、数３における（Ｉｂの有効面積）の値は、階調数ｍに対して単調に変化しない。したがって１階調の発光光度差Ｌ（Ｓｍ）−Ｌ（Ｓｍ−１）も一定ではなく、階調ｍと発光光度Ｌとの関係が単純な比例にはならない。
【００３１】
図２０は、定数項ｋが負の場合、即ち理想よりも小さい有効面積の出力が得られる場合における階調数ｍと輝度値Ｌとの関係を示した図である。また、図２１は、定数項ｋが正の場合、即ち理想よりも大きい有効面積の出力が得られる場合における階調数ｍと輝度値Ｌとの関係を示した図である。なお、ここでは輝度値に、上述の発光ダイオードの発光光度の変数と同じ変数Ｌを用いているが、ここでいう輝度とは、複数の発光ダイオードを並べた画面全体の明るさのことを指している。
【００３２】
図２０、図２１においては、破線Ｌ１が、電流出力Ｉｂが理想的な出力となる場合の階調数ｍと輝度Ｌとの関係を表しており、正比例のグラフとなっている。一方、実際のグラフは、実線Ｌ２、Ｌ３のように一定の傾きを有しない。また、階調数ｍの増加に伴い、理想出力時と比べて輝度の差が広がってゆく傾向となる。
【００３３】
なお、さらに別の問題として、パルス電流における立ち上り時または立ち下り時には、一般的にその変化が急峻になると誘導起電力が増大するという点がある。この場合、誘導起電力の増大に伴い、発生するノイズ量が大きくなる。
【００３４】
従来の定電流発生回路ＣＩｄでは、出力電流の立上がり時間ｔｒ、および立下がり時間ｔｆの値を、周辺回路の定数を変えることなく自在に制御することは不可能であった。そのために、それらの値が小さい場合には、Ｍをインダクタンス、ｉを電流値として、
【００３５】
【数４】
で表される誘導起電力Ｖの値が大きくなっていた（ｔｒ，ｔｆが小さいとｄｉ／ｄｔの値が大きくなるので）。そのため、近傍の配線に生じるクロストーク等が、表示装置における階調表現に悪影響を及ぼしたり、ちらつき、誤表示などのノイズをもたらすことがあった。
【００３７】
そこで、この発明の課題は、出力電流の波形の有効面積を理想出力波形の有効面積に近づけることが可能で、さらに、出力電流の波形の立上がり時間および立下がり時間をも制御することが可能な定電流発生回路を提供し、また、該定電流発生回路を階調制御に適用することにより、階調数と輝度との関係を理想特性に近づけることが可能な表示装置を提供することにある。
【００３８】
【課題を解決するための手段】
請求項１に記載の発明は、入力パルスから互いに異なる遅延量を有する複数の遅延パルスを生成する遅延回路と、前記遅延パルス同士の論理演算を行うことで所定の位相およびパルス幅を有する複数の出力パルスを生成する論理回路と、前記複数の出力パルス各々に対応した複数のパルス電流を発生させるパルス電流発生回路を含み、前記パルス電流発生回路の出力する前記複数のパルス電流を重ね合わせて所定の波形を有する電流を発生させる電流発生部とを備え、前記論理回路は、前記論理演算に用いる遅延パルスを、外部より入力される論理制御信号に基づいて前記複数の遅延パルスの中から設定可能であり、前記電流発生部は、外部より入力される各前記パルス電流発生回路に対応したイネーブル信号により、重ね合わせるパルス電流を選択可能であり、前記論理制御信号及び前記イネーブル信号により、入力パルスのパルス幅に応じ、入力パルスに対する前記電流の位相、パルス幅、電流立上がり特性、電流立下がり特性およびピーク電流値を、外部から制御可能なことを特徴とする定電流発生回路である。
【００３９】
請求項２に記載の発明は、入力パルスから互いに異なる遅延量を有する複数の遅延パルスを生成する遅延回路と、前記遅延パルス同士の論理演算を行うことで所定の位相およびパルス幅を有する出力パルスを生成する論理回路と、前記出力パルスにより能動化されて電流を発生させる電流発生部とを備え、前記論理回路は、前記論理演算に用いる遅延パルスを、外部より入力される論理制御信号に基づいて前記複数の遅延パルスの中から設定可能であり、前記論理制御信号により、入力パルスのパルス幅に応じ、入力パルスに対する前記電流のパルス幅を、外部から制御可能なことを特徴とする定電流発生回路である。
【００４１】
請求項３に記載の発明は、請求項１または２に記載の定電流発生回路と、前記定電流発生回路において発生した前記電流が供給される発光素子とを備える表示装置である。
【００４２】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態は、出力電流の波形の有効面積を理想出力波形の有効面積に近づけることが可能で、さらに、出力電流の波形の立上がり時間および立下がり時間をも制御することが可能な定電流発生回路を実現するものである。
【００４３】
図１は本実施の形態に係る定電流発生回路ＣＩａの構成を示した図である。この定電流発生回路ＣＩａは、定電流の出力期間を決定するＡＮＤゲートＧａと、ＡＮＤゲートＧａの出力に応じて、有効面積を理想出力波形の有効面積に近づけた電流出力Ｉａを出力する電流発生部ＣＧとを備える。なお、ＡＮＤゲートＧａには、従来の定電流発生回路ＣＩｄと同様、定電流の出力時間を設定する出力時間設定入力Ｓｍおよび表示素子の発光の有無を決定する有効無効データ入力Ｄｖが入力される。
【００４４】
電流発生部ＣＧは、遅延回路部ＤＬと、デコード部ＤＣと、論理回路部ＬＣａと、定電流発生部ＩＧａとを備える。
【００４５】
遅延回路部ＤＬは複数の遅延回路ＤＬ１〜ＤＬｎを備え、各遅延回路にはＡＮＤゲートＧａから出力される出力制御信号Ｓｃが入力される。そして、各遅延回路ＤＬ１〜ＤＬｎにおいて異なる遅延量で遅延された各出力Ｓｄが論理回路部ＬＣａに入力される。
【００４６】
また、デコード部ＤＣには論理制御信号Ｓｌｃが入力され、その内容がデコードされて出力Ｓｌｄとして論理回路部ＬＣａに入力される。この論理制御信号Ｓｌｃは複数の信号からなり各々が二値を採るパラレルな信号である。また、デコード部ＤＣからはイネーブル信号Ｓｅが定電流発生部ＩＧａに向けて出力される。
【００４７】
論理回路部ＬＣａでは、デコード部ＤＣからの出力Ｓｌｄに基づいて、遅延された各出力Ｓｄのうちどの信号をどのように組み合わせて出力するかを決定する。そして、論理回路部ＬＣａからの出力Ｓｉａは定電流発生部ＩＧａに入力される。
【００４８】
定電流発生部ＩＧａは複数の定電流発生回路ＩＧ１〜ＩＧｍを備え、各定電流発生回路ＩＧ１〜ＩＧｍには論理回路部ＬＣａからの出力Ｓｉａとデコード部ＤＣからのイネーブル信号Ｓｅとが与えられる。そして、各定電流発生回路ＩＧ１〜ＩＧｍにおいて発生された定電流が重畳されて電流出力Ｉａとなる。
【００４９】
このうち、遅延回路部ＤＬ中の各遅延回路ＤＬ１〜ＤＬｎでは、ＤＬ１から順にその遅延定数がｔ０ずつ大きくなるよう設定されている。ＡＮＤゲートＧａからの単一の出力制御信号Ｓｃは複数に分岐して入力され、１番目の遅延回路ＤＬ１の出力Ｓｄ１は入力波形よりｔ０時間だけ遅れて、２番目の遅延回路ＤＬ２の出力Ｓｄ２は入力波形より２ｔ０時間だけ遅れて、・・・・、ｎ番目の遅延回路ＤＬｎの出力Ｓｄｎは入力波形よりｎ×ｔ０時間だけ遅れて出力される。図２は、この様子を各出力における波形▲１▼、▲２▼、▲３▼、▲４▼・・・・とともに示したものである。
【００５０】
論理回路部ＬＣａは、図３に示すように、遅延回路ＤＬからの出力Ｓｄおよびデコード部ＤＣからの出力Ｓｌｄを受けるセレクター回路と、ＡＮＤゲートやＯＲゲート等のゲート回路とを備えている。なお、図３では、例として２つのセレクター回路ＳＬａ，ＳＬｂと複数のＯＲゲートＧｌ１〜Ｇｌｍを図示している。
【００５１】
遅延回路部ＤＣからの各出力Ｓｄ１〜Ｓｄｎは論理回路部ＬＣａ内にて２つのセレクター回路ＳＬａ，ＳＬｂのそれぞれに入力される。各セレクター回路ＳＬａ，ＳＬｂにおいては、デコード部ＤＣからの出力Ｓｌｄの情報に基づいて、遅延回路ＤＬからの出力Ｓｄ１〜Ｓｄｎのうちいずれの信号をＯＲゲートＧｌ１〜Ｇｌｍのそれそれに出力するかが決定される。図３では、例として、セレクター回路ＳＬａからは、ＯＲゲートＧｌ１に対し出力Ｓｄ２が、ＯＲゲートＧｌ２に対し出力Ｓｄ２が、ＯＲゲートＧｌ３に対し出力Ｓｄ１が、・・・・、ＯＲゲートＧｌｍに対し出力Ｓｄ１が、それぞれ与えられ、セレクター回路ＳＬｂからは、ＯＲゲートＧｌ１に対し出力Ｓｄ２が、ＯＲゲートＧｌ２に対し出力Ｓｄ３が、ＯＲゲートＧｌ３に対し出力Ｓｄ４が、・・・・、ＯＲゲートＧｌｍに対し出力Ｓｄ５が、それぞれ与えられる場合を示している。
【００５２】
すると、各ＯＲゲートＧｌ１〜Ｇｌｍにおいて、様々なパルス幅、位相を有するパルス信号が生成される。例えば図３では、ＯＲゲートＧｌ１からの出力Ｓｉａ１には出力Ｓｄ２の波形▲２▼と同様の波形が、ＯＲゲートＧｌ２からの出力Ｓｉａ２には出力Ｓｄ２の波形▲２▼と出力Ｓｄ３の波形▲３▼との合計のパルス幅を有する波形▲２▼＋▲３▼が、ＯＲゲートＧｌ３からの出力Ｓｉａ３には出力Ｓｄ１の波形▲１▼と出力Ｓｄ４の波形▲４▼との合計のパルス幅を有する波形▲１▼＋▲４▼が、・・・・、ＯＲゲートＧｌｍからの出力Ｓｉａｍには出力Ｓｄ１の波形▲１▼と出力Ｓｄ５の波形▲５▼との合計のパルス幅を有する波形▲１▼＋▲５▼が、それぞれ現れる。
【００５３】
すなわち、論理制御信号Ｓｌｃにより指定された出力の組み合わせ方で各ＯＲゲートＧｌ１〜Ｇｌｍにおいて論理演算が行われ、その結果、希望の立上がり位相、立下がり位相と希望のパルス幅とを持つロジックパルスが出力Ｓｉａ１〜Ｓｉａｍとして出力される。
【００５４】
そして、定電流発生部ＩＧａは、論理回路部からの出力Ｓｉａ１〜Ｓｉａｍと同数の定電流発生回路ＩＧ１〜ＩＧｍを備えている。図４に、各定電流発生回路ＩＧ１〜ＩＧｍの構成を示す。
【００５５】
各定電流発生回路ＩＧ１〜ＩＧｍは、スイッチＧｂおよびトランジスタＱ１，Ｑ２を備え、トランジスタＱ１，Ｑ２がカレントミラー構成を成している。そして、トランジスタＱ１のコレクタにスイッチＧｂを介して参照電流Ｉｒｅｆ１が与えられる。なお、抵抗Ｒｒｅｆ１の一端にはバイアス電圧たる電流設定入力Ｖｂ１が与えられている。
【００５６】
また、スイッチＧｂは、論理回路部ＬＣａからの対応する出力Ｓｉａ１〜Ｓｉａｍによりその導通が制御される。さらに、スイッチＧｂは、デコード部ＤＣからの対応するイネーブル信号Ｓｅ１〜Ｓｅｍによってもその導通が制御される。なお、出力Ｓｉａ１〜Ｓｉａｍが例えばＨｉｇｈを採るとき、または、イネーブル信号Ｓｅ１〜Ｓｅｍが例えばＨｉｇｈを採るときに、スイッチＧｂが導通するようにしておけばよい。
【００５７】
また、トランジスタＱ２のコレクタには、負荷電流Ｉａ１〜Ｉａｍが電流出力として流れ込む。また、トランジスタＱ１，Ｑ２のエミッタには共通して接地電位ＧＮＤが与えられる。
【００５８】
この回路によれば、論理回路部ＬＣａからの対応する出力Ｓｉａ１〜ＳｉａｍがＨｉｇｈとなるときに、スイッチＧｂが導通して参照電流Ｉｒｅｆ１が流れ、トランジスタＱ１のコレクタ−エミッタ間に参照電流Ｉｒｅｆ１とほぼ同じ値の電流Ｉｃ１が流れる。トランジスタＱ１とトランジスタＱ２とはカレントミラー構成を成していることから、トランジスタＱ２のコレクタ−エミッタ間に電流Ｉｃ２が流れ、その結果、負荷電流Ｉａ１〜Ｉａｍとして、参照電流Ｉｒｅｆ１とほぼ同じ値の、または、トランジスタＱ１，Ｑ２のサイズ比により決定される変換比の電流が流れる。なお、この回路は、負荷電流Ｉａ１〜Ｉａｍを引き込む、引き込み型の定電流発生回路である。
【００５９】
そして、各定電流発生回路ＩＧ１〜ＩＧｍの負荷電流は１つに重ね合わされ、電流出力Ｉａとして出力される。図３では、電流出力Ｉａの波形が、定電流発生回路ＩＧ１，ＩＧ２，ＩＧ３，・・・・，ＩＧｍでの負荷電流Ｉａ１，Ｉａ２，Ｉａ３，・・・・，Ｉａｍの重ね合わせであることを示してこのことを説明している。
【００６０】
すなわち、本実施の形態に係る定電流発生回路を用いれば、図３の電流出力Ｉａに示されるような階段状の立上がり、立下がりを持った電流波形が出力される。よって、論理制御信号Ｓｌｃおよび出力時間設定入力Ｓｍを用いてこの電流波形を自在に生成することにより、所望の立上がり、立下がり変化時間や有効面積を持った電流パルスを得ることができる。そうすれば、出力電流の波形の有効面積を理想出力波形の有効面積に近づけること、および、出力電流の波形の立上がり時間および立下がり時間を制御することが可能となる。
【００６１】
なお、負荷電流Ｉａ１，Ｉａ２，Ｉａ３，・・・・，Ｉａｍを重ね合わせたときに全体の波形のピーク値Ｉｐが大きくなりすぎないように、各定電流発生回路ＩＧ１〜ＩＧｍでは、抵抗Ｒｒｅｆ１の値を調節して、参照電流Ｉｒｅｆ１の値を、図１５に示した従来の回路における参照電流Ｉｒｅｆ２の値に比べ充分に小さく設定しておけばよい。また、イネーブル信号Ｓｅ１〜Ｓｅｍを用いて、各負荷電流を電流出力Ｉａの重ね合わせに用いるかどうかを選択して、重ね合わせたときの全体の波形のピーク値Ｉｐを決定するようにしてもよい。
【００６２】
さて、各負荷電流Ｉａ１，Ｉａ２，Ｉａ３，・・・・，Ｉａｍの各々がパルス電流であることから、その各々にも数２に示された定数項ｋが含まれる。しかし、参照電流Ｉｒｅｆ１の値が参照電流Ｉｒｅｆ２の値に比べ充分に小さく設定されることから、各負荷電流Ｉａ１，Ｉａ２，Ｉａ３，・・・・，Ｉａｍのそれぞれのピーク値は小さくなり、それに伴って、各々の定数項ｋの値も、図１９の波形の有する定数項ｋの値に比べれば小さくなる。
【００６３】
そこで、各負荷電流Ｉａ１，Ｉａ２，Ｉａ３，・・・・，Ｉａｍの各々の定数項ｋの値を実験やシミュレーションにより求めておき、それら全ての定数項ｋの積算値をも含めて、重ね合わせた電流出力Ｉａの有効面積が、図１４に示した理想電流出力Ｉｃの有効面積Ｉｐ×ｔｐに近づくように、各負荷電流Ｉａ１，Ｉａ２，Ｉａ３，・・・・，Ｉａｍを発生させ、重ね合わせるのである。
【００６４】
なお具体的には、外部より論理制御信号Ｓｌｃを与えて、以下の▲１▼〜▲３▼のいずれかの方法の１種を行うもしくは複数種を組み合わせて行うことにより、電流出力Ｉａを理想的な出力に補正することができる。▲１▼セレクター回路ＳＬａ，ＳＬｂを制御して、従来の定電流発生回路で発生していた電流出力のパルス幅より大きい、または、小さい幅のパルスを生成する。▲２▼出力イネーブル信号Ｓｅ１〜Ｓｅｍを制御して、電流出力Ｉａのピーク値の和を従来の電流出力のピーク値に比べ大きく、または、小さくする。▲３▼セレクター回路ＳＬａ，ＳＬｂの制御および出力イネーブル信号Ｓｅ１〜Ｓｅｍの制御を行って、波形の立上がり時間、立ち下がり時間を調節して有効面積を増やす、または、減らす。
【００６５】
なお、図１４に示した理想電流出力Ｉｃのように、その立上がり、立下がりが急峻過ぎると先述の誘導起電力の問題が生じるので、重ね合わせた電流出力Ｉａの波形は、適度な立上がり時間および立下り時間を有するようにしておけばよい。
【００６６】
なお、セレクター回路ＳＬａ，ＳＬｂからの出力、およびイネーブル信号の供与先を外部より指定する方法について、この例では論理制御信号Ｓｌｃをデコード部ＤＣにおいてデコードし、デコードした出力Ｓｌｄを論理回路部ＬＣａに与えることで指定を行っている。この場合、デコード部ＤＣにおいては、ＡＮＤゲートやＯＲゲートを適当に組み合わせて出力Ｓｌｄを生成するようにしてもよいし、あるいは、セレクター回路ＳＬａ，ＳＬｂおよび定電流発生回路ＩＧ１〜ＩＧｍのいずれに信号を与えるべきかを論理制御信号Ｓｌｃの内容と対応して記憶させた、ラッチ回路やメモリ等の記憶装置をデコード部ＤＣに併設、内蔵して、これを用いて出力Ｓｌｄを生成するようにしても構わない。
【００６７】
本実施の形態に係る定電流発生回路を用いれば、定電流発生部ＩＧａが論理回路部ＬＣａからの出力Ｓｉａの各々を用いて負荷電流Ｉａ１〜Ｉａｍを生成し、それらを重ね合わせて所定の波形を有する電流出力Ｉａを発生させるので、外部より論理制御信号Ｓｌｃを与えて電流出力の立上がり時間や立下がり時間、パルス幅、ピーク値を可変とすることができ、出力電流の波形の時間積分量を理想出力波形の時間積分量に近づけることが可能である。さらに、出力電流の波形の立上がり時間および立下がり時間をも制御することができ、その結果、誘導起電力を小さくして、ノイズレベルを小さくすることが可能である。
【００６８】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る定電流発生回路を階調制御に適用することにより、階調数と輝度との関係を理想特性に近づけることが可能な表示装置である。本実施の形態においては、マトリクス状に配置された発光ダイオードを駆動する表示装置を例として説明する。
【００６９】
図５は、本実施の形態に係る表示装置の一部を示した図である。この表示装置は、マトリクス状に配置された発光ダイオードＬ０１…Ｌ０ｎ，Ｌ１１…Ｌ１ｎ，・・・・，Ｌ１５１…Ｌ１５ｎ、スキャン駆動回路ＤＶ、ラッチ部ＬＴ、シフトレジスタＳＲおよび定電流発生回路ＣＩｂを含む表示ユニットを備えている。なお、本実施の形態に係る表示装置は、図１２に示した表示装置と同様の構成となっており、個々の発光ダイオードが表示ユニット５中の表示素子５ｅに相当し、スキャン駆動回路ＤＶ、ラッチ部ＬＴ、シフトレジスタＳＲおよび定電流発生回路ＣＩｂが表示ユニット５中の駆動回路５ｄに相当する。また、画像データであるシリアルデータインＤｓｉは図１２中の画像メモリ５ａから出力され、ラッチ部ＬＴに入力されるラッチ命令ｌｔｈ、シフトレジスタＳＲに入力されるシフトクロックｃｌｋ、論理制御信号Ｓｌｃおよび出力時間設定入力Ｓｍは図１２中の制御回路５ｂから出力される。電流設定入力Ｖｂ１については、電源５ｃの出力を受けて駆動回路５ｄにおいて生成される。
【００７０】
なお、図５は１６×ｎ個の発光ダイオードを配列した例であるが、この回路例をさらにマトリクス状に並べることで、任意の大きさを持つ表示装置が構成される。
【００７１】
実施の形態１に係る定電流発生回路ＣＩａは、定電流発生回路ＣＩｂ内に多数配置されている。なお、図５中の符号ＣＧ０〜ＣＧ１５が実施の形態１に係る定電流回路ＣＩａにおける電流発生部ＣＧであり、符号Ｇａ０〜Ｇａ１５がＡＮＤゲートＧａである。
【００７２】
電流発生部ＣＧ０の電流出力Ｉａには、第０行目の発光ダイオードＬ０１〜Ｌ０ｎのカソードが共通して接続されている。同様に、他の電流発生部ＣＧ１〜ＣＧ１５の各電流出力には、対応する各行の発光ダイオードのカソードが接続されている。また、第１列目の発光ダイオードＬ０１〜Ｌ１５１のアノードは全て共通に接続され、各アノードにはスキャン駆動回路ＤＶから駆動電圧が時分割で供給される。他の列の発光ダイオードのアノードも列ごとに共通に接続され、各列のアノードにはスキャン駆動回路ＤＶから列ごとに駆動電圧が時分割で供給される。
【００７３】
画像メモリ５ａから駆動回路５ｄに入力される映像データはスクリーン内の各画素における発光ダイオード各色の発光強度と発光時間を時系列で指定する一群のデータである。この映像データが、シリアルデータインＤｓｉとしてシフトクロックｃｌｋに同期してシフトレジスタＳＲ内に読み込まれる。シフトレジスタＳＲにおいては、シリアルデータインＤｓｉはシフトクロックｃｌｋに同期してシフトレジスタＳＲ内をシフトし、信号ｑ０，ｑ１，・・・・，ｑ１５として各列ごとのパラレルデータに変換されて出力される。そして、信号ｑ０，ｑ１，・・・・，ｑ１５は、ラッチ部ＬＴに入力される。
【００７４】
なお、シフトレジスタＳＲはカスケード接続されており、シリアルデータインＤｓｉは、シフトレジスタＳＲ内にあるレジスタの数だけシフトした後、シリアルデータアウトＤｓｏとして出力される。そして、次段のシフトレジスタのシリアルデータインＤｓｉとして入力される。
【００７５】
ラッチ部ＬＴにおいては、ラッチ命令ｌｔｈのロジックレベルに応じて、シフトレジスタＳＲからの出力を保持するか、または、スルーして定電流発生回路ＣＩｂに出力する。
【００７６】
電流発生部ＣＧ０には、ＡＮＤゲートＧａ０のロジック出力の有効パルス幅に応じた期間だけ第０行目の発光ダイオードＬ０１〜Ｌ０ｎのカソードからそれぞれ順次、電流が引き込まれる。残りの電流発生部ＣＧ１〜ＣＧ１５においても同様である。
【００７７】
また、発光ダイオードの各列のアノードには走査信号に同期した駆動電圧がスキャン駆動回路ＤＶより供給される。電流発生部ＣＧ０〜ＣＧ１５の出力が電流を引き込む期間に同期して、駆動電圧が供給される。
【００７８】
実施の形態１に係る定電流発生回路ＣＩａと同様、定電流発生回路ＣＩｂについても、図５中の電流発生部ＣＧ０〜ＣＧ１５の出力電流の波形を自在に設定することが可能である。すなわち、パルス幅、立上がり時間および立下がり時間、ピーク電流値等を独立に変化させることが可能である。
【００７９】
図１３に示した従来の定電流発生回路において出力電流パルスの波形の有効面積が理想状態のそれよりも小さくなる場合、即ち、定数項ｋの値が負で図２０に示した階調特性となる場合は、本実施の形態に係る表示装置において、外部より論理制御信号Ｓｌｃを与えて、以下の▲１▼〜▲３▼のいずれかの方法の１種を行うもしくは複数種を組み合わせて行うことにより、その階調特性を理想的な出力に補正することができる。▲１▼セレクター回路ＳＬａ，ＳＬｂを制御して、従来の定電流発生回路で発生していた電流出力のパルス幅より大きい幅のパルスを生成する。▲２▼出力イネーブル信号Ｓｅ１〜Ｓｅｍを制御して、定電流発生部ＩＧａからの電流出力Ｉａのピーク値の和を従来の電流出力のピーク値に比べ大きくする。▲３▼セレクター回路ＳＬａ，ＳＬｂの制御および出力イネーブル信号Ｓｅ１〜Ｓｅｍの制御を行って、波形の立上がり時間、立ち下がり時間を調節して有効面積を増やす。
【００８０】
逆に、図１３に示した従来の定電流発生回路において出力電流パルスの波形の有効面積が理想状態のそれよりも大きくなる場合、即ち、定数項ｋの値が正で図２１に示した階調特性となる場合は、本実施の形態に係る表示装置において、外部より論理制御信号Ｓｌｃを与えて、以下の▲１▼’〜▲３▼’のいずれかの方法の１種を行うもしくは複数種を組み合わせて行うことにより、その階調特性を理想的な出力に補正することができる。▲１▼’セレクター回路ＳＬａ，ＳＬｂを制御して、従来の定電流発生回路で発生していた電流出力のパルス幅より小さい幅のパルスを生成する。▲２▼’出力イネーブル信号Ｓｅ１〜Ｓｅｍを制御して、定電流発生部ＩＧａからの電流出力Ｉａのピーク値の和を従来の電流出力のピーク値に比べ小さくする。▲３▼’セレクター回路ＳＬａ，ＳＬｂの制御および出力イネーブル信号Ｓｅ１〜Ｓｅｍの制御を行って、波形の立上がり時間、立ち下がり時間を調節して有効面積を減らす。
【００８１】
本実施の形態に係る表示装置を用いれば、定電流発生回路ＣＩｂにおいて発生した電流が発光ダイオードに供給されるので、発光ダイオードにおける階調特性のリニアリティを改善することができ、階調数と輝度との関係を理想特性に近づけることが可能である。
【００８２】
＜実施の形態３＞
実施の形態１および２においては、複数の定電流発生回路からの各電流出力を重ね合わせることによって、理想とする電流出力波形または階調特性を得る方法について説明した。
【００８３】
一方、図１３に示した定電流発生回路ＣＩｄを用いつつ出力電流波形のパルス幅を調整することによって理想とする電流出力波形に近づけることも可能である。本実施の形態に係る定電流発生回路ＣＩｃはそのような回路を実現するものである。以下に本実施の形態について説明する。
【００８４】
図６は、定数項ｋの発生に対しこれを打ち消すように、定電流発生部への出力時間設定入力Ｓｍを補正して入力するようにした定電流発生回路ＣＩｃのブロック図である。定電流発生回路ＣＩｃは、図１３に示した定電流発生回路ＣＩｂを構成する定電流発生部ＩＧｂ、ＡＮＤゲートＧａおよび抵抗Ｒｒｅｆ２を備える。これらの構成要素の接続関係は図１３に示した通りである。
【００８５】
本実施の形態に係る定電流発生回路ＣＩｃはさらに、遅延回路部ＤＬ、論理回路部ＬＣｂおよびデコード部ＤＣを備える。
【００８６】
遅延回路部ＤＬは、図２に示した遅延回路部と同じものであり、複数の遅延回路ＤＬ１〜ＤＬｎを備える。各遅延回路ＤＬ１〜ＤＬｎでは、ＤＬ１から順にその遅延定数がｔ０ずつ大きくなるよう設定されている。ただし、各遅延回路には出力時間設定入力Ｓｍが入力される。そして、各遅延回路ＤＬ１〜ＤＬｎにおいて異なる遅延量で遅延された各出力Ｓｄ１〜Ｓｄｎは、論理回路部ＬＣｂに入力される。
【００８７】
また、デコード部ＤＣには論理制御信号Ｓｌｃが入力され、その内容がデコードされて出力Ｓｌｄとして論理回路部ＬＣｂに入力される。この論理制御信号Ｓｌｃも複数の信号からなり各々が二値を採るパラレルな信号である。
【００８８】
論理回路部ＬＣｂでは、デコード部ＤＣからの出力Ｓｌｄに基づいて、遅延された各出力Ｓｄのうちどの信号をどのように組み合わせて出力するかを決定する。そして、論理回路部ＬＣｂからの出力ＳｉｂはＡＮＤゲートＧａに、有効無効データ入力Ｄｖとともに入力される。
【００８９】
論理回路部ＬＣｂの構成を図７に示す。論理回路部ＬＣｂは、遅延回路ＤＬからの出力Ｓｄおよびデコード部ＤＣからの出力Ｓｌｄを受けるセレクター回路と、ＡＮＤゲートやＯＲゲート等のゲート回路とを備えている。なお、図７では、例として２つのセレクター回路ＳＬｃ，ＳＬｄと、ＯＲゲートＧｌａおよびＡＮＤゲートＧｌｂとを図示している。
【００９０】
遅延回路部ＤＣからの各出力Ｓｄ１〜Ｓｄｎのうち出力Ｓｄ２〜Ｓｄｎは論理回路部ＬＣａ内にてセレクター回路ＳＬｃに入力される。セレクター回路ＳＬｃにおいては、デコード部ＤＣからの出力Ｓｌｄの情報に基づいて、遅延回路ＤＬからの出力Ｓｄ２〜Ｓｄｎのうちいずれの信号をＯＲゲートＧｌａおよびＡＮＤゲートＧｌｂのそれそれの一端に出力するかが決定される。
【００９１】
そして、ＯＲゲートＧｌａおよびＡＮＤゲートＧｌｂのそれぞれの他端には、遅延回路部ＤＣからの出力Ｓｄ１が与えられる。そして、ＯＲゲートＧｌａおよびＡＮＤゲートＧｌｂの出力はセレクター回路ＳＬｄに入力される。セレクター回路ＳＬｄにおいては、ＯＲゲートＧｌａおよびＡＮＤゲートＧｌｂの出力のいずれの信号を出力Ｓｉｂとして出力するかが決定される。
【００９２】
すなわち、論理制御信号Ｓｌｃにより指定された出力の組み合わせ方でＯＲゲートＧｌａおよびＡＮＤゲートＧｌｂにおいて論理演算が行われ、その結果、希望のパルス幅を持つロジックパルスが出力Ｓｉｂとして出力される。生成されるロジックパルスのパルス幅は論理制御信号Ｓｌｃを通じて外部からの制御が可能であり、定数項ｋで表される面積を打ち消すようその幅が指定される。
【００９３】
図８は、本実施の形態に係る定電流発生回路ＣＩｃからの電流出力Ｉｂと、従来の定電流発生回路ＣＩｄからの電流出力Ｉｃとを比較して示したタイミングチャートである。図８に示すように、外部からの制御により論理回路部ＬＣｂからの出力Ｓｉｂを任意のパルス幅に調整する。この例では定数項ｋの値が負の場合を示しており、この定数項ｋをゼロに近づけるように、論理回路部ＬＣｂにおいてセレクター回路ＳＬｄがＯＲゲートＧｌａの出力を選択して出力遅延時間設定入力Ｓｍのパルス幅を広げ、定電流発生部ＩＧｂへの出力を行う。
【００９４】
逆に、定数項ｋの値が正の場合は、論理回路部ＬＣｂにおいてセレクター回路ＳＬｄがＡＮＤゲートＧｌｂの出力を選択して出力遅延時間設定入力Ｓｍのパルスの幅を縮めることで、理想出力波形の有効面積に近づけることが可能である。
【００９５】
本実施の形態に係る定電流発生回路を用いれば、定電流発生部ＩＧｂが論理回路部ＬＣｂからの出力Ｓｉｂを用いて電流出力Ｉｂを発生させるので、出力電流の波形の時間積分量を理想出力波形の時間積分量に近づけることが可能である。
【００９６】
そして、この実施例では、従来の定電流発生回路を利用することで、開発費用と開発時間を抑えることができる。また、新機能を別回路にて付加する形なので、既存の回路資産に対しては、回路見直しが必要になる等の影響を殆ど与えない。
【００９７】
なお、本実施の形態に係る定電流発生回路では、外部からの制御により調節が行えるのはパルス幅の調節のみであり、波形の立上がり時間、立下がり時間およびピーク値の調節は行えないので、図１５中のトランジスタＱ１およびＱ２のサイズや抵抗Ｒｒｅｆ２の値を調節するなどしてそれらの調節を行えばよい。
【００９８】
また、もちろん、実施の形態２のように本実施の形態に係る定電流発生回路を表示装置に適用すれば、階調数と輝度との関係を理想特性に近づけることが可能な表示装置を実現することができる。
【００９９】
＜実施の形態４＞
本実施の形態は実施の形態３の変形例である。実施の形態３においては、出力時間設定入力Ｓｍとして、図１７および図１８に示したような波形Ｄ０〜Ｄ２のようなパルス群が時系列的にシリアルに入力される場合を想定していた。一方、本実施の形態においては、出力時間設定入力Ｓｍとして、パラレルに入力される波形Ｄ０〜Ｄ２のようなロジックパルス入力と、階調数を示す選択信号入力Ｓｍｓとが入力される場合を考える。なお、本実施の形態においては、表１に示された階調とパルス波形の組み合わせの場合を例に採って説明する。
【０１００】
実施の形態３にかかる定電流発生回路ＣＩｃに入力される出力時間設定入力Ｓｍに、様々なパルス幅のパルスが含まれる場合、入力されるパルス幅ごとに定数項ｋの値が変化することが考えられる。その場合、定数項ｋを打ち消すためには、出力Ｓｉｂに上乗せる或いは差し引く時間を、入力されるパルス幅に応じて変化させる必要がある。本実施の形態は、そのような要求に応じるための回路である。
【０１０１】
図９は、複数のロジックパルス入力Ｄ０〜Ｄ２から任意の組み合わせを選択して出力し、それを遅延回路部ＤＬへの入力として利用する本実施の形態の回路例である。本実施の形態においては、定電流発生回路ＣＩｃにさらにセレクター回路ＳＬｅが追加されている。
【０１０２】
この例で、セレクター回路ＳＬｅには、パルス幅の異なる３種類のパルス波形Ｄ０〜Ｄ２と３ビットの選択信号入力Ｓｍｓとが入力されている。そして、選択信号入力Ｓｍｓによって出力Ｓｌとして出力される波形Ｄ０〜Ｄ２の組み合わせが選択され、一群のパルス列が発生する。
【０１０３】
選択信号入力Ｓｍｓは、論理制御信号としてデコード部ＤＣにも同時に入力される。セレクター回路ＳＬｅからの出力Ｓｌに含まれるパルスの幅に応じて、デコード部ＤＣは、セレクター回路ＳＬｃ，ＳＬｄの出力をパルス毎に適切なタイミングで選択する。このセレクター回路ＳＬｃ，ＳＬｄの出力選択により、遅延定数ｔ０を単位とした任意のパルス幅をもつロジックパルスが出力Ｓｉｂとして論理回路部ＬＣｂから出力され、定電流発生部ＩＧｂへと出力される。こうして、出力時間設定入力Ｓｍに入力されるパルス幅に応じて、定数項ｋに対する補正値に重み付けをすることが可能となる。
【０１０４】
図１０は、上記の動作を説明するタイミングチャートである。選択信号入力Ｓｍｓとして階調数１が入力された場合、セレクター回路ＳＬｅは、ロジックパルス入力として入力された波形Ｄ０〜Ｄ２のうち波形Ｄ０を出力Ｓｌとして出力する。同様に、選択信号入力Ｓｍｓとして階調数２が入力された場合、セレクター回路ＳＬｅは、ロジックパルス入力として入力された波形Ｄ０〜Ｄ２のうち波形Ｄ１を出力Ｓｌとして出力する。また、選択信号入力Ｓｍｓとして階調数３が入力された場合、セレクター回路ＳＬｅは、ロジックパルス入力として入力された波形Ｄ０〜Ｄ２のうち波形Ｄ０を出力Ｓｌとして出力し、その後、波形Ｄ１を出力Ｓｌとして出力する。
【０１０５】
デコード部ＤＣは、選択信号入力Ｓｍｓの情報を用いて、出力Ｓｌに含まれるパルスごとに適切なタイミングでセレクター回路ＳＬｃ，ＳＬｄを動作させ、パルスごとに上乗せる或いは差し引く時間を変化させる。
【０１０６】
すると、図１１に示すように、論理回路部ＬＣｂからの出力Ｓｉｂには、波形に応じた出力時間の重み付けがなされ、定電流発生部ＩＧｂから得られる電流出力Ｉｂにはパルスごとの定数項ｋの補正がなされる。
【０１０７】
本実施の形態に係る定電流発生回路を用いれば、論理回路部ＬＣｂが、ロジックパルス入力のパルス幅に応じて出力Ｓｉｂのパルス幅を変化させるので、ロジックパルス入力に様々なパルス幅のパルスが含まれる場合であっても、それぞれのパルスごとの出力電流の波形の時間積分量を理想出力波形の時間積分量に近づけることが可能である。
【０１０８】
なお、デコード部ＤＣにおける、セレクター回路ＳＬｃ，ＳＬｄの出力の選択を行うアルゴリズムは、ハードウエア的に組み込んでもよいし、そのほかにも、マイコンやメモリなどを組み合せてファームウエア的手段を用いて実現することも可能である。後者の場合は外部からアルゴリズムの書き換えも可能となる。
【０１０９】
また、もちろん、実施の形態２のように本実施の形態に係る定電流発生回路を表示装置に適用すれば、階調数と輝度との関係を理想特性に近づけることが可能な表示装置を実現することができる。
【０１１０】
【発明の効果】
請求項１に記載の発明によれば、電流発生部が複数の出力パルスの各々を用いて複数のパルス電流を生成し、複数のパルス電流を重ね合わせて所定の波形を有する電流を発生させるので、出力電流の波形の時間積分量を理想出力波形の時間積分量に近づけることが可能である。さらに、出力電流の波形の立上がり時間および立下がり時間をも制御することができ、その結果、誘導起電力を小さくして、ノイズレベルを小さくすることが可能である。
【０１１１】
請求項２に記載の発明によれば、電流発生部が論理回路からの所定の位相およびパルス幅を有する出力パルスを用いて電流を発生させるので、出力電流の波形の時間積分量を理想出力波形の時間積分量に近づけることが可能である。また、論理回路が、入力パルスのパルス幅に応じて出力パルスのパルス幅を変化させるので、入力パルスに様々なパルス幅のパルスが含まれる場合であっても、それぞれのパルスごとの出力電流の波形の時間積分量を理想出力波形の時間積分量に近づけることが可能である。
【０１１３】
請求項３に記載の発明によれば、請求項１または２に記載の定電流発生回路において発生した電流が供給される発光素子を備えるので、発光素子における階調数と輝度との関係を理想特性に近づけることが可能である。
【図面の簡単な説明】
【図１】 実施の形態１に係る定電流発生回路を示すブロック図である。
【図２】 実施の形態１に係る定電流発生回路の遅延回路部をその動作のタイミングチャートとともに示す図である。
【図３】 実施の形態１に係る定電流発生回路の論理回路部をその動作のタイミングチャートとともに示す図である。
【図４】 実施の形態１に係る定電流発生回路の定電流発生部を示す図である。
【図５】 実施の形態２に係る表示装置を示す図である。
【図６】 実施の形態３に係る定電流発生回路を示すブロック図である。
【図７】 実施の形態３に係る定電流発生回路の遅延回路部および論理回路部を示す図である。
【図８】 実施の形態３に係る定電流発生回路の動作を示すタイミングチャートである。
【図９】 実施の形態４に係る定電流発生回路を示す図である。
【図１０】 実施の形態４に係る定電流発生回路の動作を示すタイミングチャートである。
【図１１】 実施の形態４に係る定電流発生回路の動作を示すタイミングチャートである。
【図１２】 表示装置の構成を示す図である。
【図１３】 従来の定電流発生回路を示す図である。
【図１４】 従来の定電流発生回路の理想的な動作を示すタイミングチャートである。
【図１５】 従来の定電流発生回路の定電流発生部を示す図である。
【図１６】 従来の定電流発生回路の遅延回路部の動作のタイミングチャートである。
【図１７】 従来の定電流発生回路の動作を示すタイミングチャートである。
【図１８】 従来の定電流発生回路の動作を示すタイミングチャートである。
【図１９】 従来の定電流発生回路の動作を示すタイミングチャートである。
【図２０】 従来の定電流発生回路を用いた表示装置における輝度特性を示す図である。
【図２１】 従来の定電流発生回路を用いた表示装置における輝度特性を示す図である。
【符号の説明】
Ｇａ，Ｇａ０〜Ｇａ１５，Ｇｌｂ ＡＮＤゲート、Ｇｌ１〜Ｇｌｍ，Ｇｌａ ＯＲゲート、ＳＬａ〜ＳＬｅ セレクター回路、ＤＬ 遅延回路部、ＤＣ デコード部、ＬＣａ，ＬＣｂ 論理回路部、ＩＧａ，ＩＧｂ 定電流発生部、５ 表示ユニット、５ａ 画像メモリ、５ｂ 制御回路、５ｄ 駆動回路、５ｅ 表示素子。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a large-scale display device installed in a baseball field or the like, and relates to a current-driven display device that lights a light-emitting diode or the like by supplying current, and particularly, current generation used in the display device Regarding the circuit.
[0002]
[Prior art]
FIG. 12 shows a configuration example of the display device. The display device includes a
[0003]
Among these, the
[0004]
The plurality of
[0005]
In the display device, a
[0006]
The AND gate Ga receives an output time setting input Sm for setting the constant current output time and a valid / invalid data input Dv for determining whether the display element emits light. Here, the output time setting input Sm is a logic pulse signal having a different pulse width and number of pulses according to the output time, and the valid / invalid data input Dv is a logic pulse signal for determining whether or not to display the corresponding display element. It is. In the current drive type display device as shown in FIG. 12, the gradation control of the light emission amount is performed by controlling the application time of the constant current flowing through the
[0007]
The timing chart of FIG. 14 shows the operation of the constant current generating circuit CId. In FIG. 14, when the valid / invalid data input Dv is at a valid level (for example, High), the current output Ic is turned on / off depending on the output time setting input Sm, and the valid / invalid data input Dv is at the invalid level. In (for example, Low), the current output Ic is OFF regardless of any other input. The peak value Ip of the output current Ic is determined depending on the value of the reference current Iref2 flowing from the current setting input Vb3 into the constant current generator IGb. Note that the value of the reference current Iref2 is determined by the bias voltage value of the current setting input Vb3 and the resistance value of the reference resistor Rref2.
[0008]
In the timing chart of FIG. 14, the state of the current output Ic in the ideal state is shown. As shown in FIG. 14, the current output Ic is output only when the valid / invalid data input Dv is at a valid level and the logic pulse input to the output time setting input Sm is at a high level, for example. Done. That is, the logical product of the valid / invalid data input Dv and the output time setting input Sm is calculated in the AND gate Ga, and the calculation result is input to the constant current generator IGb, so that the current output Ic is obtained. is there.
[0009]
When one logic pulse having a certain time width tp is input as the output time setting input Sm, assuming that the current output Ic has an ideal waveform, it has a constant propagation delay time td from the change of the output time setting input Sm. Turn ON / OFF. The waveform maintains a peak value Ip during the output period and becomes a rectangular waveform having the same pulse width tp as the logic pulse input to the output time setting input Sm. Therefore, the time integration amount (that is, the charge amount) of the output current is represented by the product of Ip and tp (= effective area), and if the peak value Ip is constant, the pulse width tp of the input logic pulse Only determined by.
[0010]
FIG. 15 is a circuit example of a constant current generation circuit CId in which a light emitting diode L1 is connected as a load. In this circuit, the constant current generator IGb includes a switch Gb and transistors Q3 and Q4, and the transistors Q3 and Q4 form a current mirror configuration. A reference current Iref2 is applied to the collector of the transistor Q3 via the switch Gb. The conduction of the switch Gb is controlled by the output of the AND gate Ga. The collector of the transistor Q4 is connected to the cathode of the light emitting diode L1, which is a load, and the load current Ib flows as a current output. A bias voltage Vb2 is applied to the anode of the light emitting diode L1. The ground potential GND is commonly applied to the emitters of the transistors Q3 and Q4.
[0011]
According to this circuit, when the output of the AND gate Ga becomes High, the switch Gb is turned on, the reference current Iref2 flows to the transistor Q3, and a current having the same value as the reference current Iref2 between the collector and emitter of the transistor Q3. Ic3 flows. Since the transistor Q3 and the transistor Q4 form a current mirror configuration, the current Ic4 flows between the collector and the emitter of the transistor Q4, and as a result, the load current Ib has substantially the same value as the reference current Iref2, or A current having a conversion ratio determined by the size ratio of the transistors Q3 and Q4 flows. Therefore, the light emission of the light emitting diode L1 can be controlled by the valid / invalid data input Dv and the output time setting input Sm. Then, an image display device can be configured by arranging a large number of the circuits shown in FIG. 15 as the
[0012]
Now, the luminous intensity of the light emitting diode changes in direct proportion to the amount of charge injected into the PN junction of the light emitting diode. That is, the luminous intensity changes in direct proportion to the time integration amount (= effective area) of the current waveform.
[0013]
Here, Dn = T0 × 2 is applied to the output time setting input Sm of the circuit shown in FIG.nConsider an example in which the gray level of a display image, that is, the gradation, is controlled when a logic pulse having a pulse width (n is 0 or a natural number, T0 is a unit time of a pulse width) is input. In the circuit of FIG. 15, it is assumed that the valid / invalid data input Dv is at a valid level, and D0 to D2 are used as the output time setting input Sm among the waveforms D0 to Dn shown in FIG.
[0014]
In this case, the waveforms D0 to D2 can be used as combinations as shown in Table 1.
[0015]
[Table 1]
As shown in Table 1, when the waveforms D0 to D2 are used, the total number of gradations m is 8. When an output time setting input Sm in which the waveform Dn is combined according to the gradation m is input, a current pulse is generated as the load current Ib in a one-to-one correspondence with the number of pulses and the pulse width of the input waveform Dn.
[0017]
For example, FIG. 17 shows the waveform of the output time setting input Sm and the waveform of the load current Ib when the gradation m is 3. Waveforms D0 and D1 are input in a time-division manner with an interval of unit time T0, and a current having a pulse width corresponding to each waveform D0 and D1 is output. Similarly, FIG. 18 shows the waveform of the output time setting input Sm and the waveform of the load current Ib when the gradation m is 7.
[0018]
As can be seen from FIGS. 17 and 18, the effective area of the current pulse of the load current Ib corresponds to the value of the gradation m, and the amount of charge injected into the light emitting diode L1 is changed according to the gradation m. Can do. That is, the luminous intensity L of the light emitting diode changes as a function of the output time setting input Sm in accordance with the time integration amount of the current pulse that flows through the light emitting diode. In the above example, the gradation m is 8 steps from 0 to 7. Will be expressed.
[0019]
In the ideal gradation control, a proportional relationship is established between the effective area of the output current pulse of the load current Ib and the effective area of the voltage value of the logic pulse of the output time setting input Sm in the gradation m. The light emission intensity difference L (Sm) −L (Sm−1) of one gradation between any gradations is
[0020]
[Expression 1]
This is expressed as a constant value. Therefore, the luminous intensity L also changes in proportion to the gradation m.
[0022]
[Problems to be solved by the invention]
FIG. 14 shows a waveform when the current output Ic is in an ideal state. Generally, the waveform of the output current Ic of the constant current generation circuit CId is ON of the output time setting input Sm as shown in FIG. Propagation delay time td1, rise delay time tr, output delay time td2 when output time setting input Sm is OFF, and fall delay time tf. Here, when the output current Ic is represented by a function I (t) of time t, the current change at ON is represented by Ir (t), and the current change at OFF is represented by If (t), the current output Ic shown in FIG. The effective area of
[0023]
[Expression 2]
It becomes. In
[0025]
This constant term k is caused by the fact that the response characteristics of the transistors in the constant current generating circuit with respect to the input are inherently different between rising and falling, the peak value of the output to be set, the passive elements arranged around, This is because the transistor is affected by active elements, wiring, and the like. For this reason, a current having an effective area different from the ideal effective area of the output current is output.
[0026]
That is, in the above-described constant current generation circuit CId, since the value of the constant term k cannot be controlled from the outside, the effective area of the output current obtained is not the effective area Ip × tp of the ideal waveform. The current waveform cannot be obtained.
[0027]
Further, in the gradation control in the display device employing the constant current generation circuit shown in FIG. 15, even if the waveforms D0 to D2 as shown in Table 1 are input to the output time setting input Sm, the corresponding output current Ib The effective area does not change at a constant rate with respect to the gradation m, and increases or decreases by the constant term k as described above. Therefore, if the constant term k is the same in each of the waveforms D0 to D2, the effective area of the output current at the gradation m is as follows.
[0028]
[Equation 3]
It becomes.
[0030]
As can be seen from Table 1, the number of components of Dn in the output time setting input Sm is not in a fixed relationship with the number of gradations m. Therefore, the value of (Ib effective area) in
[0031]
FIG. 20 is a diagram showing the relationship between the number of gradations m and the luminance value L when the constant term k is negative, that is, when an output with an effective area smaller than ideal is obtained. FIG. 21 is a diagram showing the relationship between the number of gradations m and the luminance value L when the constant term k is positive, that is, when an output with an effective area larger than ideal is obtained. Here, the same variable L as the variable of luminous intensity of the above-described light emitting diode is used for the luminance value, but the luminance here refers to the brightness of the entire screen in which a plurality of light emitting diodes are arranged. ing.
[0032]
20 and 21, the broken line L1 represents the relationship between the number of gradations m and the luminance L when the current output Ib is an ideal output, and is a directly proportional graph. On the other hand, the actual graph does not have a constant slope like the solid lines L2 and L3. In addition, as the number of gradations m increases, the difference in luminance tends to increase compared to the ideal output.
[0033]
As yet another problem, at the time of rising or falling of the pulse current, generally, when the change becomes steep, the induced electromotive force increases. In this case, the amount of noise generated increases as the induced electromotive force increases.
[0034]
In the conventional constant current generation circuit CId, it is impossible to freely control the values of the rise time tr and fall time tf of the output current without changing the constants of the peripheral circuits. Therefore, when those values are small, M is an inductance, i is a current value,
[0035]
[Expression 4]
The value of the induced electromotive force V represented by (2) is large (because the value of di / dt is large when tr and tf are small). For this reason, crosstalk or the like generated in nearby wiring may adversely affect gradation expression in the display device, or may cause noise such as flickering or erroneous display.
[0037]
Therefore, the problem of the present invention is that the effective area of the output current waveform can be brought close to the effective area of the ideal output waveform, and the rise time and fall time of the output current waveform can be controlled. To provide a constant current generation circuit and to provide a display device capable of bringing the relationship between the number of gradations and luminance close to ideal characteristics by applying the constant current generation circuit to gradation control. .
[0038]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a delay circuit that generates a plurality of delay pulses having different delay amounts from an input pulse;LatenessA logic circuit that generates a plurality of output pulses having a predetermined phase and pulse width by performing a logical operation between the extended pulses, and the plurality of output pulses.EachMultiple pulse currents corresponding to eachA pulse current generating circuit for generatingA current generator that generates a current having a predetermined waveform by superimposing the plurality of pulse currents, and the logic circuit includes:Delay pulse used for the logical operationBased on the logic control signal input from the outsideAmong the plurality of delayed pulsesIs configurable,The current generator can select a pulse current to be overlapped by an enable signal corresponding to each of the pulse current generators input from the outside, and the pulse width of the input pulse can be set by the logic control signal and the enable signal. Accordingly, the phase, pulse width, current rising characteristic, current falling characteristic and peak current value of the current with respect to the input pulse can be controlled from the outside.It is a constant current generation circuit.
[0039]
According to a second aspect of the present invention, there is provided a delay circuit that generates a plurality of delay pulses having different delay amounts from an input pulse;LatenessA logic circuit that generates an output pulse having a predetermined phase and pulse width by performing a logical operation between the extended pulses, and a current generator that is activated by the output pulse to generate a current, and the logic circuit includes: ,Delay pulse used for the logical operationBased on the logic control signal input from the outsideAmong the plurality of delayed pulsesIs configurable,The pulse width of the current with respect to the input pulse can be controlled from the outside according to the pulse width of the input pulse by the logic control signal.It is a constant current generation circuit.
[0041]
Claim3The invention described in claim 1Or 2And a light emitting element to which the current generated in the constant current generation circuit is supplied.
[0042]
DETAILED DESCRIPTION OF THE INVENTION
<
In this embodiment, the effective area of the output current waveform can be brought close to the effective area of the ideal output waveform, and the constant current that can also control the rise time and fall time of the output current waveform The generation circuit is realized.
[0043]
FIG. 1 is a diagram showing a configuration of a constant current generating circuit CIa according to the present embodiment. This constant current generation circuit CIa has an AND gate Ga that determines a constant current output period, and a current generation that outputs a current output Ia whose effective area is close to the effective area of the ideal output waveform in accordance with the output of the AND gate Ga. Part CG. The AND gate Ga receives an output time setting input Sm for setting a constant current output time and a valid / invalid data input Dv for determining whether or not the display element emits light, as in the conventional constant current generation circuit CId. .
[0044]
The current generation unit CG includes a delay circuit unit DL, a decoding unit DC, a logic circuit unit LCa, and a constant current generation unit IGa.
[0045]
The delay circuit unit DL includes a plurality of delay circuits DL1 to DLn, and the output control signal Sc output from the AND gate Ga is input to each delay circuit. Then, the outputs Sd delayed by different delay amounts in the delay circuits DL1 to DLn are input to the logic circuit section LCa.
[0046]
Further, the logic control signal Slc is input to the decoding unit DC, and the content thereof is decoded and input to the logic circuit unit LCa as the output Sld. The logic control signal Slc is a parallel signal composed of a plurality of signals, each of which takes a binary value. In addition, an enable signal Se is output from the decoding unit DC toward the constant current generation unit IGa.
[0047]
Based on the output Sld from the decoding unit DC, the logic circuit unit LCa determines which signal among the delayed outputs Sd and how to combine them. The output Sia from the logic circuit unit LCa is input to the constant current generating unit IGa.
[0048]
The constant current generation unit IGa includes a plurality of constant current generation circuits IG1 to IGm, and an output Sia from the logic circuit unit LCa and an enable signal Se from the decoding unit DC are given to each of the constant current generation circuits IG1 to IGm. Then, the constant current generated in each of the constant current generation circuits IG1 to IGm is superimposed and becomes the current output Ia.
[0049]
Among these, in each of the delay circuits DL1 to DLn in the delay circuit unit DL, the delay constant is set so as to increase by t0 in order from DL1. A single output control signal Sc from the AND gate Ga is branched and input, and the output Sd1 of the first delay circuit DL1 is delayed by t0 time from the input waveform, and the output Sd2 of the second delay circuit DL2 is Delayed from the input waveform by 2t0 time,..., The output Sdn of the nth delay circuit DLn is output delayed by n × t0 time from the input waveform. FIG. 2 shows this state together with waveforms (1), (2), (3), (4),... At each output.
[0050]
As shown in FIG. 3, the logic circuit unit LCa includes a selector circuit that receives the output Sd from the delay circuit DL and the output Sld from the decoding unit DC, and a gate circuit such as an AND gate or an OR gate. In FIG. 3, two selector circuits SLa and SLb and a plurality of OR gates Gl1 to Glm are illustrated as an example.
[0051]
The outputs Sd1 to Sdn from the delay circuit unit DC are input to the two selector circuits SLa and SLb in the logic circuit unit LCa. In each of the selector circuits SLa and SLb, based on the information of the output Sld from the decoding unit DC, it is determined which of the outputs Sd1 to Sdn from the delay circuit DL is to be output to that of the OR gates G11 to Glm. Is done. In FIG. 3, as an example, the selector circuit SLa outputs the output Sd2 to the OR gate Gl1, the output Sd2 to the OR gate Gl2, the output Sd1 to the OR gate Gl3,. Each of the outputs Sd1 is provided. From the selector circuit SLb, the output Sd2 for the OR gate Gl1, the output Sd3 for the OR gate Gl2, the output Sd4 for the OR gate Gl3,. On the other hand, the output Sd5 is given.
[0052]
Then, pulse signals having various pulse widths and phases are generated in the OR gates G11 to Glm. For example, in FIG. 3, the output Sia1 from the OR gate Gl1 has the same waveform as the waveform S2 of the output Sd2, and the output Sia2 from the OR gate Gl2 has the waveform S2 of the output Sd2 and the waveform S3 of the output Sd3. The waveform (2) + (3) having the total pulse width of ▼ and the output Sia3 from the OR gate Gl3 has the total pulse width of the waveform (1) of the output Sd1 and the waveform (4) of the output Sd4. The waveform {circle over (1)} + {circle over (4)} is a waveform having the total pulse width of the waveform {circle over (1)} of the output Sd1 and the waveform {circle over (5)} of the output Sd5 in the output Siam from the
[0053]
That is, the logical operation is performed in each of the OR gates G11 to Glm in a combination of outputs specified by the logic control signal Slc. As a result, a logic pulse having a desired rising phase, a falling phase and a desired pulse width is obtained. Output as Sia1 to Siam.
[0054]
The constant current generation unit IGa includes the same number of constant current generation circuits IG1 to IGm as the outputs Sia1 to Siam from the logic circuit unit. FIG. 4 shows the configuration of each constant current generating circuit IG1 to IGm.
[0055]
Each of the constant current generation circuits IG1 to IGm includes a switch Gb and transistors Q1 and Q2, and the transistors Q1 and Q2 form a current mirror configuration. A reference current Iref1 is applied to the collector of the transistor Q1 via the switch Gb. Note that a current setting input Vb1 as a bias voltage is applied to one end of the resistor Rref1.
[0056]
Further, the conduction of the switch Gb is controlled by the corresponding outputs Sia1 to Siam from the logic circuit unit LCa. Further, the conduction of the switch Gb is also controlled by the corresponding enable signals Se1 to Sem from the decoding unit DC. When the outputs Sia1 to Siam take, for example, High, or when the enable signals Se1 to Sem take, for example, High, the switch Gb may be made conductive.
[0057]
Further, load currents Ia1 to Iam flow into the collector of the transistor Q2 as current outputs. The ground potential GND is commonly applied to the emitters of the transistors Q1 and Q2.
[0058]
According to this circuit, when the corresponding outputs Sia1 to Siam from the logic circuit part LCa become High, the switch Gb is turned on and the reference current Iref1 flows, and the reference current Iref1 substantially flows between the collector and emitter of the transistor Q1. A current Ic1 having the same value flows. Since the transistor Q1 and the transistor Q2 form a current mirror configuration, a current Ic2 flows between the collector and the emitter of the transistor Q2. As a result, the load currents Ia1 to Iam have substantially the same value as the reference current Iref1. Alternatively, a current having a conversion ratio determined by the size ratio of the transistors Q1 and Q2 flows. This circuit is a pull-in type constant current generating circuit that draws load currents Ia1 to Iam.
[0059]
Then, the load currents of the constant current generation circuits IG1 to IGm are superimposed on each other and output as a current output Ia. 3, the waveform of the current output Ia is that the load currents Ia1, Ia2, Ia3,..., Iam in the constant current generating circuits IG1, IG2, IG3,. This is shown and explained.
[0060]
That is, if the constant current generating circuit according to the present embodiment is used, a current waveform having a stepped rise and fall as shown in the current output Ia of FIG. 3 is output. Therefore, by freely generating this current waveform using the logic control signal Slc and the output time setting input Sm, a current pulse having a desired rise and fall change time and effective area can be obtained. Then, the effective area of the output current waveform can be brought close to the effective area of the ideal output waveform, and the rise time and fall time of the output current waveform can be controlled.
[0061]
In order to prevent the peak value Ip of the overall waveform from becoming too large when the load currents Ia1, Ia2, Ia3,... By adjusting the value, the value of the reference current Iref1 may be set sufficiently smaller than the value of the reference current Iref2 in the conventional circuit shown in FIG. Further, by using the enable signals Se1 to Sem, it is possible to select whether or not to use each load current for the superposition of the current outputs Ia, and to determine the peak value Ip of the entire waveform when superposed. .
[0062]
Since each of the load currents Ia1, Ia2, Ia3,..., Iam is a pulse current, each of them includes the constant term k shown in
[0063]
Therefore, the values of the constant terms k of the load currents Ia1, Ia2, Ia3,..., Iam are obtained by experiments and simulations, and all the constant terms k including the integrated values are overlapped. The load currents Ia1, Ia2, Ia3,..., Iam are generated and overlapped so that the effective area of the current output Ia approaches the effective area Ip × tp of the ideal current output Ic shown in FIG. It is.
[0064]
Specifically, the current output Ia is ideally obtained by applying a logic control signal Slc from the outside and performing one of the following methods (1) to (3) or combining a plurality of methods. Can be corrected to a typical output. (1) The selector circuits SLa and SLb are controlled to generate a pulse having a width larger or smaller than the pulse width of the current output generated by the conventional constant current generating circuit. {Circle around (2)} The output enable signals Se1 to Sem are controlled to make the sum of the peak values of the current output Ia larger or smaller than the peak value of the conventional current output. {Circle around (3)} The selector circuits SLa and SLb and the output enable signals Se1 to Sem are controlled to adjust the rise time and fall time of the waveform to increase or decrease the effective area.
[0065]
As the ideal current output Ic shown in FIG. 14, if the rise and fall are too steep, the above-described problem of the induced electromotive force occurs. Therefore, the waveform of the superimposed current output Ia has an appropriate rise time and It is sufficient to have a fall time.
[0066]
As for the method of designating the outputs from the selector circuits SLa and SLb and the recipient of the enable signal from the outside, in this example, the logic control signal Slc is decoded by the decoding unit DC, and the decoded output Sld is sent to the logic circuit unit LCa. It is specified by giving. In this case, in the decoding unit DC, an output Sld may be generated by appropriately combining an AND gate and an OR gate, or a signal is sent to any of the selector circuits SLa and SLb and the constant current generation circuits IG1 to IGm. A storage device such as a latch circuit or a memory, which stores whether or not to be given in correspondence with the contents of the logic control signal Slc, is built in the decoding unit DC and used to generate the output Sld. It doesn't matter.
[0067]
If the constant current generating circuit according to the present embodiment is used, the constant current generating unit IGa generates load currents Ia1 to Iam using each of the outputs Sia from the logic circuit unit LCa, and superimposes them to form a predetermined waveform. Current output Ia is generated, and the logic control signal Slc can be applied from the outside to make the current output rise time, fall time, pulse width, and peak value variable, and the time integration amount of the waveform of the output current Can be approximated to the amount of time integration of the ideal output waveform. Furthermore, the rise time and fall time of the waveform of the output current can be controlled. As a result, the induced electromotive force can be reduced and the noise level can be reduced.
[0068]
<
This embodiment is a display device in which the relationship between the number of gradations and luminance can be brought close to ideal characteristics by applying the constant current generation circuit according to
[0069]
FIG. 5 is a diagram showing a part of the display device according to the present embodiment. This display device includes light emitting diodes L01 ... L0n, L11 ... L1n,..., L151 ... L15n, a scan drive circuit DV, a latch unit LT, a shift register SR, and a constant current generation circuit CIb arranged in a matrix. A display unit is provided. The display device according to the present embodiment has the same configuration as that of the display device shown in FIG. 12, and each light emitting diode corresponds to the
[0070]
FIG. 5 shows an example in which 16 × n light emitting diodes are arranged. By arranging this circuit example in a matrix, a display device having an arbitrary size is configured.
[0071]
A large number of constant current generation circuits CIa according to the first embodiment are arranged in the constant current generation circuit CIb. Note that reference numerals CG0 to CG15 in FIG. 5 are current generators CG in the constant current circuit CIa according to the first embodiment, and reference numerals Ga0 to Ga15 are AND gates Ga.
[0072]
The cathodes of the light emitting diodes L01 to L0n in the 0th row are commonly connected to the current output Ia of the current generator CG0. Similarly, the cathodes of the light emitting diodes in the corresponding rows are connected to the current outputs of the other current generators CG1 to CG15. The anodes of the light emitting diodes L01 to L151 in the first column are all connected in common, and a drive voltage is supplied to each anode from the scan drive circuit DV in a time division manner. The anodes of the light emitting diodes in the other columns are also connected in common to each column, and the drive voltage is supplied to the anodes in each column from the scan driving circuit DV for each column in a time division manner.
[0073]
The video data input from the
[0074]
Note that the shift register SR is cascade-connected, and the serial data in Dsi is output as the serial data out Dso after being shifted by the number of registers in the shift register SR. Then, it is input as serial data in Dsi of the shift register at the next stage.
[0075]
In the latch unit LT, the output from the shift register SR is held or passed through and output to the constant current generation circuit CIb according to the logic level of the latch instruction lth.
[0076]
Current is sequentially drawn into the current generator CG0 from the cathodes of the light emitting diodes L01 to L0n in the 0th row for a period corresponding to the effective pulse width of the logic output of the AND gate Ga0. The same applies to the remaining current generators CG1 to CG15.
[0077]
A drive voltage synchronized with the scan signal is supplied from the scan drive circuit DV to the anode of each column of the light emitting diodes. The drive voltage is supplied in synchronization with a period in which the outputs of the current generators CG0 to CG15 draw current.
[0078]
Similarly to the constant current generation circuit CIa according to the first embodiment, the waveform of the output current of the current generation units CG0 to CG15 in FIG. 5 can be freely set for the constant current generation circuit CIb. That is, the pulse width, rise time and fall time, peak current value, etc. can be changed independently.
[0079]
In the conventional constant current generating circuit shown in FIG. 13, when the effective area of the waveform of the output current pulse is smaller than that in the ideal state, that is, the value of the constant term k is negative and the gradation characteristics shown in FIG. In this case, in the display device according to the present embodiment, the logic control signal Slc is given from the outside, and one of the following methods (1) to (3) is performed, or a plurality of methods are combined. Thus, the gradation characteristics can be corrected to an ideal output. (1) The selector circuits SLa and SLb are controlled to generate a pulse having a width larger than the pulse width of the current output generated by the conventional constant current generating circuit. (2) The output enable signals Se1 to Sem are controlled so that the sum of the peak values of the current output Ia from the constant current generator IGa is larger than the peak value of the conventional current output. (3) The selector circuits SLa and SLb and the output enable signals Se1 to Sem are controlled to adjust the rise time and fall time of the waveform to increase the effective area.
[0080]
Conversely, in the conventional constant current generating circuit shown in FIG. 13, when the effective area of the waveform of the output current pulse is larger than that in the ideal state, that is, the value of the constant term k is positive and the level shown in FIG. In the case of the tonal characteristics, in the display device according to the present embodiment, the logic control signal Slc is given from the outside, and one of the following methods (1) to (3) is performed or a plurality of methods are performed. By combining the seeds, the gradation characteristics can be corrected to an ideal output. {Circle around (1)} The selector circuits SLa and SLb are controlled to generate a pulse having a width smaller than the pulse width of the current output generated by the conventional constant current generating circuit. {Circle around (2)} The output enable signals Se1 to Sem are controlled so that the sum of the peak values of the current output Ia from the constant current generator IGa is made smaller than the peak value of the conventional current output. (3) Control of selector circuits SLa and SLb and output enable signals Se1 to Sem are performed to adjust the rise time and fall time of the waveform to reduce the effective area.
[0081]
By using the display device according to the present embodiment, the current generated in the constant current generation circuit CIb is supplied to the light emitting diode, so that the linearity of the gradation characteristics in the light emitting diode can be improved, and the number of gradations and the luminance It is possible to bring the relationship with
[0082]
<
In the first and second embodiments, the method of obtaining an ideal current output waveform or gradation characteristic by superimposing current outputs from a plurality of constant current generation circuits has been described.
[0083]
On the other hand, an ideal current output waveform can be obtained by adjusting the pulse width of the output current waveform while using the constant current generation circuit CId shown in FIG. The constant current generation circuit CIc according to the present embodiment realizes such a circuit. This embodiment will be described below.
[0084]
FIG. 6 is a block diagram of a constant current generation circuit CIc in which the output time setting input Sm to the constant current generator is corrected and input so as to cancel the generation of the constant term k. The constant current generation circuit CIc includes a constant current generation unit IGb, an AND gate Ga, and a resistor Rref2 that constitute the constant current generation circuit CIb shown in FIG. The connection relationship of these components is as shown in FIG.
[0085]
The constant current generation circuit CIc according to the present embodiment further includes a delay circuit unit DL, a logic circuit unit LCb, and a decoding unit DC.
[0086]
The delay circuit unit DL is the same as the delay circuit unit shown in FIG. 2, and includes a plurality of delay circuits DL1 to DLn. In each of the delay circuits DL1 to DLn, the delay constant is set so as to increase by t0 in order from DL1. However, an output time setting input Sm is input to each delay circuit. Then, the outputs Sd1 to Sdn delayed by different delay amounts in the delay circuits DL1 to DLn are input to the logic circuit unit LCb.
[0087]
Further, the logic control signal Slc is input to the decoding unit DC, and the content thereof is decoded and input to the logic circuit unit LCb as an output Sld. This logic control signal Slc is also a parallel signal composed of a plurality of signals, each of which takes a binary value.
[0088]
Based on the output Sld from the decoding unit DC, the logic circuit unit LCb determines which signals among the delayed outputs Sd are combined and output. The output Sib from the logic circuit part LCb is input to the AND gate Ga together with the valid / invalid data input Dv.
[0089]
The configuration of the logic circuit part LCb is shown in FIG. The logic circuit unit LCb includes a selector circuit that receives the output Sd from the delay circuit DL and the output Sld from the decoding unit DC, and a gate circuit such as an AND gate or an OR gate. In FIG. 7, two selector circuits SLc and SLd, an OR gate Gla, and an AND gate Glb are illustrated as an example.
[0090]
Among the outputs Sd1 to Sdn from the delay circuit unit DC, the outputs Sd2 to Sdn are input to the selector circuit SLc in the logic circuit unit LCa. In the selector circuit SLc, based on the information of the output Sld from the decoding unit DC, which signal of the outputs Sd2 to Sdn from the delay circuit DL is output to one end of each of the OR gate Gla and the AND gate Glb. Is determined.
[0091]
The output Sd1 from the delay circuit unit DC is given to the other end of each of the OR gate Gla and the AND gate Glb. The outputs of the OR gate Gla and the AND gate Glb are input to the selector circuit SLd. In selector circuit SLd, it is determined which of the outputs of OR gate Gla and AND gate Glb is to be output as output Sib.
[0092]
That is, a logical operation is performed in the OR gate Gla and the AND gate Glb by the combination of outputs specified by the logic control signal Slc, and as a result, a logic pulse having a desired pulse width is output as the output Sib. The pulse width of the generated logic pulse can be controlled from the outside through the logic control signal Slc, and the width is designated so as to cancel the area represented by the constant term k.
[0093]
FIG. 8 is a timing chart showing a comparison between the current output Ib from the constant current generation circuit CIc according to the present embodiment and the current output Ic from the conventional constant current generation circuit CId. As shown in FIG. 8, the output Sib from the logic circuit part LCb is adjusted to an arbitrary pulse width by external control. In this example, the value of the constant term k is negative, and the selector circuit SLd selects the output of the OR gate Gla and sets the output delay time in the logic circuit section LCb so that the constant term k approaches zero. The pulse width of the input Sm is widened and output to the constant current generator IGb.
[0094]
On the other hand, when the value of the constant term k is positive, the selector circuit SLd selects the output of the AND gate Glb in the logic circuit part LCb to reduce the pulse width of the output delay time setting input Sm, so that the ideal output waveform It is possible to approach the effective area.
[0095]
If the constant current generating circuit according to the present embodiment is used, the constant current generating unit IGb generates the current output Ib using the output Sib from the logic circuit unit LCb, so that the time integration amount of the waveform of the output current is an ideal output. It is possible to approximate the time integration amount of the waveform.
[0096]
In this embodiment, the development cost and development time can be reduced by using a conventional constant current generating circuit. In addition, since new functions are added in a separate circuit, existing circuit assets are hardly affected by the need for circuit review.
[0097]
In the constant current generation circuit according to the present embodiment, only the pulse width can be adjusted by external control, and the waveform rise time, fall time, and peak value cannot be adjusted. These may be adjusted by adjusting the size of the transistors Q1 and Q2 and the value of the resistor Rref2 in FIG.
[0098]
Of course, when the constant current generation circuit according to this embodiment is applied to a display device as in
[0099]
<
This embodiment is a modification of the third embodiment. In the third embodiment, it is assumed that a pulse group such as waveforms D0 to D2 as shown in FIGS. 17 and 18 is serially input in time series as the output time setting input Sm. On the other hand, in the present embodiment, a case is considered where a logic pulse input such as waveforms D0 to D2 input in parallel and a selection signal input Sms indicating the number of gradations are input as the output time setting input Sm. . In this embodiment, the case of a combination of gradation and pulse waveform shown in Table 1 will be described as an example.
[0100]
When the output time setting input Sm input to the constant current generation circuit CIc according to the third embodiment includes pulses having various pulse widths, the value of the constant term k may change for each input pulse width. Conceivable. In this case, in order to cancel the constant term k, it is necessary to change the time for adding or subtracting to the output Sib according to the input pulse width. The present embodiment is a circuit for meeting such a requirement.
[0101]
FIG. 9 is a circuit example of the present embodiment in which an arbitrary combination is selected and output from a plurality of logic pulse inputs D0 to D2 and used as an input to the delay circuit unit DL. In the present embodiment, a selector circuit SLe is further added to the constant current generating circuit CIc.
[0102]
In this example, the selector circuit SLe receives three types of pulse waveforms D0 to D2 having different pulse widths and a 3-bit selection signal input Sms. Then, a combination of the waveforms D0 to D2 output as the output S1 is selected by the selection signal input Sms, and a group of pulse trains is generated.
[0103]
The selection signal input Sms is simultaneously input to the decoding unit DC as a logic control signal. In accordance with the width of the pulse included in the output S1 from the selector circuit SLe, the decoding unit DC selects the outputs of the selector circuits SLc and SLd at appropriate timing for each pulse. By selecting the outputs of the selector circuits SLc and SLd, a logic pulse having an arbitrary pulse width with the delay constant t0 as a unit is output as an output Sib from the logic circuit section LCb and output to the constant current generating section IGb. In this way, the correction value for the constant term k can be weighted according to the pulse width input to the output time setting input Sm.
[0104]
FIG. 10 is a timing chart for explaining the above operation. When the
[0105]
Using the information of the selection signal input Sms, the decoding unit DC operates the selector circuits SLc and SLd at an appropriate timing for each pulse included in the output Sl, and changes the time for adding or subtracting for each pulse.
[0106]
Then, as shown in FIG. 11, the output time Sib from the logic circuit unit LCb is weighted according to the waveform, and the current output Ib obtained from the constant current generation unit IGb has a constant term k for each pulse. Correction is made.
[0107]
If the constant current generating circuit according to the present embodiment is used, the logic circuit LCb changes the pulse width of the output Sib in accordance with the pulse width of the logic pulse input, so that pulses having various pulse widths are input to the logic pulse input. Even in such a case, the time integration amount of the waveform of the output current for each pulse can be brought close to the time integration amount of the ideal output waveform.
[0108]
Note that the algorithm for selecting the outputs of the selector circuits SLc and SLd in the decoding unit DC may be incorporated in hardware, or in addition, realized using firmware means by combining a microcomputer, a memory, and the like. It is also possible. In the latter case, the algorithm can be rewritten from the outside.
[0109]
Of course, when the constant current generation circuit according to this embodiment is applied to a display device as in
[0110]
【The invention's effect】
According to the first aspect of the present invention, the current generator generates a plurality of pulse currents using each of the plurality of output pulses, and generates a current having a predetermined waveform by superimposing the plurality of pulse currents. The time integration amount of the output current waveform can be made closer to the time integration amount of the ideal output waveform. Furthermore, the rise time and fall time of the waveform of the output current can be controlled. As a result, the induced electromotive force can be reduced and the noise level can be reduced.
[0111]
According to the second aspect of the present invention, since the current generation unit generates current using an output pulse having a predetermined phase and pulse width from the logic circuit, the time integration amount of the waveform of the output current is determined as the ideal output waveform. It is possible to approximate the amount of time integration.In addition, since the logic circuit changes the pulse width of the output pulse according to the pulse width of the input pulse, even if the input pulse includes pulses of various pulse widths, the output current of each pulse is It is possible to approximate the time integration amount of the waveform to the time integration amount of the ideal output waveform.
[0113]
Claim3According to the invention described in
[Brief description of the drawings]
FIG. 1 is a block diagram showing a constant current generating circuit according to a first embodiment.
FIG. 2 is a diagram showing a delay circuit section of the constant current generating circuit according to the first embodiment together with a timing chart of its operation.
FIG. 3 is a diagram showing a logic circuit portion of the constant current generating circuit according to the first embodiment together with a timing chart of its operation.
FIG. 4 is a diagram showing a constant current generating unit of the constant current generating circuit according to the first embodiment.
5 is a diagram showing a display device according to
FIG. 6 is a block diagram showing a constant current generating circuit according to a third embodiment.
FIG. 7 is a diagram showing a delay circuit unit and a logic circuit unit of a constant current generation circuit according to a third embodiment.
FIG. 8 is a timing chart showing the operation of the constant current generating circuit according to the third embodiment.
FIG. 9 is a diagram illustrating a constant current generating circuit according to a fourth embodiment.
FIG. 10 is a timing chart showing the operation of the constant current generating circuit according to the fourth embodiment.
FIG. 11 is a timing chart showing the operation of the constant current generating circuit according to the fourth embodiment.
FIG. 12 is a diagram showing a configuration of a display device.
FIG. 13 is a diagram showing a conventional constant current generating circuit.
FIG. 14 is a timing chart showing an ideal operation of a conventional constant current generating circuit.
FIG. 15 is a diagram showing a constant current generating unit of a conventional constant current generating circuit.
FIG. 16 is a timing chart of the operation of the delay circuit section of the conventional constant current generation circuit.
FIG. 17 is a timing chart showing the operation of a conventional constant current generating circuit.
FIG. 18 is a timing chart showing the operation of a conventional constant current generating circuit.
FIG. 19 is a timing chart showing the operation of a conventional constant current generating circuit.
FIG. 20 is a diagram showing luminance characteristics in a display device using a conventional constant current generating circuit.
FIG. 21 is a diagram showing luminance characteristics in a display device using a conventional constant current generating circuit.
[Explanation of symbols]
Ga, Ga0 to Ga15, Glb AND gate, G11 to Glm, Gla OR gate, SLa to SLe selector circuit, DL delay circuit section, DC decoding section, LCa, LCb logic circuit section, IGa, IGb constant current generating section, 5 display Unit, 5a Image memory, 5b Control circuit, 5d Drive circuit, 5e Display element.
Claims (3)
前記遅延パルス同士の論理演算を行うことで所定の位相およびパルス幅を有する複数の出力パルスを生成する論理回路と、
前記複数の出力パルス各々に対応した複数のパルス電流を発生させるパルス電流発生回路を含み、前記パルス電流発生回路の出力する前記複数のパルス電流を重ね合わせて所定の波形を有する電流を発生させる電流発生部と
を備え、
前記論理回路は、前記論理演算に用いる遅延パルスを、外部より入力される論理制御信号に基づいて前記複数の遅延パルスの中から設定可能であり、
前記電流発生部は、外部より入力される各前記パルス電流発生回路に対応したイネーブル信号により、重ね合わせるパルス電流を選択可能であり、
前記論理制御信号及び前記イネーブル信号により、入力パルスのパルス幅に応じ、入力パルスに対する前記電流の位相、パルス幅、電流立上がり特性、電流立下がり特性およびピーク電流値を、外部から制御可能なことを特徴とする
定電流発生回路。A delay circuit that generates a plurality of delay pulses having different delay amounts from the input pulse;
A logic circuit for generating a plurality of output pulses having a predetermined phase and a pulse width by performing a logic operation before Kioso rolled pulse each other,
Generating a current having a plurality of comprises a pulse current generating circuit for generating a plurality of pulse current corresponding to the output pulse each, predetermined waveform by superposing said plurality of pulsed current output by the pulse current generating circuit And a current generator to be
The logic circuit can set a delay pulse used for the logic operation from the plurality of delay pulses based on a logic control signal input from the outside,
The current generation unit can select a pulse current to be overlapped by an enable signal corresponding to each pulse current generation circuit input from the outside,
According to the pulse width of the input pulse, the phase, pulse width, current rising characteristic, current falling characteristic and peak current value with respect to the input pulse can be controlled from the outside by the logic control signal and the enable signal. Characteristic constant current generation circuit.
前記遅延パルス同士の論理演算を行うことで所定の位相およびパルス幅を有する出力パルスを生成する論理回路と、
前記出力パルスにより能動化されて電流を発生させる電流発生部と
を備え、
前記論理回路は、前記論理演算に用いる遅延パルスを、外部より入力される論理制御信号に基づいて前記複数の遅延パルスの中から設定可能であり、
前記論理制御信号により、入力パルスのパルス幅に応じ、入力パルスに対する前記電流のパルス幅を、外部から制御可能なことを特徴とする
定電流発生回路。A delay circuit that generates a plurality of delay pulses having different delay amounts from the input pulse;
A logic circuit for generating an output pulse having a predetermined phase and a pulse width by performing a logic operation before Kioso rolled pulse each other,
A current generator that is activated by the output pulse to generate a current;
The logic circuit can set a delay pulse used for the logic operation from the plurality of delay pulses based on a logic control signal input from the outside,
The constant current generation circuit , wherein the pulse width of the current with respect to the input pulse can be controlled from the outside according to the pulse width of the input pulse by the logic control signal .
前記定電流発生回路において発生した前記電流が供給される発光素子と A light emitting element to which the current generated in the constant current generating circuit is supplied;
を備える表示装置。A display device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000200820A JP3756386B2 (en) | 2000-07-03 | 2000-07-03 | Constant current generation circuit and display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000200820A JP3756386B2 (en) | 2000-07-03 | 2000-07-03 | Constant current generation circuit and display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002023680A JP2002023680A (en) | 2002-01-23 |
| JP3756386B2 true JP3756386B2 (en) | 2006-03-15 |
Family
ID=18698628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000200820A Expired - Fee Related JP3756386B2 (en) | 2000-07-03 | 2000-07-03 | Constant current generation circuit and display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3756386B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4266149B2 (en) * | 2002-10-07 | 2009-05-20 | ローム株式会社 | Organic EL drive circuit and organic EL display device using the same |
| KR101022658B1 (en) * | 2004-05-31 | 2011-03-22 | 삼성에스디아이 주식회사 | Driving method of electron emission device with decreased signal delay |
| JP5298872B2 (en) | 2009-01-19 | 2013-09-25 | 株式会社デンソー | PWM controller |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5410622A (en) * | 1977-06-25 | 1979-01-26 | Nippon Hoso Kyokai <Nhk> | Matrix type picture display device |
| JP2647366B2 (en) * | 1985-08-29 | 1997-08-27 | キヤノン株式会社 | Image processing device |
| JPH02232687A (en) * | 1989-03-06 | 1990-09-14 | Toshiba Corp | Light emitting diode display device |
| JPH03253173A (en) * | 1990-03-02 | 1991-11-12 | Canon Inc | Picture forming device |
| JPH04172811A (en) * | 1990-11-07 | 1992-06-19 | Sumitomo Electric Ind Ltd | Variable pulse width circuit |
| JP3145527B2 (en) * | 1993-02-12 | 2001-03-12 | シャープ株式会社 | LED brightness control circuit |
| JPH09101759A (en) * | 1995-10-04 | 1997-04-15 | Pioneer Electron Corp | Method and device for driving light emitting element |
| JPH09244570A (en) * | 1996-03-07 | 1997-09-19 | Matsushita Electric Ind Co Ltd | Light emitting diode(led) display driving device |
| KR100328618B1 (en) * | 1997-01-22 | 2002-08-27 | 가부시키가이샤 아드반테스트 | Optical pulse transmission system, optical pulse transmission method and optical pulse detection method |
| JP3368890B2 (en) * | 2000-02-03 | 2003-01-20 | 日亜化学工業株式会社 | Image display device and control method thereof |
-
2000
- 2000-07-03 JP JP2000200820A patent/JP3756386B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002023680A (en) | 2002-01-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041105 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041116 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050114 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051125 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051220 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051221 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3756386 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100106 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110106 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120106 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130106 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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