JP3754961B2 - 固体撮像装置およびカメラ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は固体撮像装置およびカメラに係わり、測光機能を有したオートフォーカス用固体撮像装置、特にコンパクトカメラに用いられる外測方式の位相差検出型オートフォーカスセンサに好適に用いられるものである。
【０００２】
【従来の技術】
従来、レンズシャッタコンパクトカメラ用の測光（ＡＥ）機能を搭載した測距（ＡＦ）センサとして、特許文献１等に示されている固体撮像装置がある。この固体撮像装置の概略的平面レイアウト図を図１１に示す。同図において、３０は測光センサアレイで、測光用センターセグメント３２、測光用インナーセグメント３４Ａ〜３４Ｄ、測光用アウターセグメント３６Ａ〜３６Ｄから構成される。また、４０と４２は測距用センサアレイ（リニアセンサ）、４４ｌ−ｎは測距用センサアレイ４０の画素、４６ｌ−ｎは画素測距用センサアレイ４２の画素である。５０は測光センサアレイ３０と測距用センサアレイ４０，４２が形成されるＳｉ半導体基板、ＨとＷは測光領域のサイズ（高さと幅）、Ｄは基線長である。
【０００３】
本センサは位相差検出による測距を行うため、測距用センサアレイ４０と４２のリニアセンサを２つ設けている。画素ピッチをＰ、測距用の結像レンズの焦点距離をｆとすると、測距精度を示すＡＦ敏感度は、
ＡＦ敏感度＝Ｄ×ｆ／Ｐ
と表すことができる。現在、このＡＦ敏感度が５０００程度の固体撮像装置が実現されている。画素ピッチが１０μｍ程度でレンズ焦点距離が数ｍｍであれば、基線長Ｄは５ｍｍ〜８ｍｍとなる。そのため、リニアセンサ４０とリニアセンサ４２の間に無効領域が存在することになるが、ＡＥセンサ３０を設けることにより半導体基板を有効に使うことが可能となっている。またＡＥセンサ３０とＡＦセンサ４０，４２をワンチップすることにより、カメラの小型化と低価格化の実現にも寄与している。
【０００４】
図１１のＢ−Ｂ’の領域の断面図を図１２に示す。但し、説明のために、ＡＦセンサ領域とＡＥセンサ領域のフォトダイオード数を減らして図示している。図１２において、５１はＮ型Ｓｉ基板、５２はＮ型エピタキシャル層、５３はＰ型ウェル（ＰＷＬ）、５４はＮ+型不純物層、５５は薄い酸化膜、５６は素子分離領域である厚い酸化膜（選択酸化膜）、５７はＡＬ（アルミニウム）配線、５８は層間絶縁膜である。ＰＷＬ５３とＮ+型不純物層５４でＰＮ接合フォトダイオードを形成する。ＡＥセンサ領域及びＡＦセンサ領域のフォトダイオードに光が入射すると、半導体中で光電変換が行われ、電子正孔対が生成する。このうち正孔（図中黒丸●で示す）はＰＷＬ５３を介してＧＮＤに排出され、電子（図中白丸○で示す）はフローティングのＡＥセンサ領域及びＡＦセンサ領域のＮ+型不純物層５４に吸収される。ＡＥセンサ領域及びＡＦセンサ領域のＮ+型不純物層５４に集められた電子によりＡＥ信号とＡＦ信号が生成される。
【０００５】
【特許文献１】
米国特許第５，３０２，９９７号
【０００６】
【発明が解決しようとする課題】
しかしながら上記従来例では、ＡＥセンサ領域とＡＦセンサ領域が隣接しているため、ＡＥセンサ領域の測光用フォトダイオードとＡＦセンサ領域の測距用フォトダイオードの間で、電気的クロストークや光学的クロストークが大きくなる課題があった。
【０００７】
図１２を用いて従来例における課題を説明する。ＡＥセンサ領域の測光用フォトダイオード下で発生した電子（図中白丸○で示す）の一部は、隣接するＡＦセンサ領域の測距用フォトダイオードへ拡散（Ｄｆ１）により漏れ込む。一方、ＡＦセンサ領域の測距用フォトダイオードアレイ下で発生した電子（図中白丸○で示す）の一部は、隣接するＡＥセンサ領域の測光用フォトダイオードへ拡散（Ｄｆ２）により漏れ込む。また、フォトダイオード上部における迷光（図中矢印で示す）によってもクロストークが発生する。これらの光起因のクロストーク以外にも、配線間の寄生容量（Ｃｐ）による電気的なクロストークも発生する。
【０００８】
また、化学機械研磨（ＣＭＰ）平坦化工程を伴うＣＭＯＳ製造プロセスで固体撮像装置を製造する場合、レイアウトに配線密度の粗密が大きくなると、平坦化精度が落ちる課題があった。配線密度が揃っている場合は平坦化が均一になるが、配線密度に粗密がある場合は平坦化が不均一になってしまう。これは層間膜下の配線の有無によって研磨速度が異なることに起因する。特に数１００μｍに渡って配線層がない領域が存在すると不均一性が増大する。一般に、測光測距用固体撮像装置ではＡＥセンサとＡＦセンサの位置が光学系で決められてしまうため、チップの位置による配線密度の粗密が大きくなり、平坦化精度が悪くなる傾向があった。
【０００９】
本発明の目的は、光学的クロストークと電気的クロストークを低減した測光測距用固体撮像装置を実現することにある。
【００１０】
また本発明の他の目的は、微細化された測光測距固体撮像装置の製造おける平坦化プロセスの精度を向上させることにある。
【００１１】
【課題を解決するための手段】
上記目的を達成する、本発明の固体撮像装置は、第１導電型の第１半導体領域と、該第１半導体領域内に形成された、前記第１導電型と反対導電型である第２導電型の第２半導体領域と、前記第１半導体領域内に形成され、該第２半導体領域と電気的に分離された第２導電型の第３半導体領域と、前記第２半導体領域内に形成された第１導電型の第４半導体領域と、前記第３半導体領域内に形成された第１導電型の第５半導体領域とを有し、前記第２半導体領域と前記第４半導体領域とでＡＦセンサ用の光電変換素子を形成し、前記第３半導体領域と前記第５半導体領域とでＡＥセンサ用の光電変換素子を形成し、前記第２半導体領域と前記第３半導体領域との間に、前記ＡＦセンサ用の光電変換素子又は／及びＡＥセンサ用の光電変換素子を動作させるための周辺回路を設けたことを特徴とする固体撮像装置である。
また、他の本発明の固体撮像装置は、ＡＦセンサ用の光電変換素子と、ＡＥセンサ用の光電変換素子とが同一半導体基板上に形成された固体撮像装置であって、前記ＡＦセンサ用の光電変換素子を構成するための第１導電型の第１のウエルと、前記ＡＥセンサ用の光電変換素子を構成するための第１導電型の第２のウエルとの間に、前記ＡＦセンサ用の光電変換素子及び前記ＡＥセンサ用の光電変換素子の少なくとも一方を動作させる回路部を構成するための第２導電型の第３のウエルが配されていることを特徴とする固体撮像装置である。
【００１２】
本発明において、測光用光電変換素子（ＡＥセンサ）を形成するウェル等の第３半導体領域と、測距用光電変換素子（ＡＦセンサ）を形成するウェル等の第２半導体領域との分離を行うことで、測光用光電変換素子（ＡＥセンサ）と測距用光電変換素子（ＡＦセンサ）との間の電荷の拡散によるクロストークが低減されるため、測光精度と測距精度の向上が可能となる。また、その分離領域上に遮光層を設けることで迷光の入射を抑制することができ、さらに迷光によるクロストークが低減されるため、測光精度と測距精度の向上が可能となる。また、分離領域に各種周辺回路を設けることで、チップサイズの縮小が可能となる。
【００１３】
また本発明において、配線層密度が低い領域にダミー配線を設けることで、ＣＭＰ平坦化工程における層間絶縁膜の膜厚バラツキを低減することができる。そして、膜厚が均一になるため、ＡＦセンサの感度不均一性が低減され、低輝度測距能力と測距精度の向上が可能となる。
【００１４】
更に測光用光電変換素子（ＡＥセンサ）と測距用光電変換素子（ＡＦセンサ）の光学中心を一致させることにより層間膜平坦化の均一性を更に良くすることが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００１６】
（実施形態１）
図１は本発明の第１実施形態の固体撮像装置の概略的平面レイアウト図である。また、図２は図１のＡ−Ａ’における断面構造図を示したものである。但し、説明のために、ＡＦセンサとＡＥセンサのフォトダイオード数を減らして図示している。本実施形態はＮ型Ｓｉ基板を用いたＰＷＬとＮＷＬのツインウェル構成のＣＭＯＳプロセスで製造した例である。
【００１７】
図１及び図２において、１００はＳｉ半導体基板（図２のＮ型Ｓｉ基板２０１に対応する）、１０１と１０２はＡＦセンサ領域、１０３はＡＥセンサ領域、１０４と１０５はアナログ回路領域、１０６はディジタル回路領域、１０７はダミー配線領域である。また図２において、２０１はＮ型Ｓｉ基板、２０２は第１半導体領域となるＮ型エピタキシャル（Ｎ型Ｅｐｉ）層、２０３はＰＷＬ（Ｐ型ウェル領域）、２０４はＮ型Ｅｐｉ層２０２と同電位のＮＷＬ（Ｎ型ウェル領域）、２０５はＮ+型不純物層であり、ＰＷＬ２０３とＮ+型不純物層２０５で、ＡＥセンサ領域１０３とＡＦセンサ領域１０１，１０２においてＰＮ接合フォトダイオードを形成する。また、２０６はゲート酸化膜、２０７は素子分離領域である厚い酸化膜（選択酸化膜）、２０８はＭＯＳトランジスタのゲートを兼ねるＰＯＬ（ポリシリコン）配線、２０９は層間絶縁膜、２１０はＡＬ配線、２１１は層間絶縁膜、２１２は遮光層であるＡＬ（アルミニウム）膜、２１３は表面保護膜であるＳｉＯＮ膜である。遮光層２１２はシールドするために電位が固定されていることが好ましい。なお、ＰＷＬとＮＷＬは直接Ｎ型Ｓｉ基板に設けることもでき、この場合は第１半導体領域はＮ型Ｓｉ基板となる。
【００１８】
本実施形態においては、ＡＦセンサ用フォトダイオードが形成されるＡＦセンサ領域のウェル領域とＡＥセンサ用フォトダイオードが形成されるＡＥセンサ領域のウェル領域とが電気的に分離されていることが特徴であり、図１及び図２に示したように、ＡＦセンサ用フォトダイオードが形成されるＡＦセンサ領域１０１，１０２とＡＥセンサ用フォトダイオードが形成されるＡＥセンサ領域１０３との間にアナログ回路領域１０４，１０５を配置することで電気的な分離を行っている。
【００１９】
また、アナログ回路領域１０４，１０５は、ＡＦセンサ領域１０１，１０２及びＡＥセンサ領域１０３のウェル領域（ＰＷＬ）とは導電型の異なるウェル領域（ＮＷＬ）を有しており、ＰＮ接合によりＡＦセンサ領域１０１，１０２とＡＥセンサ領域１０３との電気的分離がなされる。
【００２０】
次に各領域について詳細に説明する。
【００２１】
ＡＦセンサ領域１０１、１０２は、図３に示したＣＭＯＳリニア型ＡＦセンサ回路（ＡＦセンサユニット）を７つ配列したものである。これは、本実施形態において７点測距をおこなうためである。ここに示したＣＭＯＳリニア型ＡＦセンサは、本出願人により特開２０００−１８０７０６号で提案した回路である。同図において、１は光電変換を行うｐｎ接合フォトダイオード、２は制御信号φＲＥＳによりフォトダイオード１の電位をＶＲＥＳにリセットするリセット用ＭＯＳトランジスタ、３は非反転入力端子（＋）にフォトダイオード１が接続され、反転入力端子（−）にその出力端子が接続される差動増幅器であり、フォトダイオード１、リセット用ＭＯＳトランジスタ２、差動増幅器３によって増幅型光電変換素子を構成する。４はクランプ容量、５はクランプ容量４にクランプ電位を入力するためのＭＯＳスイッチであり、クランプ容量４とＭＯＳスイッチ５でクランプ回路を構成している。６〜９はスイッチ用ＭＯＳトランジスタ、１０は最小値検出用差動増幅器、１１は最大値検出用差動増幅器であり、それぞれの差動増幅器は電圧フォロワ回路を構成している。１２は最小値出力用ＭＯＳスイッチ、１３は最大値出力用ＭＯＳスイッチ、１４はＯＲ回路、１５は走査回路、１６，１７は定電流用ＭＯＳトランジスタである。最小値検出回路用には最終段がＮＭＯＳのソースフォロワ回路、最大値検出回路用には最終段がＰＭＯＳのソースフォロワ回路となっている。１８は画素からの信号が出力される共通出力線である。
【００２２】
本回路構成において、最大値検出回路と最小値検出回路の前段にフィードバック型のノイズクランプ回路を設けることにより、フォトダイオード１で発生するリセットノイズと、センサアンプ、最大値検出回路、最小値検出回路で発生するＦＰＮの除去が可能となっている。すなわち、フォトダイオード１がＶＲＥＳにリセットされると、次に制御信号φＮ１及びφＮ２によりＭＯＳトランジスタ７、８がオンし、ＭＯＳトランジスタ７，最小値検出用差動増幅器１０，ＭＯＳトランジスタ８を介して差動増幅器３のノイズ出力がクランプ容量４の入力側に入力される。この時クランプ容量４の出力側はＭＯＳスイッチ５をオンしてクランプ電位に固定しておく。その後、ＭＯＳトランジスタ７、８をオフし、ＭＯＳスイッチ５をオフしてクランプ容量４の出力側をフローティング状態とする。こうしてクランプ容量４には画素のノイズ成分と最小値検出用差動増幅器１０のオフセット成分が保持される。制御信号φＳ１及びφＳ２によりＭＯＳトランジスタ６、９をオンすると最小値検出用差動増幅器１０には画素のノイズ成分と最小値検出用差動増幅器１０のオフセット成分等のＦＰＮの除去されたセンサ信号が入力される。最大値検出回路においても同様な動作により、ＦＰＮの除去されたセンサ信号が最大値検出用差動増幅器１１に入力される。
【００２３】
最終出力段がソースフォロワ形式である電圧フォロワ回路を画素毎に構成し、最小値出力時には各電圧フォロワの出力段の定電流源をオフ（定電流用ＭＯＳトランジスタ１６をオフ）にし、制御信号φＢＴＭにより最小値出力用ＭＯＳスイッチ１２を同時にオンし、定電流源に接続された出力線に共通接続することにより、映像信号の最小値を得ることができる。
【００２４】
一方、最大値出力時には各電圧フォロワの出力段の定電流源をオフ（定電流用ＭＯＳトランジスタ１７をオフ）にし、制御信号φＰＥＡＫにより最大値出力用ＭＯＳスイッチ１３を同時にオンし、定電流源に接続された出力線１８に共通接続することにより、映像信号の最大値を得ることができる。また、映像信号出力時には、各電圧フォロワの出力段の定電流源をオン（定電流用ＭＯＳトランジスタ１７をオン）にして、走査回路１５により最大値出力用ＭＯＳスイッチ１３を順次動作させて、各電圧フォロワ回路を順次、出力線に接続させることにより、シリアルな映像信号を得ることができる。この動作により、最大値検出回路と信号出力回路が兼用となるため、チップの小型化が可能となる。
【００２５】
ＡＥセンサ領域１０３のフォトダイオード領域は、撮像レンズのズーム領域（望遠、標準、広角）に応じた最適な測光を行うために１６分割構成となっている。また、逆光検知などを可能とするため、７個（Ｓ１〜Ｓ７）のスポット測光用フォトダイオードも備えている。
【００２６】
図４に本実施形態における光電流対数圧縮出力型のＡＥ回路の回路図を示す。同図において、１０８はＣＭＯＳ差動増幅器、１０９はＰＮ接合フォトダイオード、１１０はＰＮ接合ダイオードである。ＰＮ接合フォトダイオード１０９の両端の電位は基準電位Ｖｃになるため、両端間の電位はゼロバイアス状態となる。従って、空乏層の広がりが抑えられるため、空乏層からの暗電流の発生が抑えられる。また、基準電位Ｖｃは後述するバンドギャップ回路で発生した電位（約１．２Ｖ）に設定する。従って、測光用フォトダイオードのウェル電位を測距用フォトダイオードのウェル電位（ＧＮＤ）よりも高く設定する必要があるが、従来のウェルが同一である構造では不可能となる。この点でも本発明は非常に有効である。
【００２７】
フォトダイオード１０９で発生した光電流がＰＮ接合ダイオード１１０を流れることにより、電流電圧変換される。このとき、ダイオード１１０の電流電圧特性により、次式に従う対数変換出力が行われる。
【００２８】
Ｖｏｕｔ＝Ｖｃ＋（ｋＴ／ｑ）・ｌｎ（Ｉｐ／Ｉｓ）
ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷量、ＩPは光電流、ＩSはダイオードの逆方向飽和電流である。この式により、ダイオードの逆方向飽和電流ＩSがばらつくとＡＥ特性もばらつくことが理解できる。従って、ばらつきを抑えるためにはＩS補正回路が求められる。
【００２９】
次に図５に本実施形態における固体撮像装置の全体ブロック図を理解のために示す。ＡＦセンサ領域１０１と１０２、ＡＥセンサ領域１０３は前述したものである。ＡＦセンサ領域１０１は水平リニアセンサ１Ａ〜７Ａからなり、ＡＦセンサ領域１０２は水平リニアセンサ１Ｂ〜７Ｂからなる。またＡＥセンサ領域１０３はＡＥ回路Ｗ１〜Ｗ４、Ｍ１〜Ｍ４、Ｔ１、Ｓ１〜Ｓ７からなる。
【００３０】
アナログ回路領域１０４は、ＡＥセンサ領域１０３からの信号処理を行うための回路であり、ＩS補正回路と信号増幅回路から成る。またアナログ回路領域１０５は、ＡＦセンサ領域１０１，１０２の蓄積時間を制御するためのオートゲインコントロール（ＡＧＣ）回路、基準電位を発生するためのバンドギャップ回路（基準電位発生回路）、センサ回路に必要なＶＲＥＳやＶＧＲ等の中間電位を発生するための電源回路（中間電位発生回路）、信号を増幅して外部に出力するための信号増幅回路、基板の温度を監視するための温度計回路から成る。
【００３１】
ディジタル回路領域１０６は、センサを駆動するためのタイミング発生回路（ＴＧ）、外部マイコンとの通信を行うためのＩ／Ｏ回路、各信号を選択して外部へ出力するためのマルチプレクサ（ＭＰＸ）から成る。
【００３２】
不図示のダミー配線領域１０７はディジタル回路領域１０６で使用されているインバータ素子群、ＮＡＮＤ素子群、ＯＲ素子群を非活性化状態（ゲートを固定電圧）にして配置したものである。
【００３３】
次に、図２を用いて本実施形態のクロストーク低減効果を説明する。ＡＦセンサ領域１０１，１０２及びＡＥセンサ領域１０３のフォトダイオードのウェル（ＰＷＬ）内で発生した光電荷は電界によりウェル内に閉じ込められるため、他のセンサ領域のフォトダイオードへのクロストークは発生しない。つまり、光入射により発生した電子（図中白丸○で示す）はフローティングのＡＥセンサ領域及びＡＦセンサ領域のＮ+型不純物層２０４に吸収される（図２のＤｆ１１）。また、基板内部で発生した電子正孔対のうち、電子（図中白丸○で示す）は基板またはフォトダイオードに隣接しているＮＷＬを介して電源に吸収され（図２のＤｆ１２）、正孔（図中黒丸●で示す）はＰＷＬを介してＧＮＤに吸収されるため（図２のＤｆ１３）、ＡＦ用フォトダイオード又はＡＥ用フォトダイオードへのクロストークは基本的には発生しない。
【００３４】
迷光（図中矢印で示す）に関しても、遮光層２１２により隣接フォトダイオードへ入射を防ぐことができるため、迷光によるクロストークも基本的には発生しない。但し、遮光層２１２上の乱反射による漏れ込みが発生する場合があるため、遮光層は反射率の低いＴｉＮ／Ｔｉ／ＡＬによる複合膜が好ましい。電気的クロストークも、ＡＥセンサ領域とＡＦセンサ領域の信号配線はアナログ回路の配線により電気的にシールドされているため発生しにくくなる。このようにＡＦセンサ領域とＡＥセンサ領域の間隔を離すことで、迷光によるクロストーク、基板内で発生した光キャリアのクロストーク、配線間の寄生容量によるクロストークの大幅低減が可能となった。また、分離領域は他の回路領域を兼ねるため、チップサイズの縮小も同時に可能となる。
【００３５】
次に本実施形態の第２の特徴である平坦化精度の向上については、フォトダイオード領域以外における配線層が存在しない領域を２００μｍ□以下（配線層の間隔が２００μｍ以下）となるようにダミー配線領域を設けることで、ＣＭＰ平坦化の精度を各段に向上させることが可能となった。その結果、感度不均一性の低減が実現された。また、本実施形態のようにＡＥセンサ領域の光学中心とＡＦセンサ領域の光学中心が一致していることがより好ましい。
【００３６】
本実施形態において、それぞれのＡＥセンサ領域とＡＦセンサ領域はＣＭＯＳ回路のみの構成であるため、各種のＣＭＯＳ回路（アナログ、ディジタル）のオンチップ化との整合性も良く、各種周辺回路オンチップによるインテリジェント化も同時に可能である。
【００３７】
本実施形態によりクロストークと感度不均一性が低減された小型の測光測距用固体撮像装置が実現できた。また、本発明はＣＭＯＳセンサのみならず、例えばＣＣＤ（Charge Coupled Device）、ＢＡＳＩＳ（Base-Stored Image Sensor）、ＳＩＴ（Static Induction Transistor）、ＣＭＤ（Charge Modulation Device）、ＡＭＩ（Amplified MIS Imager）等にも応用可能である。
【００３８】
（実施形態２）
図６に本発明の第２の実施形態を施した固体撮像装置の概略的平面レイアウト図を示す。図７にその断面図を示す。両図において、１００ａはＳｉ半導体基板、２１４ａ，２１４ｂはＮ+拡散領域、２１２ａ，２１２ｂは遮光層である。２１５はＡＦセンサ領域１０１内の１つのＡＦセンサ回路を示す。本実施形態において、ＡＦセンサ領域１０１，１０２とＡＥセンサ領域１０３との間に、基板と同導電型の高不純物領域（Ｎ型素子分離領域）２１４ａ，２１４ｂを設けることで、更なるＡＥセンサ領域とＡＦセンサ領域間のクロストークの低減を可能としている。本実施形態は実施形態１よりもクロストーク低減効果が高くなるが、アナログ回路を別の領域に設ける必要があるため、面積的には不利になる。従って、特にチップ面積低減よりもクロストークの低減が望まれる場合に本実施形態が有効となる。
【００３９】
（実施形態３）
図８に本発明の第３の実施形態を施した固体撮像装置の断面図を示す。同図において、２１５はＮ+型埋込層である。本実施形態において、Ｎ+拡散分離層２１４とＮ+埋込層２１５によりＡＥセンサ領域１０３とＡＦセンサ領域１０１，１０２のウェルを完全分離したことを特徴とする。製造における埋め込み工程が増えるが、究極的にクロストークを減らしたい場合に有効となる。
【００４０】
また、図９に示すように、Ｓｉ基板をＮ型基板でなくＰ型基板２１６としても同様の効果が期待できる。
【００４１】
（実施形態４）
次に、以上の実施形態で説明した測光測距固体撮像装置を用いた撮像装置について説明する。図１０は本発明の測光測距用固体撮像装置をレンズシャッタディジタルコンパクトカメラに用いた場合の一実施形態を示すブロック図である。図１０において、３０１はレンズのプロテクトとメインスイッチを兼ねるバリア、３０２は被写体の光学像を固体撮像素子３０４に結像するレンズ、３０３はレンズ３０２を通った光量を可変するための絞り、３０４はレンズ３０２で結像された被写体を画像信号として取り込むための固体撮像素子である。
【００４２】
また、３０５は以上の実施形態で説明した測光測距用固体撮像装置である。例えば、図１、図７、図８の実施形態のものを用いるものとする。３０６は固体撮像素子３０４や測光測距用固体撮像装置３０５から出力される画像信号、測光信号、測距信号をアナログ−ディジタル変換するＡ／Ｄ変換器、３０８はＡ／Ｄ変換器３０７より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、３０９は固体撮像素子３０４、撮像信号処理回路３０６、Ａ／Ｄ変換器３０７、信号処理部３０８等に各種タイミング信号を出力するタイミング発生部、３１０は各種演算とカメラ全体を制御する全体制御・演算部、３１１は画像データを一時的に記憶するためのメモリ部である。
【００４３】
更に、３１２は記録媒体に記録または読み出しを行うためのインターフェース部、３１３は画像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体、３１４は外部コンピュータ等と通信するためのインターフェース部である。
【００４４】
次に、このようなレンズシャッタディジタルコンパクトカメラの撮影時の動作について説明する。バリア３０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器３０７等の撮像系回路の電源がオンされる。次いで、露光量を制御するために全体制御・演算部３１０は絞り３０３を開放にし、測光測距用固体撮像素子３０５のＡＥセンサから出力された信号がＡ／Ｄ変換器３０７で変換された後、信号処理部３０８に入力され、そのデータを基に露出の演算を全体制御・演算部３１０で行う。
【００４５】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部３１０は絞り３０３を調節する。また、測光測距用固体撮像装置３０５のＡＦセンサから出力された信号をもとに前述のような位相差検出により被写体までの距離の演算を全体制御・演算部３１０で行う。その後、レンズ３０２を駆動して合焦か否かを判断し、合焦していないと判断した時は再びレンズ３０２を駆動して測距を行い、オートフォーカス制御を行う。
【００４６】
次いで、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像素子３０４から出力された画像信号はＡ／Ｄ変換器３０７でＡ−Ｄ変換され、信号処理部３０８を通り全体制御・演算３１０によりメモリ部３１１に書き込まれる。その後、メモリ部３１１に蓄積されたデータは全体制御・演算部３１０の制御により記録媒体制御Ｉ／Ｆ部３１２を通り着脱可能な記録媒体３１３に記録される。また、外部Ｉ／Ｆ部３１４を通り直接コンピュータ等に入力してもよい。
【００４７】
なお、本発明の測光測距用固体撮像装置はディジタルコンパクトカメラだけでなく、銀塩カメラ等にも使用できる。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、高性能な測光性能と測距性能を有する固体撮像装置が１チップで実現可能となるため、例えば本固体撮像装置を用いたレンズシャッタコンパクトカメラにおいて、カメラの小型化、高性能化、低価格化が実現した。また、コンパクトアナログ（銀塩）カメラのみならず、コンパクトディジタルカメラでも同様の効果が期待できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の平面レイアウト図である。
【図２】本発明の第１実施形態の断面図である。
【図３】本発明の第１実施形態におけるＡＦ回路図である。
【図４】本発明の第１実施形態におけるＡＥ回路図である。
【図５】本発明の第１実施形態における全体回路ブロック図である。
【図６】本発明の第２実施形態における平面レイアウト回路である。
【図７】本発明の第２実施形態の断面図である。
【図８】本発明の第３実施形態の断面図である。
【図９】本発明の第３実施形態の変形例の断面図である。
【図１０】本発明の測光測距用固体撮像装置を用いた場合の撮像装置である第４実施形態を示すブロック図である。
【図１１】従来例の平面レイアウト図である。
【図１２】従来例の断面図である。
【符号の説明】
１ ｐｎフォトダイオード
２ リセットＭＯＳトランジスタ
３ ＣＭＯＳ差動増幅器
４ クランプ容量
５〜９ ＭＯＳスイッチ
１０ 最小値検出用差動増幅器
１１ 最大値検出用差動増幅器
１２、１３ ＭＯＳスイッチ
１４ ＯＲ回路
１５ 走査回路
１６、１７ 定電流ＭＯＳトランジスタ
１８ 共通出力線
３０ 測光（ＡＥ）セグメントアレイ
３２ ＡＥセンターセグメント
３４Ａ〜３４Ｄ ＡＥインナーセグメント
３６Ａ〜３６Ｄ ＡＥアウターセグメント
４０、４２ 測距（ＡＦ）センサアレイ
５１、１００、２０１ Ｎ型Ｓｉ基板
５２、２０２ Ｎ型エピタキシャル層
５３、２０３ ＰＷＬ
２０４ ＮＷＬ
５４、２０５ Ｎ+不純物層
５５、２０６ 薄い酸化膜
５６、２０７ 選択酸化膜
２０８ ＰＯＬ配線
５７、２１０ ＡＬ配線
５８、２０９、２１１ 層間絶縁膜
２１２ 遮光層
２１３ 保護膜
１００、１００ａ 、２０１ Ｓｉ基板
１０１、１０２ ＡＦセンサブロック
１０３ ＡＥセンサのフォトダイオード領域
１０４ ＡＥセンサ用信号処理回路
１０５ アナログ回路ブロック
１０６ ディジタル回路ブロック
１０７ ダミー配線ブロック
１０８ ＣＭＯＳオペアンプ
１０９ ｐｎ接合フォトダイオード
１１０ ｐｎ接合ダイオード
２１４ 拡散分離層
２１５ 埋め込み層
２１６ Ｐ型Ｓｉ基板
【発明の属する技術分野】
本発明は固体撮像装置およびカメラに係わり、測光機能を有したオートフォーカス用固体撮像装置、特にコンパクトカメラに用いられる外測方式の位相差検出型オートフォーカスセンサに好適に用いられるものである。
【０００２】
【従来の技術】
従来、レンズシャッタコンパクトカメラ用の測光（ＡＥ）機能を搭載した測距（ＡＦ）センサとして、特許文献１等に示されている固体撮像装置がある。この固体撮像装置の概略的平面レイアウト図を図１１に示す。同図において、３０は測光センサアレイで、測光用センターセグメント３２、測光用インナーセグメント３４Ａ〜３４Ｄ、測光用アウターセグメント３６Ａ〜３６Ｄから構成される。また、４０と４２は測距用センサアレイ（リニアセンサ）、４４ｌ−ｎは測距用センサアレイ４０の画素、４６ｌ−ｎは画素測距用センサアレイ４２の画素である。５０は測光センサアレイ３０と測距用センサアレイ４０，４２が形成されるＳｉ半導体基板、ＨとＷは測光領域のサイズ（高さと幅）、Ｄは基線長である。
【０００３】
本センサは位相差検出による測距を行うため、測距用センサアレイ４０と４２のリニアセンサを２つ設けている。画素ピッチをＰ、測距用の結像レンズの焦点距離をｆとすると、測距精度を示すＡＦ敏感度は、
ＡＦ敏感度＝Ｄ×ｆ／Ｐ
と表すことができる。現在、このＡＦ敏感度が５０００程度の固体撮像装置が実現されている。画素ピッチが１０μｍ程度でレンズ焦点距離が数ｍｍであれば、基線長Ｄは５ｍｍ〜８ｍｍとなる。そのため、リニアセンサ４０とリニアセンサ４２の間に無効領域が存在することになるが、ＡＥセンサ３０を設けることにより半導体基板を有効に使うことが可能となっている。またＡＥセンサ３０とＡＦセンサ４０，４２をワンチップすることにより、カメラの小型化と低価格化の実現にも寄与している。
【０００４】
図１１のＢ−Ｂ’の領域の断面図を図１２に示す。但し、説明のために、ＡＦセンサ領域とＡＥセンサ領域のフォトダイオード数を減らして図示している。図１２において、５１はＮ型Ｓｉ基板、５２はＮ型エピタキシャル層、５３はＰ型ウェル（ＰＷＬ）、５４はＮ+型不純物層、５５は薄い酸化膜、５６は素子分離領域である厚い酸化膜（選択酸化膜）、５７はＡＬ（アルミニウム）配線、５８は層間絶縁膜である。ＰＷＬ５３とＮ+型不純物層５４でＰＮ接合フォトダイオードを形成する。ＡＥセンサ領域及びＡＦセンサ領域のフォトダイオードに光が入射すると、半導体中で光電変換が行われ、電子正孔対が生成する。このうち正孔（図中黒丸●で示す）はＰＷＬ５３を介してＧＮＤに排出され、電子（図中白丸○で示す）はフローティングのＡＥセンサ領域及びＡＦセンサ領域のＮ+型不純物層５４に吸収される。ＡＥセンサ領域及びＡＦセンサ領域のＮ+型不純物層５４に集められた電子によりＡＥ信号とＡＦ信号が生成される。
【０００５】
【特許文献１】
米国特許第５，３０２，９９７号
【０００６】
【発明が解決しようとする課題】
しかしながら上記従来例では、ＡＥセンサ領域とＡＦセンサ領域が隣接しているため、ＡＥセンサ領域の測光用フォトダイオードとＡＦセンサ領域の測距用フォトダイオードの間で、電気的クロストークや光学的クロストークが大きくなる課題があった。
【０００７】
図１２を用いて従来例における課題を説明する。ＡＥセンサ領域の測光用フォトダイオード下で発生した電子（図中白丸○で示す）の一部は、隣接するＡＦセンサ領域の測距用フォトダイオードへ拡散（Ｄｆ１）により漏れ込む。一方、ＡＦセンサ領域の測距用フォトダイオードアレイ下で発生した電子（図中白丸○で示す）の一部は、隣接するＡＥセンサ領域の測光用フォトダイオードへ拡散（Ｄｆ２）により漏れ込む。また、フォトダイオード上部における迷光（図中矢印で示す）によってもクロストークが発生する。これらの光起因のクロストーク以外にも、配線間の寄生容量（Ｃｐ）による電気的なクロストークも発生する。
【０００８】
また、化学機械研磨（ＣＭＰ）平坦化工程を伴うＣＭＯＳ製造プロセスで固体撮像装置を製造する場合、レイアウトに配線密度の粗密が大きくなると、平坦化精度が落ちる課題があった。配線密度が揃っている場合は平坦化が均一になるが、配線密度に粗密がある場合は平坦化が不均一になってしまう。これは層間膜下の配線の有無によって研磨速度が異なることに起因する。特に数１００μｍに渡って配線層がない領域が存在すると不均一性が増大する。一般に、測光測距用固体撮像装置ではＡＥセンサとＡＦセンサの位置が光学系で決められてしまうため、チップの位置による配線密度の粗密が大きくなり、平坦化精度が悪くなる傾向があった。
【０００９】
本発明の目的は、光学的クロストークと電気的クロストークを低減した測光測距用固体撮像装置を実現することにある。
【００１０】
また本発明の他の目的は、微細化された測光測距固体撮像装置の製造おける平坦化プロセスの精度を向上させることにある。
【００１１】
【課題を解決するための手段】
上記目的を達成する、本発明の固体撮像装置は、第１導電型の第１半導体領域と、該第１半導体領域内に形成された、前記第１導電型と反対導電型である第２導電型の第２半導体領域と、前記第１半導体領域内に形成され、該第２半導体領域と電気的に分離された第２導電型の第３半導体領域と、前記第２半導体領域内に形成された第１導電型の第４半導体領域と、前記第３半導体領域内に形成された第１導電型の第５半導体領域とを有し、前記第２半導体領域と前記第４半導体領域とでＡＦセンサ用の光電変換素子を形成し、前記第３半導体領域と前記第５半導体領域とでＡＥセンサ用の光電変換素子を形成し、前記第２半導体領域と前記第３半導体領域との間に、前記ＡＦセンサ用の光電変換素子又は／及びＡＥセンサ用の光電変換素子を動作させるための周辺回路を設けたことを特徴とする固体撮像装置である。
また、他の本発明の固体撮像装置は、ＡＦセンサ用の光電変換素子と、ＡＥセンサ用の光電変換素子とが同一半導体基板上に形成された固体撮像装置であって、前記ＡＦセンサ用の光電変換素子を構成するための第１導電型の第１のウエルと、前記ＡＥセンサ用の光電変換素子を構成するための第１導電型の第２のウエルとの間に、前記ＡＦセンサ用の光電変換素子及び前記ＡＥセンサ用の光電変換素子の少なくとも一方を動作させる回路部を構成するための第２導電型の第３のウエルが配されていることを特徴とする固体撮像装置である。
【００１２】
本発明において、測光用光電変換素子（ＡＥセンサ）を形成するウェル等の第３半導体領域と、測距用光電変換素子（ＡＦセンサ）を形成するウェル等の第２半導体領域との分離を行うことで、測光用光電変換素子（ＡＥセンサ）と測距用光電変換素子（ＡＦセンサ）との間の電荷の拡散によるクロストークが低減されるため、測光精度と測距精度の向上が可能となる。また、その分離領域上に遮光層を設けることで迷光の入射を抑制することができ、さらに迷光によるクロストークが低減されるため、測光精度と測距精度の向上が可能となる。また、分離領域に各種周辺回路を設けることで、チップサイズの縮小が可能となる。
【００１３】
また本発明において、配線層密度が低い領域にダミー配線を設けることで、ＣＭＰ平坦化工程における層間絶縁膜の膜厚バラツキを低減することができる。そして、膜厚が均一になるため、ＡＦセンサの感度不均一性が低減され、低輝度測距能力と測距精度の向上が可能となる。
【００１４】
更に測光用光電変換素子（ＡＥセンサ）と測距用光電変換素子（ＡＦセンサ）の光学中心を一致させることにより層間膜平坦化の均一性を更に良くすることが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００１６】
（実施形態１）
図１は本発明の第１実施形態の固体撮像装置の概略的平面レイアウト図である。また、図２は図１のＡ−Ａ’における断面構造図を示したものである。但し、説明のために、ＡＦセンサとＡＥセンサのフォトダイオード数を減らして図示している。本実施形態はＮ型Ｓｉ基板を用いたＰＷＬとＮＷＬのツインウェル構成のＣＭＯＳプロセスで製造した例である。
【００１７】
図１及び図２において、１００はＳｉ半導体基板（図２のＮ型Ｓｉ基板２０１に対応する）、１０１と１０２はＡＦセンサ領域、１０３はＡＥセンサ領域、１０４と１０５はアナログ回路領域、１０６はディジタル回路領域、１０７はダミー配線領域である。また図２において、２０１はＮ型Ｓｉ基板、２０２は第１半導体領域となるＮ型エピタキシャル（Ｎ型Ｅｐｉ）層、２０３はＰＷＬ（Ｐ型ウェル領域）、２０４はＮ型Ｅｐｉ層２０２と同電位のＮＷＬ（Ｎ型ウェル領域）、２０５はＮ+型不純物層であり、ＰＷＬ２０３とＮ+型不純物層２０５で、ＡＥセンサ領域１０３とＡＦセンサ領域１０１，１０２においてＰＮ接合フォトダイオードを形成する。また、２０６はゲート酸化膜、２０７は素子分離領域である厚い酸化膜（選択酸化膜）、２０８はＭＯＳトランジスタのゲートを兼ねるＰＯＬ（ポリシリコン）配線、２０９は層間絶縁膜、２１０はＡＬ配線、２１１は層間絶縁膜、２１２は遮光層であるＡＬ（アルミニウム）膜、２１３は表面保護膜であるＳｉＯＮ膜である。遮光層２１２はシールドするために電位が固定されていることが好ましい。なお、ＰＷＬとＮＷＬは直接Ｎ型Ｓｉ基板に設けることもでき、この場合は第１半導体領域はＮ型Ｓｉ基板となる。
【００１８】
本実施形態においては、ＡＦセンサ用フォトダイオードが形成されるＡＦセンサ領域のウェル領域とＡＥセンサ用フォトダイオードが形成されるＡＥセンサ領域のウェル領域とが電気的に分離されていることが特徴であり、図１及び図２に示したように、ＡＦセンサ用フォトダイオードが形成されるＡＦセンサ領域１０１，１０２とＡＥセンサ用フォトダイオードが形成されるＡＥセンサ領域１０３との間にアナログ回路領域１０４，１０５を配置することで電気的な分離を行っている。
【００１９】
また、アナログ回路領域１０４，１０５は、ＡＦセンサ領域１０１，１０２及びＡＥセンサ領域１０３のウェル領域（ＰＷＬ）とは導電型の異なるウェル領域（ＮＷＬ）を有しており、ＰＮ接合によりＡＦセンサ領域１０１，１０２とＡＥセンサ領域１０３との電気的分離がなされる。
【００２０】
次に各領域について詳細に説明する。
【００２１】
ＡＦセンサ領域１０１、１０２は、図３に示したＣＭＯＳリニア型ＡＦセンサ回路（ＡＦセンサユニット）を７つ配列したものである。これは、本実施形態において７点測距をおこなうためである。ここに示したＣＭＯＳリニア型ＡＦセンサは、本出願人により特開２０００−１８０７０６号で提案した回路である。同図において、１は光電変換を行うｐｎ接合フォトダイオード、２は制御信号φＲＥＳによりフォトダイオード１の電位をＶＲＥＳにリセットするリセット用ＭＯＳトランジスタ、３は非反転入力端子（＋）にフォトダイオード１が接続され、反転入力端子（−）にその出力端子が接続される差動増幅器であり、フォトダイオード１、リセット用ＭＯＳトランジスタ２、差動増幅器３によって増幅型光電変換素子を構成する。４はクランプ容量、５はクランプ容量４にクランプ電位を入力するためのＭＯＳスイッチであり、クランプ容量４とＭＯＳスイッチ５でクランプ回路を構成している。６〜９はスイッチ用ＭＯＳトランジスタ、１０は最小値検出用差動増幅器、１１は最大値検出用差動増幅器であり、それぞれの差動増幅器は電圧フォロワ回路を構成している。１２は最小値出力用ＭＯＳスイッチ、１３は最大値出力用ＭＯＳスイッチ、１４はＯＲ回路、１５は走査回路、１６，１７は定電流用ＭＯＳトランジスタである。最小値検出回路用には最終段がＮＭＯＳのソースフォロワ回路、最大値検出回路用には最終段がＰＭＯＳのソースフォロワ回路となっている。１８は画素からの信号が出力される共通出力線である。
【００２２】
本回路構成において、最大値検出回路と最小値検出回路の前段にフィードバック型のノイズクランプ回路を設けることにより、フォトダイオード１で発生するリセットノイズと、センサアンプ、最大値検出回路、最小値検出回路で発生するＦＰＮの除去が可能となっている。すなわち、フォトダイオード１がＶＲＥＳにリセットされると、次に制御信号φＮ１及びφＮ２によりＭＯＳトランジスタ７、８がオンし、ＭＯＳトランジスタ７，最小値検出用差動増幅器１０，ＭＯＳトランジスタ８を介して差動増幅器３のノイズ出力がクランプ容量４の入力側に入力される。この時クランプ容量４の出力側はＭＯＳスイッチ５をオンしてクランプ電位に固定しておく。その後、ＭＯＳトランジスタ７、８をオフし、ＭＯＳスイッチ５をオフしてクランプ容量４の出力側をフローティング状態とする。こうしてクランプ容量４には画素のノイズ成分と最小値検出用差動増幅器１０のオフセット成分が保持される。制御信号φＳ１及びφＳ２によりＭＯＳトランジスタ６、９をオンすると最小値検出用差動増幅器１０には画素のノイズ成分と最小値検出用差動増幅器１０のオフセット成分等のＦＰＮの除去されたセンサ信号が入力される。最大値検出回路においても同様な動作により、ＦＰＮの除去されたセンサ信号が最大値検出用差動増幅器１１に入力される。
【００２３】
最終出力段がソースフォロワ形式である電圧フォロワ回路を画素毎に構成し、最小値出力時には各電圧フォロワの出力段の定電流源をオフ（定電流用ＭＯＳトランジスタ１６をオフ）にし、制御信号φＢＴＭにより最小値出力用ＭＯＳスイッチ１２を同時にオンし、定電流源に接続された出力線に共通接続することにより、映像信号の最小値を得ることができる。
【００２４】
一方、最大値出力時には各電圧フォロワの出力段の定電流源をオフ（定電流用ＭＯＳトランジスタ１７をオフ）にし、制御信号φＰＥＡＫにより最大値出力用ＭＯＳスイッチ１３を同時にオンし、定電流源に接続された出力線１８に共通接続することにより、映像信号の最大値を得ることができる。また、映像信号出力時には、各電圧フォロワの出力段の定電流源をオン（定電流用ＭＯＳトランジスタ１７をオン）にして、走査回路１５により最大値出力用ＭＯＳスイッチ１３を順次動作させて、各電圧フォロワ回路を順次、出力線に接続させることにより、シリアルな映像信号を得ることができる。この動作により、最大値検出回路と信号出力回路が兼用となるため、チップの小型化が可能となる。
【００２５】
ＡＥセンサ領域１０３のフォトダイオード領域は、撮像レンズのズーム領域（望遠、標準、広角）に応じた最適な測光を行うために１６分割構成となっている。また、逆光検知などを可能とするため、７個（Ｓ１〜Ｓ７）のスポット測光用フォトダイオードも備えている。
【００２６】
図４に本実施形態における光電流対数圧縮出力型のＡＥ回路の回路図を示す。同図において、１０８はＣＭＯＳ差動増幅器、１０９はＰＮ接合フォトダイオード、１１０はＰＮ接合ダイオードである。ＰＮ接合フォトダイオード１０９の両端の電位は基準電位Ｖｃになるため、両端間の電位はゼロバイアス状態となる。従って、空乏層の広がりが抑えられるため、空乏層からの暗電流の発生が抑えられる。また、基準電位Ｖｃは後述するバンドギャップ回路で発生した電位（約１．２Ｖ）に設定する。従って、測光用フォトダイオードのウェル電位を測距用フォトダイオードのウェル電位（ＧＮＤ）よりも高く設定する必要があるが、従来のウェルが同一である構造では不可能となる。この点でも本発明は非常に有効である。
【００２７】
フォトダイオード１０９で発生した光電流がＰＮ接合ダイオード１１０を流れることにより、電流電圧変換される。このとき、ダイオード１１０の電流電圧特性により、次式に従う対数変換出力が行われる。
【００２８】
Ｖｏｕｔ＝Ｖｃ＋（ｋＴ／ｑ）・ｌｎ（Ｉｐ／Ｉｓ）
ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷量、ＩPは光電流、ＩSはダイオードの逆方向飽和電流である。この式により、ダイオードの逆方向飽和電流ＩSがばらつくとＡＥ特性もばらつくことが理解できる。従って、ばらつきを抑えるためにはＩS補正回路が求められる。
【００２９】
次に図５に本実施形態における固体撮像装置の全体ブロック図を理解のために示す。ＡＦセンサ領域１０１と１０２、ＡＥセンサ領域１０３は前述したものである。ＡＦセンサ領域１０１は水平リニアセンサ１Ａ〜７Ａからなり、ＡＦセンサ領域１０２は水平リニアセンサ１Ｂ〜７Ｂからなる。またＡＥセンサ領域１０３はＡＥ回路Ｗ１〜Ｗ４、Ｍ１〜Ｍ４、Ｔ１、Ｓ１〜Ｓ７からなる。
【００３０】
アナログ回路領域１０４は、ＡＥセンサ領域１０３からの信号処理を行うための回路であり、ＩS補正回路と信号増幅回路から成る。またアナログ回路領域１０５は、ＡＦセンサ領域１０１，１０２の蓄積時間を制御するためのオートゲインコントロール（ＡＧＣ）回路、基準電位を発生するためのバンドギャップ回路（基準電位発生回路）、センサ回路に必要なＶＲＥＳやＶＧＲ等の中間電位を発生するための電源回路（中間電位発生回路）、信号を増幅して外部に出力するための信号増幅回路、基板の温度を監視するための温度計回路から成る。
【００３１】
ディジタル回路領域１０６は、センサを駆動するためのタイミング発生回路（ＴＧ）、外部マイコンとの通信を行うためのＩ／Ｏ回路、各信号を選択して外部へ出力するためのマルチプレクサ（ＭＰＸ）から成る。
【００３２】
不図示のダミー配線領域１０７はディジタル回路領域１０６で使用されているインバータ素子群、ＮＡＮＤ素子群、ＯＲ素子群を非活性化状態（ゲートを固定電圧）にして配置したものである。
【００３３】
次に、図２を用いて本実施形態のクロストーク低減効果を説明する。ＡＦセンサ領域１０１，１０２及びＡＥセンサ領域１０３のフォトダイオードのウェル（ＰＷＬ）内で発生した光電荷は電界によりウェル内に閉じ込められるため、他のセンサ領域のフォトダイオードへのクロストークは発生しない。つまり、光入射により発生した電子（図中白丸○で示す）はフローティングのＡＥセンサ領域及びＡＦセンサ領域のＮ+型不純物層２０４に吸収される（図２のＤｆ１１）。また、基板内部で発生した電子正孔対のうち、電子（図中白丸○で示す）は基板またはフォトダイオードに隣接しているＮＷＬを介して電源に吸収され（図２のＤｆ１２）、正孔（図中黒丸●で示す）はＰＷＬを介してＧＮＤに吸収されるため（図２のＤｆ１３）、ＡＦ用フォトダイオード又はＡＥ用フォトダイオードへのクロストークは基本的には発生しない。
【００３４】
迷光（図中矢印で示す）に関しても、遮光層２１２により隣接フォトダイオードへ入射を防ぐことができるため、迷光によるクロストークも基本的には発生しない。但し、遮光層２１２上の乱反射による漏れ込みが発生する場合があるため、遮光層は反射率の低いＴｉＮ／Ｔｉ／ＡＬによる複合膜が好ましい。電気的クロストークも、ＡＥセンサ領域とＡＦセンサ領域の信号配線はアナログ回路の配線により電気的にシールドされているため発生しにくくなる。このようにＡＦセンサ領域とＡＥセンサ領域の間隔を離すことで、迷光によるクロストーク、基板内で発生した光キャリアのクロストーク、配線間の寄生容量によるクロストークの大幅低減が可能となった。また、分離領域は他の回路領域を兼ねるため、チップサイズの縮小も同時に可能となる。
【００３５】
次に本実施形態の第２の特徴である平坦化精度の向上については、フォトダイオード領域以外における配線層が存在しない領域を２００μｍ□以下（配線層の間隔が２００μｍ以下）となるようにダミー配線領域を設けることで、ＣＭＰ平坦化の精度を各段に向上させることが可能となった。その結果、感度不均一性の低減が実現された。また、本実施形態のようにＡＥセンサ領域の光学中心とＡＦセンサ領域の光学中心が一致していることがより好ましい。
【００３６】
本実施形態において、それぞれのＡＥセンサ領域とＡＦセンサ領域はＣＭＯＳ回路のみの構成であるため、各種のＣＭＯＳ回路（アナログ、ディジタル）のオンチップ化との整合性も良く、各種周辺回路オンチップによるインテリジェント化も同時に可能である。
【００３７】
本実施形態によりクロストークと感度不均一性が低減された小型の測光測距用固体撮像装置が実現できた。また、本発明はＣＭＯＳセンサのみならず、例えばＣＣＤ（Charge Coupled Device）、ＢＡＳＩＳ（Base-Stored Image Sensor）、ＳＩＴ（Static Induction Transistor）、ＣＭＤ（Charge Modulation Device）、ＡＭＩ（Amplified MIS Imager）等にも応用可能である。
【００３８】
（実施形態２）
図６に本発明の第２の実施形態を施した固体撮像装置の概略的平面レイアウト図を示す。図７にその断面図を示す。両図において、１００ａはＳｉ半導体基板、２１４ａ，２１４ｂはＮ+拡散領域、２１２ａ，２１２ｂは遮光層である。２１５はＡＦセンサ領域１０１内の１つのＡＦセンサ回路を示す。本実施形態において、ＡＦセンサ領域１０１，１０２とＡＥセンサ領域１０３との間に、基板と同導電型の高不純物領域（Ｎ型素子分離領域）２１４ａ，２１４ｂを設けることで、更なるＡＥセンサ領域とＡＦセンサ領域間のクロストークの低減を可能としている。本実施形態は実施形態１よりもクロストーク低減効果が高くなるが、アナログ回路を別の領域に設ける必要があるため、面積的には不利になる。従って、特にチップ面積低減よりもクロストークの低減が望まれる場合に本実施形態が有効となる。
【００３９】
（実施形態３）
図８に本発明の第３の実施形態を施した固体撮像装置の断面図を示す。同図において、２１５はＮ+型埋込層である。本実施形態において、Ｎ+拡散分離層２１４とＮ+埋込層２１５によりＡＥセンサ領域１０３とＡＦセンサ領域１０１，１０２のウェルを完全分離したことを特徴とする。製造における埋め込み工程が増えるが、究極的にクロストークを減らしたい場合に有効となる。
【００４０】
また、図９に示すように、Ｓｉ基板をＮ型基板でなくＰ型基板２１６としても同様の効果が期待できる。
【００４１】
（実施形態４）
次に、以上の実施形態で説明した測光測距固体撮像装置を用いた撮像装置について説明する。図１０は本発明の測光測距用固体撮像装置をレンズシャッタディジタルコンパクトカメラに用いた場合の一実施形態を示すブロック図である。図１０において、３０１はレンズのプロテクトとメインスイッチを兼ねるバリア、３０２は被写体の光学像を固体撮像素子３０４に結像するレンズ、３０３はレンズ３０２を通った光量を可変するための絞り、３０４はレンズ３０２で結像された被写体を画像信号として取り込むための固体撮像素子である。
【００４２】
また、３０５は以上の実施形態で説明した測光測距用固体撮像装置である。例えば、図１、図７、図８の実施形態のものを用いるものとする。３０６は固体撮像素子３０４や測光測距用固体撮像装置３０５から出力される画像信号、測光信号、測距信号をアナログ−ディジタル変換するＡ／Ｄ変換器、３０８はＡ／Ｄ変換器３０７より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、３０９は固体撮像素子３０４、撮像信号処理回路３０６、Ａ／Ｄ変換器３０７、信号処理部３０８等に各種タイミング信号を出力するタイミング発生部、３１０は各種演算とカメラ全体を制御する全体制御・演算部、３１１は画像データを一時的に記憶するためのメモリ部である。
【００４３】
更に、３１２は記録媒体に記録または読み出しを行うためのインターフェース部、３１３は画像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体、３１４は外部コンピュータ等と通信するためのインターフェース部である。
【００４４】
次に、このようなレンズシャッタディジタルコンパクトカメラの撮影時の動作について説明する。バリア３０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器３０７等の撮像系回路の電源がオンされる。次いで、露光量を制御するために全体制御・演算部３１０は絞り３０３を開放にし、測光測距用固体撮像素子３０５のＡＥセンサから出力された信号がＡ／Ｄ変換器３０７で変換された後、信号処理部３０８に入力され、そのデータを基に露出の演算を全体制御・演算部３１０で行う。
【００４５】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部３１０は絞り３０３を調節する。また、測光測距用固体撮像装置３０５のＡＦセンサから出力された信号をもとに前述のような位相差検出により被写体までの距離の演算を全体制御・演算部３１０で行う。その後、レンズ３０２を駆動して合焦か否かを判断し、合焦していないと判断した時は再びレンズ３０２を駆動して測距を行い、オートフォーカス制御を行う。
【００４６】
次いで、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像素子３０４から出力された画像信号はＡ／Ｄ変換器３０７でＡ−Ｄ変換され、信号処理部３０８を通り全体制御・演算３１０によりメモリ部３１１に書き込まれる。その後、メモリ部３１１に蓄積されたデータは全体制御・演算部３１０の制御により記録媒体制御Ｉ／Ｆ部３１２を通り着脱可能な記録媒体３１３に記録される。また、外部Ｉ／Ｆ部３１４を通り直接コンピュータ等に入力してもよい。
【００４７】
なお、本発明の測光測距用固体撮像装置はディジタルコンパクトカメラだけでなく、銀塩カメラ等にも使用できる。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、高性能な測光性能と測距性能を有する固体撮像装置が１チップで実現可能となるため、例えば本固体撮像装置を用いたレンズシャッタコンパクトカメラにおいて、カメラの小型化、高性能化、低価格化が実現した。また、コンパクトアナログ（銀塩）カメラのみならず、コンパクトディジタルカメラでも同様の効果が期待できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の平面レイアウト図である。
【図２】本発明の第１実施形態の断面図である。
【図３】本発明の第１実施形態におけるＡＦ回路図である。
【図４】本発明の第１実施形態におけるＡＥ回路図である。
【図５】本発明の第１実施形態における全体回路ブロック図である。
【図６】本発明の第２実施形態における平面レイアウト回路である。
【図７】本発明の第２実施形態の断面図である。
【図８】本発明の第３実施形態の断面図である。
【図９】本発明の第３実施形態の変形例の断面図である。
【図１０】本発明の測光測距用固体撮像装置を用いた場合の撮像装置である第４実施形態を示すブロック図である。
【図１１】従来例の平面レイアウト図である。
【図１２】従来例の断面図である。
【符号の説明】
１ ｐｎフォトダイオード
２ リセットＭＯＳトランジスタ
３ ＣＭＯＳ差動増幅器
４ クランプ容量
５〜９ ＭＯＳスイッチ
１０ 最小値検出用差動増幅器
１１ 最大値検出用差動増幅器
１２、１３ ＭＯＳスイッチ
１４ ＯＲ回路
１５ 走査回路
１６、１７ 定電流ＭＯＳトランジスタ
１８ 共通出力線
３０ 測光（ＡＥ）セグメントアレイ
３２ ＡＥセンターセグメント
３４Ａ〜３４Ｄ ＡＥインナーセグメント
３６Ａ〜３６Ｄ ＡＥアウターセグメント
４０、４２ 測距（ＡＦ）センサアレイ
５１、１００、２０１ Ｎ型Ｓｉ基板
５２、２０２ Ｎ型エピタキシャル層
５３、２０３ ＰＷＬ
２０４ ＮＷＬ
５４、２０５ Ｎ+不純物層
５５、２０６ 薄い酸化膜
５６、２０７ 選択酸化膜
２０８ ＰＯＬ配線
５７、２１０ ＡＬ配線
５８、２０９、２１１ 層間絶縁膜
２１２ 遮光層
２１３ 保護膜
１００、１００ａ 、２０１ Ｓｉ基板
１０１、１０２ ＡＦセンサブロック
１０３ ＡＥセンサのフォトダイオード領域
１０４ ＡＥセンサ用信号処理回路
１０５ アナログ回路ブロック
１０６ ディジタル回路ブロック
１０７ ダミー配線ブロック
１０８ ＣＭＯＳオペアンプ
１０９ ｐｎ接合フォトダイオード
１１０ ｐｎ接合ダイオード
２１４ 拡散分離層
２１５ 埋め込み層
２１６ Ｐ型Ｓｉ基板
Claims (15)
- 第１導電型の第１半導体領域と、該第１半導体領域内に形成された、前記第１導電型と反対導電型である第２導電型の第２半導体領域と、前記第１半導体領域内に形成され、該第２半導体領域と電気的に分離された第２導電型の第３半導体領域と、前記第２半導体領域内に形成された第１導電型の第４半導体領域と、前記第３半導体領域内に形成された第１導電型の第５半導体領域とを有し、
前記第２半導体領域と前記第４半導体領域とでＡＦセンサ用の光電変換素子を形成し、前記第３半導体領域と前記第５半導体領域とでＡＥセンサ用の光電変換素子を形成し、前記第２半導体領域と前記第３半導体領域との間に、前記ＡＦセンサ用の光電変換素子又は／及びＡＥセンサ用の光電変換素子を動作させるための周辺回路を設けたことを特徴とする固体撮像装置。 - 請求項１に記載の固体撮像装置において、前記第２半導体領域と前記第３半導体領域との間に、前記第１半導体領域と同電位の第１導電型の第６半導体領域が形成されていることを特徴とする固体撮像装置。
- 請求項２に記載の固体撮像装置において、前記第２半導体領域と前記第３半導体領域との間の上層に遮光層が設けられていることを特徴とする固体撮像装置。
- 請求項１に記載の固体撮像装置において、前記第２半導体領域と前記第３半導体領域との間に、前記第１半導体領域と同電位の第１導電型の第６半導体領域と前記第１半導体領域と反対導電型の第２導電型の第７半導体領域が形成されていることを特徴とする固体撮像装置。
- 請求項４に記載の固体撮像装置において、前記第２半導体領域と前記第３半導体領域との間の上層に遮光層が設けられていることを特徴とする固体撮像装置。
- 請求項４に記載の固体撮像装置において、前記第６半導体領域及び前記第７半導体領域内に、前記ＡＦセンサ用の光電変換素子又は／及びＡＥセンサ用の光電変換素子を動作させるための周辺回路を構成する素子を設けたことを特徴とする固体撮像装置。
- 請求項３又は５に記載の固体撮像装置において、前記遮光層は電位が固定された金属遮光層であることを特徴とする固体撮像装置。
- 請求項１から７のいずれか１項に記載の固体撮像装置において、前記ＡＦセンサ用の光電変換素子及びＡＥセンサ用の光電変換素子が設けられた領域以外の領域について、配線層の間隔が２００μｍ以下となるようにダミー配線領域を設けたことを特徴とする固体撮像装置。
- 請求項１から８のいずれか１項に記載の固体撮像装置において、前記ＡＦセンサ用の光電変換素子及びＡＥセンサ用の光電変換素子がそれぞれ複数設けられ、該複数のＡＦセンサ用の光電変換素子の光学中心と該複数のＡＥセンサ用の光電変換素子の光学中心とが一致していることを特徴とする固体撮像装置。
- 請求項１から９のいずれか１項に記載の固体撮像装置において、前記ＡＦセンサ用の光電変換素子からの出力を位相差検出型オートフォーカス信号とし、前記ＡＥセンサ用の光電変換素子からの出力を光電流対数圧縮しＡＥ信号とすることを特徴とする固体撮像装置。
- 請求項８に記載の固体撮像装置において、ＣＭＰ（化学機械研磨）法による平坦化工程を含んだＣＭＯＳ製造プロセスで作成されることを特徴とする固体撮像装置。
- 請求項１から１１のいずれか１項に記載の固体撮像装置と、被写体像を検出する検出領域と、前記検出領域へ光を結像するレンズと、
前記固体撮像装置からの信号に基づきＡＦ制御及びＡＥ制御を行う信号処理回路と、を有することを特徴とするカメラ。 - ＡＦセンサ用の光電変換素子と、ＡＥセンサ用の光電変換素子とが同一半導体基板上に形成された固体撮像装置であって、
前記ＡＦセンサ用の光電変換素子を構成するための第１導電型の第１のウエルと、前記ＡＥセンサ用の光電変換素子を構成するための第１導電型の第２のウエルとの間に、前記ＡＦセンサ用の光電変換素子及び前記ＡＥセンサ用の光電変換素子の少なくとも一方を動作させる回路部を構成するための第２導電型の第３のウエルが配されていることを特徴とする固体撮像装置。 - 前記ＡＦセンサ用の光電変換素子及び前記ＡＥセンサ用の光電変換素子の少なくとも一方を動作させる回路部は、更に、第１導電型の第４ウエルを含んでおり、前記第１ウエル及び第２ウエルとの少なくとも一方との間に、第２導電型の第５ウエルを有することを特徴とする請求項１３に記載の固体撮像装置。
- 請求項１３または１４に記載の固体撮像装置と、被写体像を検出する検出領域と、前記検出領域へ光を結像するレンズと、
前記固体撮像装置からの信号に基づきＡＦ制御及びＡＥ制御を行う信号処理回路と、を有することを特徴とするカメラ。
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