JP3752960B2 - ELECTRO-OPTICAL PANEL DATA LINE DRIVING METHOD, DATA LINE DRIVE DEVICE, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC DEVICE - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、電気光学パネルのデータ線駆動方法、データ線駆動装置、これを用いた電気光学装置、および電子機器に関する。
【0002】
【従来の技術】
従来の電気光学装置、例えば、アクティブマトリクス方式の液晶表示装置は、主に、マトリクス状に配列した画素電極の各々にスイッチング素子が設けられた素子基板と、カラーフィルタなどが形成された対向基板と、これら両基板との間に充填された液晶とから構成される。このような構成において、走査線を介してスイッチング素子に走査信号を印加すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介して、画素電極に画像信号を印加すると、当該画素電極および対向電極(共通電極)の間の液晶層に所定の電荷が蓄積される。電荷蓄積後、当該スイッチング素子をオフ状態としても、液晶層の抵抗が十分に高ければ、当該液晶層における電荷の蓄積が維持される。このように、各スイッチング素子を駆動して蓄積させる電荷の量を制御すると、画素毎に液晶の配向状態が変化して、所定の情報を表示することが可能となる。
【0003】
この際、各画素の液晶層に電荷を蓄積させるのは一部の期間で良いため、第1に、走査線駆動回路によって、各走査線を順次選択するとともに、第2に、走査線の選択期間において、データ線駆動回路によって、1本または複数本のデータ線を順次選択するサンプリング信号を生成し、第3に、各データ線と画像信号供給線との間に設けられた各スイッチを、サンプリング信号に基づいて制御することによって、画像信号を各データ線に供給する構成により、走査線およびデータ線を複数の画素について共通化した時分割マルチプレックス駆動が可能となる。
【0004】
【発明が解決しようとする課題】
ところで、上述した駆動方法にあっては、サンプリング信号の位相と画像信号の位相とが一致することが前提となる。一般に、データ線駆動回路はシフトレジスタとクロック信号供給線を備えて素子基板上に形成されており、さらに、シフトレジスタは、ラッチ回路を多段接続して構成されており、その一端から供給される転送開始パルスをクロック信号に基づいて順次転送することにより、サンプリング信号を生成している。
【0005】
しかしながら、クロック信号供給線には、各ラッチ回路の入力容量や配線自体の寄生容量が付随しており、さらに配線抵抗がある。したがって、クロック信号供給線は、等価的に梯子型のローパスフィルタを構成している。このため、転送開始パルスを左端のラッチ回路に入力しこれを右方向に順次転送していくとすれば、左端のラッチ回路に供給されるクロック信号に対して右端のラッチ回路に供給されるクロック信号は、ローパスフィルタ特性によって定まる時間だけ遅れることになる。
【0006】
したがって、従来のデータ線駆動回路にあっては、クロック信号の遅延時間に起因して、サンプリング信号と画像信号との間に位相差が発生してしまう。このため、画像信号を所望のタイミングでサンプリングしてデータ線に供給することができず、表示画像の品質が劣化するといった問題があった。上述したように、データ線の走査方向が左から右である場合には、特に、画面の右端において画像信号とサンプリング信号のズレが大きくなるので、画面の右端において画質劣化が目立ち、不自然な画像となるといった問題があった。
【0007】
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、サンプリング信号と画像信号との時間差を低減することが可能なデータ線駆動方法および装置、そのデータ線駆動装置を用いた電気光学装置、ならびに、この電気光学装置を表示手段に適用した電子機器を提供することにある。
【0008】
【課題を解決するための手段】
上記目的を達成するため、本発明のデータ線駆動方法は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して配置されたスイッチング素子と、前記スイッチング素子に接続された画素電極とを有する電気光学パネルに用いられるものであって、開始パルスを入力クロック信号に従って順次転送し、実際にサンプリングに用いる信号の数より2個多い数の各サンプリング信号を生成し、前記入力クロック信号を基準として、最初のサンプリング信号に対応した第1遅延時間と、最後のサンプリング信号に対応した第2遅延時間との平均値を示す平均化信号を生成し、前記平均化信号に基づいて、入力画像情報を遅延して遅延画像情報を生成し、前記各サンプリング信号のうち最初と最後のサンプリング信号を除いたサンプリング信号に基づいて、前記遅延画像情報をサンプリングし、サンプリングされた遅延画像情報に基づいて、各データ線を駆動するデータ線信号を生成するとともに、対応するデータ線に各データ線信号を供給することを特徴とする。
【0009】
この発明によれば、開始パルスを入力クロック信号に従って順次転送して、前記データ線の総数より2個多い数の各サンプリング信号を生成し、入力クロック信号を基準として、最初のサンプリング信号に対応した第1遅延時間と、最後のサンプリング信号に対応した第2遅延時間との平均値を示す平均化信号を生成する。このため、各サンプリング信号のうち時間的に中央のタイミングで発生するサンプリング信号を直接用いることなく、その遅延時間を間接的に検知することができる。これにより、サンプリング信号と入力画像情報とのタイミングのずれに起因して、あるデータ線に隣接するデータ線に供給すべき画像信号が供給されるといった誤動作や、当該データ線に隣接するデータ線に供給すべき画像信号が混入されるといった不都合を解消して、表示画面の品質を大幅に向上させることが可能となる。
【0010】
ここで、前記各サンプリング信号を生成する工程、前記遅延画像情報をサンプリングする工程、および前記データ線信号を生成して各データ線に供給する工程は、前記スイッチング素子が形成された基板と同一基板上で行い、前記平均化信号を生成する工程、および前記遅延画像情報を生成する工程は、前記基板とは別の基板上で行うことが好ましい。この場合には、平均化信号の生成や遅延画像情報の生成が電気光学パネルの外部で行われるので、電気光学パネルの構成をあまり変更することなく、表示画面の品質を向上させることができる。
【0011】
次に、本発明のデータ線駆動装置は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して配置されたスイッチング素子と、前記スイッチング素子に接続された画素電極とを有する電気光学パネルに用いられることを前提とし、開始パルスを入力クロック信号に従って順次転送し、実際にサンプリングに用いる信号の数より2個多い数の各サンプリング信号を生成するシフト手段と、前記入力クロック信号を基準として、最初のサンプリング信号に対応した第1遅延時間と、最後のサンプリング信号に対応した第2遅延時間との平均値を示す平均化信号を生成する平均化信号生成手段と、前記平均化信号に基づいて、入力画像情報を遅延して遅延画像情報を生成する遅延手段と、前記各サンプリング信号のうち最初と最後のサンプリング信号を除いたサンプリング信号に基づいて、前記遅延画像情報をサンプリングするサンプリング手段と、サンプリングされた遅延画像情報に基づいて、各データ線を駆動するデータ線信号を生成するとともに、対応するデータ線に各データ線信号を供給するデータ線信号生成手段とを備えることを特徴とする。
【0012】
この発明によれば、シフト手段は、開始パルスを入力クロック信号に従って順次転送して、前記データ線の総数より2個多い数の各サンプリング信号を生成し、平均化信号生成手段は、入力クロック信号を基準として、最初のサンプリング信号に対応した第1遅延時間と、最後のサンプリング信号に対応した第2遅延時間との平均値を示す平均化信号を生成する。このため、各サンプリング信号のうち時間的に中央のタイミングで発生するサンプリング信号を直接用いることなく、その遅延時間を間接的に検知することができる。サンプリング信号を配線によって引き回すと、そこにノイズが重畳したり信号波形のスルーレートが低下してサンプリングに影響を与える可能性があるが、本発明によれば、表示には使用しない最初と最後のサンプリング信号に基づいて間接的に遅延時間を検出するので、遅延時間の検出に伴う画質劣化が原理的に発生しない。
【0013】
ここで、上記データ線駆動装置は、前記スイッチング素子が形成された基板と同一基板上に、前記シフト手段、前記サンプリング手段、および前記データ線信号生成手段を設ける一方、前記基板とは別の基板上に前記平均化信号生成手段および前記遅延手段を設けることが好ましい。この場合には、遅延時間の検知や遅延画像情報の生成が電気光学パネルの外部で行われるので、電気光学パネルの構成をあまり変更することなく、表示画面の品質を向上させることができる。
【0016】
また、このデータ線駆動装置の発明において、前記平均化信号生成手段は、前記入力クロック信号と前記最初のサンプリング信号とに基づいて、それらの間の位相差を示すパルスを出力する第1論理回路と、前記第1論理回路の出力パルスを積分する第1積分回路と、前記入力クロック信号と前記最後のサンプリング信号とに基づいて、それらの間の位相差を示すパルスを出力する第2論理回路と、前記第2論理回路の出力パルスを積分する第2積分回路と、前記第1積分回路の出力信号と前記第2積分回路の出力信号の平均値を算出して、前記平均化信号として出力する平均化回路とを備えることが好ましい。
【0017】
さらに、前記遅延画像情報が、デジタル信号形式の画像データであるならば、前記データ線信号生成手段は、前記サンプリング手段から供給される画像データをラッチして点順次画像データに変換する第1ラッチ手段と、前記点順次画像データを水平走査期間毎にラッチして線順次画像データに変換する第2ラッチ手段と、前記線順次画像データをD/A変換して前記データ線信号を生成するとともに、対応するデータ線に各データ線信号を供給するD/A変換手段とを有することが望ましい。この発明によれば、線順次画像データに基づいてデータ線信号を生成しているので、画像データの階調値に対応した電圧を各データ線に常時印加することができる。
【0018】
この場合には、前記遅延手段は、前記各サンプリング信号のうち時間的に中央のタイミングで発生するサンプリング信号がアクティブから非アクティブに切り替わるタイミングを、当該サンプリング信号に対応する画像データがアクティブとなる期間の中央で発生させるように、前記平均化信号に基づいて、前記入力画像情報を遅延して前記画像データを生成することが望ましい。サンプリング信号のアクティブ期間が終了するタイミングの画像データが第1ラッチ手段に取り込まれることになるが、この発明によれば、サンプリング信号がアクティブから非アクティブに切り替わるタイミングを、当該サンプリング信号に対応する画像データがアクティブとなる期間の中央で発生させることができるから、時間的なマージンを最大限とることができる。
【0019】
また、前記遅延画像情報が、アナログ信号形式の画像信号であるならば、前記データ線信号生成手段は、前記サンプリング手段から供給される前記画像信号を前記各データ線に供給することが望ましい。
【0020】
この場合、前記遅延手段は、前記各サンプリング信号のうち時間的に中央のタイミングで発生するサンプリング信号のアクティブ期間が、当該サンプリング信号に対応する画像信号のアクティブ期間と一致するように、前記平均化信号に基づいて、前記入力画像情報を遅延して前記画像信号を生成することが望ましい。この発明によれば、各サンプリング信号のうち時間的に中央のタイミングで発生するサンプリング信号のアクティブ期間と対応する画像信号のアクティブ期間とを一致させることができるので、画面の中央部においては、画質劣化が殆どないので、画面全体として見たときの画像品質を向上させることができる。
【0021】
次に、本発明の電気光学装置にあっては、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して配置されたスイッチング素子と、前記スイッチング素子に接続された画素電極とを有する電気光学パネルと、上述したデータ線駆動装置と、前記各走査線を駆動する走査線駆動装置とを備えたことを特徴とする。この発明によれば、サンプリング信号と入力画像情報との時間差によって生じる画質劣化を改善することができる。
次に、本発明の電子機器は、この電気光学装置を表示部として用いたことを特徴とするものであり、例えば、ビデオカメラに用いられるビューファインダ、携帯電話機、ノート型コンピュータ、ビデオプロジェクタ等が該当する。
【0022】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
【0023】
<1.第1実施形態>
<1−1.液晶装置の全体構成>
まず、本発明に係る電気光学装置として、電気光学材料として液晶を用いた液晶装置を一例にとって説明する。液晶装置の主要部は、スイッチング素子として薄膜トランジスタ(Thin Film Transistor:以下、「TFT」と称する)を形成した素子基板と対向基板とが互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付されて、この間隙に液晶が挟持された液晶パネルAAから構成されている。
【0024】
図1は本実施形態に係る液晶装置の全体構成を示すブロック図である。この液晶装置は、液晶パネルAAと外部処理回路とから構成される。液晶パネルAAの素子基板上には、画像表示領域A、走査線駆動回路100、およびデータ線駆動回路200が形成されている。また、液晶装置は、外部処理回路として、タイミング発生回路300および画像処理回路400を備えて構成されている。
【0025】
この液晶装置に供給される入力画像データDinは4ビットパラレルの形式である。なお、この例では、以下の説明を簡略化するため、入力画像データDinは1色に対応するものとして説明するが、本発明はこれに限定する趣旨ではなく、RGBの3原色に対応するものであっても良いことは勿論である。
【0026】
ここで、タイミング発生回路300は、入力画像データDinに同期してYクロック信号YCK、Xクロック信号XCK、Y転送開始パルスDY、X転送開始パルスDX、ラッチパルスLAT等を生成し、これらの信号を走査線駆動回路100およびデータ線駆動回路200に各々供給するように構成されている。また、画像処理回路400は、後述するように可変遅延回路を内蔵しており、入力画像データDinを遅延して、画像データDを生成する。
【0027】
<1−2.画像表示領域>
画像表示領域Aは、図1に示されるように、m本の走査線3aが、X方向に沿って平行に配列して形成される一方、n本のデータ線6aが、Y方向に沿って平行に配列して形成されている。そして、走査線3aとデータ線6aとの交点付近においては、TFT50のゲートが走査線3aに接続される一方、TFT50のソースがデータ線6aに接続されるとともに、TFT50のドレインが画素電極9aに接続されている。そして、各画素は、画素電極9aと、対向基板に形成される対向電極と、これら両電極間に挟持された液晶とによって構成される。この結果、走査線3aとデータ線6aとの各交点に対応して、マトリクス状に配列することとなる。
【0028】
また、TFT50のゲートが接続される各走査線3aには、走査信号Y1、Y2、…、Ymが、パルス的に線順次で印加される構成となっている。このため、ある走査線3aに走査信号が供給されると、当該走査線に接続されるTFT50がオンするので、データ線6aから所定のタイミングで供給されるデータ線信号X1、X2、…、Xnは、対応する画素に順番に書き込まれた後、所定の期間保持されることとなる。
【0029】
ここで、各画素に印加される電圧レベルに応じて液晶分子の配向や秩序が変化するので、光変調による階調表示が可能となる。例えば、液晶を通過する光量は、ノーマリーホワイトモードであれば、印加電圧が高くなるにつれて制限される一方、ノーマリーブラックモードであれば、印加電圧が高くなるにつれて緩和されるので、液晶装置全体では、画像信号に応じたコントラストを持つ光が各画素毎に出射される。このため、所定の表示が可能となっているのである。なお、この例の画像表示領域Aはノーマリーホワイトモードで動作するよう構成されている。
【0030】
また、保持された画像信号がリークするのを防ぐために、蓄積容量51が、画素電極9aと対向電極との間に形成される液晶容量と並列に付加される。例えば、画素電極9aの電圧は、ソース電圧が印加された時間よりも3桁も長い時間だけ蓄積容量51により保持されるので、保持特性が改善される結果、高コントラスト比が実現されることとなる。
【0031】
<1−3.走査線駆動回路>
次に、走査線駆動回路100は、Yシフトレジスタおよびレベルシフタ等を備えている。Yシフトレジスタは、その周期が垂直走査周期となり、垂直走査期間の開始でアクティブとなるY転送開始パルスDYを、水平走査期間毎に反転するYクロックYCKを用いてY方向にシフトする。レベルシフタは、順次シフトされた信号をレベルシフトして、走査信号Y1、Y2、…、Ymを生成している。各走査信号Y1、Y2、…、Ymは走査線3aに対しパルス的に線順次で供給されるようになっている。なお、走査信号Y1、Y2、…、Ymは、1水平走査期間の中の所定期間においてアクティブとなる信号である。
【0032】
<1−4.データ線駆動回路>
次に、データ線駆動回路200について説明する。図2は、データ線駆動回路200のブロック図である。図2に示すようにデータ線駆動回路200は、Xシフトレジスタ210、バッファ230、サンプリング部240、第1ラッチ部250、第2ラッチ部260、およびD/A変換回路270を備えている。
【0033】
Xシフトレジスタ210は、Xクロック信号XCKを供給するXクロック信号供給線211、反転Xクロック信号XCKINVを供給する反転Xクロック信号供給線212、およびn+2個のラッチ回路UL0〜ULn+1を備えている。このXシフトレジスタ210は、Xクロック信号XCKと反転Xクロック信号XCKINVにしたがって、X転送開始パルスDXを順次シフトして各出力信号sr0〜srn+1を生成する。各出力信号sr0〜srn+1は、Xクロック信号XCKの1/2周期の期間毎に順次排他的にアクティブとなる信号である。
【0034】
ここで、各ラッチ回路UL0〜ULn+1に供給されるXクロック信号XCKをXCK0〜XCKn+1で表し、反転Xクロック信号XCKINVをXCKINV0〜XCKINVn+1で表すことにする。Xクロック信号供給線211および反転Xクロック信号供給線212には、各ラッチ回路UL0〜ULn+1の入力容量等の寄生容量や配線自体の抵抗が付随しているため、これらの供給線は、等価的に梯子型のローパスフィルタを構成している。このため、Xクロック信号XCKおよび反転Xクロック信号XCKINVに対して、Xクロック信号XCK0〜XCKn+1および反転Xクロック信号XCKINV0〜XCKINVn+1は、時間的に遅れたものとなる。
【0035】
次に、バッファ230はn+2個のバッファ回路UB0〜UBn+1を備えており、Xシフトレジスタ210の各出力信号sr0、sr1、sr2、…、srn、srn+1をバッファ回路UB0〜UBn+1を介して、サンプリングパルスSR0、SR1、SR2、…、SRn、SRn+1として出力する。
【0036】
次に、サンプリング部240は、n個のスイッチ回路SW1〜SWnから構成されている。各スイッチ回路SW1、SW2、…、SWnは、サンプリングパルスSR1、SR2、…、SRnによってオン・オフが制御される。このサンプリング部240によって、サンプリングパルスSR1、SR2、…、SRnがアクティブ(ハイレベル)のとき、画像データDがサンプリングされて、第1ラッチ部250に供給されることになる。すなわち、実際にサンプリングに用いられるのはn個のサンプリングパルスSR1、SR2、…、SRnである。換言すれば、Xシフトレジスタ210およびバッファ230は、実際にサンプリングに用いる信号の数より2個多い数の各サンプリングパルスSR0〜SRn+1を生成している。これは、後述する画像処理回路400において、サンプリングパルスSR0,SRn+1に基づいて入力画像データDinを遅延して画像データDを生成するからである。
【0037】
なお、本実施形態の画像データDは、上述したように4ビットのパラレル形式であるため、各スイッチ回路SW1、SW2、…、SWnは、4個のスイッチ素子から構成されている。
【0038】
次に、第1ラッチ部250は、n個のラッチ回路(図示せず)から構成され、スイッチ部250を介して供給される画像データDをラッチする。これにより、画像データDは点順次画像データDa1〜Danに変換される。また、第2ラッチ部260は、点順次画像データDa1〜DanをラッチパルスLATを用いてラッチするように構成されている。ここで、ラッチパルスLATは1水平走査期間毎にアクティブとなる信号である。したがって、この第2ラッチ部260によって、点順次画像データDa1〜Danが、線順次画像データDb1〜Dbnに変換される。
【0039】
次に、D/A変換部270は、n個のD/A変換器(図示せず)から構成され、線順次画像データDb1〜Dbnをデジタル信号からアナログ信号に変換し、これらをデータ線信号X1〜Xnとしてn本のデータ線6aに各々出力する。
【0040】
D/A変換器の形式はどのようなものであってもよいが、例えば、デコーダ型、抵抗分割型、容量分割型の他、D/A変換器の内部容量とデータ線6aの寄生容量との間で、線順次画像データDb1〜Dbnの階調値に応じた回数だけ充放電を繰り返すタイプのものを適用することができる。
【0041】
上述したようにXクロック信号供給線211および反転Xクロック信号供給線212は、等価的に梯子型のローパスフィルタを構成しているので、Xクロック信号XCK0〜XCKn+1および反転Xクロック信号XCKINV0〜XCKINVn+1は、Xクロック信号XCKおよび反転Xクロック信号XCKINVに対して、時間的に遅れたものとなっている。このため、画像データDとサンプリングパルスSR1〜SRnとの間には位相差が生じ、その位相差量はサンプリングパルスの番号が進む程大きくなる。
【0042】
ここで、Xクロック信号XCKを基準としたとき、サンプリングパルスSR0の遅れ時間を“T0”、Xクロック信号XCK0の遅延時間を“TCK0”、ラッチ回路UL0の遅延時間を“TULO”、バッファ回路UB0の遅延時間を“TUB0”とし、サンプリングパルスSRn+1の遅れ時間を“Tn+1”、Xクロック信号XCKn+1の遅延時間を“TCKn+1”、ラッチ回路ULn+1の遅延時間を“TULn+1”、バッファ回路UBn+1の遅延時間を“TUbn+1”とすれば、“T0”および“Tn+1”は以下に示す式(1)、(2)で与えられる。
T0=TCK0+TULO+TUB0 ……(1)
Tn+1=TCKn+1+TULn+1+TUBn+1 ……(2)
【0043】
<1−5.画像処理回路>
次に、画像処理回路400の構成について説明する。図3は、第1実施形態の画像処理回路400の構成を示すブロック図である。この図に示すように画像処理回路400は、可変遅延回路470とこれを制御する制御部CTLとから構成されている。
【0044】
可変遅延回路470は、制御部CTLで生成される平均化信号Shに基づいて、入力画像データDinを遅延して画像データDを生成する。
【0045】
制御部CTLは、インバータ409,419、アンド回路410,420、ローパスフィルタ430,440、加算器450、および電圧分割回路460を備えている。アンド回路410はXクロック信号XCKとインバータ409によって反転されたサンプリングパルスSR0との論理積を算出して、信号410Sとして出力する一方、アンド回路420はXクロック信号XCKとインバータ420によって反転されたサンプリングパルスSRn+1との論理積を算出し、信号420Sとして出力する。
【0046】
サンプリングパルスSR0,SRn+1は1水平走査周期の信号であるから、信号410S,420Sの電圧を1水平走査周期で平均化すれば、Xクロック信号XCKとサンプリングパルスSR0,SRn+1との時間差(位相差)を求めることができる。ローパスフィルタ430,440は、ともに同一構成であり、それらのカットオフ周波数は水平走査周波数よりも低くなるように設定されている。したがって、ローパスフィルタ430,440の各出力信号の電圧は、上述した式(1)、(2)に示される遅延時間T0、Tn+1を示している。
【0047】
加算器450は、ローパスフィルタ430,440の各出力信号を加算する。電圧分割回路460は加算器450の出力信号電圧を1/2に分割して平均化信号Shを生成する。この平均化信号Shは、Th=(T0+Tn+1)/2に対応している。Thは、以下に示す式(3)で与えられる。
ここで、n=2jであり、j番目のサンプリングパルスSRjに着目すると、Xクロック信号XCKを基準としたとき、Xクロック信号XCKjの遅延時間TCKjは、TCKj=(T0+Tn+1)/2となる。これは、Xクロック信号供給線211の寄生容量および配線抵抗は、その長さに比例するからである。一方、各ラッチ回路UL0〜ULn+1の遅延時間は若干のバラツキがあるものの概ね等しく、また、各バッファ回路UB0〜UBn+1の遅延時間も同様に若干のバラツキがあるものの概ね等しい。したがって、平均化信号Shに対応する時間Thは、Xクロック信号XCKを基準としたときのサンプリングパルスSRjの遅れ時間Tjと等しい。
【0048】
次に、可変遅延遅延回路470の構成を図4を参照しつつ説明する。図4は可変遅延回路470の構成を示すブロック図である。可変遅延回路470は、ラッチ回路471,472とPLL回路480とから構成されている。
【0049】
ラッチ回路471,472は、4ビットのデータをクロック信号の立ち上がりエッジと立ち下がりエッジの両方でラッチするように構成されている。また、PLL回路480は、Xクロック信号XCKと平均化信号Shに基づいて、Xクロック信号XCKに対して時間Tj(=Th)だけ遅延された遅延Xクロック信号XCK’を生成するように構成されている。
【0050】
このPLL回路480は、位相比較回路481、ローパスフィルタ482、加減算回路483、および電圧制御発振器484を備えている。位相比較回路481は、電圧制御発振器484の出力信号たる遅延Xクロック信号XCK’とXクロック信号XCKとの位相を比較して位相差信号481Sを出力する。位相差信号481はローパスフィルタ482によって高周波成分が除去され、加減算回路483の負入力端子に供給される。ローパスフィルタ482の出力信号Sxは、Xクロック信号XCKを基準としたとき、遅延Xクロック信号XCK’の遅れ時間Txを示している。
【0051】
加減算回路483の第1正入力端子には平均化信号Shが供給され、その第2正入力端子にはオフセット電圧Vaが供給される。ここで、オフセット電圧Vaは、図示せぬ定電圧源より供給され、Xクロック信号XCKの1/4周期に相当する電圧である。以下、Xクロック信号XCKの1/4周期に相当する時間をTcで表すことにする。
【0052】
加減算回路483の出力信号はSh+Va−Sxとなり、これが誤差信号Sgとして電圧制御発振器484に供給される。その出力信号たる遅延Xクロック信号XCK’は、位相比較回路481にフィードバックされているから、誤差信号Sgが「0」となるようにPLL回路480は動作する。ここで、ShはTjに、VaはTcに、SxはTxに各々対応している。したがって、Xクロック信号XCKに対する遅延Xクロック信号XCK’の遅延時間Txは、Xクロック信号XCKに対するサンプリングパルスSjの遅延時間TjおよびXクロック信号XCKの1/4周期時間Tcの合計と等しくなる。
【0053】
これにより、入力画像データDinは、Tj+Tcだけ遅延され画像データDが生成される。
【0054】
<1−6.第1実施形態の動作>
次に、第1実施形態に係る液晶装置の動作を説明する。図5は、データ線駆動回路とその周辺回路の動作を示すタイミングチャートである。Xクロック信号XCKがデータ線駆動回路200に入力されると、Xクロック信号XCKはXクロック信号供給線211を介して、Xシフトレジスタ210の各ラッチ回路UL0〜ULn+1に供給される。
【0055】
Xクロック信号供給線211には寄生容量等が付随しているので、図5に示すように、Xクロック信号XCKに対してXクロック信号XCK0は時間TCK0だけ遅れ、また、Xクロック信号XCKに対してXクロック信号XCKn+1は時間TCKn+1だけ遅れる。
【0056】
さらに、図5に示すように、サンプリングパルスSR0は、Xクロック信号XCK0に対して、ラッチ回路UL0の遅延時間TUL0とバッファ回路UB0の遅延時間TUB0だけ遅れる。また、サンプリングパルスSRn+1も同様に、Xクロック信号XCKn+1に対して、ラッチ回路ULn+1の遅延時間TUln+1とバッファ回路UBn+1の遅延時間TUbn+1だけ遅れる。
【0057】
サンプリングパルスSR0、SRn+1は、画像データDを実際にサンプリングするためには用いられず、Xクロック信号XCKに対してj番目のサンプリングパルスSRjがどれだけ遅延しているかを推定するために用いられる。したがって、ラッチ回路UL0,ULn+1およびバッファ回路UB0,UBn+1は、この推定を行うためのダミー回路として作用する。
【0058】
サンプリングパルスSR0、SRn+1が画像処理回路400に供給されると、その制御部CTLのアンド回路410,420は、図5に示す出力信号410S,420Sを各々生成する。この図から明らかなように、サンプリングパルスSR0に対応するXクロック信号XCKの1周期Taに占める出力信号410Sのハイレベル期間(遅延時間T0)の割合、およびサンプリングパルスSRn+1に対応するXクロック信号XCKの1周期Tbに占める出力信号420Sのハイレベル期間(遅延時間Tn+1)の割合は、他の期間と比べて相違している。
【0059】
このため、ローパスフィルタ430,440によって、出力信号410S,420Sを積分すると、遅延時間T0,Tn+1に応じた電圧を得ることができる。ローパスフィルタ430,440の出力信号は、加算器450によって加算され、さらに電圧分割回路460によって1/2に分圧されるので、平均化信号Shの電圧は、遅延時間T0,Tn+1の平均値に応じたものとなる。換言すれば、平均化信号Shの電圧は、画像表示領域Aの中で中央に位置するj番目のデータ線6aに対応するサンプリングパルスSRjの遅延時間Tjに対応したものとなる。
【0060】
上述した図4に示す可変遅延回路470では、この平均化信号Shの電圧にオフセット電圧Vaを加算したしたものを目標値として、PLL回路480を動作させている。このため、遅延Xクロック信号XCK’は、Xクロック信号XCKに対してTc+Tjだけ遅延したものとなる。したがって、可変遅延回路470は、画像データDをXクロック信号XCKに対してTc+Tjだけ遅延させることができる。
【0061】
図6は、画像データとデータ線駆動回路の各種信号の関係を示すタイミングチャートである。ただし、図に示す画像データDにおいて、第1番目の添字はフィールド番号を示し、第2番目の添字は水平走査方向の順番を示している。
【0062】
この図に示すように、遅延Xクロック信号XCK’は、Xクロック信号XCKに対してTc+Tjだけ遅延している。一方、サンプリングパルスSRjは、Xクロック信号XCKに対してTjだけ遅延しているので、サンプリングパルスSrjの立ち下がりエッジは、画像データD1jの中央で発生する。
【0063】
図2に示すように、サンプリング部240はスイッチ回路SW1〜SWnによって構成されており、第1ラッチ部250に取り込まれる画像データDは、各スイッチ回路SW1〜SWnがオン状態からオフ状態に切り替わるタイミングで確定する。したがって、サンプリングパルスSRjの立ち下がりエッジで第1ラッチ部250に取り込まれるデータが確定する。上述したようにサンプリングパルスSRjの立ち下がりエッジは画像データD1jの中央で発生し、しかもサンプリングパルスSRjは、画像表示領域Aの中で中央に位置するj番目のデータ線6aに対応するものである。したがって、サンプリングパルスSR1〜SRnと画像データDとの関係を最適な状態にすることができる。このため、図5に示すようにサンプリングパルスSR1,SRnの立ち下がりエッジを、対応する画像データD11,D1nの中で発生させることが可能となる。
【0064】
このようにして、第1ラッチ部250に取り込まれた画像データDが、点順次画像データDa1〜Danとして第2ラッチ部260に出力されると、第2ラッチ部260は、図6に示すラッチパルスLATによって、各画像データDa1〜Danをラッチして、同図に示す線順次画像データDb1、Db2、…、Dbnを生成する。これらの線順次画像データDb1、Db2、…、Dbnは、D/A変換部270によってデータ線信号X1、X2、…、Xnに変換され、各データ線6aに供給される。
【0065】
一方、走査線3aには、線順次で順次アクティブとなる走査信号Y1、Y2、…、Ymが供給されるので、各データ線信号X1、X2、…、Xnが各走査信号Y1、Y2、…、Ymに同期して1行毎に画素に取り込まれ、液晶に電圧が印加される。これを1垂直走査期間行うことによって、1枚の画像が表示されるのである。
【0066】
このように本実施形態にあっては、X転送開始パルスDXをXクロック信号XCK等に従って順次転送することによって、データ線6aの総数nよりも2個多い数のサンプリングパルスSR0〜SRn+1をXシフトレジスタ210およびバッファ230(シフト手段)によって生成し、最初のサンプリングパルスSR0と最後のサンプリングパルスSRn+1に基づいて、j番目のサンプリングパルスSRjの遅延時間Tjを検知し、これに基づいて入力画像データDinを遅延して画像データDを生成するようにした。このため、Xクロック信号XCKを各ラッチ回路UL0〜ULnへ供給する際に遅延があったとしても、各サンプリングパルスSR1〜SRnによって画像データDを確実にラッチすることができる。
【0067】
さらに、ラッチ回路UL0〜ULnやバッファ回路UB0〜UBnは、TFTによって構成される。TFTの動作速度は温度によって変化するため、ラッチ回路UL0〜ULnおよびバッファ回路UB0〜UBnの伝搬遅延時間は、環境の温度によって変化する。したがって、Xクロック信号XCKに対する各サンプリングパルスSR0〜SRn+1の遅延時間は、温度によって変化することになる。本実施形態によれば、温度変化の影響を受けるサンプリングパルスSR0,SRn+1に基づいて画像データDの遅延時間が決定されるため、環境温度が動的に変化しても、画像データDと各サンプリングパルスSR1〜SRnとの位相関係を常に最適に維持できる。
【0068】
<2.第2実施形態>
<2−1.液晶装置の全体構成>
次に、本発明の第2実施形態に係る液晶装置について説明する。図7は、第2実施形態に係る液晶装置の全体構成を示すブロック図である。この図に示すように、第2実施形態の液晶装置は、画像処理回路400の替わり画像処理回路400’を用いる点、画像データDの替わりに画像信号VIDを液晶パネルAAに供給する点、およびデータ線駆動回路200の替わりにデータ線駆動回路200’を用いる点を除いて、第1実施形態の液晶装置と同一である。
以下、相違点について説明する。
【0069】
<2−2.データ線駆動回路>
図8は、第2実施形態で用いるデータ線駆動回路の構成を示すブロック図である。この図に示すようにデータ線駆動回路200’は、Xシフトレジスタ210、レベルシフタ220、バッファ230、およびサンプリング部240’から構成される。
【0070】
このデータ線駆動回路200’では、Xシフトレジスタ210とバッファ230との間にレベルシフタ220が設けられており、この点において、図2に示す第1実施形態のデータ線駆動回路200と異なる。レベルシフタ220は、n+2個のレベルシフト回路ULS0〜ULSn+1を備えており、Xシフトレジスタ210の各出力信号sr0〜srn+1にレベルシフトを施し、信号sr0'〜srn+1'として出力する。
【0071】
レベルシフタ220を設けたのは、第2実施形態のサンプリング部240’でサンプリングする信号が画像信号VIDであり、サンプリングされた画像信号VIDをデータ線信号X1〜Xnとして各データ線6aに供給するからである。すなわち、第1実施形態では、サンプリング部240のサンプリングの対象が画像データDであるため、そのスイッチ回路SW1〜SWnを小振幅で動作させればよいが、第2実施形態のサンプリング部240’は大振幅の画像信号VIDを各スイッチ素子SW1’〜SWn’でサンプリングする必要がある。大振幅のサンプリングパルスSR1〜SRnを用いてスイッチ素子SW1’〜SWn’を制御する必要があるからである。
【0072】
<2−3.画像処理回路>
次に、画像処理回路400’について説明する。第2実施形態の画像処理回路400’は、可変遅延回路470の替わりに可変遅延回路470’を用いる点を除いて、第1実施形態の画像処理回路400と同一である。すなわち、第2実施形態の画像処理回路400’においては、制御部CTLを備えており、そこで平均化信号Shを生成するまでの構成は、第1実施形態と同様である。
【0073】
図9は、第2実施形態の可変遅延回路470’の構成を示すブロック図である。可変遅延回路470’が、図4に示す第1実施形態の可変遅延回路470と相違するのは、ラッチ回路472の替わりにD/A変換器473を用いた点と、加減算回路483の入力からオフセット電圧Vaを除いた点である。なお、D/A変換器473は遅延Xクロック信号X’の立ち上がりエッジおよび立ち下がりエッジの両方に同期してDA変換を行うように構成されている。
【0074】
まず、ラッチ回路472の替わりにD/A変換器473を用いたのは、第2実施形態の液晶パネルAAは画像情報をアナログ信号で入力するからである。
【0075】
次に、加減算回路483の入力からオフセット電圧Vaを除いたのは、以下の理由による。第1実施形態にあっては、各サンプリングパルスSR1〜SRnの立ち下がりエッジのタイミングで各データ線6aに供給する画像データDが確定する。このため、オフセット電圧Vaを用いて、画像データDと遅延Xクロック信号XCK’の位相を1/4クロック周期時間Tcだけ固定量としてずらす必要があった。これに対して、第2実施形態にあっては、各サンプリングパルスSR1〜SRnがアクティブ(ハイレベル)となる期間において、データ線6aに画像信号VIDが供給される。仮に、対応する画像信号VIDがアクティブとなる期間とサンプリングパルスSR1〜SRnがアクティブとなる期間が一致しなければ、その不一致期間において隣接するデータ線6aに供給すべき画像信号VIDが当該データ線6aに混入することになる。このため、本実施形態にあっては、画像表示領域Aの中央に位置するj番目のデータ線6aに対応するサンプリングパルスSRjと画像信号VIDのアクティブ期間を一致させるために、オフセット電圧Vaを除いたのである。
【0076】
図9に示す可変遅延回路470’にあっては、加加減算回路483によって平均化信号Shからローパスフィルタの出力信号Sxを減算したものが、誤差信号Sgとして電圧制御発振器484に供給され、その出力信号たる遅延Xクロック信号XCK’が位相比較回路481にフィードバックされる。PLL回路480は誤差信号Sgが「0」となるように動作するから、出力信号Sxの電圧値は平均化信号Shの電圧値と等しくなる。ここで、平均化信号Shの電圧値は、第1実施形態で説明したように、Xクロック信号XCKに対するサンプリングパルスSRjの遅延時間Tj(=(T0+Tn+1)/2)に対応するものであるから、Xクロック信号XCKに対する遅延Xクロック信号XCK’の遅延時間をTjと一致させることができる。この結果、サンプリングパルスSRjのアクティブ期間は、対応する画像信号VIDのアクティブ期間と一致する。
【0077】
<1−6.第2実施形態の動作>
次に、第2実施形態に係る液晶装置の動作を説明する。図10は、画像信号とデータ線駆動回路の各種信号の関係を示すタイミングチャートである。ただし、図に示す画像信号VIDにおいて、添字は水平走査方向の順番を示している。
【0078】
この図に示すように、Xクロック信号XCKに対して、遅延Xクロック信号XCK’はTjだけ遅延しており、また、サンプリングパルスSRjも同様にTjだけ遅延している。このため、サンプリングパルスSrjがアクティブ(ハイレベル)になると、画像信号VIDjがj番目のデータ線6aに供給される。一方、サンプリングパルスSR1は画像信号VID1に対して進んでおり、サンプリングパルスSRnの位相は画像信号VIDnに対して遅れている。すなわち、サンプリングパルスSRjを中心として、それ以前のサンプリングパルスは位相が進んでおり、それ以降のサンプリングパルスは位相が遅れることになる。このため、各サンプリングパルスSR1〜SRnと画像信号VID1〜VIDnにおいて、アクティブ期間が不一致となる期間においては、隣接するデータ線6aに供給すべき画像信号VIDが当該データ線6aに混入することになる。不一致期間の長さが長いと、本来表示すべき画像に時間的にずれた画像が薄く表示されるゴーストと呼ばれる現象が現れる。
【0079】
しかしながら、不一致期間の長さは画面の中央で短く、画面の左右端にいく程大きくなるように分散されている。したがって、この液晶装置によれば画面の右端で不一致期間が長くなりゴーストが目立つといったことがなくなる。くわえて、人が表示画面を見る時、通常は、画面の中央を注視し、画面の左右端をさほど注視しない。このため、上述したように不一致期間を画面の中央で最小となるように調整することにより、人が画質劣化をあまり感じなくなるといった利点がある。
【0080】
<3.液晶パネルの構成例>
次に、上述した第1実施形態および第2実施形態で説明した液晶パネルAAの全体構成について図11および図12を参照して説明する。ここで、図11は、液晶パネルAAの構成を示す斜視図であり、図12は、図11におけるZ−Z’線断面図である。
【0081】
これらの図に示されるように、液晶パネルAAは、画素電極9a等が形成されたガラスや半導体等の素子基板101と、共通電極108等が形成されたガラス等の透明な対向基板102とを、スペーサ103が混入されたシール材104によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせるとともに、この間隙に電気光学材料としての液晶105を封入した構造となっている。なお、シール材104は、対向基板102の基板周辺に沿って形成されるが、液晶105を封入するために一部が開口している。このため、液晶105の封入後に、その開口部分が封止材106によって封止されている。
【0082】
ここで、素子基板101の対向面であって、シール材104の外側一辺においては、上述したデータ線駆動回路200が形成されて、Y方向に延在するデータ線114を駆動する構成となっている。さらに、この一辺には複数の接続電極107が形成されて、タイミング発生回路300および画像信号処理回路400からの各種信号を入力する構成となっている。くわえて、この接続電極107を介してサンプリングパルスSR0,SRn+1が出力される。
【0083】
また、この一辺に隣接する2辺には、2個の走査線駆動回路100が形成されて、X方向に延在する走査線3aをそれぞれ両側から駆動する構成となっている。なお、走査線112に供給される走査信号の遅延が問題にならないのであれば、走査線駆動回路100を片側1個だけに形成する構成でも良い。
【0084】
一方、対向基板102の共通電極108は、素子基板101との貼合部分における4隅のうち、少なくとも1箇所において設けられた導通材によって、素子基板101との電気的導通が図られている。ほかに、対向基板102には、液晶パネルAAの用途に応じて、例えば、第1に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第2に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第3に、液晶パネル100に光を照射するバックライトが設けられる。特に色光変調の用途の場合には、カラーフィルタは形成されずにブラックマトリクスが対向基板102に設けられる。
【0085】
くわえて、素子基板101および対向基板102の対向面には、それぞれ所定の方向にラビング処理された配向膜などが設けられる一方、その各背面側には配向方向に応じた偏光板(図示省略)がそれぞれ設けられる。ただし、液晶105として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜、偏光板等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【0086】
なお、走査線駆動回路100およびデータ線駆動回路200の周辺回路の一部または全部を、素子基板101に形成する替わりに、例えば、TAB(Tape Automated Bonding)技術を用いてフィルムに実装された駆動用ICチップを、素子基板101の所定位置に設けられる異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、駆動用ICチップ自体を、COG(Chip On Grass)技術を用いて、素子基板101の所定位置に異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【0087】
<4.液晶装置の応用例>
次に、第1実施形態および第2実施形態で説明した液晶装置を各種の電子機器に適用される場合について説明する。
【0088】
<その1:プロジェクタ>
まず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図13は、プロジェクタの構成例を示す平面図である。
【0089】
この図に示されるように、プロジェクタ1100内部には、ハロゲンランプ等の白色光源からなるランプユニット1102が設けられている。このランプユニット1102から射出された投射光は、ライトガイド1104内に配置された4枚のミラー1106および2枚のダイクロイックミラー1108によってRGBの3原色に分離され、各原色に対応するライトバルブとしての液晶パネル1110R、1110Bおよび1110Gに入射される。
【0090】
液晶パネル1110R、1110Bおよび1110Gの構成は、上述した液晶パネルAAと同等であり、画像信号処理回路(図示省略)から供給されるR、G、Bの原色画像情報(画像データ、画像信号)でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム1112に3方向から入射される。このダイクロイックプリズム1112においては、RおよびBの光が90度に屈折する一方、Gの光が直進する。したがって、各色の画像が合成される結果、投射レンズ1114を介して、スクリーン等にカラー画像が投写されることとなる。
【0091】
ここで、各液晶パネル1110R、1110Bおよび1110Gによる表示像について着目すると、液晶パネル1110Gによる表示像は、液晶パネル1110R、1110Bによる表示像に対して左右反転することが必要となる。
【0092】
なお、液晶パネル1110R、1110Bおよび1110Gには、ダイクロイックミラー1108によって、R、G、Bの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【0093】
<その2:モバイル型コンピュータ>
次に、上述した液晶装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図14は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ1200は、キーボード1202を備えた本体部1204と、液晶表示ユニット1206とから構成されている。この液晶表示ユニット1206は、先に述べた液晶パネル1005の背面にバックライトを付加することにより構成されている。
【0094】
<その3:携帯電話>
さらに、上述した液晶装置を、携帯電話に適用した例について説明する。図15は、この携帯電話の構成を示す斜視図である。図において、携帯電話1300は、複数の操作ボタン1302とともに、反射型の液晶パネル1005を備えるものである。この反射型の液晶パネル100にあっては、必要に応じてその前面にフロントライトが設けられる。
【0095】
なお、図13〜図15を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【0096】
<5.変形例>
(1)上述した各実施形態および応用例において、画像処理回路400、400’の全部あるいは一部を液晶パネルAAに内蔵してもよい。この場合には、画像処理回路400、400’を構成する能動素子としてTFTを用い、これを走査線駆動回路100やデータ線駆動回路200に用いるTFTと同一の半導体プロセスで素子基板101上に形成すればよい。
【0097】
(2)上述した各実施形態にあっては、画像処理回路400、400’とデータ線駆動回路200を別個なものとして説明したが、これらを合わせてデータ線駆動装置として捉えてもよいことは勿論である。
【0098】
(3)上述した第1実施形態にあっては、オフセット電圧Vaを画像データ供給線の遅延を見込んだものとしてもよい。また、第2実施形態においても同様に画像信号供給線の遅延を見込んだオフセット電圧Vaを加減回路に供給するようにしてもよい。
【0099】
(4)上述した各実施形態では、入力画像データDinは1色に対応するものとして説明したが、RGBの3原色に対応するものであっても良い。この場合には、例えば、X方向にR、G、Bの順に画素を繰り返して配置し、RGBの画素の組に対して、1個のサンプリング信号を生成するようにしてもよい。また、データ線の駆動周波数を下げるために複数のデータ線を1ブロックとし、各ブロック毎にサンプリングパルスを生成するようにしてもよい。これらの場合にサンプリングパルスは、実際に画像信号のサンプリング用いられる数より2個多く生成すればよい。そして、最初のサンプリングパルスと最後のサンプリングパルスを画像処理回路にフィードバックして中央のサンプリングパルスの遅延時間を算出し、これに基づいて入力画像データDinを遅延して画像データDを生成すればよい。
【0100】
【発明の効果】
以上説明したように本発明よれば、各サンプリング信号のうち時間的に中央のタイミングで発生するサンプリング信号の遅延時間を検知し、検知された遅延時間に基づいて、入力画像情報を遅延して遅延画像情報を生成するから、遅延画像情報と時間的に中央のタイミングで発生するサンプリング信号の位相を自動的に合わせることが可能となる。
【図面の簡単な説明】
【図1】 本発明の第1実施形態に係る液晶装置の全体構成を示すブロック図である。
【図2】 同実施形態に用いるデータ線駆動回路200のブロック図である。
【図3】 同実施形態に用いる画像処理回路400のブロック図である。
【図4】 同画像処理回路400に用いる可変遅延回路470のブロック図である。
【図5】 データ線駆動回路とその周辺回路の動作を示すタイミングチャートである。
【図6】 画像データとデータ線駆動回路の各種信号の関係を示すタイミングチャートである。
【図7】 第2実施形態に係る液晶装置の全体構成を示すブロック図である。
【図8】 第2実施形態で用いるデータ線駆動回路の構成を示すブロック図である。
【図9】 第2実施形態の可変遅延回路470’の構成を示すブロック図である。
【図10】 画像信号とデータ線駆動回路の各種信号の関係を示すタイミングチャートである。
【図11】 液晶パネルAAの構成を示す斜視図である。
【図12】 図11におけるZ−Z’線断面図である。
【図13】 液晶装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図14】 液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図15】 液晶装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
AA……液晶パネル(電気光学パネル)
3a……走査線
6a……データ線
9a……画素電極
50……TFT(スイッチング素子)
200……データ線駆動回路
210……Xシフトレジスタ(シフト手段)
220……レベルシフタ(シフト手段)
230……バッファ(シフト手段)
240……サンプリング部(サンプリング手段)
250……第1ラッチ部
260……第2ラッチ部
270……D/A変換部(D/A変換手段)
400……画像処理回路
CTL……制御部(検知手段、平均化信号生成手段)
470、470’……可変遅延回路(遅延手段)
Din……入力画像データ(入力画像情報)
D……画像データ(遅延画像情報)
VID……画像信号(遅延画像情報)
DX……X転送開始パルス(開始パルス)
X1〜Xn……データ線信号
SR0〜SRn+1……サンプリングパルス(サンプリング信号)
XCK……Xクロック信号(入力クロック信号)
Sh……平均化信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data line driving method of an electro-optical panel, a data line driving device, an electro-optical device using the same, and an electronic apparatus.
[0002]
[Prior art]
A conventional electro-optical device, for example, an active matrix liquid crystal display device mainly includes an element substrate in which switching elements are provided on each of the pixel electrodes arranged in a matrix, and a counter substrate on which a color filter or the like is formed. And a liquid crystal filled between these two substrates. In such a configuration, when a scanning signal is applied to the switching element via the scanning line, the switching element becomes conductive. In this conductive state, when an image signal is applied to the pixel electrode via the data line, a predetermined charge is accumulated in the liquid crystal layer between the pixel electrode and the counter electrode (common electrode). Even if the switching element is turned off after the charge accumulation, if the resistance of the liquid crystal layer is sufficiently high, the charge accumulation in the liquid crystal layer is maintained. In this way, by controlling the amount of charge accumulated by driving each switching element, the alignment state of the liquid crystal changes for each pixel, and it becomes possible to display predetermined information.
[0003]
At this time, the charge can be accumulated in the liquid crystal layer of each pixel for a certain period. First, each scanning line is sequentially selected by the scanning line driving circuit, and second, the scanning line is selected. In the period, the data line driving circuit generates a sampling signal for sequentially selecting one or a plurality of data lines, and thirdly, each switch provided between each data line and the image signal supply line, By controlling based on the sampling signal, a configuration in which an image signal is supplied to each data line enables time-division multiplex driving in which the scanning line and the data line are shared by a plurality of pixels.
[0004]
[Problems to be solved by the invention]
By the way, in the driving method described above, it is premised that the phase of the sampling signal and the phase of the image signal match. In general, a data line driving circuit includes a shift register and a clock signal supply line and is formed on an element substrate, and the shift register is configured by connecting latch circuits in multiple stages and is supplied from one end thereof. The sampling signal is generated by sequentially transferring the transfer start pulse based on the clock signal.
[0005]
However, the clock signal supply line is accompanied by the input capacitance of each latch circuit and the parasitic capacitance of the wiring itself, and further has wiring resistance. Therefore, the clock signal supply line equivalently constitutes a ladder-type low-pass filter. Therefore, if the transfer start pulse is input to the leftmost latch circuit and sequentially transferred in the right direction, the clock signal supplied to the rightmost latch circuit with respect to the clock signal supplied to the leftmost latch circuit The signal is delayed by a time determined by the low-pass filter characteristics.
[0006]
Therefore, in the conventional data line driving circuit, a phase difference occurs between the sampling signal and the image signal due to the delay time of the clock signal. For this reason, there has been a problem that the image signal cannot be sampled at a desired timing and supplied to the data line, and the quality of the display image is deteriorated. As described above, when the scanning direction of the data line is from left to right, the image signal and the sampling signal are particularly misaligned at the right end of the screen. There was a problem of being an image.
[0007]
The present invention has been made in view of the above-described circumstances, and an object of the present invention is to provide a data line driving method and apparatus capable of reducing a time difference between a sampling signal and an image signal, and the data line driving apparatus. And an electronic apparatus using the electro-optical device as a display unit.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, a data line driving method of the present invention includes a plurality of scanning lines, a plurality of data lines, a switching element disposed corresponding to an intersection of the scanning lines and the data lines, Used in an electro-optical panel having a pixel electrode connected to a switching element, sequentially transferring start pulses in accordance with an input clock signal, and each sampling signal having a number two more than the number of signals actually used for sampling And an averaged signal indicating an average value of a first delay time corresponding to the first sampling signal and a second delay time corresponding to the last sampling signal, with the input clock signal as a reference, Based on the average signal, the input image information is delayed to generate delayed image information, and the first and last sampling signals of the sampling signals are divided. The delay image information is sampled based on the sampled signal, the data line signal for driving each data line is generated based on the sampled delay image information, and the data line signal is supplied to the corresponding data line. It is characterized by doing.
[0009]
According to the present invention, the start pulse is sequentially transferred according to the input clock signal to generate each of the sampling signals that is two more than the total number of the data lines, and corresponds to the first sampling signal based on the input clock signal. An average signal indicating an average value of the first delay time and the second delay time corresponding to the last sampling signal is generated. For this reason, the delay time can be indirectly detected without directly using the sampling signal generated at the temporally central timing among the sampling signals. As a result, malfunctions such as an image signal to be supplied to a data line adjacent to a certain data line due to a timing shift between the sampling signal and the input image information, or a data line adjacent to the data line. It is possible to eliminate the inconvenience that the image signal to be supplied is mixed and to greatly improve the quality of the display screen.
[0010]
Here, the step of generating each sampling signal, the step of sampling the delayed image information, and the step of generating the data line signal and supplying the data line signal to each data line are the same substrate as the substrate on which the switching element is formed. It is preferable that the step of generating the average signal and the step of generating the delay image information are performed on a substrate different from the substrate. In this case, since the generation of the averaged signal and the generation of the delayed image information are performed outside the electro-optical panel, the quality of the display screen can be improved without changing the configuration of the electro-optical panel so much.
[0011]
Next, the data line driving device according to the present invention includes a plurality of scanning lines, a plurality of data lines, a switching element arranged corresponding to the intersection of the scanning line and the data line, and a connection to the switching element. Assuming that the pixel electrode is used in an electro-optical panel, a start pulse is sequentially transferred in accordance with an input clock signal, and a shift that generates two sampling signals more than the number of signals actually used for sampling And an averaged signal for generating an averaged signal indicating an average value of a first delay time corresponding to the first sampling signal and a second delay time corresponding to the last sampling signal with reference to the input clock signal Generating means, delay means for delaying input image information to generate delayed image information based on the averaged signal, and among the sampling signals Based on the sampling signal excluding the first and last sampling signals, sampling means for sampling the delayed image information, and generating data line signals for driving each data line based on the sampled delayed image information, Data line signal generating means for supplying each data line signal to the corresponding data line.
[0012]
According to the present invention, the shift means sequentially transfers the start pulse in accordance with the input clock signal to generate each of the sampling signals that is two more than the total number of the data lines, and the averaged signal generation means includes the input clock signal Is used as a reference, an averaged signal indicating the average value of the first delay time corresponding to the first sampling signal and the second delay time corresponding to the last sampling signal is generated. For this reason, the delay time can be indirectly detected without directly using the sampling signal generated at the temporally central timing among the sampling signals. If the sampling signal is routed by wiring, noise may be superimposed on it, or the slew rate of the signal waveform may be reduced, affecting the sampling. Since the delay time is indirectly detected based on the sampling signal, image quality degradation accompanying the detection of the delay time does not occur in principle.
[0013]
Here, the data line driving device is provided with the shift unit, the sampling unit, and the data line signal generation unit on the same substrate as the substrate on which the switching element is formed, and a substrate different from the substrate. It is preferable that the averaged signal generating means and the delay means are provided above. In this case, since the detection of the delay time and the generation of the delay image information are performed outside the electro-optical panel, the quality of the display screen can be improved without changing the configuration of the electro-optical panel so much.
[0016]
In the data line driving device of the present invention, the averaged signal generating means outputs a pulse indicating a phase difference between them based on the input clock signal and the first sampling signal. A first integration circuit that integrates an output pulse of the first logic circuit, and a second logic circuit that outputs a pulse indicating a phase difference between the input clock signal and the last sampling signal based on the input clock signal and the last sampling signal A second integration circuit that integrates the output pulse of the second logic circuit; and an average value of the output signal of the first integration circuit and the output signal of the second integration circuit is calculated and output as the average signal It is preferable to provide an averaging circuit.
[0017]
Further, if the delayed image information is image data in a digital signal format, the data line signal generating means latches the image data supplied from the sampling means and converts it into dot sequential image data. Means, second latch means for latching the dot sequential image data for each horizontal scanning period and converting it into line sequential image data, and D / A converting the line sequential image data to generate the data line signal. And D / A conversion means for supplying each data line signal to the corresponding data line. According to the present invention, since the data line signal is generated based on the line sequential image data, a voltage corresponding to the gradation value of the image data can be constantly applied to each data line.
[0018]
In this case, the delay means determines a timing at which a sampling signal generated at a central timing in time among the sampling signals is switched from active to inactive, a period in which image data corresponding to the sampling signal is active. Preferably, the image data is generated by delaying the input image information based on the averaged signal so as to be generated at the center of the image. The image data at the timing when the active period of the sampling signal ends is taken into the first latch means. According to the present invention, the timing at which the sampling signal switches from active to inactive is the image corresponding to the sampling signal. Since the data can be generated in the middle of the active period, the time margin can be maximized.
[0019]
In addition, if the delayed image information is an image signal in an analog signal format, the data line signal generation means preferably supplies the image signal supplied from the sampling means to each data line.
[0020]
In this case, the delay means performs the averaging so that an active period of a sampling signal generated at a central timing in time among the sampling signals coincides with an active period of an image signal corresponding to the sampling signal. Preferably, the image signal is generated by delaying the input image information based on the signal. According to the present invention, the active period of the sampling signal generated at the central timing in time among the sampling signals can be matched with the active period of the corresponding image signal. Since there is almost no deterioration, the image quality when viewed as a whole screen can be improved.
[0021]
Next, in the electro-optical device of the present invention, a plurality of scanning lines, a plurality of data lines, a switching element arranged corresponding to the intersection of the scanning line and the data line, and the switching element An electro-optical panel having a pixel electrode connected to the data line, the data line driving device described above, and a scanning line driving device for driving each scanning line. According to the present invention, it is possible to improve image quality degradation caused by a time difference between a sampling signal and input image information.
Next, the electronic apparatus of the present invention is characterized by using this electro-optical device as a display unit. For example, a viewfinder, a mobile phone, a notebook computer, a video projector, etc. used for a video camera are used. Applicable.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0023]
<1. First Embodiment>
<1-1. Overall configuration of liquid crystal device>
First, a liquid crystal device using liquid crystal as an electro-optic material will be described as an example of the electro-optic device according to the present invention. The main part of the liquid crystal device is that an element substrate on which a thin film transistor (hereinafter referred to as “TFT”) is formed as a switching element and a counter substrate are opposed to each other with an electrode formation surface facing each other, and a certain gap is maintained. And a liquid crystal panel AA in which liquid crystal is sandwiched between the gaps.
[0024]
FIG. 1 is a block diagram showing the overall configuration of the liquid crystal device according to the present embodiment. This liquid crystal device includes a liquid crystal panel AA and an external processing circuit. On the element substrate of the liquid crystal panel AA, an image display area A, a scanning
[0025]
The input image data Din supplied to the liquid crystal device is in a 4-bit parallel format. In this example, in order to simplify the following description, the input image data Din is described as corresponding to one color, but the present invention is not limited to this and corresponds to the three primary colors of RGB. Of course, it may be.
[0026]
Here, the
[0027]
<1-2. Image display area>
In the image display area A, as shown in FIG. 1,
[0028]
Further, scanning signals Y1, Y2,..., Ym are applied to each
[0029]
Here, since the orientation and order of liquid crystal molecules change according to the voltage level applied to each pixel, gradation display by light modulation becomes possible. For example, in the normally white mode, the amount of light passing through the liquid crystal is limited as the applied voltage increases, whereas in the normally black mode, the amount of light that is transmitted is reduced as the applied voltage increases. Then, light having contrast according to the image signal is emitted for each pixel. For this reason, a predetermined display is possible. Note that the image display area A in this example is configured to operate in a normally white mode.
[0030]
In order to prevent the held image signal from leaking, a
[0031]
<1-3. Scan Line Drive Circuit>
Next, the scanning
[0032]
<1-4. Data line drive circuit>
Next, the data
[0033]
The X shift register 210 includes an X clock
[0034]
Here, the X clock signal XCK supplied to the latch circuits UL0 to ULn + 1 is represented by XCK0 to
[0035]
Next, the
[0036]
Next, the sampling unit 240 includes n switch circuits SW1 to SWn. The switch circuits SW1, SW2,..., SWn are controlled to be turned on / off by sampling pulses SR1, SR2,. When the sampling pulses SR1, SR2,..., SRn are active (high level) by the sampling unit 240, the image data D is sampled and supplied to the
[0037]
Since the image data D of the present embodiment is in a 4-bit parallel format as described above, each switch circuit SW1, SW2,..., SWn is composed of four switch elements.
[0038]
Next, the
[0039]
Next, the D /
[0040]
Any type of D / A converter may be used. For example, in addition to the decoder type, resistance division type, and capacitance division type, the internal capacitance of the D / A converter and the parasitic capacitance of the
[0041]
As described above, the X clock
[0042]
Here, with reference to the X clock signal XCK, the delay time of the sampling pulse SR0 is “T0”, the delay time of the X clock signal XCK0 is “TCK0”, the delay time of the latch circuit UL0 is “TULO”, and the buffer circuit UB0. The delay time of the sampling circuit SRn + 1 is “Tn + 1”, the delay time of the X clock signal XCKn + 1 is “TCKn + 1”, and the delay time of the latch circuit ULn + 1 is “ If TULn + 1 "and the delay time of the buffer circuit UBn + 1 are" TUbn + 1 "," T0 "and" Tn + 1 "are given by the following equations (1) and (2).
T0 = TCK0 + TULO + TUB0 (1)
Tn + 1 = TCKn + 1 + TULn + 1 + TUBn + 1 (2)
[0043]
<1-5. Image processing circuit>
Next, the configuration of the
[0044]
The
[0045]
The control unit CTL includes
[0046]
Since the sampling pulses SR0 and SRn + 1 are signals in one horizontal scanning cycle, the time difference between the X clock signal XCK and the sampling pulses SR0 and SRn + 1 is obtained by averaging the voltages of the
[0047]
Here, n = 2j, and focusing on the jth sampling pulse SRj, when the X clock signal XCK is used as a reference, the delay time TCKj of the X clock signal XCKj is TCKj = (T0 + Tn + 1) / 2. . This is because the parasitic capacitance and wiring resistance of the X clock
[0048]
Next, the configuration of the variable
[0049]
The
[0050]
The
[0051]
The averaging signal Sh is supplied to the first positive input terminal of the addition /
[0052]
The output signal of the addition /
[0053]
Thereby, the input image data Din is delayed by Tj + Tc, and the image data D is generated.
[0054]
<1-6. Operation of First Embodiment>
Next, the operation of the liquid crystal device according to the first embodiment will be described. FIG. 5 is a timing chart showing the operation of the data line driving circuit and its peripheral circuits. When the X clock signal XCK is input to the data line driving
[0055]
Since the X clock
[0056]
Further, as shown in FIG. 5, the sampling pulse SR0 is delayed from the X clock signal XCK0 by the delay time TUL0 of the latch circuit UL0 and the delay time TUB0 of the buffer circuit UB0. Similarly, the sampling pulse SRn + 1 is delayed from the X clock signal XCKn + 1 by the delay
[0057]
The sampling pulses SR0 and SRn + 1 are not used to actually sample the image data D, but are used to estimate how much the jth sampling pulse SRj is delayed with respect to the X clock signal XCK. It is done. Therefore, the latch circuits UL0 and ULn + 1 and the buffer circuits UB0 and UBn + 1 function as dummy circuits for performing this estimation.
[0058]
When the sampling pulses SR0 and SRn + 1 are supplied to the
[0059]
Therefore, when the output signals 410S and 420S are integrated by the low-
[0060]
In the
[0061]
FIG. 6 is a timing chart showing the relationship between image data and various signals of the data line driving circuit. However, in the image data D shown in the figure, the first subscript indicates the field number, and the second subscript indicates the order in the horizontal scanning direction.
[0062]
As shown in this figure, the delayed X clock signal XCK ′ is delayed by Tc + Tj with respect to the X clock signal XCK. On the other hand, since the sampling pulse SRj is delayed by Tj with respect to the X clock signal XCK, the falling edge of the sampling pulse Srj occurs at the center of the image data D1j.
[0063]
As shown in FIG. 2, the sampling unit 240 includes switch circuits SW1 to SWn, and the image data D captured by the
[0064]
In this way, when the image data D captured by the
[0065]
On the other hand, scanning signals Y1, Y2,..., Ym that are sequentially active in a line sequential manner are supplied to the
[0066]
As described above, in the present embodiment, the X transfer start pulse DX is sequentially transferred according to the X clock signal XCK and the like, so that the number of sampling pulses SR0 to SRn + 1 which is two more than the total number n of the
[0067]
Further, the latch circuits UL0 to ULn and the buffer circuits UB0 to UBn are constituted by TFTs. Since the operating speed of the TFT changes depending on the temperature, the propagation delay times of the latch circuits UL0 to ULn and the buffer circuits UB0 to UBn change depending on the environmental temperature. Therefore, the delay time of each sampling pulse SR0 to SRn + 1 with respect to the X clock signal XCK varies with temperature. According to the present embodiment, since the delay time of the image data D is determined based on the sampling pulses SR0 and SRn + 1 affected by the temperature change, even if the environmental temperature changes dynamically, the image data D The phase relationship with each of the sampling pulses SR1 to SRn can always be maintained optimally.
[0068]
<2. Second Embodiment>
<2-1. Overall configuration of liquid crystal device>
Next, a liquid crystal device according to a second embodiment of the invention will be described. FIG. 7 is a block diagram showing the overall configuration of the liquid crystal device according to the second embodiment. As shown in this figure, the liquid crystal device of the second embodiment uses an
Hereinafter, differences will be described.
[0069]
<2-2. Data line drive circuit>
FIG. 8 is a block diagram showing a configuration of a data line driving circuit used in the second embodiment. As shown in this figure, the data
[0070]
In this data
[0071]
The
[0072]
<2-3. Image processing circuit>
Next, the
[0073]
FIG. 9 is a block diagram showing the configuration of the
[0074]
First, the D /
[0075]
Next, the reason why the offset voltage Va is removed from the input of the addition /
[0076]
In the
[0077]
<1-6. Operation of Second Embodiment>
Next, the operation of the liquid crystal device according to the second embodiment will be described. FIG. 10 is a timing chart showing the relationship between the image signal and various signals of the data line driving circuit. However, in the image signal VID shown in the figure, the subscripts indicate the order in the horizontal scanning direction.
[0078]
As shown in this figure, the delayed X clock signal XCK ′ is delayed by Tj with respect to the X clock signal XCK, and the sampling pulse SRj is similarly delayed by Tj. Therefore, when the sampling pulse Srj becomes active (high level), the image signal VIDj is supplied to the j-
[0079]
However, the length of the mismatch period is short at the center of the screen and is distributed so as to increase toward the left and right edges of the screen. Therefore, according to this liquid crystal device, the inconsistency period becomes longer at the right end of the screen and the ghost does not stand out. In addition, when a person looks at the display screen, he / she usually looks at the center of the screen and does not pay much attention to the left and right edges of the screen. For this reason, as described above, there is an advantage that a person does not feel image quality deterioration so much by adjusting the mismatch period to be the minimum at the center of the screen.
[0080]
<3. Example of LCD panel configuration>
Next, the overall configuration of the liquid crystal panel AA described in the first embodiment and the second embodiment will be described with reference to FIGS. 11 and 12. Here, FIG. 11 is a perspective view showing the configuration of the liquid crystal panel AA, and FIG. 12 is a sectional view taken along the line ZZ ′ in FIG.
[0081]
As shown in these figures, the liquid crystal panel AA includes an
[0082]
Here, on the opposite surface of the
[0083]
Further, two scanning
[0084]
On the other hand, the
[0085]
In addition, the opposing surfaces of the
[0086]
In addition, instead of forming part or all of the peripheral circuits of the scanning
[0087]
<4. Application examples of liquid crystal devices>
Next, the case where the liquid crystal device described in the first embodiment and the second embodiment is applied to various electronic devices will be described.
[0088]
<Part 1: Projector>
First, a projector using this liquid crystal device as a light valve will be described. FIG. 13 is a plan view showing a configuration example of the projector.
[0089]
As shown in this figure, a
[0090]
The configurations of the
[0091]
Here, paying attention to the display images by the
[0092]
Note that since light corresponding to the primary colors R, G, and B is incident on the
[0093]
<Part 2: Mobile computer>
Next, an example in which the above-described liquid crystal device is applied to a mobile personal computer will be described. FIG. 14 is a perspective view showing the configuration of this personal computer. In the figure, a
[0094]
<Part 3: Mobile phone>
Further, an example in which the above-described liquid crystal device is applied to a mobile phone will be described. FIG. 15 is a perspective view showing the configuration of this mobile phone. In the figure, a
[0095]
In addition to the electronic devices described with reference to FIGS. 13 to 15, a liquid crystal television, a viewfinder type, a monitor direct view type video tape recorder, a car navigation device, a pager, an electronic notebook, a calculator, a word processor, a work Stations, videophones, POS terminals, devices with touch panels, etc. Needless to say, the present invention can be applied to these various electronic devices.
[0096]
<5. Modification>
(1) In each of the above-described embodiments and application examples, all or part of the
[0097]
(2) In each of the above-described embodiments, the
[0098]
(3) In the first embodiment described above, the offset voltage Va may be a value that allows for the delay of the image data supply line. Similarly, in the second embodiment, an offset voltage Va that allows for delay of the image signal supply line may be supplied to the adjusting circuit.
[0099]
(4) In each of the above-described embodiments, the input image data Din is described as corresponding to one color, but may be corresponding to the three primary colors of RGB. In this case, for example, pixels may be repeatedly arranged in the order of R, G, and B in the X direction, and one sampling signal may be generated for a set of RGB pixels. Further, in order to lower the drive frequency of the data line, a plurality of data lines may be made into one block, and a sampling pulse may be generated for each block. In these cases, it is sufficient to generate two more sampling pulses than the number actually used for sampling the image signal. Then, the delay time of the central sampling pulse is calculated by feeding back the first sampling pulse and the last sampling pulse to the image processing circuit, and based on this, the input image data Din is delayed to generate the image data D. .
[0100]
【The invention's effect】
As described above, according to the present invention, the delay time of the sampling signal generated at the central timing in time among the sampling signals is detected, and the input image information is delayed by delay based on the detected delay time. Since the image information is generated, it is possible to automatically match the phase of the delayed image information and the sampling signal generated at the temporally central timing.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of a liquid crystal device according to a first embodiment of the present invention.
FIG. 2 is a block diagram of a data
FIG. 3 is a block diagram of an
4 is a block diagram of a
FIG. 5 is a timing chart showing operations of the data line driving circuit and its peripheral circuits.
FIG. 6 is a timing chart showing the relationship between image data and various signals of a data line driving circuit.
FIG. 7 is a block diagram illustrating an overall configuration of a liquid crystal device according to a second embodiment.
FIG. 8 is a block diagram showing a configuration of a data line driving circuit used in the second embodiment.
FIG. 9 is a block diagram showing a configuration of a
FIG. 10 is a timing chart showing a relationship between an image signal and various signals of a data line driving circuit.
FIG. 11 is a perspective view showing a configuration of a liquid crystal panel AA.
12 is a cross-sectional view taken along the line ZZ ′ in FIG.
FIG. 13 is a cross-sectional view illustrating a configuration of a projector as an example of an electronic apparatus to which a liquid crystal device is applied.
FIG. 14 is a perspective view illustrating a configuration of a personal computer as an example of an electronic apparatus to which a liquid crystal device is applied.
FIG. 15 is a perspective view illustrating a configuration of a mobile phone as an example of an electronic apparatus to which a liquid crystal device is applied.
[Explanation of symbols]
AA: Liquid crystal panel (electro-optic panel)
3a: Scanning line
6a: Data line
9a: Pixel electrode
50 …… TFT (switching element)
200: Data line driving circuit
210 ... X shift register (shift means)
220 …… Level shifter (shift means)
230 …… Buffer (shift means)
240 …… Sampling unit (sampling means)
250 …… First latch section
260 …… Second latch part
270 ... D / A converter (D / A converter)
400 …… Image processing circuit
CTL: Control unit (detection means, averaged signal generation means)
470, 470 '... variable delay circuit (delay means)
Din …… Input image data (input image information)
D …… Image data (delayed image information)
VID: Image signal (delayed image information)
DX ... X transfer start pulse (start pulse)
X1 to Xn: Data line signal
SR0 to SRn + 1 …… Sampling pulse (sampling signal)
XCK: X clock signal (input clock signal)
Sh …… Average signal
Claims (11)
開始パルスを入力クロック信号に従って順次転送し、
実際にサンプリングに用いる信号の数より2個多い数の各サンプリング信号を生成し、
前記入力クロック信号を基準として、最初のサンプリング信号に対応した第1遅延時間と、最後のサンプリング信号に対応した第2遅延時間との平均値を示す平均化信号を生成し、
前記平均化信号に基づいて、入力画像情報を遅延して遅延画像情報を生成し、
前記各サンプリング信号のうち最初と最後のサンプリング信号を除いたサンプリング信号に基づいて、前記遅延画像情報をサンプリングし、
サンプリングされた遅延画像情報に基づいて、各データ線を駆動するデータ線信号を生成するとともに、対応するデータ線に各データ線信号を供給する
ことを特徴とする電気光学パネルのデータ線駆動方法。Data of an electro-optical panel having a plurality of scanning lines, a plurality of data lines, a switching element arranged corresponding to the intersection of the scanning line and the data line, and a pixel electrode connected to the switching element A line driving method,
The start pulse is sequentially transferred according to the input clock signal,
Generate two more sampling signals than the number of signals actually used for sampling,
Generating an average signal indicating an average value of a first delay time corresponding to the first sampling signal and a second delay time corresponding to the last sampling signal, with the input clock signal as a reference;
Based on the averaged signal, delay input image information to generate delayed image information,
Based on the sampling signal excluding the first and last sampling signals of each sampling signal, the delayed image information is sampled,
A data line driving method for an electro-optical panel, wherein a data line signal for driving each data line is generated based on the sampled delayed image information, and each data line signal is supplied to the corresponding data line.
前記平均化信号を生成する工程、および前記遅延画像情報を生成する工程は、前記基板とは別の基板上で行う
ことを特徴とする請求項1に記載の電気光学パネルのデータ線駆動方法。The step of generating each sampling signal, the step of sampling the delayed image information, and the step of generating and supplying the data line signal to each data line are performed on the same substrate as the substrate on which the switching element is formed. ,
The method for driving a data line of an electro-optical panel according to claim 1, wherein the step of generating the average signal and the step of generating the delayed image information are performed on a substrate different from the substrate.
開始パルスを入力クロック信号に従って順次転送し、実際にサンプリングに用いる信号の数より2個多い数の各サンプリング信号を生成するシフト手段と、
前記入力クロック信号を基準として、最初のサンプリング信号に対応した第1遅延時間と、最後のサンプリング信号に対応した第2遅延時間との平均値を示す平均化信号を生成する平均化信号生成手段と、
前記平均化信号に基づいて、入力画像情報を遅延して遅延画像情報を生成する遅延手段と、
前記各サンプリング信号のうち最初と最後のサンプリング信号を除いたサンプリング信号に基づいて、前記遅延画像情報をサンプリングするサンプリング手段と、
サンプリングされた遅延画像情報に基づいて、各データ線を駆動するデータ線信号を生成するとともに、対応するデータ線に各データ線信号を供給するデータ線信号生成手段と
を備えることを特徴とする電気光学パネルのデータ線駆動装置。Data of an electro-optical panel having a plurality of scanning lines, a plurality of data lines, a switching element arranged corresponding to the intersection of the scanning line and the data line, and a pixel electrode connected to the switching element A line drive device,
Shift means for sequentially transferring start pulses in accordance with an input clock signal and generating each sampling signal having a number two more than the number of signals actually used for sampling;
Averaged signal generating means for generating an averaged signal indicating an average value of the first delay time corresponding to the first sampling signal and the second delay time corresponding to the last sampling signal with the input clock signal as a reference; ,
Delay means for delaying input image information and generating delayed image information based on the averaged signal;
Sampling means for sampling the delayed image information based on a sampling signal excluding the first and last sampling signals among the sampling signals;
A data line signal generating means for generating a data line signal for driving each data line based on the sampled delayed image information and for supplying each data line signal to the corresponding data line; Data line driving device for optical panel.
前記基板とは別の基板上に前記平均化信号生成手段および前記遅延手段を設けたことを特徴とする請求項3に記載の電気光学パネルのデータ線駆動装置。While providing the shift means, the sampling means, and the data line signal generation means on the same substrate as the substrate on which the switching element is formed,
4. The data line driving device for an electro-optical panel according to claim 3, wherein the averaged signal generating unit and the delay unit are provided on a substrate different from the substrate.
前記入力クロック信号と前記最初のサンプリング信号とに基づいて、それらの間の位相差を示すパルスを出力する第1論理回路と、
前記第1論理回路の出力パルスを積分する第1積分回路と、
前記入力クロック信号と前記最後のサンプリング信号とに基づいて、それらの間の位相差を示すパルスを出力する第2論理回路と、
前記第2論理回路の出力パルスを積分する第2積分回路と、
前記第1積分回路の出力信号と前記第2積分回路の出力信号の平均値を算出して、前記平均化信号として出力する平均化回路と
を備えることを特徴とする請求項3に記載の電気光学パネルのデータ線駆動装置。The averaged signal generating means includes
A first logic circuit for outputting a pulse indicating a phase difference between the input clock signal and the first sampling signal;
A first integrating circuit for integrating the output pulses of the first logic circuit;
A second logic circuit for outputting a pulse indicating a phase difference between the input clock signal and the last sampling signal;
A second integrating circuit for integrating the output pulses of the second logic circuit;
The electric circuit according to claim 3, further comprising: an averaging circuit that calculates an average value of the output signal of the first integration circuit and the output signal of the second integration circuit and outputs the average value as the average signal. Data line driving device for optical panel.
前記データ線信号生成手段は、
前記サンプリング手段から供給される画像データをラッチして点順次画像データに変換する第1ラッチ手段と、
前記点順次画像データを水平走査期間毎にラッチして線順次画像データに変換する第2ラッチ手段と、
前記線順次画像データをD/A変換して前記データ線信号を生成するとともに、対応するデータ線に各データ線信号を供給するD/A変換手段と
を有することを特徴とする請求項3に記載の電気光学パネルのデータ線駆動装置。The delayed image information is image data in a digital signal format,
The data line signal generating means includes:
First latch means for latching image data supplied from the sampling means and converting the image data into dot sequential image data;
Second latch means for latching the dot sequential image data for each horizontal scanning period and converting it into line sequential image data;
The D / A conversion means for D / A converting the line sequential image data to generate the data line signal and supplying each data line signal to a corresponding data line. A data line driving device of the electro-optical panel described.
請求項3乃至請求項9のうちいずれか1項に記載したデータ線駆動装置と、
前記各走査線を駆動する走査線駆動装置と
を備えたことを特徴とする電気光学装置。An electro-optical panel having a plurality of scanning lines, a plurality of data lines, a switching element disposed corresponding to an intersection of the scanning line and the data line, and a pixel electrode connected to the switching element;
A data line driving device according to any one of claims 3 to 9,
An electro-optical device comprising: a scanning line driving device that drives each of the scanning lines.
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