JP3751953B2 - Power supply device for driving display device, and display device - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、単純マトリクス型の液晶表示装置等の表示装置を低消費電力で駆動するのに適した駆動用電源装置、及びその電源装置を用いた表示装置に関する。
【０００２】
【従来の技術】
ドット表示を実現するための液晶表示装置として、互いに直交するように配置された多数のストライプ状の行電極（コモン電極）および列電極（セグメント電極）が設けられた単純マトリクス型液晶表示装置が多く用いられている。
【０００３】
その液晶表示装置は、各コモン電極に順次走査電圧を印加するとともに、コモン電極に対する電圧印加と同時に複数のセグメント電極に対して信号電圧を印加することによって、駆動される。
【０００４】
各液晶素子は、全ての行電極に対して１度ずつ電圧が印加し終わるまでの時間（１フレーム周期）における平均的な実効値電圧に応じた透過率に制御され、１フレーム周期毎に所望の画像を表示させることができる。
【０００５】
図１０は、液晶表示装置を駆動するための、従来の電源装置の構成を示す図である。図１０において、電源装置は、第１出力電圧Ｖ０（１５Ｖ）、第２出力電圧Ｖ１（１３．５Ｖ）、第３出力電圧Ｖ２（１２Ｖ）、第４出力電圧Ｖ３（３Ｖ）、第５出力電圧Ｖ４（１．５Ｖ）、第６電圧Ｖ５（０Ｖ；基準電圧；グランド電位）を、電源電圧Ｖｃｃ（３Ｖ）から生成して、液晶表示装置ＬＣＤに供給する。なお、本発明では、特に断らない場合には、各電圧は、グランド電位を基準とした電圧を言う。この液晶表示装置ＬＣＤは、表示パネル及び、コモン電極を順次走査するコモンドライバ、コモン電極の走査と同期してセグメント電極に信号電圧を印加するセグメントドライバを含んでいる。
【０００６】
チャージポンプ回路ＣＨＰ０は、電源電圧Ｖｃｃとクロック信号ｃｌｋが入力され、電源電圧Ｖｃｃを６倍に昇圧した出力電源電圧Ｖｏｕｔ０（１８Ｖ）を発生する。コンデンサＣ０は平滑用のコンデンサである。
【０００７】
この出力電源電圧Ｖｏｕｔ０を、電圧増幅器Ａ１に印加し、基準電圧Ｖｒｅｆ（２Ｖ）を所定ｎ倍（ｎ＝７．５）して第１基準電圧Ｖ０ｒ（１５Ｖ）を形成する。この第１基準電圧Ｖ０ｒを抵抗器Ｒ０〜Ｒ４で分圧して、第２基準電圧Ｖ１ｒ（１３．５Ｖ）、第３基準電圧Ｖ２ｒ（１２Ｖ）、第４基準電圧Ｖ３ｒ（３Ｖ）、第５基準電圧Ｖ４ｒ（１．５Ｖ）を形成する。
【０００８】
出力電源電圧Ｖｏｕｔ０を駆動電源とする第１バッファ回路Ｂ０〜第５バッファ回路Ｂ４に、第１基準電圧Ｖ０ｒ〜第５基準電圧Ｖ４ｒが入力され、同じ電圧値である第１出力電圧Ｖ０〜第５出力電圧Ｖ４が出力される。また、第６電圧Ｖ５は、グランド電位である。
【０００９】
これらの第１出力電圧Ｖ０〜第６電圧Ｖ５のうち、第１出力電圧Ｖ０、第２出力電圧Ｖ１、第５出力電圧Ｖ４、第６電圧Ｖ５が液晶表示装置のコモンドライバに供給される一方、第１出力電圧Ｖ０、第３出力電圧Ｖ２、第４出力電圧Ｖ３、第６電圧Ｖ５が液晶表示装置ＬＣＤのセグメントドライバに供給される。これらの電圧は、液晶表示装置ＬＣＤの交流化周期（以下、フレーム周期毎の場合を例にして説明する）に合わせて、選択されて用いられる。
【００１０】
図１１は、液晶駆動波形の例を示すものであり、コモン電極がｎ個、セグメント電極がｍ個の液晶表示パネルにおける、特定のコモン電極ＣＯＭｊ、セグメント電極ＳＥＧｋへの駆動電圧の印加状態を表している。
【００１１】
奇数フレームにおいては、コモン電極ＣＯＭ１〜ＣＯＭｎが走査されて順次１つのコモン電極ＣＯＭｊが選択され、選択されているコモン電極ＣＯＭｊには第１出力電圧Ｖ０が印加される。選択されていないコモン電極ＣＯＭ１〜ＣＯＭｎ（ただし、ＣＯＭｊは除く）には第５出力電圧Ｖ４が印加される。一方、セグメント電極ＳＥＧ１〜ＳＥＧｍには、選択されているコモン電極に対応した表示信号に応じて第４出力電圧Ｖ３あるいは第６電圧Ｖ５が印加される。
【００１２】
また、偶数フレームにおいては、コモン電極ＣＯＭ１〜ＣＯＭｎが走査されて順次選択され、選択されているコモン電極ＣＯＭｊには第６電圧Ｖ５が印加される。選択されていないコモン電極ＣＯＭ１〜ＣＯＭｎには第２出力電圧Ｖ１が印加される。一方、セグメント電極ＳＥＧ１〜ＳＥＧｍには、選択されているコモン電極に対応した表示信号に応じて第１出力電圧Ｖ０あるいは第３出力電圧Ｖ２が印加される。
【００１３】
このようにして交流化制御されつつ、表示信号に応じた画像が液晶表示装置ＬＣＤに表示される。
【００１４】
この場合、バッファ回路Ｂ０〜Ｂ４の動作電源は、出力電源電圧Ｖｏｕｔ０と第６電圧Ｖ５（グランド電位）との間の電圧を使用している。したがって、液晶表示装置ＬＣＤの駆動時に生じる消費電力Ｐは、液晶表示素子の充放電駆動等に伴う電流をＩｏｕｔとすると、Ｐ＝Ｖｏｕｔ０×Ｉｏｕｔとなる。即ち、チャージポンプ回路ＣＨＰ０での昇圧倍率（図１０の場合は、６倍）が高くなるにしたがって、消費電力は比例して増加してしまう。
【００１５】
また、交流化サイクルの１フレーム内でみれば、選択されていない液晶表示画素には、図１１からも明らかなように、昇圧倍率を高くする場合でも、必要な電圧振幅は第１出力電圧Ｖ０〜第３出力電圧Ｖ２あるいは第４出力電圧Ｖ３〜第６電圧Ｖ５のように小さい値で済む。このような液晶表示装置ＬＣＤの交流化駆動に着目して、１つの昇圧回路（チャージポンプ回路、コッククロフトウオルトン回路）の最終昇圧段の出力電源電圧の他に、その昇圧回路の中間昇圧段の電圧を出力電源電圧として取り出す。そして、最終昇圧段の出力電源電圧及び中間昇圧段の電圧を利用することにより、消費電力を減少するように構成したものも知られている（特許文献１、２参照）。
【００１６】
【特許文献１】
特開２００１−７５５３６号公報
【特許文献２】
特開２００１−４９７６号公報
【００１７】
【発明が解決しようとする課題】
しかし、従来の特許文献１，２のものでは、多段に直列接続された昇圧ユニットから昇圧回路が構成され、最終段の昇圧出力電圧とともに、その中間昇圧段の昇圧出力電圧を利用する。したがって、各々の昇圧出力電圧を表示駆動に必要な電圧値に適切に設定することが困難であり、また、予定された電圧値で出力することも困難である。また、その中間昇圧段に電流を吸収させる動作が適切に行えない恐れもある。
【００１８】
そこで、本発明は、交流化駆動されるマトリクス型液晶表示装置等の表示装置の駆動用電源装置において、その表示駆動に伴う消費電力を低減するとともに、表示動作を安定して行うことができる表示装置の駆動用電源装置、及びその電源装置を用いた表示装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
請求項１の表示装置の駆動用電源装置は、電源電圧Ｖｃｃより高い第１出力電源電圧Ｖｏｕｔ１に基づいて、この第１出力電源電圧Ｖｏｕｔ１より低く且つ順次低くなる、高電圧側の複数の出力電圧Ｖ０〜Ｖ２を発生するための複数のバッファ回路Ｂ０〜Ｂ２と、低電圧側の複数の出力電圧Ｖ３、Ｖ４を発生するための複数のバッファ回路Ｂ３、Ｂ４と、を有する表示装置の駆動用電源装置において、前記第１出力電源電圧Ｖｏｕｔ１を発生する第１電圧変換回路ＣＨＰ１と、前記電源電圧Ｖｃｃを昇圧して前記高電圧側の複数の出力電圧のうちの最も低い出力電圧Ｖ２より低く且つ前記低電圧側の複数の出力電圧のうちの最も高い出力電圧Ｖ３より高い所定の定電圧に定電圧制御される第２出力電源電圧Ｖｏｕｔ２を出力する第２電圧変換回路ＣＨＰ２と、前記電源電圧Ｖｃｃを昇圧して、前記高電圧側の複数の出力電圧のうちの最も低い出力電圧Ｖ２より低く前記低電圧側の複数の出力電圧のうちの最も高い出力電圧Ｖ３より高い第３出力電源電圧Ｖｏｕｔ３を出力する第３電圧変換回路ＣＨＰ３と、を備え、前記第１電圧変換回路ＣＨＰ１は、前記第２出力電源電圧Ｖｏｕｔ２を昇圧して前記第１出力電源電圧Ｖｏｕｔ１を出力するものであり、前記高電圧側の複数の出力電圧のうちの最も高い出力電圧Ｖ０を出力するバッファ回路Ｂ０は、前記第１出力電源電圧Ｖｏｕｔ１と前記第２出力電源電圧Ｖｏｕｔ２もしくは基準電圧Ｖｇｎｄとに基づいて動作し、前記高電圧側の他のバッファ回路Ｂ１、Ｂ２は、前記第１出力電源電圧Ｖｏｕｔ１もしくは前記高電圧側の複数の出力電圧のうちの最も高い出力電圧Ｖ０と前記第２出力電源電圧Ｖｏｕｔ２とに基づいて動作し、前記低電圧側のバッファ回路Ｂ３、Ｂ４は、前記第３出力電源電圧Ｖｏｕｔ３と前記基準電圧Ｖｇｎｄとに基づいて動作し、前記高電圧側の他のバッファ回路Ｂ１、Ｂ２から前記第２電圧変換回路ＣＨＰ２に流出する電流は、前記第１電圧変換回路ＣＨＰ１へ供給されることを特徴とする。
【００２０】
請求項２の表示装置の駆動用電源装置は、電源電圧Ｖｃｃより高い第１出力電源電圧Ｖｏｕｔ１を発生する第１電圧変換回路ＣＨＰ１と、前記第１出力電源電圧Ｖｏｕｔ１より低い第２出力電源電圧Ｖｏｕｔ２を発生する第２電圧変換回路ＣＨＰ２と、前記第２出力電源電圧Ｖｏｕｔ２よりも低い第３出力電源電圧Ｖｏｕｔ３を発生する第３電圧変換回路ＣＨＰ３と、これら第１出力電源電圧Ｖｏｕｔ１ないし第３出力電源電圧Ｖｏｕｔ３を用いてそれぞれ電圧値の異なる複数の出力電圧Ｖ０〜Ｖ４を発生する複数のバッファ回路Ｂ１〜Ｂ４と、を備え、前記第２電圧変換回路ＣＨＰ２は、入力電圧として入力される電源電圧Ｖｃｃを昇圧して所定の定電圧に定電圧制御される前記第２出力電源電圧Ｖｏｕｔ２を発生するものであり、前記第１電圧変換回路ＣＨＰ１は、前記第２出力電源電圧Ｖｏｕｔ２を入力電圧として入力し、その第２出力電源電圧Ｖｏｕｔ２を昇圧して前記第１出力電源電圧Ｖｏｕｔ１を出力するものであり、前記第３電圧変換回路ＣＨＰ３は、入力電圧として入力される前記電源電圧Ｖｃｃを昇圧して前記第３出力電源電圧Ｖｏｕｔ３を発生するものであり、前記複数の出力電圧Ｖ０〜Ｖ４の内の最も高い出力電圧Ｖ０を出力するための第１のバッファ回路Ｂ０は、前記第１出力電源電圧Ｖｏｕｔ１と前記第２出力電源電圧Ｖｏｕｔ２もしくは基準電圧Ｖｇｎｄとに基づいて動作し、前記複数の出力電圧Ｖ０〜Ｖ４の内の中間の出力電圧Ｖ１、Ｖ２を出力するための第２のバッファ回路Ｂ１、Ｂ２、Ｂ３の少なくとも１つは、前記第１出力電源電圧Ｖｏｕｔ１もしくは前記最も高い出力電圧Ｖ０と前記第２出力電源電圧Ｖｏｕｔ２とに基づいて動作し、前記複数の出力電圧Ｖ０〜Ｖ４の内の最も低い出力電圧Ｖ４を出力するための第３のバッファ回路Ｂ４は、前記第３出力電源電圧Ｖｏｕｔ３と基準電圧Ｖｇｎｄとに基づいて動作し、前記第２のバッファ回路Ｂ１、Ｂ２、Ｂ３の少なくとも１つから前記第２電圧変換回路ＣＨＰ２に流出する電流は、前記第１電圧変換回路ＣＨＰ１へ供給されることを特徴とする。
【００２１】
請求項３の表示装置の駆動用電源装置は、請求項１又は２記載の表示装置の駆動用電源装置において、前記第２電圧変換回路ＣＨＰ２は、最も高い出力電圧Ｖ０を出力するバッファ回路Ｂ０の出力電圧に応じた電圧を帰還電圧とし帰還し、前記帰還電圧が一定になるように、前記第２出力電源電圧Ｖｏｕｔ２を電圧制御することを特徴とする。
【００２２】
請求項４の表示装置の駆動用電源装置は、請求項１又は２記載の表示装置の駆動用電源装置において、前記第２電圧変換回路ＣＨＰ２は、前記第２出力電源電圧Ｖｏｕｔ２に応じた電圧を帰還電圧とし帰還し、前記帰還電圧が一定になるように、前記第２出力電源電圧Ｖｏｕｔ２を電圧制御することを特徴とする。
【００２３】
請求項５の表示装置の駆動用電源装置は、請求項１ないし４のいずれか１項に記載の表示装置の駆動用電源装置において、前記第１電圧変換回路ＣＨＰ１、前記第２電圧変換回路ＣＨＰ２及び第３電圧変換回路ＣＨＰ３は、それぞれ電源電圧Ｖｃｃを単位昇圧電圧とするチャージポンプ型電圧変換回路であることを特徴とする。
【００２４】
請求項６の表示装置の駆動用電源装置は、請求項５記載の表示装置の駆動用電源装置において、前記第２電圧変換回路ＣＨＰ２は、チャージポンプ動作のための複数のクロックを発生するクロック発生器ＣＧ２と、前記帰還電圧と参照電圧とを比較し比較出力を発生する比較器ＣＰとを含み、
前記クロック発生器ＣＧ２は、前記比較器ＣＰの比較出力に応じて動作状態または停止状態に制御されることを特徴とする。
【００２５】
請求項７の表示装置は、マトリックス型表示装置と、該表示装置のコモン側を駆動するコモンドライバと、前記表示装置のセグメント側を駆動するセグメントドライバとを備えた表示装置であって、前記コモンドライバ及び前記セグメントドライバの電源装置として請求項１ないし６のいずれか１項に記載の電源装置を用いたことを特徴とする。
【００２６】
【発明の実施の形態】
以下、本発明の液晶表示装置駆動用電源装置、及びその電源装置を用いた表示装置の実施の形態について、図を参照して説明する。
【００２７】
図１は、本発明の実施の形態に係る液晶表示装置駆動用電源装置の構成を示す図である。図２（ａ）〜（ｃ）は、本発明に用いる高電圧側のバッファ回路Ｂ０〜Ｂ２の構成を示す図であり、図３（ａ）、（ｂ）は、本発明に用いる低電圧側のバッファ回路Ｂ３、Ｂ４の構成を示す図である。また、図４〜図９は、本発明に用いる第１ないし第３電圧変換回路としての第１ないし第３チャージポンプ回路ＣＨＰ１〜ＣＨＰ３の構成図及びその動作説明図である。
【００２８】
図１において、電圧変換回路として、従来の図１０のチャージポンプ回路ＣＨＰ０とは異なり、第１チャージポンプ回路ＣＨＰ１、第２チャージポンプ回路ＣＨＰ２及び第３チャージポンプ回路ＣＨＰ３を設けている。また、第１ないし第５バッファ回路Ｂ０〜Ｂ４に供給される動作電圧が図１０と異なっている。その他の構成は、図１０と同様である。
【００２９】
第２チャージポンプ回路ＣＨＰ２は、電源電圧Ｖｃｃ（３Ｖ）が入力され、チャージポンプ動作と定電圧制御により、第３出力電圧Ｖ２（１２Ｖ）より低く第４出力電圧Ｖ３（３Ｖ）より高い所定の定電圧値である第２出力電源電圧Ｖｏｕｔ２（例、１０．５Ｖ）を出力する。このチャージポンプ動作のために、電源電圧Ｖｃｃとクロック信号ｃｌｋが入力される。電源電圧Ｖｃｃはクロックレベルともなる。また、定電圧制御のために、第１出力電圧Ｖ０（１５Ｖ）が入力され、第１出力電圧Ｖ０（１５Ｖ）が一定電圧値に維持されるように、第２出力電源電圧Ｖｏｕｔ２が制御される。この第２出力電源電圧Ｖｏｕｔ２は、Ｖｃｃ×４×ｋとなる（ただし、ｋは１．０より小さい任意の値であり、例えばＶｏｕｔ２＝が１０．５Ｖとなる値に設定される）。コンデンサＣ２は、平滑用のコンデンサである。
【００３０】
第１チャージポンプ回路ＣＨＰ１は、第２出力電源電圧Ｖｏｕｔ２が入力電圧として入力され、第２出力電源電圧Ｖｏｕｔ２をチャージポンプ動作により昇圧した第１出力電源電圧Ｖｏｕｔ１を出力する。この第１出力電源電圧Ｖｏｕｔ１は、第２出力電源電圧Ｖｏｕｔ２を入力電圧として、電源電圧Ｖｃｃの２倍分昇圧されるから、Ｖｏｕｔ２＋Ｖｃｃ×２となる。この第１出力電源電圧Ｖｏｕｔ１は、第１出力電圧Ｖ０（１５Ｖ）より高い値（例えば、１６．５Ｖ）になる。コンデンサＣ１は、平滑用のコンデンサである。
【００３１】
また、第３チャージポンプ回路ＣＨＰ３は、電源電圧Ｖｃｃ（３Ｖ）が入力され、第２出力電源電圧Ｖｏｕｔ２より低く第４出力電圧Ｖ３（３Ｖ）より高い値の第３出力電源電圧Ｖｏｕｔ３（６Ｖ）を出力する。コンデンサＣ３は、平滑用のコンデンサである。
【００３２】
第１バッファ回路Ｂ０は、その動作電源として、第１出力電源電圧Ｖｏｕｔ１と第２出力電源電圧Ｖｏｕｔ２もしくは第６電圧Ｖ５が用いられる。第２バッファ回路Ｂ１及び第３バッファ回路Ｂ２は、その動作電源として、第１出力電圧Ｖ０と第２出力電源電圧Ｖｏｕｔ２が用いられる。また、第４バッファ回路Ｂ３及び第５バッファ回路Ｂ４は、その動作電源として、第３出力電源電圧Ｖｏｕｔ３と第６電圧Ｖ５とが用いられる。
【００３３】
これらバッファ回路Ｂ０〜Ｂ４に供給される動作電源は、交流化サイクルのいずれにおいても、必要な電圧振幅（Ｖ０〜Ｖ２あるいはＶ３〜Ｖ５）を十分にカバーしているから、その動作に何らの支障もない。また、それらの動作電圧は、第１チャージポンプ回路ＣＨＰ１、第２チャージポンプ回路ＣＨ２、第３チャージポンプ回路ＣＨ３により、それぞれ供給されるから、バッファ回路Ｂ０〜Ｂ４の動作が安定して行える。
【００３４】
図２（ａ）は、第１バッファ回路Ｂ０の構成を示す図である。第１バッファ回路Ｂ０は、第１出力電源電圧Ｖｏｕｔ１と第１出力電圧Ｖ０間にＰ型の第１ＭＯＳトランジスタＱ１１を設けるとともに、第１出力電圧Ｖ０とグランド（第６電圧Ｖ５）間に微弱な電流（例えば、１μＡ程度）の電流を流す定電流源Ｉ１１を設けている。この定電流源Ｉ１１は、バッファ回路動作を安定させるためのものであり、他のバッファ回路において用いられる定電流源も同様である。
【００３５】
そして、第１基準電圧Ｖ０ｒと第１出力電圧Ｖ０を入力し、第１ＭＯＳトランジスタＱ１１への制御信号を出力する第１演算増幅器（以下、オペアンプ）ＯＰ１１を有している。この第１バッファ回路Ｂ０からは第１ＭＯＳトランジスタＱ１１を介して電流が流出する。第１出力電圧Ｖ０が第１基準電圧Ｖ０ｒに等しくなるように、第１ＭＯＳトランジスタＱ１１が制御される。なお、定電流源Ｉ１１を第１出力電圧Ｖ０と第２出力電源電圧Ｖｏｕｔ２との間に設けるようにしてもよい。
【００３６】
図２（ｂ）は、第２バッファ回路Ｂ１の構成を示す図である。第２バッファ回路Ｂ１は、第１出力電圧Ｖ０と第２出力電源電圧Ｖｏｕｔ２間に、Ｐ型の第２ＭＯＳトランジスタＱ１２及びＮ型の第３トランジスタＱ１３を直列に接続し、その直列接続点から第２出力電圧Ｖ１を出力する。Ｉ１２、Ｉ１３は、定電流源である。第２基準電圧Ｖ１ｒと第２出力電圧Ｖ１を入力し、第２ＭＯＳトランジスタＱ１２への制御信号を出力する第２オペアンプＯＰ１３と、第２基準電圧Ｖ１ｒと第２出力電圧Ｖ１を入力し、第３ＭＯＳトランジスタＱ１３への制御信号を出力する第３オペアンプＯＰ１３とを有している。この第２バッファ回路Ｂ１からは第２ＭＯＳトランジスタＱ１２を介して電流が流出し、また第３ＭＯＳトランジスタＱ１３を介して電流が流入する。第２出力電圧Ｖ１が第２基準電圧Ｖ１ｒに等しくなるように、第２、第３ＭＯＳトランジスタＱ１２、Ｑ１３が制御される。
【００３７】
図２（ｃ）は、第３バッファ回路Ｂ２の構成を示す図である。第３バッファ回路Ｂ２は、第３出力電圧Ｖ２と第２出力電源電圧Ｖｏｕｔ２間にＮ型の第４ＭＯＳトランジスタＱ１４を設けている。Ｉ１４は、定電流源である。第３基準電圧Ｖ２ｒと第３出力電圧Ｖ２を入力し、第４ＭＯＳトランジスタＱ１４への制御信号を出力する第４オペアンプＯＰ１４を有している。この第３バッファ回路Ｂ２からは第４ＭＯＳトランジスタＱ１４を介して電流が流出する。第３出力電圧Ｖ２が第３基準電圧Ｖ２ｒに等しくなるように、第４ＭＯＳトランジスタＱ１４が制御される。
【００３８】
図３（ａ）は、第４バッファ回路Ｂ３の構成を示す図である。第４バッファ回路Ｂ３は、第３出力電源電圧Ｖｏｕｔ３と第４出力電圧Ｖ３間にＰ型の第５ＭＯＳトランジスタＱ１５を設けている。Ｉ１５は、定電流源である。そして、第４基準電圧Ｖ３ｒと第４出力電圧Ｖ３を入力し、第５ＭＯＳトランジスタＱ１５への制御信号を出力する第５オペアンプＯＰ１５を有している。この第４バッファ回路Ｂ３からは第５ＭＯＳトランジスタＱ１５を介して電流が流出する。第４出力電圧Ｖ３が第４基準電圧Ｖ３ｒに等しくなるように、第５ＭＯＳトランジスタＱ１５が制御される。
【００３９】
図３（ｂ）は、第５バッファ回路Ｂ４の構成を示す図である。第５バッファ回路Ｂ４は、第３出力電源電圧Ｖｏｕｔ３と第６電圧Ｖ５（グランド電位）との間に、Ｐ型の第６ＭＯＳトランジスタＱ１６及びＮ型の第７トランジスタＱ１７を直列に接続し、その直列接続点から第５出力電圧Ｖ４を出力する。Ｉ１６、Ｉ１７は、定電流源である。第５基準電圧Ｖ４ｒと第５出力電圧Ｖ４を入力し、第６ＭＯＳトランジスタＱ１６への制御信号を出力する第６オペアンプＯＰ１６と、第５基準電圧Ｖ４ｒと第５出力電圧Ｖ４を入力し、第７ＭＯＳトランジスタＱ１７への制御信号を出力する第７オペアンプＯＰ１７とを有している。この第５バッファ回路Ｂ４からは第６ＭＯＳトランジスタＱ１６を介して電流が流出し、また第７ＭＯＳトランジスタＱ１７を介して電流が流入する。第５出力電圧Ｖ４が第５基準電圧Ｖ４ｒに等しくなるように、第６、第７ＭＯＳトランジスタＱ１６、Ｑ１７が制御される。
【００４０】
図４及び図５は、第１チャージポンプ回路ＣＨＰ１の構成図及びその動作説明図である。図４において、Ｐ型ＭＯＳトランジスタＱ２１〜Ｑ２３が直列に接続され、その入力側に第２出力電源電圧Ｖｏｕｔ２が供給される。これら、ＭＯＳトランジスタＱ２１〜Ｑ２３の入力端側に、コンデンサＣ２１〜Ｃ２３の一端が接続される。コンデンサＣ２１の他端は、グランドに接続され、コンデンサＣ２２、Ｃ２３の他端には二相クロックφ３、φ４が供給される。そして、その出力側から第１出力電源電圧Ｖｏｕｔ１が出力され、また、第１出力電流Ｉｏｕｔ１が出力される。
【００４１】
クロック発生器ＣＧ１は、クロック信号ｃｌｋと、電源電圧Ｖｃｃと、第１出力電源電圧Ｖｏｕｔ１が入力され、図５に示されるような同期している第１〜第４クロックφ１〜φ４を出力する。第１クロックφ１と第２クロックφ２は、相補型の二相クロックであり、グランド電位Ｖｇｎｄと第１出力電源電圧Ｖｏｕｔ１との間で変化する。この第１クロックφ１は、奇数番目のＭＯＳトランジスタＱ２１、Ｑ２３のゲートに供給され、第２クロックφ２は、偶数番目のＭＯＳトランジスタＱ２２のゲートに供給され、それらのオン・オフを制御する。
【００４２】
また、第３クロックφ３と第４クロックφ４は、やはり相補型の二相クロックであり、グランド電位Ｖｇｎｄと電源電圧Ｖｃｃとの間で変化する。第３クロックφ３が、偶数番目のコンデンサＣ２２の他端に供給され、第４クロックφ４が、奇数番目のコンデンサＣ２３の他端に供給される。この第３、第４クロックφ３、φ４の振幅（Ｖｃｃ−Ｖｇｎｄ）が、各チャージポンプユニットの昇圧電圧となる。
【００４３】
この第１チャージポンプ回路ＣＨＰ１では、第２出力電源電圧Ｖｏｕｔ２が入力電圧として供給され、２段階だけチャージポンプ昇圧される。従って、この第１出力電源電圧Ｖｏｕｔ１は、Ｖｏｕｔ２＋Ｖｃｃ×２となる。
【００４４】
図６及び図７は、第２チャージポンプ回路ＣＨＰ２の構成図及びその動作説明図である。図６において、Ｐ型ＭＯＳトランジスタＱ３１〜Ｑ３４が直列に接続され、その入力側に電源電圧Ｖｃｃが供給される。これら、ＭＯＳトランジスタＱ３１〜Ｑ３４の入力端側に、コンデンサＣ３１〜Ｃ３４の一端が接続される。コンデンサＣ３１の他端は、グランドに接続され、コンデンサＣ３２〜Ｃ３４の他端には二相クロックφ３、φ４が供給される。
【００４５】
この第２チャージポンプ回路ＣＨＰ２の第２出力電源電圧Ｖｏｕｔ２は、第２バッファＢ１、第３バッファＢ２などの動作電源電圧として供給されるとともに、第１チャージポンプ回路ＣＨＰ１の入力電圧としても供給される。
【００４６】
クロック発生器ＣＧ２は、クロック信号ｃｌｋと、昇圧ステップ幅を決めるための電源電圧Ｖｃｃと、第２出力電源電圧Ｖｏｕｔ２が入力され、図７に示されるような同期している第１〜第４クロックφ１〜φ４を出力する。第１クロックφ１と第２クロックφ２は、相補型の二相クロックであり、グランド電位Ｖｇｎｄと第２出力電源電圧Ｖｏｕｔ２との間で変化する。この第１クロックφ１は、奇数番目のＭＯＳトランジスタＱ３１、Ｑ３３のゲートに供給され、第２クロックφ２は、偶数番目のＭＯＳトランジスタＱ３２、Ｑ３４のゲートに供給され、それらのオン・オフを制御する。
【００４７】
また、第３クロックφ３と第４クロックφ４は、やはり相補型の二相クロックであり、グランド電位Ｖｇｎｄと電源電圧Ｖｃｃとの間で変化する。第３クロックφ３が、偶数番目のコンデンサＣ３２、Ｃ３４の他端に供給され、第４クロックφ４が、奇数番目のコンデンサＣ３３の他端に供給される。この第３、第４クロックφ３、φ４の振幅（Ｖｃｃ−Ｖｇｎｄ）が、各チャージポンプユニットの昇圧電圧となる。
【００４８】
この第２チャージポンプ回路ＣＨＰ２の第２出力電源電圧Ｖｏｕｔ２は、第２バッファＢ１、第３バッファＢ２などの動作電源電圧として供給される一方、第２バッファＢ１、第３バッファＢ２などから第２出力電流Ｉｏｕｔ２が入力（流入）する。その第２出力電流Ｉｏｕｔ２のほとんどすべてが第１チャージポンプ回路ＣＨＰ１の入力電流Ｉｉｎ１として出力（流出）される（Ｉｏｕｔ２＝Ｉｉｎ１）。
【００４９】
即ち、第２チャージポンプ回路ＣＨＰ２は、起動時を除いて通常動作状態では、第２出力電源電圧Ｖｏｕｔ２を基準の電圧として、第１チャージポンプ回路ＣＨＰ１や、第２バッファＢ１、第３バッファＢ２などに出力するだけで、電流の入出力はほとんどない。従って、チャージポンプ動作に伴う損失がほとんど発生しない。
【００５０】
この第２チャージポンプ回路ＣＨＰ２では、定電圧制御動作が行われる。第１出力電圧Ｖ０が帰還電圧として入力され、その第１出力電圧Ｖ０を抵抗Ｒ２１、Ｒ２２で分圧して検出電圧Ｖｄを形成する。一方、参照電圧源Ｂからの参照電圧Ｖｂｇを、例えば、バンドギャップ型定電圧回路を用いて形成する。比較器ＣＰで、検出電圧Ｖｄと参照電圧Ｖｂｇとを比較し、その比較出力をクロック発生器ＣＧ２に供給する。クロック発生器ＣＧ２は、比較器ＣＰからの比較出力でクロック発生状態または停止状態が制御される。
【００５１】
このクロック発生器ＣＧ２のクロック発生または停止の制御により、第２出力電源電圧Ｖｏｕｔ２、第１出力電源電圧Ｖｏｕｔ１、さらに最終的に第１出力電圧Ｖ０が所定電圧値（１５Ｖ）に定電圧制御される。このように、定電圧制御動作のために第１出力電圧Ｖ０を帰還しているから、実際にバッファＢ０に出力されている電圧を正確に所定値に制御できる。
【００５２】
図８及び図９は、チャージポンプ回路ＣＨＰ３の構成図及びその動作説明図である。図８において、Ｐ型ＭＯＳトランジスタＱ４１、Ｑ４２が直列に接続され、その入力側に電源電圧Ｖｃｃが供給される。これら、ＭＯＳトランジスタＱ４１、Ｑ４２の入力端側に、コンデンサＣ４１、Ｃ４２の一端が接続される。コンデンサＣ４１の他端は、グランドに接続され、コンデンサＣ４２の他端には二相クロックφ３が供給される。そして、その出力側から第３出力電源電圧Ｖｏｕｔ３が出力され、また、第３出力電流Ｉｏｕｔ３が出力される。
【００５３】
クロック発生器ＣＧ３は、クロック信号ｃｌｋと、電源電圧Ｖｃｃと、第３出力電源電圧Ｖｏｕｔ３が入力され、図９に示されるような同期している第１〜第４クロックφ１〜φ４を出力する。なお、昇圧ユニットが２段なので、第４クロックφ４は、使用されない。第１クロックφ１と第２クロックφ２は、相補型の二相クロックであり、グランド電位Ｖｇｎｄと第３出力電源電圧Ｖｏｕｔ３との間で変化する。この第１クロックφ１は、奇数番目のＭＯＳトランジスタＱ４１のゲートに供給され、第２クロックφ２は、偶数番目のＭＯＳトランジスタＱ４２のゲートに供給され、それらのオン・オフを制御する。
【００５４】
また、第３クロックφ３と第４クロックφ４は、やはり相補型の二相クロックであり、グランド電位Ｖｇｎｄと電源電圧Ｖｃｃとの間で変化する。第３クロックφ３が、偶数番目のコンデンサＣ４２の他端に供給される。この第３、第４クロックφ３、φ４の振幅（Ｖｃｃ−Ｖｇｎｄ）が、各チャージポンプユニットでの昇圧電圧となる。
【００５５】
以上のように構成される本発明の液晶表示装置の駆動用電源装置の動作を、図１１をも参照して説明する。
【００５６】
奇数フレームにおいては、走査時に、選択されているコモン電極ＣＯＭｊには第１出力電圧Ｖ０が印加され、選択されていないコモン電極ＣＯＭ１〜ＣＯＭｎ（ただし、ＣＯＭｊは除く）には第５出力電圧Ｖ４が印加される。一方、セグメント電極ＳＥＧ１〜ＳＥＧｍには、選択されているコモン電極に対応した表示信号に応じて第４出力電圧Ｖ３あるいは第６電圧Ｖ５が印加される。
【００５７】
コモン電極ＣＯＭｊとセグメント電極ＳＥＧｋとにより選択されている液晶表示画素には、第１出力電圧Ｖ０と第４出力電圧Ｖ３あるいは第６電圧Ｖ５間の大きな電圧が印加される。しかし、選択されていない液晶表示画素には、第５出力電圧Ｖ４と第４出力電圧Ｖ３あるいは第６電圧Ｖ５間の小さな電圧が印加される。この選択されていない液晶表示画素の数は、通常、選択されている液晶表示画素の数よりも著しく多い。液晶表示画素は、コンデンサ負荷と見なせるから、その充放電に伴う電力消費が発生する。
【００５８】
本発明では、第４出力電圧Ｖ３、第５出力電圧Ｖ４を発生する第４バッファ回路Ｂ３、第５バッファ回路Ｂ４の動作電源に、第３チャージポンプ回路ＣＨＰ３で発生させた第３出力電源電圧Ｖｏｕｔ３を用いている。この第３出力電源電圧Ｖｏｕｔ３は、第４バッファ回路Ｂ３、第５バッファ回路Ｂ４の動作に必要とする電圧よりは十分に大きく、かつ従来の第１出力電源電圧Ｖｏｕｔ１に比べれば遙かに小さい。
【００５９】
即ち、電力消費は、印加される電圧Ｖｏｕｔ３と各バッファ回路に流れる電流との積による。この流れる電流は、印加される電圧が従来のように第１出力電源電圧Ｖｏｕｔ１でも、本発明のように第３出力電源電圧Ｖｏｕｔ３でも同じである。つまり、液晶表示画素のコンデンサ負荷がある極性の所定電圧の充電状態から放電され、逆の極性の所定の電圧に充電されるまで流れる。したがって、昇圧回路が従来に比べて増加するものの、電力消費は、印加される電圧がより低い第３出力電源電圧Ｖｏｕｔ３であるため、従来に比べて低減される。また、オペアンプＯＰ１５、ＯＰ１６、ＯＰ１７や、定電流源Ｉ１５、Ｉ１６、Ｉ１７等は、より低い第３出力電源電圧Ｖｏｕｔ３で動作するため、それらによる電力消費も小さくなる。
【００６０】
偶数フレームにおいては、走査時に、選択されているコモン電極ＣＯＭｊには第６電圧Ｖ５が印加され、選択されていないコモン電極ＣＯＭ１〜ＣＯＭｎ（ただし、ＣＯＭｊは除く）には第２出力電圧Ｖ１が印加される。一方、セグメント電極ＳＥＧ１〜ＳＥＧｍには、選択されているコモン電極に対応した表示信号に応じて第１出力電圧Ｖ０あるいは第３出力電圧Ｖ２が印加される。
【００６１】
コモン電極ＣＯＭｊとセグメント電極ＳＥＧｋとにより選択されている液晶表示画素には、第６電圧Ｖ５と第１出力電圧Ｖ０あるいは第３出力電圧Ｖ２間の大きな電圧が印加される。しかし、選択されていない液晶表示画素には、第２出力電圧Ｖ１と第１出力電圧Ｖ０あるいは第３出力電圧Ｖ２間の小さな電圧が印加される。この場合にも、液晶表示画素のコンデンサ負荷への充放電に伴う電力消費が発生する。
【００６２】
本発明では、第１出力電圧Ｖ０を発生する第１バッファ回路Ｂ０の動作電源として、第１チャージポンプ回路ＣＨＰ１において、第２出力電源電圧Ｖｏｕｔ２からＶｃｃ×２だけ昇圧させた第１出力電源電圧Ｖｏｕｔ１を用いている。また、第２出力電圧Ｖ１、第３出力電圧Ｖ２を発生する第２バッファ回路Ｂ１、第３バッファ回路Ｂ２の動作電源に、高電圧側電圧として第１出力電圧Ｖ０を用い、低電圧側電圧として第２チャージポンプ回路ＣＨＰ２で発生させた第２出力電源電圧Ｖｏｕｔ２を用いている。
【００６３】
この第１出力電源電圧Ｖｏｕｔ１と第２出力電源電圧Ｖｏｕｔ２との差電圧は電源電圧Ｖｃｃの２倍（Ｖｃｃ×２）であり、この差電圧Ｖｃｃ×２の範囲内に第１バッファＢ０、第２バッファ回路Ｂ１、第３バッファ回路Ｂ２の動作に必要とする電圧が十分に含まれている。
【００６４】
この場合の電力消費は、まず、印加される第１出力電源電圧Ｖｏｕｔ１と第２出力電源電圧Ｖｏｕｔ２間の電圧と、その間を流れる電流との積による。この電流は、印加される電圧が、従来のように第１出力電源電圧Ｖｏｕｔ１の電圧であっても、本発明のように第１出力電圧Ｖ０と第２出力電源電圧Ｖｏｕｔ２間の差電圧であっても、同じである。この電流がやはり、液晶表示画素のコンデンサ負荷がある極性の所定電圧の充電状態から放電され、逆の極性の所定の電圧に充電されるまで流れる。
【００６５】
したがって、電力消費は、奇数フレームと偶数フレームとで同じであり、第１出力電源電圧Ｖｏｕｔ１あるいは第３出力電源電圧Ｖｏｕｔ３から流出する電流をＩｏｕｔとすると、Ｉｏｕｔ×Ｖｃｃ×２、となる。この本発明の電力消費は、従来に比べて著しく低減される。
【００６６】
さらに、液晶表示画素のコンデンサ負荷を充電及び放電する際に流れる電流は、第２チャージポンプ回路ＣＨＰ２の出力側に設けられているコンデンサＣ２に流入する流入電流Ｉｏｕｔ２になる。コンデンサＣ２に流入する電流Ｉｏｕｔ２は、第１チャージポンプ回路ＣＨＰ１への流入電流Ｉｉｎ１になる（Ｉｏｕｔ２＝Ｉｉｎ１）。
【００６７】
従って、第２チャージポンプ回路ＣＨＰ２は、起動時を除いて通常動作状態では、第２出力電源電圧Ｖｏｕｔ２を基準の電圧として、第１チャージポンプ回路ＣＨＰ１や、第２バッファＢ１、第３バッファＢ２などに出力するだけである。即ち、第２チャージポンプ回路ＣＨＰ２は、電流の入出力がほとんどない。従って、チャージポンプ動作に伴う損失がほとんど発生しない。
【００６８】
このように第２チャージポンプ回路ＣＨＰ２の出力側に流入する電流が、第１チャージポンプ回路ＣＨＰ１への流入電流になるから、本発明ではさらに有効に消費電力を低減することができる。
【００６９】
なお、電圧増幅器Ａ１や分圧抵抗器Ｒ０〜Ｒ４等での電力消費は、従来のものと同様である。
【００７０】
以上のように本発明においては、従来のものとは明確に異なる特有の電源回路構成とすることにより、全体としての消費電力を従来のものに比して著しく低減することができる。
【００７１】
また、以上の説明では、第２バッファ回路Ｂ１及び第３バッファ回路Ｂ２の高電圧側の電圧として第１出力電圧Ｖ０を使用しているが、これに代えて第１出力電源電圧Ｖｏｕｔ１を使用しても良い。この場合には、図１において、破線で示すような接続構成に変更することになる。
【００７２】
また、第２チャージポンプ回路ＣＨＰ２での定電圧制御のために帰還される帰還電圧として第１出力電圧Ｖ０を用いたが、この帰還電圧として、第２出力電源電圧Ｖｏｕｔ２または第１出力電源電圧Ｖｏｕｔ１を使用しても良い。
【００７３】
また、本発明では、第１出力電圧Ｖ０〜第５出力電圧Ｖ４、基準電圧（第６電圧Ｖ５）を用いた例のみを説明したが、必要に応じて電圧レベルを増減してもよい。また、液晶表示装置について説明したが、他のマトリクス型表示装置の電源として使用しても良い。
【００７４】
なお、本発明は、特許請求の範囲に記載された他、さらに次のように種々の形態で実施することができる。即ち、
【００７５】
液晶表示装置駆動用電源装置は、電源電圧Ｖｃｃより高い第１出力電源電圧Ｖｏｕｔ１を発生する第１電圧変換回路ＣＨＰ１と、前記第１出力電源電圧Ｖｏｕｔ１に基づいて、この第１出力電源電圧Ｖｏｕｔ１より小さく、且つ順次小さくなる第１基準電圧Ｖ０ｒ、第２基準電圧Ｖ１ｒ、第３基準電圧Ｖ２ｒ、第４基準電圧Ｖ３ｒ、第５基準電圧Ｖ４ｒ、第６電圧Ｖ５を発生する基準電圧発生回路と、前記第１基準電圧Ｖ０ｒが入力され、第１出力電圧Ｖ０を出力する第１バッファ回路Ｂ０と、前記第２基準電圧Ｖ１ｒが入力され、第２出力電圧Ｖ１を出力する第２バッファ回路Ｂ１と、前記第３基準電圧Ｖ２ｒが入力され、第３出力電圧Ｖ２を出力する第３バッファ回路Ｂ２と、前記第４基準電圧Ｖ３ｒが入力され、第４出力電圧Ｖ３を出力する第４バッファ回路Ｂ３と、前記第５基準電圧Ｖ４ｒが入力され、第５出力電圧Ｖ４を出力する第５バッファ回路Ｂ４と、を有する液晶表示装置駆動用電源装置において、前記電源電圧Ｖｃｃを昇圧して前記第３出力電圧Ｖ２より低く前記第４出力電圧Ｖ３より高い電圧値に定電圧制御される第２出力電源電圧Ｖｏｕｔ２を出力する第２電圧変換回路ＣＨＰ２と、前記電源電圧Ｖｃｃを昇圧して、前記第３出力電圧Ｖ２より低く前記第４出力電圧Ｖ３より高い第３出力電源電圧Ｖｏｕｔ３を出力する第３電圧変換回路ＣＨＰ３とを備え、
前記第１電圧変換回路ＣＨＰ１は、前記第２出力電源電圧Ｖｏｕｔ２が入力電圧として入力され、前記電源電圧Ｖｃｃを昇圧単位として昇圧した前記第１出力電源電圧Ｖｏｕｔ１を出力するものであり、
前記第１バッファ回路Ｂ０は、前記第１出力電源電圧Ｖｏｕｔ１に基づいて動作し、前記第２バッファ回路Ｂ１は、前記第１出力電源電圧Ｖｏｕｔ１もしくは前記第１出力電圧Ｖ０と前記第２出力電源電圧Ｖｏｕｔ２ととに基づいて動作し、前記第３バッファ回路Ｂ２は、前記第２出力電源電圧Ｖｏｕｔ２に基づいて動作し、前記第４バッファ回路Ｂ３は、前記第３出力電源電圧Ｖｏｕｔ３を動作電源とし、前記第５バッファ回路Ｂ４は、前記第３出力電源電圧Ｖｏｕｔ３と前記第６電圧Ｖ５とを動作電源とする。
【００７６】
また、第１バッファ回路Ｂ０は、第１出力電源電圧Ｖｏｕｔ１と第１出力電圧Ｖ０間に第１ＭＯＳトランジスタＱ１１を設けるとともに、第１基準電圧Ｖ０ｒと第１出力電圧Ｖ０を入力し、第１ＭＯＳトランジスタへの制御信号を出力する第１オペアンプＯＰ１１を有する。
【００７７】
また、第２バッファ回路Ｂ１は、第１出力電源電圧Ｖｏｕｔ１もしくは第１出力電圧Ｖ０と第２出力電源電圧Ｖｏｕｔ２間に、第２ＭＯＳトランジスタＱ１２及び第３トランジスタＱ１３を直列に接続し、その直列接続点から第２出力電圧Ｖ１を出力するとともに、第２基準電圧Ｖ１ｒと第２出力電圧Ｖ１を入力し、第２ＭＯＳトランジスタＱ１２への制御信号を出力する第２オペアンプＯＰ１２と、第２基準電圧Ｖ１ｒと第２出力電圧Ｖ１を入力し、第３ＭＯＳトランジスタＱ１３への制御信号を出力する第３オペアンプＯＰ１３とを有する。
【００７８】
また、第３バッファ回路Ｂ２は、第３出力電圧Ｖ２と第２出力電源電圧Ｖｏｕｔ２間に第４ＭＯＳトランジスタＱ１４を設けるとともに、第３基準電圧Ｖ２ｒと第３出力電圧Ｖ２を入力し、第４ＭＯＳトランジスタＱ１４への制御信号を出力する第４オペアンプＯＰ１４を有する。
【００７９】
また、第４バッファ回路Ｂ３は、第３出力電源電圧Ｖｏｕｔ３と第４出力電圧Ｖ３間に第５ＭＯＳトランジスタＱ１５を設けるとともに、第４基準電圧Ｖ３ｒと第４出力電圧Ｖ３を入力し、第５ＭＯＳトランジスタＱ１５への制御信号を出力する第５オペアンプＯＰ１５を有する。
【００８０】
また、第５バッファ回路Ｂ４は、第３出力電源電圧Ｖｏｕｔ３と第６電圧Ｖ５間に、第６ＭＯＳトランジスタＱ１６及び第７トランジスタＱ１７を直列に接続し、その直列接続点から第５出力電圧Ｖ４を出力するとともに、第５基準電圧Ｖ４ｒと第５出力電圧Ｖ４を入力し、第６ＭＯＳトランジスタＱ１６への制御信号を出力する第６オペアンプＯＰ１６と、第５基準電圧Ｖ４ｒと第５出力電圧Ｖ４を入力し、第７ＭＯＳトランジスタＱ１７への制御信号を出力する第７オペアンプＯＰ１７とを有する。
【００８１】
【発明の効果】
本発明によれば、交流化駆動されるマトリクス型液晶表示装置駆動用電源装置において、第１電圧変換回路とともに、第２電圧変換回路及び第３電圧変換回路を設ける。そして、各種の電圧を出力する複数のバッファ回路の動作電圧を、交流化サイクルに必要な電圧振幅範囲を高電圧側及び低電圧側に、適合させる。これにより、その表示駆動に伴う消費電力を低減するとともに、表示動作を安定して行うことができる。
【００８２】
第２電圧変換回路（第２チャージポンプ回路）の出力電圧を、第１電圧変換回路（第１チャージポンプ回路）の入力電圧として供給し、その第１電圧変換回路では高電圧側のバッファ回路の動作に必要な電圧振幅を賄えるだけの昇圧を行う。そして、高電圧側のバッファ回路から第２電圧変換回路に流出する電流を、第１電圧変換回路へ供給する。これにより、第２電圧変換回路での損失はほとんど発生しないから、さらに有効に消費電力を低減することができる。
【００８３】
また、第２電圧変換回路（第２チャージポンプ回路）で、所定の電圧値に定電圧制御するから、バッファ回路の動作に必要な電圧を適切に発生することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る液晶表示装置駆動用電源装置の構成図。
【図２】本発明に用いる第１〜第３バッファ回路Ｂ０〜Ｂ２の構成図。
【図３】本発明に用いる第４、第５バッファ回路Ｂ３、Ｂ４の構成図。
【図４】本発明に用いる第１チャージポンプ回路ＣＨＰ１の構成図。
【図５】第１チャージポンプ回路ＣＨＰ１の動作説明図。
【図６】本発明に用いる第２チャージポンプ回路ＣＨＰ２の構成図。
【図７】第２チャージポンプ回路ＣＨＰ２の動作説明図。
【図８】本発明に用いる第３チャージポンプ回路ＣＨＰ３の構成図。
【図９】第３チャージポンプ回路ＣＨＰ３の動作説明図。
【図１０】従来の液晶表示装置駆動用電源装置の構成図。
【図１１】液晶駆動波形の例を示す図。
【符号の説明】
ＬＣＤ 液晶表示装置
ＣＨＰ１ 第１チャージポンプ回路
ＣＨＰ２ 第２チャージポンプ回路
ＣＨＰ３ 第３チャージポンプ回路
Ｃ１、Ｃ２、Ｃ３ 平滑コンデンサ
Ａ１ 電圧増幅器
Ｒ０〜Ｒ４、Ｒ２１、Ｒ２２ 分圧抵抗器
Ｂ０〜Ｂ４ バッファ回路
Ｖｃｃ 電源電圧
ｃｌｋ クロック信号
Ｖｏｕｔ１〜Ｖｏｕｔ３ 第１〜第３出力電源電圧
Ｖ０ｒ〜Ｖ４ｒ 第１〜第５基準電圧
Ｖ０〜Ｖ５ 第１〜第５出力電圧
ＯＰ１１〜ＯＰ１７ 第１〜第７オペアンプ
Ｑ１１〜Ｑ４２ ＭＯＳトランジスタ
Ｉ１〜Ｉ１７ 定電流源
ＣＧ１〜ＣＧ３ クロック発生器
φ１〜φ４ クロック
ＣＰ 比較器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a drive power supply device suitable for driving a display device such as a simple matrix liquid crystal display device with low power consumption, and a display device using the power supply device.
[0002]
[Prior art]
As a liquid crystal display device for realizing dot display, there are many simple matrix liquid crystal display devices provided with a large number of striped row electrodes (common electrodes) and column electrodes (segment electrodes) arranged so as to be orthogonal to each other. It is used.
[0003]
The liquid crystal display device is driven by sequentially applying a scanning voltage to each common electrode and applying a signal voltage to a plurality of segment electrodes simultaneously with the voltage application to the common electrode.
[0004]
Each liquid crystal element is controlled to have a transmittance according to an average effective value voltage in a time (one frame period) until voltage is applied once to all the row electrodes, and is desired for each frame period. Images can be displayed.
[0005]
FIG. 10 is a diagram showing a configuration of a conventional power supply device for driving a liquid crystal display device. In FIG. 10, the power supply device includes a first output voltage V0 (15V), a second output voltage V1 (13.5V), a third output voltage V2 (12V), a fourth output voltage V3 (3V), and a fifth output voltage. V4 (1.5 V) and sixth voltage V5 (0 V; reference voltage; ground potential) are generated from the power supply voltage Vcc (3 V) and supplied to the liquid crystal display LCD. In the present invention, unless otherwise specified, each voltage refers to a voltage based on the ground potential. The liquid crystal display device LCD includes a display panel, a common driver that sequentially scans the common electrodes, and a segment driver that applies a signal voltage to the segment electrodes in synchronization with the scanning of the common electrodes.
[0006]
The charge pump circuit CHP0 receives the power supply voltage Vcc and the clock signal clk, and generates an output power supply voltage Vout0 (18V) obtained by boosting the power supply voltage Vcc by six times. The capacitor C0 is a smoothing capacitor.
[0007]
The output power supply voltage Vout0 is applied to the voltage amplifier A1, and the reference voltage Vref (2V) is multiplied by a predetermined n (n = 7.5) to form a first reference voltage V0r (15V). The first reference voltage V0r is divided by resistors R0 to R4, the second reference voltage V1r (13.5V), the third reference voltage V2r (12V), the fourth reference voltage V3r (3V), and the fifth reference voltage. V4r (1.5V) is formed.
[0008]
The first reference voltage V0r to the fifth reference voltage V4r are input to the first buffer circuit B0 to the fifth buffer circuit B4 that use the output power supply voltage Vout0 as the driving power supply, and the first output voltage V0 to the fifth buffer voltage having the same voltage value. An output voltage V4 is output. The sixth voltage V5 is a ground potential.
[0009]
Among these first output voltage V0 to sixth voltage V5, the first output voltage V0, the second output voltage V1, the fifth output voltage V4, and the sixth voltage V5 are supplied to the common driver of the liquid crystal display device, The first output voltage V0, the third output voltage V2, the fourth output voltage V3, and the sixth voltage V5 are supplied to the segment driver of the liquid crystal display device LCD. These voltages are selected and used in accordance with the AC cycle of the liquid crystal display device LCD (hereinafter, described by taking the case of each frame cycle as an example).
[0010]
FIG. 11 shows an example of a liquid crystal drive waveform, and represents a drive voltage application state to a specific common electrode COMj and segment electrode SEGk in a liquid crystal display panel having n common electrodes and m segment electrodes. ing.
[0011]
In the odd frame, the common electrodes COM1 to COMn are scanned to sequentially select one common electrode COMj, and the first output voltage V0 is applied to the selected common electrode COMj. The fifth output voltage V4 is applied to the unselected common electrodes COM1 to COMn (except for COMj). On the other hand, the fourth output voltage V3 or the sixth voltage V5 is applied to the segment electrodes SEG1 to SEGm according to the display signal corresponding to the selected common electrode.
[0012]
In the even frame, the common electrodes COM1 to COMn are scanned and sequentially selected, and the sixth voltage V5 is applied to the selected common electrode COMj. The second output voltage V1 is applied to the unselected common electrodes COM1 to COMn. On the other hand, the first output voltage V0 or the third output voltage V2 is applied to the segment electrodes SEG1 to SEGm according to the display signal corresponding to the selected common electrode.
[0013]
In this way, an image corresponding to the display signal is displayed on the liquid crystal display device LCD while being controlled to be AC.
[0014]
In this case, the operation power supply of the buffer circuits B0 to B4 uses a voltage between the output power supply voltage Vout0 and the sixth voltage V5 (ground potential). Therefore, the power consumption P generated when driving the liquid crystal display device LCD is P = Vout0 × Iout, where Iout is the current accompanying charge / discharge driving of the liquid crystal display element. That is, the power consumption increases proportionally as the step-up factor in the charge pump circuit CHP0 (6 in the case of FIG. 10) increases.
[0015]
Further, as seen from one frame of the alternating cycle, the liquid crystal display pixels that are not selected have the required voltage amplitude equal to the first output voltage V0 even when the boosting factor is increased, as is apparent from FIG. A small value such as the third output voltage V2 or the fourth output voltage V3 to the sixth voltage V5 is sufficient. Focusing on the AC drive of such a liquid crystal display device LCD, in addition to the output power supply voltage of the final boosting stage of one boosting circuit (charge pump circuit, Cockcroft Walton circuit), the intermediate boosting stage of the boosting circuit The voltage is taken out as the output power supply voltage. A configuration is also known in which the power consumption is reduced by using the output power supply voltage of the final boosting stage and the voltage of the intermediate boosting stage (see
[0016]
[Patent Document 1]
JP 2001-75536 A [Patent Document 2]
Japanese Patent Laid-Open No. 2001-4976
[Problems to be solved by the invention]
However, in the
[0018]
In view of the above, the present invention provides a power supply device for driving a display device such as a matrix-type liquid crystal display device driven by alternating current, which can reduce power consumption associated with the display drive and can stably perform a display operation. It is an object of the present invention to provide a power supply device for driving the device and a display device using the power supply device.
[0019]
[Means for Solving the Problems]
The drive power supply device for a display device according to
[0020]
The power supply device for driving the display device according to claim 2 includes a first voltage conversion circuit CHP1 that generates a first output power supply voltage Vout1 higher than the power supply voltage Vcc, and a second output power supply voltage Vout2 that is lower than the first output power supply voltage Vout1. A second voltage conversion circuit CHP2 that generates the third output power supply voltage Vout3 that is lower than the second output power supply voltage Vout2, and the first output power supply voltage Vout1 to the third output power supply. A plurality of buffer circuits B1 to B4 that generate a plurality of output voltages V0 to V4 having different voltage values by using the voltage Vout3, and the second voltage conversion circuit CHP2 is a power supply voltage Vcc that is input as an input voltage. And generating the second output power supply voltage Vout2 that is controlled to a predetermined constant voltage. The voltage conversion circuit CHP1 inputs the second output power supply voltage Vout2 as an input voltage, boosts the second output power supply voltage Vout2, and outputs the first output power supply voltage Vout1, and the third voltage conversion circuit The circuit CHP3 boosts the power supply voltage Vcc input as an input voltage to generate the third output power supply voltage Vout3, and outputs the highest output voltage V0 among the plurality of output voltages V0 to V4. The first buffer circuit B0 is operated based on the first output power supply voltage Vout1 and the second output power supply voltage Vout2 or the reference voltage Vgnd, and is intermediate between the plurality of output voltages V0 to V4. At least one of the second buffer circuits B1, B2, and B3 for outputting the output voltages V1 and V2 is the first output power supply voltage Vout. Alternatively, the third buffer circuit B4 that operates based on the highest output voltage V0 and the second output power supply voltage Vout2 and outputs the lowest output voltage V4 among the plurality of output voltages V0 to V4 is provided. , Operating based on the third output power supply voltage Vout3 and the reference voltage Vgnd, and the current flowing out from at least one of the second buffer circuits B1, B2, B3 to the second voltage conversion circuit CHP2 is 1 voltage conversion circuit CHP1 is supplied .
[0021]
According to a third aspect of the present invention, there is provided the driving power supply device for the display device according to the first or second aspect, wherein the second voltage conversion circuit CHP2 is a buffer circuit B0 that outputs the highest output voltage V0. A voltage corresponding to the output voltage is fed back as a feedback voltage, and the second output power supply voltage Vout2 is voltage-controlled so that the feedback voltage becomes constant.
[0022]
According to a fourth aspect of the present invention, there is provided the driving power supply device for the display device according to the first or second aspect, wherein the second voltage conversion circuit CHP2 has a voltage corresponding to the second output power supply voltage Vout2. Feedback is performed as a feedback voltage, and the second output power supply voltage Vout2 is voltage controlled so that the feedback voltage becomes constant.
[0023]
Power supply device for driving a display device according to claim 5, in power supply device for driving a display device according to any one of
[0024]
The power supply device for driving the display device according to claim 6 is the power supply device for driving the display device according to claim 5, wherein the second voltage conversion circuit CHP2 generates a plurality of clocks for a charge pump operation. A comparator CG2 and a comparator CP for comparing the feedback voltage with a reference voltage and generating a comparison output;
The clock generator CG2 is controlled to be in an operating state or a stopped state according to a comparison output of the comparator CP.
[0025]
The display device according to claim 7 is a display device including a matrix type display device, a common driver that drives a common side of the display device, and a segment driver that drives a segment side of the display device. characterized by using a power supply device according to any one of
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of a power supply device for driving a liquid crystal display device of the present invention and a display device using the power supply device will be described with reference to the drawings.
[0027]
FIG. 1 is a diagram showing a configuration of a power supply device for driving a liquid crystal display device according to an embodiment of the present invention. 2A to 2C are diagrams showing the configuration of the high-voltage side buffer circuits B0 to B2 used in the present invention. FIGS. 3A and 3B are diagrams illustrating the low-voltage side used in the present invention. It is a figure which shows the structure of buffer circuit B3, B4. 4 to 9 are configuration diagrams and operation explanatory diagrams of the first to third charge pump circuits CHP1 to CHP3 as the first to third voltage conversion circuits used in the present invention.
[0028]
In FIG. 1, as a voltage conversion circuit, unlike the conventional charge pump circuit CHP0 of FIG. 10, a first charge pump circuit CHP1, a second charge pump circuit CHP2, and a third charge pump circuit CHP3 are provided. Also, the operating voltages supplied to the first to fifth buffer circuits B0 to B4 are different from those in FIG. Other configurations are the same as those in FIG.
[0029]
The second charge pump circuit CHP2 is supplied with the power supply voltage Vcc (3V), and has a predetermined constant lower than the third output voltage V2 (12V) and higher than the fourth output voltage V3 (3V) by charge pump operation and constant voltage control. A second output power supply voltage Vout2 (eg, 10.5V) that is a voltage value is output. For this charge pump operation, the power supply voltage Vcc and the clock signal clk are input. The power supply voltage Vcc is also a clock level. For the constant voltage control, the first output voltage V0 (15V) is input, and the second output power supply voltage Vout2 is controlled so that the first output voltage V0 (15V) is maintained at a constant voltage value. . The second output power supply voltage Vout2 is Vcc × 4 × k (where k is an arbitrary value smaller than 1.0, for example, Vout2 = is set to a value that becomes 10.5V). The capacitor C2 is a smoothing capacitor.
[0030]
The first charge pump circuit CHP1 receives the second output power supply voltage Vout2 as an input voltage, and outputs the first output power supply voltage Vout1 obtained by boosting the second output power supply voltage Vout2 by the charge pump operation. Since the first output power supply voltage Vout1 is boosted by twice the power supply voltage Vcc using the second output power supply voltage Vout2 as an input voltage, it becomes Vout2 + Vcc × 2. The first output power supply voltage Vout1 is higher than the first output voltage V0 (15V) (for example, 16.5V). The capacitor C1 is a smoothing capacitor.
[0031]
The third charge pump circuit CHP3 is supplied with the power supply voltage Vcc (3V) and outputs a third output power supply voltage Vout3 (6V) that is lower than the second output power supply voltage Vout2 and higher than the fourth output voltage V3 (3V). Output. The capacitor C3 is a smoothing capacitor.
[0032]
The first buffer circuit B0 uses the first output power supply voltage Vout1 and the second output power supply voltage Vout2 or the sixth voltage V5 as its operation power supply. The second buffer circuit B1 and the third buffer circuit B2 use the first output voltage V0 and the second output power supply voltage Vout2 as their operating power supplies. The fourth buffer circuit B3 and the fifth buffer circuit B4 use the third output power supply voltage Vout3 and the sixth voltage V5 as their operation power supplies.
[0033]
Since the operation power supplied to these buffer circuits B0 to B4 sufficiently covers the necessary voltage amplitude (V0 to V2 or V3 to V5) in any AC cycle, there is no problem in the operation. Nor. Since these operating voltages are supplied by the first charge pump circuit CHP1, the second charge pump circuit CH2, and the third charge pump circuit CH3, respectively, the operations of the buffer circuits B0 to B4 can be performed stably.
[0034]
FIG. 2A shows a configuration of the first buffer circuit B0. The first buffer circuit B0 includes a P-type first MOS transistor Q11 between the first output power supply voltage Vout1 and the first output voltage V0, and a weak current between the first output voltage V0 and the ground (sixth voltage V5). A constant current source I11 for supplying a current (for example, about 1 μA) is provided. The constant current source I11 is for stabilizing the buffer circuit operation, and the constant current sources used in other buffer circuits are the same.
[0035]
The first reference voltage V0r and the first output voltage V0 are input, and a first operational amplifier (hereinafter referred to as an operational amplifier) OP11 that outputs a control signal to the first MOS transistor Q11 is provided. A current flows out from the first buffer circuit B0 via the first MOS transistor Q11. The first MOS transistor Q11 is controlled so that the first output voltage V0 is equal to the first reference voltage V0r. The constant current source I11 may be provided between the first output voltage V0 and the second output power supply voltage Vout2.
[0036]
FIG. 2B is a diagram showing the configuration of the second buffer circuit B1. The second buffer circuit B1 connects a P-type second MOS transistor Q12 and an N-type third transistor Q13 in series between the first output voltage V0 and the second output power supply voltage Vout2, and the second connection circuit starts from the series connection point. Output voltage V1 is output. I12 and I13 are constant current sources. The second reference voltage V1r and the second output voltage V1 are input, the second operational amplifier OP13 that outputs a control signal to the second MOS transistor Q12, the second reference voltage V1r and the second output voltage V1 are input, and the third MOS transistor And a third operational amplifier OP13 that outputs a control signal to Q13. A current flows out from the second buffer circuit B1 through the second MOS transistor Q12, and a current flows in through the third MOS transistor Q13. The second and third MOS transistors Q12 and Q13 are controlled so that the second output voltage V1 becomes equal to the second reference voltage V1r.
[0037]
FIG. 2C shows a configuration of the third buffer circuit B2. The third buffer circuit B2 includes an N-type fourth MOS transistor Q14 between the third output voltage V2 and the second output power supply voltage Vout2. I14 is a constant current source. A fourth operational amplifier OP14 that inputs the third reference voltage V2r and the third output voltage V2 and outputs a control signal to the fourth MOS transistor Q14 is provided. A current flows out from the third buffer circuit B2 via the fourth MOS transistor Q14. The fourth MOS transistor Q14 is controlled so that the third output voltage V2 becomes equal to the third reference voltage V2r.
[0038]
FIG. 3A shows a configuration of the fourth buffer circuit B3. The fourth buffer circuit B3 includes a P-type fifth MOS transistor Q15 between the third output power supply voltage Vout3 and the fourth output voltage V3. I15 is a constant current source. A fifth operational amplifier OP15 that receives the fourth reference voltage V3r and the fourth output voltage V3 and outputs a control signal to the fifth MOS transistor Q15 is provided. A current flows out from the fourth buffer circuit B3 via the fifth MOS transistor Q15. The fifth MOS transistor Q15 is controlled so that the fourth output voltage V3 is equal to the fourth reference voltage V3r.
[0039]
FIG. 3B is a diagram showing the configuration of the fifth buffer circuit B4. The fifth buffer circuit B4 connects a P-type sixth MOS transistor Q16 and an N-type seventh transistor Q17 in series between the third output power supply voltage Vout3 and the sixth voltage V5 (ground potential). The fifth output voltage V4 is output from the connection point. I16 and I17 are constant current sources. A sixth operational amplifier OP16 that inputs the fifth reference voltage V4r and the fifth output voltage V4 and outputs a control signal to the sixth MOS transistor Q16, a fifth reference voltage V4r and the fifth output voltage V4, and a seventh MOS transistor And a seventh operational amplifier OP17 that outputs a control signal to Q17. A current flows out from the fifth buffer circuit B4 through the sixth MOS transistor Q16, and a current flows in through the seventh MOS transistor Q17. The sixth and seventh MOS transistors Q16 and Q17 are controlled so that the fifth output voltage V4 becomes equal to the fifth reference voltage V4r.
[0040]
4 and 5 are a configuration diagram and an operation explanatory diagram of the first charge pump circuit CHP1. In FIG. 4, P-type MOS transistors Q21 to Q23 are connected in series, and the second output power supply voltage Vout2 is supplied to the input side thereof. One ends of capacitors C21 to C23 are connected to the input ends of these MOS transistors Q21 to Q23. The other end of the capacitor C21 is connected to the ground, and two-phase clocks φ3 and φ4 are supplied to the other ends of the capacitors C22 and C23. Then, the first output power supply voltage Vout1 is output from the output side, and the first output current Iout1 is output.
[0041]
The clock generator CG1 receives the clock signal clk, the power supply voltage Vcc, and the first output power supply voltage Vout1, and outputs the synchronized first to fourth clocks φ1 to φ4 as shown in FIG. The first clock φ1 and the second clock φ2 are complementary two-phase clocks, and change between the ground potential Vgnd and the first output power supply voltage Vout1. The first clock φ1 is supplied to the gates of the odd-numbered MOS transistors Q21 and Q23, and the second clock φ2 is supplied to the gate of the even-numbered MOS transistor Q22 to control on / off thereof.
[0042]
The third clock φ3 and the fourth clock φ4 are also complementary two-phase clocks, and change between the ground potential Vgnd and the power supply voltage Vcc. The third clock φ3 is supplied to the other end of the even-numbered capacitor C22, and the fourth clock φ4 is supplied to the other end of the odd-numbered capacitor C23. The amplitudes (Vcc−Vgnd) of the third and fourth clocks φ3 and φ4 become the boosted voltage of each charge pump unit.
[0043]
In the first charge pump circuit CHP1, the second output power supply voltage Vout2 is supplied as an input voltage, and the charge pump is boosted by two stages. Therefore, the first output power supply voltage Vout1 is Vout2 + Vcc × 2.
[0044]
6 and 7 are a configuration diagram of the second charge pump circuit CHP2 and an operation explanatory diagram thereof. In FIG. 6, P-type MOS transistors Q31 to Q34 are connected in series, and a power supply voltage Vcc is supplied to the input side thereof. One ends of capacitors C31 to C34 are connected to the input ends of these MOS transistors Q31 to Q34. The other end of the capacitor C31 is connected to the ground, and two-phase clocks φ3 and φ4 are supplied to the other ends of the capacitors C32 to C34.
[0045]
The second output power supply voltage Vout2 of the second charge pump circuit CHP2 is supplied as an operation power supply voltage for the second buffer B1, the third buffer B2, and the like, and is also supplied as an input voltage for the first charge pump circuit CHP1. .
[0046]
The clock generator CG2 receives the clock signal clk, the power supply voltage Vcc for determining the step-up step width, and the second output power supply voltage Vout2, and is synchronized with the first to fourth clocks as shown in FIG. Output φ1 to φ4. The first clock φ1 and the second clock φ2 are complementary two-phase clocks, and change between the ground potential Vgnd and the second output power supply voltage Vout2. The first clock φ1 is supplied to the gates of the odd-numbered MOS transistors Q31 and Q33, and the second clock φ2 is supplied to the gates of the even-numbered MOS transistors Q32 and Q34 to control on / off thereof.
[0047]
The third clock φ3 and the fourth clock φ4 are also complementary two-phase clocks, and change between the ground potential Vgnd and the power supply voltage Vcc. The third clock φ3 is supplied to the other ends of the even-numbered capacitors C32 and C34, and the fourth clock φ4 is supplied to the other end of the odd-numbered capacitors C33. The amplitudes (Vcc−Vgnd) of the third and fourth clocks φ3 and φ4 become the boosted voltage of each charge pump unit.
[0048]
The second output power supply voltage Vout2 of the second charge pump circuit CHP2 is supplied as an operating power supply voltage for the second buffer B1, the third buffer B2, etc., while the second output from the second buffer B1, the third buffer B2, etc. The current Iout2 is input (inflow). Almost all of the second output current Iout2 is output (outflowed) as the input current Iin1 of the first charge pump circuit CHP1 (Iout2 = Iin1).
[0049]
That is, the second charge pump circuit CHP2 uses the second output power supply voltage Vout2 as a reference voltage in the normal operation state except during startup, and the first charge pump circuit CHP1, the second buffer B1, the third buffer B2, etc. There is almost no current input / output. Therefore, the loss accompanying the charge pump operation hardly occurs.
[0050]
In the second charge pump circuit CHP2, a constant voltage control operation is performed. The first output voltage V0 is input as a feedback voltage, and the first output voltage V0 is divided by resistors R21 and R22 to form a detection voltage Vd. On the other hand, the reference voltage Vbg from the reference voltage source B is formed using, for example, a band gap type constant voltage circuit. The comparator CP compares the detection voltage Vd with the reference voltage Vbg and supplies the comparison output to the clock generator CG2. The clock generator CG2 is controlled in a clock generation state or a stop state by a comparison output from the comparator CP.
[0051]
By the clock generation or stop control of the clock generator CG2, the second output power supply voltage Vout2, the first output power supply voltage Vout1, and finally the first output voltage V0 are controlled at a constant voltage value (15V). . Thus, since the first output voltage V0 is fed back for the constant voltage control operation, the voltage actually output to the buffer B0 can be accurately controlled to a predetermined value.
[0052]
8 and 9 are a configuration diagram of the charge pump circuit CHP3 and an operation explanatory diagram thereof. In FIG. 8, P-type MOS transistors Q41 and Q42 are connected in series, and a power supply voltage Vcc is supplied to the input side thereof. One ends of capacitors C41 and C42 are connected to the input ends of the MOS transistors Q41 and Q42. The other end of the capacitor C41 is connected to the ground, and a two-phase clock φ3 is supplied to the other end of the capacitor C42. Then, the third output power supply voltage Vout3 is output from the output side, and the third output current Iout3 is output.
[0053]
The clock generator CG3 receives the clock signal clk, the power supply voltage Vcc, and the third output power supply voltage Vout3, and outputs the synchronized first to fourth clocks φ1 to φ4 as shown in FIG. Since the boosting unit has two stages, the fourth clock φ4 is not used. The first clock φ1 and the second clock φ2 are complementary two-phase clocks and change between the ground potential Vgnd and the third output power supply voltage Vout3. The first clock φ1 is supplied to the gate of the odd-numbered MOS transistor Q41, and the second clock φ2 is supplied to the gate of the even-numbered MOS transistor Q42 to control on / off thereof.
[0054]
The third clock φ3 and the fourth clock φ4 are also complementary two-phase clocks, and change between the ground potential Vgnd and the power supply voltage Vcc. The third clock φ3 is supplied to the other end of the even-numbered capacitor C42. The amplitudes (Vcc−Vgnd) of the third and fourth clocks φ3 and φ4 become the boosted voltage in each charge pump unit.
[0055]
The operation of the power supply device for driving the liquid crystal display device of the present invention configured as described above will be described with reference to FIG.
[0056]
In the odd-numbered frame, during scanning, the first output voltage V0 is applied to the selected common electrode COMj, and the fifth output voltage V4 is applied to the unselected common electrodes COM1 to COMn (except for COMj). Applied. On the other hand, the fourth output voltage V3 or the sixth voltage V5 is applied to the segment electrodes SEG1 to SEGm according to the display signal corresponding to the selected common electrode.
[0057]
A large voltage between the first output voltage V0 and the fourth output voltage V3 or the sixth voltage V5 is applied to the liquid crystal display pixel selected by the common electrode COMj and the segment electrode SEGk. However, a small voltage between the fifth output voltage V4 and the fourth output voltage V3 or the sixth voltage V5 is applied to the non-selected liquid crystal display pixels. The number of non-selected liquid crystal display pixels is usually significantly larger than the number of selected liquid crystal display pixels. Since the liquid crystal display pixel can be regarded as a capacitor load, power consumption occurs due to charging and discharging.
[0058]
In the present invention, the third output power supply voltage Vout3 generated by the third charge pump circuit CHP3 is used as the operating power supply of the fourth buffer circuit B3 and the fifth buffer circuit B4 that generate the fourth output voltage V3 and the fifth output voltage V4. Is used. The third output power supply voltage Vout3 is sufficiently larger than the voltage required for the operation of the fourth buffer circuit B3 and the fifth buffer circuit B4, and much smaller than the conventional first output power supply voltage Vout1.
[0059]
That is, power consumption depends on the product of the applied voltage Vout3 and the current flowing through each buffer circuit. This flowing current is the same whether the applied voltage is the first output power supply voltage Vout1 as in the prior art or the third output power supply voltage Vout3 as in the present invention. In other words, the capacitor load of the liquid crystal display pixel is discharged from a charged state of a certain voltage with a certain polarity, and flows until it is charged with a certain voltage having a reverse polarity. Therefore, although the booster circuit is increased as compared with the prior art, the power consumption is reduced as compared with the conventional case because the applied voltage is the lower third output power supply voltage Vout3. Further, since the operational amplifiers OP15, OP16, OP17, the constant current sources I15, I16, I17, etc. operate at the lower third output power supply voltage Vout3, the power consumption by them is also reduced.
[0060]
In the even frame, during scanning, the sixth voltage V5 is applied to the selected common electrode COMj, and the second output voltage V1 is applied to the unselected common electrodes COM1 to COMn (except COMj). Is done. On the other hand, the first output voltage V0 or the third output voltage V2 is applied to the segment electrodes SEG1 to SEGm according to the display signal corresponding to the selected common electrode.
[0061]
A large voltage between the sixth voltage V5 and the first output voltage V0 or the third output voltage V2 is applied to the liquid crystal display pixel selected by the common electrode COMj and the segment electrode SEGk. However, a small voltage between the second output voltage V1 and the first output voltage V0 or the third output voltage V2 is applied to the non-selected liquid crystal display pixels. Also in this case, power consumption occurs due to charging / discharging of the capacitor load of the liquid crystal display pixel.
[0062]
In the present invention, the first output power supply voltage Vout1 obtained by boosting the second output power supply voltage Vout2 by Vcc × 2 in the first charge pump circuit CHP1 as the operation power supply of the first buffer circuit B0 that generates the first output voltage V0. Is used. Further, the first output voltage V0 is used as the high voltage side voltage and the low voltage side voltage is used as the operation power source of the second buffer circuit B1 and the third buffer circuit B2 that generate the second output voltage V1 and the third output voltage V2. The second output power supply voltage Vout2 generated by the second charge pump circuit CHP2 is used.
[0063]
The difference voltage between the first output power supply voltage Vout1 and the second output power supply voltage Vout2 is twice the power supply voltage Vcc (Vcc × 2), and the first buffer B0 and the second buffer are within the range of the difference voltage Vcc × 2. The voltage necessary for the operation of the buffer circuit B1 and the third buffer circuit B2 is sufficiently included.
[0064]
The power consumption in this case is first due to the product of the voltage applied between the first output power supply voltage Vout1 and the second output power supply voltage Vout2 and the current flowing therebetween. This current is a difference voltage between the first output voltage V0 and the second output power supply voltage Vout2 as in the present invention even if the applied voltage is the voltage of the first output power supply voltage Vout1 as in the prior art. But it is the same. This current is discharged from the charged state of a predetermined voltage having a certain polarity with the capacitor load of the liquid crystal display pixel and flows until it is charged to a predetermined voltage having the opposite polarity.
[0065]
Therefore, the power consumption is the same in the odd-numbered frame and the even-numbered frame, and when the current flowing out from the first output power supply voltage Vout1 or the third output power supply voltage Vout3 is Iout, Iout × Vcc × 2. The power consumption of the present invention is remarkably reduced as compared with the prior art.
[0066]
Further, the current that flows when the capacitor load of the liquid crystal display pixel is charged and discharged becomes an inflow current Iout2 that flows into the capacitor C2 provided on the output side of the second charge pump circuit CHP2. The current Iout2 flowing into the capacitor C2 becomes the inflow current Iin1 into the first charge pump circuit CHP1 (Iout2 = Iin1).
[0067]
Therefore, the second charge pump circuit CHP2 has the first output pump voltage CHP1, the second buffer B1, the third buffer B2, etc. in the normal operation state except for the start-up, using the second output power supply voltage Vout2 as a reference voltage. Only output to. That is, the second charge pump circuit CHP2 has almost no current input / output. Therefore, the loss accompanying the charge pump operation hardly occurs.
[0068]
As described above, since the current flowing into the output side of the second charge pump circuit CHP2 becomes the flowing current into the first charge pump circuit CHP1, the power consumption can be further effectively reduced in the present invention.
[0069]
Note that power consumption in the voltage amplifier A1, voltage dividing resistors R0 to R4 and the like is the same as that of the conventional one.
[0070]
As described above, in the present invention, the power consumption as a whole can be significantly reduced as compared with the conventional one by adopting a unique power supply circuit configuration that is clearly different from the conventional one.
[0071]
In the above description, the first output voltage V0 is used as the voltage on the high voltage side of the second buffer circuit B1 and the third buffer circuit B2, but the first output power supply voltage Vout1 is used instead. May be. In this case, the connection configuration is changed to that shown by the broken line in FIG.
[0072]
The first output voltage V0 is used as a feedback voltage fed back for constant voltage control in the second charge pump circuit CHP2. The second output power supply voltage Vout2 or the first output power supply voltage Vout1 is used as the feedback voltage. May be used.
[0073]
In the present invention, only the example using the first output voltage V0 to the fifth output voltage V4 and the reference voltage (sixth voltage V5) has been described. However, the voltage level may be increased or decreased as necessary. Further, although the liquid crystal display device has been described, it may be used as a power source for other matrix type display devices.
[0074]
The present invention can be carried out in various forms as described below in addition to those described in the claims. That is,
[0075]
The power supply device for driving the liquid crystal display device uses the first output power supply voltage Vout1 based on the first voltage conversion circuit CHP1 that generates the first output power supply voltage Vout1 higher than the power supply voltage Vcc and the first output power supply voltage Vout1. A reference voltage generating circuit that generates a first reference voltage V0r, a second reference voltage V1r, a third reference voltage V2r, a fourth reference voltage V3r, a fifth reference voltage V4r, and a sixth voltage V5 that are small and sequentially decrease; A first buffer circuit B0 that receives the first reference voltage V0r and outputs the first output voltage V0; a second buffer circuit B1 that receives the second reference voltage V1r and outputs the second output voltage V1; The third reference voltage V2r is input, the third buffer circuit B2 that outputs the third output voltage V2, and the fourth reference voltage V3r is input, and the fourth output voltage V3 is output. In the liquid crystal display device driving power supply device having the fourth buffer circuit B3 that performs the above operation and the fifth buffer circuit B4 that receives the fifth reference voltage V4r and outputs the fifth output voltage V4, the power supply voltage Vcc is boosted. The second voltage conversion circuit CHP2 that outputs the second output power supply voltage Vout2 that is constant voltage controlled to a voltage value lower than the third output voltage V2 and higher than the fourth output voltage V3, and boosts the power supply voltage Vcc. A third voltage conversion circuit CHP3 that outputs a third output power supply voltage Vout3 that is lower than the third output voltage V2 and higher than the fourth output voltage V3,
The first voltage conversion circuit CHP1 receives the second output power supply voltage Vout2 as an input voltage, and outputs the first output power supply voltage Vout1 boosted using the power supply voltage Vcc as a boosting unit.
The first buffer circuit B0 operates based on the first output power supply voltage Vout1, and the second buffer circuit B1 operates on the first output power supply voltage Vout1 or the first output voltage V0 and the second output power supply voltage. The third buffer circuit B2 operates based on the second output power supply voltage Vout2, the fourth buffer circuit B3 uses the third output power supply voltage Vout3 as an operation power supply, The fifth buffer circuit B4 uses the third output power supply voltage Vout3 and the sixth voltage V5 as operation power supplies.
[0076]
The first buffer circuit B0 is provided with a first MOS transistor Q11 between the first output power supply voltage Vout1 and the first output voltage V0, and receives the first reference voltage V0r and the first output voltage V0 and supplies the first MOS transistor to the first MOS transistor. The first operational amplifier OP11 that outputs the control signal is provided.
[0077]
The second buffer circuit B1 connects the second MOS transistor Q12 and the third transistor Q13 in series between the first output power supply voltage Vout1 or the first output voltage V0 and the second output power supply voltage Vout2, and the series connection point thereof. Outputs a second output voltage V1, a second reference voltage V1r and a second output voltage V1, inputs a second operational amplifier OP12 that outputs a control signal to the second MOS transistor Q12, a second reference voltage V1r, and a second reference voltage V1r. And a third operational amplifier OP13 that inputs the two output voltage V1 and outputs a control signal to the third MOS transistor Q13.
[0078]
The third buffer circuit B2 includes a fourth MOS transistor Q14 between the third output voltage V2 and the second output power supply voltage Vout2, and receives the third reference voltage V2r and the third output voltage V2, and receives the fourth MOS transistor Q14. A fourth operational amplifier OP14 that outputs a control signal to
[0079]
The fourth buffer circuit B3 is provided with a fifth MOS transistor Q15 between the third output power supply voltage Vout3 and the fourth output voltage V3, and receives the fourth reference voltage V3r and the fourth output voltage V3, and receives the fifth MOS transistor Q15. A fifth operational amplifier OP15 that outputs a control signal to
[0080]
The fifth buffer circuit B4 connects the sixth MOS transistor Q16 and the seventh transistor Q17 in series between the third output power supply voltage Vout3 and the sixth voltage V5, and outputs the fifth output voltage V4 from the series connection point. In addition, a fifth reference voltage V4r and a fifth output voltage V4 are input, a sixth operational amplifier OP16 that outputs a control signal to the sixth MOS transistor Q16, a fifth reference voltage V4r and a fifth output voltage V4 are input. And a seventh operational amplifier OP17 that outputs a control signal to the seventh MOS transistor Q17.
[0081]
【The invention's effect】
According to the present invention, in the matrix type liquid crystal display driving power supply device driven by alternating current, the second voltage conversion circuit and the third voltage conversion circuit are provided together with the first voltage conversion circuit. Then, the operating voltages of the plurality of buffer circuits that output various voltages are adapted to the high voltage side and the low voltage side within the voltage amplitude range necessary for the AC conversion cycle. As a result, the power consumption associated with the display driving can be reduced and the display operation can be performed stably.
[0082]
An output voltage of the second voltage conversion circuit (second charge pump circuit) is supplied as an input voltage of the first voltage conversion circuit (first charge pump circuit). In the first voltage conversion circuit, the buffer circuit on the high voltage side is supplied. The voltage is boosted to cover the voltage amplitude necessary for operation. Then, the current flowing out from the high voltage side buffer circuit to the second voltage conversion circuit is supplied to the first voltage conversion circuit. As a result, almost no loss occurs in the second voltage conversion circuit, so that the power consumption can be more effectively reduced.
[0083]
Further, since the second voltage conversion circuit (second charge pump circuit) performs constant voltage control to a predetermined voltage value, a voltage necessary for the operation of the buffer circuit can be appropriately generated.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a power supply device for driving a liquid crystal display device according to an embodiment of the present invention.
FIG. 2 is a configuration diagram of first to third buffer circuits B0 to B2 used in the present invention.
FIG. 3 is a configuration diagram of fourth and fifth buffer circuits B3 and B4 used in the present invention.
FIG. 4 is a configuration diagram of a first charge pump circuit CHP1 used in the present invention.
FIG. 5 is an operation explanatory diagram of a first charge pump circuit CHP1.
FIG. 6 is a configuration diagram of a second charge pump circuit CHP2 used in the present invention.
FIG. 7 is an operation explanatory diagram of a second charge pump circuit CHP2.
FIG. 8 is a configuration diagram of a third charge pump circuit CHP3 used in the present invention.
FIG. 9 is an operation explanatory diagram of a third charge pump circuit CHP3.
FIG. 10 is a configuration diagram of a conventional power supply device for driving a liquid crystal display device.
FIG. 11 is a diagram showing an example of a liquid crystal driving waveform.
[Explanation of symbols]
LCD Liquid crystal display device CHP1 First charge pump circuit CHP2 Second charge pump circuit CHP3 Third charge pump circuit C1, C2, C3 Smoothing capacitor A1 Voltage amplifiers R0 to R4, R21, R22 Voltage dividing resistors B0 to B4 Buffer circuit Vcc Power supply Voltage clk Clock signal Vout1 to Vout3 First to third output power supply voltages V0r to V4r First to fifth reference voltages V0 to V5 First to fifth output voltages OP11 to OP17 First to seventh operational amplifiers Q11 to Q42 MOS transistor I1 ~ I17 Constant current source CG1 to CG3 Clock generator φ1 to φ4 Clock CP Comparator
Claims (7)
前記第１出力電源電圧を発生する第１電圧変換回路と、前記電源電圧を昇圧して前記高電圧側の複数の出力電圧のうちの最も低い出力電圧より低く且つ前記低電圧側の複数の出力電圧のうちの最も高い出力電圧より高い所定の定電圧に定電圧制御される第２出力電源電圧を出力する第２電圧変換回路と、前記電源電圧を昇圧して、前記高電圧側の複数の出力電圧のうちの最も低い出力電圧より低く前記低電圧側の複数の出力電圧のうちの最も高い出力電圧より高い第３出力電源電圧を出力する第３電圧変換回路と、を備え、
前記第１電圧変換回路は、前記第２出力電源電圧を昇圧して前記第１出力電源電圧を出力するものであり、
前記高電圧側の複数の出力電圧のうちの最も高い出力電圧を出力するバッファ回路は、前記第１出力電源電圧と前記第２出力電源電圧もしくは基準電圧とに基づいて動作し、前記高電圧側の他のバッファ回路は、前記第１出力電源電圧もしくは前記高電圧側の複数の出力電圧のうちの最も高い出力電圧と前記第２出力電源電圧とに基づいて動作し、前記低電圧側のバッファ回路は、前記第３出力電源電圧と前記基準電圧とに基づいて動作し、
前記高電圧側の他のバッファ回路から前記第２電圧変換回路に流出する電流は、前記第１電圧変換回路へ供給されることを特徴とする、表示装置の駆動用電源装置。A plurality of buffer circuits for generating a plurality of output voltages on the high voltage side that are lower and sequentially lower than the first output power supply voltage based on a first output power supply voltage higher than the power supply voltage; A plurality of buffer circuits for generating the output voltage , and a power supply device for driving a display device,
A first voltage conversion circuit for generating the first output power supply voltage; and a plurality of outputs on the low voltage side that are lower than the lowest output voltage among the plurality of output voltages on the high voltage side by boosting the power supply voltage. A second voltage conversion circuit that outputs a second output power supply voltage that is constant-voltage controlled to a predetermined constant voltage that is higher than the highest output voltage among the voltages; and a third voltage conversion circuit for outputting the highest higher than the output voltage third output power supply voltage of the lowest output voltage lower than the low voltage side of the plurality of output voltages of the output voltage,
The first voltage conversion circuit boosts the second output power supply voltage and outputs the first output power supply voltage.
The buffer circuit that outputs the highest output voltage among the plurality of output voltages on the high voltage side operates based on the first output power supply voltage and the second output power supply voltage or the reference voltage, and the high voltage side The other buffer circuit operates based on the highest output voltage of the first output power supply voltage or the plurality of output voltages on the high voltage side and the second output power supply voltage, and the buffer on the low voltage side The circuit operates based on the third output power supply voltage and the reference voltage ;
A power supply device for driving a display device , wherein a current flowing out from the other buffer circuit on the high voltage side to the second voltage conversion circuit is supplied to the first voltage conversion circuit .
前記第２電圧変換回路は、入力電圧として入力される電源電圧を昇圧して所定の定電圧に定電圧制御される前記第２出力電源電圧を発生するものであり、
前記第１電圧変換回路は、前記第２出力電源電圧を入力電圧として入力し、その第２出力電源電圧を昇圧して前記第１出力電源電圧を出力するものであり、
前記第３電圧変換回路は、入力電圧として入力される前記電源電圧を昇圧して前記第３出力電源電圧を発生するものであり、
前記複数の出力電圧の内の最も高い出力電圧を出力するための第１のバッファ回路は、前記第１出力電源電圧と前記第２出力電源電圧もしくは基準電圧とに基づいて動作し、前記複数の出力電圧の内の中間の出力電圧を出力するための第２のバッファ回路の少なくとも１つは、前記第１出力電源電圧もしくは前記最も高い出力電圧と前記第２出力電源電圧とに基づいて動作し、前記複数の出力電圧の内の最も低い出力電圧を出力するための第３のバッファ回路は、前記第３出力電源電圧と基準電圧とに基づいて動作し、
前記第２のバッファ回路の少なくとも１つから前記第２電圧変換回路に流出する電流は、前記第１電圧変換回路へ供給されることを特徴とする、表示装置の駆動用電源装置。A first voltage conversion circuit for generating a first output power supply voltage higher than the power supply voltage; a second voltage conversion circuit for generating a second output power supply voltage lower than the first output power supply voltage; and A third voltage conversion circuit for generating a low third output power supply voltage, and a plurality of buffer circuits for generating a plurality of output voltages having different voltage values using the first output power supply voltage or the third output power supply voltage, respectively. Prepared,
The second voltage conversion circuit boosts a power supply voltage input as an input voltage to generate the second output power supply voltage that is constant voltage controlled to a predetermined constant voltage,
The first voltage conversion circuit receives the second output power supply voltage as an input voltage, boosts the second output power supply voltage, and outputs the first output power supply voltage.
The third voltage conversion circuit boosts the power supply voltage input as an input voltage to generate the third output power supply voltage,
The first buffer circuit for outputting the highest output voltage among the plurality of output voltages operates based on the first output power supply voltage and the second output power supply voltage or the reference voltage, and At least one of the second buffer circuits for outputting an intermediate output voltage among the output voltages operates based on the first output power supply voltage or the highest output voltage and the second output power supply voltage. A third buffer circuit for outputting the lowest output voltage among the plurality of output voltages operates based on the third output power supply voltage and a reference voltage ;
A driving power supply device for a display device , wherein a current flowing out from at least one of the second buffer circuits to the second voltage conversion circuit is supplied to the first voltage conversion circuit .
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