JP3751410B2 - Logic circuit converter - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、デジタル回路（論理回路）の論理回路変換方法及び論理シミュレーション装置（論理回路設計支援装置）に関する。
【０００２】
【従来の技術】
計算機システムやＬＳＩの設計においては、設計した回路を論理シミュレーションによって検証し、早期に設計論理の不備を発見することが、開発期間の短縮のために必要不可欠である。
【０００３】
一方では、近年のＬＳＩの集積度の向上にともない、ＬＳＩあるいはこれを構成要素とする計算機システムは、大規模化、複雑化の一途をたどっている。論理シミュレーションに要する時間は検証対象となる回路規模に比例して増大する。現状における論理シミュレータの実行速度は、例えば１０００Ｋゲート規模の回路に対して数クロック／秒程度であるため、１Ｍゲート回路に対しては１クロック／秒以下の処理しかできないことになる。このため、大規模回路のシミュレーションには膨大な時間がかかってしまう。従って、大規模なＬＳＩでは、十分な長さのテストベクトルを用いてシミュレーションによる設計検証を行うことが困難となる。特に、ＬＳＩ製造後に不具合が発見される場合を考えると、設計論理の修正や再検証など開発に要する期間、コストの増大は極めて大きいものになってしまう。このような理由で、高速な論理シミュレータの実現が設計者によって一層望まれている。
【０００４】
論理シミュレータは通常、ソフトウェアで実現される。ソフトウェアで実現された論理シミュレータが検証する論理回路は、ソフトウェアの実行に向いた言語を用いて表現される場合が多い。例えば、Ｃ言語、アセンブリ言語に代表される高級言語である。そして近年では、ＶＨＤＬ、Ｖｅｒｉｌｏｇ−ＨＤＬといったハードウェア記述言語（ＨＤＬ）で記述された論理回路を入力とする論理シミュレータが数多く出現している。これらの論理シミュレータの大部分は、入力回路を対応するＣ言語やアセンブリ言語で書かれた回路記述に内部変換して実行するもので、計算機言語への変換方式の工夫あるいは変換後の記述の最適化によって、シミュレーションの高速化が図られている。しかしながら、この種の論理シミュレータによる高速化は、あくまでもＨＤＬの処理方式上の工夫によるものであり、回路のシミュレーション実行に要する演算量自体を減らすものではない。
【０００５】
上記のような論理シミュレータは通常、イベントドリブン法でシミュレーションを実行する。イベントドリブン法とは、回路を適当な大きさの演算単位に分け、各演算単位は、その入力信号のいずれかに値の変化（イベント）があったときのみ、処理実行を行う方法である。イベント実行単位（イベントドリブン方式での処理単位）間の値の受渡しには信号値が使われる。イベントドリブン法での一般的なシミュレーション実行手順は以下の通りである。
【０００６】
（手順１）回路の初期実行を行う。
【０００７】
（手順２）信号にイベントが発生する。
【０００８】
（手順３）イベントが生じた各信号に対して、その信号の出力先のイベント実行単位をイベントキューに登録する。
【０００９】
（手順４）イベントキューに登録されたイベント実行単位の評価実行を行う。新たにイベントが発生していれば手順３に戻る。
【００１０】
（手順５）次のイベントが発生する時点まで時刻を進め、手順２に戻る。もしそのような時刻がなければ終了する。
【００１１】
ここで、イベント実行単位が小規模の回路で構成される場合、あるイベント実行単位への複数入力信号が、それぞれ別々のイベント実行単位内で評価されていることが多い。このような場合、各入力信号のイベントが発生するタイミングがずれると、１シミュレーションサイクルで同一のイベント実行単位が何度も評価実行されてしまう。また、イベント実行単位間での値の受渡しに係わる信号処理演算量や、イベント実行単位をイベントキューに登録したり、登録したイベントキューを取り出す回数も多くなってしまう。
【００１２】
このように、イベント実行単位が小規模回路で構成されていると、シミュレーションの実行に要する演算量が増すことになる。
【００１３】
一般に、論理合成を前提としたレジスタトランスファーレベル（ＲＴＬ）で記述された回路は、ハードウェアの並列性を考慮して、適当な大きさの演算機能を単位とする多くの並列実行可能な部分から構成されている。また、ゲートレベルの回路も、ＡＮＤやＯＲといった小さい回路素子を単位として記述されている。このため、ＲＴＬやゲートレベルで記述された回路は、論理合成を前提としない動作レベルの回路に比べ、信号演算処理量がはるかに多く、シミュレーション実行に多大な時間を要してしまうという問題点があった。
【００１４】
次に、もう１つの問題点に関して説明する。
【００１５】
前述のようにソフトウェアで実現された論理シミュレータが検証する論理回路は、Ｃ言語、アセンブリ言語に代表される高級言語、ＶＨＤＬやＶｅｒｉｌｏｇＤＨＬに代表されるハードウェア記述言語など、ソフトウェアの実行に向いた言語を用いて表現される場合が多い。
【００１６】
これらの言語を用いた場合、論理回路中の各信号の値は変数で表現され、信号の伝搬は、その信号に対応した変数への代入文で記述されている。論理シミュレータは、各シミュレーションサイクルごとに、これらの代入文を実行することで、回路中の信号処理をシミュレートする。
【００１７】
論理シミュレーション方式の１つに、エグゾースト法がある。この方式では、各シミュレーションサイクルで、信号処理代入文が順番に実行される。一通り代入文が実行されると、すべての信号に対して、その信号値が代入文実行前と同じか否かをチェックし、どれか１つの信号値でも変化があれば、再び一連の信号処理代入文を実行する。この処理を繰り返し行い、すべての信号値が確定すると、次のシミュレーションサイクルに進む。
【００１８】
ここで、図３２に示す回路をエグゾースト法による論理シミュレータを用いてシミュレーションを実行する場合を考える。
【００１９】
図３２で、Ａ、Ｂ、Ｃ、Ｄ、Ｘ０、…、Ｘｎ、Ｙ０、…、Ｙｎはそれぞれ信号を、Ｆ０、…、Ｆｎはそれぞれ多入力多出力の演算機能を表す。ここで、信号Ａ、Ｂが共に前シミュレーションサイクルでの値から変化がなかった（イベントが発生しなかった）場合を考える。信号Ａ、Ｂにイベントが発生しないと、信号Ｘ０、Ｙ０の値も変化せず（イベントが発生しない）、同様にして最終出力である信号Ｃ、Ｄも前シミュレーションサイクルでの値から変化しない。ここで、信号Ｃ、Ｄの値は対応する変数に既に格納されているため、改めてこれらの変数へ代入する必要はないはずである。
【００２０】
しかし、エグゾースト法では、このように入力信号値に変化がない場合でも、一連の信号代入処理を実行してしまうため、無駄な計算が生じる。図３２の例では、２ｎ＋２回の無駄な信号代入処理が実行されることになる。
【００２１】
通常の論理回路では、信号にイベントが発生している部分は平均して全体の１割程度と言われている。このように、エグゾースト法では、無駄な信号代入処理が多くなるため、シミュレーション効率の低下を招いてしまう。
【００２２】
もう１つの論理シミュレーション方式として、前述のイベントドリブン法がある。この方式では、適当な大きさの演算機能をイベント実行単位として、その演算機能への入力信号のいずれかにイベントが発生したときだけ、そのイベント実行単位中の信号代入処理を行う。現シミュレーションサイクルでどのイベント実行単位を実行するかは、タイムホイールやイベントキューを用いて管理される。
【００２３】
図３２で、Ｆ０、…、Ｆｎがイベント実行単位であり、イベントドリブン方式による論理シミュレータを用いて論理シミュレーションを実行する場合を考える。
【００２４】
信号Ａ、Ｂのどちらにもイベントが発生しなかった場合、これらを入力とするイベント実行単位Ｆ１は起動されず、従ってＦ１中の信号代入処理は行われない。同様に、Ｆ２からＦｎのイベント実行単位も実行されない。
【００２５】
このため、イベントドリブン法には、エグゾースト法のように無駄な信号代入処理をすることなく、効率のよいシミュレーションを実現することができるという特徴がある。
【００２６】
しかし、イベントドリブン法では、イベントの管理を行う処理が複雑なため、それに伴うオーバーヘッドが大きい。イベント管理は通常イベントキューを用いて実現されるが、このとき以下の操作が必要になる。
【００２７】
・イベントキューからのイベント実行単位の取り出し
・ある信号にイベントが発生したか否かのチェック
・その信号によって起動されるイベント実行単位の走査
・走査されたイベント実行単位のイベントキューへの登録
これらの処理を実現するために、イベントドリブン法を用いた論理シミュレータのプログラムを必然的に複雑になる。さらに、これらの操作に要する実行時間のオーバーヘッドも大きい。
【００２８】
さらに、論理回路中で記述されたイベント実行単位の大きさが不適切なときは、イベントドリブン法でも、エグゾースト法と同じような問題が発生する場合がある。
【００２９】
図３２の例で、演算機能Ｆ０からＦｎが同一のイベント実行単位として記述されていたとする。ここで、信号Ａ、Ｂのどちらかにイベントが発生したが、信号Ｘ０、Ｙ０にイベントが発生しなかったときを考える。このとき、信号Ｘ０とＹ０に対する信号代入処理だけが必要であるのに、イベント実行単位中の他の２ｎ個の信号代入処理もすべて行われてしまうことになる。
【００３０】
以上に述べたように、従来のエグゾースト法あるいはイベントドリブン法を利用した論理シミュレータによるシミュレーションでは、必ずしも効率的なシミュレーションを実行できるとは限らない。これは、従来の論理シミュレータは、与えられた論理回路に記述された信号処理フローをそのままの形で実行するため、本来実行する必要のない信号代入処理を実行してしまうオーバーヘッドがあるからである。
【００３１】
【発明が解決しようとする課題】
以上述べたように、ＲＴＬやゲートレベルで記述された回路は論理合成を前提としない動作レベルの回路に比べ信号演算処理量がはるかに多いが、従来の論理シミュレーションによる高速化は、あくまでＨＤＬの処理方式上の工夫によるものであり、上記に挙げたような回路記述の演算量自体を減らすものではない。従って、ＲＴＬやゲートレベルで記述された回路をイベントドリブン法を用いてシミュレーションする場合、シミュレーション実行に多大な時間を要するという問題点がある。
【００３２】
本発明は、上記事情を考慮してなされたもので、イベント実行単位が小規模の回路から構成されている場合に対しても、信号演算量が少なくなるように回路記述を変換することによって、シミュレーション実行に要する時間を低減させることの可能な論理回路変換方法及び論理シミュレーション装置及び論理回路設計支援装置を提供することを目的とする。
【００３３】
また、従来の論理シミュレータでは、与えられた論理回路における信号処理フローをそのままの形で実行するため、本来実行する必要のない信号代入処理を実行してしまうオーバーヘッドがあった。
【００３４】
本発明は、上記事情を考慮してなされたもので、シミュレーションの際に不必要な信号代入処理を削減することによって、シミュレーション実行に要する時間を低減させることの可能な論理回路変換方法及び論理回路設計支援装置を提供することを目的とする。
【００３５】
【課題を解決するための手段】
本発明の論理回路変換装置は、ＶＨＤＬのハードウエア記述言語で記述された入力論理回路を、ＶＨＤＬの論理シミュレーションのための論理回路へ変換する論理回路変換装置であって、信号演算処理をそれぞれ行う複数のイベント実行単位を含む前記入力論理回路の記述に基づいて、前記複数のイベント実行単位と信号との接続関係を含む回路接続情報を求める第１の手段と、前記入力論理回路中の非同期要素を除いた部分に含まれる複数のイベント実行単位のうち、グループ化の対象とする複数のイベント実行単位を指定するための第２の手段と、前記指定された複数のイベント実行単位を対象として、前記回路接続情報を基に、当該複数のイベント実行単位を入力側からの最長パスから順に大きいレベルとなるようにレベル付けを行うとともに、各イベント実行単位の機能がクロック生成回路、レジスタ、ラッチ、組合せ回路のうちのいずれであるかを判定し、入力側から始めて、この判定された機能を基に、当該レベルの小さい順に複数のイベント実行単位を１つにまとめた複数のグループを求める第３の手段と、前記複数のグループのそれぞれについて、当該グループへの入力信号を代入して当該グループ内のイベント実行単位で行われる信号演算処理に対して、前記回路接続情報に基づいて前記信号演算処理結果が当該グループ内のイベント実行単位のみに出力される第１の代入文を求め、この第１の代入文を当該グループ内のイベント実行単位で実行される論理演算結果をＶＨＤＬの変数として出力する第２の代入文に書き換え、前記回路接続情報に基づいて前記信号演算処理結果が当該グループ内のイベント実行単位および当該グループ外の両方に出力される第３の代入文を求め、この第３の代入文を当該グループ内のイベント実行単位で実行される論理演算結果をＶＨＤＬの変数として出力する第４の代入文と、前記変数を入力として前記第３の代入文の出力信号を出力とする信号演算を行う第５の代入文とに書き換え、前記第１の代入文の出力信号を入力信号として当該グループ内のイベント実行単位で実行されるＶＨＤＬの信号演算またはＶＨＤＬの論理演算を行う第６の代入文に対して、前記第６の代入文への入力信号として含む前記第１の代入文の出力信号を前記第２の代入文の出力である変数に書き換え、前記第３の代入文の出力信号を入力信号として当該グループ内のイベント実行単位で実行されるＶＨＤＬの信号演算またはＶＨＤＬの論理演算を行う第７の代入文に対して、前記第７の代入文への入力信号として含む前記第３の代入文の出力信号を前記第４の代入文の出力である変数に書き換える第４の手段とを具備する。
【００７１】
【発明の実施の形態】
（第１の発明）
以下、図面を参照しながら第１の発明の実施の形態を説明する。
【００７２】
（第１の実施形態）
本実施形態に係る論理回路変換装置は、回路の接続情報を解析する回路接続情報解析部、回路接続情報を基に信号演算処理の簡略化を行う範囲を決定する信号演算簡略化範囲決定部、および決定された範囲に対して信号演算処理の簡略化を実行する信号演算簡略化実行部を具備する。
【００７３】
本実施形態によれば、回路接続情報解析部によって解析された回路接続情報を基に、信号演算簡略化範囲決定部が信号演算処理の簡略化を行う範囲を決定し、決定された範囲に対して信号演算簡略化実行部が信号演算処理の簡略化を実行することができ、入力回路から信号演算処理が簡略化された回路を得ることができる。
【００７４】
この信号演算が簡略化された記述を論理シミュレータへの入力とすることにより、高速な論理シミュレーションが可能になる。
【００７５】
以下、本実施形態についてより詳しく説明する。
【００７６】
図１は、本実施形態に係る論理回路変換装置１の構成を示す図である。
【００７７】
論理回路変換装置１は、回路接続情報解析部１０、信号演算簡略化範囲決定部２０及び信号演算簡略化実行部３０を備えている。
【００７８】
回路接続情報解析部１０は、入力された論理回路記述１００における回路接続情報として、イベント実行単位（イベントドリブン法での処理単位）間の起動関係、すなわちイベント実行単位と信号との接続関係（信号を介した論理演算処理単位間の依存関係）を解析する。
【００７９】
信号演算簡略化範囲決定部２０は、回路接続情報解析部１０で解析された回路接続情報を基に、論理回路記述１００中のどのイベント実行単位同士をどのような順番でグループ化すれば信号演算を簡略化できるかを判定し、グループ化すべきイベント実行単位の範囲を決定する。
【００８０】
信号演算簡略化実行部３０は、信号演算簡略化範囲決定部２０によって決定された記述範囲のそれぞれに、イベント実行単位をまとめる操作を適用し、信号演算の簡略化を行う。
【００８１】
本実施形態に係る論理回路変換装置１を用いた論理回路の変換方法を簡単な例で説明する。
【００８２】
図２は、入力回路の回路図である。信号Ａと信号ＢのＡＮＤ（論理積）を信号Ｄとし、この信号Ｄと信号ＣのＯＲ（論理和）を信号Ｘとして出力する。図３は、図２の回路図に対応する論理をＶＨＤＬで記述したものである。ここで、図２、図３におけるｐ１、ｐ２は、イベント実行単位を表しており、図２では回路素子に、図３ではＶＨＤＬプロセスに対応している。なお、入力回路はネットリストで表現しても構わない。
【００８３】
図２あるいは図３の記述を論理回路変換装置１に入力すると、回路接続情報解析部２０は、図４に示すようなイベント実行単位と信号間の接続関係データを生成する。ここでは、説明を簡単にするため、接続関係をグラフで表現しているが、構造体の形でデータを保持しても構わない。
【００８４】
このグラフの定義は以下の通りである。ノードはイベント実行単位を、エッジは信号を表している。ここで、信号ｅの値変化（イベント）でイベントドリブン実行単位ｐが起動されるとき、エッジｅはノードｐへの入力になる。また、イベント実行単位ｐ中で信号ｅが評価されるとき、エッジｅはノードからの出力になる。出力先は複数ノードであっても構わない。
【００８５】
図４では、ｐ１は信号Ａ、Ｂのイベントにより起動され、ｐ２は信号Ｃ、Ｄのイベントにより起動される。また、ｐ１はＤを、ｐ２はＸをそれぞれ出力する。
【００８６】
信号演算簡略化範囲決定部２０は、図４の接続データを基に、イベント実行単位のグループ化によって信号演算の簡略化が可能な範囲を決定する。この範囲の決定は、例えば同期回路では以下の手順で実現できる。
【００８７】
（手順１）回路接続グラフを用いて、各イベント実行単位を入力側からの最長パスの順にレベル付けする。
【００８８】
（手順２）ＧＲを空集合とする。
【００８９】
（手順３）入力側から始めて、レベルの小さい順にイベント実行単位をグループ化候補としてＧＲに順次取り込む。
【００９０】
（手順４）グループ化候補となるイベント実行単位がなくなれば終了する。グループＧＲに含まれるイベント実行単位が信号演算簡略化の範囲である。
【００９１】
図４に上記の手続きを適用した結果が図５である。（手順１）によりイベント実行単位ｐ１、ｐ２にそれぞれレベル１、レベル２が付与され、（手順３）によりｐ１、ｐ２の順にグループ化候補としてグループＧＲにより込まれる。従って、信号演算簡略化の範囲は、ｐ１、ｐ２（図中２００）となる。
【００９２】
信号演算簡略化実行部３０は、信号演算簡略化範囲決定部２０によって決定された範囲のイベント事項単位のグループを１つのイベント実行単位にまとめる。これは、以下の手順で実現できる。
【００９３】
（手順Ａ）上記の（手順１）から（手順４）で求められたグループ内のイベント実行単位を、取り込まれた順に並べ、１つのイベント実行単位としてまとめる。
【００９４】
（手順Ｂ）次に、グループ内のイベント実行単位同士での入力信号は、即時代入される変数にする。この場合、その信号がグループ外のイベント実行単位への出力にもなっているときは、信号と変数の両方として残す。
【００９５】
図６〜図８は、図５に上記の手続きを適用して回路の変換を行った結果である。
【００９６】
図６は、変換結果をブロック図で表したものである。（手順Ａ）によりｐ１、ｐ２がグループ化され、信号Ａ、Ｂ、Ｃを入力、信号Ｘを出力とする１つのイベント実行単位になっている。
【００９７】
図７は、変換結果に対応したＶＨＤＬ記述である。（手順Ａ）によりプロセスｐ１、ｐ２が１つのプロセスｐ＿ｍ１としてまとめられている。図６と同様、信号Ａ、Ｂ、Ｃが入力、信号Ｘが出力である。この場合、ｐ１、ｐ２間の値の伝搬に使われている信号Ｄは信号から変数になり、演算実行が簡略化されている。
【００９８】
図６、図７に対応した回路接続グラフは図８に示す通りである。
【００９９】
信号演算簡略化実行部３０によって信号演算が簡略化された記述は、論理回路記述１０１として出力される。
【０１００】
なお、出力回路は図面、ネットリスト、ＨＤＬのいずれでも構わない。また、ＨＤＬもＶＨＤＬに限るものではない。
【０１０１】
このようにして信号演算を簡略化して得られた回路記述では、１シミュレーションサイクルで同一のイベント実行単位が何度も評価実行されてしまうことがない。また、イベント実行単位間での値の受渡しに関する信号処理演算が変数演算に置き換えられるため、高速に処理することができる。さらに、イベント事項単位数が減るため、イベント実行単位をイベントキューに登録したり、登録したイベントキューを取り出す回数が低減する。
【０１０２】
従って、本実施形態によれば、イベント実行単位が小規模で構成され、信号演算実行量が多い場合でも、シミュレーション実行に要する処理量が低減された回路を得ることができる。
【０１０３】
ところで、上記では簡略化を適用する範囲に対するグループを１つとして説明したが、簡略化を適用する範囲に対するグループを複数にすることも可能である。例えば以下の手順は、同期回路をレベルＮ以下とレベルＮ＋１以上の２つのイベント実行単位に分けるものである。
【０１０４】
（手順１）回路接続グラフを用いて、各イベント実行単位を入力側からの最長パスの順にレベル付けする。
【０１０５】
（手順2'）ＧＲ１、ＧＲ２を空集合とする。
【０１０６】
（手順3'）入力側から始めて、レベルの小さい順に、イベント実行単位を走査する。レベルがＮ以下ならばＧＲ１に順次取り込む。レベルがＮ＋１以上ならばＧＲ２に順次取り込む。
【０１０７】
（手順4'）グループ化候補となるイベント実行単位がなくなれば終了。グループＧＲ１、ＧＲ２に含まれるイベント実行単位がそれぞれ信号演算簡略化の範囲である。
【０１０８】
この場合、イベントドリブン実行単位のグループ化および簡略化は複数箇所存在することになる。
【０１０９】
次に、信号演算簡略化範囲決定部２０の変形例について説明する。
【０１１０】
上述の信号演算簡略化範囲決定部２０では、回路接続情報解析部１０で解析された回路接続情報を基に信号演算簡略化範囲を決定した。その代わりに、予め信号演算簡略化範囲を設定しておき、入力回路について該設定範囲の適用が可能か否かを、回路接続情報解析部１０で解析された回路接続情報を基に確認し、適用が可能であると判断された場合に該設定範囲を信号演算簡略化範囲として決定するようにしても良い。例えば、信号演算簡略化範囲を入力回路全体と設定しておき、入力回路中に非同期ループがないことだけ確認し、非同期ループがなければ回路全体を信号演算簡略化範囲と決定する。
【０１１１】
（第１の実施形態に係る論理回路変換装置を備えた論理シミュレーション装置の実施形態）
本実施形態に係る論理シミュレーション装置は、図９に示すように、前述した第１の実施形態の論理回路変換装置１の持つ回路接続情報解析部１０、信号演算簡略化範囲決定部２０及び信号演算簡略化実行部３０に、与えられた論理回路記述をもとに論理シミュレーションを実行する論理シミュレーション部９０を付加したものである。論理シミュレーション部９０としては、公知のものを使用する。
【０１１２】
論理回路変換装置１によって論理シミュレーション対象となる論理回路記述を、信号演算の簡略化された信号演算処理量の少ない論理回路記述に変換し、変換後の論理回路記述を入力として論理シミュレーション部９０により論理シミュレーションを実行する。
【０１１３】
このように公知の論理シミュレーション部９０の前段に論理回路記述の信号演算を簡略化する論理回路変換装置１を設けることによって、高速に論理シミュレーションを実行する論理シミュレーション装置を実現することができる。
【０１１４】
（第２の実施形態）
本実施形態に係る論理回路変換装置は、回路の接続情報を解析する回路接続情報解析部と、簡略化を適用する範囲を指定する簡略化適用範囲指定部と、信号演算処理の簡略化を行う範囲を決定する信号演算簡略化範囲決定部と、決定された範囲に対して信号演算処理の簡略化を実行する信号演算簡略化実行部を備えている。
【０１１５】
本実施形態によれば、回路接続情報解析部によって解析された回路接続情報と、簡略化適用範囲指定部で指定された範囲を基に、信号演算簡略化範囲決定部が信号演算処理の簡略化を行う範囲を決定し、決定された範囲に対して信号演算簡略化実行部が信号演算処理の簡略化を実行することができ、入力回路から信号演算処理が簡略化された回路を得ることが可能になる。
【０１１６】
本実施形態によれば、入力回路の中で、設計者が観測したい信号を避けるように、信号の簡略化を適用することが可能になる。
【０１１７】
以下、本実施形態についてより詳しく説明する。
【０１１８】
図１０は、本実施形態に係る論理回路変換装置の構成を示す図である。
【０１１９】
本実施形態に係る論理回路変換装置２は、回路接続情報解析部１０、信号演算簡略化範囲決定部２１、信号演算簡略化実行部３０、および簡略化適用範囲指定部４０を備えている。回路接続情報解析部１０、信号演算簡略化実行部３０は、第１の実施形態と同様である。
【０１２０】
回路接続情報解析部１０は、入力された論理回路記述１００における回路接続情報として、イベント実行単位（イベントドリブン法での処理単位）間の起動関係、すなわちイベント実行単位と信号との接続関係を解析する。
【０１２１】
ここで本実施形態では、ユーザは、簡略化適用範囲指定部４０から範囲指定データ１０５を入力して、回路中で信号演算の簡略化を適用させる範囲を指定する。範囲指定データ１０５として、範囲を表すデータ（例えばイベント実行単位を特定するデータ；ｐ１、ｐ２等）を直接入力するようにしても良いし、範囲を直接表すデータに対応付けられたＩＤ番号等をキー入力しても良いし、あるいは表示されたメニュー画面のリストから選択入力するようにしても良い。
【０１２２】
信号演算簡略化範囲決定部２１は、回路接続情報解析部１０で解析された回路接続情報と、簡略化適用範囲指定部４０で指定された範囲を基に、論理回路記述１００中のどのイベント実行単位同士をどのような順番でグループ化すれば信号演算を簡略化できるかを判定し、グループ化すべきイベント実行単位の範囲を決定する。
【０１２３】
信号演算簡略化実行部３０は、信号演算簡略化範囲決定部２１によって決定された記述範囲のそれぞれに、イベント実行単位をまとめる操作を適用し、信号演算の簡略化を行う。
【０１２４】
本実施形態に係る論理回路変換装置２を用いた論理回路の変換方法を簡単な例で説明する。
【０１２５】
図１１は、入力回路の回路図である。図１１の回路は、図２の回路に信号Ｘと信号ＥのＡＮＤを信号Ｙとして出力するＡＮＤ素子ｐ３を加えたものである。図１２は、図１１の回路図に対応する論理をＶＨＤＬで記述したものである。ここで、図１１、図１２におけるｐ１、ｐ２、ｐ３は、イベント実行単位を表しており、図１１では回路素子に、図１２ではＶＨＤＬプロセスに対応している。なお、入力回路はネットリストで表現しても構わない。
【０１２６】
ここで例えばユーザが信号Ｘを信号のまま観測したい場合、範囲指定データを、
｛ｐ１、ｐ２｝
として、ｐ１、ｐ２のみ指定し、ｐ３は指定に含まないように指定する。
【０１２７】
なお、ここでは、イベント実行単位の名前で指定しているが、各イベント実行単位に一意的なＩＤを付与し、ＩＤで指定しても良い。また、イベント実行単位を並べて指定する代わりに、例えばある階層を指定し、その階層から下のすべてのイベント実行単位を指すことにしても良い。
【０１２８】
図１１あるいは図１２の記述を論理回路変換装置２に入力すると、回路接続情報解析部２１は、図１３に示すようなイベント実行単位と信号間の接続関係データを生成する。第１の実施形態と同様、説明を簡単にするため、接続関係をグラフで表現しているが、構造体の形でデータを保持しても構わない。
【０１２９】
信号演算簡略化範囲決定部２１は図１３の接続データを基に、イベント実行単位のグループ化によって信号演算の簡略化が可能な範囲を決定する。この範囲の決定は、例えば同期回路では以下の手順で実現できる。
【０１３０】
（手順１）回路接続グラフを用いて、各イベント実行単位を入力側からの最長パスの順にレベル付けする。
【０１３１】
（手順２）ＧＲを空集合とする。
【０１３２】
（手順3a）入力側から始めて、レベルの小さい順に、簡略化適用範囲指定部４０で指定された範囲中にあるイベント実行単位をＧＲに順次取り込む。
【０１３３】
（手順４）グループ化候補となるイベント実行単位がなくなれば終了する。グループＧＲに含まれるイベント実行単位が信号演算簡略化の範囲である。
【０１３４】
図１３に上記の手続きを適用した結果が図１４である。（手順１）によりイベント実行単位ｐ１、ｐ２、ｐ３にそれぞれレベル１、レベル２、レベル３が付与され、（手順３ａ）によりｐ１、ｐ２の順にグループ化候補としてグループＧＲにより込まれる。ここで、ｐ３は簡略化適用範囲指定部４０による指定に含まれないので、ＧＲには取り込まれない。従って、信号演算簡略化の範囲は、ｐ１、ｐ２となる。
【０１３５】
信号演算簡略化実行部３０は、信号演算簡略化範囲決定部２１によって決定された範囲のイベント事項単位のグループを１つのイベント実行単位にまとめる。これは、第１に実施形態の（手順Ａ）および（手順Ｂ）により実現できる。
【０１３６】
なお、第１の実施形態の図６〜図８に対応する結果（変換結果を表すブロック図、ＶＨＤＬ記述、回路接続グラフ）は省略する。
【０１３７】
信号演算簡略化実行部３０によって信号演算が簡略化された記述は、論理回路記述１０２として出力される。
【０１３８】
なお、出力回路は図面、ネットリスト、ＨＤＬのいずれでも構わない。また、ＨＤＬもＶＨＤＬに限るものではない。
【０１３９】
このようにして、信号演算簡略化の範囲を指定して得られた回路記述では、設計者が観測したい信号を避けて信号演算の簡略化を適用することができる。また、信号演算簡略化を適用した範囲については、第１の実施形態と同様に、シミュレーション実行に要する処理量が低減された回路を得ることができる。
【０１４０】
なお、第１の実施形態で述べたのと同様に、簡略化を適用する範囲に対するグループを複数にすることも可能である。例えば、グループを２つに分ける場合、簡略化適用範囲指定部４０から範囲指定データ１０５として、適用する範囲とその範囲においてグループを分ける基準となる前述のレベルＮを示す数値とを入力するなどすれば良い。
【０１４１】
（第２の実施形態に係る論理回路変換装置を備えた論理シミュレーション装置の実施形態）
本実施形態に係る論理シミュレーション装置は、図１５に示すように、前述した第２の実施形態の論理回路変換装置２の持つ回路接続情報解析部１０、信号演算簡略化範囲決定部２１、信号演算簡略化実行部３０及び簡略化適用範囲指定部４０に、与えられた論理回路記述をもとに論理シミュレーションを実行する論理シミュレーション部９０を付加したものである。論理シミュレーション部９０としては、公知のものを使用する。
【０１４２】
ユーザの観測したい信号を簡略化適用範囲から除外した範囲指定データが与えられた論理回路変換装置２は該範囲指定データに基づいて論理シミュレーション対象となる論理回路記述を、信号演算の簡略化された信号演算処理量の少ない論理回路記述に変換し、変換後の論理回路記述を入力として論理シミュレーション部９０により論理シミュレーションを実行する。従って、ユーザの観測したい信号を残した上で、論理シミュレーションの実行を高速化することができる。
【０１４３】
このように公知の論理シミュレーション部９０の前段にユーザ指定に基づいて論理回路記述の信号演算を簡略化する論理回路変換装置２を設けることによって、デバッグ機能を低下させることなく、高速に論理シミュレーションを実行する論理シミュレーション装置を実現することができる。
【０１４４】
（第３の実施形態）
本実施形態に係る論理回路変換装置は、回路の接続情報を解析する回路接続情報解析部と、回路の機能を判定する回路機能判定部と、信号演算処理の簡略化を行う範囲を決定する信号演算簡略化範囲決定部と、決定された範囲に対して信号演算処理の簡略化を実行する信号演算簡略化実行部を備えている。
【０１４５】
本実施形態によれば、回路接続情報解析部によって解析された回路接続情報と、回路機能判定部で判定された回路構成要素の機能情報を基に、信号演算簡略化範囲決定部が信号演算処理の簡略化を行う範囲を決定し、決定された範囲に対して信号演算簡略化実行部が信号演算処理の簡略化を実行することができ、入力回路から信号演算処理が簡略化された回路を得ることが可能になる。
【０１４６】
本実施形態によれば、入力回路をレジスタと組合せ回路とに分けて、信号演算の簡略化を適用することが可能になる。従って、設計者による観測頻度の高いレジスタの出力値を信号値として残しつつ、高速な論理シミュレーションは可能になる。
【０１４７】
以下、本実施形態についてより詳しく説明する。
【０１４８】
図１６は、本実施形態に係る論理回路変換装置の構成を示す図である。
【０１４９】
本実施形態に係る論理回路変換装置３は、回路接続情報解析部１０、信号演算簡略化範囲決定部２２、信号演算簡略化実行部３０および回路機能判定部５０を備えている。回路接続情報解析部１０、信号演算簡略化実行部３０は、第１の実施形態と同様である。
【０１５０】
回路接続情報解析部１０は、入力された論理回路記述１００における回路接続情報として、イベント実行単位（イベントドリブン法での処理単位）間の起動関係、すなわちイベント実行単位と信号との接続関係を解析する。
【０１５１】
一方、回路機能判定部５０は、回路の各構成要素（イベント実行単位）がクロック生成回路、レジスタ、ラッチ、組合せ回路のいずれであるかを判定し、回路構成要素の機能情報として出力あるいは保持する。
【０１５２】
信号演算簡略化範囲決定部２２は、回路接続情報解析部１０で解析された回路接続情報と、回路機能判定部５０で判定された回路構成要素の機能情報を基に、回路１００中のどのイベント実行単位同士をどのような順番でグループ化すれば信号演算を簡略化できるかを判定し、グループ化すべきイベント実行単位の範囲を決定する。
【０１５３】
信号演算簡略化実行部３０は、信号演算簡略化範囲決定部２１によって決定された記述範囲のそれぞれに、イベント実行単位をまとめる操作を適用し、信号演算の簡略化を行う。
【０１５４】
本実施形態に係る論理回路変換装置３を用いた論理回路の変換方法を簡単な例で説明する。
【０１５５】
図１７は、入力回路の回路図である。図１７の回路は、図２の回路に対し、クロックの立ち上がりに信号Ｘと信号Ｘの否定とをそれぞれ信号Ａと信号Ｂに伝搬させるレジスタｐ０１、およびクロックの立ち上がりに信号Ｘを信号Ｃに伝搬させるレジスタｐ０２を加えたものである。簡単のためクロックは外部入力として与えられるものとする。
【０１５６】
図１８は、図１７の回路図に対応する論理をＶＨＤＬで記述したものである。ここで、図１７、図１８におけるｐ０１、ｐ０２、ｐ１、ｐ２は、イベント実行単位を表しており、図１７では回路素子に、図１８ではＶＨＤＬプロセスに対応している。なお、入力回路はネットリストで表現しても構わない。
【０１５７】
図１７あるいは図１８の記述を論理回路変換装置３に入力すると、回路接続情報解析部２２は、図１９に示すようなイベント実行単位と信号間の接続関係データを生成する。第１の実施形態と同様、説明を簡単にするため、接続関係をグラフで表現しているが、構造体の形でデータを保持しても構わない。
【０１５８】
また、回路機能判定部５０により、イベント実行単位ｐ０１、ｐ０２、ｐ１、ｐ２に対する機能情報が、例えば、図２０のように出力される。機能情報およびイベント実行単位はＩＤで記述されていても良い。
【０１５９】
信号演算簡略化範囲決定部２２は図２０の機能情報を基に、イベント実行単位のグループ化によって信号演算の簡略化が可能な範囲を決定する。この範囲の決定は、例えばレジスタと組合せ回路から構成される同期回路では以下の手順で実現できる。
【０１６０】
（手順１）回路接続グラフを用いて、各イベント実行単位を入力側からの最長パスの順にレベル付けする。
【０１６１】
（手順2'）ＧＲ１、ＧＲ２を空集合とする。
【０１６２】
（手順3b）入力側から始めて、レベルの小さい順に、イベント実行単位を走査する。機能がレジスタならばＧＲ１に順次取り込む。機能が組合せ回路ならばＧＲ２に順次取り込む。
【０１６３】
（手順4'）グループ化候補となるイベント実行単位がなくなれば終了する。グループＧＲ１、ＧＲ２に含まれるイベント実行単位が信号演算簡略化の範囲である。
【０１６４】
図１９に上記の手続きを適用した結果が図２１である。（手順１）により、イベント実行単位ｐ０１、ｐ０２、ｐ１、ｐ２にそれぞれレベル１、レベル１、レベル２、レベル３が付与される。ｐ０１、ｐ０２、ｐ１、ｐ２の機能はそれぞれレジスタ、レジスタ、組合せ回路、組合せ回路なので、（手順３ｂ）により、ｐ０１、ｐ０２の順にグループＧＲ１に、ｐ１、ｐ２の順にグループＧＲ２に取り込まれる。従って、信号演算簡略化の範囲は、ｐ０１、ｐ０２、ｐ１、ｐ２となる。
【０１６５】
信号演算簡略化実行部３０は、信号演算簡略化範囲決定部２２によって決定された範囲のイベント事項単位のグループを１つのイベント実行単位にまとめる。これは、第１に実施形態の（手順Ａ）および（手順Ｂ）により実現できる。
【０１６６】
図２２〜図２４は、図２１に信号の簡略化の手続きを適用して回路の変換を行った結果である。
【０１６７】
図２２は、変換結果をブロック図で表したものである。（手順Ａ）により、ｐ０１、ｐ０２はグループ化され、信号ＣＬＫ、Ｘを入力、信号Ａ、Ｂ、Ｃを出力とする１つのイベント実行単位になっている。また、ｐ１、ｐ２もグループ化され、信号Ａ、Ｂ、Ｃを入力、信号Ｘを出力とする１つのイベント実行単位になっている。
【０１６８】
図２３は、変換結果に対応したＶＨＤＬ記述である。ｐ１、ｐ２間の値の伝搬に使われている信号Ｄは信号から変数になり、演算実行が簡略化されている。
【０１６９】
図２２、図２３に対応した回路接続グラフが図２４に示す通りである。
【０１７０】
信号演算簡略化実行部３０によって信号演算が簡略化された記述は、論理回路記述１０３として出力される。
【０１７１】
なお、出力回路は図面、ネットリスト、ＨＤＬのいずれでも構わない。また、ＨＤＬもＶＨＤＬに限るものではない。
【０１７２】
このようにして、回路機能判定部を有する本論理回路変換装置では、レジスタ、組合せ回路に対して順に、信号演算の簡略化を適用することができる。従って、設計者による観測頻度の高いレジスタの出力値を信号値として残しつつ、高速な論理シミュレーションが可能になる。
【０１７３】
（第３の実施形態に係る論理回路変換装置を備えた論理シミュレーション装置の実施形態）
本実施形態に係る論理シミュレーション装置は、図２５に示すように、前述した第３の実施形態の論理回路変換装置３の持つ回路接続情報解析部１０、信号演算簡略化範囲決定部２２、信号演算簡略化実行部３０及び回路機能判定部５０に、与えられた論理回路記述をもとに論理シミュレーションを実行する論理シミュレーション部９０を付加したものである。論理シミュレーション部９０としては、公知のものを使用する。
【０１７４】
論理回路変換装置３は論理シミュレーション対象となる論理回路記述を、回路機能（この場合はレジスタと組合せ回路）の分類によりグループ化し、そのグループごとに信号演算の簡略化された信号演算処理量の少ない論理回路記述に変換し、論理シミュレーション部９０は、変換後の論理回路記述を入力として論理シミュレーションを実行する。従って、本実施形態によれば、例えば、設計者による観測頻度の高いレジスタの出力値を信号値として残しつつ、高速な論理シミュレーションが可能になる。
【０１７５】
このように公知の論理シミュレーション部９０の前段に論理回路記述の信号演算を簡略化する論理回路変換装置３を設けることによって、デバッグ機能を低下させることなく、高速に論理シミュレーションを実行する論理シミュレーション装置を実現することができる。
【０１７６】
（第４の実施の形態）
本実施形態に係る論理回路変換装置は、入力論理回路中における信号処理フローを解析する手段と、前記解析手段による信号処理フローの解析結果に基づき、入力論理回路中にイベント判定論理を挿入する箇所を決定する手段と、前記決定手段によって決定された入力論理回路中の挿入箇所にイベント判定論理を挿入する手段を有する。
【０１７７】
本実施形態によれば、入力論理回路中の実行する必要のない可能性が高い信号代入処理の前後をイベント判定論理でくくり、入力論理回路をより高速にシミュレーション実行可能な論理回路に変換することが可能になる。
【０１７８】
従来の論理シミュレーションでは、入力された論理回路の記述における信号処理フローを変えることがなかったため、効率のよいシミュレーション実行が困難であった。本実施形態によれば、入力論理回路をより高速にシミュレーション実行可能な論理回路に変換し、変換された記述を論理シミュレータに入力することによって、高速な論理シミュレーションが可能になる。
【０１７９】
以下、本実施形態についてより詳しく説明する。
【０１８０】
図２６は、本実施形態に係る論理回路変換装置３１０の構成を示す図である。
【０１８１】
論理回路変換装置３１０は、信号処理フロー解析部３１１、イベント判定論理挿入箇所決定部３１２及びイベント判定論理挿入部３１３を備えている。
【０１８２】
信号処理フロー解析部３１１は、入力された論理回路記述３１４に記述された信号処理フローを解析し、信号と論理演算単位の間の依存関係情報を得る。ここで、論理演算単位とは、イベント判定論理でくくる単位を表す。具体的には、ＡＮＤやＯＲなどの回路素子、信号代入文、イベント実行単位、あるいはこれらをグループ化したものが考えられる。
【０１８３】
イベント判定論理挿入箇所決定部３１２は、信号処理フロー解析部１１で解析された依存関係情報をもとに、論理回路記述３１４中のどの論理演算単位の前後にイベント判定論理を挿入するかを決定する。ここで、回路記述中で連続して記述されている複数の論理演算単位をグループ化して前後にイベント判定論理を挿入することも許される。
【０１８４】
イベント判定論理挿入部３１３では、イベント判定論理挿入箇所決定部１２によって判定された挿入箇所に、適当なイベント判定論理を挿入することによって、論理回路記述３１４を論理的に等価な回路に変換する。等価変換された回路は、論理回路記述３１５として出力される。
【０１８５】
本実施形態に係る論理回路変換装置３１０を用いた論理回路の変換方法を簡単な例で説明する。
【０１８６】
図２７は、入力論理回路の回路図である。信号Ａと信号ＢのＸＯＲ（排他的論理和）を信号Ｇとして出力する。
【０１８７】
図２８は、図２７の回路図に対応する論理をＣ言語で記述したものである。図２８の記述を論理回路変換装置３１０に入力すると、信号処理フロー解析部３１１は、論理演算単位と信号間の接続関係データを生成する。この接続関係データは、図２９に示すように論理演算単位をノード、起動信号をエッジとするグラフ情報として表現されていることが望ましい。
【０１８８】
イベント判定論理挿入箇所決定部３１２は、このグラフ上で、閉じた論理演算単位のグループのうちで、入力信号数に比べて信号処理代入がなるべく多いものを求める。この例では、このグループは図３０で点線で囲まれたノード集合として求められる。このグループの求め方の詳細は後に述べる。
【０１８９】
イベント判定論理挿入部３１３は、イベント判定論理挿入箇所決定部１２によって求められた論理演算単位あるいは論理演算単位グループの前後にイベント判定論理を挿入する。この例では、グループへの入力信号Ａ、Ｂの前シミュレーションサイクルでの値をそれぞれＡ＿ｏｌｄ、Ｂ＿ｏｌｄとするとき、図３１の記述に変換することに対応する。
【０１９０】
イベント判定論理挿入部３１３によってイベント判定論理が挿入された記述は、論理回路記述３１５として出力される。この変換方法では、論理回路記述３１５のシミュレーション結果が、もとの論理回路記述３１４のシミュレーション結果と一致することが容易に分かる。
【０１９１】
なお、この具体例では説明を分かりやすくするために、イベント判定論理でチェックされる信号数２個に対して、イベント判定論理でくくられた部分記述中に含まれる信号処理代入数５個と、それほど多くなっていないが、図３２の例のように、イベント判定論理でチェックされる信号数（２個）に対して、イベント判定論理でくくられた部分記述中に含まれる信号処理代入数（２＋２ｎ個）が非常に大きい場合は、変換によるシミュレーションの高速化の効果は絶大である。
【０１９２】
さて、論理回路記述３１４をより高速シミュレーション実行可能な論理回路記述３１５に置き換えるために、イベント判定論理挿入箇所決定部３１２が適切にイベント判定論理挿入箇所を決定する必要がある。以下に、イベント判定論理挿入箇所決定部３１２における処理方法の一例を述べる。イベント判定論理挿入箇所決定部３１２は、先に述べたように、接続関係データを表すグラフ上で、閉じた論理演算単位のグループのうちで、入力信号数に比べて信号処理代入数がなるべく多いものを求める必要がある。
【０１９３】
ここで、イベント判定論理をその前後に挿入すべき論理演算単位グループでは、途中で一旦グループの外に出た後、再びグループ内に入ってくるパス（エッジの列）がないことが条件となる。この理由を例を用いて説明する。図３３で点線で囲まれた論理演算単位のグループは、ノードＦ１からエッジＣ、エッジＦを通ってＦ４に至るパスがあり、途中でグループ外のノードＦ３を通過するため、上記の条件には該当しない。このグラフ上で、Ｆ１、Ｆ３、Ｆ４の順に通過するパスがあるということは、Ｆ１、Ｆ３、Ｆ４の順に演算実行を行わなくてはならないことを意味している。したがって、イベント判定論理でＦ１、Ｆ４をくくり、同時に実行してしまうと、上記の実行順序と必ず矛盾してしまうことになるからである。
【０１９４】
以下、論理演算グループ（ノード集合）において、途中で一旦グループの外に出た後、再びグループ内に入ってくるパスがない状態を「閉じている」あるいは「閉じた」などと呼ぶことにする。
【０１９５】
ここで、グラフ上で、入力信号数に比べて信号処理代入が多い、閉じた論理演算単位のグループを求めるためには、例えば、各論理演算単位中に含まれる信号処理代入数をノードのサイズと定め、接続グラフ上で、「閉じたノード集合で、入力エッジ数に比してノードのサイズの和が大きいもの」を見つける問題を解けばよい。
【０１９６】
この問題を解く方法として、例えば図３４に示す手順でノード集合を探索すればよい。なお、接続グラフをＧ＝（Ｖ、Ｅ）とする。また、Ｕは和集合を表すものとする。
【０１９７】
まず、Ｖから適当なノードａを選び、ノード集合Ｔ＝｛ａ｝とする（ステップＳ１１）。
【０１９８】
ステップＳ１２でＴ＝Ｖならば探索を終了する。
【０１９９】
ステップＳ１２でＴ＝Ｖでなければ、Ｔに隣接するノードｂを選びＴ＝ＴＵ｛ｂ｝とする（ステップＳ１３）。
【０２００】
次に、Ｔが閉じていないときは、Ｔが閉じた状態になるまで、適当なノードｃを選び、Ｔ＝ＴＵ｛ｃ｝を繰り返す（ステップＳ１３）。
【０２０１】
次に、ｆ（ｉｎ（Ｔ）、ｓｉｚｅ（Ｔ））が定められた値ｇ以上ならば集合Ｔに含まれる信号処理代入式の前後をイベント判定論理挿入箇所と決定し、ステップＳ１２に戻る。ここで、ｉｎ（Ｔ）はＴへの入力エッジ数、ｓｉｚｅ（Ｔ）はＴの要素のサイズの和、ｆは適当な評価関数である。
【０２０２】
上記のアルゴリズムは非決定的な探索の例であり、これを深さ優先探索と組合せれば、すべてのノード部分集合をＴとして探索することも可能である。
【０２０３】
また、ノードのサイズとして、信号処理代入数の代わりに、論理演算単位の記述行数や、信号処理の種類ごとに実行時間の重みづけをして加算した積和を用いてもよい。
【０２０４】
イベント判定論理挿入箇所は複数あっても構わない。また、図３５のように挿入箇所同士が入れ子構造になっていても構わない。
【０２０５】
（第４の実施形態の変形例１）
本実施形態に係る論理回路変換装置に入力される論理回路中の各信号のイベントがどのくらいの頻度で発生するのかを設計者が知っている場合、この情報を利用した方が、より正確にイベント判定論理挿入箇所を決定できることが考えられる。
【０２０６】
そのため、図３６で示す論理回路変換装置４００のように、イベント判定論理挿入箇所を設計者が予め指定する機能を持つイベント判定論理挿入範囲指定部３１７と、この指定を基にイベント判定論理挿入箇所の決定を行う機能を持つイベント判定論理挿入箇所決定部３１８とを設けることで、より高速にシミュレーション可能な論理回路変換結果を得ることができる。
【０２０７】
論理演算単位のグループの指定は、例えば、
Ｆ０、Ｆ１、Ｆ２、Ｆ３、Ｆ４
のように論理演算単位のグループとして記述してもよい。また、
Ａ、Ｂ；Ｇ
のように、入力信号の集合、出力信号の集合として指定してもよい。
【０２０８】
（第４の実施形態の変形例２）
回路中で各信号のイベント発生頻度がシミュレーション実行中に大きく変化するときは、一旦、挿入されたイベント判定論理を削除し、別の箇所にイベント判定論理を再挿入できることが望ましい。そのため、図３７で示す論理回路変換装置４０１のように、イベント判定論理を削除するためのイベント判定論理削除部３１６を設けると良い。
【０２０９】
ここで、論理回路変換装置による変換と無関係に論理回路中に記述されていたイベント判定論理と、論理回路変換装置による変換で挿入されたイベント判定論理を区別する必要がある。この区別は、例えば、回路中でイベント判定論理を挿入した「行」あるいはその「行」の前後に、適当な識別子を含むコメントを入れることで実現可能である。
【０２１０】
（第４の実施形態の変形例３）
本実施形態による論理回路変換装置に入力される論理回路中の各信号のイベントがどのくらいの頻度で発生するのかを記述した実行履歴情報がある場合、この情報を利用することにより、より正確にイベント判定論理挿入箇所を決定できると考えられる。
【０２１１】
そのため、図３８に示す論理回路変換装置４０２のように、実行履歴情報３２０を設計者が予め指定し、この指定を基にイベント判定論理挿入箇所の決定を行う機能を、イベント判定論理挿入箇所決定部３１９に持たせることで、より高速にシミュレーション可能な、論理回路変換結果が得られることが期待される。
【０２１２】
実行履歴情報の指定方法としては、図３９のように、各論理演算単位ごとに、各シミュレーションサイクルにイベント実行処理されたか否かの履歴を与えてもよい。図４０のように、各論理演算単位ごとに、イベント実行処理された頻度の情報を与えてもよい。
【０２１３】
（第５の実施形態）
本実施形態に係る論理シミュレーション装置は、入力論理回路中における信号処理フローを解析する手段と、前記解析手段による信号処理フローの解析結果に基づき、入力論理回路中にイベント判定論理を挿入する箇所を決定する手段と、前記決定手段によって決定された入力論理回路中の挿入箇所にイベント判定論理を挿入する手段を有する。
【０２１４】
本実施形態によれば、入力論理回路中の実行する必要のない可能性が高い信号代入処理の前後をイベント判定論理でくくり、入力論理回路をより高速にシミュレーション実行することが可能になる。
【０２１５】
従来の論理シミュレーションでは、入力された論理回路の記述における信号処理フローを変えずにシミュレーションを実行していたため、効率のよいシミュレーション実行が困難であった。本実施形態によれば、入力論理回路をより高速にシミュレーション実行可能な論理回路に変換し、シミュレーション実行する高速な論理シミュレータが実現可能になる。
【０２１６】
以下、本実施形態についてより詳しく説明する。
【０２１７】
図４１は、本実施形態に係る論理シミュレーション装置５０１の構成を示す図である。
【０２１８】
論理シミュレーション装置５０１は、図２６に示された論理回路変換装置３１０と、シミュレーション実行部３２１とを具備する。すなわち、論理シミュレーション装置５１０は、前述した第４の実施形態の論理回路変換装置３１０の持つ信号処理フロー解析部３１１、イベント判定論理挿入箇所決定部３１２及びイベント判定論理挿入部３１３に、与えられた論理回路記述をもとに論理シミュレーションを実行する論理シミュレーション部３２１を付加したものである。論理シミュレーション部３２１としては、公知のものを使用する。
【０２１９】
論理回路変換装置３１０によって、入力された論理回路３１４は、より高速にシミュレーション実行可能な、論理的に等価な回路に変換される。シミュレーション実行部３２１は、等価変換された回路を入力として論理シミュレーションを実行する。
【０２２０】
（第５の実施形態の変形例１）
上記の第５の実施形態においては、論理回路変換装置３１０によって入力論理回路を等価変換し、その結果をシミュレーション実行部３２１の入力として、シミュレーション実行を行った。
【０２２１】
しかし、論理シミュレーション装置がインタプリタ方式ではなく、コンパイル方式を採用している場合、論理回路変換をターゲット言語レベルで行った方がより高速なシミュレーション実行が可能になる場合がある。
【０２２２】
このようなケースでは、入力論理回路３１４を直接、論理回路変換装置３１０に入力するのではなく、ターゲット言語レベルで論理回路変換を行った後にシミュレーション実行部３２１に入力するのがよい。
【０２２３】
（第５の実施形態の変形例２）
本実施形態に係る論理シミュレーション装置に入力される論理回路中の各信号のイベントがどのくらいの頻度で発生するのかを設計者が知っている場合、この情報を利用した方が、より正確にイベント判定論理挿入箇所を決定できることが考えられる。この場合、第４の実施形態の変形例１で示した論理回路変換装置を用いて論理回路変換を行うことで、より高速にシミュレーション実行を行うことが可能になる。
【０２２４】
論理演算単位のグループの指定も、第４の実施形態の変形例１に示した方法を用いればよい。
【０２２５】
（第５の実施形態の変形例３）
第４の実施形態で述べた論理回路変換装置を用いて、一旦イベント判定論理が挿入された論理回路を入力としてシミュレーション実行したい場合がある。このとき、前回と異なる箇所にイベント判定論理を挿入するために、前回挿入されたイベント判定論理を削除する必要がある。
【０２２６】
そのためには、図４２のように、第４の実施形態の変形例２で示した論理回路変換装置４０１を用いて論理変換を行い、変換後の論理回路の論理シミュレーションをシミュレーション実行部３２１によって実行する論理シミュレーション装置５０２を実現すればよい。
【０２２７】
論理回路変換装置４０１による変換と無関係に論理回路中に記述されていたイベント判定論理と、論理回路変換装置による変換で挿入されたイベント判定論理の区別は、第４の実施形態の変形例１に示した方法を用いればよい。
【０２２８】
（第５の実施形態の変形例４）
本実施形態に係る論理回路変換装置に入力される論理回路中の各信号のイベントがどのくらいの頻度で発生するのかを記述した実行履歴情報がある場合、この情報を利用した方が、より正確にイベント判定論理挿入箇所を決定できることが考えられる。
【０２２９】
そのため、図４３に示すように、論理シミュレーションを実行するシミュレーション実行部３３０内に実行履歴情報収集部３３１を設け、この実行履歴情報収集部３３１によりシミュレーション実行結果から実行履歴情報３２０を求め、この実行履歴情報３２０を基にイベント判定論理挿入箇所の決定を行う論理シミュレーション装置５０３を実現すればよい。論理回路変換装置としては、第４の実施形態の変形例３で示したような論理回路変換装置４０２を用いる。
【０２３０】
実行履歴情報の指定方法としては、第５の実施形態の変形例３で示した方法を用いればよい。
【０２３１】
本実施形態によれば、シミュレーション実行結果から動的に入力論理中のイベント判定論理の挿入箇所を変えて、シミュレーション実行を継続することが可能になる。
【０２３２】
（第５の実施形態の変形例５）
図４４は、図３６で示すような第４の実施形態の変形例１の論理回路変換装置４００に、公知のシミュレーション実行部３２１を付加して、論理シミュレーション装置５０４を構成することも可能である。
【０２３３】
以上発明の実施の形態について説明してきたが、第１、第２、第３の実施形態もしくはその変形例等と、第４、第５の実施形態もしくはその変形例等とは、適宜組合せ可能である。この場合、まず、前者により簡略化を行い、次に、後者によりイベント判定論理を挿入するのが好ましい。
【０２３４】
また、各実施形態に係る論理回路変換装置や論理シミュレーション装置は、相当する手順を記述したプログラムをＣＰＵ上で実行させる形でも実現可能である。
【０２３５】
本発明は、上述した実施の形態に限定されるものではなく、その技術的範囲において種々変形して実施することができる。
【０２３６】
（第１〜第５の実施形態の作用・効果）
上記第１〜第５の実施形態で説明した信号演算処理の簡略化では、まず、入力された論理回路の接続関係をもとに各イベント実行単位に対し入力側から最長パスの順にレベルを付与する。次に、イベント実行単位をレベルの順に並べ一つのイベント実行単位にまとめる。このときにイベント実行単位間で値の受け渡しに使われる信号は、即時代入される変数に置き換える。
【０２３７】
このような操作により得られた回路記述では、１シミュレーションサイクルで同一のイベント実行単位が何度も評価実行されてしまうことがない。また、イベント実行単位間での値の受渡しに関する信号処理演算が変数演算に置き換えられるため、高速に処理することができる。さらに、イベント実行単位数が減るため、イベント実行単位をイベントキューに登録したり、登録したイベントキューを取り出す回数が低減する。従って、イベント実行単位が小規模で構成され、信号演算実行量が多い場合でも、シミュレーション実行に要する処理量が低減された回路を得ることができる。
【０２３８】
（第２の発明）
上記第１の発明（第１〜第５の実施形態）における信号演算処理の簡略化の方法では、対象となる論理回路が同期回路であることを前提としている。もし、入力された論理回路が非同期回路（非同期要素を含む回路）である場合は、イベント実行単位を一つにまとめると元の記述と動作が異なってしまうため、この方法を適用することができなくなってしまい、非同期回路に適用することができない。
【０２３９】
従って、イベントドリブン法を用いてシミュレーションする際に、回路記述が非同期回路のときは、信号演算処理量を減らすのが困難であり、シミュレーション実行に多大な時間を要するという問題点がある。
【０２４０】
そこで、次に、第２の発明として、イベント実行単位が小規模の回路から構成されている非同期回路に対しても、信号演算量が少くなるように回路記述を変換できるようにすることによって、シミュレーション実行に要する時間を低減させることの可能な論理回路変換方法及び論理回路設計支援装置について説明する。
【０２４１】
ここで、同期要素とは、最長パスの順にレベル付けを行ったときのレベルあるいは評価実行されるタイミングが静的に確定可能な回路要素であり、非同期要素とは、ラッチ、非同期ループを構成する組合せ回路、自己ループを含むイベント実行単位のように、最長パスの順にレベル付けを行ったときのレベルあるいは評価実行されるタイミングが静的に確定できないもの、あるいは、信号の入力タイミングに応じて出力動作が異なるため、レベル付けが動的に変化する回路要素をいう。
【０２４２】
（第６の実施形態）
（６−１）論理回路変換方法およびそれを用いた論理回路変換装置
第６の実施形態に係る論理回路変換装置は、論理回路中の非同期要素を判定する非同期要素判定部、非同期要素を除いた範囲に限定して信号演算処理の簡略化を適用する範囲を決定する信号演算簡略化範囲決定部、および決定された範囲に対して信号演算処理の簡略化を実行する信号演算簡略化実行部を具備する。
【０２４３】
本実施形態によれば、非同期要素判定部によって求められた非同期要素を除いた範囲に限定して信号演算処理の簡略化の範囲を実行することができ、入力された非同期回路から信号演算が簡略化された回路を得ることができ、この信号演算が簡略化された記述を論理シミュレータへの入力とすることにより、高速な論理シミュレーションが可能になる。
【０２４４】
以下、本実施形態についてより詳しく説明する。
【０２４５】
図４５は、本実施形態に係る論理回路変換装置６０１の構成を示す図である。
【０２４６】
論理回路変換装置６０１は、非同期要素判定部５１０、信号演算簡略化範囲決定部５２０及び信号演算簡略化実行部５３０を備えている。
【０２４７】
非同期要素判定部５１０は、入力された論理回路記述９００中のイベント実行単位（イベントドリブン法での処理単位）のうち、非同期要素であるものを判定する。
【０２４８】
信号演算簡略化範囲判定部５２０は、非同期要素判定部５１０で非同期要素と判定されたイベント処理単位を除いた範囲について、回路９００中のどのイベント実行単位同士をどのような順番でグループ化すれば信号演算を簡略化できるかを判定し、グループ化すべきイベント実行単位の範囲を決定する。
【０２４９】
信号演算簡略化実行部５３０は、信号演算簡略化範囲決定部５２０によって決定された記述範囲のそれぞれに、イベント実行単位をまとめる操作を適用し、信号演算処理の簡略化を行う。
【０２５０】
本実施形態に係る回路変換装置６０１に用いられた論理回路変換方法を簡単な例で説明する。
【０２５１】
図４６、図４７はそれぞれ、入力回路の回路図、対応するＶＨＤＬ記述である。ｐ１〜ｐ５はイベント実行単位を表しており、図４６では回路要素、図４７ではＶＨＤＬプロセスに対応している。ここで、ｐ１、ｐ２、ｐ５はＡＮＤ（論理積）、ｐ４はＯＲ（論理和）である。また、ｐ３はラッチであり、入力コントロール信号値によってデータを保持（レジスタの動作）あるいはスルーする（組合せ回路の動作）。なお、入力回路は、ＨＤＬ記述でもネットリストで表現しても構わない。また、ＨＤＬもＶＨＤＬに限るものではない。
【０２５２】
図４６あるいは図４７の記述を回路変換装置６０１に入力すると、非同期要素判定部５２０は、ラッチであるｐ３を非同期要素として判定する。ラッチが非同期要素と判定されるのは、入力コントロール信号とデータ信号のいずれのイベントが先に伝搬するかによって評価実行すべきタイミングが変わり、予め実行順序が確定しないからである。
【０２５３】
ここで、信号演算簡略化範囲決定部５２０は、非同期要素として判定されたイベント実行単位ｐ３を除くｐ１、ｐ２、ｐ４、ｐ５の中から信号演算の簡略化が可能な範囲を決定する。この範囲の決定は、例えば以下の手順で実行できる。
【０２５４】
（手順６−１）各イベント実行単位を入力側からの最長パスの順にレベル付けする。
【０２５５】
（手順６−２）ＧＲを空集合、Ｅを非同期要素を除くイベント実行単位からなる集合とする。
【０２５６】
（手順６−３）Ｅが空集合ならば（手順６−５）へ行く。そうでなければ、Ｅからレベルの一番小さいイベント実行単位Ｔを選ぶ。
【０２５７】
（手順６−４）ＴをＧＲに取り込む。ＥからＴを除き（手順６−３）に戻る。
【０２５８】
（手順６−５）終了する。イベント実行単位のグループＧＲが信号簡略化の範囲である。
【０２５９】
図４６に示した論理回路に対し上記の手続きを適用した結果の一例を図４８に示す。
【０２６０】
（手順６−１）によりイベント実行単位ｐ１、ｐ２、ｐ３、ｐ４、ｐ５にそれぞれレベル１、レベル１、レベル２、レベル２、レベル３が付与される。次に、（手順６−３）、（手順６−４）によりｐ１、ｐ２、ｐ４、ｐ５の順にＧＲに取り込まれる（ｐ１とｐ２は逆の順番でも構わない）。従って、信号演算の簡略化の範囲は｛ｐ１、ｐ２、ｐ４、ｐ５｝となる（図４８中７００）。
【０２６１】
信号演算簡略化実行部５３０は、信号演算簡略化範囲決定部５２０で決定された範囲のイベント実行単位のグループを一つのイベント実行単位にまとめる。これは、以下の手順で実現できる。
【０２６２】
（手順６−Ａ）（手順６−１）から（手順６−５）で求められたグループ内のイベント実行単位を取り込まれた順に並べ、一つのイベント実行単位としてまとめる。
【０２６３】
（手順６−Ｂ）グループ内のイベント実行単位間の入力信号は即時代入される変数に置き換える。この場合、その信号がグループ外のイベント実行単位への出力にもなっているときは、信号として残しつつ対応する変数をつくる。
【０２６４】
図４９〜図５０は、図４６に示した論理回路に上記の手続きを適用して回路の変換を行った結果の一例である。
【０２６５】
図４９は、変換結果をブロック図で表したものである。（手順６−Ａ）により、｛ｐ１、ｐ２、ｐ４、ｐ５｝が求めるグループとなる。また、このグループは（手順６−Ｂ）により、信号Ａ、Ｂ、Ｃ、Ｄ、Ｈを入力、信号Ｆ、Ｘを出力とする１つのイベント実行単位にまとめられる。
【０２６６】
図５０は、図４９の変換結果に対応したＶＨＤＬ記述である。（手順６−Ａ）により、プロセスｐ１、ｐ２、ｐ３、ｐ４、ｐ５が１つのプロセスｐ ｍｌとしてまとめられている。図４９と同様に、信号Ａ、Ｂ、Ｃ、Ｄ、Ｈが入力、信号Ｆ、Ｘが出力である。この場合、ｐ２からｐ４への値の伝搬に使われる信号Ｇ、ｐ４からｐ５への値の伝搬に使われる信号Ｉは、それぞれ信号から変数になる。また、ｐ１からｐ４への値の伝搬についても、信号Ｆに対応する変数Ｆ ｖａｒになる。以上のような信号から変数への置き換えにより、演算実行が簡略化される。
【０２６７】
このように信号演算簡略化実行部５３０によって信号演算が簡略化された記述は、論理回路記述９０１として出力される。
【０２６８】
なお、出力回路は図面、ネットリスト、ＨＤＬのいずれでも構わない。ＨＤＬもＶＨＤＬに限るものではない。
【０２６９】
このようにして信号演算を簡略化して得られた回路記述では、１シミュレーションサイクルで同一のイベント実行単位が何度も評価実行されてしまうことが少なくなる。また、イベント実行単位間での値の受渡しに関する信号処理演算が変数演算に置き換えられるため、高速に処理することができる。さらに、イベント実行単位数が減るため、イベント実行単位をイベントキューに登録したり、登録したイベントキューを取り出す回数が低減する。
【０２７０】
従って、本実施形態によれば、入力された論理回路が小規模のイベント実行単位で構成され、信号演算実行量が多い非同期回路の場合でも、シミュレーション実行に要する処理量が低減された回路を得ることができる。
【０２７１】
ところで、上記では簡略化を適用する範囲に対応するグループを１つとする方法を述べたが、これを複数のグループとして実現することも可能である。例えば、以下の手順は、非同期要素の入力側と出力側と別々にグループを構成するものである。
【０２７２】
ここで、集合Ｅ１、Ｅ２はそれぞれ、非同期要素の入力信号に信号値が伝搬するイベント実行単位の集合、非同期要素の出力信号から信号値が伝搬するイベント実行単位の集合である。
【０２７３】
（手順６−１ａ）各イベント実行単位を入力側からの最長パスの順にレベル付けする。
【０２７４】
（手順６−２ａ）イベント実行単位間の起動関係をもとに集合Ｅ１、Ｅ２を求める。
【０２７５】
（手順６−３ａ）ＧＲ１、ＧＲ２、ＧＲ３を空集合、Ｅを非同期要素を除くすべてのイベント実行単位からなる集合、Ｅ３をＥからＥ１、Ｅ２を引いた集合とする。
【０２７６】
（手順６−４ａ）Ｅが空集合ならば（手順６−６ａ）へ行く。そうでなければ、Ｅからレベルの一番小さいイベント実行単位Ｔを選ぶ。
【０２７７】
（手順６−５ａ）ＴがＥｉに含まれていれば、ＧＲi に取り込む（ｉ＝１、２、３）。ＥからＴを除き（手順６−４ａ）に戻る。
【０２７８】
（手順６−６ａ）終了する。イベント実行単位のグループＧＲi （ｉ＝１、２、３）がそれぞれ信号演算簡略化の範囲である。
【０２７９】
図４６に示した論理回路に対し上記の手続きを適用した結果の一例を図５１に示す。
【０２８０】
（手順６−２ａ）によりＥ１、Ｅ２はそれぞれ｛ｐ１｝、｛ｐ５｝になる。（手順６−４ａ）および（手順６−５ａ）により、ＧＲ１、ＧＲ２、ＧＲ３はそれぞれ｛ｐ１｝、｛ｐ５｝、｛ｐ２、ｐ４｝になる。
【０２８１】
図５１の７０１、７０２、７０３はそれぞれＧＲ１、ＧＲ２、ＧＲ３を表している。
【０２８２】
なお、上記手続きで、Ｅ３をＥ１あるいはＥ２と同一視させ、ＧＲ１、ＧＲ２、ＧＲ３の代わりに２つのグループを構成することもできる。
【０２８３】
ここでは簡単のため、非同期要素が１つの場合について説明したが、非同期要素が複数存在する場合にも、上記の手続きを拡張して対応することは可能である。
【０２８４】
ところで、非同期要素としてラッチを用いて説明したが、ラッチ以外の非同期要素についても、同様の方法を適用することができる。
【０２８５】
図５２、図５５、図５７に、非同期要素を含むＶＨＤＬ記述の例を示す。
【０２８６】
図５２の記述におけるプロセスは、論理合成不可であり、図５３、図５４に示す回路機能を交互に持つ働きを持っている。すなわち、図５３、図５４に示す信号Ａ、Ｂの入力タイミングに応じて出力信号Ｘの出力動作が異なるため、動的にレベルが変わるので、非同期要素となる。
【０２８７】
図５５の記述は、図５６に示すように、非同期ループを構成するため、その構成要素であるプロセスはすべてレベルが確定しない。したがって、非同期要素と判定される。
【０２８８】
図５７の記述は、自己ループを含むプロセスである。図５７を回路図で示したのが、図５８である。自分自身が何回起動されるかにより、レベルが変化するため、非同期要素と判定される。
【０２８９】
（６−２）論理シミュレーション装置
次に、第６の実施形態に係る回路変換装置を備えた論理シミュレーション装置の実施形態について説明する。
【０２９０】
本実施形態に係る論理シミュレーション装置は、図５９に示すように、前述した第６の実施形態の論理回路変換装置６０１の持つ非同期要素判定部５１０、信号演算簡略化範囲決定部５２０及び信号演算簡略化実行部５３０に、さらに、与えられた論理回路記述をもとに論理シミュレーションを実行する論理シミュレーション部５９０を付加するものである。論理シミュレーション部５９０としては、公知のものを使用する。
【０２９１】
回路変換装置６０１によって論理シミュレーション対象となる論理回路記述を信号演算の簡略化された信号演算処理量の少ない論理回路記述に変換し、変換後の論理回路記述を入力として論理シミュレーション部５９０により論理シミュレーションを実行する。
【０２９２】
このように公知の論理シミュレーション部５９０の前段に論理回路記述の信号演算を簡略化する回路変換装置６０１を設けることによって、高速に論理シミュレーションを実行する論理シミュレーション装置を実現することができる。
【０２９３】
（第７の実施形態）
（７−１）論理回路変換方法およびそれを用いた論理回路変換装置
第７の実施形態に係る論理回路変換装置は、論理回路中の非同期要素を判定する非同期要素判定部、簡略化を適用する範囲を指定する簡略化適用範囲指定部、非同期要素を除いた範囲に限定して信号演算処理の簡略化を適用する範囲を決定する信号演算簡略化範囲決定部、決定された範囲に対して信号演算処理の簡略化を実行する信号演算簡略化実行部を備えている。
【０２９４】
本実施形態によれば、非同期要素判定部によって求められた非同期要素を除いた範囲と、簡略化適用範囲指定部で指定された範囲をもとに、信号演算処理の簡略化の範囲を決定し、決定された範囲に対して信号演算簡略化実行指定部が信号演算処理の簡略化を実行することができ、入力された非同期回路から信号演算が簡略化された回路を得ることができ、設計者が観測したい信号を避けるように、信号の簡略化が可能になる。
【０２９５】
以下、本実施形態についてより詳しく説明する。
【０２９６】
図６０は、本実施形態に係る論理回路変換装置６０２の構成を示す図である。
【０２９７】
論理回路変換装置６０２は、非同期部分判定部５１０、信号演算簡略化範囲決定部５２１、信号演算簡略化実行部５３０、および簡略化適用範囲指定部５４０を備えている。非同期要素判定部５１０および信号演算簡略化実行部５３０は、第６の実施形態と同様である。
【０２９８】
非同期要素判定部５１０は、入力された論理回路記述９００中のイベント実行単位（イベントドリブン法での処理単位）のうち、非同期要素であるものを判定する。
【０２９９】
ここで本実施形態では、ユーザは、簡略化適用範囲指定部５４０から範囲指定データ９０５を入力して、回路中で信号演算の簡略化を適用させる範囲を指定する。範囲データ９０５として、例えば、図６１に示す処理対象の回路のうち、範囲を表すデータ（例えばイベント実行単位を特定するデータｐ１、ｐ２等）を直接入力するようにしてもよいし、範囲を直接表すデータに対応付けられたＩＤ番号等をキー入力してもよいし、あるいは表示されたメニュー画面のリストから選択入力するようにしてもよい。
【０３００】
信号演算簡略化範囲決定部５２１は、非同期要素判定部５１０で判定された非同期要素と、簡略化適用範囲指定部５４０で指定された範囲を基に、論理回路９００中のどのイベント実行単位同士をどのような順番でグループ化すれば信号演算を簡略化できるかを判定し、グループ化すべきイベント実行単位の範囲を決定する。
【０３０１】
信号演算簡略化実行部５３０は、信号演算簡略化範囲決定部５２１によって決定された記述範囲のそれぞれに、イベント実行単位をまとめる操作を適用し、信号演算処理の簡略化を行う。
【０３０２】
本実施形態に係る論理回路変換装置６０２に用いられた論理回路変換方法を簡単な例で説明する。
【０３０３】
入力回路の回路図として図４６を再び用いる。ここで、入力回路は、ＨＤＬ記述でもネットリストで表現しても構わない。
【０３０４】
ここで、例えばユーザが信号Ｉを信号のまま観測したい場合、範囲指定データ９０５を｛ｐ１、ｐ２、ｐ３、ｐ４｝として、ｐ５は指定に含まないように、ｐ１、ｐ２、ｐ３、ｐ４のみ指定する。
【０３０５】
なお、ここでは、イベント実行単位の名前で指定しているが、各イベント実行単位に一意的なＩＤを付与し、ＩＤで指定してもよい。また、イベント実行単位を並べて指定する代わりに、例えばある階層を指定し、その階層から下のすべてのイベント実行単位を指すことにしてもよい。
【０３０６】
図４６あるいは図４７の記述を論理回路変換装置６０２に入力すると、非同期要素判定部５１０は、ｐ３を非同期要素として判定する。
【０３０７】
信号演算簡略化範囲決定部５２１は判定された非同期要素をもとに、イベント実行単位のグループ化によって信号演算の簡略化が可能な範囲を決定する。この範囲の決定は、例えば以下のステップで実現できる。
【０３０８】
（手順７−１）各イベント実行単位を入力側からの最長パスの順にレベル付けする。
【０３０９】
（手順７−２）ＧＲを空集合、Ｅを非同期要素を除くイベント実行単位からなる集合とする。
【０３１０】
（手順７−３）Ｅが空集合ならば（手順７−５）へ行く。そうでなければ、Ｅからレベルの一番小さいイベント実行単位Ｔを選ぶ。
【０３１１】
（手順７−４）Ｔが簡略化適用範囲指定部で指定された範囲中にあればＧＲに取り込む。ＥからＴを除き（手順７−３）に戻る。
【０３１２】
（手順７−５）終了する。イベント実行単位のグループＧＲが信号演算簡略化の範囲である。
【０３１３】
図４６に示した論理回路に対し上記の手続きを適用した結果の一例を図６１に示す。
【０３１４】
（手順７−１）により、イベント実行単位ｐ１、ｐ２、ｐ３、ｐ４、ｐ５にそれぞれレベル１、レベル１、レベル２、レベル２、レベル３が付与され、（手順７−３）、（手順７−４）によりｐ１、ｐ２、ｐ４の順にＧＲに取り込まれる。ここで、ｐ５は簡略化適用範囲指定部５４０による指定に含まれていないので、ＧＲには取り込まれない。従って、信号演算簡略化の範囲は、｛ｐ１、ｐ２、ｐ４｝となる（図６１中７０５）。
【０３１５】
信号演算簡略化実行部５３０は、信号演算簡略化範囲決定部５２１によって決定された範囲のイベント実行単位のグループを１つのイベント実行単位にまとめる。これは、第６の実施形態の（手順６−Ａ）および（手順６−Ｂ）により実現できる。
【０３１６】
なお、第６の実施形態の図４９、図５０に対応する結果（変換結果を表すブロック図、ＶＨＤＬ記述）は省略する。
【０３１７】
信号演算簡略化実行部５３０によって信号演算が簡略化された記述は、論理回路記述５２として出力される。
【０３１８】
なお、出力回路は図面、ネットリスト、ＨＤＬ記述のいずれでも構わない。また、ＨＤＬもＶＨＤＬに限るものではない。
【０３１９】
このようにして、信号演算簡略化の範囲を指定して得られた回路記述では、設計者が観測したい信号を避けて信号演算の簡略化を適用することができる。また、信号演算簡略化を適用した範囲については、第６の実施形態と同様に、シミュレーション実行に要する処理量が低減された回路を得ることができる。
【０３２０】
なお、第６の実施形態で述べたものと同様に、簡略化を適用する範囲に対するグループを複数にすることも可能である。
【０３２１】
（７−２）論理シミュレーション装置
次に、第７の実施形態に係る回路変換装置を備えた論理シミュレーション装置の実施形態について説明する。
【０３２２】
本実施形態に係る論理シミュレーション装置は、図６２に示すように、前述した第７の実施形態の論理回路変換装置６０２の持つ非同期要素判定部５１０、信号演算簡略化範囲決定部５２１、信号演算簡略化実用部５３０及び簡略化適用範囲指定部５４０に、さらに、与えられた論理回路記述をもとに論理シミュレーションを実行する論理シミュレーション部５９０を付加したものである。論理シミュレーション部５９０としては、公知のものを使用する。
【０３２３】
ユーザの観測したい信号を簡略化適用範囲から除外した範囲指定データが与えられた論理回路変換装置６０２は、該範囲指定データに基づいて論理シミュレーション対象となる論理回路記述を、信号演算の簡略化された信号演算処理量の少ない論理回路記述に変換し、変換後の論理回路記述を入力として論理シミュレーション部５９０により論理シミュレーションを実行する。従って、ユーザの観測したい信号を残した上で、論理シミュレーションの実行を高速化することができる。
【０３２４】
このように公知の論理シミュレーション部５９０の前段にユーザ指定に基づいて論理回路記述の信号演算を簡略化する論理回路変換装置６０２を設けることによって、デバッグ機能を低下させることなく、高速に論理シミュレーションを実行する論理シミュレーション装置を実現することができる。
【０３２５】
（第８の実施形態）
（８−１）論理回路変換方法およびそれを用いた論理回路変換装置
第８の実施形態に係る論理回路変換装置は、論理回路中の非同期要素を判定する非同期要素判定部、非同期要素を除いた範囲に限定して信号演算処理の簡略化を適用する範囲を決定する信号演算簡略化範囲決定部、信号演算処理の簡略化を実行する範囲をハイライト表示（強調表示）として視覚的に区別できるように表示するハイライト表示部、決定された範囲に対して信号演算処理の簡略化を実行する信号演算簡略化実行部を備えている。
【０３２６】
本実施形態によれば、非同期要素判定部によって求められた非同期要素を除いた範囲に限定して信号演算処理の簡略化を適用する範囲を決定し、信号演算処理の簡略化が決定された範囲、あるいは、非同期要素と判定された範囲がハイライト表示されることにより、信号演算処理の簡略化を実行する前に、ユーザに対し非同期要素の回路部分を提示し、それを基に、ユーザが、より非同期要素の少ない回路に書き換えることができ、従って、入力された非同期回路から信号演算処理が簡略化された回路を得ることが可能になり、より非同期要素が少ない回路を得ることを容易にする。
【０３２７】
以下、本実施形態についてより詳しく説明する。
【０３２８】
図６３は、本実施形態に係る論理回路変換装置６０３の構成を示す図である。
【０３２９】
論理回路変換装置６０３は、非同期部分判定部５１０、信号演算簡略化範囲決定部５２２、信号演算簡略化実行部５３０、およびハイライト表示部５５０を備えている。非同期要素判定部５１０および信号演算簡略化実行部５３０は、第６の実施形態と同様である。
【０３３０】
非同期要素判定部５１０は、入力された論理回路記述９００中のイベント実行単位（イベントドリブン法での処理単位）のうち、非同期要素であるものを判定する。
【０３３１】
信号演算簡略化範囲決定部５２２は、非同期要素判定部５１０で非同期要素と判定されたイベント実行単位を除いた範囲について、論理回路９００中のどのイベント実行単位同士をどのような順番でグループ化すれば信号演算を簡略化できるかを判定し、グループ化すべきイベント実行単位の範囲を決定する。また、決定された範囲を示す情報をハイライト表示部５５０に送る。
【０３３２】
なお、信号演算を簡略化できると判断された範囲を示す情報を送る代わりに、あるいは、それとともに、非同期要素判定部５１０で判定された非同期要素を示す情報をハイライト表示部５５０に送るようにしてもよい。
【０３３３】
ハイライト表示部５０は、信号簡略化範囲決定部２２によって決定された記述範囲のそれぞれをハイライト表示する。ハイライト表示は、所定の表示装置に表示された回路図上で行ってもよいし、同じく所定の表示装置に表示されたＶＨＤＬソースコード上で行ってもよい。また、各イベント実行単位をノード、イベント実行単位間を伝搬する信号をエッジとするグラフとして表現したものを所定の表示装置に表示し、そのグラフ上でハイライト表示を行ってもよい。
【０３３４】
ハイライト表示（強調表示）の方法としては、信号簡略化の範囲に対応するイベント実行単位に対して、色付け、影付け、輪郭の太さや形の変更、点滅表示、マーク付けなどのいずれを行ってもよい。逆に、信号簡略化の範囲以外のイベント実行単位に上記の操作を施してもよい。
【０３３５】
信号演算簡略化実行部５３０は、信号演算簡略化範囲決定部５２２によって決定された記述範囲のそれぞれに、イベント実行単位をまとめる操作を適用し、信号演算処理の簡略化を行う。
【０３３６】
本実施形態に係る回路変換装置６０３に用いられた論理回路変換方法を簡単な例で説明する。
【０３３７】
図６４、図６５はそれぞれ、入力回路の回路図、対応するＶＨＤＬ記述である。図６４は、図４６におけるラッチ回路ｐ３を図５８に示すような自己ループを含む非同期要素ｐ３ａに置き換えたものである。同様に図６５は、図４７におけるラッチ回路ｐ３の記述を図５７に示すような、非同期要素ｐ３ａの記述に置き換えたものである。ここで、入力回路はネットリストで表現しても構わない。
【０３３８】
図６４あるいは図６５の記述を論理回路変換装置６０３に入力すると、非同期要素判定部５１０は、ｐ３ａを非同期要素として判定する。
【０３３９】
信号演算簡略化範囲決定部５２２は判定された非同期要素をもとに、イベント実行単位のグループ化によって信号演算の簡略化が可能な範囲を決定する。この範囲の決定は、例えば第６の実施形態の（手順６−１）〜（手順６−５）によって実現できる。
【０３４０】
図６４に示した論理回路に対し上記の手続きを適用した結果の一例を図６６に示す。すなわち、図６６に示すように、信号範囲化適用範囲は｛ｐ１、ｐ２、ｐ４、ｐ５｝となる（図中７０７）。
【０３４１】
図６７は、図６６に示したような信号簡略化適用範囲のハイライト表示例を示したものである。ここでは、イベント実行単位である回路素子をハッチ（影付け）してハイライト表示を行っている。
【０３４２】
なお、信号簡略化適用範囲の代わりに、非同期要素判定部５１０から送られた非同期要素を示す情報を基に非同期要素をハイライト表示してもよい。図６８は、図６６の非同期要素と判定された回路部分（イベント実行単位ｐ３ａ）のハイライト表示例を示したものである。また、図６９に示すように、図６５のソースコード上の信号簡略化適用範囲に相当する箇所をハイライト表示してもよい。
【０３４３】
ユーザは、所定の表示装置に表示された図６７〜図６９のいずれかのハイライト表示を見ることにより、イベント実行単位ｐ３ａが非同期要素と特定することができる。
【０３４４】
このとき、ユーザが図６５のＶＨＤＬ記述を見直して、イベント実行単位ｐ３ａの書き換えが可能であると判断し、図７０に示すように、入力ＶＨＤＬ記述中のイベント実行単位ｐ３ａをそれと等価なイベント実行単位ｐ３１、ｐ３２に書換えたとする。図７０に示したような入力ＶＨＤＬ記述に対応する回路図を図７１に示す。
【０３４５】
このようにして書換えられた図７０あるいは図７１に示す入力回路を再び回路変換装置６０３に入力すると、非同期要素判定部５１０は、入力回路中に非同期要素は含まれていない、と判定する。したがって、例えば第６の実施形態で説明した（手順６−１）〜（手順６−５）の手順に従って、信号演算簡略化範囲決定部５２２は、信号演算簡略化範囲を図７２に示すように｛ｐ１、ｐ２、ｐ３１、ｐ４、ｐ３２、ｐ５｝と決定する（図中７０９）。
【０３４６】
信号演算簡略化実行部５３０は、信号演算簡略化範囲決定部５２２で決定された範囲のイベント実行単位のグループを１つのイベント実行単位にまとめる。これは、第６の実施形態の（手順６−Ａ）および（手順６−Ｂ）により実現できる。
【０３４７】
なお、第６の実施形態の図４９、図５０に対応する結果（変換結果を表すブロック図、ＶＨＤＬ記述）は省略する。
【０３４８】
信号演算簡略化実行部５３０によって信号演算が簡略化された記述は、論理回路記述９０３として出力される。
【０３４９】
なお、出力回路は図面、ネットリスト、ＨＤＬ記述のいずれでも構わない。また、ＨＤＬもＶＨＤＬに限るものではない。
【０３５０】
このようにして、ハイライト表示により非同期要素の存在をユーザに喚起することによって、ユーザが非同期要素を含む回路を、非同期要素が少ない等価な回路に置き換えることが可能になる。このようにして得られた入力回路から、第６の実施形態で述べた方法を用いて、シミュレーション実行に要する処理量が低減された回路を効率的に得ることができる。
【０３５１】
なお、第６の実施形態で述べたのと同様に、簡略化を適用する範囲に対するグループを複数にすることも可能である。この場合、各グループを区別してハイライト表示をするために、異なる色付けをしたり、影付けの濃淡を変化させてもよい。
【０３５２】
（８−２）論理シミュレーション装置
次に、第８の実施形態に係る回路変換装置を備えた論理シミュレーション装置の実施形態について説明する。
【０３５３】
本実施形態に係る論理シミュレーション装置は、図７３に示すように、前述した第８の実施形態の論理回路変換装置６０３の持つ非同期要素判定部５１０、信号演算簡略化範囲決定部５２２、信号演算簡略化実行部５３０及びハイライト表示部５５０に、さらに、与えられた論理回路記述をもとに論理シミュレーションを実行する論理シミュレーション部５９０を付加したものである。論理シミュレーション部５９０としては、公知のものを使用する。
【０３５４】
回路変換装置６０３は論理シミュレーション対象となる論理回路記述を、信号演算の簡略化された信号演算処理量の少ない論理回路記述に変換し、変換後の論理回路記述を入力として論理シミュレーション部５９０により論理シミュレーションを実行する。従って、ユーザが非同期要素を特定する機能を持ちつつ、論理シミュレーションの実行を高速化することができる。
【０３５５】
このように公知の論理シミュレーション部５９０の前段にユーザ指定に基づいて論理回路記述の信号演算を簡略化する回路変換装置３を設けることによって、信号演算処理の簡略化を実行する前にユーザが非同期要素を特定することができ、高速に論理シミュレーションを実行する論理シミュレーション装置を実現することができる。
【０３５６】
（第９の実施形態）
図７４に示す第２の発明に係る論理回路変換装置の構成例は、図４５の論理回路変換装置をより詳細に示したものである。すなわち、図４５の非同期要素判定部５１０は、より具体的には、第１の発明に係る回路接続情報解析部１０と、非同期要素判定部８１０から構成されている。なお、図１と同一部分には同一符号を付し、異なる部分について説明する。
【０３５７】
回路接続情報解析部１０は、前述の第１の発明と同様、入力された論理回路記述９００における回路接続情報として、イベント実行単位（イベントドリブン法での処理単位）間の起動関係、すなわちイベント実行単位と信号との接続関係を解析する。
【０３５８】
非同期要素判定部８１０は、回路接続情報解析部１０で解析された論理回路記述９００中のイベント実行単位（イベントドリブン法での処理単位）のうち、非同期要素であるものを判定する。
【０３５９】
信号演算簡略化範囲決定部５２０は、回路接続情報解析部１０で解析された回路接続情報を基に、非同期要素判定部５１０で非同期要素と判定されたイベント処理単位を除いた範囲について、回路９００中のどのイベント実行単位同士をどのような順番でグループ化すれば信号演算を簡略化できるかを判定し、グループ化すべきイベント実行単位の範囲を決定する。
【０３６０】
なお、第２の発明に係る論理シミュレーション装置の非同期要素判定部５１０も図７４と同様に、回路接続情報解析部１０と非同期要素判定部８１０から構成される。
【０３６１】
（第６〜第９の実施形態の作用・効果）
以上説明したように、上記第６〜第９の実施形態に係る論理回路変換装置６０１によれば、入力された倫理回路９００を解析して非同期要素を判定し、非同期要素を除いた範囲に限定して信号演算処理の簡略化を実行することにより、非同期要素を含む論理回路に対しても、より少ない信号演算量の論理回路を得ることができる。また、論理回路変換装置６０１で得られた回路を論理シミュレーション部の入力とすることで、論理シミュレーション実行に要する時間を低減した論理シミュレーション装置が実現できる。
【０３６２】
なお、第１の発明に係る論理回路変換装置の信号演算簡略化範囲決定部２０と第２の発明に係る論理回路変換装置の信号演算簡略化範囲決定部５２０、第１の発明に係る論理回路変換装置の信号演算簡略化実行部３０と第２の発明に係る論理回路変換装置の信号演算簡略化実行部５３０は、それぞれ、ほぼ同一の処理動作を行うものである。
【０３６３】
【発明の効果】
本発明によれば、解析手段によって解析された回路接続情報を基に、決定手段が信号演算処理の簡略化を行う範囲を決定し、決定された範囲に対して簡略化手段が信号演算処理の簡略化を実行すことで、入力論理回路を、信号演算処理が簡略化された論理回路に変換することができる。そして、この信号演算が簡略化された論理回路により、高速な論理シミュレーションが実行可能になる。
【０３６４】
本発明によれば、入力された論理回路中の信号処理フローの解析結果をもとに決定した箇所にイベント判定論理を挿入することで、入力論理回路を、イベントが生じない場合に本来実行する必要のない論理演算処理部分の実行を省略可能な論理回路に変換することができる。そして、このイベント判定論理を挿入された論理回路により、高速な論理シミュレーションが実行可能になる。
【０３６５】
また、本発明によれば、非同期要素を含む論理回路に対しても、より信号演算量の少ない論理回路を得ることができ、この信号演算処理の簡略化された論理回路に基づき高速な論理シミュレーションが実行可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る論理回路変換装置の構成を示す図
【図２】入力回路の一例を示す回路図
【図３】図２の回路図に対応する論理のＶＨＤＬ記述の一例を示す図
【図４】イベント実行単位と信号間の接続関係データの一例を示す図
【図５】信号演算簡略化範囲決定結果の一例を示す図
【図６】論理回路変換結果例を示すブロック図
【図７】論理回路変換結果例のＶＨＤＬ記述を示す図
【図８】論理回路変換結果例の回路接続グラフを示す図
【図９】本実施形態に係る論理シミュレーション装置の構成を示す図
【図１０】本発明の第２の実施形態に係る論理回路変換装置の構成を示す図
【図１１】入力回路の一例を示す回路図
【図１２】図１１の回路図に対応する論理のＶＨＤＬ記述の一例を示す図
【図１３】イベント実行単位と信号間の接続関係データの一例を示す図
【図１４】信号演算簡略化範囲決定結果の一例を示す図
【図１５】本実施形態に係る論理シミュレーション装置の構成を示す図
【図１６】本発明の第３の実施形態に係る論理回路変換装置の構成を示す図
【図１７】入力回路の一例を示す回路図
【図１８】図１７の回路図に対応する論理のＶＨＤＬ記述の一例を示す図
【図１９】イベント実行単位と信号間の接続関係データの一例を示す図
【図２０】イベント実行単位に対する機能情報の一例を示す図
【図２１】信号演算簡略化範囲決定結果の一例を示す図
【図２２】論理回路変換結果例を示すブロック図
【図２３】論理回路変換結果例のＶＨＤＬ記述を示す図
【図２４】論理回路変換結果例の回路接続グラフを示す図
【図２５】本実施形態に係る論理シミュレーション装置の構成を示す図
【図２６】本発明の第４の実施形態に係る論理回路変換装置の構成を示す図
【図２７】入力回路の一例を示す回路図
【図２８】Ｃ言語を用いた論理回路記述の一例を示す図
【図２９】回路接続データの一例を示す図
【図３０】イベント判定論理挿入箇所決定結果の一例を示す図
【図３１】イベント判定論理が挿入された論理回路記述の一例を示す図
【図３２】入力回路の一例を示す回路図
【図３３】イベント判定論理挿入条件を満たさない回路の一例を示す回路図
【図３４】イベント判定論理挿入箇所決定部３１２における処理の一例を示すフローチャート
【図３５】イベント判定論理が入れ子で挿入される回路の一例を示す図
【図３６】論理回路変換装置の他の構成例を示す図
【図３７】論理回路変換装置のさらに他の構成例を示す図
【図３８】論理回路変換装置のさらに他の構成例を示す図
【図３９】実行履歴情報の一例を示す図
【図４０】実行履歴情報の他の例を示す図
【図４１】本発明の第５の実施形態に係る論理シミュレーション装置の構成を示す図
【図４２】論理シミュレーション装置の他の構成例を示す図
【図４３】論理シミュレーション装置のさらに他の構成例を示す図
【図４４】論理シミュレーション装置のさらに他の構成例を示す図
【図４５】本発明の第６の実施形態に係る論理回路変換装置の構成例を示す図
【図４６】入力論理回路の一例を示す回路図
【図４７】図４６の回路図に対応する論理のＶＨＤＬ記述の一例を示す図
【図４８】信号演算簡略化範囲決定結果の一例を示す図
【図４９】論理回路変換結果例を示すブロック図
【図５０】論理回路変換結果例のＶＨＤＬ記述を示す図
【図５１】信号演算簡略化範囲決定結果の他の例を示す図
【図５２】非同期要素例のＶＨＤＬ記述を示す図
【図５３】図５２のＶＨＤＬ記述に対応する回路図の一例を示す図
【図５４】図５２のＶＨＤＬ記述に対応する回路図の他の例を示す図
【図５５】非同期要素例のＶＨＤＬ記述を示す図
【図５６】図５５のＶＨＤＬ記述に対応する回路図
【図５７】非同期要素例のＶＨＤＬ記述を示す図
【図５８】図５７のＶＨＤＬ記述に対応する回路図
【図５９】第６の実施形態に係る論理シミュレーション装置の構成を示す図
【図６０】本発明の第７の実施形態に係る回路変換装置の構成を示す図
【図６１】信号演算簡略化範囲決定結果の一例を示す図
【図６２】第７の実施形態に係る論理シミュレーション装置の構成を示す図
【図６３】本発明の第８の実施形態に係る回路変換装置の構成を示す図
【図６４】入力論理回路の一例を示す回路図
【図６５】図６４の回路図に対応する論理のＶＨＤＬ記述の一例を示す図
【図６６】信号演算簡略化範囲決定結果の一例を示す図
【図６７】信号演算簡略化範囲のハイライト表示の一例を示す図
【図６８】信号演算簡略化範囲のハイライト表示の他の例を示す図
【図６９】信号演算簡略化範囲のハイライト表示のさらに他の例を示す図
【図７０】書換え後の入力回路のＶＨＤＬ記述を示す図
【図７１】図２６のＶＨＤＬ記述に対応する回路図
【図７２】信号演算簡略化範囲決定結果を示す図
【図７３】第８の実施形態に係る論理シミュレーション装置の構成を示す図
【図７４】本発明の第９の実施形態に係る論理回路変換装置の構成例に係り、図４５の論理回路変換装置をより詳細に示した図
【符号の説明】
１、２、３…論理回路変換装置
１０…回路接続情報解析部
２０、２１、２２…信号演算簡略化範囲決定部
３０…信号演算簡略化実行部
４０…簡略化適用範囲指定部
５０…回路機能判定部
９０…論理シミュレーション部
３１０、４００、４０１、４０２…論理回路変換装置
３１１…信号処理フロー解析部
３１２、３１８、３１９…イベント判定論理挿入箇所決定部
３１３…イベント判定論理挿入部
３１６…イベント判定論理削除部
３１７…イベント判定論理挿入範囲指定部
３２１、３３０…シミュレーション実行部
３３１…実行履歴情報収集部
５０１、５０２、５０３、５０４…論理シミュレーション装置
５１０…非同期要素判定部
５２０…信号演算簡略化範囲決定部
５３０…信号演算簡略化実行部
５４０…簡略化適用範囲指定部
５５０…ハイライト表示部
５９０…論理シミュレーション部
６０１、６０２、６０３…論理回路変換装置
９００…論理回路記述（入力論理回路）
９０１、９０２、９０３…論理回路記述（出力論理回路）
９０５…範囲指定データ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a logic circuit conversion method for a digital circuit (logic circuit) and a logic simulation apparatus (logic circuit design support apparatus).
[0002]
[Prior art]
In designing a computer system or LSI, it is indispensable to shorten the development period by verifying a designed circuit by a logic simulation and finding a deficiency in design logic at an early stage.
[0003]
On the other hand, with the recent increase in the degree of integration of LSIs, LSIs or computer systems using these components are becoming larger and more complex. The time required for the logic simulation increases in proportion to the circuit scale to be verified. At present, the execution speed of the logic simulator is, for example, about several clocks / second for a circuit of 1000K gate scale, and therefore, processing of 1 clock / second or less can be performed for a 1M gate circuit. For this reason, it takes enormous time to simulate a large-scale circuit. Therefore, in a large-scale LSI, it is difficult to perform design verification by simulation using a sufficiently long test vector. In particular, considering the case where a defect is discovered after the LSI is manufactured, the increase in cost and the time required for development, such as correction and re-verification of design logic, is extremely large. For this reason, designers are further demanded to realize a high-speed logic simulator.
[0004]
A logic simulator is usually implemented in software. A logic circuit verified by a logic simulator implemented by software is often expressed using a language suitable for execution of software. For example, high-level languages represented by C language and assembly language. In recent years, many logic simulators that use logic circuits described in a hardware description language (HDL) such as VHDL and Verilog-HDL have appeared. Most of these logic simulators execute the internal conversion of the input circuit into a circuit description written in the corresponding C language or assembly language, and devise a conversion method to a computer language or optimize the description after conversion. As a result, simulation speeds up. However, the speeding up by this type of logic simulator is merely due to a device in the HDL processing method, and does not reduce the amount of calculation itself required for executing the circuit simulation.
[0005]
The logic simulator as described above usually executes simulation by an event driven method. The event-driven method is a method in which a circuit is divided into operation units of an appropriate size, and each operation unit executes processing only when a value change (event) occurs in any of its input signals. Signal values are used to pass values between event execution units (event-driven processing units). A general simulation execution procedure in the event-driven method is as follows.
[0006]
(Procedure 1) The circuit is initially executed.
[0007]
(Procedure 2) An event occurs in the signal.
[0008]
(Procedure 3) For each signal in which an event has occurred, the event execution unit of the output destination of the signal is registered in the event queue.
[0009]
(Procedure 4) Evaluation execution of event execution units registered in the event queue is performed. If a new event has occurred, the process returns to
[0010]
(Procedure 5) Advance the time until the next event occurs, and return to
[0011]
Here, when the event execution unit is configured by a small circuit, a plurality of input signals to a certain event execution unit are often evaluated in different event execution units. In such a case, if the timing at which the event of each input signal occurs shifts, the same event execution unit is evaluated many times in one simulation cycle. In addition, the amount of signal processing computation related to the exchange of values between event execution units, the number of event execution units registered in the event queue, and the number of times the registered event queue is taken out increase.
[0012]
As described above, when the event execution unit is configured by a small-scale circuit, the amount of calculation required to execute the simulation increases.
[0013]
In general, a circuit described at a register transfer level (RTL) on the premise of logic synthesis takes into consideration the parallelism of hardware, and from a number of parts that can be executed in parallel with an arithmetic function of an appropriate size as a unit. It is configured. The gate level circuit is also described in units of small circuit elements such as AND and OR. For this reason, the circuit described at the RTL and the gate level has a problem that the amount of signal calculation processing is much larger than that of an operation level circuit that does not assume logic synthesis, and it takes a lot of time to execute the simulation. was there.
[0014]
Next, another problem will be described.
[0015]
The logic circuit verified by the logic simulator implemented by software as described above is a language suitable for software execution, such as C language, high-level language represented by assembly language, and hardware description language represented by VHDL and VerilogDHL. It is often expressed using.
[0016]
When these languages are used, the value of each signal in the logic circuit is expressed by a variable, and the propagation of the signal is described by an assignment statement to a variable corresponding to the signal. The logic simulator simulates signal processing in the circuit by executing these assignment statements for each simulation cycle.
[0017]
There is an exhaust method as one of logic simulation methods. In this method, signal processing assignment statements are executed in order in each simulation cycle. When an assignment statement is executed, it is checked whether or not the signal value is the same as that before execution of the assignment statement for all signals. Execute a process assignment statement. When this process is repeated and all signal values are determined, the process proceeds to the next simulation cycle.
[0018]
Here, consider a case in which the circuit shown in FIG. 32 is simulated using a logic simulator based on the exhaust method.
[0019]
32, A, B, C, D, X0,..., Xn, Y0,..., Yn represent signals, and F0,. Here, let us consider a case where both signals A and B have not changed from the values in the previous simulation cycle (an event has not occurred). If no event occurs in the signals A and B, the values of the signals X0 and Y0 do not change (no event occurs), and the signals C and D as final outputs do not change from the values in the previous simulation cycle. Here, since the values of the signals C and D are already stored in the corresponding variables, it should not be necessary to substitute these variables again.
[0020]
However, in the exhaust method, even if there is no change in the input signal value in this way, a series of signal substitution processes are executed, so that useless calculation occurs. In the example of FIG. 32, 2n + 2 unnecessary signal substitution processes are executed.
[0021]
In a normal logic circuit, it is said that the portion where an event occurs in a signal is about 10% of the whole on average. Thus, in the exhaust method, useless signal substitution processing increases, which leads to a decrease in simulation efficiency.
[0022]
Another logic simulation method is the event-driven method described above. In this method, an arithmetic function having an appropriate size is used as an event execution unit, and signal substitution processing in the event execution unit is performed only when an event occurs in any of the input signals to the arithmetic function. Which event execution unit is executed in the current simulation cycle is managed using a time wheel or an event queue.
[0023]
Suppose that F0,..., Fn are event execution units in FIG. 32 and a logic simulation is executed using an event-driven logic simulator.
[0024]
If no event has occurred in either of the signals A and B, the event execution unit F1 having these as inputs is not activated, and therefore the signal substitution process in F1 is not performed. Similarly, the event execution units from F2 to Fn are not executed.
[0025]
For this reason, the event-driven method has a feature that an efficient simulation can be realized without performing a useless signal substitution process as in the exhaust method.
[0026]
However, in the event-driven method, the process for managing the event is complicated, and the overhead associated therewith is large. Event management is usually implemented using an event queue, but at this time, the following operations are required.
[0027]
・ Retrieving event execution units from the event queue
-Check whether an event has occurred in a certain signal
-Scanning event execution units triggered by the signal
・ Registering scanned event execution units to the event queue
In order to realize these processes, the logic simulator program using the event driven method is necessarily complicated. Furthermore, the overhead of execution time required for these operations is large.
[0028]
Furthermore, when the size of the event execution unit described in the logic circuit is inappropriate, the event-driven method may cause the same problem as the exhaust method.
[0029]
In the example of FIG. 32, it is assumed that the arithmetic functions F0 to Fn are described as the same event execution unit. Here, consider a case where an event has occurred in one of the signals A and B but no event has occurred in the signals X0 and Y0. At this time, only the signal substitution process for the signals X0 and Y0 is necessary, but all the other 2n signal substitution processes in the event execution unit are also performed.
[0030]
As described above, in the simulation by the logic simulator using the conventional exhaust method or the event driven method, it is not always possible to execute an efficient simulation. This is because the conventional logic simulator executes the signal processing flow described in a given logic circuit as it is, and thus has an overhead of executing a signal substitution process that is not originally required. .
[0031]
[Problems to be solved by the invention]
As described above, the circuit described at the RTL and the gate level has a much larger amount of signal calculation processing than the circuit at the operation level that does not assume the logic synthesis, but the speedup by the conventional logic simulation is only the HDL. This is due to the contrivance in the processing method, and does not reduce the calculation amount itself of the circuit description as mentioned above. Therefore, when a circuit described at the RTL or gate level is simulated using the event driven method, there is a problem that it takes a long time to execute the simulation.
[0032]
The present invention has been made in consideration of the above circumstances, and even when the event execution unit is composed of a small-scale circuit, by converting the circuit description so that the signal calculation amount is reduced, It is an object of the present invention to provide a logic circuit conversion method, a logic simulation apparatus, and a logic circuit design support apparatus that can reduce the time required for simulation execution.
[0033]
Further, in the conventional logic simulator, since the signal processing flow in the given logic circuit is executed as it is, there is an overhead of executing a signal substitution process that does not need to be originally executed.
[0034]
The present invention has been made in consideration of the above circumstances, and a logic circuit conversion method and logic circuit capable of reducing the time required for simulation execution by reducing unnecessary signal substitution processing during simulation. An object is to provide a design support apparatus.
[0035]
[Means for Solving the Problems]
Main departureA clear logic circuit converter is a logic circuit converter that converts an input logic circuit described in a VHDL hardware description language into a logic circuit for VHDL logic simulation, and performs a plurality of signal operations. A first means for obtaining circuit connection information including a connection relationship between the plurality of event execution units and signals based on a description of the input logic circuit including the event execution unit; and an asynchronous element in the input logic circuit. Of the plurality of event execution units included in the excluded part, a second means for specifying a plurality of event execution units to be grouped, and the specified plurality of event execution units as targets, Based on the circuit connection information, leveling the event execution units so that the level is increased in order from the longest path from the input side. In addition, it is determined whether the function of each event execution unit is a clock generation circuit, a register, a latch, or a combinational circuit. Starting from the input side, based on the determined function, a plurality of functions are arranged in ascending order of the level. A third means for obtaining a plurality of groups in which the event execution units are combined into one, and a signal to be performed in the event execution units in the group by substituting an input signal to the group for each of the plurality of groups For the arithmetic processing, a first assignment statement in which the signal operation processing result is output only to the event execution unit in the group is obtained based on the circuit connection information, and the first assignment statement is obtained in the group. The logical operation result executed in the event execution unit is rewritten to a second assignment statement that is output as a VHDL variable, and the signal operation is performed based on the circuit connection information. A third assignment statement whose processing result is output to both the event execution unit in the group and outside the group is obtained, and the logical operation result executed in the event execution unit in the group is obtained from the third assignment statement. The fourth assignment statement that is output as a variable of VHDL and the fifth assignment statement that performs signal operation using the variable as an input and the output signal of the third assignment statement as an output are rewritten as the first assignment statement. As an input signal to the sixth assignment statement for a sixth assignment statement that performs a VHDL signal operation or a VHDL logic operation executed in the event execution unit in the group as an input signal. The output signal of the first assignment statement is rewritten to a variable that is the output of the second assignment statement, and the output signal of the third assignment statement is executed as an input signal for each event execution unit in the group. Output signal of the third assignment statement that is included as an input signal to the seventh assignment statement for the seventh assignment statement that performs VHDL signal operation or VHDL logic operation. And a fourth means for rewriting the output variable..
[0071]
DETAILED DESCRIPTION OF THE INVENTION
(First invention)
Embodiments of the first invention will be described below with reference to the drawings.
[0072]
(First embodiment)
The logic circuit conversion device according to the present embodiment includes a circuit connection information analysis unit that analyzes circuit connection information, a signal calculation simplified range determination unit that determines a range in which signal calculation processing is simplified based on the circuit connection information, And a signal operation simplification execution unit for executing simplification of the signal operation processing for the determined range.
[0073]
According to this embodiment, based on the circuit connection information analyzed by the circuit connection information analysis unit, the signal calculation simplification range determination unit determines the range in which the signal calculation process is simplified, and the determined range is Thus, the signal calculation simplification execution unit can execute simplification of the signal calculation processing, and a circuit in which the signal calculation processing is simplified can be obtained from the input circuit.
[0074]
By using the description with simplified signal operations as an input to the logic simulator, high-speed logic simulation is possible.
[0075]
Hereinafter, this embodiment will be described in more detail.
[0076]
FIG. 1 is a diagram illustrating a configuration of a logic
[0077]
The logic
[0078]
The circuit connection
[0079]
Based on the circuit connection information analyzed by the circuit connection
[0080]
The signal calculation
[0081]
A logic circuit conversion method using the
[0082]
FIG. 2 is a circuit diagram of the input circuit. An AND (logical product) of the signal A and the signal B is a signal D, and an OR (logical sum) of the signal D and the signal C is output as a signal X. FIG. 3 describes the logic corresponding to the circuit diagram of FIG. 2 in VHDL. Here, p1 and p2 in FIGS. 2 and 3 represent event execution units, which correspond to circuit elements in FIG. 2 and to VHDL processes in FIG. The input circuit may be expressed as a net list.
[0083]
When the description of FIG. 2 or FIG. 3 is input to the logic
[0084]
The definition of this graph is as follows. A node represents an event execution unit, and an edge represents a signal. Here, when the event-driven execution unit p is activated by a value change (event) of the signal e, the edge e becomes an input to the node p. Also, when the signal e is evaluated in the event execution unit p, the edge e becomes an output from the node. The output destination may be a plurality of nodes.
[0085]
In FIG. 4, p1 is activated by an event of signals A and B, and p2 is activated by an event of signals C and D. P1 outputs D and p2 outputs X.
[0086]
The signal calculation simplified
[0087]
(Procedure 1) Using the circuit connection graph, level each event execution unit in order of the longest path from the input side.
[0088]
(Procedure 2) Let GR be an empty set.
[0089]
(Procedure 3) Starting from the input side, event execution units are sequentially taken into the GR as grouping candidates in order of increasing level.
[0090]
(Procedure 4) When there is no event execution unit as a grouping candidate, the process ends. An event execution unit included in the group GR is a range of signal calculation simplification.
[0091]
FIG. 5 shows the result of applying the above procedure to FIG. (Procedure 1) assigns
[0092]
The signal calculation
[0093]
(Procedure A) The event execution units in the group obtained in the above (Procedure 1) to (Procedure 4) are arranged in the order in which they are captured, and are combined as one event execution unit.
[0094]
(Procedure B) Next, the input signal between the event execution units in the group is a variable that is immediately substituted. In this case, when the signal is also output to an event execution unit outside the group, it is left as both a signal and a variable.
[0095]
6 to 8 show the results of circuit conversion by applying the above procedure to FIG.
[0096]
FIG. 6 is a block diagram showing the conversion result. (Procedure A) groups p1 and p2 into one event execution unit in which signals A, B, and C are input and signal X is output.
[0097]
FIG. 7 is a VHDL description corresponding to the conversion result. According to (Procedure A), the processes p1 and p2 are combined as one process p_m1. As in FIG. 6, signals A, B, and C are input, and signal X is an output. In this case, the signal D used for propagation of the value between p1 and p2 becomes a variable from the signal, and the execution of the operation is simplified.
[0098]
Circuit connection graphs corresponding to FIGS. 6 and 7 are as shown in FIG.
[0099]
The description in which the signal operation is simplified by the signal operation
[0100]
The output circuit may be a drawing, a netlist, or HDL. Also, HDL is not limited to VHDL.
[0101]
In the circuit description obtained by simplifying the signal operation in this way, the same event execution unit is not repeatedly evaluated and executed in one simulation cycle. In addition, since signal processing operations relating to value passing between event execution units are replaced with variable operations, high-speed processing can be performed. Furthermore, since the number of event item units is reduced, the number of event execution units registered in the event queue and the number of fetched registered event queues is reduced.
[0102]
Therefore, according to the present embodiment, it is possible to obtain a circuit in which the processing amount required for the simulation execution is reduced even when the event execution unit is configured in a small scale and the signal calculation execution amount is large.
[0103]
In the above description, one group for the range to which simplification is applied has been described. However, a plurality of groups for the range to which simplification is applied may be provided. For example, the following procedure divides the synchronization circuit into two event execution units of level N or lower and level N + 1 or higher.
[0104]
(Procedure 1) Using the circuit connection graph, level each event execution unit in order of the longest path from the input side.
[0105]
(Procedure 2 ') GR1 and GR2 are empty sets.
[0106]
(Procedure 3 ') Starting from the input side, scan event execution units in order of increasing level. If the level is N or less, it is sequentially taken into GR1. If the level is N + 1 or higher, it is sequentially taken into GR2.
[0107]
(Procedure 4 ') End when there are no event execution units that are candidates for grouping. Each event execution unit included in the groups GR1 and GR2 is a range of signal calculation simplification.
[0108]
In this case, grouping and simplification of event-driven execution units exist in a plurality of places.
[0109]
Next, a modified example of the signal calculation simplified
[0110]
The signal calculation simplified
[0111]
(Embodiment of Logic Simulation Device Comprising Logic Circuit Conversion Device According to First Embodiment)
As shown in FIG. 9, the logic simulation apparatus according to the present embodiment includes a circuit connection
[0112]
The logic
[0113]
Thus, by providing the logic
[0114]
(Second Embodiment)
The logic circuit conversion device according to the present embodiment simplifies signal operation processing, a circuit connection information analyzing unit that analyzes circuit connection information, a simplified application range designating unit that designates a range to which simplification is applied. A signal calculation simplification range determination unit for determining a range, and a signal calculation simplification execution unit for executing simplification of signal calculation processing on the determined range are provided.
[0115]
According to this embodiment, based on the circuit connection information analyzed by the circuit connection information analysis unit and the range specified by the simplified application range specifying unit, the signal calculation simplified range determination unit simplifies the signal calculation processing. The signal calculation simplification execution unit can execute simplification of the signal calculation processing for the determined range, and a circuit in which the signal calculation processing is simplified can be obtained from the input circuit. It becomes possible.
[0116]
According to the present embodiment, signal simplification can be applied so as to avoid a signal that a designer wants to observe in an input circuit.
[0117]
Hereinafter, this embodiment will be described in more detail.
[0118]
FIG. 10 is a diagram illustrating a configuration of the logic circuit conversion device according to the present embodiment.
[0119]
The logic
[0120]
The circuit connection
[0121]
Here, in the present embodiment, the user inputs the range designation data 105 from the simplified application
[0122]
Based on the circuit connection information analyzed by the circuit connection
[0123]
The signal calculation
[0124]
A logic circuit conversion method using the logic
[0125]
FIG. 11 is a circuit diagram of the input circuit. The circuit of FIG. 11 is obtained by adding an AND element p3 that outputs an AND of the signal X and the signal E as a signal Y to the circuit of FIG. FIG. 12 describes the logic corresponding to the circuit diagram of FIG. 11 in VHDL. Here, p1, p2, and p3 in FIGS. 11 and 12 represent event execution units, which correspond to circuit elements in FIG. 11 and VHDL processes in FIG. The input circuit may be expressed as a net list.
[0126]
Here, for example, when the user wants to observe the signal X as it is, the range designation data is
{P1, p2}
In this case, only p1 and p2 are designated, and p3 is designated not to be included in the designation.
[0127]
Although the event execution unit name is specified here, a unique ID may be assigned to each event execution unit and specified by the ID. Further, instead of specifying the event execution units side by side, for example, a certain hierarchy may be specified and all event execution units below the hierarchy may be indicated.
[0128]
When the description of FIG. 11 or FIG. 12 is input to the logic
[0129]
Based on the connection data of FIG. 13, the signal calculation simplification
[0130]
(Procedure 1) Using the circuit connection graph, level each event execution unit in order of the longest path from the input side.
[0131]
(Procedure 2) Let GR be an empty set.
[0132]
(Procedure 3a) Starting from the input side, event execution units within the range specified by the simplified application
[0133]
(Procedure 4) When there is no event execution unit as a grouping candidate, the process ends. An event execution unit included in the group GR is a range of signal calculation simplification.
[0134]
FIG. 14 shows the result of applying the above procedure to FIG. (Procedure 1) assigns
[0135]
The signal calculation
[0136]
Note that results corresponding to FIGS. 6 to 8 of the first embodiment (a block diagram showing a conversion result, a VHDL description, and a circuit connection graph) are omitted.
[0137]
The description in which the signal calculation is simplified by the signal calculation
[0138]
The output circuit may be a drawing, a netlist, or HDL. Also, HDL is not limited to VHDL.
[0139]
In this way, in the circuit description obtained by designating the range of signal calculation simplification, the signal calculation simplification can be applied while avoiding the signal that the designer wants to observe. As for the range to which the signal calculation simplification is applied, a circuit in which the amount of processing required for executing the simulation is reduced can be obtained as in the first embodiment.
[0140]
As described in the first embodiment, a plurality of groups for a range to which simplification is applied can be provided. For example, when the group is divided into two, the range to be applied and the numerical value indicating the above-mentioned level N as a reference for dividing the group in the range are input from the simplified application
[0141]
(Embodiment of Logic Simulation Device Equipped with Logic Circuit Conversion Device According to Second Embodiment)
As shown in FIG. 15, the logic simulation apparatus according to the present embodiment includes a circuit connection
[0142]
The logic
[0143]
Thus, by providing the logic
[0144]
(Third embodiment)
The logic circuit conversion device according to the present embodiment includes a circuit connection information analysis unit that analyzes circuit connection information, a circuit function determination unit that determines the function of the circuit, and a signal that determines a range in which signal arithmetic processing is simplified. A calculation simplification range determination unit and a signal calculation simplification execution unit that executes simplification of signal calculation processing on the determined range are provided.
[0145]
According to the present embodiment, the signal calculation simplification range determination unit performs signal calculation processing based on the circuit connection information analyzed by the circuit connection information analysis unit and the function information of the circuit components determined by the circuit function determination unit. The signal calculation simplification execution unit can execute the simplification of the signal calculation processing for the determined range, and the circuit in which the signal calculation processing is simplified from the input circuit is determined. It becomes possible to obtain.
[0146]
According to the present embodiment, it is possible to apply signal processing simplification by dividing the input circuit into a register and a combinational circuit. Therefore, high-speed logic simulation is possible while leaving the output value of the register frequently observed by the designer as the signal value.
[0147]
Hereinafter, this embodiment will be described in more detail.
[0148]
FIG. 16 is a diagram illustrating a configuration of the logic circuit conversion device according to the present embodiment.
[0149]
The logic
[0150]
The circuit connection
[0151]
On the other hand, the circuit
[0152]
Based on the circuit connection information analyzed by the circuit connection
[0153]
The signal calculation
[0154]
A logic circuit conversion method using the logic
[0155]
FIG. 17 is a circuit diagram of the input circuit. The circuit of FIG. 17 propagates the signal X and the negation of the signal X to the signals A and B at the rising edge of the clock, and the signal X to the signal C at the rising edge of the clock, as compared to the circuit of FIG. The register p02 to be added is added. For simplicity, the clock is assumed to be given as an external input.
[0156]
FIG. 18 describes the logic corresponding to the circuit diagram of FIG. 17 in VHDL. Here, p01, p02, p1, and p2 in FIGS. 17 and 18 represent event execution units, which correspond to circuit elements in FIG. 17 and to VHDL processes in FIG. The input circuit may be expressed as a net list.
[0157]
When the description of FIG. 17 or FIG. 18 is input to the logic
[0158]
Further, the function information for the event execution units p01, p02, p1, and p2 is output by the circuit
[0159]
The signal calculation simplification range determination unit 22 determines a range in which signal calculation can be simplified by grouping event execution units based on the function information of FIG. The determination of this range can be realized by the following procedure, for example, in a synchronous circuit composed of a register and a combinational circuit.
[0160]
(Procedure 1) Using the circuit connection graph, level each event execution unit in order of the longest path from the input side.
[0161]
(Procedure 2 ') GR1 and GR2 are empty sets.
[0162]
(Procedure 3b) Starting from the input side, scan event execution units in order of increasing level. If the function is a register, it is sequentially taken into GR1. If the function is a combinational circuit, it is sequentially taken into GR2.
[0163]
(Procedure 4 ') The process ends when there are no event execution units as grouping candidates. An event execution unit included in the groups GR1 and GR2 is a range of signal calculation simplification.
[0164]
FIG. 21 shows the result of applying the above procedure to FIG. (Procedure 1) gives
[0165]
The signal calculation
[0166]
22 to 24 show the results of circuit conversion by applying the signal simplification procedure to FIG.
[0167]
FIG. 22 is a block diagram showing the conversion result. According to (Procedure A), p01 and p02 are grouped into one event execution unit in which signals CLK and X are input and signals A, B and C are output. Moreover, p1 and p2 are also grouped, and constitute one event execution unit in which signals A, B, and C are input and signal X is output.
[0168]
FIG. 23 is a VHDL description corresponding to the conversion result. The signal D used to propagate the value between p1 and p2 becomes a variable from the signal, and the execution of the operation is simplified.
[0169]
Circuit connection graphs corresponding to FIGS. 22 and 23 are as shown in FIG.
[0170]
The description in which the signal calculation is simplified by the signal calculation
[0171]
The output circuit may be a drawing, a netlist, or HDL. Also, HDL is not limited to VHDL.
[0172]
In this way, in the present logic circuit conversion device having the circuit function determination unit, it is possible to apply simplification of signal operations to the register and the combinational circuit in order. Therefore, high-speed logic simulation can be performed while leaving the output value of the register frequently observed by the designer as the signal value.
[0173]
(Embodiment of Logic Simulation Device Equipped with Logic Circuit Conversion Device According to Third Embodiment)
As shown in FIG. 25, the logic simulation apparatus according to the present embodiment includes a circuit connection
[0174]
The logic
[0175]
Thus, by providing the logic
[0176]
(Fourth embodiment)
The logic circuit conversion device according to the present embodiment includes means for analyzing a signal processing flow in an input logic circuit, and a place where event determination logic is inserted in the input logic circuit based on an analysis result of the signal processing flow by the analyzing means And means for inserting event determination logic at the insertion location in the input logic circuit determined by the determining means.
[0177]
According to the present embodiment, before and after signal substitution processing that is highly likely not to be executed in the input logic circuit is wrapped with event determination logic, and the input logic circuit is converted into a logic circuit that can perform simulation at higher speed. Is possible.
[0178]
In the conventional logic simulation, since the signal processing flow in the description of the input logic circuit is not changed, it is difficult to execute the simulation efficiently. According to the present embodiment, a high-speed logic simulation can be performed by converting the input logic circuit into a logic circuit capable of executing simulation at a higher speed and inputting the converted description to the logic simulator.
[0179]
Hereinafter, this embodiment will be described in more detail.
[0180]
FIG. 26 is a diagram showing a configuration of the
[0181]
The logic
[0182]
The signal processing
[0183]
Based on the dependency relationship information analyzed by the signal processing flow analysis unit 11, the event determination logic insertion
[0184]
The event determination
[0185]
A logic circuit conversion method using the
[0186]
FIG. 27 is a circuit diagram of the input logic circuit. XOR (exclusive OR) of signal A and signal B is output as signal G.
[0187]
FIG. 28 describes the logic corresponding to the circuit diagram of FIG. 27 in C language. When the description of FIG. 28 is input to the logic
[0188]
The event determination logic insertion
[0189]
The event determination
[0190]
The description in which the event determination logic is inserted by the event determination
[0191]
In this specific example, in order to make the explanation easy to understand, the number of signal processing substitutions included in the partial description included in the event determination logic is 5 for the number of signals checked in the event determination logic, Although not so much, as in the example of FIG. 32, the number of signal processing substitutions included in the partial description included in the event determination logic (2) with respect to the number of signals checked by the event determination logic (2) ( If (2 + 2n) is very large, the effect of speeding up the simulation by conversion is tremendous.
[0192]
Now, in order to replace the
[0193]
Here, in the logical operation unit group in which the event determination logic is to be inserted before and after that, there is no path (edge column) that once enters the group and then enters the group again after being out of the group. . This reason will be described using an example. The group of logical operation units surrounded by a dotted line in FIG. 33 has a path from the node F1 to the edge C and the edge F to the F4 and passes through the node F3 outside the group. Not applicable. On this graph, the fact that there are paths that pass in the order of F1, F3, and F4 means that the operation must be executed in the order of F1, F3, and F4. Therefore, if F1 and F4 are combined in the event determination logic and executed at the same time, the above execution order will be inconsistent.
[0194]
In the following, in a logical operation group (node set), a state where there is no path that once enters the group and then enters the group will be referred to as “closed” or “closed”. .
[0195]
Here, on the graph, in order to obtain a group of closed logical operation units that have more signal processing substitutions than the number of input signals, for example, the number of signal processing substitutions included in each logical operation unit is expressed as a node size. And solving the problem of finding “a closed node set having a larger sum of node sizes than the number of input edges” on the connection graph.
[0196]
As a method for solving this problem, for example, a node set may be searched by the procedure shown in FIG. The connection graph is G = (V, E). U represents a union.
[0197]
First, an appropriate node a is selected from V, and a node set T = {a} is set (step S11).
[0198]
If T = V in step S12, the search is terminated.
[0199]
If not T = V in step S12, the node b adjacent to T is selected and set to T = TU {b} (step S13).
[0200]
Next, when T is not closed, an appropriate node c is selected until T is closed, and T = TU {c} is repeated (step S13).
[0201]
Next, if f (in (T), size (T)) is equal to or greater than a predetermined value g, the signal processing substitution expression included in the set T is determined as an event determination logic insertion location, and the process returns to step S12. Here, in (T) is the number of input edges to T, size (T) is the sum of the sizes of the elements of T, and f is an appropriate evaluation function.
[0202]
The above algorithm is an example of a non-deterministic search, and if this is combined with a depth-first search, it is possible to search all node subsets as T.
[0203]
Further, as the node size, instead of the number of signal processing substitutions, the number of description lines in a logical operation unit or a product sum obtained by weighting and adding execution time for each type of signal processing may be used.
[0204]
There may be a plurality of event determination logic insertion locations. Further, as shown in FIG. 35, the insertion locations may have a nested structure.
[0205]
(
When the designer knows how often the event of each signal in the logic circuit input to the logic circuit converter according to the present embodiment occurs, it is more accurate to use this information. It is conceivable that the decision logic insertion location can be determined.
[0206]
Therefore, as in the logic
[0207]
The group of logical operation units can be specified by, for example,
F0, F1, F2, F3, F4
It may be described as a group of logical operation units. Also,
A, B; G
As described above, the signal may be specified as a set of input signals and a set of output signals.
[0208]
(
When the event occurrence frequency of each signal greatly changes during the simulation in the circuit, it is desirable that the inserted event determination logic can be deleted once and the event determination logic can be reinserted at another location. Therefore, it is preferable to provide an event determination
[0209]
Here, it is necessary to distinguish between the event determination logic described in the logic circuit regardless of the conversion by the logic circuit converter and the event determination logic inserted by the conversion by the logic circuit converter. This distinction can be realized, for example, by putting a comment including an appropriate identifier before or after the “line” in which the event determination logic is inserted in the circuit.
[0210]
(
If there is execution history information that describes how often an event of each signal in the logic circuit input to the logic circuit conversion device according to the present embodiment occurs, the event can be more accurately used by using this information. It is considered that the decision logic insertion location can be determined.
[0211]
Therefore, as in the logic
[0212]
As a method for specifying execution history information, as shown in FIG. 39, for each logical operation unit, a history as to whether or not event execution processing has been performed in each simulation cycle may be given. As shown in FIG. 40, information on the frequency of event execution processing may be given for each logical operation unit.
[0213]
(Fifth embodiment)
The logic simulation apparatus according to the present embodiment includes means for analyzing a signal processing flow in an input logic circuit, and a place where event determination logic is inserted in the input logic circuit based on an analysis result of the signal processing flow by the analysis means. Means for determining, and means for inserting event determination logic at an insertion position in the input logic circuit determined by the determining means.
[0214]
According to the present embodiment, before and after the signal substitution process that is highly likely not to be executed in the input logic circuit, the event determination logic is used to perform simulation of the input logic circuit at a higher speed.
[0215]
In the conventional logic simulation, since the simulation was executed without changing the signal processing flow in the description of the input logic circuit, it was difficult to execute the simulation efficiently. According to the present embodiment, it is possible to realize a high-speed logic simulator that converts an input logic circuit into a logic circuit that can execute a simulation at a higher speed and executes the simulation.
[0216]
Hereinafter, this embodiment will be described in more detail.
[0217]
FIG. 41 is a diagram showing a configuration of the
[0218]
The
[0219]
The
[0220]
(
In the fifth embodiment, the input logic circuit is equivalently converted by the
[0221]
However, when the logic simulation apparatus adopts a compile method instead of an interpreter method, a faster simulation execution may be possible if the logic circuit conversion is performed at the target language level.
[0222]
In such a case, it is preferable not to input the
[0223]
(
When the designer knows how often the event of each signal in the logic circuit input to the logic simulation apparatus according to the present embodiment occurs, it is more accurate to determine the event by using this information It is conceivable that the logical insertion location can be determined. In this case, it is possible to perform simulation at higher speed by performing logic circuit conversion using the logic circuit conversion apparatus shown in the first modification of the fourth embodiment.
[0224]
The method shown in the first modification of the fourth embodiment may be used for specifying the group of logical operation units.
[0225]
(
In some cases, using the logic circuit conversion apparatus described in the fourth embodiment, it is desired to execute a simulation by using a logic circuit once inserted with event determination logic as an input. At this time, in order to insert the event determination logic at a location different from the previous time, it is necessary to delete the event determination logic inserted last time.
[0226]
For this purpose, as shown in FIG. 42, logic conversion is performed using the logic
[0227]
A distinction between the event determination logic described in the logic circuit regardless of the conversion by the logic
[0228]
(
When there is execution history information that describes how often an event of each signal in the logic circuit input to the logic circuit converter according to the present embodiment occurs, it is more accurate to use this information. It is conceivable that the event determination logic insertion location can be determined.
[0229]
Therefore, as shown in FIG. 43, an execution history
[0230]
As a method for specifying execution history information, the method shown in the third modification of the fifth embodiment may be used.
[0231]
According to the present embodiment, it is possible to continue the simulation execution by dynamically changing the insertion position of the event determination logic in the input logic from the simulation execution result.
[0232]
(
44, the
[0233]
Although the embodiments of the invention have been described above, the first, second, and third embodiments or modifications thereof and the fourth and fifth embodiments or modifications thereof can be appropriately combined. is there. In this case, it is preferable that simplification is first performed by the former, and then event determination logic is inserted by the latter.
[0234]
Further, the logic circuit conversion device and the logic simulation device according to each embodiment can also be realized by executing a program describing a corresponding procedure on the CPU.
[0235]
The present invention is not limited to the embodiment described above, and can be implemented with various modifications within the technical scope thereof.
[0236]
(Operations and effects of the first to fifth embodiments)
In simplification of the signal arithmetic processing described in the first to fifth embodiments, first, levels are assigned in order of the longest path from the input side to each event execution unit based on the connection relation of the input logic circuit. To do. Next, the event execution units are arranged in order of level and are combined into one event execution unit. At this time, the signal used for passing values between event execution units is replaced with a variable that is immediately assigned.
[0237]
In the circuit description obtained by such an operation, the same event execution unit is not repeatedly evaluated and executed in one simulation cycle. In addition, since signal processing operations relating to value passing between event execution units are replaced with variable operations, high-speed processing can be performed. Furthermore, since the number of event execution units is reduced, the number of times that event execution units are registered in the event queue and the registered event queue is taken out is reduced. Therefore, even when the event execution unit is configured in a small scale and the signal calculation execution amount is large, it is possible to obtain a circuit in which the processing amount required for the simulation execution is reduced.
[0238]
(Second invention)
In the method for simplifying signal arithmetic processing in the first invention (first to fifth embodiments), it is assumed that the target logic circuit is a synchronous circuit. If the input logic circuit is an asynchronous circuit (a circuit that includes asynchronous elements), it is possible to apply this method because the operation differs from the original description if the event execution units are combined into one. It cannot be applied to asynchronous circuits.
[0239]
Therefore, when the simulation is performed using the event-driven method, if the circuit description is an asynchronous circuit, it is difficult to reduce the amount of signal arithmetic processing, and there is a problem that it takes a long time to execute the simulation.
[0240]
Therefore, as a second invention, by making it possible to convert the circuit description so as to reduce the amount of signal calculation even for an asynchronous circuit whose event execution unit is configured from a small-scale circuit, A logic circuit conversion method and a logic circuit design support apparatus capable of reducing the time required for simulation execution will be described.
[0241]
Here, the synchronous element is a circuit element in which the level when the leveling is performed in the order of the longest path or the timing at which the evaluation is executed can be statically determined, and the asynchronous element constitutes a latch and an asynchronous loop. A combinational circuit, such as an event execution unit including a self-loop, where the level when performing leveling in the order of the longest path or the timing at which evaluation is executed cannot be determined statically, or output according to the signal input timing A circuit element whose leveling changes dynamically because of different operations.
[0242]
(Sixth embodiment)
(6-1) Logic circuit conversion method and logic circuit conversion apparatus using the same
The logic circuit conversion device according to the sixth embodiment determines an asynchronous element determination unit that determines an asynchronous element in the logic circuit, a range to which simplification of signal operation processing is applied, and is limited to a range excluding the asynchronous element. A signal calculation simplification range determination unit, and a signal calculation simplification execution unit that executes simplification of signal calculation processing on the determined range are provided.
[0243]
According to the present embodiment, it is possible to execute the range of simplification of signal calculation processing limited to the range excluding the asynchronous element obtained by the asynchronous element determination unit, and simplify signal calculation from the input asynchronous circuit. A simplified circuit can be obtained, and a description in which the signal operation is simplified is used as an input to the logic simulator, thereby enabling high-speed logic simulation.
[0244]
Hereinafter, this embodiment will be described in more detail.
[0245]
FIG. 45 is a diagram showing a configuration of the logic
[0246]
The logic
[0247]
The asynchronous
[0248]
The signal calculation simplification
[0249]
The signal calculation
[0250]
The logic circuit conversion method used in the
[0251]
46 and 47 are a circuit diagram of the input circuit and a corresponding VHDL description, respectively. p1 to p5 represent event execution units, which correspond to circuit elements in FIG. 46 and VHDL processes in FIG. Here, p1, p2, and p5 are AND (logical product), and p4 is OR (logical sum). Further, p3 is a latch, which holds data (register operation) or passes through (combination circuit operation) according to the input control signal value. Note that the input circuit may be expressed in an HDL description or a netlist. Also, HDL is not limited to VHDL.
[0252]
When the description of FIG. 46 or FIG. 47 is input to the
[0253]
Here, the signal calculation simplification
[0254]
(Procedure 6-1) Each event execution unit is leveled in the order of the longest path from the input side.
[0255]
(Procedure 6-2) GR is an empty set, and E is a set of event execution units excluding asynchronous elements.
[0256]
(Procedure 6-3) If E is an empty set, go to (Procedure 6-5). Otherwise, the event execution unit T having the smallest level is selected from E.
[0257]
(Procedure 6-4) T is taken into GR. Remove T from E and return to (procedure 6-3).
[0258]
(Procedure 6-5) End. A group GR of event execution units is a range of signal simplification.
[0259]
FIG. 48 shows an example of the result of applying the above procedure to the logic circuit shown in FIG.
[0260]
(Procedure 6-1) assigns
[0261]
The signal calculation
[0262]
(Procedure 6-A) The event execution units in the group obtained in (Procedure 6-1) to (Procedure 6-5) are arranged in the order in which they are fetched, and are combined into one event execution unit.
[0263]
(Procedure 6-B) The input signal between the event execution units in the group is replaced with a variable that is immediately substituted. In this case, when the signal is also output to an event execution unit outside the group, a corresponding variable is created while remaining as a signal.
[0264]
49 to 50 are examples of the result of converting the circuit by applying the above procedure to the logic circuit shown in FIG.
[0265]
FIG. 49 is a block diagram showing the conversion result. By (Procedure 6-A), {p1, p2, p4, p5} is obtained as a group. Further, this group is grouped into one event execution unit in which signals A, B, C, D, and H are input and signals F and X are output by (Procedure 6-B).
[0266]
FIG. 50 is a VHDL description corresponding to the conversion result of FIG. According to (Procedure 6-A), the processes p1, p2, p3, p4, and p5 are one process p. Summarized as ml. Similarly to FIG. 49, signals A, B, C, D, and H are inputs, and signals F and X are outputs. In this case, the signal G used for propagating the value from p2 to p4, and the signal I used for propagating the value from p4 to p5 are variables from the signal. Further, regarding the propagation of the value from p1 to p4, the variable F corresponding to the signal F It becomes var. The execution of calculation is simplified by replacing the signal with the variable as described above.
[0267]
The description in which the signal operation is simplified by the signal operation
[0268]
The output circuit may be a drawing, a netlist, or HDL. HDL is not limited to VHDL.
[0269]
In the circuit description obtained by simplifying the signal operation in this way, it is less likely that the same event execution unit is evaluated and executed many times in one simulation cycle. In addition, since signal processing operations relating to value passing between event execution units are replaced with variable operations, high-speed processing can be performed. Furthermore, since the number of event execution units is reduced, the number of times that an event execution unit is registered in the event queue or the registered event queue is taken out is reduced.
[0270]
Therefore, according to the present embodiment, even when the input logic circuit is configured by a small event execution unit and the asynchronous circuit has a large amount of signal operation execution, a circuit with a reduced processing amount required for simulation execution is obtained. be able to.
[0271]
By the way, although the method which makes one group corresponding to the range which applies simplification was described above, this is also realizable as a some group. For example, the following procedure forms a group separately on the input side and output side of the asynchronous element.
[0272]
Here, the sets E1 and E2 are a set of event execution units in which signal values are propagated to input signals of asynchronous elements, and a set of event execution units in which signal values are propagated from output signals of asynchronous elements.
[0273]
(Procedure 6-1a) Each event execution unit is leveled in the order of the longest path from the input side.
[0274]
(Procedure 6-2a) The sets E1 and E2 are obtained based on the activation relationship between event execution units.
[0275]
(Procedure 6-3a) GR1, GR2, and GR3 are empty sets, E is a set including all event execution units except asynchronous elements, and E3 is a set obtained by subtracting E1 and E2 from E.
[0276]
(Procedure 6-4a) If E is an empty set, go to (Procedure 6-6a). Otherwise, the event execution unit T having the smallest level is selected from E.
[0277]
(Procedure 6-5a) If T is included in Ei, it is taken into GRi (i = 1, 2, 3). Remove T from E and return to (procedure 6-4a).
[0278]
(Procedure 6-6a) The process ends. Each group of event execution units GRi (i = 1, 2, 3) is a range of simplification of signal calculation.
[0279]
An example of the result of applying the above procedure to the logic circuit shown in FIG. 46 is shown in FIG.
[0280]
By (Procedure 6-2a), E1 and E2 become {p1} and {p5}, respectively. By (Procedure 6-4a) and (Procedure 6-5a), GR1, GR2, and GR3 become {p1}, {p5}, and {p2, p4}, respectively.
[0281]
In FIG. 51, reference numerals 701, 702, and 703 denote GR1, GR2, and GR3, respectively.
[0282]
In the above procedure, E3 can be identified with E1 or E2, and two groups can be formed instead of GR1, GR2, and GR3.
[0283]
Here, for the sake of simplicity, the case where there is one asynchronous element has been described. However, even when there are a plurality of asynchronous elements, the above procedure can be extended and dealt with.
[0284]
By the way, although it demonstrated using a latch as an asynchronous element, the same method is applicable also to asynchronous elements other than a latch.
[0285]
52, 55, and 57 show examples of VHDL descriptions including asynchronous elements.
[0286]
The process in the description of FIG. 52 cannot be logically synthesized, and has a function of alternately having the circuit functions shown in FIGS. That is, since the output operation of the output signal X differs depending on the input timing of the signals A and B shown in FIGS. 53 and 54, the level changes dynamically, so that it becomes an asynchronous element.
[0287]
The description of FIG. 55 forms an asynchronous loop as shown in FIG. 56, and therefore, the level of all the processes that are constituent elements thereof is not fixed. Therefore, it is determined as an asynchronous element.
[0288]
The description of FIG. 57 is a process including a self-loop. FIG. 58 shows a circuit diagram of FIG. Since the level changes depending on how many times it is activated, it is determined as an asynchronous element.
[0289]
(6-2) Logic simulation device
Next, an embodiment of a logic simulation device provided with a circuit conversion device according to a sixth embodiment will be described.
[0290]
As shown in FIG. 59, the logic simulation apparatus according to this embodiment includes an asynchronous
[0291]
The
[0292]
Thus, by providing the
[0293]
(Seventh embodiment)
(7-1) Logic circuit conversion method and logic circuit conversion apparatus using the same
The logic circuit conversion device according to the seventh embodiment includes an asynchronous element determination unit that determines an asynchronous element in the logic circuit, a simplified application range specification unit that specifies a range to which simplification is applied, and a range that excludes the asynchronous element. A signal operation simplification range determination unit that determines a range to which simplification of signal operation processing is applied in a limited manner, and a signal operation simplification execution unit that executes simplification of signal operation processing for the determined range are provided. .
[0294]
According to this embodiment, based on the range excluding the asynchronous element obtained by the asynchronous element determination unit and the range specified by the simplified application range specifying unit, the range of simplification of the signal arithmetic processing is determined. The signal calculation simplification execution designation unit can execute simplification of signal calculation processing for the determined range, and a circuit with simplified signal calculation can be obtained from the input asynchronous circuit. The signal can be simplified so as to avoid the signal that the person wants to observe.
[0295]
Hereinafter, this embodiment will be described in more detail.
[0296]
FIG. 60 is a diagram showing a configuration of the logic circuit conversion device 602 according to the present embodiment.
[0297]
The logic circuit conversion device 602 includes an asynchronous
[0298]
The asynchronous
[0299]
Here, in the present embodiment, the user inputs the
[0300]
Based on the asynchronous element determined by the asynchronous
[0301]
The signal calculation
[0302]
A logic circuit conversion method used in the logic circuit conversion device 602 according to this embodiment will be described with a simple example.
[0303]
FIG. 46 is again used as a circuit diagram of the input circuit. Here, the input circuit may be expressed in an HDL description or a netlist.
[0304]
Here, for example, when the user wants to observe the signal I as a signal, the
[0305]
Although the event execution unit name is specified here, a unique ID may be assigned to each event execution unit and specified by the ID. Further, instead of specifying the event execution units side by side, for example, a certain hierarchy may be specified and all event execution units below the hierarchy may be indicated.
[0306]
When the description of FIG. 46 or 47 is input to the logic circuit conversion device 602, the asynchronous
[0307]
The signal calculation simplification
[0308]
(Procedure 7-1) Each event execution unit is leveled in the order of the longest path from the input side.
[0309]
(Procedure 7-2) GR is an empty set, and E is a set of event execution units excluding asynchronous elements.
[0310]
(Procedure 7-3) If E is an empty set, go to (Procedure 7-5). Otherwise, the event execution unit T having the smallest level is selected from E.
[0311]
(Procedure 7-4) If T is within the range specified by the simplified application range specifying unit, it is taken into GR. Remove T from E and return to (Procedure 7-3).
[0312]
(Procedure 7-5) End. A group GR of event execution units is a range of signal calculation simplification.
[0313]
FIG. 61 shows an example of the result of applying the above procedure to the logic circuit shown in FIG.
[0314]
(Procedure 7-1) gives
[0315]
The signal calculation
[0316]
Note that results corresponding to FIGS. 49 and 50 of the sixth embodiment (block diagram showing conversion results, VHDL description) are omitted.
[0317]
The description in which the signal calculation is simplified by the signal calculation
[0318]
The output circuit may be a drawing, a netlist, or an HDL description. Also, HDL is not limited to VHDL.
[0319]
In this way, in the circuit description obtained by designating the range of signal calculation simplification, the signal calculation simplification can be applied while avoiding the signal that the designer wants to observe. As for the range to which the signal calculation simplification is applied, a circuit in which the processing amount required for the simulation execution is reduced can be obtained as in the sixth embodiment.
[0320]
Note that, as described in the sixth embodiment, a plurality of groups for the range to which simplification is applied can be provided.
[0321]
(7-2) Logic simulation device
Next, an embodiment of a logic simulation device provided with a circuit conversion device according to a seventh embodiment will be described.
[0322]
As shown in FIG. 62, the logic simulation apparatus according to the present embodiment includes an asynchronous
[0323]
The logic circuit conversion apparatus 602 given the range designation data excluding the signal that the user wants to observe from the simplified application range, the logic circuit description to be subjected to the logic simulation based on the range designation data is simplified in signal operation. The logic circuit description is converted into a logic circuit description with a small amount of signal operation processing, and a logic simulation is executed by the
[0324]
As described above, by providing the logic circuit conversion device 602 that simplifies the signal operation of the logic circuit description based on the user designation in the preceding stage of the known
[0325]
(Eighth embodiment)
(8-1) Logic circuit conversion method and logic circuit conversion apparatus using the same
The logic circuit conversion device according to the eighth embodiment determines an asynchronous element determination unit that determines an asynchronous element in the logic circuit, and a range to which simplification of the signal arithmetic processing is applied to a range that excludes the asynchronous element. Signal calculation simplification range determination unit, highlight display unit that displays the range for performing simplification of signal calculation processing as highlighted display (highlighted display), and signal calculation for the determined range A signal calculation simplification execution unit that simplifies the processing is provided.
[0326]
According to the present embodiment, the range in which simplification of the signal arithmetic processing is applied is determined by limiting the range excluding the asynchronous element obtained by the asynchronous element determination unit, and the range in which the simplification of the signal arithmetic processing is determined. Alternatively, by highlighting the range determined to be an asynchronous element, the circuit portion of the asynchronous element is presented to the user before the simplification of the signal calculation process, and the user can Therefore, it is possible to rewrite a circuit with fewer asynchronous elements. Therefore, it is possible to obtain a circuit with simplified signal arithmetic processing from an inputted asynchronous circuit, and it is easy to obtain a circuit with fewer asynchronous elements. To do.
[0327]
Hereinafter, this embodiment will be described in more detail.
[0328]
FIG. 63 is a diagram showing a configuration of the logic
[0329]
The logic
[0330]
The asynchronous
[0331]
The signal calculation simplification range determination unit 522 groups which event execution units in the
[0332]
Instead of sending information indicating a range in which it is determined that the signal calculation can be simplified, or in addition thereto, information indicating the asynchronous element determined by the asynchronous
[0333]
The
[0334]
The highlighting (highlighting) method includes coloring, shadowing, changing the thickness and shape of the outline, blinking display, and marking on the event execution unit corresponding to the range of signal simplification. May be. Conversely, the above operation may be performed on event execution units other than the signal simplification range.
[0335]
The signal calculation
[0336]
The logic circuit conversion method used in the
[0337]
64 and 65 are a circuit diagram of the input circuit and a corresponding VHDL description, respectively. FIG. 64 is obtained by replacing the latch circuit p3 in FIG. 46 with an asynchronous element p3a including a self-loop as shown in FIG. Similarly, FIG. 65 is obtained by replacing the description of the latch circuit p3 in FIG. 47 with the description of the asynchronous element p3a as shown in FIG. Here, the input circuit may be expressed by a net list.
[0338]
When the description of FIG. 64 or 65 is input to the logic
[0339]
The signal calculation simplification range determination unit 522 determines a range in which signal calculation can be simplified by grouping event execution units based on the determined asynchronous elements. The determination of this range can be realized by, for example, (Procedure 6-1) to (Procedure 6-5) of the sixth embodiment.
[0340]
An example of the result of applying the above procedure to the logic circuit shown in FIG. 64 is shown in FIG. That is, as shown in FIG. 66, the signal range application range is {p1, p2, p4, p5} (707 in the figure).
[0341]
FIG. 67 shows a highlight display example of the signal simplification application range as shown in FIG. Here, the circuit elements which are event execution units are hatched (shaded) to perform highlight display.
[0342]
Instead of the signal simplification application range, the asynchronous element may be highlighted based on the information indicating the asynchronous element sent from the asynchronous
[0343]
The user can specify the event execution unit p3a as an asynchronous element by looking at the highlight display of any of FIGS. 67 to 69 displayed on the predetermined display device.
[0344]
At this time, the user reviews the VHDL description in FIG. 65 and determines that the event execution unit p3a can be rewritten. As shown in FIG. 70, the event execution unit p3a in the input VHDL description is equivalent to event execution. Assume that the units p31 and p32 are rewritten. FIG. 71 shows a circuit diagram corresponding to the input VHDL description as shown in FIG.
[0345]
When the input circuit shown in FIG. 70 or 71 rewritten in this way is input again to the
[0346]
The signal calculation
[0347]
Note that results corresponding to FIGS. 49 and 50 of the sixth embodiment (block diagram showing conversion results, VHDL description) are omitted.
[0348]
The description in which the signal calculation is simplified by the signal calculation
[0349]
The output circuit may be a drawing, a netlist, or an HDL description. Also, HDL is not limited to VHDL.
[0350]
In this way, by reminding the user of the presence of an asynchronous element by highlighting, the user can replace a circuit including the asynchronous element with an equivalent circuit having fewer asynchronous elements. Using the method described in the sixth embodiment, it is possible to efficiently obtain a circuit in which the amount of processing required for executing the simulation is reduced from the input circuit thus obtained.
[0351]
Note that, as described in the sixth embodiment, a plurality of groups for the range to which simplification is applied can be provided. In this case, in order to distinguish and highlight each group, different coloring may be applied, or shading may be changed.
[0352]
(8-2) Logic simulation device
Next, an embodiment of a logic simulation device provided with a circuit conversion device according to an eighth embodiment will be described.
[0353]
As shown in FIG. 73, the logic simulation apparatus according to this embodiment includes an asynchronous
[0354]
The
[0355]
As described above, by providing the
[0356]
(Ninth embodiment)
The configuration example of the logic circuit conversion device according to the second invention shown in FIG. 74 shows the logic circuit conversion device of FIG. 45 in more detail. That is, the asynchronous
[0357]
As in the first aspect, the circuit connection
[0358]
The asynchronous
[0359]
Based on the circuit connection information analyzed by the circuit connection
[0360]
Note that the asynchronous
[0361]
(Operations and effects of the sixth to ninth embodiments)
As described above, according to the logic
[0362]
The signal operation simplified
[0363]
【The invention's effect】
According to the present invention, based on the circuit connection information analyzed by the analysis unit, the determination unit determines a range in which the signal calculation process is simplified, and the simplification unit performs signal calculation processing on the determined range. By performing the simplification, the input logic circuit can be converted into a logic circuit in which the signal arithmetic processing is simplified. Then, high-speed logic simulation can be executed by the logic circuit in which the signal operation is simplified.
[0364]
According to the present invention, the event determination logic is inserted at a location determined based on the analysis result of the signal processing flow in the input logic circuit, so that the input logic circuit is originally executed when no event occurs. It is possible to convert into a logic circuit that can omit the execution of unnecessary logical operation processing parts. The logic circuit into which the event determination logic is inserted can execute a high-speed logic simulation.
[0365]
In addition, according to the present invention, a logic circuit with a smaller amount of signal operation can be obtained even for a logic circuit including asynchronous elements, and high-speed logic simulation is performed based on the logic circuit with simplified signal operation processing. Can be executed.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a logic circuit converter according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing an example of an input circuit.
FIG. 3 is a diagram showing an example of logic VHDL description corresponding to the circuit diagram of FIG. 2;
FIG. 4 is a diagram illustrating an example of connection relation data between an event execution unit and a signal.
FIG. 5 is a diagram illustrating an example of a signal calculation simplified range determination result;
FIG. 6 is a block diagram illustrating an example of a logic circuit conversion result.
FIG. 7 is a diagram showing a VHDL description of a logic circuit conversion result example
FIG. 8 is a diagram showing a circuit connection graph of a logic circuit conversion result example
FIG. 9 is a diagram showing a configuration of a logic simulation apparatus according to the embodiment.
FIG. 10 is a diagram showing a configuration of a logic circuit converter according to a second embodiment of the present invention.
FIG. 11 is a circuit diagram showing an example of an input circuit.
12 is a diagram showing an example of a logic VHDL description corresponding to the circuit diagram of FIG.
FIG. 13 is a diagram showing an example of connection relationship data between event execution units and signals.
FIG. 14 is a diagram showing an example of a signal calculation simplified range determination result
FIG. 15 is a diagram showing a configuration of a logic simulation apparatus according to the embodiment.
FIG. 16 is a diagram showing a configuration of a logic circuit converter according to a third embodiment of the present invention.
FIG. 17 is a circuit diagram showing an example of an input circuit.
18 is a diagram showing an example of a logic VHDL description corresponding to the circuit diagram of FIG. 17;
FIG. 19 is a diagram showing an example of connection relation data between event execution units and signals;
FIG. 20 is a diagram showing an example of function information for an event execution unit
FIG. 21 is a diagram showing an example of a signal calculation simplified range determination result
FIG. 22 is a block diagram showing an example of a logic circuit conversion result
FIG. 23 is a diagram showing a VHDL description of a logic circuit conversion result example;
FIG. 24 is a diagram showing a circuit connection graph of a logic circuit conversion result example;
FIG. 25 is a diagram showing a configuration of a logic simulation apparatus according to this embodiment.
FIG. 26 is a diagram showing a configuration of a logic circuit converter according to a fourth embodiment of the present invention.
FIG. 27 is a circuit diagram showing an example of an input circuit.
FIG. 28 is a diagram illustrating an example of a logic circuit description using C language.
FIG. 29 is a diagram illustrating an example of circuit connection data.
FIG. 30 is a diagram showing an example of an event determination logic insertion location determination result
FIG. 31 is a diagram illustrating an example of a logic circuit description in which event determination logic is inserted.
FIG. 32 is a circuit diagram showing an example of an input circuit.
FIG. 33 is a circuit diagram showing an example of a circuit that does not satisfy the event determination logic insertion condition;
FIG. 34 is a flowchart illustrating an example of processing in the event determination logic insertion
FIG. 35 is a diagram showing an example of a circuit in which event determination logic is inserted by nesting.
FIG. 36 is a diagram showing another configuration example of the logic circuit conversion device.
FIG. 37 is a diagram showing still another configuration example of the logic circuit conversion device.
FIG. 38 is a diagram showing still another configuration example of the logic circuit conversion device.
FIG. 39 is a diagram showing an example of execution history information
FIG. 40 is a diagram showing another example of execution history information
FIG. 41 is a diagram showing a configuration of a logic simulation apparatus according to a fifth embodiment of the present invention.
FIG. 42 is a diagram showing another configuration example of the logic simulation apparatus.
FIG. 43 is a diagram showing still another configuration example of the logic simulation apparatus.
FIG. 44 is a diagram showing still another configuration example of the logic simulation apparatus.
FIG. 45 is a diagram showing a configuration example of a logic circuit converter according to a sixth embodiment of the present invention.
FIG. 46 is a circuit diagram showing an example of an input logic circuit;
47 is a diagram showing an example of a logic VHDL description corresponding to the circuit diagram of FIG. 46;
FIG. 48 is a diagram showing an example of a signal calculation simplified range determination result
FIG. 49 is a block diagram showing an example of logic circuit conversion results
FIG. 50 is a diagram showing a VHDL description of a logic circuit conversion result example
FIG. 51 is a diagram showing another example of a signal calculation simplified range determination result;
FIG. 52 is a diagram showing a VHDL description of an example of an asynchronous element
53 is a diagram showing an example of a circuit diagram corresponding to the VHDL description in FIG. 52;
54 is a diagram showing another example of a circuit diagram corresponding to the VHDL description of FIG. 52;
FIG. 55 is a diagram showing a VHDL description of an example of an asynchronous element
56 is a circuit diagram corresponding to the VHDL description of FIG.
FIG. 57 is a diagram showing a VHDL description of an example of an asynchronous element
58 is a circuit diagram corresponding to the VHDL description of FIG.
FIG. 59 is a diagram showing a configuration of a logic simulation apparatus according to the sixth embodiment.
FIG. 60 is a diagram showing a configuration of a circuit conversion device according to a seventh embodiment of the present invention.
FIG. 61 is a diagram showing an example of a signal calculation simplified range determination result
FIG. 62 is a diagram showing a configuration of a logic simulation apparatus according to a seventh embodiment.
FIG. 63 is a diagram showing a configuration of a circuit converter according to an eighth embodiment of the present invention.
FIG. 64 is a circuit diagram showing an example of an input logic circuit;
65 is a diagram showing an example of a logic VHDL description corresponding to the circuit diagram of FIG. 64;
FIG. 66 is a diagram showing an example of a signal calculation simplified range determination result
FIG. 67 is a diagram showing an example of highlight display of a signal calculation simplification range;
FIG. 68 is a diagram showing another example of signal display simplified range highlight display;
FIG. 69 is a diagram showing still another example of highlight display of a signal calculation simplification range;
FIG. 70 is a diagram showing a VHDL description of the input circuit after rewriting.
71 is a circuit diagram corresponding to the VHDL description of FIG.
FIG. 72 is a diagram showing a signal calculation simplified range determination result;
FIG. 73 is a diagram showing a configuration of a logic simulation apparatus according to an eighth embodiment.
FIG. 74 relates to a configuration example of a logic circuit converter according to a ninth embodiment of the present invention, and shows the logic circuit converter in FIG. 45 in more detail.
[Explanation of symbols]
1, 2, 3, ... logic circuit converter
10. Circuit connection information analysis unit
20, 21, 22 ... Signal calculation simplified range determination unit
30: Signal calculation simplification execution unit
40 ... Simplified application range designation part
50. Circuit function determination unit
90 ... Logic simulation section
310, 400, 401, 402 ... logic circuit converter
311: Signal processing flow analysis unit
312, 318, 319... Event determination logic insertion location determination unit
313: Event determination logic insertion unit
316: Event determination logic deletion unit
317: Event determination logic insertion range designation part
321, 330 ... simulation execution unit
331... Execution history information collection unit
501, 502, 503, 504 .. logic simulation device
510... Asynchronous element determination unit
520 ... Signal calculation simplified range determination unit
530: Signal calculation simplification execution unit
540 ... Simplified application range designation part
550 ... Highlight display section
590: Logic simulation section
601, 602, 603... Logic circuit converter
900 ... Logic circuit description (input logic circuit)
901, 902, 903 ... logic circuit description (output logic circuit)
905 ... Range designation data
Claims (1)
信号演算処理をそれぞれ行う複数のイベント実行単位を含む前記入力論理回路の記述に基づいて、前記複数のイベント実行単位と信号との接続関係を含む回路接続情報を求める第１の手段と、
前記入力論理回路中の非同期要素を除いた部分に含まれる複数のイベント実行単位のうち、グループ化の対象とする複数のイベント実行単位を指定するための第２の手段と、
前記指定された複数のイベント実行単位を対象として、前記回路接続情報を基に、当該複数のイベント実行単位を入力側からの最長パスから順に大きいレベルとなるようにレベル付けを行うとともに、各イベント実行単位の機能がクロック生成回路、レジスタ、ラッチ、組合せ回路のうちのいずれであるかを判定し、入力側から始めて、この判定された機能を基に、当該レベルの小さい順に複数のイベント実行単位を１つにまとめた複数のグループを求める第３の手段と、
前記複数のグループのそれぞれについて、当該グループへの入力信号を代入して当該グループ内のイベント実行単位で行われる信号演算処理に対して、
前記回路接続情報に基づいて前記信号演算処理結果が当該グループ内のイベント実行単位のみに出力される第１の代入文を求め、この第１の代入文を当該グループ内のイベント実行単位で実行される論理演算結果をＶＨＤＬの変数として出力する第２の代入文に書き換え、
前記回路接続情報に基づいて前記信号演算処理結果が当該グループ内のイベント実行単位および当該グループ外の両方に出力される第３の代入文を求め、この第３の代入文を当該グループ内のイベント実行単位で実行される論理演算結果をＶＨＤＬの変数として出力する第４の代入文と、前記変数を入力として前記第３の代入文の出力信号を出力とする信号演算を行う第５の代入文とに書き換え、
前記第１の代入文の出力信号を入力信号として当該グループ内のイベント実行単位で実行されるＶＨＤＬの信号演算またはＶＨＤＬの論理演算を行う第６の代入文に対して、前記第６の代入文への入力信号として含む前記第１の代入文の出力信号を前記第２の代入文の出力である変数に書き換え、
前記第３の代入文の出力信号を入力信号として当該グループ内のイベント実行単位で実行されるＶＨＤＬの信号演算またはＶＨＤＬの論理演算を行う第７の代入文に対して、前記第７の代入文への入力信号として含む前記第３の代入文の出力信号を前記第４の代入文の出力である変数に書き換える第４の手段と、
を具備したことを特徴とする論理回路変換装置。The input logic circuit described in a hardware description language VHDL, a logic circuit converter for converting into a logic circuit for logical simulation VHDL,
First means for obtaining circuit connection information including a connection relationship between the plurality of event execution units and signals based on a description of the input logic circuit including a plurality of event execution units each performing signal arithmetic processing;
Among the plurality of event execution unit of contained in a portion excluding the asynchronous element in the input logic circuit, second means for designating a plurality of event execution units subject to grouping,
For the plurality of designated event execution units , the plurality of event execution units are leveled in order from the longest path from the input side based on the circuit connection information, and each event Determine whether the function of the execution unit is a clock generation circuit, a register, a latch, or a combinational circuit, and start from the input side. Based on the determined function, multiple event execution units A third means for obtaining a plurality of groups in which
For each of the plurality of groups, with respect to signal calculation processing performed in the event execution unit in the group by substituting the input signal to the group,
Based on the circuit connection information, a first assignment statement in which the signal operation processing result is output only to the event execution unit in the group is obtained, and the first assignment statement is executed in the event execution unit in the group. Rewrite the logical operation result to the second assignment statement that outputs as a VHDL variable,
Based on the circuit connection information, a third assignment statement in which the signal operation processing result is output to both the event execution unit in the group and outside the group is obtained, and the third assignment statement is obtained as an event in the group. A fourth assignment statement that outputs a logical operation result executed in an execution unit as a variable of VHDL, and a fifth assignment statement that performs a signal operation that takes the variable as an input and outputs an output signal of the third assignment statement Rewritten with
With respect to a sixth assignment statement that performs a VHDL signal operation or a VHDL logic operation executed in an event execution unit in the group using the output signal of the first assignment statement as an input signal, the sixth assignment statement Rewriting the output signal of the first assignment statement included as an input signal to the variable that is the output of the second assignment statement,
With respect to a seventh assignment statement that performs a VHDL signal operation or a VHDL logic operation executed in an event execution unit in the group using the output signal of the third assignment statement as an input signal, the seventh assignment statement A fourth means for rewriting an output signal of the third assignment statement included as an input signal to a variable that is an output of the fourth assignment statement ;
A logic circuit conversion device comprising:
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| JP8-125230 | 1996-05-21 | ||
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1997
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| JPH1069505A (en) | 1998-03-10 |
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