JP3749846B2 - Non-volatile memory - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリに関し、特にページ単位での読み出し、書き込み可能な不揮発性メモリに関するものである。
【０００２】
【従来の技術】
最近のＥＥＰＲＯＭ（Electrically Erasable & Programable Read Only Memory）、特にＮＡＮＤタイプのＥＥＰＲＯＭでは、書き込み・消去時にメモリセルに流れる電流が少ない点を考慮し、ページ単位（２５６ビット〜数Ｋビット）での読み出し、書き込みが行なえるよう構成されている。このＮＡＮＤタイプの不揮発性半導体メモリとして、現在、４Ｍビットの記憶容量を持つものがすでに実用化されている（1989 - ISSCC An Experimental 4Mb EEROM with a NAND Structured Cell）。
【０００３】
図２２（ａ）は８個の浮游ゲート構造を有するメモリセルＭＣがビット線とソース間に接続されて構成されるＮＡＮＤ束２個の構成を示したもので、読み出し時には選択されたメモリセルの選択ゲートは低レベルに設定され、ＮＡＮＤ束中残りの７個のメモリセルの選択ゲートは高レベルに設定される。またビット線とＮＡＮＤ束間の選択トランジスタＴ１のゲート（セレクト線ＳＬ（１））と、ＧＮＤとＮＡＮＤ束間の選択トランジスタＴ２のゲート（セレクト線ＳＬ（２））とは、高レベルに設定される。ＮＡＮＤ構造の不揮発性半導体メモリでは、図２２（ｂ）に示すように書き込まれたメモリセルのしきい値は正に分布するが、ＮＡＮＤ束中の非選択トランジスタのゲート電圧（Ｈレベル）より書き込み後のしきい値が低い値となるようメモリセルへの電子の注入量は制御される。このため選択メモリセルのしきい値電圧が正であれば、ビット線ＢＬとＧＮＤ間に電流は流れずビット線は高レベルとなる。逆に選択メモリセルのしきい値電圧が負であればビット線とＧＮＤ間に電流が流れビット線は低レベルとなる。このビット線の電位をセンスすることにより、メモリセルデータの読み出しを行なう。
【０００４】
次に書き込み動作について説明する。図２３（ａ）に示すように選択されたメモリセルの選択ゲートには２０Ｖ程度の高電圧（Ｖpp）がロウデコーダより供給され、同じＮＡＮＤ束の他の７個のメモリセルの選択ゲートには１０Ｖ程度の中間電圧（ＶＰＩ）が供給される。また他のＮＡＮＤ束の全ての選択ゲートには０Ｖが供給される。この時選択されたメモリセルを含むＮＡＮＤ束とビット線間の選択トランジスタのゲート電圧は１２Ｖ、ＮＡＮＤ束とソース線間の選択トランジスタのゲート電圧は０Ｖに設定される。この状態で、ビット線を０Ｖにすると、選択トランジスタにより選択されたＮＡＮＤ束中のすべてのメモリセルのドレイン、ソース、及びチャンネルの電位は０Ｖとなるため、選択されたメモリセルの選択ゲートとチャンネル間に２０Ｖの電位差が生じ、基板から電子が浮游ゲートに注入される。このとき同じＮＡＮＤ束中の他の７個のメモリセルの選択ゲートとチャンネル間には１０Ｖの電位差が生じるが、１０Ｖの電位差では電子の注入がほとんど生じないように浮遊ゲートとチャンネル間の酸化膜厚を設定しているため、他の７個のメモリセルには“０”データが書き込まれない。また、ビット線を１０Ｖ程度の書き込み禁止ドレイン電圧（ＶＤＰＩ）にすると選択されたメモリセルの選択ゲートとチャンネル間の電位差は１０Ｖとなり、書き込みが行なわれない。この時同じＮＡＮＤ束中の他の７個のメモリセルの選択ゲートとチャンネル間には電位差が生じないため書き込みが行なわれない。このようにして選択されたメモリセルに“０”データを書く場合はビット線に０Ｖを、また“１”データを書く場合はビット線にＶＤＰＩの電圧を供給することにより、データの書き込みを行なう。
【０００５】
最後に消去動作について説明する。図２４に示すように消去は基板を２０Ｖ（Ｖpp）、選択ゲートを０Ｖに設定することにより、浮游ゲート中の電子を基板に引き抜いて消去が行なわれる。このとき選択トランジスタのゲートストレスを緩和するためセレクト線は２０Ｖ（Ｖpp）に設定される。さらに、メモリアレイ内のＰ−Ｎ接合部がフォワードバイアス状態とならないよう、ビット線、ソース線はＯＰＥＮにされ、ほぼＶppの電位となる。
【０００６】
このようにトンネル電流で書き込みが行なわれるＮＡＮＤ構造半導体メモリでは書き込み時にビット線に流れる電流は小さいため、数１０００個のメモリセルに同時に書き込みを行なう事が可能である。
【０００７】
図２５は、現在実用化されている４Ｍ ＮＡＮＤ構造半導体メモリの動作モードを説明した図面であり、図２５（ａ）に示すようにカラム方向に５１２ビット×８（Ｉ／Ｏ）＝４０９６本のビット線が配置され、ロウ方向に１２８ＮＡＮＤ束×８ビット＝１０２４本のワード線が配置されている。このメモリに書き込む場合、各ビット線に接続された各データレジスタに、Ｉ／Ｏバッファ回路から５１２回データを入力した後（図２５（ｂ））、４０９６ビットに一括して書き込みが行なわれる（図２５（ｃ））。また読み出し時は、メモリセルのデータをデータレジスタに転送した後に特定カラムアドレスデータを読み出すランダム読み出しモード（図２５（ｄ））とデータレジスタの内容だけを読み出すページ内読み出しモード（図２５（ｅ））に分けられる。ロウ・アドレス（ページアドレス）が切り換わる場合はランダム読み出し状態となり、メモリセルのデータ読み出しに１０μsec の時間を要するが、カラムアドレス（ページ内アドレス）が切り換わる場合はページ読み出しが可能となり、７０nsecの高速読み出しが行なえる。図２６は、このように構成された半導体メモリのブロック系統図で、各ビット線には、ビット線の電位を判定してメモリセルのデータを読み出すセンスアンプ回路と、読み出し、書き込み時のデータをラッチしておくデータレジスタが接続される。またこのデータレジスタは、カラムアドレスに対応して選択されたカラムデコーダ出力により選択的にデータの出力、入力が行なえるよう構成される。またロウ・アドレスバッファにより駆動されるロウ・デコーダ回路は、選択されたワード線と、選択されたメモリセルを含むＮＡＮＤ束の他の７本のワード線と、他のＮＡＮＤ束のワード線に、読み出し、書き込み、消去各モードでそれぞれ前述の異なる電圧を供給するよう構成される。また読み出し、書き込み、消去の各モードは、Ｉ／Ｏバッファ回路より入力されるコマンドコードにより制御される。コマンドデータは図２７に示すように外部制御信号ＮＷＥのクロックによりコマンドレジスタに取り込まれ、取り込まれたコマンドコードに対応するコマンドデコーダ出力により、チップ動作が決定される。図２８は、図２７の動作モードにおけるランダム読み出し（ページ読み出し）とページ内読み出しのタイミングを示す図で、ロウアドレスが切り換った場合のアクセスタイム（ｔacc ）は１０μsec と遅いが、カラムアドレスが切り換った場合のアクセスタイム（ｔpac ）は７０nsecと高速なため、１ページ連続読み出しの場合の平均アクセスタイムは（１０μsec ＋７０nsec×５１１）／５１２＝８９．３nsecと高速読み出しが可能となっている。図２９はシリアルデータ入力後に一括書き込みを行なう場合の入力波形タイミングを示すもので、まずＩ／Ｏバッファから〔４０〕のコマンドコードが入力されると、制御回路により、チップは５１２バイトのシリアルデータ入力モードとなり、外部制御信号ＮＷＥのクロックにより、ロウアドレス及び５１２バイトのデータ入力を行なう。第５１２バイト目のデータが入力されると自動的に４０９６ビットのデータ書き込みが行なわれる。その後データが正しく書き込まれたかをチェックするため、ユーザーは、〔ＣＯ〕のコマンドを入力し、書き込み時にワード線及びビット線に供給された高電圧を放電するリカバリー動作とカラムアドレスをインクリメントしながら全カラムアドレスのデータを読み出すベリファイ動作を行なう。読み出されたデータが、書き込もうとしたデータと異なる場合、再度ユーザーは〔４０〕のコマンドを入力して書き込みを行なう必要がある。このように構成された従来のメモリにおいて、任意番地から任意長のデータを読み書きする場合、メモリを制御する外部チップは、このメモリのカラム番地とロウ番地を識別して、ページアドレスが切り換るときは１０μsec 後にデータ読み出しを行ない、ページ内アドレスが切り換るときは、７０nsec後にデータ読み出しを行なうようにＥＥＰＲＯＭにアクセスしなければならない。図３０（ａ）は３カラムアドレス（Ａ０〜Ａ２）、７ロウアドレス（Ａ３〜Ａ８）で構成された半導体メモリの２番地から１Ｆ番地までの連続データを読み出す場合の、メモリ制御チップのプログラムのシーケンスを示したものである。同図（ｂ）はその概念を示す。最初の読み出し時は、メモリセルデータをデータレジスタに転送する必要があるため、アクセスタイムは１０μsec となる。次に２番地から７番地まではカラムアドレスのみ切り換るので、カラムアドレスをインクリメントしながら７０nsecで読み出し動作を行なう。次に８番地になるとロウ・アドレスが切り換るため、再度メモリセルデータをデータレジスタに転送する必要があり、アクセスタイムは１０μsec となる。さらに８番地からＦ番地までは、また７０nsecの連続読み出しとなる。
【０００８】
このように、従来の半導体メモリでは、使用する半導体メモリの１ページ内のビット数を考慮して読み出し速度を変化させたプログラムを使用する必要があった。このため、使用する半導体メモリの１ページ内のビット数が変わると、再度メモリ制御チップのプログラムを作成し直す必要があった。
【０００９】
図３１（ａ）は、図３０と同じ、カラムアドレス、ロウアドレス構成の半導体メモリにおいて、書き込みを行なう場合の、メモリ制御チップのプログラムのシーケンスを示したものである。図２９の入力波形タイミングにも示されるように、従来の半導体メモリは１ページ分のデータを入力した後、書き込み動作に入る。このため、図３１（ａ）に示すように、２番地から７番地までデータを書き込みたい場合でも、０番地、１番地にダミーの不要なデータを入力する必要があった。例えば１ページが５１２ビットで構成されており、そのうちの１ビットのみを書き込む場合、５１１ビットの不要なデータ入力を行なう必要がある。また従来の半導体メモリではプログラム後に正常に書き込みが行なわれたかを判断するためプログラムベリファイモードで読み出しを行ない、プログラムデータと比較して再度書き込みを行なうか判断する必要があった。このように従来の半導体メモリにデータ書き込みを行なう場合、メモリ制御チップのプログラムは複雑となり、半導体メモリへのデータ書き込み時間が長くなっていた。
【００１０】
このように、従来のページ単位での読み・書き可能な半導体メモリは以上のように構成されているので、連続データ読み出し時、前のアドレスと同じページアドレス内の読み出しか、そうでないかをメモリ制御チップが判断するため、１ページのビット数の異なる半導体メモリを使用する場合、メモリ制御チップのプログラムを変更する必要があった。また１ページのビット数の異なる半導体メモリを多数個使用する場合、メモリ制御チップはそれぞれの半導体メモリの１ページのアドレス長を個別に管理する必要があった。さらに書き込み時には、１ページ以下のデータ長の書き込みでも、１ページ分のデータを入力する必要があり、書き込みに要する時間が長くなっていた。
【００１１】
【発明が解決しようとする課題】
本発明は、アドレスレジスタとデータレジスタの内容を外部に出力することにより、システムから不揮発性メモリチップが正常に書き込み・読み出し動作できているかの不良検出ができ、さらに書き込み動作時にデータレジスタの内容をチェックして書き込み不良番地を検出できるようにすることを目的とする。
【００１２】
【課題を解決するための手段】
【００１３】
【課題を解決するための手段】
本発明の不揮発性メモリは、不揮発性メモリセルアレイと、外部から入力されるアドレスを記憶し、通常動作モード時は読み出しクロック信号に応答してインクリメントし、レジスタリードモード時はインクリメント動作を行わない、アドレスバッファと、前記アドレスバッファに格納されたアドレスに応じて、前記メモリセルアレイから複数の不揮発性メモリセルを選択するデコーダと、前記デコーダにより選択された複数の不揮発性メモリセルからのデータが入力され、これら入力されたデータを出力するデータレジスタと、複数の外部制御信号入力端子と、前記データレジスタに接続されたバスと、前記バスおよび前記アドレスバッファに接続された出力バッファと、前記出力バッファに接続されたデータ入出力端子と、を有し、複数の外部制御信号の組合せに応じて定められるコマンド入力モードを許容し、このコマンド入力モードにおいて前記入出力端子にレジスタリードコマンドが入力された後、第1の論理状態の前記読み出しクロック信号により前記出力バッファがイネーブルされ、前記アドレスバッファをインクリメントすることなく、前記アドレスバッファの内容を前記入出力端子に出力するものとして構成される。
【００１４】
【実施例】
以下、本発明の一実施例を図について説明する。図１は本発明を適用した不揮発性半導体の一実施例を示すブロック系統図で、簡単のためにカラムアドレス（ページ内アドレス）はＡ０〜Ａ２、ロウアドレス（ページアドレス）はＡ３〜Ａ８の１５３６ビット半導体メモリ（５１２ビット×３ I/O）について示してある。メモリセルは図２６の従来回路と同様８ＮＡＮＤ構成で、メモリセルの読み出し書き込み時のビット線電位、ワード線電位、選択トランジスタのゲート電位の関係は従来例と同じである。読み出し時及び書き込み時に外部アドレスはＩ／Ｏバッファ回路を介して入力され、Ａ０〜Ａ２のカラムアドレスはカラムアドレスバッファ回路に、またＡ３〜Ａ８のロウアドレスはロウアドレスバッファ回路にラッチされる。コマンド回路及び内部動作制御回路には外部制御信号ＣＬＥ，ＡＬＥ，ＮＷＰ，ＮＣＥ，ＮＷＥ，ＮＲＥがそれぞれの入力ピンから入力されチップの動作モードが決定される。また、制御回路からはチップがアクセス可能か、不可能かを示す信号が、Ready ／Busyピンを介して外部に出力される。図２に、上記制御信号によって決定されるチップの動作モードを示してある。外部制御信号ＣＬＥはコマンド入力モードを決定し、外部制御信号ＡＬＥはアドレス入力モードを決定する。さらに外部制御信号ＮＣＥはチップセレクト信号であり、外部制御信号ＮＷＥはコマンド入力モード、アドレス入力モード及びデータ入力モードでそれぞれの入力データを取り込むクロック信号の働きをする。また外部制御信号ＮＲＥは、データ読み出し時入力されたアドレスから連続したアドレスを読み出す際のアドレスインクリメントと出力バッファのイネーブル機能を持つクロック信号である。このように構成された半導体メモリでは、入力データ信号にグリッチが発生し誤まったコマンドが入力されると、書き込み又は消去状態となり記憶データが破壊される可能性がある。このため、本実施例の半導体メモリでは、外部制御信号ＮＷＰが“Ｌ”状態では、チップが書き込み動作及び消去動作を行なわないよう規定する、プログラム／消去のプロテクト機能を有している。Ready ／Busy出力端子には、前述したように、チップがアクセス不可の場合は“Ｌ”レベルのＢｕｓｙ信号が出力され、チップがアクセス可能の場合は“Ｈ”レベルのＲｅａｄ信号が出力される。
【００１５】
次に、本実施例の不揮発性半導体メモリの読み出し動作について説明する。図３はカラムアドレスＮ番地、ページアドレスＭ番地から連続読み出しを行なう場合の制御信号の入力波形とデータ出力タイミングを示す図面である。
【００１６】
最初に、第２図のアドレス入力モードで、カラムアドレス番地、ページアドレス番地をアドレスバッファ内に取り込むと同時に、Ｂｕｓｙ状態を示す“Ｌ”レベルのアクセス不可信号を外部に出力する。このとき図３−（ｂ）に示すように選択されたワード線に接続されたメモリセル情報がビット線に出力されデータレジスタ回路にラッチされる。このラッチ動作が終了するとＲｅａｄ状態を示す“Ｈ”レベルのアクセス可能信号を外部に出力し記憶データ読み出し可能であることをチップ制御コントローラに知らせる。次に外部制御信号ＮＲＥのクロックにより入力されたページ内アドレス（カラムアドレス）をインクリメントしながらデータをアクセスタイム７０nsecで外部に出力する（図３−（ｃ））。次にページ内アドレス最終番地の読み出しが終了すると、ページアドレスをインクリメントすると同時に、Ｂｕｓｙ状態を示す“Ｌ”レベルのアクセス不可信号を外部に出力し、新しいページアドレスで選択されたワード線に接続されたメモリセル情報をデータレジスタ回路にラッチする（図３−（ｄ））。このラッチ動作終了とともにＲｅａｄｙ状態を示す“Ｈ”レベルのアクセス可能信号を外部に出力し、外部制御信号ＲＥのクロックに応答してページ内アドレス０番地（カラムアドレス０番地）から、ページアドレスをインクリメントしながらデータを出力する（図３−（ｅ））。この連続動作は、読み出したい連続データのデータ長分くり返され、最終データ読み出し終了後、外部制御信号ＮＣＥを“Ｈ”レベルにすることにより一連の読み出し動作が終了する。
【００１７】
図４は、前述のアドレス入力及びアドレスインクリメント動作を行なえるよう構成されたアドレスバッファ回路を示す回路図である。このアドレスバッファ回路は、ＣＭＯＳトランスファゲートＴＧ１〜４を使用したバイナリカウンターとバイナリカウンタの内部を入力アドレス信号に対応する論理レベルに設定する手段と、バイナリカウンタの内部を所定の論理にリセットする手段とで構成される。Ｄn はＩ／Ｏ入出力端子に接続され、外部からのアドレス情報を受け付ける。データラッチ制御信号ＬＰn は、アドレス入力動作モードのとき外部制御信号ＮＷＥの立ち上りに応答して所定の期間だけ“Ｌ”レベルとなる内部制御信号であり、ＬＰn が“Ｌ”レベルのときＩ／Ｏ入力出力端子のアドレス情報は、ノアゲートＮＯＲ１、インバータＩＮＶ１、ナンドゲートＮＡＮＤ１、クロックドインバータＣＩＮＶ１、クロックドインバータＣＩＮＶ２を介してバイナリカウンタの内部ノードＮ２，Ｎ４に転送される。所定の期間の後、ＬＰn が“Ｈ”レベルとなると、クロックドインバータＣＩＮＶ１、ＣＩＮＶ２が非動作状態、またクロックドインバータＣＩＮＶ３、ＣＩＮＶ４が動作状態となるため前述のアドレス情報がバイナリカウンター内にラッチされ、アドレスバッファ回路の内部アドレス信号出力端子ＡｉＳにはラッチしたアドレス情報と同相、また内部アドレス信号出力端子ＡｉＳＢには、ラッチしたアドレス情報と逆相の信号が出力される。このアドレスバッファ回路の入力端子Ａi-1 ＳとＡi-1 ＳＢには、このアドレスバッファ回路の１つ前のアドレスバッファ回路の内部アドレス信号出力端子が接続され、１つ前のアドレスバッファ回路の内部アドレス信号が２周期変化すると、このアドレスバッファ回路の内部アドレス信号が１周期変化するよう構成されている。またそれぞれのアドレスバッファ回路の内部アドレス信号は、対応するデコーダ回路に入力されており、従来回路と同様に内部アドレス信号に対応したワード線及びビット線が選択されるよう構成される。リセット信号ＲＳＴは、内部アドレス信号ＡｉＳを“Ｌ”レベル、内部アドレス信号ＡｉＳＢを論理“Ｈ”にリセットするために使用される信号で、リセット信号ＲＳＴが“Ｌ”→“Ｈ”→“Ｌ”に変化すると、内部アドレス信号は前述の所定の論理レベルに設定される。
【００１８】
図５にカラムアドレスＡ０〜Ａ２、ロウアドレスＡ３〜Ａ８で構成される１５３６ビットの半導体メモリのアドレスバッファ回路の動作を説明するための回路図を示す。この回路図のシンボルＡＢＵＦ０〜８の回路は図４のアドレスバッファ回路と等しくそれぞれアドレスＡ０〜Ａ８に対応するアドレスバッファ回路を示している。
【００１９】
Ａ０〜Ａ２のアドレスバッファ回路ＡＢＵＦ０〜２には共通にアドレスラッチ制御信号ＬＰ１が入力され、Ａ３〜Ａ５のアドレスバッファ回路ＡＢＵＦ３〜５に共通にアドレスラッチ制御信号ＬＰ２が、さらにＡ６〜Ａ８のアドレスバッファ回路ＡＢＵＦ６〜８には共通にアドレスラッチ制御信号ＬＰ３が入力される。またアドレスバッファ回路ＡＢＵＦ０，３，６のデータ入出力端子Ｄn は共通にＩ／Ｏ０の入力出力端子に接続され、アドレスバッファ回路ＡＢＵＦ１，４，７のデータ入出力端子Ｄn は共通にＩ／Ｏ１の入力出力端子に接続される。さらにアドレスバッファ回路ＡＢＵＦ２，５，８のデータ入出力端子Ｄn は共通にＩ／Ｏ２の入力出力端子に接続される。またＡ０〜Ａ２のアドレスバッファ回路のリセット信号入力端子には、電源投入時チップ内部をリセットするため“Ｈ”レベルとなる信号ＲＳＴと後述するデータレジスタ読み出しモードの際、アドレスレジスタの内容をクリアするために“Ｈ”レベルとなる信号ＤＡＴＡＲＰＵＬのＯＲ論理の信号が入力される。
【００２０】
図３の読み出しモード動作の場合について以下に図５の回路動作を説明する。アドレスデータをデータ入力端子より入力するため外部制御信号ＮＷＥを“Ｈ”→“Ｌ”→“Ｈ”レベルに変化すると、“Ｈ”→“Ｌ”→“Ｈ”レベルに変化するパルスのアドレスラッチ制御信号ＬＰ１が発生する。このとき他のアドレスラッチ制御信号ＬＰ２，ＬＰ３は論理“Ｈ”に保持される。この結果前述したようにデータ入出力端子Ｉ／Ｏ０，１，２に供給されているアドレス情報がそれぞれのＡ０〜Ａ２のアドレスバッファ回路にラッチされ、内部アドレス信号は、入力されたアドレス情報に対応した論理レベルに設定される。次にＡ３からＡ５までのアドレスデータを入力するため各Ｉ／Ｏ０からＩ／Ｏ２にＡ３からＡ５までのアドレスデータを入力し、外部制御信号ＮＷＥを“Ｈ”→“Ｌ”→“Ｈ”レベルに変化すると、“Ｈ”→“Ｌ”→“Ｈ”レベルに変化するパルスのアドレスラッチ制御信号ＬＰ２が発生する。このとき他のアドレスラッチ制御信号ＬＰ１，ＬＰ３は論理“Ｈ”に保持される。
【００２１】
この結果、データ入出力端子Ｉ／Ｏ０，１，２に供給されているＡ３からＡ５までのアドレス情報がそれぞれアドレスバッファ回路ＡＢＵＦ３からＡＢＵＦ５にラッチされ、内部アドレス信号が入力されたアドレス情報に対応した論理レベルに設定される。最後に、Ａ６からＡ８までのアドレスデータをＩ／Ｏ０からＩ／Ｏ２に入力し、外部制御信号ＮＷＥを“Ｈ”→“Ｌ”→“Ｈ”レベルに変化させると、“Ｈ”→“Ｌ”→“Ｈ”レベルに変化するパルスのアドレスラッチ制御信号ＬＰ３が発生し、Ａ６からＡ８までのアドレスデータはアドレスバッファ回路ＡＢＵＦ６からＡＢＵＦ８にラッチされる。このようにＮＷＥパルスの３ステップでＩ／Ｏ入出力端子に供給されるＡ０〜Ａ８までのアドレス情報が各アドレスバッファに入力される。
【００２２】
図６は前述のアドレスラッチ制御信号ＬＰ１〜ＬＰ３を発生する回路を示す回路図である。ここでシンボル表記してあるシフトレジスタはそれぞれ図７、図８に示されるシフトレジスタ回路を表わしている。この回路はアドレスデータ入力時、外部制御信号ＮＷＥの立ち上りに対応して所定の期間“Ｈ”レベルとなるＬＡＴＰＵＬＡ信号を受けて負論理のデータラッタパルス信号ＬＰ１，ＬＰ２，ＬＰ３を形成する。電源投入時及び外部制御信号ＡＬＥが“Ｈ”→“Ｌ”レベルに変化した時、リセット信号ＡＲＳＴが所定の期間“Ｈ”レベルとなるため第１のシフトレジスタの出力は“Ｈ”レベル、また第２から第４のシフトレジスタの出力は“Ｌ”レベルにイニシャライズされる。次に、アドレスデータ入力時、第１ステップのＮＷＥクロックに対応して正論理のＬＡＴＰＵＬＡ信号が出力されると、第１のシフトレジスタの出力信号が“Ｈ”レベルのため、ナンドゲートＮＡＮＤ２を介して負論理のアドレスラッチ制御信号ＬＰ１が出力される。またパルス信号ＬＡＴＰＵＬＡの立ち下がりに対応してシフトレジスタが１段進んで、第２のシフトレジスタの出力は“Ｈ”レベル、また第１、第３、第４のシフトレジスタの出力は“Ｌ”レベルとなる。次に第２ステップのＮＷＥクロックに対応して再度ＬＡＴＰＵＬＡ信号が出力されると、第２のシフトレジスタ回路の出力信号が“Ｈ”レベルのため、ナンドゲートＮＡＮＤ３を介して負論理のアドレスラッチ制御信号ＬＰ２が出力される。またパルス信号ＬＡＴＰＵＬＡの立ち下がりに対応してシフトレジスタがさらに１段進み、第３のシフトレジスタの出力信号が“Ｈ”レベル、第１、第２、第４のシフトレジスタの出力信号が“Ｌ”レベルとなる。同じように第３ステップＮＷＥクロックに対応して、ナンドゲートＮＡＮＤ４を介してアドレスラッチ制御信号ＬＰ３が出力される。第３ステップのＮＷＥクロックでアドレス入力が終了すると、第４のシフトレジスタの出力信号が“Ｈ”レベルとなり、ノアーゲートＮＯＲ２の出力信号である各シフトレジスタのＣＬＯＣＫ入力信号は、“Ｌ”レベルに保持される。またこのとき各シフトレジスタのＣＬＯＫＢ入力信号はナンドゲートＮＡＮＤ５により“Ｈ”レベルに保持される。このため第４、第５ステップのＮＷＥクロック信号が入力され、パルス信号ＬＡＴＰＵＬＡが発生しても第１、第２、第３のシフトレジスタの出力信号は“Ｌ”レベルを保持し、アドレスラッチ制御信号は出力されないよう構成されている。
【００２３】
このようにして、３ステップのＮＷＥクロック信号でアドレス入力が終了すると、第３のラッチデータ制御信号ＬＰ３のレベル変化を受けて、Busy信号が出力され、ロウ・アドレスに対応したアドレスバッファ回路の内部アドレス信号に対応したワード線が選択される。さらに所定の（１０μsec ）ディレイ時間の後、選択されたワード線にコントロールゲートが接続された１ページ分のメモリセルデータがビット線を介して読み出され、データレジスタにラッチされる。
【００２４】
次にこのデータレジスタの内容を読み出すため外部制御信号ＮＲＥを“Ｈ”→“Ｌ”→“Ｈ”に変化させた場合の読み出し動作について図５及び図９を使用して説明する。パルス信号ＰＵＬはシリアル読み出し動作モードで外部制御信号ＲＥを“Ｈ”→“Ｌ”レベルに変化させた時出力される信号で、この信号ＰＵＬ及びその反転信号ＰＵＬＢはそれぞれアドレスバッファ回路Ａ０の入力端子Ａi-1 ＳとＡi-1 ＳＢに供給される。ただしアドレス入力後の最初のカラム番地の読み出し時及びページアドレスが切り換ってデータレジスタ内容が書き換えられた後の最初のカラム番地の読み出し時は、Read／Busy信号の“Ｌ”→“Ｈ”レベルへの変化に対応してパルス信号ＰＵＬは出力されないよう構成されている。このように構成された半導体メモリでアドレス入力（図９はカラムアドレス＝４番地を入力した場合）後に外部制御信号ＮＲＥを“Ｈ”→“Ｌ”レベルに変化させると、４番地のデータレジスタの内容がＩ／Ｏ入出力端子に出力されＩ／Ｏ入出力端子は高インピーダンス状態から所定のレベルに変化する。このとき前述したようにパルス信号ＰＵＬは発生しないため、アドレスバッファ回路のバイナリ出力信号（＝内部アドレス信号）は変化しない。次に外部制御信号ＮＲＥが“Ｌ”→“Ｈ”レベルに変化するとＩ／Ｏ入出力端子は高インピーダンス状態となる。再度外部制御信号ＮＲＥを“Ｈ”→“Ｌ”レベルに変化すると、今度はパルス信号ＰＵＬが発生するため、アドレスバッファ回路ＡＢＵＦ０の内部アドレス信号Ａ０Ｓは“Ｌ”→“Ｈ”レベルに変化する。その後この内部アドレス信号で選択されるデータレジスタの内容（カラムアドレス＝５番地）がＩ／Ｏ入出力端子に出力される。その後外部制御信号ＮＲＥを“Ｌ”→“Ｈ”レベルに変化するとＩ／Ｏ入出力端子に高インピーダンス状態となる。次に外部制御信号ＮＲＥが“Ｈ”→“Ｌ”レベルに変化すると、パルス信号ＰＵＬにより内部アドレスＡ０Ｓは“Ｈ”→“Ｌ”レベルへと変化するとともに、このＡ０Ｓの変化に応答してアドレスバッファ回路ＡＢＵＦ１の出力信号である内部アドレス信号Ａ１Ｓも“Ｌ”→“Ｈ”レベルへと変化する。このように内部アドレス信号Ａ０Ｓ，Ａ１Ｓ，Ａ２Ｓで決定される内部アドレスは信号ＰＵＬによりインクリメントされる。４ステップ目に外部制御信号ＮＲＥが“Ｈ”→“Ｌ”レベルに変化すると内部カラムアドレス信号はすべて“Ｈ”レベルとなるため、信号ＣＯＬＥＮＤが“Ｌ”→“Ｈ”レベルに変化する。この信号ＣＯＬＥＮＤが“Ｈ”レベルのときに、外部制御信号ＲＥが“Ｌ”→“Ｈ”レベルに変化すると（４ステップ目）パルス信号ＰＵＬが出力され内部アドレスはインクリメントされるとともにReady ／Busy信号が“Ｈ”→“Ｌ”レベルに変化する。このように外部制御信号ＮＲＥのクロックにより、入力されたアドレスで指定される番地から、カラムの最終番地まで連続読み出しが行なわれた後の内部カラムアドレスは０番地を示しており、ロウ・アドレス（ページアドレス）はインクリメントされる。またＢＵＳＹ信号の出力に応答して、新しく選択されたワード線にゲートが接続されたメモリセルデータが所定の読み出し時間後（１０μsec ）にデータレジスタに転送され、チップがアクセス可能である事を示すＲＥＡＤＹ信号がReady ／Busy出力端子に出力される。チップがＲｅａｄｙ状態に変化した後クロック外部制御信号ＮＲＥを入力して読み出し動作を行なうと（５ステップ目）、Ready ／Busy信号が“Ｌ”→“Ｈ”アドレスに変化した後の最初の読み出し動作であるため信号ＰＵＬは出力されず、カラムアドレス０番地のデータレジスタの内容が、Ｉ／Ｏ入出力端子に出力される。
【００２５】
この後カラムの最終番地まで外部制御信号ＮＲＥのクロックにより読み出しを行なうと、前述したようにReady ／Busy出力端子には再度Ｂｕｓｙ信号が出力されるとともに、次のページアドレスのメモリセルデータがデータレジスタに転送される。内部アドレスが最終番地の読み出し時は、信号ＣＯＬＥＮＤが“Ｌ”→“Ｈ”レベルに変化するとともに、信号ＡＥＮＤも“Ｌ”→“Ｈ”レベルに変化する。最終番地読み出し後は次の外部制御信号ＮＲＥで読み出し動作を行なわないように設定される。このため、最終番地読み出し後信号ＡＥＮＤが“Ｈ”レベルに変化すると、Ready ／Busy出力端子にはＲＥＡＤＹ信号が保持されたままになり、外部制御信号ＮＲＥが“Ｌ”→“Ｈ”レベルに変化してもパルス信号ＰＵＬは出力されないよう構成される。またＢＵＳＹ信号が出力されないため、メモリセルデータのデータレジスタへの転送も行なわれない。このように、１チップの最終アドレスまで読み出しが行なわれた場合に、アドレスがインクリメントされてアドレス０番地のメモリセルデータが読み出されないように信号ＡＥＮＤが制御している。
【００２６】
このように構成された半導体メモリにおいて連続データ読み出しを行なう場合のメモリ制御チップのプログラムのシーケンスを図１０に示す。本実施例の半導体メモリチップでは、チップがアクセス可能状態であれば常に同じアクセイタイム（７０nsec）で読み出しが可能であり、かつカラムアドレス（ページ内アドレス）が最終番地かどうか判定するプログラムを必要としない。このため任意のページ内アドレス長のチップを使用してもメモリ制御チッププログラムを変更する必要がなく、多数個のメモリを使用した場合でも簡単なメモリ制御チッププログラムで多数個のメモリを管理できる利点がある。図１１は、このように構成された半導体メモリを多数個使用する場合の連続例を示したもので、外部制御信号ＮＣＥを最上位アドレスとして使用することにより、このシステムを１つの半導体メモリのビット容量以上のメモリ容量を持つ１つの半導体メモリのように管理することが可能となる。
【００２７】
図１２は、前述した半導体メモリに書き込みを行なう場合の外部制御信号の入力波形と、データ入力タイミングを示す図面である。まずコマンドデータ入力モードでシリアルデータ入力コマンド８０Ｈが入力されると、チップはプログラムスタート番地を入力するアドレス入力モードとなる。アドレス入力モードでは、前述の読み出しモードと同様に外部制御信号ＮＷＥの３ステップのクロックでカラムアドレス及びページアドレスをそれぞれのアドレスバッファ回路に取り込み、各内部アドレス信号を入力アドレスデータに対応した所定の論理レベルに設定する。前述の読み出しモードでは、３ステップ目のアドレス情報入力後、Ready ／Busy出力端子にはＢｕｓｙ信号が出力され、メモリセルデータがデータレジスタに転送されるが、シリアルデータ入力モードではReady ／Busy出力端子にＲｅａｄｙ信号が保持されるよう構成されており、メモリセルデータがデータレジスタに転送される読み出し動作は行なわれない。またシリアルデータ入力コマンド８０Ｈが入力されるとデータレジスタ内のデータがすべて“Ｈ”レベルにイニシャライズされる。
【００２８】
この動作を図１３のデータレジスタ回路及び図１４のタイミングチャートを使用して説明する。図１３は各ビット線に１つづつ設けられたデータレジスタ回路で、クロックドインバータＣＩＮＶ５及びＣＩＮＶ６はデータラッチの働きをし、かつクロックドインバータＣＩＮＶ５はデータ読み出し時センスアンプの役目を行なう。またゲートに信号ＰＲＥが供給されたＮチャネルトランジスタはデータラッチ部をプリチャージする時に使用され、この時ビット線とデータラッチ部はゲートに信号ＢＬＣＤが供給されたＮチャネルトランジスタにより電気的に切り離される。さらにこのデータレジスタ回路はゲートにカラムデコーダ出力信号ＣＳＬｊが入力されたカラムゲートトランジスタを介して各Ｉ／Ｏ毎に１本づつ設けられた共通バスラインＩＯｉ／ＩＯｉＢに接続されている。まずシリアルデータ入力コマンド８０ＨがＩ／Ｏ入力出力端子より入力されると、すべてのカラムゲートトランジスタが非導通状態で信号ＳＥＮＢ，ＲＬＣＨＢが“Ｈ”レベルに、また信号ＳＥＮ，ＲＬＣＨが“Ｌ”レベルに変化するため、クロックドインバータＣＩＮＶ５及びＣＩＮＶ６は非活性となる。それと同時にプリチャージ信号ＰＲＥが“Ｈ”レベルに変化するため、全データレジスタ内のノードＢＬｊは“Ｈ”レベルにプリチャージされる。このプリチャージ動作後信号ＳＥＮが“Ｌ”→“Ｈ”レベルへ、また信号ＲＬＣＨＢが“Ｈ”→“Ｌ”レベルへ変化しノードＮＢＬｊは“Ｌ”レベルに設定される。このようにしてノードＢＬｊ，ＮＢＬｊの設定が終了した後、信号ＳＥＮＢが“Ｈ”→“Ｌ”、また信号ＲＬＣＨが“Ｌ”→“Ｈ”レベルに変化して、前述の設定データがデータレジスタ回路にラッチされる。このイニシャライズ動作によりすべてのデータレジスタのノードＢＬｊは“Ｈ”レベルとなり、すべてのデータレジスタのデータは“１”に設定される。その後アドレス入力動作が終了すると、信号ＳＤＩＣが“Ｌ”→“Ｈ”レベルに変化するため、共通バスラインＩＯｉ／ＩＯｉＢに、書き込みデータ及びその反転データがＩ／Ｏ入出力端子より転送される。次に外部制御信号ＮＷＥが“Ｌ”レベルとなっている間入力されたカラムアドレス（５番地）に対応するカラムデコーダ出力信号ＣＳＬ６が“Ｈ”レベルとなる。共通バスラインを駆動するバッファインバータＢＵＦ１及びＢＵＦ２の電流駆動能力はクロックドインバータＣＩＮＶ５及びＣＩＮＶ６より充分大きく設定されるため、カラムデコーダ出力信号ＣＳＬ６によって選択されるデータレジスタのラッチ内容は、共通バスライン上の書き込みデータに書き換えられる。このようにして５番地より７番地まで外部制御信号ＮＷＥのクロックによりデータ入力が行なわれる結果、カラムアドレス０番地から４番地までのデータレジスタの内容はイニシャライズされたときのデータ“１”がラッチされており、カラムアドレス５番地から７番地まではＩ／Ｏ入出力端子から入力されたデータがラッチされている。このデータ入力モード後コマンド入力モードでプログラムコマンド１０Ｈを入力すると、チップはメモリセルへのデータ書き込みを行なう。
【００２９】
このデータ書き込み時、ラッチ回路の電源ＶＢＩＴＨはＶcc電位から１０ＶのＶＤＰＩ電位に変化する。また同時に信号ＢＬＣＤの電位は０Ｖから１２Ｖ程度の高電位となり、ビット線とラッチ回路が電気的に接続される結果、データレジスタのデータが“１”であるビット線はＶＤＰＩ電位に設定され、データレジスタのデータが“０”であるビット線は０Ｖに設定される。このためデータレジスタのデータが“０”であるビット線に接続されており、ワード線により選択されたメモリセルの浮游ゲートに電子が注入され、“０”データがメモリセルに書き込まれる。上記書き込み動作中はReady ／Busy出力端子よりＢｕｓｙ信号が出力され、所定の書き込み時間が経過すると、自動的にＲＥＡＤＹ信号が出力されるように設定されている。この書き込み動作が正常に終了したかどうかは、コマンド入力モードで７０Ｈのフラグリードコマンドを入力することにより、内部レジスタに記憶された自動ベリファイの結果をＩ／Ｏ入出力端子より読み出すことが可能である。このようなフラグリード機能は、従来の半導体メモリでも実用化されている機能であるので、説明は省略する。
【００３０】
このように構成された半導体メモリの２番地から７番地までデータを書き込む場合の、メモリ制御チッププログラムシーケンスを図１５に示す。本発明の実施例の半導体メモリを使用することにより、１ページ内の途中のアドレスからデータを入力し、スタートカラムアドレス以前のデータを自動的に所定のデータにイニシャライズすることが可能となるため、図３１の従来例で示すダミーデータ入力命令を行なう必要がなく、プログラム時間を短縮することが可能となる。
【００３１】
次に本実施例の半導体メモリのアドレスレジスタリード機能について説明する。この機能は、データ読み出し時及びデータ書き込み時にアドレス入力した後に内部アドレスが正常にラッチされているか、又は外部制御信号ＮＲＥクロックで内部アドレスがインクリメントされている途中で、アドレスレジスタ内にラッチされている内部アドレス情報を読み出したい時に使用される。
【００３２】
図１６は本実施例回路でアドレスレジスタの内容を読み出す場合の外部制御信号の入力タイミングを示す図面である。図１７は、本実施例の不揮発性半導体装置の出力バッファ回路の回路図を示しており、図１８は図１７の信号ＡＲＥＧ１〜３及びＮＡＲＥＧ１〜３の信号を作成するアドレスレジスタリード制御回路の回路図を示している。図１８中のシンボル第１のシフトレジスタ及び第２〜４のシフトレジスタはそれぞれ図７及び図８のシフトレジスタ回路を表わしている。まずコマンド入力モードでＥ０Ｈを入力すると、チップは、レジスタ読み出しモードになり、図１８の信号ＡＤＤＲが“Ｌ”→“Ｈ”レベルに変化するとともに、所定の期間の正論理のパルス信号ＡＲＲＳＴにより、図１８の各シフトレジスタの出力ノードＡＳ１，ＡＳ２，ＡＳ３，ＡＳ４はそれぞれ“Ｈ”，“Ｌ”“Ｌ”，“Ｌ”レベルにリセットされる。レジスタ読み出しモード以前にチップが読み出しモードになっていると、図１７のクロックドインバータＣＩＮＶ７の制御信号ＲＥＡＤ／ＮＲＥＡＤはそれぞれ“Ｈ”／“Ｌ”レベルとなっているため、ノードＯＵＴにはカレントミラー回路ＣＭで検出された共通バスラインＩＯo Ｂのデータが転送されている。次にレジスタ読み出しモードになると、信号ＲＥＡＤは“Ｈ”→“Ｌ”レベルに変化するためクロックドインバータＣＩＮＶ７は非活性状態となるが、ノードＯＵＴには電流駆動能力がクロックドインバータＣＩＮＶ７〜１０より小さく設定されたインバータで形成されるラッチ回路ＬＡＴが接続されているため、ノードＯＵＴのレベルはレジスタ読み出しモード以前のレベルに保持される。次にアドレスレジスタの内容を読み出すため、外部制御信号ＮＲＥを“Ｌ”レベルに変化させると図１８のノードＡＤＲのレベルが“Ｌ”→“Ｈ”レベルに変化し、信号ＡＲＥＧ１はノードＡＳ１の“Ｈ”レベルに応答して“Ｈ”レベル変化する。このため図１７のクロックドインバータＣＩＮＶ８は活性状態となり、ノードＯＵＴには内部アドレス信号Ａ０Ｓの論理レベルに対応したデータがラッチされる。図１７の信号ＢＵＳはReady ／Busy入出力端子に出力される信号と逆位相の内部ＢＵＳＹ信号でありレジスタ読み出しモードのときチップはアクセス可能状態であるから、信号ＢＵＳは“Ｌ”レベルとなっている。このため外部制御信号ＮＲＥが“Ｌ”レベルに変化すると、ノードＯＥは“Ｌ”→“Ｈ”レベルに変化し、ノードＯＵＴにラッチされている内部アドレス信号Ａ０Ｓと同位相の信号が入出力端子Ｉ／Ｏ０に出力される。このとき入出力端子Ｉ／Ｏ０，１，２にはそれぞれ内部アドレス信号Ａ０Ｓ，Ａ１Ｓ，Ａ２Ｓと同位相の信号が出力されるよう構成することにより、１ステップ目の外部制御信号ＮＲＥクロックにより、内部アドレスＡ０〜Ａ２を同時に読み出すことが可能である。次に外部制御信号ＮＲＥを“Ｌ”→“Ｈ”レベルに変化させると、ノードＡＤＲが“Ｌ”レベルとなりクロックドインバータＣＩＮＶ８が非活性状態となる。さらにこの外部制御信号ＮＲＥの変化に応答して図１９に示すように負論理のパルス信号ＡＲＥＧＰＵＬが形成され図１８のシフトレジスタの出力ノードＡＳ１が“Ｈ”→“Ｌ”レベルへ、また出力ノードＡＳ２が“Ｌ”→“Ｈ”レベルへと変化する。このため２ステップ目の外部制御信号ＮＲＥの“Ｈ”→“Ｌ”レベルへの変化で信号ＡＲＥＧ２が“Ｈ”レベルとなり、クロックドインバータＣＩＮＶ９を介して内部アドレス信号Ａ３Ｓの論理レベルに対応したデータがノードＯＵＴにラッチされる。またこのとき、ノードＯＥのレベルも“Ｌ”→“Ｈ”に変化するため、入出力端子Ｉ／Ｏ０には、内部アドレス信号Ａ３Ｓと同位相の信号が出力される。それと同時にＩ／Ｏ１，Ｉ／Ｏ２にはそれぞれ内部アドレスＡ４Ｓと、Ａ５Ｓと同位相の信号が出力されるよう構成されている。２ステップ目で外部制御信号ＮＲＥが“Ｌ”→“Ｈ”レベルに変化するとパルス信号ＡＲＥＧＰＵＬにより、図１８シフトレジスタ回路の出力ノードＡＳ２は“Ｈ”→“Ｌ”レベルへ、また出力ノードＡＳ３は“Ｌ”→“Ｈ”レベルへ変化する。３ステップ目で外部制御信号ＮＲＥが“Ｈ”→“Ｌ”レベルに変化すると、信号ＡＲＥＧ３に応答して内部アドレス信号Ａ６Ｓと同位相の信号が入出力端子Ｉ／Ｏ０に出力される。このとき、入出力端子Ｉ／Ｏ１，Ｉ／Ｏ２にはそれぞれ内部アドレス信号Ａ７Ｓ，Ａ８Ｓと同位相の信号が出力されるように構成される。３ステップ目で外部制御信号ＲＥが“Ｌ”→“Ｈ”レベルに変化すると、シフトレジスタの出力ノードＡＳ４が“Ｈ”レベルに変化するため、信号ＡＲＥＧＰＵＬに応答してシフトレジスタの出力レベルが変化しなくなる。このため第４ステップ目の外部制御信号ＮＲＥクロックを入力しても信号ＡＲＥＧ１〜３は“Ｈ”レベルとならず、最後にノードＯＵＴにラッチされている内部アドレスＡ０Ｓと同位相の信号が入出力端子Ｉ／Ｏ０に出力されることになる。再度レジスタリードコマンドＥＯＨを入力すれば、パルス信号ＡＲＲＳＴによりシフトレジスタの内容がリセットされ、内部アドレスＡ０〜Ａ８を再度読み出すことができる。
【００３３】
次にデータレジスタリード機能について説明する。この機能は書き込みモードでデータ入力後にデータレジスタの内容を確認するため使用される。図１６に示すように、コマンド入力モードでレジスタリードコマンドＥＯＨを入力すると、図５のアドレスバッファ回路にラッチされている内部カラムアドレスを０番地にクリアする正論理のパルス信号ＤＡＴＡＲＰＵＬが発生される。このため、前述の読み出し動作で説明したように、外部制御信号ＮＲＥをクロックで入力すると内部アドレス０番地から最終カラム番地まで、データ入力モードで入力したデータレジスタの内容を連続して読み出すことができる。ただし、前述した読み出しモードの場合、最終のカラムアドレス番地を読み出すと自動的にReady ／Busy出力端子からＢｕｓｙ信号が出力されるが、レジスタ‐読み出しモードでは、前述の信号ＡＤＤＲのレベル変化に応答して、Ready ／Busy出力端子にはＲｅａｄｙ信号が保持され、Ｂｕｓｙ信号が出力されないよう構成されている。さらに、前述した読み出しモードで最終のカラムアドレス番地を読み出すと自動的にロウ・アドレスがインクリメントされるが、レジスタ‐読み出しモードでは、信号ＡＤＤＲによりロウ・アドレスがインクリメントされなよう制御される。このため、データレジスタ読み出しモードでデータレジスタの内容を確認した後、書き込み動作を行なっても、データレジスタ読み出しモード以前に入力された所定のロウ・アドレスのメモリセルに正常にデータレジスタの内容の書き込みを行なうことができる。
【００３４】
次に本実施例の半導体記憶メモリにおいて、電源投入時に内部アドレスレジスタ及びデータレジスタがリセットされる動作を説明する。本実施例では電源投入時は外部制御信号ＮＷＰを“Ｌ”レベルに設定し、電源投入後に外部制御信号ＮＷＰを“Ｈ”レベルに設定することにより、内部アドレスレジスタ及びデータレジスタがリセットされよう構成される。外部制御信号ＮＷＰは、他の外部制御信号にノイズが発生し、チップが誤まってデータレジスタの内容の書き換え、メモリセルへのデータ書き込み／消去を行なうことを防止するため、それらのモードを実行可能か否かを制御するため設けられた外部制御信号である。図２の動作モード表に示されるように、外部制御信号ＮＷＰが“Ｌ”レベルのとき、データ入力、プログラム／消去、メモリセルからデータレジスタへのデータ転送動作が行なわれないようチップは構成される。データ入力動作を禁止するには外部制御信号ＮＷＰが“Ｌ”レベルのとき図５の信号ＰＵＬを“Ｈ”レベルに保持し、内部アドレスのインクリメント動作が行なわれないように構成すると、図１３のデータレジスタ回路のリセット動作を行なうプリチャージ信号ＰＲＥの発生と、信号ＳＥＮ／ＳＥＮＢ，ＲＬＣＨ／ＲＬＣＨ５，ＣＳＬｊによる共通バスラインからデータレジスタのデータ転送及びラッチ動作が禁止されるよう構成すればよい。
【００３５】
図２１（ａ）、（ｂ）、（ｃ）はプログラム／消去のコマンド入力回路の回路図であり、信号ＣＭＤＷＥＳは、コマンド入力モードのとき外部制御信号ＮＷＥに応答して“Ｈ”→“Ｌ”レベルに変化する。またＣＭＤＷＥＳＢはＣＭＤＷＥＳの逆相の信号である。このため、コマンドモードでＩ／Ｏ入出力端子に所定のコマンドコードが入力されると、対応するコマンド入力回路の制御信号が“Ｈ”レベルになる。プログラム／消去の内部動作は、図２１に示すそれぞれのコマンド回路の出力信号ＲＲＯＧ／ＥＲＡＳＥにより制御されているため、外部制御信号ＮＷＰと同相の内部信号ＷＰＳＢで信号ＲＲＯＧ／ＥＲＡＳＥが“Ｈ”レベルになるのを禁止することにより、外部制御信号ＮＷＰが“Ｌ”レベルのときプログラム／消去動作が行なわれないように構成されている。さらにメモリセルからデータレジスタへのデータ転送動作は、Ready ／Busy出力端子に出力される信号と逆相の内部信号が“Ｌ”→“Ｈ”レベルへと変化することを検知して行なわれるため、前述の内部信号ＷＰＳＢでこの信号を“Ｌ”レベルに保持することで外部制御信号ＮＷＰがＬレベルのときデータ転送動作が禁止される。このように外部制御信号ＮＷＰは、データレジスタの内容の書き換え、メモリセルへのデータ書き込み／消去動作を禁止するため使用されるとともに、電源投入時に、内部アドレスレジスタ及びデータレジスタの内容をイニシャライズするためにも使用される。図２１（ｃ）は、リセットパルス発生回路を示しており、外部制御信号ＮＷＰが“Ｌ”→“Ｈ”レベルに変化するとき、正論理のリセットパルスＲＳＴが発生される。このリセット信号ＲＳＴは図４のアドレスバッファ回路に入力されるており、すべてのアドレスバッファ回路の出力信号ＡｉＳは正論理のリセット信号ＲＳＴにより“Ｌ”レベルにリセットされ、内部アドレスは０番地にリセットされる。また図６に示すデータラッチ制御信号発生回路に入力されるリセット信号ＡＲＳＴも、リセット信号ＲＳＴに対応して正論理で出力されるため、データラッチ制御信号発生回路のシフトレジスタの出力ノードのレベルも前述したように所定のレベルに設定される。また図１８に示すアドレスレジスタリード制御回路に入力されるリセット信号ＡＲＲＳＴもリセット信号ＲＳＴに対応して出力されるため、各シフトレジスタ回路の各出力ノードは前述した所定のレベルにリセットされる。また各データレジスタのラッチデータは、リセット信号ＲＳＴにより“１”データにリセットされる。この信号ＲＳＴによるリセット動作は、データ入力モードでデータ入力コマンド８０Ｈを入力した後のデータレジスタ初期設定動作と同じてあり、カラムゲートトランジスタＣＳＬｊが非導通状態で信号ＰＲＥによるプリチャージ動作と、信号ＳＥＮ／ＳＥＮＢ及び信号ＲＬＣＨ／ＲＬＣＨＢによるラッチ動作を行なう。このように構成された不揮発性半導体装置では電源投入時、外部制御信号ＮＣＥ，ＣＬＥ，ＡＬＥが不定状態でも外部制御信号ＮＷＰを“Ｌ”レベルに固定することにより書き込み／消去の誤動作を禁止することができ、電源電圧が所定のレベルになった後外部制御信号ＮＷＰを“Ｌ”→“Ｈ”レベルに変化させることにより確実にチップ内部のラッチ回路をリセットすることが可能である。
【００３６】
次に、本発明のさらに異なる実施例を説明する。図３２はアドレスバッファ回路を示し、シンボル表記したアドレスバッファＡＢＵＦは第１の実施例のものと同一のものを示す。本実施例では、カラムアドレスバッファＡ０〜Ａ２の出力側にさらにもう一段のラッチ回路ＡＣＬｉが接続されている。このシンボル表記の内容は図３３に示す通りである。ラッチ制御信号ＲＥＰ，ＲＥＰＢは互いに逆相の信号である。ＲＥＰが“Ｈ”になると、アドレスバッファＡＢＵＦ０〜２の出力信号Ａ０〜２をとり込み、ＲＥＰが“Ｌ”の間データを保持する。このようにしてラッチ回路に現在のアドレスを保存しておき、アドレスバッファ回路自体のアドレスデータを前もってインクリメントすることにより、アドレスバッファ回路のインクリメントに要する時間を短くすることができる。
【００３７】
図３５は、データレジスタにラッチされたデータを、データ出力バッファまで転送する回路である。ＳＤｉＢは、データレジスタにラッチされたデータが、図１３のバスラインＩＯｉ，ＩＯｉＢを通じて、カレントミラー型のセンスアンプに入力されて増幅された後の信号である。ＳＤｉＢは、信号ＣＥＮＡが“Ｈ”となることによりラッチＡに入力され、ＣＥＮＡが“Ｌ”となるとラッチＡがデータを保持する。さらにＣＥＮＢＢが“Ｈ”となるとラッチＢにデータが転送され、ＣＥＮＢＢが“Ｌ”となることによりラッチＢがデータ保持する。このような回路を用いることにより、ラッチＢのデータをチップ外部に出力しながら、データレジスタから次アドレスのデータをラッチＡにとり込むことが可能となる。
【００３８】
本発明の回路をシリアルリードに適用した場合について説明する。図３４は、ランダムアクセスとシリアルアクセスの１サイクル分について、主要信号の動作を示したタイミングチャートである。信号ＰＲＥ，ＢＬＣＤ，ＳＥＮ，ＳＥＮＢ，ＲＬＣＨ，ＲＬＣＨＢは図１３に示した信号であり、ランダムアクセス時は図３４に示したように変化する。アドレス３ステップ入力後あるいはシリアルアクセスの後、ランダムリードに入り、Ｒｅａｄｙ状態になった後、前動作で選択されていたワード線を非選択にし、アクセスしようとするワード線を選択する。この後、信号ＰＲＥが“Ｈ”になり、ビット線及びデータレジスタがプリチャージされる。このとき、ＢＬＣＤは“Ｈ”となっており、ビット線とデータレジスタとは接続されている。その後、ＰＲＥが“Ｌ”となり、次に信号ＳＥＮが“Ｌ”→“Ｈ”→“Ｌ”、ＲＬＣＨＢが“Ｈ”→“Ｌ”→“Ｈ”となることにより、データレジスタ内のノードＢＬｊに“Ｈ”レベルがラッチされる。その後、信号ＲＤＥＮＢＲが“Ｈ”となり、選択した８ｎａｎｄセルのコントロールゲートに所定の電圧が設定される。所定時間後、信号ＳＥＮが“Ｌ”→“Ｈ”、ＳＥＮＢが“Ｈ”→“Ｌ”に変化することにより、図１５のＣＩＮＶ５が活性化されて読み出しデータをセンスする。その後、ＲＬＣＨが“Ｌ”→“Ｈ”、ＲＬＣＨＢが“Ｈ”→“Ｌ”と変化することにより、１ページ分のセンスデータをラッチする。この後、所定時間後に、カラム先頭番地のデータを、データレジスタから図３５の出力ラッチＡ及びＢに転送する。すなわち、信号ＣＥＮに応答して先頭アドレスに対応したデータレジスタの出力ゲートＣＳＬijが開き、前記データがカレントミラー型センスアンプに転送される。同時に、ＣＥＮＡＢを“Ｈ”→“Ｌ”→“Ｈ”とすることにより、このデータはラッチＡまで転送される。このときＣＥＮＡは“Ｌ”→“Ｈ”→“Ｌ”に変化する。ＣＥＮＢＢは、ＮＲＥとほぼ同相の波形で動作する信号であり、ＣＥＮＡＢが最初に“Ｈ”→“Ｌ”→“Ｈ”へ変化するときラッチＢの入力ゲートは開いており、データはラッチＢまで転送される。これと同時に、カラムアドレスカウンタＡＢＵＦ０〜２は、ＰＵＬ１によって、１回インクリメントし、その出力は次アドレスを示す。しかしながら、ＲＥＰは“Ｌ”レベルのままであるため内部アドレスは先頭アドレスを示したままとなる。以上の動作を、ランダムアクセスの時間内に行い、Ready ／Busy信号を“Ｈ”として、ランダムリードが終了したことをチップ外部に知らせる。続いてシリアルアクセスを行う場合、外部制御信号ＮＲＥが“Ｌ”となると、先頭アドレスデータはラッチＢから、データ出力バッファを通して、外部に出力される。これと同時に、チップは、次アドレスのデータをラッチＡに転送する動作を行う。すなわち、先頭アドレスのデータを出力するための制御信号ＮＲＥのクロック入力に応答して、信号ＲＥＰは出力され、ＡＢＵＦ０〜２の次アドレスのデータをアドレス出力ラッチＡＣＬ０〜２にとり込む（このあと、信号ＰＵＬ１によってカラムアドレスバッファをインクリメントし、ＡＢＵＦ０〜２のデータはさらに次の番地を示す。）。次アドレスに対応したデータレジスタから、信号ＣＥＮ，ＣＥＮＡＢによって、ラッチＡに次アドレスのデータが転送される。その後、制御信号ＮＲＥが“Ｈ”となり、先頭アドレスのデータ出力が終了すると、ＣＥＮＢＢも“Ｈ”となり、ラッチＡの次アドレスのデータがラッチＢに移される。このように、制御信号ＮＲＥのクロック入力に対してｎ番地のデータを出力し、これと同時にｎ＋１番地のデータをデータレジスタから転送することにより、チップ外部から見たシリアルアクセスタイムは、ラッチＢからデータ出力バッファを通して出力する時間となり、データ出力のサイクルタイムを短くすることができる。本実施例では、アドレスバッファＡＢＵＦ０〜２のデータは、そのとき出力しているデータに対して２アドレス先を示し、アドレス出力ラッチＡＣＬ０〜２のデータは１アドレス先を示している。このため、カラム最終番地のデータを出力し終った後に、ローアドレスＡ３Ｓ〜Ａ８Ｓをインクリメントするための信号が必要となる。図３２に示すように、本実施例では、アドレスバッファＡＢＵＦ３の入力信号として信号ＰＵＬ２が入力されている。図３５には信号ＰＵＬ２を出力する回路を示している。ＮＲＥクロックによりシリアルアクセスを行い、カラム最終番地の１つ前のアドレスのデータを出力するとき、アドレス出力ラッチＡＣＬ０〜２はカラム最終番地を示す。これに対応して、カラム最終番地であることを示す信号ＣＯＬＥＮＤが出力される。カラム最終番地のデータを出力するために制御信号ＮＲＥのクロックが入ると、図３６の回路において、ＮＲＥの立ち下がりに対して、ノードＮＡにパルス信号が出力される。このとき、ＮＡＮＤ１のもう一方のゲートには“Ｈ”が入力されており、このためフリップフロップＦ１はセットされ、ノードＮＢは“Ｈ”レベルとなる。最終番地のデータを出力し終って制御信号ＮＲＥが“Ｈ”となると、ＮＡＮＤ２を通じてＰＵＬ２にＨレベルが出力され、遅延回路ｄｅｌａｙ３を通してフリップフロップＦ１がリセットされるまで、ＰＵＬ２は“Ｈ”レベルを保つ。遅延回路ｄｅｌａｙ２の遅延時間は、カラム最終番地の１つ前でＣＯＬＥＮＤが“Ｈ”レベルとなるので、そのときの制御信号ＮＲＥのクロックによりノードＮＡに出力されるパルスを拾わないように、設定される。このように、最終番地のデータを出力したことを検知してＰＵＬ２が出力され、アドレスバッファＡ３〜Ａ８をインクリメントし、次のページに対してのランダムアクセスを行う。
【００３９】
次に、不良ビット線が存在するときにおいても適正に書き込みを行えるようにした例を説明する。
【００４０】
図３７は上述の本実施例のチップにおいてデータ入力コマンドを入力した後における内部プリセット動作を説明するためのフローチャートである。このシーケンスで書き込みを行うと、Ａｌで配線されたビット線がソース線にショートしているような不良ビット線が存在する場合には、以下に述べるような問題がある。
【００４１】
即ち、通常このような不良ビット線のカラムアドレスは、ヒューズの切断等により、リダンダンシー回路で記憶されている。この不良ビット線のアドレスが選択された場合、この不良ビット線の代わりに、カラムリダンダンシーのビット線が選択されるように構成されている。しかしながら、図３７に示すプリチャージ動作及びデータレジスタの初期データプリセット動作は、カラムアドレスに関係なく、全てのビット線に対して行われる。このため、図１３に示すように、リダンダンシー回路により救済される前の不良ビットのデータレジスタも、ゲートに信号ＰＲＥが入力されたトランジスタが導通状態となるため書き込みインヒビットの“１”データにプリセットされる。この場合以下に述べるような問題が生じる。図１３のデータラッチ回路において、データレジスタのラッチ回路の電源ＶＢＩＴＨは、外部電源Ｖccから、チップ内蔵の昇圧回路により供給される電源ＶＤＰＩ（１０Ｖ）に、切り替わり、信号ＢＬＣＤも０Ｖから内部電源の１２Ｖに変化する。このとき、前述の不良ビット線が接続されたデータレジスタのノードＢＬｊは、前述のプリセット動作によりハイレベルとなっているため、クロックドインバータＣＩＮＶ６のＰチャネルトランジスタが導通状態となっており、電源ＶＢＩＴＨからグランド電位にリーク電流が流れる。電源ＶＤＰＩは昇圧回路の出力であるため、電流供給能力は通常１ｍＡ以下と小さい。このため、不良ビット線を介してリーク電流が流れると、電源ＶＤＰＩの電位は、１２Ｖより低下する。これに伴って、他の書き込みインヒビットのビット線電位も１２Ｖより低下することになり、誤書き込みが生じるという問題が生じる。
【００４２】
図３８は、この問題を解決した改良された本発明の他の実施例の書き込み動作を示すフローチャートである。また図３９は、この実施例のセンスアンプ・データレジスタの回路図である。本実施例では、データ入力コマンドが入力されると、各ビット線に接続されているＮチャネルトランジスタＴｒＮｌを介して、各ビット線が充電される。ビット線充電後所定の読み出し時間をおいて信号ＢＬＣＤをハイレベルにして、ビット線のデータをデータレジスタに転送する。この所定の時間の間、全てのセレクト線は非選択状態に設定される。このため、リークがあるビット線のレベルはロウレベルに低下し、ビット線リークのない正常なビット線のレベルはハイレベルのままとなる。このビット線のレベルがデータレジスタにラッチされる。このようなビット線リークテストを行い、不良ビット線が接続されるデータレジスタには、メモリセルのデータに拘わりなく、書き込みデータとしての“０”データをラッチし、データレジスタ内のノードＢＬｊのレベルをロウレベルにプリセットする。また、正常なビット線が接続されるデータレジスタには、書き込みデータとしての“１”データをラッチし、データレジスタ内のノードＢＬｊのレベルをハイレベルにプリセットする。図３８に示すように、このビット線リークテストモードが終了すると、アドレス入力モードで指定される所定アドレスから書き込みデータがデータレジスタに入力され、その後書き込みが実施される。
【００４３】
このように、本実施例では、書き込み時に、不良ビット線が接続されるデータレジスタの内容は“０”データとなっている。このため、このデータレジスタ内のクロックドインバータＣＩＮＶ６のＰチャネルトランジスタＴｒＰｌは、非導通状態となっている。このため、書き込み動作が開始されてＢＬＣＤが１２Ｖとなっても、電源ＶＢＩＴＨからグランドにリーク電流が流れることはなく、ＶＢＩＴＨの電圧は低下しない。
【００４４】
このビット線リークテストによるデータレジスタプリセット動作は、たとえば、ＦＦ等のリセットコマンドが入力された際に行うよう構成してもよい。即ち、この場合には、書き込み開始前、つまり、データ入力コマンドを入力する前に、ＦＦリセットコマンドを実行する。これにより、不良ビット線が接続されたデータレジスタの内容は“０”データにプリセットされ、正常なビット線が接続されたデータレジスタの内容は“１”データにプリセットされる。この後、データ入力コマンドを実行し、所定のアドレスからデータを入力した後書き込み動作を行うようシステムを構成してもよい。
【００４５】
以上説明してきたように、本発明の実施例によれば、入力されたアドレス番地から１ページ分のデータレジスタの内容を連続的に読み出した後、チップがアクセス不可である事を示すＢＵＳＹ信号をチップ外部に出力するとともに、自動的にロウ・アドレスをインクリメントし、メモリセルのデータをデータレジスタに転送することができ、チップ外部で１ページ分のアドレス管理することなく、任意のデータ長のメモリデータを連続読み出しすることができる。
【００４６】
また、入力アドレスで指定された所定のアドレスから任意アドレスまでのデータを入力すると、その１ページ内のアドレスのデータレジスタの内容が所定の値に自動的に認定されるため、１ページより小さいサイズの書き込みを実行する際１ページ分のデータを入力することなく書き込みを実行することができるので、書き込みに要する時間を短縮することができる。さらに、プログラム・消去プロテクト信号で電源投入時のチップ内部リセット動作を行なっているため、パワーオンリセット回路を使用することなく確実にチップ内容をリセットすることができる。
【００４７】
【発明の効果】
本発明によれば、コマンド入力モードでレジスタリードコマンドを入力して、アドレスバッファとデータレジスタの内容をデータ入出力端子から出力させるようにしたので、書き込み不良ビットを特定することができる。
【図面の簡単な説明】
【図１】本発明の半導体メモリのブロック図であって、制御回路からReady/Busy出力するようにした、ブロック図。
【図２】本発明の半導体メモリの動作モードを説明する図表であって、「プログラム・イレーズ中」および「リード（セル→レジスタ）」モードにおいてReady/Busyが“"L”とした図表。
【図３】本発明の半導体メモリの読み出し動作のタイミング図であって、セルからデータレジスタ転送中（ｂ）および（ｄ）に“Busy”状態とした、タイミング図。
【図４】本発明のアドレスバッファ回路の回路図であって、図５のブロックABUFの詳細回路を示し、データ入力端子I/Oｎから初期値を直接セット可能とした、回路図。
【図５】本発明のアドレス入力手段の回路図であって、バイナリカウンタを構成する、回路図。
【図６】本発明のアドレスラッチ制御信号発生回路の回路図であって、図５のアドレス入力手段としてのバイナリカウンタの夫々のグループ（上・中・下）に初期値をラッチさせるラッチパルスLP1〜LP3を生成するようにした、回路図。
【図７】シフトレジスタ回路の回路図であって、図６の第1のシフレジスタの詳細を示す図。
【図８】シフトレジスタ回路の回路図であって、図６の第２のシフレジスタの詳細を示す図。
【図９】図５のアドレス入力手段の動作を説明するための内部信号タイミングチャート。
【図１０】本発明の半導体メモリを読み出し制御プログラムシーケンス図。
【図１１】本発明の半導体メモリを多数個接続して使用する場合の接続例であり、Ready/Busy等の制御信号が共通接続されている例。
【図１２】本発明の半導体メモリの書き込み動作のタイミング図であって、データインプットコマンド80Hに続いて、カラムアドレス、ロウアドレス、および書き込みデータが取り込まれる、タイミング図。
【図１３】データインプット前にレジスタデータを“１”にイニシャライズするデータレジスタ回路。
【図１４】本発明の半導体メモリの書き込み動作のタイミング図。
【図１５】本発明の半導体メモリの書き込み制御プログラムシーケンス図であって、イニシャライズにより図３１で必要であったダミーデータの入力が不要になっている、シーケンス図。
【図１６】本発明の半導体メモリのレジスタリード動作を説明するための動作タイミング図であって、制御信号の組合せによりコマンドモードとなり、レジスタリードコマンドE0Hが取り込まれ、アドレスデータおよびレジスタデータが出力される、タイミング図。
【図１７】本発明の半導体メモリの出力回路の回路図。（出力バッファ。）
【図１８】本発明のアドレスレジスタリード制御回路の回路図であって、バイナリカウンタからアドレスを出力バッファに転送する制御信号を発生する、回路図。
【図１９】図１７の出力回路のアドレスレジスタリード動作を説明するための内部信号タイミングチャート。
【図２０】本発明の半導体メモリの電源投入時のリセット動作のタイミング図（［００３８］参照）。
【図２１】本発明の半導体メモリの電源投入時のリセット動作を説明するためのコマンド回路とリセット信号発生回路（［００３９］参照）。
【図２２】 NAND接続において、メモリセル動作を説明するための図面。
【図２３】メモリセル動作を説明するための図面であって、電荷注入とデータとの対応を示す図。
【図２４】メモリセル動作（消去動作）を説明するための図面。
【図２５】従来の読み出し動作を説明するための図面。
【図２６】従来のReady/Busy出力なしの、不揮発性半導体装置のブロック図。
【図２７】従来の不揮発性半導体装置の動作モードを説明する表。
【図２８】従来の不揮発性半導体装置の読み出し動作のタイミング図（［０００７］参照）。
【図２９】従来の不揮発性半導体装置の書き込み動作のタイミング図。
【図３０】従来の不揮発性半導体装置の読み出すための制御プログラムシーケンス図。
【図３１】従来の不揮発性半導体装置を書き込むための制御プログラムシーケンス図であって、ダミーデータの入力が必要な場合のシーケンス図。
【図３２】パイプライン動作可能なアドレスバッファ回路の他の例。
【図３３】ラッチ回路の詳細図。（図３２のＡＬＣｉブロックの詳細。）
【図３４】図３２のアドレスバッファ回路におけるランダムアクセスとシリアルアクセスの１サイクル分における主要信号のタイミングチャート。
【図３５】データレジスタ中のデータをデータ出力バッファに転送する回路。（パイプライン動作を実現。）
【図３６】パルス信号ＰＵＬ２を出力する回路（［００４２］参照）。
【図３７】本発明のデータレジスタイニシャライズ動作を含む、書き込み動作フローチャート。
【図３８】本発明のビット線リークテストによりデータレジスタをイニシャライズする動作を含む、書き込み動作フローチャート。
【図３９】本発明のビット線リークテストを実現するためのセンスアンプ／データレジスタの１例としての回路図。
【符号の説明】
１０１ ドレイン側セレクト線
１０３ ソース側セレクト線
１０５ カラムアドレスバッファ
１０７ ロウアドレスバッファ
１０９ コマンドデコーダ
１１１ Ｉ／Ｏ端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a nonvolatile memory, and more particularly to a nonvolatile memory that can be read and written in units of pages.
[0002]
[Prior art]
In recent EEPROM (Electrically Erasable & Programmable Read Only Memory), especially NAND type EEPROM, reading in page unit (256 bits to several K bits) in consideration of the small current flowing in the memory cell at the time of writing / erasing, It is configured to allow writing. As this NAND-type non-volatile semiconductor memory, one having a storage capacity of 4 Mbits has already been put into practical use (1989-ISSCC An Experimental 4 Mb EEROM with a NAND Structured Cell).
[0003]
FIG. 22A shows a configuration of two NAND bundles configured by connecting memory cells MC having eight floating gate structures between a bit line and a source. The selection gate is set to a low level, and the selection gates of the remaining seven memory cells in the NAND bundle are set to a high level. The gate of the select transistor T1 between the bit line and the NAND bundle (select line SL (1)) and the gate of the select transistor T2 between the GND and the NAND bundle (select line SL (2)) are set to a high level. The In the nonvolatile semiconductor memory having the NAND structure, the threshold value of the memory cell written as shown in FIG. 22B is positively distributed, but writing is performed based on the gate voltage (H level) of the non-selected transistor in the NAND bundle. The amount of electrons injected into the memory cell is controlled so that the later threshold value becomes low. Therefore, if the threshold voltage of the selected memory cell is positive, no current flows between the bit lines BL and GND, and the bit line is at a high level. Conversely, if the threshold voltage of the selected memory cell is negative, a current flows between the bit line and GND, and the bit line is at a low level. The memory cell data is read by sensing the potential of the bit line.
[0004]
Next, the write operation will be described. As shown in FIG. 23A, the selection gate of the selected memory cell has a high voltage (V pp ) Is supplied from the row decoder, and an intermediate voltage (VPI) of about 10 V is supplied to the select gates of the other seven memory cells in the same NAND bundle. Further, 0V is supplied to all the selection gates of other NAND bundles. At this time, the gate voltage of the selection transistor between the NAND bundle including the selected memory cell and the bit line is set to 12V, and the gate voltage of the selection transistor between the NAND bundle and the source line is set to 0V. In this state, when the bit line is set to 0 V, the drain, source, and channel potentials of all the memory cells in the NAND bundle selected by the selection transistor become 0 V. Therefore, the selection gate and channel of the selected memory cell A potential difference of 20 V is generated between them, and electrons are injected from the substrate into the floating gate. At this time, a potential difference of 10V is generated between the selection gates and channels of the other seven memory cells in the same NAND bundle, but an oxide film between the floating gate and the channel is generated so that electron injection hardly occurs at the potential difference of 10V. Since the thickness is set, “0” data is not written in the other seven memory cells. If the bit line is set to a write inhibit drain voltage (VDPI) of about 10V, the potential difference between the selection gate and the channel of the selected memory cell becomes 10V, and writing is not performed. At this time, since no potential difference is generated between the selection gates and channels of the other seven memory cells in the same NAND bundle, writing is not performed. When “0” data is written in the memory cell thus selected, data is written by supplying 0 V to the bit line, and when writing “1” data, the VDPI voltage is supplied to the bit line. .
[0005]
Finally, the erase operation will be described. As shown in FIG. 24, the substrate is erased by 20V (V pp ) By setting the selection gate to 0V, the electrons in the floating gate are drawn out to the substrate and erased. At this time, the select line is set to 20V (V to relieve the gate stress of the select transistor. pp ). Further, the bit line and the source line are set to OPEN so that the PN junction in the memory array is not in the forward bias state, and is approximately V pp Potential.
[0006]
In such a NAND structure semiconductor memory in which writing is performed with a tunnel current, since the current flowing through the bit line is small at the time of writing, it is possible to simultaneously write to several thousand memory cells.
[0007]
FIG. 25 is a diagram for explaining the operation mode of a 4M NAND structure semiconductor memory currently in practical use. As shown in FIG. 25A, 512 bits × 8 (I / O) = 4096 lines in the column direction. Bit lines are arranged, and 128 NAND bundles × 8 bits = 1024 word lines are arranged in the row direction. When writing to this memory, after data is input 512 times from the I / O buffer circuit to each data register connected to each bit line (FIG. 25 (b)), writing to 4096 bits is performed in a lump ( FIG. 25 (c)). At the time of reading, a random read mode (FIG. 25 (d)) for reading data of a specific column after transferring memory cell data to the data register and an in-page read mode for reading only the contents of the data register (FIG. 25 (e)). ). When the row address (page address) is switched, the memory cell is in a random read state, and it takes 10 μsec to read the memory cell data. However, when the column address (in-page address) is switched, page read is possible, and 70 nsec. High-speed reading can be performed. FIG. 26 is a block system diagram of the semiconductor memory configured as described above. Each bit line includes a sense amplifier circuit that determines the potential of the bit line and reads data of the memory cell, and data at the time of reading and writing. A data register to be latched is connected. The data register is configured to selectively output and input data by a column decoder output selected corresponding to the column address. The row decoder circuit driven by the row address buffer includes a selected word line, another seven word lines of the NAND bundle including the selected memory cell, and a word line of the other NAND bundle, The above-described different voltages are supplied in each of the read, write, and erase modes. The read, write, and erase modes are controlled by command codes input from the I / O buffer circuit. As shown in FIG. 27, the command data is taken into the command register by the clock of the external control signal NWE, and the chip operation is determined by the command decoder output corresponding to the taken command code. FIG. 28 is a diagram showing the timing of random reading (page reading) and in-page reading in the operation mode of FIG. 27, and the access time (t acc ) Is as slow as 10μsec, but the access time (t pac ) Is as fast as 70 nsec, the average access time in the case of one-page continuous reading is (10 μsec + 70 nsec × 511) /512=89.3 nsec, enabling high-speed reading. FIG. 29 shows input waveform timing when batch writing is performed after serial data is input. First, when a command code [40] is input from the I / O buffer, the control circuit causes the chip to generate 512 bytes of serial data. In the input mode, a row address and 512-byte data are input by the clock of the external control signal NWE. When the 512th byte data is input, 4096-bit data is automatically written. After that, in order to check whether the data has been correctly written, the user inputs the command [CO] and increments the recovery operation and the column address while discharging the high voltage supplied to the word line and bit line at the time of writing. A verify operation for reading column address data is performed. When the read data is different from the data to be written, the user needs to input the command [40] again to perform writing. In the conventional memory configured as described above, when reading and writing arbitrary length data from an arbitrary address, the external chip that controls the memory identifies the column address and row address of the memory, and the page address is switched. In some cases, data reading is performed after 10 μsec, and when the in-page address is switched, the EEPROM must be accessed so that data reading is performed after 70 nsec. FIG. 30A shows the program of the memory control chip when reading continuous data from
[0008]
Thus, in the conventional semiconductor memory, it is necessary to use a program in which the reading speed is changed in consideration of the number of bits in one page of the semiconductor memory to be used. For this reason, if the number of bits in one page of the semiconductor memory to be used changes, it is necessary to re-create the program for the memory control chip.
[0009]
FIG. 31A shows a program sequence of the memory control chip when writing is performed in a semiconductor memory having the same column address and row address configuration as FIG. As shown in the input waveform timing of FIG. 29, the conventional semiconductor memory enters the write operation after inputting one page of data. For this reason, as shown in FIG. 31A, it is necessary to input dummy unnecessary data at
[0010]
Thus, since the conventional readable / writable semiconductor memory in page units is configured as described above, when reading continuous data, it is possible to determine whether or not reading is performed within the same page address as the previous address. Since the control chip determines, when using a semiconductor memory having a different number of bits per page, it is necessary to change the program of the memory control chip. Further, when a large number of semiconductor memories having different numbers of bits per page are used, the memory control chip needs to individually manage the address length of one page of each semiconductor memory. Furthermore, at the time of writing, it is necessary to input data for one page even when writing with a data length of one page or less, and the time required for writing has been increased.
[0011]
[Problems to be solved by the invention]
In the present invention, by outputting the contents of the address register and data register to the outside, it is possible to detect whether or not the nonvolatile memory chip is normally writing / reading from the system, and further, the contents of the data register are read during the writing operation. The purpose is to check and detect defective write addresses.
[0012]
[Means for Solving the Problems]
[0013]
[Means for Solving the Problems]
The nonvolatile memory of the present invention stores a nonvolatile memory cell array and an externally input address, and increments in response to a read clock signal in the normal operation mode, and does not perform an increment operation in the register read mode. An address buffer, a decoder for selecting a plurality of nonvolatile memory cells from the memory cell array according to an address stored in the address buffer, and data from the plurality of nonvolatile memory cells selected by the decoder are input. A data register for outputting the input data, a plurality of external control signal input terminals, a bus connected to the data register, an output buffer connected to the bus and the address buffer, and an output buffer A plurality of connected data input / output terminals. A command input mode determined in accordance with a combination of external control signals is allowed. In this command input mode, after a register read command is input to the input / output terminal, the output buffer is set by the read clock signal in the first logic state. Is enabled, and the contents of the address buffer are output to the input / output terminal without incrementing the address buffer.
[0014]
【Example】
Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block system diagram showing an embodiment of a nonvolatile semiconductor to which the present invention is applied. For simplicity, column addresses (in-page addresses) are A0 to A2, and row addresses (page addresses) are A3 to A8 1536. A bit semiconductor memory (512 bits × 3 I / O) is shown. The memory cell has an 8 NAND configuration as in the conventional circuit of FIG. 26, and the relationship among the bit line potential, word line potential, and select transistor gate potential at the time of reading and writing of the memory cell is the same as in the conventional example. When reading and writing, external addresses are input via the I / O buffer circuit, the column addresses A0 to A2 are latched in the column address buffer circuit, and the row addresses A3 to A8 are latched in the row address buffer circuit. External control signals CLE, ALE, NWP, NCE, NWE, and NRE are input from the respective input pins to the command circuit and the internal operation control circuit to determine the operation mode of the chip. A signal indicating whether the chip is accessible or not is output from the control circuit to the outside via the Ready / Busy pin. FIG. 2 shows the operation mode of the chip determined by the control signal. The external control signal CLE determines the command input mode, and the external control signal ALE determines the address input mode. Further, the external control signal NCE is a chip select signal, and the external control signal NWE functions as a clock signal for fetching each input data in the command input mode, address input mode and data input mode. The external control signal NRE is a clock signal having an address increment function and an output buffer enable function when reading a continuous address from an address input at the time of data reading. In the semiconductor memory configured as described above, if a glitch occurs in the input data signal and an erroneous command is input, there is a possibility that the stored data is destroyed due to a write or erase state. For this reason, the semiconductor memory of this embodiment has a program / erase protect function that regulates that the chip does not perform the write operation and the erase operation when the external control signal NWP is in the “L” state. As described above, the Ready / Busy output terminal outputs an “L” level Busy signal when the chip is inaccessible, and outputs an “H” level Read signal when the chip is accessible.
[0015]
Next, the read operation of the nonvolatile semiconductor memory of this example will be described. FIG. 3 is a diagram showing control signal input waveforms and data output timings when continuous reading is performed from column address N and page address M.
[0016]
First, in the address input mode of FIG. 2, the column address address and the page address address are taken into the address buffer, and at the same time, an “L” level inaccessible signal indicating the Busy state is output to the outside. At this time, as shown in FIG. 3B, the memory cell information connected to the selected word line is output to the bit line and latched in the data register circuit. When this latch operation ends, an “H” level accessible signal indicating the Read state is output to the outside to notify the chip controller that the stored data can be read. Next, while incrementing the in-page address (column address) input by the clock of the external control signal NRE, the data is output to the outside with an access time of 70 nsec (FIG. 3- (c)). Next, when the reading of the last address in the page is completed, the page address is incremented and at the same time an “L” level inaccessible signal indicating the Busy state is output to the outside and connected to the word line selected by the new page address. The memory cell information is latched in the data register circuit (FIG. 3- (d)). Upon completion of this latching operation, an “H” level accessible signal indicating the Ready state is output to the outside, and the page address is incremented from
[0017]
FIG. 4 is a circuit diagram showing an address buffer circuit configured to perform the address input and address increment operations described above. This address buffer circuit includes a binary counter using CMOS transfer gates TG1 to TG4, a means for setting the inside of the binary counter to a logic level corresponding to an input address signal, and a means for resetting the inside of the binary counter to a predetermined logic. Consists of. Dn is connected to the I / O input / output terminal and accepts address information from the outside. The data latch control signal LPn is an internal control signal that becomes “L” level only for a predetermined period in response to the rising of the external control signal NWE in the address input operation mode, and I / O when LPn is “L” level. The address information of the input / output terminal is transferred to the internal nodes N2 and N4 of the binary counter via the NOR gate NOR1, the inverter INV1, the NAND gate NAND1, the clocked inverter CINV1, and the clocked inverter CINV2. After a predetermined period, when LPn becomes “H” level, the clocked inverters CINV1 and CINV2 are in an inoperative state and the clocked inverters CINV3 and CINV4 are in an operational state, so that the above address information is latched in the binary counter. A signal having the same phase as the latched address information is output to the internal address signal output terminal AiS of the address buffer circuit, and a signal opposite in phase to the latched address information is output to the internal address signal output terminal AiSB. An internal address signal output terminal of the previous address buffer circuit of the address buffer circuit is connected to the input terminals Ai-1 S and Ai-1 SB of the address buffer circuit. When the address signal changes for two cycles, the internal address signal of the address buffer circuit changes for one cycle. The internal address signal of each address buffer circuit is input to the corresponding decoder circuit, and the word line and the bit line corresponding to the internal address signal are selected as in the conventional circuit. The reset signal RST is a signal used to reset the internal address signal AiS to “L” level and the internal address signal AiSB to logic “H”. The reset signal RST changes from “L” → “H” → “L”. The internal address signal is set to the aforementioned predetermined logic level.
[0018]
FIG. 5 is a circuit diagram for explaining the operation of the address buffer circuit of a 1536-bit semiconductor memory composed of column addresses A0 to A2 and row addresses A3 to A8. The circuits of symbols ABUF0 to 8 in this circuit diagram are equivalent to the address buffer circuit of FIG. 4 and show address buffer circuits corresponding to addresses A0 to A8, respectively.
[0019]
Address buffer control signals LP1 are commonly input to address buffer circuits ABUF0 to ABUF0 to A0 to A2, address latch control signals LP2 to address buffer circuits ABUF3 to A5 of A3 to A5, and address buffers of A6 to A8. The address latch control signal LP3 is input to the circuits ABUF6 to 8 in common. The data input / output terminals Dn of the address buffer circuits ABUF0, 3, 6 are commonly connected to the input / output terminal of I / O0, and the data input / output terminals Dn of the address buffer circuits ABUF1, 4, 7 are commonly connected to the I / O1. Connected to input / output terminal. Further, the data input / output terminals Dn of the address buffer circuits ABUF2, 5, 8 are commonly connected to the input / output terminal of the I / O2. Further, the reset signal input terminals of the address buffer circuits A0 to A2 clear the contents of the address register in the signal RST which becomes “H” level to reset the chip inside when the power is turned on and in the data register read mode which will be described later. Therefore, an OR logic signal of the signal DATAPARPUL which becomes “H” level is input.
[0020]
In the case of the read mode operation of FIG. 3, the circuit operation of FIG. 5 will be described below. Address latch for pulses that change from “H” to “L” to “H” level when the external control signal NWE changes from “H” to “L” to “H” level to input address data from the data input terminal A control signal LP1 is generated. At this time, the other address latch control signals LP2 and LP3 are held at logic "H". As a result, as described above, the address information supplied to the data input / output terminals I /
[0021]
As a result, the address information from A3 to A5 supplied to the data input / output terminals I / O0, 1 and 2 is latched in the address buffer circuits ABUF3 to ABUF5, respectively, and the internal address signal corresponds to the input address information. Set to logical level. Finally, when address data from A6 to A8 is input from I / O0 to I / O2 and the external control signal NWE is changed from “H” → “L” → “H” level, “H” → “L” An address latch control signal LP3 of a pulse changing from “→” H level is generated, and address data from A6 to A8 is latched by the address buffer circuits ABUF6 to ABUF8. In this way, address information A0 to A8 supplied to the I / O input / output terminals in three steps of the NWE pulse is input to each address buffer.
[0022]
FIG. 6 is a circuit diagram showing a circuit for generating the aforementioned address latch control signals LP1 to LP3. The shift registers indicated by symbols here represent the shift register circuits shown in FIGS. 7 and 8, respectively. In response to the rising edge of the external control signal NWE, this circuit receives a LATPULA signal that is at the “H” level for a predetermined period and generates negative logic data latch pulse signals LP1, LP2, LP3. When the power is turned on and when the external control signal ALE changes from “H” to “L” level, the reset signal ARST becomes “H” level for a predetermined period, so that the output of the first shift register is “H” level. The outputs of the second to fourth shift registers are initialized to “L” level. Next, when address data is input, if a positive logic LATPULA signal is output in response to the NWE clock in the first step, the output signal of the first shift register is at “H” level, so that the NAND gate NAND2 is used. A negative logic address latch control signal LP1 is output. Further, the shift register advances by one stage in response to the fall of the pulse signal LATPULA, the output of the second shift register is “H” level, and the outputs of the first, third, and fourth shift registers are “L”. Become a level. Next, when the LATPULA signal is output again in response to the NWE clock in the second step, the output signal of the second shift register circuit is at “H” level, so that the negative logic address latch control signal is passed through the NAND gate NAND3. LP2 is output. Further, the shift register advances one stage in response to the fall of the pulse signal LATPULA, the output signal of the third shift register is at “H” level, and the output signals of the first, second, and fourth shift registers are “L”. "Become level. Similarly, the address latch control signal LP3 is output via the NAND gate NAND4 in response to the third step NWE clock. When the address input is completed at the NWE clock in the third step, the output signal of the fourth shift register becomes “H” level, and the CLOCK input signal of each shift register, which is the output signal of the NOR gate NOR2, is held at “L” level. Is done. At this time, the CLOKB input signal of each shift register is held at the “H” level by the NAND gate NAND5. Therefore, even if the NWE clock signal of the fourth and fifth steps is input and the pulse signal LATPULA is generated, the output signals of the first, second and third shift registers hold the “L” level, and address latch control No signal is output.
[0023]
In this way, when the address input is completed with the three-step NWE clock signal, the Busy signal is output in response to the level change of the third latch data control signal LP3, and the internal address buffer circuit corresponding to the row address is output. A word line corresponding to the address signal is selected. Further, after a predetermined (10 μsec) delay time, memory cell data for one page in which the control gate is connected to the selected word line is read through the bit line and latched in the data register.
[0024]
Next, a read operation when the external control signal NRE is changed from “H” → “L” → “H” in order to read the contents of the data register will be described with reference to FIGS. The pulse signal PUL is output when the external control signal RE is changed from “H” to “L” level in the serial read operation mode. The signal PUL and its inverted signal PULB are input terminals of the address buffer circuit A0. Supplied to Ai-1 S and Ai-1 SB. However, at the time of reading the first column address after input of the address and at the time of reading the first column address after the page address is switched and the data register contents are rewritten, the Read / Busy signal “L” → “H”. The pulse signal PUL is not output in response to the change to the level. When the external control signal NRE is changed from “H” to “L” level after the address is input (in the case where the column address =
[0025]
Thereafter, when reading is performed by the clock of the external control signal NRE to the final address of the column, the Busy signal is output again to the Ready / Busy output terminal as described above, and the memory cell data of the next page address is stored in the data register. Forwarded to When the internal address is read at the last address, the signal COLLEND changes from “L” to “H” level, and the signal AEND also changes from “L” to “H” level. After the final address is read, it is set not to perform a read operation with the next external control signal NRE. Therefore, when the signal AEND after the final address read changes to “H” level, the READY signal remains held at the Ready / Busy output terminal, and the external control signal NRE changes from “L” to “H” level. Even so, the pulse signal PUL is not output. Since no BUSY signal is output, memory cell data is not transferred to the data register. As described above, when reading is performed up to the final address of one chip, the signal AEND is controlled so that the address is incremented and the memory cell data at
[0026]
FIG. 10 shows a program sequence of the memory control chip when continuous data reading is performed in the semiconductor memory configured as described above. In the semiconductor memory chip of this embodiment, if the chip is accessible, reading is always possible with the same access time (70 nsec), and a program for determining whether the column address (in-page address) is the last address is required. And not. For this reason, there is no need to change the memory control chip program even if a chip with an arbitrary address length in the page is used, and the advantage that a large number of memories can be managed with a simple memory control chip program even when a large number of memories are used. There is. FIG. 11 shows a continuous example when a large number of semiconductor memories configured as described above are used. By using the external control signal NCE as the most significant address, this system can be used as a bit of one semiconductor memory. It becomes possible to manage like a single semiconductor memory having a memory capacity larger than the capacity.
[0027]
FIG. 12 is a diagram showing an input waveform of an external control signal and data input timing when writing to the semiconductor memory described above. First, when a serial data input command 80H is input in the command data input mode, the chip enters an address input mode for inputting a program start address. In the address input mode, the column address and the page address are fetched into the respective address buffer circuits by the 3-step clock of the external control signal NWE in the same manner as in the read mode described above, and each internal address signal is set to a predetermined logic corresponding to the input address data. Set to level. In the read mode described above, after the address information is input in the third step, the Busy signal is output to the Ready / Busy output terminal and the memory cell data is transferred to the data register. In the serial data input mode, the Ready / Busy output terminal is used. Thus, the Read signal is held, and the read operation in which the memory cell data is transferred to the data register is not performed. When serial data input command 80H is input, all data in the data register is initialized to "H" level.
[0028]
This operation will be described using the data register circuit of FIG. 13 and the timing chart of FIG. FIG. 13 shows a data register circuit provided for each bit line. Clocked inverters CINV5 and CINV6 function as data latches, and clocked inverter CINV5 functions as a sense amplifier when reading data. The N channel transistor whose gate is supplied with the signal PRE is used when precharging the data latch portion. At this time, the bit line and the data latch portion are electrically disconnected by the N channel transistor whose gate is supplied with the signal BLCD. . Further, this data register circuit is connected to a common bus line IOi / IOiB provided for each I / O via a column gate transistor having a column decoder output signal CSLj input to the gate. First, when the serial data input command 80H is input from the I / O input / output terminal, all the column gate transistors are in a non-conductive state, the signals SENB and RLCHB are set to “H” level, and the signals SEN and RLCH are set to “L” level. Therefore, the clocked inverters CINV5 and CINV6 are deactivated. At the same time, since the precharge signal PRE changes to the “H” level, the nodes BLj in all the data registers are precharged to the “H” level. After this precharge operation, the signal SEN changes from “L” to “H” level, and the signal RLCCH changes from “H” to “L” level, so that the node NBLj is set to “L” level. After the setting of the nodes BLj and NBLj is completed in this way, the signal SENB changes from “H” to “L” and the signal RLCH changes from “L” to “H” level. Latched into the circuit. By this initialization operation, the nodes BLj of all the data registers are set to the “H” level, and the data of all the data registers are set to “1”. Thereafter, when the address input operation is completed, the signal SDIC changes from “L” to “H” level, so that the write data and its inverted data are transferred from the I / O input / output terminal to the common bus line IOi / IOiB. Next, while the external control signal NWE is at "L" level, the column decoder output signal CSL6 corresponding to the input column address (address 5) is at "H" level. Since the current drive capability of the buffer inverters BUF1 and BUF2 for driving the common bus line is set to be sufficiently larger than that of the clocked inverters CINV5 and CINV6, the latch contents of the data register selected by the column decoder output signal CSL6 are set on the common bus line. Is rewritten to the write data. As described above, data is input from the
[0029]
At the time of this data writing, the power supply VBITH of the latch circuit is V cc The potential changes from a potential to a VDPI potential of 10V. At the same time, the potential of the signal BLCD becomes a high potential of about 0V to 12V, and as a result of the electrical connection between the bit line and the latch circuit, the bit line whose data register data is “1” is set to the VDPI potential. A bit line whose register data is “0” is set to 0V. For this reason, the data register is connected to a bit line whose data is “0”, electrons are injected into the floating gate of the memory cell selected by the word line, and “0” data is written into the memory cell. During the above write operation, the Busy signal is output from the Ready / Busy output terminal, and the READY signal is automatically output when a predetermined write time elapses. Whether or not this write operation has been completed successfully can be read from the I / O input / output terminal by inputting a 70H flag read command in the command input mode, and then reading the result of automatic verification stored in the internal register. is there. Such a flag read function is a function that has been put into practical use even in a conventional semiconductor memory, and a description thereof will be omitted.
[0030]
FIG. 15 shows a memory control chip program sequence when data is written from
[0031]
Next, the address register read function of the semiconductor memory of this embodiment will be described. This function is latched in the address register while the internal address is normally latched after address input at the time of data reading and data writing, or while the internal address is being incremented by the external control signal NRE clock Used when reading internal address information.
[0032]
FIG. 16 is a diagram showing the input timing of the external control signal when the contents of the address register are read by the circuit of this embodiment. FIG. 17 shows a circuit diagram of an output buffer circuit of the nonvolatile semiconductor device of this embodiment, and FIG. 18 shows a circuit of an address register read control circuit for generating signals AREG1 to AREG3 and NAREG1 to 3 in FIG. The figure is shown. The symbol first shift register and the second to fourth shift registers in FIG. 18 represent the shift register circuits of FIGS. 7 and 8, respectively. First, when E0H is input in the command input mode, the chip enters the register read mode, the signal ADDR in FIG. 18 changes from “L” to “H” level, and the positive logic pulse signal ARRST in a predetermined period The output nodes AS1, AS2, AS3, and AS4 of each shift register in FIG. 18 are reset to “H”, “L”, “L”, and “L” levels, respectively. If the chip is in the read mode before the register read mode, the control signals READ / NREAD of the clocked inverter CINV7 in FIG. 17 are at the “H” / “L” level, respectively, so that the node OUT has a current mirror. Data of the common bus line IOo B detected by the circuit CM is transferred. Next, in the register read mode, the signal READ changes from “H” to “L” level, so that the clocked inverter CINV7 becomes inactive, but the current driving capability at the node OUT is from the clocked inverters CINV7-10. Since the latch circuit LAT formed by the inverter set to be small is connected, the level of the node OUT is held at the level before the register read mode. Next, in order to read the contents of the address register, when the external control signal NRE is changed to “L” level, the level of the node ADR in FIG. 18 changes from “L” to “H” level, and the signal AREG1 is changed to “ The “H” level changes in response to the “H” level. Therefore, the clocked inverter CINV8 in FIG. 17 is activated, and data corresponding to the logic level of the internal address signal A0S is latched at the node OUT. The signal BUS in FIG. 17 is an internal BUSY signal having a phase opposite to that of the signal output to the Ready / Busy input / output terminal. Since the chip is accessible in the register read mode, the signal BUS becomes “L” level. Yes. Therefore, when the external control signal NRE changes to “L” level, the node OE changes from “L” to “H” level, and a signal having the same phase as the internal address signal A0S latched at the node OUT is input / output terminal. Output to I / O0. At this time, by configuring the input / output terminals I /
[0033]
Next, the data register read function will be described. This function is used to check the contents of the data register after data input in the write mode. As shown in FIG. 16, when a register read command EOH is input in the command input mode, a positive logic pulse signal DATAPARPUL that clears the internal column address latched in the address buffer circuit of FIG. 5 to address 0 is generated. Therefore, as described in the above read operation, when the external control signal NRE is input as a clock, the contents of the data register input in the data input mode can be continuously read from the
[0034]
Next, an operation of resetting the internal address register and the data register when the power is turned on in the semiconductor memory of this embodiment will be described. In this embodiment, the internal address register and the data register are reset by setting the external control signal NWP to “L” level when the power is turned on and setting the external control signal NWP to “H” level after the power is turned on. Is done. The external control signal NWP executes these modes to prevent other external control signals from generating noise and causing the chip to erroneously rewrite the contents of the data register and write / erase data to / from the memory cell. It is an external control signal provided to control whether or not it is possible. As shown in the operation mode table of FIG. 2, when the external control signal NWP is at "L" level, the chip is configured such that data input, program / erase, and data transfer operation from the memory cell to the data register are not performed. The To prohibit the data input operation, the signal PUL in FIG. 5 is held at “H” level when the external control signal NWP is at “L” level, and the internal address increment operation is not performed. The generation of the precharge signal PRE for performing the reset operation of the data register circuit and the data transfer and latch operation of the data register from the common bus line by the signals SEN / SENB, RLCH / RLCH5, CSLj may be prohibited.
[0035]
21A, 21B, and 21C are circuit diagrams of a program / erase command input circuit. The signal CMDWES is changed from "H" to "L" in response to the external control signal NWE in the command input mode. "Change to level. CMDWESB is a signal having a phase opposite to that of CMDWES. Therefore, when a predetermined command code is input to the I / O input / output terminal in the command mode, the control signal of the corresponding command input circuit becomes “H” level. Since the internal operation of the program / erase is controlled by the output signal RROG / ERASE of each command circuit shown in FIG. 21, the signal RROG / ERASE is set to the “H” level by the internal signal WPSB in phase with the external control signal NWP. By prohibiting this, the program / erase operation is not performed when the external control signal NWP is at "L" level. Further, the data transfer operation from the memory cell to the data register is performed by detecting that an internal signal having a phase opposite to that of the signal output to the Ready / Busy output terminal changes from “L” to “H” level. By holding this signal at the “L” level with the internal signal WPSB, the data transfer operation is prohibited when the external control signal NWP is at the L level. As described above, the external control signal NWP is used for prohibiting the rewriting of the contents of the data register and the data writing / erasing operation to the memory cell, and for initializing the contents of the internal address register and the data register when the power is turned on. Also used for. FIG. 21C shows a reset pulse generation circuit. When the external control signal NWP changes from “L” to “H” level, a positive logic reset pulse RST is generated. This reset signal RST is input to the address buffer circuit of FIG. 4. The output signal AiS of all address buffer circuits is reset to “L” level by a positive logic reset signal RST, and the internal address is reset to address 0. Is done. Since the reset signal ARST input to the data latch control signal generation circuit shown in FIG. 6 is also output in positive logic corresponding to the reset signal RST, the level of the output node of the shift register of the data latch control signal generation circuit is also set. As described above, the predetermined level is set. Since the reset signal ARRST input to the address register read control circuit shown in FIG. 18 is also output in response to the reset signal RST, each output node of each shift register circuit is reset to the predetermined level described above. The latch data of each data register is reset to “1” data by a reset signal RST. The reset operation by the signal RST is the same as the data register initial setting operation after inputting the data input command 80H in the data input mode, and the precharge operation by the signal PRE and the signal SEN when the column gate transistor CSLj is nonconductive. / SENB and a latch operation based on signals RLCH / RLCHB. In the nonvolatile semiconductor device configured as described above, when the power is turned on, even if the external control signals NCE, CLE, and ALE are in an indefinite state, the external control signal NWP is fixed to the “L” level, thereby prohibiting a write / erase malfunction. It is possible to reliably reset the latch circuit in the chip by changing the external control signal NWP from “L” to “H” level after the power supply voltage reaches a predetermined level.
[0036]
Next, still another embodiment of the present invention will be described. FIG. 32 shows an address buffer circuit. An address buffer ABUF represented by a symbol is the same as that of the first embodiment. In this embodiment, another stage latch circuit ACLi is connected to the output side of the column address buffers A0 to A2. The contents of this symbol notation are as shown in FIG. The latch control signals REP and REPB are opposite in phase. When REP becomes “H”, the output signals A0 to A2 of the address buffers ABUF0 to ABUF2 are fetched, and data is held while REP is “L”. In this way, by storing the current address in the latch circuit and incrementing the address data of the address buffer circuit itself in advance, the time required for incrementing the address buffer circuit can be shortened.
[0037]
FIG. 35 is a circuit for transferring the data latched in the data register to the data output buffer. SDiB is a signal after the data latched in the data register is input to the current mirror type sense amplifier through the bus lines IOi and IOiB of FIG. 13 and amplified. SDiB is input to the latch A when the signal CENA becomes “H”, and the latch A holds data when CENA becomes “L”. Further, when CENBB becomes “H”, data is transferred to the latch B, and when CENBB becomes “L”, the latch B holds data. By using such a circuit, it is possible to fetch the data of the next address from the data register into the latch A while outputting the data of the latch B to the outside of the chip.
[0038]
A case where the circuit of the present invention is applied to serial reading will be described. FIG. 34 is a timing chart showing the operation of main signals for one cycle of random access and serial access. Signals PRE, BLCD, SEN, SENB, RLCH, and RLCHB are the signals shown in FIG. 13 and change as shown in FIG. 34 during random access. After the
[0039]
Next, an example will be described in which writing can be performed properly even when a defective bit line exists.
[0040]
FIG. 37 is a flowchart for explaining the internal preset operation after inputting the data input command in the chip of this embodiment. When writing is performed in this sequence, when there is a defective bit line in which a bit line wired with Al is short-circuited to the source line, there is a problem as described below.
[0041]
That is, the column address of such a defective bit line is usually stored in the redundancy circuit by cutting a fuse or the like. When the address of the defective bit line is selected, a column redundancy bit line is selected instead of the defective bit line. However, the precharge operation and the initial data preset operation of the data register shown in FIG. 37 are performed for all the bit lines regardless of the column address. For this reason, as shown in FIG. 13, the data register of the defective bit before being relieved by the redundancy circuit is also preset to “1” data of the write inhibit because the transistor whose signal PRE is input to the gate becomes conductive. The In this case, the following problems occur. In the data latch circuit of FIG. 13, the power supply VBITH of the latch circuit of the data register is the external power supply V cc To the power source VDPI (10V) supplied by the booster built in the chip, and the signal BLCD also changes from 0V to 12V of the internal power source. At this time, the node BLj of the data register to which the above-described defective bit line is connected is at the high level by the above-described preset operation, so that the P-channel transistor of the clocked inverter CINV6 is in a conductive state and the power supply VBITH Leakage current flows from the ground to the ground potential. Since the power supply VDPI is the output of the booster circuit, the current supply capability is usually as small as 1 mA or less. For this reason, when a leak current flows through the defective bit line, the potential of the power supply VDPI falls below 12V. Along with this, the bit line potential of other write inhibits also drops below 12V, causing a problem of erroneous writing.
[0042]
FIG. 38 is a flowchart showing a write operation of another embodiment of the present invention which solves this problem. FIG. 39 is a circuit diagram of the sense amplifier / data register of this embodiment. In this embodiment, when a data input command is input, each bit line is charged through an N-channel transistor TrNl connected to each bit line. The signal BLCD is set to high level after a predetermined read time after the bit line is charged, and the bit line data is transferred to the data register. During this predetermined time, all select lines are set to a non-selected state. For this reason, the level of the bit line having the leak is lowered to the low level, and the level of the normal bit line having no bit line leak remains at the high level. The level of this bit line is latched in the data register. Such a bit line leak test is performed. In the data register to which the defective bit line is connected, “0” data as the write data is latched regardless of the data in the memory cell, and the level of the node BLj in the data register is latched. To the low level. Further, “1” data as write data is latched in the data register to which the normal bit line is connected, and the level of the node BLj in the data register is preset to a high level. As shown in FIG. 38, when the bit line leak test mode ends, write data is input to the data register from a predetermined address specified in the address input mode, and then writing is performed.
[0043]
Thus, in this embodiment, the contents of the data register to which the defective bit line is connected at the time of writing are “0” data. Therefore, the P-channel transistor TrPl of the clocked inverter CINV6 in this data register is in a non-conductive state. For this reason, even if the write operation is started and the BLCD becomes 12V, a leak current does not flow from the power source VBITH to the ground, and the voltage of VBITH does not decrease.
[0044]
The data register preset operation by the bit line leak test may be performed when a reset command such as FF is input, for example. That is, in this case, the FF reset command is executed before starting writing, that is, before inputting the data input command. As a result, the contents of the data register to which the defective bit line is connected are preset to “0” data, and the contents of the data register to which the normal bit line is connected are preset to “1” data. Thereafter, the system may be configured to execute a data input command and perform a write operation after inputting data from a predetermined address.
[0045]
As described above, according to the embodiment of the present invention, after continuously reading the contents of the data register for one page from the input address, the BUSY signal indicating that the chip cannot be accessed is generated. Outputs data to the outside of the chip, automatically increments the row address, and transfers the memory cell data to the data register. Memory with an arbitrary data length without managing the address for one page outside the chip Data can be read continuously.
[0046]
In addition, when data from a predetermined address specified by the input address to an arbitrary address is input, the contents of the data register at the address in that page are automatically recognized as a predetermined value, so the size is smaller than one page. When writing is performed, writing can be performed without inputting one page of data, so that the time required for writing can be shortened. Further, since the chip internal reset operation at the time of power-on is performed by the program / erase protect signal, the chip contents can be surely reset without using a power-on reset circuit.
[0047]
【The invention's effect】
According to the present invention, since the register read command is input in the command input mode and the contents of the address buffer and the data register are output from the data input / output terminal, the write failure bit can be specified.
[Brief description of the drawings]
FIG. 1 is a block diagram of a semiconductor memory according to the present invention, in which Ready / Busy output is performed from a control circuit.
FIG. 2 is a chart for explaining an operation mode of a semiconductor memory according to the present invention, wherein Ready / Busy is set to “L” in “program erasing” and “read (cell → register)” modes;
FIG. 3 is a timing chart of the read operation of the semiconductor memory according to the present invention, wherein the “Busy” state is set during the data register transfer from the cell to (b) and (d).
4 is a circuit diagram of an address buffer circuit according to the present invention, showing a detailed circuit of the block ABUF in FIG. 5, in which an initial value can be directly set from a data input terminal I / On.
FIG. 5 is a circuit diagram of address input means of the present invention, and constitutes a binary counter.
6 is a circuit diagram of an address latch control signal generation circuit according to the present invention, and latch pulses LP1 for latching initial values in respective groups (upper, middle, and lower) of binary counters as address input means of FIG. ~ Circuit diagram to generate LP3.
7 is a circuit diagram of the shift register circuit, showing details of the first shift register of FIG. 6;
8 is a circuit diagram of the shift register circuit, and shows details of the second shift register of FIG. 6;
9 is an internal signal timing chart for explaining the operation of the address input means of FIG. 5;
FIG. 10 is a read control program sequence diagram of the semiconductor memory of the present invention.
FIG. 11 is a connection example when a plurality of semiconductor memories of the present invention are connected and used, and an example in which control signals such as Ready / Busy are commonly connected.
FIG. 12 is a timing diagram of a write operation of the semiconductor memory according to the present invention, in which a column address, a row address, and write data are captured following a data input command 80H.
FIG. 13 is a data register circuit that initializes register data to “1” before data input.
FIG. 14 is a timing chart of the write operation of the semiconductor memory of the present invention.
FIG. 15 is a sequence diagram of a write control program for a semiconductor memory according to the present invention, in which the dummy data input required in FIG. 31 is not required due to initialization.
FIG. 16 is an operation timing chart for explaining the register read operation of the semiconductor memory according to the present invention. The command mode is set by the combination of the control signals, the register read command E0H is fetched, and the address data and the register data are output. The timing diagram.
FIG. 17 is a circuit diagram of an output circuit of a semiconductor memory according to the present invention. (Output buffer.)
FIG. 18 is a circuit diagram of an address register read control circuit according to the present invention, which generates a control signal for transferring an address from a binary counter to an output buffer.
19 is an internal signal timing chart for explaining an address register read operation of the output circuit of FIG. 17;
FIG. 20 is a timing chart of the reset operation when the semiconductor memory of the present invention is turned on (see [0038]).
FIG. 21 shows a command circuit and a reset signal generation circuit (see [0039]) for explaining a reset operation when the semiconductor memory of the present invention is turned on.
FIG. 22 is a diagram for explaining a memory cell operation in NAND connection;
FIG. 23 is a diagram for explaining the operation of the memory cell, and shows the correspondence between charge injection and data.
FIG. 24 is a diagram for explaining a memory cell operation (erase operation);
FIG. 25 is a diagram for explaining a conventional read operation;
FIG. 26 is a block diagram of a conventional nonvolatile semiconductor device without Ready / Busy output.
FIG. 27 is a table illustrating operation modes of a conventional nonvolatile semiconductor device.
FIG. 28 is a timing chart of a read operation of a conventional nonvolatile semiconductor device (see [0007]).
FIG. 29 is a timing diagram of a write operation of a conventional nonvolatile semiconductor device.
FIG. 30 is a sequence diagram of a control program for reading data from a conventional nonvolatile semiconductor device.
FIG. 31 is a sequence diagram of a control program for writing into a conventional nonvolatile semiconductor device when dummy data needs to be input.
FIG. 32 shows another example of an address buffer circuit capable of pipeline operation.
FIG. 33 is a detailed diagram of a latch circuit. (Details of the ALCi block in FIG. 32)
34 is a timing chart of main signals in one cycle of random access and serial access in the address buffer circuit of FIG. 32;
FIG. 35 is a circuit for transferring data in a data register to a data output buffer. (A pipeline operation is realized.)
FIG. 36 is a circuit that outputs a pulse signal PUL2 (see [0042]).
FIG. 37 is a write operation flowchart including a data register initialization operation of the present invention;
FIG. 38 is a write operation flowchart including an operation of initializing a data register by the bit line leak test of the present invention.
FIG. 39 is a circuit diagram as an example of a sense amplifier / data register for realizing the bit line leak test of the present invention;
[Explanation of symbols]
101 Drain side select line
103 Source side select line
105 column address buffer
107 row address buffer
109 Command decoder
111 I / O terminal
Claims (7)
外部から入力されるアドレスを記憶し、通常動作モード時は読み出しクロック信号に応答してインクリメントし、レジスタリードモード時はインクリメント動作を行わない、アドレスバッファと、
前記アドレスバッファに格納されたアドレスに応じて、前記メモリセルアレイから複数の不揮発性メモリセルを選択するデコーダと、
前記デコーダにより選択された複数の不揮発性メモリセルからのデータが入力され、これら入力されたデータを出力するデータレジスタと、
複数の外部制御信号入力端子と、
前記データレジスタに接続されたバスと、
前記バスおよび前記アドレスバッファに接続された出力バッファと、
前記出力バッファに接続されたデータ入出力端子と、
を有し、
複数の外部制御信号の組合せに応じて定められるコマンド入力モードを許容し、このコマンド入力モードにおいて前記入出力端子にレジスタリードコマンドが入力された後、第1の論理状態の前記読み出しクロック信号により前記出力バッファがイネーブルされ、前記アドレスバッファをインクリメントすることなく、前記アドレスバッファの内容を前記入出力端子に出力することを特徴とする不揮発性メモリ。A non-volatile memory cell array;
Stores the address input from the outside, increments in response to the read clock signal in the normal operation mode, does not perform the increment operation in the register read mode ,
A decoder for selecting a plurality of nonvolatile memory cells from the memory cell array in accordance with an address stored in the address buffer;
Data from a plurality of nonvolatile memory cells selected by the decoder is input, and a data register that outputs the input data;
A plurality of external control signal input terminals;
A bus connected to the data register;
An output buffer connected to the bus and the address buffer;
A data input / output terminal connected to the output buffer;
Have
A command input mode determined according to a combination of a plurality of external control signals is allowed, and after a register read command is input to the input / output terminal in the command input mode, the read clock signal in a first logic state causes the command input mode. An output buffer is enabled, and the contents of the address buffer are output to the input / output terminal without incrementing the address buffer.
さらに、前記複数の不揮発性メモリセルから前記データレジスタへのデータ転送中にアクセス不可を示すビジー信号を外部に出力する、ビジー信号出力手段を備える、
ことを特徴とする請求項１記載の不揮発性半導体メモリ。The address includes a column address and a row address, the column address is sequentially incremented in response to said read clock signal, the column address is incremented and the row address reaches the last column address within a page, and, Set the column address to the first column address in the next page and start reading the data on this next page,
Furthermore, it comprises a busy signal output means for outputting a busy signal indicating that access is impossible during data transfer from the plurality of nonvolatile memory cells to the data register.
The nonvolatile semiconductor memory according to claim 1.
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