JP3749521B2

JP3749521B2 - Clock recovery circuit

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Publication number: JP3749521B2
Application number: JP2003030976A
Authority: JP
Inventors: 秀樹石田; 浩志佃
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-02-07
Filing date: 2003-02-07
Publication date: 2006-03-01
Anticipated expiration: 2023-02-07
Also published as: JP2004242169A

Description

【０００１】
【発明の属する技術分野】
本発明は、一般にクロック信号を処理する回路に関し、詳しくは入力クロック信号に基づいて所望の位相のクロック信号を生成するクロック復元回路に関する。
【従来の技術】
システムの性能を向上させるためには、プロセッサやメモリ等の各構成要素の速度を向上させるだけではなく、各構成要素であるチップ間の信号伝送速度を向上させる必要がある。またチップの大型化に伴い、チップ間の信号伝送だけでなく、チップ内における素子や回路ブロック間の信号伝送速度も、チップの性能を制限する大きな要因となっている。
【０００２】
信号伝送を高速化するためには、信号を受信する回路が信号に対して正確なタイミングで動作することが必要である。このような正確なタイミングを発生させるための回路として、帰還ループの中に位相調整回路を設けたクロック復元回路が知られている。
【０００３】
図１は、従来のクロック復元回路の構成の一例を示す図である。
【０００４】
図１のクロック復元回路１０は、出力タイミングが可変な位相調整回路１１と、入力信号と出力信号の位相判定を行う位相比較回路１２を含む。
【０００５】
位相比較回路１２は入力信号と出力信号との位相差を検出し、比較結果に応じた位相制御信号をデジタル信号又はアナログ信号として位相調整回路１１に供給し、位相調整回路１１の位相調整動作を制御する。位相調整回路１１は位相比較回路１２から供給される位相制御信号に基づいて、入力信号を位相調整し出力信号として出力する。
【０００６】
出力信号が入力信号に対して位相が進んでいる場合は、位相比較回路１２は現状より位相を遅らすように位相制御信号を出力する。出力信号が入力信号に対し位相が遅れている場合は、位相比較回路１２は現状より位相を進めるように位相制御信号を出力する。
【０００７】
図２は、従来の位相調整回路の構成の一例を示す図である。
【０００８】
図２の位相調整回路１１は、ＮＭＯＳトランジスタ２１乃至２４、電流源２５及び２６、及び抵抗Ｒ１及びＲ２を含む。
【０００９】
ＮＭＯＳトランジスタ２１のゲート端子には正弦波信号Φ１が供給され、ＮＭＯＳトランジスタ２２のゲート端子には正弦波信号Φ１ｘが供給される。ＮＭＯＳトランジスタ２３のゲート端子には正弦波信号Φ２が供給され、ＮＭＯＳトランジスタ２４のゲート端子には正弦波信号Φ２ｘが供給される。信号Φ１は基準の位相として０°の位相を有するクロック信号であり、信号Φ１ｘは信号Φ１の相補信号であり１８０°の位相を有する。また信号Φ２は９０°の位相を有するクロック信号であり、信号Φ２ｘは信号Φ２の相補信号であり２７０°の位相を有する。
【００１０】
０°位相の信号Φ１と９０°位相の信号Φ２とを重み付けして足し合わせることで、出力信号ＯＵＴが生成される。また０°位相の信号Φ１ｘと９０°位相の信号Φ２ｘとを重み付けして足し合わせることで、出力信号ＯＵＴの相補信号である出力信号ＯＵＴｘが生成される。
【００１１】
０°位相の信号Φ１の重みは電流源２５に流れる電流値Ｉ１に略比例し、また９０°位相の信号Φ２の重みは電流源２５に流れる電流値Ｉ２に略比例する。従って、出力信号ＯＵＴは電流値Ｉ１と電流値Ｉ２との比率に応じた位相を有する正弦波として出力される。同様にして、出力信号ＯＵＴの相補信号である出力信号ＯＵＴｘが出力される。ここで電流源２５に流れる電流値Ｉ１はアナログ信号Ｄ１により制御され、電流源２５に流れる電流値Ｉ２はアナログ信号Ｄ２により制御される。これらアナログ信号Ｄ１及びＤ２が、図１の位相比較回路１２から供給される。
【００１２】
図３は、従来の位相調整回路の構成の別の一例を示す図である。
【００１３】
図３の位相調整回路１１は、ＮＭＯＳトランジスタ２１乃至２４、電流源２５−１乃至２５−ｎ、電流源２６−１乃至２６−ｎ、スイッチ２７−１乃至２７−ｎ、スイッチ２８−１乃至２８−ｎ、及び抵抗Ｒ１及びＲ２を含む。
【００１４】
図３の位相調整回路において、互いに９０°位相の異なる信号の重み付け和により出力信号を生成する原理は図２の位相調整回路と同一である。図３の位相調整回路においては、デジタル信号Ｄ１_１乃至Ｄ１_ｎに応じて、スイッチ２７−１乃至２７−ｎのうち所望の個数のスイッチを導通状態とする。これにより、電流値Ｉを有する電流源２５−１乃至２５−ｎのうちで所望の個数の電流源をＮＭＯＳトランジスタ２１及び２２に接続し、この個数に応じた重みを信号Φ１及びΦ１ｘに与えることができる。
【００１５】
同様に、デジタル信号Ｄ２_１乃至Ｄ２_ｎに応じて、スイッチ２８−１乃至２８−ｎのうち所望の個数のスイッチを導通状態とする。これにより、電流値Ｉを有する電流源２６−１乃至２６−ｎのうちで所望の個数の電流源をＮＭＯＳトランジスタ２３及び２４に接続し、この個数に応じた重みを信号Φ２及びΦ２ｘに与えることができる。
【００１６】
一般に、位相比較回路１２から出力される位相制御信号はデジタル制御コードであり、図３の構成ではこのデジタル制御コードを直接にスイッチ２７−１乃至２７−ｎ及び２８−１乃至２８−ｎの制御に用いることができる。それに対して図２の構成では、位相比較回路１２から供給されるデジタル制御コードをアナログ信号に変換してから、電流源２５及び２６の電流値制御に用いることになる。
【００１７】
【特許文献１】
特開平１１−２７５０６６号公報
【００１８】
【非特許文献１】
ウィリアム・ダリィ（William J Dally）、ジョン・ポールトン（John W. Poulton）著、「デジタルシステムエンジニアリング（DIGITAL SYSTEM ENGINEERING）」、（英国）、ケンブリッジユニバーシティプレス（Cambridge University
Press）、１９９８年、ｐ．６０５
【００１９】
【非特許文献２】
田村泰孝、後藤公太郎、ラグー・サストリー、「高速信号伝送技術：Synfinity II」、雑誌富士通、富士通株式会社、１９９７年７月、１９９９−７、ｐ．２３５−２４１
【発明が解決しようとする課題】
制御対象の信号が高速化すると、位相制御信号もまた高速に変化するようになる。位相調整回路１１は位相制御信号の変化後速やかに位相を調整する必要があるが、図２のようにデジタル制御コードをアナログレベルに変換する構成では、コード変換に余分な処理時間を必要とするために、デジタル制御コードの変化速度に対応できなくなる可能性がある。また図３の構成は、デジタル制御コードを直接スイッチング制御に用いるので高速動作が可能であるが、スイッチング時に大きなジッタが発生する。この結果、出力クロックの位相に歪みを生じてしまうという問題がある。
【００２０】
以上を鑑みて、本発明は、位相制御信号の変化に十分追従し、且つスイッチングによるジッタを抑制したクロック復元回路を提供することを目的とする。
【課題を解決するための手段】
本発明によるクロック復元回路は、所定の一端子と複数の電流源との間の短絡又は開放をそれぞれが制御する複数のスイッチ回路により該所定の一端子の電流量を変化させクロック信号の電流量を制御することにより、異なる位相を有する複数のクロック信号の電流量をそれぞれ制御し、該複数のクロック信号を重ね合わせ所望の出力クロック信号を生成する回路において、該複数のスイッチ回路の各々は、該所定の一端子と該複数の電流源のうちの対応する電流源との間を短絡又は開放し、短絡した状態において該対応電流源に所定の電流を流すスイッチと、該スイッチが該所定の一端子と該対応電流源との間を開放した状態において該対応電流源に該所定の電流と略同量の電流を供給するオフ時電流経路を含み、該スイッチが開放及び短絡間で切り換わる際に該電流源には該略同量の電流が流れ続けることを特徴とする。
【００２１】
上記クロック復元回路においては、オフ時電流経路を設け、スイッチがオンの状態、オンからオフに切り換わる途中の状態、及びスイッチがオフの状態の全てにおいて、スイッチを流れる電流量が略一定となるようにスイッチ動作を実行する。従って、電流源を流れる電流は常に一定値となり、急激な電流・電圧の変化がなくなり、ジッタの発生が抑制される。
【００２２】
これにより、デジタル制御コードを直接スイッチング制御に用いて位相制御信号の変化に十分追従しながらも、スイッチングによるジッタを抑制したクロック復元回路を提供することができる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２３】
図４は、本発明によるクロック復元回路３０の全体構成を示す図である。
【００２４】
図４のクロック復元回路３０は、位相調整回路３１、位相比較回路３２、電流源回路３３、バッファ３４、振幅調整器３５、及び増幅器３６を含む。入力クロック信号は、矩形波のクロック信号であり、バッファ３４を介して振幅調整器３５に供給される。振幅調整器３５は、入力クロック信号が正弦波に近くなるようにその振幅を減衰させて、得られた正弦波クロック信号を位相調整回路３１に供給する。位相調整回路３１から出力される位相調整された正弦波クロック信号は、増幅器３６により増幅され、ＨＩＧＨとＬＯＷのデジタル値を有する矩形波クロック信号として出力される。位相比較回路３２は、増幅器３６の出力である矩形波クロック信号と参照クロック信号とを比較して、その比較結果に基づいて位相調整回路３１に位相制御信号を供給して位相調整を制御する。参照クロック信号は、典型的には位相調整回路３１に入力されるクロック信号でよいが、別のタイミングのクロック信号であってもよい。
【００２５】
図５は、本発明による位相調整回路３１の構成の一例を示す図である。
【００２６】
図５の位相調整回路３１は、ＮＭＯＳトランジスタ２１乃至２４、電流源２５−１乃至２５−ｎ、電流源２６−１乃至２６−ｎ、スイッチ４１−１乃至４１−ｎ、スイッチ４２−１乃至４２−ｎ、及び抵抗Ｒ１及びＲ２を含む。
【００２７】
図５の位相調整回路において、互いに９０°位相の異なる信号の重み付け和により出力信号を生成する原理は図２の位相調整回路と同一である。図５の位相調整回路においては、デジタル信号Ｄ１_１乃至Ｄ１_ｎに応じて、スイッチ４１−１乃至４１−ｎのうち所望の個数のスイッチを導通状態とする。これにより、電流値Ｉを有する電流源２５−１乃至２５−ｎのうちで所望の個数の電流源をＮＭＯＳトランジスタ２１及び２２に接続し、この個数に応じた重みを信号Φ１及びΦ１ｘに与えることができる。なお電流源２５−１乃至２５−ｎは、図４の電流源回路３３の一部に対応する。
【００２８】
同様に、デジタル信号Ｄ２_１乃至Ｄ２_ｎに応じて、スイッチ４２−１乃至４２−ｎのうち所望の個数のスイッチを導通状態とする。これにより、電流値Ｉを有する電流源２６−１乃至２６−ｎのうちで所望の個数の電流源をＮＭＯＳトランジスタ２３及び２４に接続し、この個数に応じた重みを信号Φ２及びΦ２ｘに与えることができる。電流源２６−１乃至２６−ｎは、図４の電流源回路３３の一部に対応する。
【００２９】
本発明においては、スイッチ４１−１乃至４１−ｎ及びスイッチ４２−１乃至４２−ｎの構成に工夫があり、スイッチ切り換え時にジッタが成るべく発生しない低ジッタスイッチング回路となっている。
【００３０】
図６は、本発明による低ジッタスイッチング回路の原理構成を示す図である。（ａ）は低ジッタスイッチング回路が導通（オン）したときの状態を示し、（ｂ）は低ジッタスイッチング回路が開放（オフ）したときの状態を示す。
【００３１】
図６の低ジッタスイッチング回路は、スイッチ５１及びオフ時電流経路５２を含む。ノードＶ_{ｔａｉｌ１}は図５のノードＶ_{ｔａｉｌ１}に対応し、電流源５３は図５の電流源２５−１乃至２５−ｎの１つに相当する。
【００３２】
本発明による低ジッタスイッチング回路は、オフ時電流経路５２を設けることで、スイッチ５１がオンした場合とオフした場合とで略同量の電流が流れるように構成される。即ち、図６（ａ）に示されるようにスイッチ５１がオンした場合には、スイッチ５１を介して、ノードＶ_{ｔａｉｌ１}から電流源５３に向けて電流Ｉ１_ｎ（Ｉ_{ｔａｉｌ１ｎ}）が流れる。また図６（ｂ）に示されるようにスイッチ５１がオフした場合には、スイッチ５１を介して、電位ＶＴＴから電流源５３に向けて電流Ｉ１_ｎ（Ｉ_{ｌｅａｋ１ｎ}）が流れる。
【００３３】
この際、スイッチオンの状態とスイッチオフの状態間で切り換わる際に、一瞬でも電流が流れなくなるような状態があっては、オフ時電流経路５２を設けてオン時とオフ時とで同量の電流が流れるように設計した意味がなくなる。そこで本発明においては図７に示すように、スイッチ５１をオン・オフ間で切り換える際に、ノードＶ_{ｔａｉｌ１}側を流れる電流が徐々に減少しながらオフ時電流経路５２側を流れる電流が徐々に増大するようにスイッチを設計する。これにより、電流源５３を流れる電流が常に略一定量となるようなスイッチ切り換え動作を実現する。このようなスイッチ切り換え動作の実現方法については、後程説明する。
【００３４】
上述のように、本発明による低ジッタスイッチング回路においては、オフ時電流経路を設け、スイッチがオンの状態、オンからオフに切り換わる途中の状態、及びスイッチがオフの状態の全てにおいて、スイッチを流れる電流量が略一定となるようにスイッチ動作を実行する。従って、電流源を流れる電流は常に一定値となり、急激な電流・電圧の変化がなくなり、ジッタの発生が抑制される。
【００３５】
図８は、本発明による低ジッタスイッチング回路の第１の実施例の構成を示す図である。
【００３６】
図８の低ジッタスイッチング回路は、ＮＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２、及びオフ時電圧供給ノード６３を含む。ＮＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６２が図６のスイッチ５１に相当し、またＮＭＯＳトランジスタ６２及びオフ時電圧供給ノード６３が図６のオフ時電流経路５２に相当する。ノードＶ_{ｔａｉｌ１}は図５のノードＶ_{ｔａｉｌ１}に対応し、電流源５３は図５の電流源２５−１乃至２５−ｎの１つに相当する。
【００３７】
従来技術においては、ＮＭＯＳトランジスタ６１のみでスイッチ回路を形成していたが、本発明においては、ＮＭＯＳトランジスタ６２及びオフ時電圧供給ノード６３からなるオフ時電流経路５２部分を追加している。
【００３８】
ＮＭＯＳトランジスタ６１のゲート端子には信号Ｄ１_ｎが印加され、ＮＭＯＳトランジスタ６２のゲート端子には信号Ｄ１_ｎの相補信号Ｄ１_ｎｘが印加される。信号Ｄ１_ｎは、位相比較回路３２から供給される位相制御信号（デジタル制御コード）の１ビットに対応する。信号Ｄ１_ｎがＨＩＧＨの時に、ＮＭＯＳトランジスタ６１が導通してＮＭＯＳトランジスタ６２が非導通となり、ノードＶ_{ｔａｉｌ１}から電流源５３に向けて電流Ｉ１_ｎが流れる。また信号Ｄ１_ｎがＬＯＷの時に、ＮＭＯＳトランジスタ６１が非導通となりＮＭＯＳトランジスタ６２が導通し、オフ時電圧供給ノード６３から電流源５３に向けて電流Ｉ１_ｎが流れる。また信号Ｄ１_ｎがＬＯＷとＨＩＧＨとの間に存在する場合には、ＮＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６２が相補的な関係で半導通状態となり、ノードＶ_{ｔａｉｌ１}から電流源５３に向けて流れる電流とオフ時電圧供給ノード６３から電流源５３に向けて流れる電流との和が電流Ｉ１_ｎとなる。
【００３９】
なおここでオフ時電圧供給ノード６３の電位ＶＴＴは、最適条件では、ＶＴＴがノードＶ_{ｔａｉｌ１}の電位と略等しくなるように設定される。実際には、ＮＭＯＳトランジスタ６１が開いたときにＮＭＯＳトランジスタ６１に電流が流れないような範囲で、電位ＶＴＴを調整することになる。
【００４０】
図９は、本発明による低ジッタスイッチング回路の第２の実施例の構成を示す図である。図９において、図８と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００４１】
図９の低ジッタスイッチング回路は、図８の低ジッタスイッチング回路のＮＭＯＳトランジスタ６２をＰＭＯＳトランジスタ７２で置き換えてある。それ以外の構成は図９の低ジッタスイッチング回路と同一である。ＰＭＯＳトランジスタ７２は、ＮＭＯＳトランジスタ６１とは極性が逆であるので、信号Ｄ１_ｎの相補信号Ｄ１_ｎｘではなく信号Ｄ１_ｎそのものがゲート端子に印加される。
【００４２】
図８の構成では、相補信号Ｄ１_ｎｘを信号Ｄ１_ｎから生成するための回路が必要になるが、図９の構成では信号Ｄ１_ｎのみを使用するので、回路構成を単純化することができる。この場合、ＰＭＯＳトランジスタ７２のサイズや電位ＶＴＴを調整することにより、ＮＭＯＳトランジスタ６１とＰＭＯＳトランジスタ７２のスイッチ切り換え速度が略同等になるように構成する。
【００４３】
図１０は、本発明による低ジッタスイッチング回路の第３の実施例の構成を示す図である。図１０において、図８と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００４４】
図１０の低ジッタスイッチング回路は、図８の低ジッタスイッチング回路と回路構成としては同一である。但し図１０の第３の実施例においては、ＮＭＯＳトランジスタ６１のゲート端子には適当なバイアス電圧ＢＩＡＳを印加し、スイッチとしてオン・オフ動作するのはＮＭＯＳトランジスタ６２の方となっている。
【００４５】
この場合、ＮＭＯＳトランジスタ６１は電流源５３と合わせて１つの電流源であるかのように振舞う。最初にＮＭＯＳトランジスタ６２がオフである状態では、ＮＭＯＳトランジスタ６１はオン状態にあり、電流Ｉ１_ｎがノードＶ_{ｔａｉｌ１}から電流源５３に向けて流れ、低ジッタスイッチング回路はオン状態にある。
【００４６】
ここで、ＮＭＯＳトランジスタ６２のゲート入力である位相制御信号Ｄ１_ｎｘをＨＩＧＨにすると、ＮＭＯＳトランジスタ６２に電流が流れ始め、ソース側端子電圧Ｖｃｎｔｎが上昇していく。予め各トランジスタのサイズ及び電位ＶＴＴを適宜調整しておくことで、電圧Ｖｃｎｔｎの上昇によりＮＭＯＳトランジスタ６１がオフするように構成する。
【００４７】
これにより、前述の実施例と同様に電流源５３を遮断させることなくスイッチを切り換えることができる。この第３の実施例の構成では、スイッチ用のトランジスタがノードＶ_{ｔａｉｌ１}と電流源５３との間に存在しないので、更なるジッタの低減効果が期待できる。なおここで、オフ時電圧供給ノード６３の電圧ＶＴＴは、最適条件では、ＮＭＯＳトランジスタ６２のソース側端子の電位ＶｃｎｔｎがノードＶ_{ｔａｉｌ１}の電位と略等しくなるように設定される。実際には、ＮＭＯＳトランジスタ６２が開いたときにＮＭＯＳトランジスタ６１に電流が流れない範囲で、電位ＶＴＴを調整することになる。
【００４８】
図１１は、本発明による低ジッタスイッチング回路の第４の実施例の構成を示す図である。図１１において、図１０と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００４９】
図１１の第４の実施例の構成は、図１０の第３の実施例の構成における電流源５３をＮＭＯＳトランジスタ７３で実現している。ＮＭＯＳトランジスタ７３のゲート端子には所定のバイアス電圧ＢＩＡＳ１が印加され、ＮＭＯＳトランジスタ６１のゲート端子には所定のバイアス電圧ＢＩＡＳ２が印加される。ＮＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ７３でカスケード（２段縦積み構造）電流源を構成している。スイッチング動作については図１０の構成の場合と同様である。
【００５０】
図１２は、図１１のバイアス電圧ＢＩＡＳ１及びバイアス電圧ＢＩＡＳ２を生成する回路の一例を示す図である。
【００５１】
図１２の回路は、電流源８１及び８２とＮＭＯＳトランジスタ８３乃至８５を含む。ＮＭＯＳトランジスタ８４のゲート電圧がバイアス電圧ＢＩＡＳ２であり、ＮＭＯＳトランジスタ８５のゲート電圧がバイアス電圧ＢＩＡＳ１である。このバイアス電圧ＢＩＡＳ２が図１１のＮＭＯＳトランジスタ６１のゲートに印加され、バイアス電圧ＢＩＡＳ１がＮＭＯＳトランジスタ７３のゲートに印加される。これによりカレントミラー回路を構成し、図１１のＮＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ７３からなるカスケード電流源の電流量を所望の値に設定することができる。
【００５２】
図１３は、本発明による位相調整回路３１の別の実施例を示す図である。図１３において、図５及び図８と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５３】
図１３の位相調整回路３１は、ＮＭＯＳトランジスタ２１乃至２４、電流源５３を含めた複数の低ジッタスイッチング回路９１、ＰＭＯＳトランジスタ１２１乃至１２４、電流源１５３を含めた複数の低ジッタスイッチング回路１９１を含む。低ジッタスイッチング回路９１は図８に示される構成と同一である。図１３の下半分に示される部分は、図５に示す構成の抵抗Ｒ１及びＲ２を除いた部分に相当する。
【００５４】
図１３の実施例はプッシュプル構造であり、電流源を介してグラウンド側に接続される回路部分に加えて、図面上半分に示されるように、電流源を介して電源電圧側に接続される回路部分を含む。この電源電圧側の回路部分は、グラウンド側に接続する回路部分と基本的に同一構造である。即ち、ＮＭＯＳトランジスタ２１乃至２４に対応して、逆極性のＰＭＯＳトランジスタ１２１乃至１２４が設けられる。また低ジッタスイッチング回路９１がＮＭＯＳトランジスタ６１及び６２を含むのに対して、低ジッタスイッチング回路１９１はＰＭＯＳトランジスタ１６１及び１６２を含む。
【００５５】
極性が逆となっている以外、低ジッタスイッチング回路１９１は低ジッタスイッチング回路９１と同一の構成で同一の動作を実現する。即ち、低ジッタスイッチング回路１９１は、ＰＭＯＳトランジスタ１６１及び１６２とオフ時電圧供給ノード１６３とにより、電流源１５３を流れる電流が常に一定量となるように、スイッチがオフの状態とスイッチがオンの状態とを切り換える。
【００５６】
図１３の回路において、低ジッタスイッチング回路９１のＮＭＯＳトランジスタ６１のゲート端子には、図１０のようにバイアス電圧ＢＩＡＳを印加するよう構成してもよい。同様に、低ジッタスイッチング回路１９１のＰＭＯＳトランジスタ１６１のゲート端子には、デジタル制御コードの代わりにバイアス電圧ＢＩＡＳを印加するよう構成してもよい。また図９のように、極性の異なるＭＯＳトランジスタを１つのスイッチ回路内で使用するよう構成してもよい。
【００５７】
また図１３の実施例の回路構成のうち、電流源を介して電源電圧側に接続される回路部分（ＰＭＯＳトランジスタ１２１乃至１２４及び複数の低ジッタスイッチング回路１９１）を取り出して、グラウンド側に抵抗を設けることで図５の回路と逆極性の回路として位相調整回路３１を構成してもよい。このような回路構成において、低ジッタスイッチング回路１９１のＰＭＯＳトランジスタ１６１のゲート端子には、デジタル制御コードの代わりにバイアス電圧ＢＩＡＳを印加するよう構成してもよい。
【００５８】
なおここまでの実施例の説明において、位相が０°と９０°の２つのクロック信号を重ね合わせて出力クロックを生成する構成を示したが、２つ以上の互いに位相が異なるクロック信号を重ね合わせる構成としてもよい。
【００５９】
図１４は、位相比較回路３２から出力される位相調整信号（デジタル制御コード）の一例を示す図である。（ａ）は制御コードの変化を示し、（ｂ）は位相比較回路による位相比較の結果（０°〜３６０°）を制御コードに対応付ける図である。図１４の例は、４つの異なる位相のクロック信号を重ね合わせて、出力クロック信号を作成する場合の制御コードを示す。
【００６０】
位相比較回路３２は、２つのクロック信号を比較して、位相が進んでいるか或いは遅れているかを判断し、内蔵アップダウンカウンタをアップ或いはダウンさせる。更に、（ｂ）に示されるように位相比較の結果（０°〜３６０°）に対応するカウンタの出力（ｃｏｄｅ０〜ｃｏｄｅ３１）を制御コードに変換して、位相調整信号として位相調整回路３１に出力する
図１４（ａ）に示されるように、制御コードはサーモメータコードとして供給される。サーモメータコードにおいては、あるコードから１つ上或いは１つ下のコードに変化する時に、値が反転するビット数は１ビットのみである。コード変化時に反転するビット数が多いと、位相調整回路３１において同時にオン・オフが切り換わるスイッチ数が多くなり、ジッタが発生しやすくなる。そこで図１４に示されるようなサーモメータコードによりスイッチを制御すれば、ジッタを成るべく小さくすることが可能となる。
【００６１】
図１５は、位相制御信号の別の例である。
【００６２】
この例では制御コードはサーモメータコードを拡張したもので、値が反転するビット数は最大で２ビットである。この場合、各スイッチの電流値の重み付けは下位９ビットのうちの最上位、最下位のビットは重み１、中間の７ビットは重み２となる。
【００６３】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
以上説明したクロック復元回路においては、オフ時電流経路を設け、スイッチがオンの状態、オンからオフに切り換わる途中の状態、及びスイッチがオフの状態の全てにおいて、スイッチを流れる電流量が略一定となるようにスイッチ動作を実行する。従って、電流源を流れる電流は常に一定値となり、急激な電流・電圧の変化がなくなり、ジッタの発生が抑制される。
【００６４】
これにより、デジタル制御コードを直接スイッチング制御に用いて位相制御信号の変化に十分追従しながらも、スイッチングによるジッタを抑制したクロック復元回路を提供することができる。
【図面の簡単な説明】
【図１】従来のクロック復元回路の構成の一例を示す図である。
【図２】従来の位相調整回路の構成の一例を示す図である。
【図３】従来の位相調整回路の構成の別の一例を示す図である。
【図４】本発明によるクロック復元回路の全体構成を示す図である。
【図５】本発明による位相調整回路の構成の一例を示す図である。
【図６】本発明による低ジッタスイッチング回路の原理構成を示す図である。
【図７】本発明によるスイッチをオン・オフ間で切り換える際に流れる電流の変化を示す図である。
【図８】本発明による低ジッタスイッチング回路の第１の実施例の構成を示す図である。
【図９】本発明による低ジッタスイッチング回路の第２の実施例の構成を示す図である。
【図１０】本発明による低ジッタスイッチング回路の第３の実施例の構成を示す図である。
【図１１】本発明による低ジッタスイッチング回路の第４の実施例の構成を示す図である。
【図１２】図１１のバイアス電圧ＢＩＡＳ１及びバイアス電圧ＢＩＡＳ２を生成する回路の一例を示す図である。
【図１３】本発明による位相調整回路の別の実施例を示す図である。
【図１４】位相比較回路から出力される位相調整信号（デジタル制御コード）の一例を示す図である。
【図１５】位相比較回路から出力される位相調整信号（デジタル制御コード）の別の一例を示す図である。
【符号の説明】
２１〜２４ＮＭＯＳトランジスタ
２５−１〜２５−ｎ電流源
２６−１〜２６−ｎ電流源
３０クロック復元回路
３１位相調整回路
３２位相比較回路
３３電流源回路
３４バッファ
３５振幅調整器
３６増幅器
４１−１〜４１−ｎスイッチ
４２−１〜４２−ｎスイッチ
５１スイッチ
５２オフ時電流経路
５３電流源
６１ＮＭＯＳトランジスタ
６２ＮＭＯＳトランジスタ
６３オフ時電圧供給ノード[0001]
BACKGROUND OF THE INVENTION
The present invention generally relates to a circuit that processes a clock signal, and more particularly to a clock recovery circuit that generates a clock signal having a desired phase based on an input clock signal.
[Prior art]
In order to improve the performance of the system, it is necessary not only to increase the speed of each component such as a processor and a memory, but also to increase the signal transmission speed between chips which are each component. In addition, with the increase in size of chips, not only signal transmission between chips but also signal transmission speed between elements and circuit blocks in the chip are major factors that limit chip performance.
[0002]
In order to increase the speed of signal transmission, it is necessary that a circuit that receives a signal operates at an accurate timing with respect to the signal. As a circuit for generating such an accurate timing, a clock restoration circuit in which a phase adjustment circuit is provided in a feedback loop is known.
[0003]
FIG. 1 is a diagram showing an example of the configuration of a conventional clock recovery circuit.
[0004]
The clock restoration circuit 10 of FIG. 1 includes a phase adjustment circuit 11 whose output timing is variable, and a phase comparison circuit 12 that performs phase determination of an input signal and an output signal.
[0005]
The phase comparison circuit 12 detects a phase difference between the input signal and the output signal, supplies a phase control signal corresponding to the comparison result to the phase adjustment circuit 11 as a digital signal or an analog signal, and performs the phase adjustment operation of the phase adjustment circuit 11. Control. The phase adjustment circuit 11 adjusts the phase of the input signal based on the phase control signal supplied from the phase comparison circuit 12 and outputs it as an output signal.
[0006]
When the phase of the output signal is advanced with respect to the input signal, the phase comparison circuit 12 outputs the phase control signal so as to delay the phase from the current state. When the phase of the output signal is delayed with respect to the input signal, the phase comparison circuit 12 outputs the phase control signal so as to advance the phase from the current state.
[0007]
FIG. 2 is a diagram illustrating an example of the configuration of a conventional phase adjustment circuit.
[0008]
The phase adjustment circuit 11 in FIG. 2 includes NMOS transistors 21 to 24, current sources 25 and 26, and resistors R1 and R2.
[0009]
A sine wave signal Φ1 is supplied to the gate terminal of the NMOS transistor 21, and a sine wave signal Φ1x is supplied to the gate terminal of the NMOS transistor 22. A sine wave signal Φ2 is supplied to the gate terminal of the NMOS transistor 23, and a sine wave signal Φ2x is supplied to the gate terminal of the NMOS transistor 24. The signal Φ1 is a clock signal having a phase of 0 ° as a reference phase, and the signal Φ1x is a complementary signal of the signal Φ1 and has a phase of 180 °. The signal Φ2 is a clock signal having a phase of 90 °, and the signal Φ2x is a complementary signal of the signal Φ2 and has a phase of 270 °.
[0010]
The output signal OUT is generated by weighting and adding the 0 ° phase signal Φ1 and the 90 ° phase signal Φ2. Also, the output signal OUTx, which is a complementary signal of the output signal OUT, is generated by weighting and adding the 0 ° phase signal Φ1x and the 90 ° phase signal Φ2x.
[0011]
The weight of the 0 ° phase signal Φ1 is approximately proportional to the current value I1 flowing through the current source 25, and the weight of the 90 ° phase signal Φ2 is approximately proportional to the current value I2 flowing through the current source 25. Therefore, the output signal OUT is output as a sine wave having a phase corresponding to the ratio between the current value I1 and the current value I2. Similarly, an output signal OUTx that is a complementary signal of the output signal OUT is output. Here, the current value I1 flowing through the current source 25 is controlled by the analog signal D1, and the current value I2 flowing through the current source 25 is controlled by the analog signal D2. These analog signals D1 and D2 are supplied from the phase comparison circuit 12 of FIG.
[0012]
FIG. 3 is a diagram showing another example of the configuration of a conventional phase adjustment circuit.
[0013]
The phase adjustment circuit 11 in FIG. 3 includes NMOS transistors 21 to 24, current sources 25-1 to 25-n, current sources 26-1 to 26-n, switches 27-1 to 27-n, and switches 28-1 to 28. -N, and resistors R1 and R2.
[0014]
In the phase adjustment circuit of FIG. 3, the principle of generating an output signal by the weighted sum of signals having a phase difference of 90 ° is the same as that of the phase adjustment circuit of FIG. In the phase adjustment circuit of FIG. 3, the digital signal D1 ₁ To D1 _n Accordingly, a desired number of switches among the switches 27-1 to 27-n are turned on. Accordingly, a desired number of current sources 25-1 to 25-n having the current value I are connected to the NMOS transistors 21 and 22, and weights corresponding to the number are given to the signals Φ1 and Φ1x. Can do.
[0015]
Similarly, the digital signal D2 ₁ To D2 _n Accordingly, a desired number of switches among the switches 28-1 to 28-n are turned on. Accordingly, a desired number of current sources among the current sources 26-1 to 26-n having the current value I are connected to the NMOS transistors 23 and 24, and weights corresponding to the number are given to the signals Φ2 and Φ2x. Can do.
[0016]
In general, the phase control signal output from the phase comparison circuit 12 is a digital control code. In the configuration of FIG. 3, this digital control code is directly controlled by the switches 27-1 to 27-n and 28-1 to 28-n. Can be used. On the other hand, in the configuration of FIG. 2, the digital control code supplied from the phase comparison circuit 12 is converted into an analog signal and then used for current value control of the current sources 25 and 26.
[0017]
[Patent Document 1]
JP-A-11-275066
[0018]
[Non-Patent Document 1]
William J Dally, John W. Poulton, "DIGITAL SYSTEM ENGINEERING", (UK), Cambridge University Press (Cambridge University)
Press), 1998, p. 605
[0019]
[Non-Patent Document 2]
Yasutaka Tamura, Kotaro Goto, Lagu Sustry, “High-Speed Signal Transmission Technology: Synfinity II”, Magazine Fujitsu, Fujitsu Limited, July 1997, 1999-7, p. 235-241
[Problems to be solved by the invention]
As the signal to be controlled increases in speed, the phase control signal also changes at high speed. The phase adjustment circuit 11 needs to adjust the phase immediately after the change of the phase control signal. However, in the configuration in which the digital control code is converted to the analog level as shown in FIG. 2, extra processing time is required for the code conversion. Therefore, there is a possibility that the change speed of the digital control code cannot be supported. The configuration of FIG. 3 can operate at high speed because the digital control code is directly used for switching control, but a large jitter is generated during switching. As a result, there is a problem that the phase of the output clock is distorted.
[0020]
In view of the above, an object of the present invention is to provide a clock restoration circuit that sufficiently follows changes in a phase control signal and suppresses jitter due to switching.
[Means for Solving the Problems]
The clock restoration circuit according to the present invention changes the current amount of the predetermined one terminal by a plurality of switch circuits each controlling a short circuit or open circuit between the predetermined one terminal and the plurality of current sources. By controlling the current amounts of a plurality of clock signals having different phases, and generating a desired output clock signal by superimposing the plurality of clock signals, each of the plurality of switch circuits includes: A switch that short-circuits or opens between the predetermined one terminal and a corresponding current source of the plurality of current sources, and in which the predetermined current is supplied to the corresponding current source in the short-circuited state; An off-state current path for supplying a current of approximately the same amount as the predetermined current to the corresponding current source in a state where one terminal and the corresponding current source are open, and the switch is open and short The current source when switch between, characterized in that the symbolic continue the same amount of current flows.
[0021]
In the clock recovery circuit, an off-state current path is provided, and the amount of current flowing through the switch is substantially constant in all of the on-state, the state in the middle of switching from on to off, and the off-state. The switch operation is executed as follows. Therefore, the current flowing through the current source is always a constant value, and there is no sudden current / voltage change, and the occurrence of jitter is suppressed.
[0022]
Accordingly, it is possible to provide a clock recovery circuit that suppresses jitter due to switching while sufficiently following the change of the phase control signal using the digital control code for direct switching control.
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
[0023]
FIG. 4 is a diagram showing the overall configuration of the clock recovery circuit 30 according to the present invention.
[0024]
The clock restoration circuit 30 of FIG. 4 includes a phase adjustment circuit 31, a phase comparison circuit 32, a current source circuit 33, a buffer 34, an amplitude adjuster 35, and an amplifier 36. The input clock signal is a rectangular wave clock signal and is supplied to the amplitude adjuster 35 via the buffer 34. The amplitude adjuster 35 attenuates the amplitude of the input clock signal so as to be close to a sine wave, and supplies the obtained sine wave clock signal to the phase adjustment circuit 31. The phase-adjusted sine wave clock signal output from the phase adjustment circuit 31 is amplified by the amplifier 36 and is output as a rectangular wave clock signal having digital values of HIGH and LOW. The phase comparison circuit 32 compares the rectangular wave clock signal that is the output of the amplifier 36 with the reference clock signal, and supplies a phase control signal to the phase adjustment circuit 31 based on the comparison result to control the phase adjustment. The reference clock signal may typically be a clock signal input to the phase adjustment circuit 31, but may be a clock signal at another timing.
[0025]
FIG. 5 is a diagram showing an example of the configuration of the phase adjustment circuit 31 according to the present invention.
[0026]
The phase adjustment circuit 31 in FIG. 5 includes NMOS transistors 21 to 24, current sources 25-1 to 25-n, current sources 26-1 to 26-n, switches 41-1 to 41-n, and switches 42-1 to 42. -N, and resistors R1 and R2.
[0027]
In the phase adjustment circuit of FIG. 5, the principle of generating an output signal by weighted sum of signals having phases different from each other by 90 ° is the same as that of the phase adjustment circuit of FIG. 2. In the phase adjustment circuit of FIG. 5, the digital signal D1 ₁ To D1 _n Accordingly, a desired number of switches among the switches 41-1 to 41-n are turned on. Accordingly, a desired number of current sources 25-1 to 25-n having the current value I are connected to the NMOS transistors 21 and 22, and weights corresponding to the number are given to the signals Φ1 and Φ1x. Can do. The current sources 25-1 to 25-n correspond to a part of the current source circuit 33 in FIG.
[0028]
Similarly, the digital signal D2 ₁ To D2 _n Accordingly, a desired number of switches among the switches 42-1 to 42-n are turned on. Accordingly, a desired number of current sources among the current sources 26-1 to 26-n having the current value I are connected to the NMOS transistors 23 and 24, and weights corresponding to the number are given to the signals Φ2 and Φ2x. Can do. The current sources 26-1 to 26-n correspond to a part of the current source circuit 33 in FIG.
[0029]
In the present invention, the configurations of the switches 41-1 to 41-n and the switches 42-1 to 42-n are devised, and a low-jitter switching circuit that generates as little jitter as possible when the switches are switched is provided.
[0030]
FIG. 6 is a diagram showing a principle configuration of a low jitter switching circuit according to the present invention. (A) shows a state when the low jitter switching circuit is conductive (ON), and (b) shows a state when the low jitter switching circuit is opened (OFF).
[0031]
The low jitter switching circuit of FIG. 6 includes a switch 51 and an off-state current path 52. Node V _tail1 Is node V in FIG. _tail1 The current source 53 corresponds to one of the current sources 25-1 to 25-n in FIG.
[0032]
The low jitter switching circuit according to the present invention is configured such that substantially the same amount of current flows when the switch 51 is turned on and when it is turned off by providing the off-time current path 52. That is, as shown in FIG. 6A, when the switch 51 is turned on, the node V is connected via the switch 51. _tail1 To the current source 53 from the current I1 _n (I _tail1n ) Flows. When the switch 51 is turned off as shown in FIG. 6B, the current I1 is supplied from the potential VTT to the current source 53 via the switch 51. _n (I _leak1n ) Flows.
[0033]
At this time, when there is a state where the current does not flow even for a moment when switching between the switch-on state and the switch-off state, the off-state current path 52 is provided, and the same amount is obtained at the on-state and the off-state. It makes no sense to design so that the current flows. Therefore, in the present invention, as shown in FIG. 7, when the switch 51 is switched between on and off, the node V _tail1 The switch is designed so that the current flowing through the OFF current path 52 gradually increases while the current flowing through the current gradually decreases. This realizes a switch switching operation in which the current flowing through the current source 53 is always a substantially constant amount. A method for realizing such a switch switching operation will be described later.
[0034]
As described above, in the low jitter switching circuit according to the present invention, an off-state current path is provided, and the switch is turned on in all the states of the switch being on, in the middle of switching from on to off, and in the off state. The switch operation is executed so that the amount of flowing current is substantially constant. Therefore, the current flowing through the current source is always a constant value, and there is no sudden current / voltage change, and the occurrence of jitter is suppressed.
[0035]
FIG. 8 is a diagram showing the configuration of the first embodiment of the low jitter switching circuit according to the present invention.
[0036]
The low jitter switching circuit of FIG. 8 includes an NMOS transistor 61, an NMOS transistor 62, and an off-time voltage supply node 63. The NMOS transistor 61 and the NMOS transistor 62 correspond to the switch 51 in FIG. 6, and the NMOS transistor 62 and the off-time voltage supply node 63 correspond to the off-time current path 52 in FIG. Node V _tail1 Is node V in FIG. _tail1 The current source 53 corresponds to one of the current sources 25-1 to 25-n in FIG.
[0037]
In the prior art, the switch circuit is formed only by the NMOS transistor 61. However, in the present invention, an off-time current path 52 portion including the NMOS transistor 62 and the off-time voltage supply node 63 is added.
[0038]
The signal D1 is applied to the gate terminal of the NMOS transistor 61. _n Is applied, and the signal D1 is applied to the gate terminal of the NMOS transistor 62. _n Complementary signal D1 _n x is applied. Signal D1 _n Corresponds to one bit of the phase control signal (digital control code) supplied from the phase comparison circuit 32. Signal D1 _n Is HIGH, the NMOS transistor 61 becomes conductive and the NMOS transistor 62 becomes non-conductive, and the node V _tail1 To the current source 53 from the current I1 _n Flows. Signal D1 _n Is low, the NMOS transistor 61 becomes non-conductive and the NMOS transistor 62 becomes conductive, and the current I1 from the voltage supply node 63 to the current source 53 when off. _n Flows. Signal D1 _n Exists between LOW and HIGH, the NMOS transistor 61 and the NMOS transistor 62 are in a semi-conductive state in a complementary relationship, and the node V _tail1 The sum of the current flowing from the current source 53 toward the current source 53 and the current flowing from the off-time voltage supply node 63 toward the current source 53 is the current I1. _n It becomes.
[0039]
Here, the potential VTT of the off-time voltage supply node 63 is set so that the VTT is the node V under the optimum conditions. _tail1 Is set to be substantially equal to the potential of. Actually, the potential VTT is adjusted in such a range that no current flows through the NMOS transistor 61 when the NMOS transistor 61 is opened.
[0040]
FIG. 9 is a diagram showing the configuration of a second embodiment of the low jitter switching circuit according to the present invention. 9, the same components as those of FIG. 8 are referred to by the same numerals, and a description thereof will be omitted.
[0041]
In the low jitter switching circuit of FIG. 9, the NMOS transistor 62 of the low jitter switching circuit of FIG. Other configurations are the same as those of the low jitter switching circuit of FIG. Since the polarity of the PMOS transistor 72 is opposite to that of the NMOS transistor 61, the signal D1 _n Complementary signal D1 _n signal D1 instead of x _n This is applied to the gate terminal.
[0042]
In the configuration of FIG. 8, the complementary signal D1 _n x to signal D1 _n 9 is required, but in the configuration of FIG. 9, the signal D1 _n Since only the circuit is used, the circuit configuration can be simplified. In this case, the switch switching speeds of the NMOS transistor 61 and the PMOS transistor 72 are configured to be substantially equal by adjusting the size of the PMOS transistor 72 and the potential VTT.
[0043]
FIG. 10 is a diagram showing the configuration of a third embodiment of the low jitter switching circuit according to the present invention. 10, the same components as those in FIG. 8 are referred to by the same numerals, and a description thereof will be omitted.
[0044]
The low jitter switching circuit of FIG. 10 has the same circuit configuration as the low jitter switching circuit of FIG. However, in the third embodiment of FIG. 10, an appropriate bias voltage BIAS is applied to the gate terminal of the NMOS transistor 61, and the NMOS transistor 62 is turned on and off as a switch.
[0045]
In this case, the NMOS transistor 61 behaves as if it is one current source together with the current source 53. When the NMOS transistor 62 is initially off, the NMOS transistor 61 is on and the current I1 _n Is node V _tail1 To the current source 53, and the low jitter switching circuit is in the ON state.
[0046]
Here, the phase control signal D1 which is the gate input of the NMOS transistor 62 _n When x is HIGH, current starts to flow through the NMOS transistor 62, and the source-side terminal voltage Vcntn increases. By appropriately adjusting the size and potential VTT of each transistor in advance, the NMOS transistor 61 is configured to be turned off when the voltage Vcntn increases.
[0047]
Thereby, the switch can be switched without interrupting the current source 53 as in the above-described embodiment. In the configuration of the third embodiment, the switching transistor is connected to the node V. _tail1 And the current source 53, a further jitter reduction effect can be expected. Here, the voltage VTT of the off-time voltage supply node 63 is equal to the potential Vcntn of the source side terminal of the NMOS transistor 62 under the optimum condition. _tail1 Is set to be substantially equal to the potential of. Actually, the potential VTT is adjusted in such a range that no current flows through the NMOS transistor 61 when the NMOS transistor 62 is opened.
[0048]
FIG. 11 is a diagram showing the configuration of a fourth embodiment of the low jitter switching circuit according to the present invention. In FIG. 11, the same components as those of FIG. 10 are referred to by the same numerals, and a description thereof will be omitted.
[0049]
In the configuration of the fourth embodiment of FIG. 11, the current source 53 in the configuration of the third embodiment of FIG. A predetermined bias voltage BIAS 1 is applied to the gate terminal of the NMOS transistor 73, and a predetermined bias voltage BIAS 2 is applied to the gate terminal of the NMOS transistor 61. The NMOS transistor 61 and the NMOS transistor 73 constitute a cascade (two-stage vertically stacked structure) current source. The switching operation is the same as that of the configuration of FIG.
[0050]
FIG. 12 is a diagram illustrating an example of a circuit that generates the bias voltage BIAS1 and the bias voltage BIAS2 of FIG.
[0051]
The circuit of FIG. 12 includes current sources 81 and 82 and NMOS transistors 83 to 85. The gate voltage of the NMOS transistor 84 is the bias voltage BIAS2, and the gate voltage of the NMOS transistor 85 is the bias voltage BIAS1. The bias voltage BIAS 2 is applied to the gate of the NMOS transistor 61 in FIG. 11, and the bias voltage BIAS 1 is applied to the gate of the NMOS transistor 73. Thus, a current mirror circuit can be configured, and the current amount of the cascade current source composed of the NMOS transistor 61 and the NMOS transistor 73 of FIG. 11 can be set to a desired value.
[0052]
FIG. 13 is a diagram showing another embodiment of the phase adjustment circuit 31 according to the present invention. In FIG. 13, the same components as those in FIGS. 5 and 8 are referred to by the same numerals, and a description thereof will be omitted.
[0053]
13 includes a plurality of low jitter switching circuits 91 including NMOS transistors 21 to 24 and a current source 53, a plurality of low jitter switching circuits 191 including PMOS transistors 121 to 124, and a current source 153. . The low jitter switching circuit 91 has the same configuration as that shown in FIG. The portion shown in the lower half of FIG. 13 corresponds to a portion excluding the resistors R1 and R2 of the configuration shown in FIG.
[0054]
The embodiment of FIG. 13 has a push-pull structure, and in addition to the circuit portion connected to the ground side via the current source, it is connected to the power supply voltage side via the current source as shown in the half of the drawing. Includes circuit parts. The circuit portion on the power supply voltage side has basically the same structure as the circuit portion connected to the ground side. That is, reverse polarity PMOS transistors 121 to 124 are provided corresponding to the NMOS transistors 21 to 24. The low jitter switching circuit 91 includes NMOS transistors 61 and 62, whereas the low jitter switching circuit 191 includes PMOS transistors 161 and 162.
[0055]
The low jitter switching circuit 191 realizes the same operation with the same configuration as the low jitter switching circuit 91 except that the polarity is reversed. That is, in the low jitter switching circuit 191, the PMOS transistors 161 and 162 and the off-time voltage supply node 163 are in the off state and the on state so that the current flowing through the current source 153 is always a constant amount. Switch between and.
[0056]
In the circuit of FIG. 13, the bias voltage BIAS may be applied to the gate terminal of the NMOS transistor 61 of the low jitter switching circuit 91 as shown in FIG. Similarly, a bias voltage BIAS may be applied to the gate terminal of the PMOS transistor 161 of the low jitter switching circuit 191 instead of the digital control code. Further, as shown in FIG. 9, MOS transistors having different polarities may be used in one switch circuit.
[0057]
Further, in the circuit configuration of the embodiment of FIG. 13, a circuit portion (PMOS transistors 121 to 124 and a plurality of low jitter switching circuits 191) connected to the power supply voltage side through a current source is taken out, and a resistor is connected to the ground side. The phase adjustment circuit 31 may be configured as a circuit having a polarity opposite to that of the circuit of FIG. In such a circuit configuration, the bias voltage BIAS may be applied to the gate terminal of the PMOS transistor 161 of the low jitter switching circuit 191 instead of the digital control code.
[0058]
In the description of the embodiments so far, the configuration is shown in which the output clock is generated by superimposing two clock signals having phases of 0 ° and 90 °, but two or more clock signals having different phases are superimposed. It is good also as a structure.
[0059]
FIG. 14 is a diagram illustrating an example of a phase adjustment signal (digital control code) output from the phase comparison circuit 32. (A) shows the change of the control code, and (b) is a diagram associating the result of phase comparison (0 ° to 360 °) by the phase comparison circuit with the control code. The example of FIG. 14 shows a control code in a case where an output clock signal is created by superposing four different phase clock signals.
[0060]
The phase comparison circuit 32 compares the two clock signals, determines whether the phase is advanced or delayed, and increases or decreases the built-in up / down counter. Further, as shown in (b), the counter output (code 0 to code 31) corresponding to the phase comparison result (0 ° to 360 °) is converted into a control code and output to the phase adjustment circuit 31 as a phase adjustment signal. Do
As shown in FIG. 14A, the control code is supplied as a thermometer code. In the thermometer code, when the code changes from one code to one code higher or lower, the number of bits whose value is inverted is only one bit. If the number of bits inverted when the code changes is large, the number of switches that are simultaneously switched on and off in the phase adjustment circuit 31 increases, and jitter is likely to occur. Therefore, if the switch is controlled by a thermometer code as shown in FIG. 14, the jitter can be minimized.
[0061]
FIG. 15 is another example of the phase control signal.
[0062]
In this example, the control code is an extension of the thermometer code, and the maximum number of bits whose value is inverted is 2 bits. In this case, the weight of the current value of each switch is the most significant of the lower 9 bits, the least significant bit is weight 1 and the middle 7 bits are weight 2.
[0063]
As mentioned above, although this invention was demonstrated based on the Example, this invention is not limited to the said Example, A various deformation | transformation is possible within the range as described in a claim.
【The invention's effect】
In the clock recovery circuit described above, an off-state current path is provided, and the amount of current flowing through the switch is substantially constant in all of the on-state, the state in the middle of switching from on to off, and the off-state. The switch operation is executed so that Therefore, the current flowing through the current source is always a constant value, and there is no sudden current / voltage change, and the occurrence of jitter is suppressed.
[0064]
Accordingly, it is possible to provide a clock recovery circuit that suppresses jitter due to switching while sufficiently following the change of the phase control signal using the digital control code for direct switching control.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating an example of a configuration of a conventional clock restoration circuit.
FIG. 2 is a diagram illustrating an example of a configuration of a conventional phase adjustment circuit.
FIG. 3 is a diagram showing another example of the configuration of a conventional phase adjustment circuit.
FIG. 4 is a diagram showing an overall configuration of a clock recovery circuit according to the present invention.
FIG. 5 is a diagram showing an example of the configuration of a phase adjustment circuit according to the present invention.
FIG. 6 is a diagram showing a principle configuration of a low jitter switching circuit according to the present invention.
FIG. 7 is a diagram showing a change in current that flows when the switch according to the present invention is switched between on and off.
FIG. 8 is a diagram showing a configuration of a first exemplary embodiment of a low jitter switching circuit according to the present invention;
FIG. 9 is a diagram showing a configuration of a second exemplary embodiment of a low jitter switching circuit according to the present invention;
FIG. 10 is a diagram showing a configuration of a third exemplary embodiment of a low jitter switching circuit according to the present invention;
FIG. 11 is a diagram showing a configuration of a fourth exemplary embodiment of a low jitter switching circuit according to the present invention;
12 is a diagram illustrating an example of a circuit that generates the bias voltage BIAS1 and the bias voltage BIAS2 of FIG. 11. FIG.
FIG. 13 is a diagram showing another embodiment of the phase adjustment circuit according to the present invention.
FIG. 14 is a diagram illustrating an example of a phase adjustment signal (digital control code) output from a phase comparison circuit.
FIG. 15 is a diagram illustrating another example of the phase adjustment signal (digital control code) output from the phase comparison circuit.
[Explanation of symbols]
21-24 NMOS transistor
25-1 to 25-n Current source
26-1 to 26-n Current source
30 Clock recovery circuit
31 Phase adjustment circuit
32 Phase comparison circuit
33 Current source circuit
34 buffers
35 Amplitude adjuster
36 Amplifier
41-1 to 41-n switch
42-1 to 42-n switch
51 switch
52 Off-state current path
53 Current source
61 NMOS transistor
62 NMOS transistor
63 OFF voltage supply node

Claims

所定の一端子と複数の電流源との間の短絡又は開放をそれぞれが制御する複数のスイッチ回路により該所定の一端子の電流量を変化させクロック信号の電流量を制御することにより、異なる位相を有する複数のクロック信号の電流量をそれぞれ制御し、該複数のクロック信号を重ね合わせ所望の出力クロック信号を生成する回路において、該複数のスイッチ回路の各々は、
該所定の一端子と該複数の電流源のうちの対応する電流源との間を短絡又は開放し、短絡した状態において該対応電流源に所定の電流を流すスイッチと、
該スイッチが該所定の一端子と該対応電流源との間を開放した状態において該対応電流源に該所定の電流と略同量の電流を供給するオフ時電流経路
を含み、該スイッチが開放及び短絡間で切り換わる際に該電流源には該略同量の電流が流れ続けることを特徴とするクロック復元回路。By controlling the current amount of the clock signal by changing the current amount of the predetermined one terminal by a plurality of switch circuits each controlling a short circuit or opening between the predetermined one terminal and a plurality of current sources, different phases Each of the plurality of clock signals, and a circuit for superposing the plurality of clock signals to generate a desired output clock signal, wherein each of the plurality of switch circuits includes:
A switch that short-circuits or opens between the predetermined one terminal and a corresponding current source of the plurality of current sources, and causes a predetermined current to flow to the corresponding current source in a short-circuited state;
An off-state current path for supplying a current substantially equal to the predetermined current to the corresponding current source in a state where the switch is open between the predetermined one terminal and the corresponding current source; And a clock restoration circuit characterized in that the current of the same amount continues to flow through the current source when switching between short circuits.

該スイッチは第１のＭＯＳトランジスタであり、該オフ時電流経路は、
該第１のＭＯＳトランジスタが遮断時に相補的に導通する第２のＭＯＳトランジスタと、
該第２のＭＯＳトランジスタを介して該対応電流源に接続されるオフ時電圧供給ノード
を含むことを特徴とする請求項１記載のクロック復元回路。The switch is a first MOS transistor, and the off-state current path is
A second MOS transistor that conducts complementarily when the first MOS transistor is shut off;
2. The clock recovery circuit according to claim 1, further comprising an off-time voltage supply node connected to the corresponding current source via the second MOS transistor.

該第１のＭＯＳトランジスタ及び該第２のＭＯＳトランジスタは同極性であり、該第１のＭＯＳトランジスタのゲート端子には該スイッチの開閉を制御する制御信号が供給され、該第２のＭＯＳトランジスタのゲート端子には該制御信号の相補信号が供給されることを特徴とする請求項２記載のクロック復元回路。The first MOS transistor and the second MOS transistor have the same polarity, and a control signal for controlling opening and closing of the switch is supplied to the gate terminal of the first MOS transistor. 3. The clock recovery circuit according to claim 2, wherein a complementary signal of the control signal is supplied to the gate terminal.

該第１のＭＯＳトランジスタと該第２のＭＯＳトランジスタとは逆極性であり、該第１のＭＯＳトランジスタのゲート端子及び該第２のＭＯＳトランジスタのゲート端子には該スイッチの開閉を制御する同一の制御信号が供給されることを特徴とする請求項２記載のクロック復元回路。The first MOS transistor and the second MOS transistor have opposite polarities, and the gate terminal of the first MOS transistor and the gate terminal of the second MOS transistor have the same control for opening and closing the switch. 3. The clock recovery circuit according to claim 2, wherein a control signal is supplied.

該第１のＭＯＳトランジスタのゲート端子には所定の一定の電位である第１のバイアス信号が供給され、該第２のＭＯＳトランジスタのゲート端子には該スイッチの開閉を制御する制御信号が供給されることを特徴とする請求項２記載のクロック復元回路。A first bias signal having a predetermined constant potential is supplied to the gate terminal of the first MOS transistor, and a control signal for controlling opening and closing of the switch is supplied to the gate terminal of the second MOS transistor. 3. The clock recovery circuit according to claim 2, wherein

該複数の電流源の各々はゲート端子に所定の一定の電位である第２のバイアス信号が供給されるＭＯＳトランジスタであることを特徴とする請求項５記載のクロック復元回路。6. The clock recovery circuit according to claim 5, wherein each of the plurality of current sources is a MOS transistor to which a second bias signal having a predetermined constant potential is supplied to a gate terminal.

該出力クロック信号に応じた位相と所定のクロック信号との位相を比較した結果に応じてデジタル制御信号を生成し該デジタル制御信号により該複数のスイッチ回路の開閉を制御する位相比較回路を更に含むことを特徴とする請求項１記載のクロック復元回路。A phase comparison circuit that generates a digital control signal according to a result of comparing a phase corresponding to the output clock signal and a phase of a predetermined clock signal, and controls opening and closing of the plurality of switch circuits by the digital control signal; The clock recovery circuit according to claim 1.

該デジタル制御信号はサーモメータコード又はサーモメータコードに準ずるコードであることを特徴とする請求項７記載のクロック復元回路。8. The clock recovery circuit according to claim 7, wherein the digital control signal is a thermometer code or a code according to a thermometer code.

該複数のクロック信号及び該出力クロック信号は略正弦波であることを特徴とする請求項７記載のクロック復元回路。8. The clock recovery circuit according to claim 7, wherein the plurality of clock signals and the output clock signal are substantially sine waves.

該出力クロック信号を増幅して矩形波形に整形する増幅器を更に含むことを特徴とする請求項７記載のクロック復元回路。8. The clock recovery circuit according to claim 7, further comprising an amplifier that amplifies the output clock signal and shapes the output clock signal into a rectangular waveform.