JP3747391B2

JP3747391B2 - Compound semiconductor device and manufacturing method thereof

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Publication number: JP3747391B2
Application number: JP06059697A
Authority: JP
Inventors: 昌司島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-03-14
Filing date: 1997-03-14
Publication date: 2006-02-22
Anticipated expiration: 2017-03-14
Also published as: JPH10256532A

Description

【０００１】
【発明の属する技術分野】
本発明は化合物半導体装置及びその製造方法に関するものであり、特に、ＨＥＭＴ（高電子移動度トランジスタ）の動作特性を有する縦型の化合物半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＧａＡｓ系化合物半導体を中心とした高速動作用化合物半導体装置は、マイクロ波以上の高周波通信用に使用されており、特に、ヘテロ接合に起因する二次元キャリアガス、特に、二次元電子ガスを利用するＨＥＭＴが典型的なものである。
【０００３】
近年、この様な高速動作用化合物半導体装置に対して、低消費電力化、及び、更なる高速動作化が要請されており、この様な要請に応えるためには素子のチャネル長、即ち、ゲート長を短縮化することが非常に有効である。
【０００４】
しかし、従来の微細ゲートＦＥＴ（電界効果トランジスタ）素子では、ゲート長の短縮化の限界はリソグラフィーでどこまで短いゲート長のゲート電極を形成できるかにより決定されるため、リソグラフィーの限界以下までチャネル長を短縮することは困難であった。
【０００５】
そこで、この様なリソグラフィーの限界の問題を解決するものとして縦型の電界効果トランジスタが提案されているので、この縦型の電界効果トランジスタを図１０を参照して説明する。
【０００６】
図１０参照
この従来の縦型電界効果トランジスタは、半絶縁性ＧａＡｓ基板６１上に、ＭＯＶＰＥ法（有機金属気相成長法）によって、ソース側半導体層となるｎ⁺型ＧａＡｓ層６２、チャネル層となるｉ型ＧａＡｓ層６３、及び、ドレイン側半導体層となるｎ⁺型ＧａＡｓ層６４を順次エピタキシャル成長させる。
【０００７】
次いで、エッチングによってｎ⁺型ＧａＡｓ層６２を露出させて段差部を形成したのち、全面にゲートバリア層となるｉ型ＡｌＧａＡｓ層６５を成長させ、段差部にゲート電極６６を形成するとともに、ｎ⁺型ＧａＡｓ層６４及びｎ⁺型ＧａＡｓ層６２に夫々ドレイン電極６７及びソース電極６８を形成する。
【０００８】
この場合のチャネル長は、ほぼｉ型ＧａＡｓ層６３の厚さで決定されるため、リソグラフィー限界によることなく、結晶成長精度によって規定されることになり、数十ｎｍオーダーのチャネル長が可能になる。
【０００９】
また、この場合には、ｉ型ＡｌＧａＡｓ層６５とｉ型ＧａＡｓ層６３との間の電子親和力の差によって、その界面に二次元電子ガス（２ＤＥＧ）６９が形成され、この二次元電子ガス６９を利用した高速動作が行われる。
【００１０】
【発明が解決しようとする課題】
しかし、この様な縦型の電界効果トランジスタにおいては、ゲート電圧によって変調される二次元電子ガス６９による電流よりも、ゲート電圧と無関係に流れる電流、即ち、パラレルコンダクション７０が大きくなるため、ゲート電極６６に負の電圧を印加した場合、即ち、オフ状態の場合にもソース・ドレイン間の電流が無くならず、消費電力が大きくなるという問題がある。
【００１１】
この様なパラレルコンダクション７０の問題を解決するためには、二次元電子ガス６９の形成領域を残して、酸素等をイオン注入して、パラレルコンダクション７０の生ずる部分を絶縁化すれば良いが、イオン注入のための微小領域に対するリソグラフィーの位置合わせの精度には限界があるので、ウェハ毎に再現性良く絶縁化することは非常に困難である。
【００１２】
したがって、本発明は、リソグラフィー限界に影響されずにパラレルコンダクションをなくし、設計通りの動作特性を得ると共に、低消費電力化することを目的とする。
【００１３】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、化合物半導体装置において、少なくとも第１の一導電型半導体層２、ノン・ドープ半導体層３、及び、第２の一導電型半導体層４を半導体基板側から順次積層した積層構造体に、第２の一導電型半導体層４上に設けたオーミック電極５及びオーミック電極５を挟んで間隔をあけて対向する一対のダミー電極６に自己整合し、且つ、その側壁が結晶方位の同じ結晶面から構成される断面形状がＶ字状の２つのストライプ状の溝７を設け、２つのストライプ状の溝７に挟まれた領域におけるノン・ドープ半導体層３の端部に二次元キャリアガス１１を発生させるために少なくともストライプ状の溝７の表面にゲートバリア層９を設けるとともに、ストライプ状の溝７内に第１の一導電型半導体層２とノン・ドープ半導体層３との界面の近傍の高さまでノン・ドープ半導体埋込層を設け、ノン・ドープ半導体埋込層の上にゲート電極１０を設けたことを特徴とする。
【００１４】
この様に、側壁が結晶方位の同じ結晶面から構成される２つのストライプ状の溝７を利用することにより、縦型電界効果トランジスタのチャネル層８の幅ｘをオーミック電極５、即ち、ドレイン電極或いはソース電極の幅によって規定することができ、ドレイン電極或いはソース電極の幅を、ゲート電極１０に負のバイアスを印加したときにチャネル層８が両側から全て空乏化する長さにすることによって、パラレルコンダクションをなくすことができ、従来と同じチャネル長の素子におけるより低消費電力化することができる。
また、ストライプ状の溝７の断面形状をＶ字状とし、且つ、第１の一導電型半導体層２とノン・ドープ半導体層３との界面の近傍の高さにノン・ドープ半導体埋込層を設け、その上にゲート電極１０を設けているので、ストライプ状の溝７の深さとノン・ドープ半導体層３との位置関係に拘わらず、ゲート電極１０に起因する寄生容量を小さくすることができ、且つ、ゲート電極１０の断面積を大きくすることができるので、ゲート抵抗を低減することができる。
【００１５】
（２）本発明は、化合物半導体装置において、少なくとも第１の一導電型半導体層２、ノン・ドープ半導体層３、及び、第２の一導電型半導体層４を半導体基板側から順次積層した積層構造体に、その側壁が結晶方位の同じ結晶面から構成される２つのストライプ状の溝７を設け、２つのストライプ状の溝７に挟まれた領域におけるノン・ドープ半導体層３の端部に二次元キャリアガス１１を発生させるために少なくともストライプ状の溝７の表面に設けたゲートバリア層９を介してゲート電極１０をストライプ状の溝７内にノン・ドープ半導体層３と第２の一導電型半導体層４との界面を越える高さまで埋め込むと共に、ゲート電極１０の表面に設けた絶縁膜上に延在し、且つ、２つのストライプ状の溝７に挟まれた領域における第２の一導電型半導体層４に接するオーミック電極５を設けたことを特徴とする。
【００１６】
この場合には、上記（１）と同様にパラレルコンダクションをなくすことができ、且つ、従来と同じチャネル長の素子においてより低消費電力化することができると共に、ゲート電極１０上に絶縁膜を設け、この絶縁膜上に延在し、且つ、第２の一導電型半導体層４に接する様にオーミック電極５を設けているので、オーミック電極５側の寄生抵抗、即ち、直列抵抗を小さくすることができる。
【００１７】
（３）また、本発明は、上記（２）において、ストライプ状の溝７の断面形状がＶ字状であり、且つ、ゲートバリア層９を設けた後のストライプ状の溝７の先端の位置の高さが第１の一導電型半導体層２とノン・ドープ半導体層３との界面の高さと一致することを特徴とする。
【００１８】
この様な構成にすることによって、ゲート電極１０を通常に埋め込んでも、ゲート電極１０に起因する寄生容量を小さくすることができる。
【００１９】
この場合、溝７の断面形状をＶ字状とし、且つ、第１の一導電型半導体層２とノン・ドープ半導体層３との界面の近傍の高さにノン・ドープ半導体埋込層を設け、その上にゲート電極１０を設けることによって、溝７の深さとノン・ドープ半導体層３との位置関係に拘わらず、ゲート電極１０に起因する寄生容量を小さくすることができ、且つ、ゲート電極１０の断面積を大きくすることができるので、ゲート抵抗を低減することができる。
【００２１】
また、溝７の断面形状を逆メサ状とし、且つ、第１の一導電型半導体層２とノン・ドープ半導体層３との界面に一導電型のエッチングストップ層を位置させることが望ましい。
【００２２】
この様に、溝７の断面形状を逆メサ状とした場合には、幅の広いオーミック電極５によって、幅の狭いチャネル層８を形成することができるのでドレイン電流のカットオフ特性を良好にすることができ、且つ、同じチャネル層８の幅ｘを形成する場合に、オーミック電極５側の寄生抵抗を小さくすることができ、このオーミック電極５の幅は第２の一導電型半導体層４の厚さで制御することができる。
【００２３】
（４）また、本発明は、化合物半導体装置の製造方法において、半絶縁性半導体基板１上に、少なくとも第１の一導電型半導体層２、ノン・ドープ半導体層３、及び、第２の一導電型半導体層４を半絶縁性半導体基板１側から順次積層した積層構造体を設ける工程、第２の一導電型半導体層４上にストライプ状のオーミック電極５と、このオーミック電極５を挟んで間隔をあけて対向する一対のストライプ状のダミー電極６を形成する工程、オーミック電極５及びダミー電極６をマスクとして積層構造体をエッチングすることにより、オーミック電極５及びダミー電極６に自己整合し、且つ、その側壁が結晶方位の同じ結晶面から構成されるストライプ状の溝７を形成する工程、少なくともストライプ状の溝７の表面に２つのストライプ状の溝７に挟まれた領域におけるノン・ドープ半導体層３の端部に二次元キャリアガス１１を発生させるゲートバリア層９を設ける工程、及び、ストライプ状の溝７内にノン・ドープ半導体層３と第２の一導電型半導体層４との界面を越える高さまでゲート電極１０を埋め込む工程を含むことを特徴とする。
【００２４】
この様に、オーミック電極５及びダミー電極６をマスクとしたエッチングを用いることによって、リソグラフィー限界とは関係なく、パラレルコンダクションの無い狭い幅ｘのチャネル層８を自己整合的に形成することができる。
【００２５】
この場合、溝７の断面形状をＶ字状とし、且つ、ゲートバリア層９を設けた後の溝７の先端の位置が第１の一導電型半導体層２とノン・ドープ半導体層３との界面に一致するように、オーミック電極５とダミー電極６との間隔ｙを決定することによって、ゲート電極１０を通常に埋め込んでも、ゲート電極１０に起因する寄生容量を小さくすることができる。
【００２７】
（５）また、本発明は、化合物半導体装置の製造方法において、半絶縁性半導体基板１上に、少なくとも第１の一導電型半導体層２、ノン・ドープ半導体層３、及び、第２の一導電型半導体層４を半絶縁性半導体基板１側から順次積層した積層構造体を設ける工程、第２の一導電型半導体層４上に３本のストライプ状ラインと２本のストライプ状のスペースが交互に並んだパターンを形成する工程、パターンをマスクとして積層構造体をエッチングすることにより、ストライプ状ラインに自己整合し、且つ、その側壁が結晶方位の同じ結晶面から構成されるストライプ状の溝７を形成する工程、ストライプ状ラインを除去する工程、少なくともストライプ状の溝７の表面に２つのストライプ状の溝７に挟まれた領域におけるノン・ドープ半導体層３の端部に二次元キャリアガス１１を発生させるゲートバリア層９を設ける工程、及び、ストライプ状の溝７内にノン・ドープ半導体層３と第２の一導電型半導体層４との界面を越える高さまでゲート電極１０を埋め込む工程、ゲート電極１０の表面に絶縁膜を設けたのち、ストライプ状の溝７に囲まれた積層構造体の表面に露出しているゲートバリア層９を除去する工程、及び、少なくとも除去部を覆うようにオーミック電極５を設ける工程を含むことを特徴とする。
【００２８】
この様に、ストライプ状ラインとストライプ状のスペースが交互に並んだパターンをマスクとしたエッチングを用いることによって、リソグラフィー限界とは関係なく、パラレルコンダクションの無い狭い幅ｘのチャネル層８を自己整合的に形成することができ、且つ、任意の大きさのオーミック電極５を形成することができるので、寄生抵抗を低減することができる。
【００２９】
この場合、溝７の断面形状をＶ字状とし、且つ、ゲートバリア層９を設けた後の溝７の先端の位置が第１の一導電型半導体層２とノン・ドープ半導体層３との界面に一致するように、ストライプ状ラインとストライプ状のスペースとの間隔ｙを決定することによって、ゲート電極１０を通常に埋め込んでも、ゲート電極１０に起因する寄生容量を小さくすることができる。
【００３１】
また、溝７の断面形状をＶ字状とし、且つ、ゲートバリア層９を設けたのち、ゲート電極１０を埋め込む工程の前に、第１の一導電型半導体層２とノン・ドープ半導体層３との界面の近傍まで、ノン・ドープ半導体埋込層を選択成長させることによって、溝７の深さとノン・ドープ半導体層３との位置関係に拘わらず、ゲート電極１０に起因する寄生容量を小さくすることができ、且つ、ゲート電極１０の断面積を大きくすることができるので、ゲート抵抗を低減することができる。
【００３３】
或いは、溝７の断面形状を逆メサ状とし、且つ、第１の一導電型半導体層２とノン・ドープ半導体層３との界面に一導電型のエッチングストップ層を設けた場合、幅の広いオーミック電極５によって、幅の狭いチャネル層８を形成することができるので、ドレイン電流のカットオフ特性を良好にすることができ、且つ、同じチャネル層８の幅ｘを形成する場合に、オーミック電極５側の寄生抵抗を小さくすることができ、このオーミック電極５の幅は第２の一導電型半導体層４の厚さで制御することができ、さらに、エッチングストップ層を設けているので溝７の底面の位置を精度良く制御することができ、ゲート電極１０のオフセットを防止することができる。
【００３５】
また、ゲートバリア層９を成長させたのち、溝７の底面にイオンを注入して第１の一導電型半導体層２の一部を絶縁化しても良く、ゲート電極１０と第１の一導電型半導体層２との間の寄生容量を大幅に低減することができる。
【００３７】
【発明の実施の形態】
ここで、本発明の第１の実施の形態を図２及び図３を参照して説明する。
図２（ａ）参照
まず、（１００）面を主面とする半絶縁性ＧａＡｓ基板２１上に、ＭＯＶＰＥ法（有機金属気相成長法）を用いて、不純物濃度が１×１０¹⁸〜１×１０¹⁹ｃｍ^-3、例えば、５×１０¹⁸ｃｍ^-3で、厚さが１０〜１０００ｎｍ、例えば、１００ｎｍのｎ⁺型ＧａＡｓ層２２、厚さ１０〜１００ｎｍ、例えば、２０ｎｍのチャネル層となるノン・ドープのｉ型ＧａＡｓ層２３、及び、不純物濃度が１×１０¹⁸〜１×１０¹⁹ｃｍ^-3、例えば、５×１０¹⁸ｃｍ^-3で、厚さが１０〜１０００ｎｍ、例えば、１００ｎｍのｎ⁺型ＧａＡｓ層２４を順次堆積させる。
【００３８】
次いで、フッ酸系エッチング液を用いてメサエッチングを行うことによって、素子のアイソレーション、及び、ソース電極接触領域の形成を行う。
【００３９】
図２（ｂ）参照
次いで、Ａｕ・Ｇｅ層を１０〜１００ｎｍ、例えば、５０ｎｍ、及び、Ａｕ層を１００〜１０００ｎｍ、例えば、５００ｎｍ堆積させ、間隔ｄが２０〜１０００ｎｍ、例えば、３００ｎｍで、ドレイン電極２５の幅ｗが１０〜５００ｎｍ、例えば、５０ｎｍになるようにパターニングして、Ａｕ・Ｇｅ／Ａｕ層からなるストライプ状のドレイン電極２５及びダミー電極２６を形成する。
【００４０】
次いで、ドレイン電極２５及びダミー電極２６をマスクとし、（１００）面よりも（１１１）面のエッチングレートの小さなエッチング液、例えば、ブロムメタノールを用いてエッチングすることにより、（０１−１）断面において側面が（１１１）面からなるストライプ状のＶ溝２７をドレイン電極２５及びダミー電極２６に自己整合的に形成する。
なお、本明細書においては、通常“１バー”等で表される面方位を明細書作成の便宜上“−１”で表す。
【００４１】
この場合、Ｖ溝２７が形成された時点で、即ち、Ｖ溝２７の頂点が形成された時点でエッチングは自動的に停止し、Ｖ溝２７に挟まれたｉ型ＧａＡｓ層２３がチャネル層２８となる。
【００４２】
図２（ｃ）参照
次いで、ＭＯＶＰＥ法によって、ゲートバリア層となる厚さ５〜１００ｎｍ、例えば、２０ｎｍのノン・ドープのｉ型ＡｌＧａＡｓ層（Ａｌ組成比０．５）２９をｎ⁺型ＧａＡｓ層２２、ｉ型ＧａＡｓ層２３、及び、ｎ⁺型ＧａＡｓ層２４の露出表面に選択成長させる。
【００４３】
この場合、ＡｌＧａＡｓの電子親和力はＧａＡｓの電子親和力より小さいので、ゲート電極に正のバイアスを印加した場合には、ｉ型ＡｌＧａＡｓ層２９とｉ型ＧａＡｓ層２３との界面のｉ型ＧａＡｓ層２３側に二次元電子ガス３０が発生する。
【００４４】
図３（ｄ）参照
次いで、レジストマスク３１を設けたのちＡｌ膜を真空蒸着法によって堆積させることによって、その頂部がｉ型ＧａＡｓ層２３とｎ⁺型ＧａＡｓ層２４との界面より上になるようにＶ溝２７の内部にゲート電極３２を埋め込む。
【００４５】
図３（ｅ）参照
次いで、レジストマスク３１を除去することによって、不要部に堆積したＡｌ膜をリフトオフ法によって除去したのち、ソース電極３３を形成する領域におけるｉ型ＡｌＧａＡｓ層２９をフッ酸系エッチング液を用いて選択的に除去して、除去部にＡｕ・Ｇｅ／Ａｕからなるソース電極３３を形成する。
【００４６】
この様に、本発明の第１の実施の形態においては、チャネル長は従来の縦型電界効果トランジスタと同様に、チャネル層２８の厚さで決定されるため、リソグラフィー限界を越えた短チャネル化が可能である。
【００４７】
また、チャネル層２８の幅はドレイン電極２５の幅によって自動的に決定されるため、ドレイン電極２５の幅を狭くすることによって、ゲート電極３２に負の電圧を印加した場合に、チャネル層２８全体を空乏化することができるので、ゲート電圧に依存しない電流、即ち、パラレルコンダクションをなくすことができ、低消費電力化が可能になる。
【００４８】
次に、図４を参照して本発明の第１の実施例に関する２つの変形例を説明する。
図４（ａ）参照
この第１の変形例の場合には、Ｖ溝２７の表面にｉ型ＡｌＧａＡｓ層２９を設けた際の溝の頂部が、ｎ⁺型ＧａＡｓ層２２とｉ型ＧａＡｓ層２３との界面に一致する様に、ドレイン電極２５とダミー電極２６との間隔ｄを設定する。
【００４９】
この場合、界面と頂部は厳密に一致する必要はないが、オフセット領域の発生を防ぐためには、Ｖ溝２７の表面にｉ型ＡｌＧａＡｓ層２９を設けた際の溝の頂部が、ｎ⁺型ＧａＡｓ層２２とｉ型ＧａＡｓ層２３との界面より若干深くなるようにすることが望まれる。
【００５０】
この様な構成にすることによって、ゲート電極３２とソース側のｎ⁺型ＧａＡｓ層２２との間の寄生容量を少なくすることができ、寄生容量に起因する動作の遅延を低減することができる。
【００５１】
図４（ｂ）参照
この第２の変形例の場合には、ｉ型ＡｌＧａＡｓ層２９を成長させたのち、ＭＯＶＰＥ法の条件をＶ溝２７の頂部のみにノン・ドープのｉ型ＧａＡｓ層３４が成長する様に制御することによって、ｎ⁺型ＧａＡｓ層２２とｉ型ＧａＡｓ層２３の界面近傍までｉ型ＧａＡｓ層３４で埋め込み、次いで、ゲート電極を設けるものである。
【００５２】
この様なＶ溝２７の頂部のみへの選択成長は、例えば、（１１１）面に対する成長速度が（１００）面に対する成長速度より遅くなるように、成長原子の平均拡散距離がＶ溝２７の（１１１）面の長さ以上になるように成長温度を制御することによって可能になる。
【００５３】
この第２の変形例の場合には、ｉ型ＧａＡｓ層３４の選択成長の成長速度を制御することによって、その頂部の位置を精確に制御することができるので、ゲート電極３２とソース側のｎ⁺型ＧａＡｓ層２２との間の寄生容量を少なくすることができ、且つ、ゲート電極３２の断面積を大きくすることができるので、ゲート抵抗を低減することができる。
【００５４】
次に、図５及び図６を参照して本発明の第２の実施の形態を説明する。
図５（ａ）参照
まず、第１の実施の形態と同様に、（１００）面を主面とする半絶縁性ＧａＡｓ基板２１上に、ＭＯＶＰＥ法（有機金属気相成長法）を用いて、不純物濃度が１×１０¹⁸〜１×１０¹⁹ｃｍ^-3、例えば、５×１０¹⁸ｃｍ^-3で、厚さが１０〜１０００ｎｍ、例えば、１００ｎｍのｎ⁺型ＧａＡｓ層２２、厚さ１０〜１００ｎｍ、例えば、２０ｎｍのチャネル層となるノン・ドープのｉ型ＧａＡｓ層２３、及び、不純物濃度が１×１０¹⁸〜１×１０¹⁹ｃｍ^-3、例えば、５×１０¹⁸ｃｍ^-3で、厚さが１０〜１０００ｎｍ、例えば、１００ｎｍのｎ⁺型ＧａＡｓ層２４を順次堆積させ、次いで、フッ酸系エッチング液を用いてメサエッチングを行うことによって、素子のアイソレーション、及び、ソース電極接触領域の形成を行う。
【００５５】
図５（ｂ）参照
次いで、レジストを塗布したのち、間隔ｄが２０〜１０００ｎｍ、例えば、３００ｎｍで、幅ｗが１０〜５００ｎｍ、例えば、５０ｎｍになるようにパターニングして、ストライプ状開口部を有するレジストパターン３５を形成し、このレジストパターン３５をマスクとし、（１００）面よりも（１１１）面のエッチングレートの小さなエッチング液、例えば、ブロムメタノールを用いてエッチングすることにより、（０１−１）断面において側面が（１１１）面からなるストライプ状のＶ溝２７をレジストパターン３５の端部に自己整合的に形成する。
【００５６】
この場合も、Ｖ溝２７が形成された時点でエッチングは自動的に停止し、Ｖ溝２７に挟まれたｉ型ＧａＡｓ層２３がチャネル層２８となる。
【００５７】
図５（ｃ）参照
次いで、レジストパターン３５を除去したのち、ＭＯＶＰＥ法によって、ゲートバリア層となる厚さ５〜１００ｎｍ、例えば、２０ｎｍのノン・ドープのｉ型ＡｌＧａＡｓ層（Ａｌ組成比０．５）２９を全面に成長させる。
【００５８】
この場合も、ＡｌＧａＡｓの電子親和力はＧａＡｓの電子親和力より小さいので、ｉ型ＡｌＧａＡｓ層２９とｉ型ＧａＡｓ層２３との界面のｉ型ＧａＡｓ層２３側に二次元電子ガス３０が発生する。
【００５９】
図６（ｄ）参照
次いで、ＴＭＡｌ（トリメチルアルミニウム）からなる原料ガスを用いたＣＶＤ法により、Ａｌからなるゲート電極３２を、その頂面がｉ型ＧａＡｓ層２３とｎ⁺型ＧａＡｓ層２４との界面より上になるようにＶ溝２７の内部に選択成長させて埋め込む。
【００６０】
図６（ｅ）参照
次いで、Ａｌからなるゲート電極３２を酸化雰囲気中で熱処理することによって、ゲート電極３２の露出表面に絶縁膜３６、即ち、酸化アルミニウムを形成する。
【００６１】
図６（ｆ）参照
次いで、ソース電極３３を形成する領域におけるｉ型ＡｌＧａＡｓ層２９及び絶縁膜３６に囲まれたｉ型ＡｌＧａＡｓ層２９及びその表面に形成された自己酸化膜をフッ酸系エッチング液を用いて選択的に除去したのち、絶縁膜３６上に延在するＡｕ・Ｇｅ／Ａｕ膜からなるドレイン電極２５及びソース電極３３をリフトオフ法によって形成する。
【００６２】
この様に、本発明の第２の実施の形態においても、チャネル長は従来の縦型電界効果トランジスタと同様に、チャネル層２８の厚さで決定されるため、リソグラフィー限界を越えた短チャネル化が可能である。
【００６３】
また、チャネル層２８の幅はレジストパターンの幅ｗによって決定され、このレジストパターンの幅ｗはドレイン電極２５の直列抵抗、即ち、寄生抵抗と係わりなく狭くすることができるので、チャネル層２８の幅を任意に狭くすることができ、また、ドレイン電極２５を任意の大きさに大きくすることでき、且つ、ドレイン領域、即ち、ｎ⁺型ＧａＡｓ層３４との接触面積を大きくすることができるので、ドレインの寄生抵抗を十分小さくすることができる。
【００６４】
次に、図７を参照して本発明の第２の実施例に関する２つの変形例を説明する。
図７（ａ）参照
この第１の変形例は、図４（ａ）の変形例に対応するものであり、この場合には、Ｖ溝２７の表面にｉ型ＡｌＧａＡｓ層２９を設けた際の溝の頂部が、ｎ⁺型ＧａＡｓ層２２とｉ型ＧａＡｓ層２３との界面に一致する様に、レジストパターン３５の間隔ｄを設定する。
【００６５】
この場合も、界面と頂部は厳密に一致する必要はないが、オフセット領域の発生を防ぐためには、Ｖ溝２７の表面にｉ型ＡｌＧａＡｓ層２９を設けた際の溝の頂部が、ｎ⁺型ＧａＡｓ層２２とｉ型ＧａＡｓ層２３との界面より若干深くなるようにすることが望まれる。
【００６６】
この様な構成にすることによって、ゲート電極３２とソース側のｎ⁺型ＧａＡｓ層２２との間の寄生容量を少なくすることができ、寄生容量に起因する動作の遅延を低減することができる。
【００６７】
図７（ｂ）参照
この第２の変形例は図４（ｂ）の変形例に対応するものであり、ｉ型ＡｌＧａＡｓ層２９を成長させたのち、ＭＯＶＰＥ法の条件をＶ溝２７の頂部のみにノン・ドープのｉ型ＧａＡｓ層３４が成長する様に制御することによって、ｎ⁺型ＧａＡｓ層２２とｉ型ＧａＡｓ層２３の界面近傍までｉ型ＧａＡｓ層３４で埋め込み、次いで、ゲート電極３２を設けるものである。
【００６８】
この第２の変形例の場合には、ゲート電極３２とソース側のｎ⁺型ＧａＡｓ層２２との間の寄生容量を少なくすることができ、且つ、ゲート電極３２の断面積を大きくすることができるので、ゲート抵抗を低減することができる。
【００６９】
なお、この第２の実施の形態及びその変形例においては、ゲート電極３２の表面に設ける絶縁膜を熱酸化により形成しているが、熱酸化膜に限られるものではなく、ＣＶＤ法によって堆積させたものであっても良い。
【００７０】
次に、図８及び図９を参照して本発明の第３の実施の形態を説明する。
図８（ａ）参照
まず、（１００）面を主面とする半絶縁性ＧａＡｓ基板４１上に、ＭＯＶＰＥ法（有機金属気相成長法）を用いて、不純物濃度が１×１０¹⁸〜１×１０¹⁹ｃｍ^-3、例えば、５×１０¹⁸ｃｍ^-3で、厚さが１０〜１０００ｎｍ、例えば、１００ｎｍのｎ⁺型ＧａＡｓ層４２、不純物濃度が１×１０¹⁸〜１×１０¹⁹ｃｍ^-3、例えば、５×１０¹⁸ｃｍ^-3で、厚さが１〜５０ｎｍ、例えば、１０ｎｍのエッチングストップ層となるｎ型ＡｌＧａＡｓ層（Ａｌ組成比０．５）４３、厚さ１０〜１００ｎｍ、例えば、２０ｎｍのチャネル層となるノン・ドープのｉ型ＧａＡｓ層４４、及び、不純物濃度が１×１０¹⁸〜１×１０¹⁹ｃｍ^-3、例えば、５×１０¹⁸ｃｍ^-3で、厚さが１０〜１０００ｎｍ、例えば、１００ｎｍのｎ⁺型ＧａＡｓ層４５を順次堆積させる。
【００７１】
次いで、フッ酸系エッチング液を用いてメサエッチングを行うことによって、素子のアイソレーション、及び、ソース電極接触領域の形成を行う。
【００７２】
図８（ｂ）参照
次いで、Ａｕ・Ｇｅ層を１０〜１００ｎｍ、例えば、５０ｎｍ、及び、Ａｕ層を１００〜１０００ｎｍ、例えば、５００ｎｍ堆積させ、間隔ｄが２０〜１０００ｎｍ、例えば、３００ｎｍで、ドレイン電極４６の幅ｗが１０〜５００ｎｍ、例えば、５０ｎｍになるようにパターニングして、Ａｕ・Ｇｅ／Ａｕ層からなるストライプ状のドレイン電極４６及びダミー電極４７を形成する。
【００７３】
次いで、ドレイン電極４６及びダミー電極４７をマスクとし、（１１１）面よりも（１００）面のエッチングレートの大きなエッチング液、例えば、ブロムメタノールを用いてエッチングすることにより、（０１１）断面において側面が（１１１）面からなるストライプ状で且つ逆メサ状溝４８をドレイン電極４６及びダミー電極４７に自己整合的に形成する。
【００７４】
この場合、逆メサ状溝４８がエッチングストップ層となるｎ型ＡｌＧａＡｓ層４３に達して時点で、エッチングは自動的に停止し、逆メサ状溝４８に挟まれたｉ型ＧａＡｓ層４４がチャネル層４９となる。
【００７５】
図８（ｃ）参照
次いで、例えば、フッ酸をエッチング液として用いてｎ型ＡｌＧａＡｓ層４３を除去するが、この場合もｎ⁺型ＧａＡｓ層４２が露出した時点でエッチングが自動的に停止する。
【００７６】
図９（ｄ）参照
次いで、ダミー電極４７を除去したのち、ＳｉＯ₂マスク５０によって不所望な領域を覆い、次いで、ＭＯＶＰＥ法によって、ゲートバリア層となる厚さ５〜１００ｎｍ、例えば、２０ｎｍのノン・ドープのｉ型ＡｌＧａＡｓ層（Ａｌ組成比０．５）５１を逆メサ状溝４８に露出したｎ⁺型ＧａＡｓ層４２、ｎ型ＡｌＧａＡｓ層４３、ｉ型ＧａＡｓ層４４、及び、ｎ⁺型ＧａＡｓ層４５の表面に選択成長させる。
【００７７】
この場合も、ＡｌＧａＡｓの電子親和力はＧａＡｓの電子親和力より小さいので、ｉ型ＡｌＧａＡｓ層５１とｉ型ＧａＡｓ層４４との界面のｉ型ＧａＡｓ層４４側に二次元電子ガス５２が発生する。
【００７８】
図９（ｅ）参照
次いで、レジストマスク５３を設けたのちＡｌ膜をＣＶＤ法によって堆積させることによって、その頂部がｉ型ＧａＡｓ層４４とｎ⁺型ＧａＡｓ層４５との界面より上になるように逆メサ状溝４８の内部にゲート電極５４を埋め込む。
【００７９】
図９（ｆ）参照
次いで、レジストマスク５３及びＳｉＯ₂マスク５０を除去することによって、不要部に堆積したＡｌ膜をリフトオフ法によって除去したのち、リフトオフ法によってＡｕ・Ｇｅ／Ａｕからなるソース電極５５を形成する。
【００８０】
この様に、本発明の第３の実施の形態においても、チャネル長は従来の縦型電界効果トランジスタと同様に、チャネル層４９の厚さで決定されるため、リソグラフィー限界を越えた短チャネル化が可能である。
【００８１】
また、チャネル層４９の幅はドレイン電極４６の幅によって自動的に決定されるが、上記の第１の実施の形態は異なって、ドレイン電極４６の幅を広くしても十分狭い幅のチャネル層４９を形成することができるので、簡単な製造工程で、ドレイン側の寄生抵抗を十分低くした状態で、ドレイン電流のカットオフ特性を良好にすることができ、且つ、パラレルコンダクションをなくすことができるので、低消費電力化が可能になる。
【００８２】
なお、図９（ｆ）の状態では、ゲート電極５３とソース側のｎ⁺型ＧａＡｓ層４２との間の重なり面積が大きくなりゲート電極５３に起因する寄生容量が大きくなるので、ゲート電極５３の形成前に、酸素イオン、或いは、プロトン、即ち、水素イオンを逆メサ状溝４８の底部にイオン注入して、ｎ⁺型ＧａＡｓ層４２のゲート電極５３と対向する部分を絶縁化することが望ましい。
【００８３】
以上、本発明の各実施の形態を説明してきたが、本発明は、ＧａＡｓ／ＡｌＧａＡｓ系に限られるものでなく、ＩｎＧａＡｓ／ＧａＡｓ系を始めとして、通常の横型ＨＥＭＴに用いられている半導体の組合せであれば何でも良い。
【００８４】
また、上記の説明においては、高速動作を目指すためにｎ型素子、即ち、二次元電子ガスを用いた素子で説明しているが、ｐ型素子、即ち、価電子帯側に形成される二次元正孔ガスを用いた素子でも良く、特に、相補型装置を構成する場合には必要になるが、その場合のゲートバリア層は、その禁制帯幅Ｅ_gBと電子親和力χ_Bの和、即ち、Ｅ_gB＋χ_Bがチャネル層を構成する半導体の禁制帯幅と電子親和力の和、即ち、Ｅ_gC＋χ_Cより大きくなるように選択する必要がある。
【００８５】
また、上記の説明においては、凸部上に形成する電極をドレイン電極としているが、これをソース電極にしても良いものであり、その場合には、半絶縁性基板側のｎ⁺型層上にドレイン電極を形成すれば良い。
また、上記の説明においては、一つの素子構造を説明してきたが、本発明はこの様な素子構造をディスクリートデバイスとして用いても良いし、これらを集積化した化合物半導体集積回路装置として用いても良いものである。
【００８６】
ここで、再び図１を参照して、改めて本発明の詳細な特徴を説明する。
図１参照
（付記１）少なくとも第１の一導電型半導体層２、ノン・ドープ半導体層３、及び、第２の一導電型半導体層４を半導体基板側から順次積層した積層構造体に、第２の一導電型半導体層４上に設けたオーミック電極５及びオーミック電極５を挟んで間隔をあけて対向する一対のダミー電極６に自己整合し、且つ、その側壁が結晶方位の同じ結晶面から構成される断面形状がＶ字状の２つのストライプ状の溝７を設け、２つのストライプ状の溝７に挟まれた領域におけるノン・ドープ半導体層３の端部に二次元キャリアガス１１を発生させるために少なくともストライプ状の溝７の表面にゲートバリア層９を設けるとともに、ストライプ状の溝７内に第１の一導電型半導体層２とノン・ドープ半導体層３との界面の近傍の高さまでノン・ドープ半導体埋込層を設け、ノン・ドープ半導体埋込層の上にゲート電極１０を設けたことを特徴とする化合物半導体装置。
（付記２）少なくとも第１の一導電型半導体層２、ノン・ドープ半導体層３、及び、第２の一導電型半導体層４を半導体基板側から順次積層した積層構造体に、その側壁が結晶方位の同じ結晶面から構成される２つのストライプ状の溝７を設け、２つのストライプ状の溝７に挟まれた領域におけるノン・ドープ半導体層３の端部に二次元キャリアガス１１を発生させるために少なくともストライプ状の溝７の表面に設けたゲートバリア層９を介してゲート電極１０をストライプ状の溝７内にノン・ドープ半導体層３と第２の一導電型半導体層４との界面を越える高さまで埋め込むと共に、ゲート電極１０の表面に設けた絶縁膜上に延在し、且つ、２つのストライプ状の溝７に挟まれた領域における第２の一導電型半導体層４に接するオーミック電極５を設けたことを特徴とする化合物半導体装置。
（付記３）ストライプ状の溝７の断面形状がＶ字状であり、且つ、ゲートバリア層９を設けた後のストライプ状の溝７の先端の位置の高さが第１の一導電型半導体層２とノン・ドープ半導体層３との界面の高さと一致することを特徴とする付記２に記載の化合物半導体装置。
（付記４）ストライプ状の溝７の断面形状がＶ字状であり、且つ、ストライプ状の溝７内に第１の一導電型半導体層２とノン・ドープ半導体層３との界面の近傍の高さまでノン・ドープ半導体埋込層を設け、ノン・ドープ半導体埋込層の上にゲート電極１０を設けることを特徴とする付記２に記載の化合物半導体装置。
（付記５）ストライプ状の溝７の断面形状が逆メサ状であり、且つ、第１の一導電型半導体層２とノン・ドープ半導体層３との界面に一導電型のエッチングストップ層を有することを特徴とする付記１記載の化合物半導体装置。
（付記６）半絶縁性半導体基板１上に、少なくとも第１の一導電型半導体層２、ノン・ドープ半導体層３、及び、第２の一導電型半導体層４を半絶縁性半導体基板１側から順次積層した積層構造体を設ける工程、第２の一導電型半導体層４上にストライプ状のオーミック電極５と、オーミック電極５を挟んで間隔をあけて対向する一対のストライプ状のダミー電極６を形成する工程、オーミック電極５及びダミー電極６をマスクとして積層構造体をエッチングすることにより、オーミック電極５及びダミー電極６に自己整合し、且つ、その側壁が結晶方位の同じ結晶面から構成されるストライプ状の溝７を形成する工程、少なくともストライプ状の溝７の表面に２つのストライプ状の溝７に挟まれた領域におけるノン・ドープ半導体層３の端部に二次元キャリアガス１１を発生させるゲートバリア層９を設ける工程、及び、ストライプ状の溝７内にノン・ドープ半導体層３と第２の一導電型半導体層４との界面を越える高さまでゲート電極１０を埋め込む工程を含むことを特徴とする化合物半導体装置の製造方法。
（付記７）ストライプ状の溝７の断面形状がＶ字状であり、且つ、ゲートバリア層９を設けた後のストライプ状の溝７の先端の位置が第１の一導電型半導体層２とノン・ドープ半導体層３との界面に一致するように、オーミック電極５とダミー電極６との間隔を決定することを特徴とする付記６記載の化合物半導体装置の製造方法。
（付記８）半絶縁性半導体基板１上に、少なくとも第１の一導電型半導体層２、ノン・ドープ半導体層３、及び、第２の一導電型半導体層４を半絶縁性半導体基板１側から順次積層した積層構造体を設ける工程、第２の一導電型半導体層４上に３本のストライプ状ラインと２本のストライプ状のスペースが交互に並んだパターンを形成する工程、パターンをマスクとして積層構造体をエッチングすることにより、ストライプ状ラインに自己整合し、且つ、その側壁が結晶方位の同じ結晶面から構成されるストライプ状の溝７を形成する工程、ストライプ状ラインを除去する工程、少なくともストライプ状の溝７の表面に２つのストライプ状の溝７に挟まれた領域におけるノン・ドープ半導体層３の端部に二次元キャリアガス１１を発生させるゲートバリア層９を設ける工程、及び、ストライプ状の溝７内にノン・ドープ半導体層３と第２の一導電型半導体層４との界面を越える高さまでゲート電極１０を埋め込む工程、ゲート電極１０の表面に絶縁膜を設けたのち、ストライプ状の溝７に囲まれた積層構造体の表面に露出しているゲートバリア層９を除去する工程、及び、少なくとも除去部を覆うようにオーミック電極５を設ける工程を含むことを特徴とする化合物半導体装置の製造方法。
（付記９）ストライプ状の溝７の断面形状がＶ字状であり、且つ、ゲートバリア層９を設けた後のストライプ状の溝７の先端の位置が第１の一導電型半導体層２とノン・ドープ半導体層３との界面に一致するように、ストライプ状ラインとストライプ状のスペースの間隔を決定することを特徴とする付記８に記載の化合物半導体装置の製造方法。
（付記１０）ストライプ状の溝７の断面形状がＶ字状であり、且つ、ゲートバリア層９を設けたのち、ゲート電極１０を埋め込む工程の前に、第１の一導電型半導体層２とノン・ドープ半導体層３との界面の近傍まで、ノン・ドープ半導体埋込層を選択成長させることを特徴とする付記６または８に記載の化合物半導体装置の製造方法。
（付記１１）ストライプ状の溝７の断面形状が逆メサ状であり、且つ、第１の一導電型半導体層２とノン・ドープ半導体層３との界面に一導電型のエッチングストップ層を有することを特徴とする付記６記載の化合物半導体装置の製造方法。
（付記１２）ゲートバリア層９を成長させたのち、ストライプ状の溝７の底面にイオンを注入して第１の一導電型半導体層２の一部を絶縁化することを特徴とする付記１１記載の化合物半導体装置の製造方法。
【００８７】
【発明の効果】
本発明によれば、縦型電界効果トランジスタのチャネル層の幅を、ドレイン電極等のストライプ状パターンの幅によって自己整合的に決定しているので、チャネル幅をリソグラフィー工程における位置合わせ精度と無関係に狭くすることができ、パラレルコンダクションを無くして低消費電力化が可能になる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の製造工程の説明図である。
【図４】本発明の第１の実施の形態の変形例の説明図である。
【図５】本発明の第２の実施の形態の途中までの製造工程の説明図である。
【図６】本発明の第２の実施の形態の図５以降の製造工程の説明図である。
【図７】本発明の第２の実施の形態の変形例の説明図である。
【図８】本発明の第３の実施の形態の途中までの製造工程の説明図である。
【図９】本発明の第３の実施の形態の図８以降の製造工程の説明図である。
【図１０】従来の縦型電界効果トランジスタの要部断面図である。
【符号の説明】
１半絶縁性基板
２第１導電型半導体層
３ノン・ドープ半導体層
４第１導電型半導体層
５オーミック電極
６ダミー電極
７溝
８チャネル層
９ゲートバリア層
１０ゲート電極
１１二次元キャリアガス
１２オーミック電極
２１半絶縁性ＧａＡｓ基板
２２ｎ⁺型ＧａＡｓ層
２３ｉ型ＧａＡｓ層
２４ｎ⁺型ＧａＡｓ層
２５ドレイン電極
２６ダミー電極
２７Ｖ溝
２８チャネル層
２９ｉ型ＡｌＧａＡｓ層
３０二次元電子ガス
３１レジストマスク
３２ゲート電極
３３ソース電極
３４ｉ型ＧａＡｓ層
３５レジストパターン
３６絶縁膜
４１半絶縁性ＧａＡｓ基板
４２ｎ⁺型ＧａＡｓ層
４３ｎ型ＡｌＧａＡｓ層
４４ｉ型ＧａＡｓ層
４５ｎ⁺型ＧａＡｓ層
４６ドレイン電極
４７ダミー電極
４８逆メサ状溝
４９チャネル層
５０ＳｉＯ₂マスク
５１ｉ型ＡｌＧａＡｓ層
５２二次元電子ガス
５３レジストマスク
５４ゲート電極
５５ソース電極
６１半絶縁性ＧａＡｓ基板
６２ｎ⁺型ＧａＡｓ層
６３ｉ型ＧａＡｓ層
６４ｎ⁺型ＧａＡｓ層
６５ｉ型ＡｌＧａＡｓ層
６６ゲート電極
６７ドレイン電極
６８ソース電極
６９二次元電子ガス
７０パラレルコンダクション[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a compound semiconductor device and a method for manufacturing the same, and more particularly to a vertical compound semiconductor device having the operating characteristics of a HEMT (High Electron Mobility Transistor) and a method for manufacturing the same.
[0002]
[Prior art]
Conventionally, compound semiconductor devices for high-speed operation centered on GaAs-based compound semiconductors have been used for high-frequency communication over microwaves, and in particular, two-dimensional carrier gas caused by heterojunction, especially two-dimensional electron gas. The HEMT used is typical.
[0003]
In recent years, there has been a demand for low power consumption and further high speed operation for such a compound semiconductor device for high speed operation. To meet such a demand, the channel length of the element, that is, the gate It is very effective to shorten the length.
[0004]
However, in the conventional fine gate FET (field effect transistor) device, the limit of shortening the gate length is determined by how much a gate electrode with a short gate length can be formed by lithography, so the channel length is reduced to below the limit of lithography. It was difficult to shorten.
[0005]
In view of this, a vertical field effect transistor has been proposed as a solution to the problem of such lithography limitations. This vertical field effect transistor will be described with reference to FIG.
[0006]
See FIG.
This conventional vertical field effect transistor is an n-type semiconductor layer formed on a semi-insulating GaAs substrate 61 by a MOVPE method (metal organic vapor phase epitaxy).⁺N-type GaAs layer 62, i-type GaAs layer 63 serving as a channel layer, and n-layer serving as a drain side semiconductor layer⁺The type GaAs layer 64 is epitaxially grown sequentially.
[0007]
Then, n by etching⁺After the stepped portion is formed by exposing the type GaAs layer 62, an i-type AlGaAs layer 65 serving as a gate barrier layer is grown on the entire surface, a gate electrode 66 is formed on the stepped portion, and n⁺Type GaAs layer 64 and n⁺A drain electrode 67 and a source electrode 68 are formed on the type GaAs layer 62, respectively.
[0008]
In this case, the channel length is almost determined by the thickness of the i-type GaAs layer 63. Therefore, the channel length is defined by the crystal growth accuracy without depending on the lithography limit, and a channel length on the order of several tens of nm becomes possible. .
[0009]
In this case, a two-dimensional electron gas (2DEG) 69 is formed at the interface due to the difference in electron affinity between the i-type AlGaAs layer 65 and the i-type GaAs layer 63. High speed operation is performed.
[0010]
[Problems to be solved by the invention]
However, in such a vertical field effect transistor, the current that flows independently of the gate voltage, that is, the parallel conduction 70 becomes larger than the current due to the two-dimensional electron gas 69 modulated by the gate voltage. When a negative voltage is applied to the electrode 66, that is, in the off state, the current between the source and the drain is not lost, and there is a problem that power consumption increases.
[0011]
  In order to solve such a problem of the parallel conduction 70, it is sufficient to insulate the portion where the parallel conduction 70 is generated by implanting oxygen or the like while leaving the formation region of the two-dimensional electron gas 69. For ion implantationFineLithography alignment accuracy for small areas is limitedSoIt is very difficult to insulate each wafer with good reproducibility.
[0012]
Accordingly, an object of the present invention is to eliminate parallel conduction without being affected by the lithography limit, to obtain an operating characteristic as designed, and to reduce power consumption.
[0013]
[Means for Solving the Problems]
  FIG. 1 is an explanatory view of the principle configuration of the present invention, and means for solving the problems in the present invention will be described with reference to FIG.
  See Figure 1
  (1) The present invention provides a compound semiconductor device in which at least a first one-conductivity-type semiconductor layer 2, a non-doped semiconductor layer 3, and a second one-conductivity-type semiconductor layer 4 are sequentially laminated from the semiconductor substrate side. The ohmic electrode 5 provided on the second one-conductivity-type semiconductor layer 4 on the structure andA pair of opposed electrodes across the ohmic electrode 5 with a gapTwo stripe-like grooves 7 having a V-shaped cross-sectional shape, which is self-aligned with the dummy electrode 6 and whose side walls are composed of the same crystal orientation, are sandwiched between the two stripe-like grooves 7. In order to generate the two-dimensional carrier gas 11 at the end of the non-doped semiconductor layer 3 in the region, a gate barrier layer 9 is provided at least on the surface of the stripe-like groove 7, and the first groove is formed in the stripe-like groove 7. A non-doped semiconductor buried layer is provided up to a height in the vicinity of the interface between the one conductivity type semiconductor layer 2 and the non-doped semiconductor layer 3, and a gate electrode 10 is provided on the non-doped semiconductor buried layer. And
[0014]
  In this way, by utilizing the two striped grooves 7 whose side walls are composed of crystal planes having the same crystal orientation, the width x of the channel layer 8 of the vertical field effect transistor is changed to the ohmic electrode 5, that is, the drain electrode. Alternatively, it can be defined by the width of the source electrode, and by making the width of the drain electrode or the source electrode such that the channel layer 8 is fully depleted from both sides when a negative bias is applied to the gate electrode 10, The parallel conduction can be eliminated, and the power consumption can be further reduced in the device having the same channel length as the conventional one.
  Further, the cross-sectional shape of the stripe-shaped groove 7 is V-shaped, and the non-doped semiconductor buried layer is at a height near the interface between the first one-conductivity type semiconductor layer 2 and the non-doped semiconductor layer 3. Since the gate electrode 10 is provided thereon, the parasitic capacitance caused by the gate electrode 10 can be reduced regardless of the positional relationship between the depth of the stripe-like groove 7 and the non-doped semiconductor layer 3. In addition, since the cross-sectional area of the gate electrode 10 can be increased, the gate resistance can be reduced.
[0015]
  (2) The present invention provides a compound semiconductor device in which at least a first one-conductivity-type semiconductor layer 2, a non-doped semiconductor layer 3, and a second one-conductivity-type semiconductor layer 4 are sequentially laminated from the semiconductor substrate side. The structure is provided with two stripe-like grooves 7 whose side walls are composed of crystal planes having the same crystal orientation, and is provided at the end of the non-doped semiconductor layer 3 in a region sandwiched between the two stripe-like grooves 7. In order to generate the two-dimensional carrier gas 11, the gate electrode 10 is formed through the gate barrier layer 9 provided at least on the surface of the stripe-shaped groove 7.The stripe-shaped groove 7 is filled up to a height exceeding the interface between the non-doped semiconductor layer 3 and the second one-conductivity type semiconductor layer 4.And extending on an insulating film provided on the surface of the gate electrode 10, andIn a region sandwiched between two stripe-shaped grooves 7An ohmic electrode 5 in contact with the second one-conductivity type semiconductor layer 4 is provided.
[0016]
In this case, parallel conduction can be eliminated as in the above (1), power consumption can be further reduced in an element having the same channel length as in the prior art, and an insulating film is formed on the gate electrode 10. Since the ohmic electrode 5 is provided so as to extend over the insulating film and to be in contact with the second one-conductivity-type semiconductor layer 4, the parasitic resistance on the ohmic electrode 5, that is, the series resistance is reduced. be able to.
[0017]
  (3) Further, according to the present invention, in the above (2), the cross-sectional shape of the striped groove 7 is V-shaped, and the position of the tip of the striped groove 7 after the gate barrier layer 9 is providedHeight ofIs the interface between the first one-conductivity-type semiconductor layer 2 and the non-doped semiconductor layer 3Height ofIt corresponds to.
[0018]
With such a configuration, even if the gate electrode 10 is normally embedded, the parasitic capacitance caused by the gate electrode 10 can be reduced.
[0019]
  in this case,Cross-sectional shape of groove 7TheV-shapedageIn addition, a non-doped semiconductor buried layer is provided at a height near the interface between the first one-conductivity type semiconductor layer 2 and the non-doped semiconductor layer 3, and a gate electrode 10 is provided thereon.As a result, the parasitic capacitance caused by the gate electrode 10 can be reduced and the cross-sectional area of the gate electrode 10 can be increased regardless of the positional relationship between the depth of the trench 7 and the non-doped semiconductor layer 3. Therefore, the gate resistance can be reduced.
[0021]
  Also, Sectional shape of groove 7TheReverse mesa shapeageAnd a one-conductivity-type etching stop layer at the interface between the first one-conductivity-type semiconductor layer 2 and the non-doped semiconductor layer 3.It is desirable to position.
[0022]
In this way, when the cross-sectional shape of the groove 7 is an inverted mesa shape, the narrow channel layer 8 can be formed by the wide ohmic electrode 5, so that the drain current cutoff characteristic is improved. When the same width x of the channel layer 8 is formed, the parasitic resistance on the ohmic electrode 5 side can be reduced. The width of the ohmic electrode 5 is the same as that of the second one-conductivity-type semiconductor layer 4. It can be controlled by thickness.
[0023]
  (4) In the method of manufacturing a compound semiconductor device, the present invention provides at least a first one-conductivity-type semiconductor layer 2, a non-doped semiconductor layer 3, and a second one on a semi-insulating semiconductor substrate 1. A step of providing a stacked structure in which conductive semiconductor layers 4 are sequentially stacked from the semi-insulating semiconductor substrate 1 side; a striped ohmic electrode 5 on the second one conductive semiconductor layer 4; and the ohmic electrode 5A pair of opposites with a gap in betweenThe step of forming the stripe-shaped dummy electrode 6, the stacked structure is etched using the ohmic electrode 5 and the dummy electrode 6 as a mask, so as to be self-aligned with the ohmic electrode 5 and the dummy electrode 6, and the side wall of the crystal orientation is A step of forming a stripe-shaped groove 7 composed of the same crystal plane, at least at the end of the non-doped semiconductor layer 3 in a region sandwiched between two stripe-shaped grooves 7 on the surface of the stripe-shaped groove 7 A step of providing a gate barrier layer 9 for generating a three-dimensional carrier gas 11, and a gate electrode 10 to a height exceeding the interface between the non-doped semiconductor layer 3 and the second one-conductivity-type semiconductor layer 4 in the stripe-shaped groove 7 And a step of embedding.
[0024]
As described above, by using the etching using the ohmic electrode 5 and the dummy electrode 6 as a mask, the channel layer 8 having a narrow width x having no parallel conduction can be formed in a self-aligned manner regardless of the lithography limit. .
[0025]
  in this case, Sectional shape of groove 7TheV-shapedageIn addition, the ohmic electrode 5 and the dummy electrode are arranged so that the position of the tip of the groove 7 after the gate barrier layer 9 is provided coincides with the interface between the first one-conductivity type semiconductor layer 2 and the non-doped semiconductor layer 3. To determine the interval y to 6Thus, even when the gate electrode 10 is normally embedded, the parasitic capacitance caused by the gate electrode 10 can be reduced.
[0027]
  (5) In the method of manufacturing a compound semiconductor device, the present invention provides at least a first one-conductivity-type semiconductor layer 2, a non-doped semiconductor layer 3, and a second one on a semi-insulating semiconductor substrate 1. A step of providing a stacked structure in which conductive semiconductor layers 4 are sequentially stacked from the semi-insulating semiconductor substrate 1 side, on the second one conductive semiconductor layer 4ThreeWith striped linesTwoA process of forming a pattern in which stripe-shaped spaces are arranged alternately, and by etching the laminated structure using the pattern as a mask, it is self-aligned with the stripe-shaped line, and its side wall is composed of crystal planes having the same crystal orientation. Forming a stripe-shaped groove 7;Removing striped lines;Providing a gate barrier layer 9 for generating a two-dimensional carrier gas 11 at the end of the non-doped semiconductor layer 3 in a region sandwiched between two stripe-like grooves 7 at least on the surface of the stripe-like groove 7; and A step of embedding the gate electrode 10 to a height exceeding the interface between the non-doped semiconductor layer 3 and the second one-conductivity-type semiconductor layer 4 in the stripe-shaped groove 7, and after providing an insulating film on the surface of the gate electrode 10, The method includes a step of removing the gate barrier layer 9 exposed on the surface of the stacked structure surrounded by the stripe-shaped groove 7, and a step of providing an ohmic electrode 5 so as to cover at least the removed portion. .
[0028]
In this way, by using etching using a pattern in which stripe-like lines and stripe-like spaces are alternately arranged as a mask, the channel layer 8 having a narrow width x having no parallel conduction is self-aligned regardless of the lithography limit. Since the ohmic electrode 5 having an arbitrary size can be formed, the parasitic resistance can be reduced.
[0029]
  in this case, Sectional shape of groove 7TheV-shapedageIn addition, stripe lines and stripes are formed so that the position of the tip of the groove 7 after the gate barrier layer 9 is provided coincides with the interface between the first one-conductivity type semiconductor layer 2 and the non-doped semiconductor layer 3. To determine the distance y from the spaceThus, even when the gate electrode 10 is normally embedded, the parasitic capacitance caused by the gate electrode 10 can be reduced.
[0031]
  Also,Cross-sectional shape of groove 7TheV-shapedageIn addition, after the gate barrier layer 9 is provided and before the step of embedding the gate electrode 10, the non-doped semiconductor buried to the vicinity of the interface between the first one-conductivity-type semiconductor layer 2 and the non-doped semiconductor layer 3. Selective growth of embedded layersAs a result, the parasitic capacitance caused by the gate electrode 10 can be reduced and the cross-sectional area of the gate electrode 10 can be increased regardless of the positional relationship between the depth of the trench 7 and the non-doped semiconductor layer 3. Therefore, the gate resistance can be reduced.
[0033]
  OrCross-sectional shape of groove 7TheReverse mesa shapeageAnd an etching stop layer of one conductivity type at the interface between the first one conductivity type semiconductor layer 2 and the non-doped semiconductor layer 3.When provided, the narrow channel layer 8 can be formed by the wide ohmic electrode 5, so that the drain current cutoff characteristic can be improved, and the width x of the same channel layer 8 can be set to be the same. When forming, the parasitic resistance on the ohmic electrode 5 side can be reduced, the width of the ohmic electrode 5 can be controlled by the thickness of the second one-conductivity-type semiconductor layer 4, and the etching stop layer Therefore, the position of the bottom surface of the groove 7 can be accurately controlled, and the offset of the gate electrode 10 can be prevented.
[0035]
  Also,After the gate barrier layer 9 is grown, ions are implanted into the bottom surface of the trench 7 to insulate part of the first one-conductivity-type semiconductor layer 2Alternatively, the parasitic capacitance between the gate electrode 10 and the first one-conductivity-type semiconductor layer 2 can be greatly reduced.
[0037]
DETAILED DESCRIPTION OF THE INVENTION
Here, a first embodiment of the present invention will be described with reference to FIGS.
See Fig. 2 (a)
First, using a MOVPE method (metal organic vapor phase epitaxy) on a semi-insulating GaAs substrate 21 having a (100) plane as a main surface, the impurity concentration is 1 × 10.¹⁸~ 1x10¹⁹cm^-3For example, 5 × 10¹⁸cm^-3And a thickness of 10 to 1000 nm, for example, 100 nm⁺A non-doped i-type GaAs layer 23 to be a channel layer having a thickness of 10 to 100 nm, for example, 20 nm, and an impurity concentration of 1 × 10¹⁸~ 1x10¹⁹cm^-3For example, 5 × 10¹⁸cm^-3And a thickness of 10 to 1000 nm, for example, 100 nm⁺A type GaAs layer 24 is sequentially deposited.
[0038]
Next, mesa etching is performed using a hydrofluoric acid-based etching solution, whereby isolation of the element and formation of a source electrode contact region are performed.
[0039]
Refer to FIG.
Next, the Au · Ge layer is deposited to 10 to 100 nm, for example, 50 nm, and the Au layer is deposited to 100 to 1000 nm, for example, 500 nm, the interval d is 20 to 1000 nm, for example, 300 nm, and the width w of the drain electrode 25 is 10 The striped drain electrode 25 and dummy electrode 26 made of an Au.Ge/Au layer are formed by patterning so as to have a thickness of ˜500 nm, for example, 50 nm.
[0040]
Next, using the drain electrode 25 and the dummy electrode 26 as a mask, etching is performed using an etchant having a smaller etching rate on the (111) plane than the (100) plane, for example, bromomethanol, so that the (01-1) cross section is obtained. Striped V-shaped grooves 27 whose side surfaces are (111) surfaces are formed in the drain electrode 25 and the dummy electrode 26 in a self-aligning manner.
In the present specification, the plane orientation normally expressed by “1 bar” or the like is expressed by “−1” for the convenience of preparing the specification.
[0041]
In this case, the etching automatically stops when the V-groove 27 is formed, that is, when the apex of the V-groove 27 is formed, and the i-type GaAs layer 23 sandwiched between the V-grooves 27 becomes the channel layer 28. It becomes.
[0042]
Refer to FIG.
Subsequently, a non-doped i-type AlGaAs layer (Al composition ratio 0.5) 29 having a thickness of 5 to 100 nm, for example, 20 nm, serving as a gate barrier layer is formed by MOVPE.⁺Type GaAs layer 22, i type GaAs layer 23, and n⁺Selective growth is performed on the exposed surface of the type GaAs layer 24.
[0043]
In this case, since the electron affinity of AlGaAs is smaller than that of GaAs, when a positive bias is applied to the gate electrode, the i-type GaAs layer 23 side of the interface between the i-type AlGaAs layer 29 and the i-type GaAs layer 23 is used. The two-dimensional electron gas 30 is generated.
[0044]
Refer to FIG.
Next, after providing a resist mask 31, an Al film is deposited by a vacuum evaporation method so that the top portion of the resist mask 31 and the n-type GaAs layer 23 are n.⁺A gate electrode 32 is embedded in the V groove 27 so as to be above the interface with the type GaAs layer 24.
[0045]
Refer to FIG.
Next, the resist mask 31 is removed to remove the Al film deposited on the unnecessary portion by the lift-off method, and then the i-type AlGaAs layer 29 in the region where the source electrode 33 is formed is selectively selected using a hydrofluoric acid etching solution. Then, the source electrode 33 made of Au.Ge/Au is formed in the removed portion.
[0046]
As described above, in the first embodiment of the present invention, the channel length is determined by the thickness of the channel layer 28 as in the conventional vertical field effect transistor. Is possible.
[0047]
Further, since the width of the channel layer 28 is automatically determined by the width of the drain electrode 25, when the negative voltage is applied to the gate electrode 32 by reducing the width of the drain electrode 25, the entire channel layer 28. Can be depleted, so that a current independent of the gate voltage, that is, parallel conduction can be eliminated, and power consumption can be reduced.
[0048]
Next, with reference to FIG. 4, two modifications relating to the first embodiment of the present invention will be described.
See Fig. 4 (a)
In the case of the first modification, the top of the groove when the i-type AlGaAs layer 29 is provided on the surface of the V groove 27 is n⁺The distance d between the drain electrode 25 and the dummy electrode 26 is set so as to coincide with the interface between the type GaAs layer 22 and the i type GaAs layer 23.
[0049]
In this case, the interface and the top need not exactly coincide with each other, but in order to prevent the occurrence of the offset region, the top of the groove when the i-type AlGaAs layer 29 is provided on the surface of the V groove 27 is n⁺It is desired to be slightly deeper than the interface between the type GaAs layer 22 and the i type GaAs layer 23.
[0050]
With this configuration, the gate electrode 32 and the source side n⁺The parasitic capacitance with the type GaAs layer 22 can be reduced, and the delay in operation caused by the parasitic capacitance can be reduced.
[0051]
Refer to FIG.
In the case of this second modification, after the i-type AlGaAs layer 29 is grown, the conditions of the MOVPE method are controlled so that the non-doped i-type GaAs layer 34 grows only on the top of the V groove 27. N⁺The n-type GaAs layer 34 is filled up to the vicinity of the interface between the n-type GaAs layer 22 and the i-type GaAs layer 23, and then a gate electrode is provided.
[0052]
In such selective growth only on the top of the V-groove 27, for example, the average diffusion distance of the growth atoms of the V-groove 27 is such that the growth rate for the (111) plane is slower than the growth rate for the (100) plane. It becomes possible by controlling the growth temperature so as to be longer than the length of the (111) plane.
[0053]
In the case of the second modification, the position of the top of the i-type GaAs layer 34 can be accurately controlled by controlling the growth rate of the selective growth of the i-type GaAs layer 34.⁺Since the parasitic capacitance with the type GaAs layer 22 can be reduced and the sectional area of the gate electrode 32 can be increased, the gate resistance can be reduced.
[0054]
Next, a second embodiment of the present invention will be described with reference to FIGS.
Refer to FIG.
First, as in the first embodiment, an impurity concentration of 1 × 10 6 is used on a semi-insulating GaAs substrate 21 having a (100) plane as a main surface by using the MOVPE method (metal organic vapor phase epitaxy).¹⁸~ 1x10¹⁹cm^-3For example, 5 × 10¹⁸cm^-3And a thickness of 10 to 1000 nm, for example, 100 nm⁺A non-doped i-type GaAs layer 23 to be a channel layer having a thickness of 10 to 100 nm, for example, 20 nm, and an impurity concentration of 1 × 10¹⁸~ 1x10¹⁹cm^-3For example, 5 × 10¹⁸cm^-3And a thickness of 10 to 1000 nm, for example, 100 nm⁺The type GaAs layer 24 is sequentially deposited, and then mesa etching is performed using a hydrofluoric acid-based etchant to form isolation of the element and formation of a source electrode contact region.
[0055]
Refer to FIG.
Next, after applying a resist, patterning is performed so that the distance d is 20 to 1000 nm, for example, 300 nm, and the width w is 10 to 500 nm, for example, 50 nm, thereby forming a resist pattern 35 having stripe-shaped openings. The resist pattern 35 is used as a mask and etching is performed using an etchant having a lower etching rate on the (111) plane than the (100) plane, for example, bromomethanol, so that the side surface is (111) in the (01-1) cross section. ) A striped V-shaped groove 27 is formed on the end of the resist pattern 35 in a self-aligning manner.
[0056]
Also in this case, the etching automatically stops when the V groove 27 is formed, and the i-type GaAs layer 23 sandwiched between the V grooves 27 becomes the channel layer 28.
[0057]
Refer to FIG.
Next, after removing the resist pattern 35, a non-doped i-type AlGaAs layer (Al composition ratio 0.5) 29 having a thickness of 5 to 100 nm, for example, 20 nm, serving as a gate barrier layer is grown on the entire surface by MOVPE. Let
[0058]
Also in this case, since the electron affinity of AlGaAs is smaller than that of GaAs, the two-dimensional electron gas 30 is generated on the i-type GaAs layer 23 side at the interface between the i-type AlGaAs layer 29 and the i-type GaAs layer 23.
[0059]
Refer to FIG.
Subsequently, the gate electrode 32 made of Al is formed on the top surface of the i-type GaAs layer 23 and n by a CVD method using a source gas made of TMAl (trimethylaluminum).⁺The V groove 27 is selectively grown and buried so as to be above the interface with the type GaAs layer 24.
[0060]
Refer to FIG.
Next, the gate electrode 32 made of Al is heat-treated in an oxidizing atmosphere to form an insulating film 36, that is, aluminum oxide on the exposed surface of the gate electrode 32.
[0061]
Refer to FIG.
Next, the i-type AlGaAs layer 29 surrounded by the i-type AlGaAs layer 29 and the insulating film 36 in the region where the source electrode 33 is formed and the self-oxide film formed on the surface thereof are selectively used with a hydrofluoric acid-based etching solution. After the removal, the drain electrode 25 and the source electrode 33 made of an Au.Ge/Au film extending on the insulating film 36 are formed by a lift-off method.
[0062]
As described above, in the second embodiment of the present invention, the channel length is determined by the thickness of the channel layer 28 as in the conventional vertical field effect transistor. Is possible.
[0063]
Further, the width of the channel layer 28 is determined by the width w of the resist pattern, and the width w of the resist pattern can be reduced regardless of the series resistance of the drain electrode 25, that is, the parasitic resistance. Can be arbitrarily narrowed, the drain electrode 25 can be enlarged to an arbitrary size, and the drain region, that is, n⁺Since the contact area with the type GaAs layer 34 can be increased, the parasitic resistance of the drain can be sufficiently reduced.
[0064]
Next, two modifications relating to the second embodiment of the present invention will be described with reference to FIG.
See Fig. 7 (a)
This first modification corresponds to the modification of FIG. 4A. In this case, the top of the groove when the i-type AlGaAs layer 29 is provided on the surface of the V groove 27 is n⁺The distance d of the resist pattern 35 is set so as to coincide with the interface between the type GaAs layer 22 and the i type GaAs layer 23.
[0065]
In this case as well, the interface and the top need not exactly coincide with each other, but in order to prevent the occurrence of the offset region, the top of the groove when the i-type AlGaAs layer 29 is provided on the surface of the V groove 27 is n⁺It is desired to be slightly deeper than the interface between the type GaAs layer 22 and the i type GaAs layer 23.
[0066]
With this configuration, the gate electrode 32 and the source side n⁺It is possible to reduce the parasitic capacitance between the GaAs layer 22 and the operation delay due to the parasitic capacitance.
[0067]
Refer to FIG.
This second modification corresponds to the modification shown in FIG. 4B. After the i-type AlGaAs layer 29 is grown, the condition of the MOVPE method is set so that only the top of the V groove 27 is non-doped i. By controlling so that the type GaAs layer 34 grows, n⁺The n-type GaAs layer 34 is filled up to the vicinity of the interface between the n-type GaAs layer 22 and the i-type GaAs layer 23, and then the gate electrode 32 is provided.
[0068]
In the case of the second modified example, the gate electrode 32 and the source side n⁺The parasitic capacitance with the type GaAs layer 22 can be reduced, and the sectional area of the gate electrode 32 can be increased, so that the gate resistance can be reduced.
[0069]
In the second embodiment and the modification thereof, the insulating film provided on the surface of the gate electrode 32 is formed by thermal oxidation. However, the insulating film is not limited to the thermal oxide film and is deposited by the CVD method. It may be.
[0070]
Next, a third embodiment of the present invention will be described with reference to FIGS.
Refer to FIG.
First, using a MOVPE method (metal organic vapor phase epitaxy) on a semi-insulating GaAs substrate 41 having a (100) plane as a main surface, the impurity concentration is 1 × 10.¹⁸~ 1x10¹⁹cm^-3For example, 5 × 10¹⁸cm^-3And a thickness of 10 to 1000 nm, for example, 100 nm⁺Type GaAs layer 42, impurity concentration is 1 × 10¹⁸~ 1x10¹⁹cm^-3For example, 5 × 10¹⁸cm^-3Thus, an n-type AlGaAs layer (Al composition ratio 0.5) 43 to be an etching stop layer having a thickness of 1 to 50 nm, for example, 10 nm, and a non-doped layer to be a channel layer having a thickness of 10 to 100 nm, for example, 20 nm. i-type GaAs layer 44 and impurity concentration of 1 × 10¹⁸~ 1x10¹⁹cm^-3For example, 5 × 10¹⁸cm^-3And a thickness of 10 to 1000 nm, for example, 100 nm⁺A type GaAs layer 45 is sequentially deposited.
[0071]
Next, mesa etching is performed using a hydrofluoric acid-based etching solution, whereby isolation of the element and formation of a source electrode contact region are performed.
[0072]
Refer to FIG.
Next, the Au · Ge layer is deposited to 10 to 100 nm, for example, 50 nm, and the Au layer is deposited to 100 to 1000 nm, for example, 500 nm, the interval d is 20 to 1000 nm, for example, 300 nm, and the width w of the drain electrode 46 is 10 nm. The striped drain electrode 46 and dummy electrode 47 made of an Au.Ge/Au layer are formed by patterning so as to have a thickness of ˜500 nm, for example, 50 nm.
[0073]
Next, by using the drain electrode 46 and the dummy electrode 47 as a mask, etching is performed using an etchant having a higher etching rate on the (100) plane than the (111) plane, for example, bromomethanol, so that the side surfaces in the (011) cross section are Striped reverse mesa grooves 48 made of (111) planes are formed in the drain electrode 46 and the dummy electrode 47 in a self-aligning manner.
[0074]
In this case, when the reverse mesa groove 48 reaches the n-type AlGaAs layer 43 serving as an etching stop layer, the etching automatically stops, and the i-type GaAs layer 44 sandwiched between the reverse mesa grooves 48 becomes the channel layer. 49.
[0075]
Refer to FIG.
Next, the n-type AlGaAs layer 43 is removed using, for example, hydrofluoric acid as an etching solution.⁺Etching automatically stops when the type GaAs layer 42 is exposed.
[0076]
Refer to FIG.
Next, after removing the dummy electrode 47, SiO 2₂An undesired region is covered with a mask 50, and then a non-doped i-type AlGaAs layer (Al composition ratio 0.5) 51 having a thickness of 5 to 100 nm, for example, 20 nm, serving as a gate barrier layer is inverted by MOVPE. N exposed in the mesa groove 48⁺Type GaAs layer 42, n type AlGaAs layer 43, i type GaAs layer 44, and n⁺Selective growth is performed on the surface of the type GaAs layer 45.
[0077]
Also in this case, since the electron affinity of AlGaAs is smaller than that of GaAs, a two-dimensional electron gas 52 is generated on the i-type GaAs layer 44 side at the interface between the i-type AlGaAs layer 51 and the i-type GaAs layer 44.
[0078]
See Fig. 9 (e)
Next, after providing a resist mask 53, an Al film is deposited by a CVD method so that the top portion of the resist mask 53 and the n-type GaAs layer 44 and n⁺A gate electrode 54 is embedded inside the inverted mesa groove 48 so as to be above the interface with the type GaAs layer 45.
[0079]
Refer to FIG.
Next, the resist mask 53 and SiO₂After removing the mask 50, the Al film deposited on the unnecessary portion is removed by the lift-off method, and then the source electrode 55 made of Au.Ge/Au is formed by the lift-off method.
[0080]
As described above, also in the third embodiment of the present invention, the channel length is determined by the thickness of the channel layer 49 as in the conventional vertical field effect transistor, so that the channel length can be reduced beyond the lithography limit. Is possible.
[0081]
The width of the channel layer 49 is automatically determined by the width of the drain electrode 46. However, unlike the first embodiment, the channel layer having a sufficiently narrow width even if the width of the drain electrode 46 is increased. 49 can be formed, the drain current cutoff characteristic can be improved with a simple manufacturing process and the drain side parasitic resistance is sufficiently low, and parallel conduction can be eliminated. As a result, low power consumption can be achieved.
[0082]
In the state of FIG. 9F, the gate electrode 53 and the n on the source side⁺Since the overlapping area with the type GaAs layer 42 increases and the parasitic capacitance due to the gate electrode 53 increases, oxygen ions or protons, that is, hydrogen ions are introduced into the reverse mesa groove before the gate electrode 53 is formed. Ion implantation into the bottom of 48 and n⁺It is desirable to insulate the portion of the type GaAs layer 42 facing the gate electrode 53.
[0083]
The embodiments of the present invention have been described above. However, the present invention is not limited to GaAs / AlGaAs systems, but includes combinations of semiconductors used in normal lateral HEMTs including InGaAs / GaAs systems. Anything is fine.
[0084]
In the above description, an n-type element, that is, an element using a two-dimensional electron gas is described for the purpose of high-speed operation. However, a p-type element, that is, a two-dimensional element formed on the valence band side is described. An element using a three-dimensional hole gas may be used, and is particularly necessary when a complementary device is configured. In this case, the gate barrier layer has a forbidden band width E._gBAnd electron affinity χ_BThe sum of E,_gB+ Χ_BIs the sum of the forbidden bandwidth and the electron affinity of the semiconductor constituting the channel layer, that is, E_gC+ Χ_CYou need to choose to be larger.
[0085]
  In the above description, the electrode formed on the convex portion is the drain electrode. However, this may be the source electrode, and in this case, the n on the semi-insulating substrate side is used.⁺A drain electrode may be formed on the mold layer.
  In the above description, one element structure has been described. However, in the present invention, such an element structure may be used as a discrete device or a compound semiconductor integrated circuit device in which these elements are integrated. It ’s good.
[0086]
  Here, the detailed features of the present invention will be described again with reference to FIG.
  See Figure 1
  (Supplementary Note 1) A second stacked structure is formed by sequentially stacking at least a first one-conductivity-type semiconductor layer 2, a non-doped semiconductor layer 3, and a second one-conductivity-type semiconductor layer 4 from the semiconductor substrate side. Ohmic electrode 5 provided on conductive semiconductor layer 4 andA pair of opposed electrodes across the ohmic electrode 5 with a gapTwo stripe-like grooves 7 having a V-shaped cross-sectional shape, which is self-aligned with the dummy electrode 6 and whose side walls are composed of the same crystal orientation, are sandwiched between the two stripe-like grooves 7. In order to generate the two-dimensional carrier gas 11 at the end of the non-doped semiconductor layer 3 in the region, a gate barrier layer 9 is provided at least on the surface of the stripe-like groove 7, and the first groove is formed in the stripe-like groove 7. A non-doped semiconductor buried layer is provided up to a height in the vicinity of the interface between the one conductivity type semiconductor layer 2 and the non-doped semiconductor layer 3, and a gate electrode 10 is provided on the non-doped semiconductor buried layer. A compound semiconductor device.
  (Supplementary Note 2) A stacked structure in which at least the first one-conductivity-type semiconductor layer 2, the non-doped semiconductor layer 3, and the second one-conductivity-type semiconductor layer 4 are sequentially laminated from the semiconductor substrate side, and the side walls thereof are crystallized. Two stripe-like grooves 7 composed of crystal planes having the same orientation are provided, and a two-dimensional carrier gas 11 is generated at the end of the non-doped semiconductor layer 3 in a region sandwiched between the two stripe-like grooves 7. For this purpose, at least the gate electrode 10 is interposed via the gate barrier layer 9 provided on the surface of the stripe-shaped groove 7The stripe-shaped groove 7 is filled up to a height exceeding the interface between the non-doped semiconductor layer 3 and the second one-conductivity type semiconductor layer 4.And extending on an insulating film provided on the surface of the gate electrode 10, andIn a region sandwiched between two stripe-shaped grooves 7A compound semiconductor device comprising an ohmic electrode 5 in contact with the second one-conductivity-type semiconductor layer 4.
  (Supplementary Note 3) The cross-sectional shape of the stripe-like groove 7 is V-shaped, and the position of the tip of the stripe-like groove 7 after the gate barrier layer 9 is providedHeight ofIs the interface between the first one-conductivity-type semiconductor layer 2 and the non-doped semiconductor layer 3Height of3. The compound semiconductor device according to appendix 2, characterized in that:
  (Supplementary Note 4) The cross-sectional shape of the stripe-like groove 7 is V-shaped, and the stripe-like groove 7 has a portion near the interface between the first one-conductivity-type semiconductor layer 2 and the non-doped semiconductor layer 3. 3. The compound semiconductor device according to appendix 2, wherein a non-doped semiconductor buried layer is provided up to a height, and a gate electrode 10 is provided on the non-doped semiconductor buried layer.
  (Supplementary Note 5) The cross-sectional shape of the stripe-like groove 7 is an inverted mesa shape, and has a one-conductivity-type etching stop layer at the interface between the first one-conductivity-type semiconductor layer 2 and the non-doped semiconductor layer 3. The compound semiconductor device according to appendix 1, wherein
  (Additional remark 6) On the semi-insulating semiconductor substrate 1, at least the first one-conductivity type semiconductor layer 2, the non-doped semiconductor layer 3, and the second one-conductivity type semiconductor layer 4 are arranged on the semi-insulating semiconductor substrate 1 side. A step of providing a laminated structure sequentially laminated, a striped ohmic electrode 5 on the second one-conductivity type semiconductor layer 4, and an ohmic electrode 5A pair of opposites with a gap in betweenThe step of forming the stripe-shaped dummy electrode 6, the stacked structure is etched using the ohmic electrode 5 and the dummy electrode 6 as a mask, so as to be self-aligned with the ohmic electrode 5 and the dummy electrode 6, and the side wall of the crystal orientation is A step of forming a stripe-shaped groove 7 composed of the same crystal plane, at least at the end of the non-doped semiconductor layer 3 in a region sandwiched between two stripe-shaped grooves 7 on the surface of the stripe-shaped groove 7 A step of providing a gate barrier layer 9 for generating a three-dimensional carrier gas 11, and a gate electrode 10 to a height exceeding the interface between the non-doped semiconductor layer 3 and the second one-conductivity-type semiconductor layer 4 in the stripe-shaped groove 7 A method of manufacturing a compound semiconductor device, comprising the step of embedding.
  (Supplementary Note 7) The cross-sectional shape of the stripe-like groove 7 is V-shaped, and the position of the tip of the stripe-like groove 7 after the gate barrier layer 9 is provided is the same as that of the first one-conductivity-type semiconductor layer 2. The method for manufacturing a compound semiconductor device according to appendix 6, wherein the distance between the ohmic electrode 5 and the dummy electrode 6 is determined so as to coincide with the interface with the non-doped semiconductor layer 3.
  (Appendix 8) Semi-insulating semiconductor substrate1A step of providing a stacked structure in which at least a first one-conductivity-type semiconductor layer 2, a non-doped semiconductor layer 3, and a second one-conductivity-type semiconductor layer 4 are sequentially stacked from the semi-insulating semiconductor substrate 1 side. , On the second one conductivity type semiconductor layer 4ThreeWith striped linesTwoA process of forming a pattern in which stripe-shaped spaces are arranged alternately, and by etching the laminated structure using the pattern as a mask, it is self-aligned with the stripe-shaped line, and its side wall is composed of crystal planes having the same crystal orientation. Forming a stripe-shaped groove 7;Removing striped lines;Providing a gate barrier layer 9 for generating a two-dimensional carrier gas 11 at the end of the non-doped semiconductor layer 3 in a region sandwiched between two stripe-like grooves 7 at least on the surface of the stripe-like groove 7; and A step of embedding the gate electrode 10 to a height exceeding the interface between the non-doped semiconductor layer 3 and the second one-conductivity-type semiconductor layer 4 in the stripe-shaped groove 7, and after providing an insulating film on the surface of the gate electrode 10, The method includes a step of removing the gate barrier layer 9 exposed on the surface of the stacked structure surrounded by the stripe-shaped groove 7, and a step of providing an ohmic electrode 5 so as to cover at least the removed portion. A method for manufacturing a compound semiconductor device.
  (Supplementary Note 9) The cross-sectional shape of the stripe-like groove 7 is V-shaped, and the position of the end of the stripe-like groove 7 after the gate barrier layer 9 is provided is the same as that of the first one-conductivity-type semiconductor layer 2. 9. The method of manufacturing a compound semiconductor device according to appendix 8, wherein an interval between the stripe-like line and the stripe-like space is determined so as to coincide with the interface with the non-doped semiconductor layer 3.
  (Supplementary Note 10) The cross-sectional shape of the stripe-shaped groove 7 is V-shaped, and after the gate barrier layer 9 is provided and before the step of embedding the gate electrode 10, the first one-conductivity-type semiconductor layer 2 and 9. The method of manufacturing a compound semiconductor device according to appendix 6 or 8, wherein the non-doped semiconductor buried layer is selectively grown to the vicinity of the interface with the non-doped semiconductor layer 3.
  (Supplementary Note 11) The cross-sectional shape of the stripe-like groove 7 is an inverted mesa shape, and has a one-conductive type etching stop layer at the interface between the first one-conductive semiconductor layer 2 and the non-doped semiconductor layer 3. The method for manufacturing a compound semiconductor device according to appendix 6, wherein:
  (Additional remark 12) After the gate barrier layer 9 is grown, ions are implanted into the bottom surface of the stripe-shaped groove 7 to insulate part of the first one-conductivity-type semiconductor layer 2. The manufacturing method of the compound semiconductor device of description.
[0087]
【The invention's effect】
According to the present invention, since the width of the channel layer of the vertical field effect transistor is determined in a self-aligned manner by the width of the stripe pattern such as the drain electrode, the channel width is independent of the alignment accuracy in the lithography process. The power consumption can be reduced by eliminating the parallel conduction.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram of a basic configuration of the present invention.
FIG. 2 is an explanatory diagram of the manufacturing process up to the middle of the first embodiment of the present invention.
FIG. 3 is an explanatory diagram of the manufacturing process from FIG. 2 onward according to the first embodiment of the present invention.
FIG. 4 is an explanatory diagram of a modification of the first embodiment of the present invention.
FIG. 5 is an explanatory diagram of the manufacturing process up to the middle of the second embodiment of the present invention;
FIG. 6 is an explanatory diagram of the manufacturing process after FIG. 5 according to the second embodiment of the present invention.
FIG. 7 is an explanatory diagram of a modification of the second embodiment of the present invention.
FIG. 8 is an explanatory diagram of the manufacturing process up to the middle of the third embodiment of the present invention;
FIG. 9 is an explanatory diagram of the manufacturing process after FIG. 8 according to the third embodiment of the present invention.
FIG. 10 is a cross-sectional view of a main part of a conventional vertical field effect transistor.
[Explanation of symbols]
1 Semi-insulating substrate
2 First conductivity type semiconductor layer
3 Non-doped semiconductor layer
4 First conductivity type semiconductor layer
5 Ohmic electrode
6 Dummy electrode
7 groove
8 channel layer
9 Gate barrier layer
10 Gate electrode
11 Two-dimensional carrier gas
12 Ohmic electrode
21 Semi-insulating GaAs substrate
22 n⁺Type GaAs layer
23 i-type GaAs layer
24 n⁺Type GaAs layer
25 Drain electrode
26 Dummy electrode
27 V-groove
28 Channel layer
29 i-type AlGaAs layer
30 Two-dimensional electron gas
31 resist mask
32 Gate electrode
33 Source electrode
34 i-type GaAs layer
35 resist pattern
36 Insulating film
41 Semi-insulating GaAs substrate
42 n⁺Type GaAs layer
43 n-type AlGaAs layer
44 i-type GaAs layer
45 n⁺Type GaAs layer
46 Drain electrode
47 Dummy electrode
48 Reverse mesa groove
49 Channel layer
50 SiO₂mask
51 i-type AlGaAs layer
52 Two-dimensional electron gas
53 resist mask
54 Gate electrode
55 Source electrode
61 Semi-insulating GaAs substrate
62 n⁺Type GaAs layer
63 i-type GaAs layer
64 n⁺Type GaAs layer
65 i-type AlGaAs layer
66 Gate electrode
67 Drain electrode
68 Source electrode
69 Two-dimensional electron gas
70 parallel conduction

Claims

少なくとも第１の一導電型半導体層、ノン・ドープ半導体層、及び、第２の一導電型半導体層を半導体基板側から順次積層した積層構造体に、第２の一導電型半導体層上に設けたオーミック電極及び前記オーミック電極を挟んで間隔をあけて対向する一対のダミー電極に自己整合し、且つ、その側壁が結晶方位の同じ結晶面から構成される断面形状がＶ字状の２つのストライプ状の溝を設け、前記２つのストライプ状の溝に挟まれた領域における前記ノン・ドープ半導体層の端部に二次元キャリアガスを発生させるために少なくとも前記ストライプ状の溝の表面にゲートバリア層を設けるとともに、前記ストライプ状の溝内に第１の一導電型半導体層とノン・ドープ半導体層との界面の近傍の高さまでノン・ドープ半導体埋込層を設け、前記ノン・ドープ半導体埋込層の上にゲート電極を設けたことを特徴とする化合物半導体装置。A stacked structure in which at least a first one-conductivity-type semiconductor layer, a non-doped semiconductor layer, and a second one-conductivity-type semiconductor layer are sequentially laminated from the semiconductor substrate side is provided on the second one-conductivity-type semiconductor layer Two stripes that are self-aligned with the ohmic electrode and a pair of dummy electrodes facing each other across the ohmic electrode , and whose side walls are made of crystal planes having the same crystal orientation and are V-shaped in cross section A gate barrier layer at least on the surface of the stripe-shaped groove in order to generate a two-dimensional carrier gas at an end of the non-doped semiconductor layer in a region sandwiched between the two stripe-shaped grooves And providing a non-doped semiconductor buried layer up to a height near the interface between the first one-conductivity-type semiconductor layer and the non-doped semiconductor layer in the stripe-shaped groove, Compound semiconductor device characterized by providing the gate electrode on the down-doped semiconductor buried layer.

少なくとも第１の一導電型半導体層、ノン・ドープ半導体層、及び、第２の一導電型半導体層を半導体基板側から順次積層した積層構造体に、その側壁が結晶方位の同じ結晶面から構成される２つのストライプ状の溝を設け、前記２つのストライプ状の溝に挟まれた領域における前記ノン・ドープ半導体層の端部に二次元キャリアガスを発生させるために少なくとも前記ストライプ状の溝の表面に設けたゲートバリア層を介してゲート電極を前記ストライプ状の溝内に前記ノン・ドープ半導体層と前記第２の一導電型半導体層との界面を越える高さまで埋め込むと共に、前記ゲート電極の表面に設けた絶縁膜上に延在し、且つ、前記２つのストライプ状の溝に挟まれた領域における前記第２の一導電型半導体層に接するオーミック電極を設けたことを特徴とする化合物半導体装置。A laminated structure in which at least a first one-conductivity-type semiconductor layer, a non-doped semiconductor layer, and a second one-conductivity-type semiconductor layer are sequentially laminated from the semiconductor substrate side, and its sidewalls are composed of crystal planes having the same crystal orientation. In order to generate a two-dimensional carrier gas at the end of the non-doped semiconductor layer in a region sandwiched between the two stripe-shaped grooves. A gate electrode is embedded in the stripe-shaped groove through a gate barrier layer provided on the surface to a height exceeding the interface between the non-doped semiconductor layer and the second one-conductivity-type semiconductor layer, and the gate electrode extending on an insulating film formed on the surface of the substrate, and, provided an ohmic electrode in contact with the second conductivity type semiconductor layer in said sandwiched between two stripe-like groove region Compounds wherein a.

上記ストライプ状の溝の断面形状がＶ字状であり、且つ、上記ゲートバリア層を設けた後の前記ストライプ状の溝の先端の位置の高さが上記第１の一導電型半導体層と上記ノン・ドープ半導体層との界面の高さと一致することを特徴とする請求項２に記載の化合物半導体装置。The cross-sectional shape of the stripe-like groove is V-shaped, and the height of the position of the tip of the stripe-like groove after providing the gate barrier layer is the same as that of the first one-conductivity-type semiconductor layer and the above-mentioned 3. The compound semiconductor device according to claim 2, wherein the height of the interface with the non-doped semiconductor layer coincides with the height of the interface.

半絶縁性半導体基板上に、少なくとも第１の一導電型半導体層、ノン・ドープ半導体層、及び、第２の一導電型半導体層を前記半絶縁性半導体基板側から順次積層した積層構造体を設ける工程、前記第２の一導電型半導体層上にストライプ状のオーミック電極と、前記オーミック電極を挟んで間隔をあけて対向する一対のストライプ状のダミー電極を形成する工程、前記オーミック電極及びダミー電極をマスクとして前記積層構造体をエッチングすることにより、前記オーミック電極及びダミー電極に自己整合し、且つ、その側壁が結晶方位の同じ結晶面から構成されるストライプ状の溝を形成する工程、少なくとも前記ストライプ状の溝の表面に前記２つのストライプ状の溝に挟まれた領域における前記ノン・ドープ半導体層の端部に二次元キャリアガスを発生させるゲートバリア層を設ける工程、及び、前記ストライプ状の溝内に前記ノン・ドープ半導体層と前記第２の一導電型半導体層との界面を越える高さまでゲート電極を埋め込む工程を含むことを特徴とする化合物半導体装置の製造方法。A laminated structure in which at least a first one-conductivity-type semiconductor layer, a non-doped semiconductor layer, and a second one-conductivity-type semiconductor layer are sequentially laminated on a semi-insulating semiconductor substrate from the semi-insulating semiconductor substrate side. A step of forming a striped ohmic electrode on the second one-conductivity-type semiconductor layer and a pair of striped dummy electrodes facing each other with the ohmic electrode interposed therebetween, the ohmic electrode and the dummy Etching the laminated structure using an electrode as a mask to form a stripe-shaped groove which is self-aligned with the ohmic electrode and the dummy electrode and whose side walls are composed of crystal planes having the same crystal orientation; Secondary to the end of the non-doped semiconductor layer in the region sandwiched between the two stripe-shaped grooves on the surface of the stripe-shaped groove A step of providing a gate barrier layer for generating a carrier gas, and a step of embedding a gate electrode in the stripe-like groove to a height exceeding the interface between the non-doped semiconductor layer and the second one-conductivity-type semiconductor layer. A method of manufacturing a compound semiconductor device, comprising:

半絶縁性半導体基板上に、少なくとも第１の一導電型半導体層、ノン・ドープ半導体層、及び、第２の一導電型半導体層を前記半絶縁性半導体基板側から順次積層した積層構造体を設ける工程、前記第２の一導電型半導体層上に３本のストライプ状ラインと２本のストライプ状のスペースが交互に並んだパターンを形成する工程、前記パターンをマスクとして前記積層構造体をエッチングすることにより、前記ストライプ状ラインに自己整合し、且つ、その側壁が結晶方位の同じ結晶面から構成されるストライプ状の溝を形成する工程、前記ストライプ状ラインを除去する工程、少なくとも前記ストライプ状の溝の表面に前記２つのストライプ状の溝に挟まれた領域における前記ノン・ドープ半導体層の端部に二次元キャリアガスを発生させるゲートバリア層を設ける工程、及び、前記ストライプ状の溝内に前記ノン・ドープ半導体層と前記第２の一導電型半導体層との界面を越える高さまでゲート電極を埋め込む工程、前記ゲート電極の表面に絶縁膜を設けたのち、前記ストライプ状の溝に囲まれた前記積層構造体の表面に露出している前記ゲートバリア層を除去する工程、及び、少なくとも前記除去部を覆うようにオーミック電極を設ける工程を含むことを特徴とする化合物半導体装置の製造方法。A laminated structure in which at least a first one-conductivity-type semiconductor layer, a non-doped semiconductor layer, and a second one-conductivity-type semiconductor layer are sequentially laminated on a semi-insulating semiconductor substrate from the semi-insulating semiconductor substrate side. Providing a step, forming a pattern in which three stripe lines and two stripe spaces are alternately arranged on the second one-conductivity type semiconductor layer, and etching the stacked structure using the pattern as a mask A step of forming a stripe-shaped groove that is self-aligned with the stripe-shaped line and whose side walls are formed of crystal faces having the same crystal orientation, a step of removing the stripe-shaped line, at least the stripe-shaped line Two-dimensional carrier gas is generated at the end of the non-doped semiconductor layer in the region sandwiched between the two stripe-shaped grooves on the surface of the groove. A step of providing a gate barrier layer, a step of embedding a gate electrode in the stripe-like groove to a height exceeding the interface between the non-doped semiconductor layer and the second one-conductivity-type semiconductor layer, a surface of the gate electrode And removing the gate barrier layer exposed on the surface of the stacked structure surrounded by the stripe-shaped grooves, and forming an ohmic electrode so as to cover at least the removal portion The manufacturing method of the compound semiconductor device characterized by including the process to provide.