JP3746898B2

JP3746898B2 - Interval timer circuit

Info

Publication number: JP3746898B2
Application number: JP15007398A
Authority: JP
Inventors: 和秀山川
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1998-05-29
Filing date: 1998-05-29
Publication date: 2006-02-15
Anticipated expiration: 2018-05-29
Also published as: JPH11345129A

Description

【０００１】
【発明の属する技術分野】
本発明はインターバルタイマ回路に関し、特に中央処理装置にて複数のプロセスを走行させるマルチタスクシステムのインターバルタイマ回路に関する。
【０００２】
【従来の技術】
コンピュータシステムにおいて、中央処理装置（コンピュータ；ＣＰＵ）に複数のプログラムを走行させる（マルチタスク処理を行う）場合、マルチタスクを行うＣＰＵ及び周辺回路においては、順次実行タスクを切替えている。しかし、負荷が重く処理時間のかかるタスクの場合、１回のタスク処理の割り当て時間では処理しきれずに、ＣＰＵの処理が他のタスクに移ってしまう。そして次にＣＰＵの処理が回ってくるまで待機し、処理が回ってきてからタスクの処理が再開されるため、負荷の重いタスクは処理完了までに時間がかかる問題がある。すなわち、ＣＰＵのタスク切換え時間を決めているインターバルタイマを固定的に持ってタスクを切換えているからである。
【０００３】
また、タスクの優先度によってタスクの切替えを制御する方法を用いた場合、ＣＰＵの負荷が高くなってしまう問題がある。すなわち、インターバルタイムがＣＰＵの負荷状態とは無関係に設定されているので、固定のインターバルタイムの時間が経過するとタスクの切替えが発生する。この切替え処理のためにＣＰＵを使用するので、負荷の重いタスクからの切替え時、あるいは負荷の重いタスクヘの切替え時にＣＰＵの負荷が大となってしまう。
【０００４】
特開平１−２８２６４３号公報には、インターバルタイムの値をＣＰＵの負荷状態に連動させて、動的に変更する方法が提案されている。
【０００５】
【発明が解決しようとする課題】
特開平１−２８２６４３号公報記載の提案の場合、回路構成が複雑になり、回路規模が大きくなる問題がある。すなわち、ＣＰＵの負荷状態を常に監視する回路や、インターバルタイムの値を負荷に合わせて可変させるための回路が必要となる。
【０００６】
本発明の目的は、最少の回路追加によるＣＰＵの負荷の平準化を図ったインターバルタイマ回路を提供することである。
【０００７】
【課題を解決するための手段】
本発明によれば、複数の実行タスクを順次インターバル信号により切替えて実行するマルチタスクコンピュータシステムのインターバルタイマ回路であって、システムクロックを分周してインターバルタイムカウントクロックを発生するインターバルタイムカウントクロック発生手段と、前記インターバルタイムカウントクロックを分周して前記インターバル信号を発生するインターバル信号発生手段と、タスクの処理時にその負荷の軽重に応じて前記インターバルタイムカウントクロック発生手段の分周値を制御する分周値制御手段とを含むことを特徴とするインターバルタイマ回路が得られる。
【０００８】
そして、前記インターバルタイムカウントクロック発生手段は、前記システムクロックをｎ分周するｎ分周手段と、前記ｎ分周手段の出力を２分周する２分周手段と、通常時は前記ｎ分周手段の出力を、より負荷の重いタスクの処理時は前記２分周手段の出力を夫々選択する選択手段とを有することを特徴とし、また、前記分周値制御手段は前記負荷の軽重に応じて前記選択手段を選択制御することを特徴とする。
【０００９】
本発明の作用は次の通りである。例えば、外部イベントからの割込み要求を負荷の重いタスクとして特定しておき、負荷の重いタスクから割込み要求があった場合は、インターバルタイマのカウントクロックの周期を自動的に拡大し、インターバルタイマのカウント設定値を変更することなく、タスク処理を切換えるインターバルタイムの時間間隔をのばして、タスクヘの割当時間をのばす。
【００１０】
負荷の重い処理として特定されている外部イベントからの割込み信号を基に、直接インターバルタイマのカウントクロックの周期を長くして、カウンタ設定値を変えることなくインターバルタイムの時間間隔を拡大している。このため、割込み信号を受けてカウント設定値を変更するといった付随的な処理にて、ＣＰＵの負荷を重くすることがない。
【００１１】
さらに、負荷の重いタスクの割り当て時間中はインターバルタイマに供給されるカウントクロックの周波数が低くなるので、そのカウントクロックを使用しているインターバルタイマの消費電力が低減される。
【００１２】
【発明の実施の形態】
以下に、本発明の実施例について図面を参照して説明する。図１は本発明によるインターバルタイマ回路の実施例の構成を示すブロック図である。図１において、本発明によるインターバルタイマ回路は、システムクロックａを発生するシステムクロック発生部１、コンピュータシステム全体を制御するＣＰＵ２、ＣＰＵ２の周辺回路３、システムクロックａを分周してインターバルタイマカウントクロックｄを発生する分周比切替え機能付き分周回路４を有する。
【００１３】
また、インターバルタイマカウントクロックｄを計数しインターバル信号ｃを発生するインターバルタイマ５、外部イベント７からの負荷の重いタスクを特定する外部イベント割込信号ｂを基に割込み信号を発生する外部イベント割込み信号発生部６を有して構成される。
【００１４】
本発明の実施例の動作を説明する。図１において、システムクロック発生部１は回路全体の基本クロックａを各部に供給している。ＣＰＵ（中央処理装置）２は本実施例のシステムを制御する。周辺回路３はメモリーや、バス制御部、ＤＭＡコントローラ、Ｉ／Ｏポート等のシステム資源や周辺回路である。
【００１５】
分周比切替え機能付き分周回路４はシステムクロック発生部１から供給されるシステムクロックａを分周してインターバルタイマ５に供給するカウントクロックｄを生成する。さらに、この実施例のシステムにとって処理負荷の重いタスクを特定し、カウント値一定のままでその特定されたタスクの処理に見合う分のインターバルタイムを確保するためのクロックの周期を定めているので、分周比切替え機能付き分周回路４は分周比の切換にてクロック周期をのばし、負荷の重いタスク向けのインターバルタイムを確保するカウントクロックｄも生成できる。
【００１６】
また、外部イベント割込み信号発生部６からの外部イベント割込信号ｂを受けて、自動的に分周比を切替えてカウントクロックの周期を変更する（カウントクロックｄを切替える）機能を有する。
【００１７】
インターバルタイマ５は分周比切替え機能付き分周回路４からのカウントクロックｄにより、各タスクの処理を切換える時間間隔であるインターバルタイムを計測し、ＣＰＵ２ヘインターバル信号ｃを出力する。外部イベント割込み信号発生部６は外部イベント７からの割込み要求により外部イベントのスタートとエンドとをＣＰＵ２と分周比切替え機能付き分周回路４に知らせる。外部イベント７は本実施例のシステムの外部より処理の負荷が重いタスクの発生を外部イベント割込み信号発生部６を介して本実施例のシステムに伝える。
【００１８】
図３のタイムチャートにおいて、ＣＰＵ２に複数のタスクの処理を実行させる際、インターバルタイマ５にて割り当て時間毎に出力されるインターバル信号により実行タスクを切換えて周辺回路３のシステム資源の割り当て、配分を制御して処理を実行させる。
【００１９】
負荷の重いタスクである外部イベント７によるタスク処理が発生した場合、外部イベント割込み信号発生部６は外部イベントの発生と終了をＣＰＵ２と分周比切替え機能付き分周回路４に通知する。分周比切替え機能付き分周回路４は外部イベント割込み信号発生部６より重いタスクの発生を知らされると、通常の分周比より大きい分周比にてシステムクロックａを分周してカウントクロックｄの周期を大きくする。
【００２０】
その結果、インターバルタイマ５に設定されているインターバルタイム計測のためのカウント設定値は固定のままでインターバルタイムが拡張される（図３参照）。負荷の重いタスク、すなわち外部イベント７の対応タスクは拡張されたインターバルタイム内にて処理が行われる。
【００２１】
外部イベント７が終了すると、外部イベント割込み信号発生部６によりタスク終了がＣＰＵ２と分周比切替え機能付き分周回路４に通知され、分周比切替え機能付き分周回路４はカウントクロックｄの周期を元にもどし、インターバルタイムは通常の長さとなる（図３参照）。
【００２２】
図４は図１に示す分周比切替え機能付き分周回路４とインターバルタイマ５の部分の詳細ブロック図である。図４において、システムクロックａは本実施例の基本クロックであり、システムクロック発生部１から供給される。ｎ分周回路９は、ＦＦ（フリップフロップ）回路等で構成されるクロックの分周回路であり、システムクロックａをｎ分周してｎ分周クロックを生成する。２分周回路１０は、ｎ分周回路９と同様にＦＦ回路等にて構成されるクロックの分周回路であり、ｎ分周クロックをさらに２分周して２ｎ分周クロックを生成する。セレクタ１１はｎ分周回路９からのｎ分周クロックと、２分周回路１０からの２ｎ分周クロックとのどちらか一方を、外部イベント割込信号ｂによって切替えて２分周回路１２へ出力する。
【００２３】
外部イベント割込信号ｂはセレクタ１１の入力クロックを選択するための信号である。２分周回路１２は２分周回路１０と同様に入力されたクロックを２分周して出力するので、出力は４ｎ分周クロックあるいは２ｎ分周クロックとなる。
【００２４】
インターバルタイマ５は２分周回路１２から入力されるクロックｄをカウントクロックとして、予め設定されているカウント値によりインターバルタイムを計測してインターバルタイム毎にインターバル信号ｃを出力する。
【００２５】
図１，４及び図３のタイムチャートを参照して詳細に説明する。図４の外部イベント割込信号ｂ、すなわちセレクタ１１のＳ（セレクト）入力は通常のタスク時はインアクティブであり、その際セレクタ１１は入力Ｂのクロック、すなわちｎ分周回路９の出力であるシステムクロックａがｎ分周されたクロック（ｎ分周クロック）を選択し、２分周回路１２に出力する。その結果、インターバルタイマ５には、システムクロックａが２ｎ分周されたクロック（２ｎ分周クロック）がカウントクロックｄとして供給される。図３のタイムチャートにおいては、Ｔ０〜Ｔ１，Ｔ１〜Ｔ２の区間に相当する。
【００２６】
そして、処理の負荷が重いタスクとしての外部イベント７が発生すると、外部イベント割込信号ｂがアクティブ状態になり、セレクタ１１は入力Ａのクロック入力、すなわち２分周回路１０の出力であるシステムクロックａが２ｎ分周されたクロック（２ｎ分周クロック）を選択して２分周回路１２に出力する。
【００２７】
２分周回路１２では、さらに２分周を行ってインターバルタイマ５にシステムクロックａが４ｎ分周されたクロック（４ｎ分周クロック）をカウントクロックｄとして供給し、インターバルタイマ５は設定されているカウント値をカウントする毎にインターバル信号ｃを出力する。
【００２８】
図３のタイムチャートではＴ２〜Ｔ３の区間に相当する。図３のＴ２〜Ｔ３の区間ではカウントクロックの周期が２倍になるので、インターバルタイマ５では、カウント設定値は予め設定されたままだが、計測されるインターバルタイム、すなわちインターバル信号ｃの間隔が２倍になる。その間に外部イベント７の処理をＣＰＵ２が行う。
【００２９】
外部イベント７の処理の割り当て時間として見合う時間、すなわち図３のＴ２〜Ｔ３の区間分の時間（本実施例においては通常の２倍のインターバルタイム）は予め定めておき、カウント設定値固定のままで、通常の２倍のインターバルタイムを計測できるように、通常のカウントクロックの２倍のクロック周期をもつカウントクロックｄを、外部イベント割込信号ｂがアクティブの間、インターバルタイマ５に供給する。
【００３０】
外部イベント７が終了、すなわち負荷の重いタスクの処理が終わると、外部イベント割込信号ｂはインアクティブとなり、インターバルタイマ５に供給されるカウントクロックｄは２ｎ分周クロックとなってインターバル信号ｃの間隔も通常に戻る（図３のＴ３〜Ｔ４の区間）。
【００３１】
図２において、本発明の他の実施例について説明する。図２に示す実施例は基本的には図１に示す実施例と同じであるが、分周比切替え機能付き分周回路４からの出力クロックが、インターバルタイマ５と周辺回路８とに入力されている。周辺回路８はインターバルタイマ５のカウントクロックｄ（通常時と外部イベント７発生時との両方のクロック）でも動作に支障のない部分の回路である。
【００３２】
そのため、外部イベント７、すなわち、負荷の重いタスクが処理されている間は、インターバルタイマ５と同様に、通常時より低い周波数のクロックにて動作するので、通常状態よりも消費電力が低くなる利点がある。
【００３３】
【発明の効果】
以上説明したように本発明は、マルチタスク処理において負荷の重いタスクの処理時に、自動的にタスク処理の割り当て時間が拡張されることを、ＣＰＵに負荷をかけず、かつＣＰＵの負荷を監視して動的にタスク処理の割り当て時間を拡張、縮小させるといった複雑な回路なしに実現できる効果がある。
【００３４】
すなわち、予め負荷の重いタスクを特定し、それに見合う処理時間（インターバルタイム）を定めておき、負荷の重いタスク発生時に、簡単なセレクタ回路にてインターバルカウンタ用カウントクロック生成の分周回路の分周比を切替えることにより、カウントクロックの周期を切替えるだけで簡単にインターバルタイムを切替えることができるからである。
【００３５】
また、負荷の重いタスクの処理時に消費電力を低減できる効果がある。すなわち、負荷の重いタスク実行中はインターバルタイマのカウントクロックの周波数が低くなるからである。
【００３６】
さらに、インターバルタイマと同様に、負荷の重いタスク実行時にクロック周波数を低くできる回路への供給クロックも連動して周波数を低くすれば、いっそう消費電力をおさえることができる。
【図面の簡単な説明】
【図１】本発明の実施例のブロック図である。
【図２】本発明の他の実施例のブロック図である。
【図３】本発明の実施例のタイムチャートである。
【図４】分周比切替え機能付き分周回路の詳細ブロック図である。
【符号の説明】
１システムクロック発生部
２ＣＰＵ
３周辺回路
４分周比切替え機能付き分周回路
５インターバルタイマ
６外部イベント割込み信号発生部
７外部イベント[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an interval timer circuit, and more particularly to an interval timer circuit of a multitask system in which a plurality of processes are run in a central processing unit.
[0002]
[Prior art]
In a computer system, when a central processing unit (computer; CPU) runs a plurality of programs (performs multitask processing), execution tasks are sequentially switched in a CPU and peripheral circuits that perform multitasking. However, in the case of a task with a heavy load and a long processing time, the processing of the CPU is shifted to another task because the task cannot be processed within the allocation time of one task processing. Then, the CPU waits until the next processing of the CPU, and the task processing is resumed after the processing has started. Therefore, a task with a heavy load has a problem that it takes time to complete the processing. That is, the task is switched with a fixed interval timer that determines the task switching time of the CPU.
[0003]
Further, when a method of controlling task switching according to task priority is used, there is a problem that the load on the CPU increases. That is, since the interval time is set regardless of the load state of the CPU, task switching occurs when a fixed interval time elapses. Since the CPU is used for this switching process, the load on the CPU increases when switching from a task with a heavy load or when switching to a task with a heavy load.
[0004]
Japanese Patent Laid-Open No. 1-282643 proposes a method of dynamically changing the value of the interval time in conjunction with the load state of the CPU.
[0005]
[Problems to be solved by the invention]
In the case of the proposal described in Japanese Patent Application Laid-Open No. 1-282643, there is a problem that the circuit configuration becomes complicated and the circuit scale becomes large. That is, a circuit for constantly monitoring the load state of the CPU and a circuit for changing the value of the interval time according to the load are required.
[0006]
An object of the present invention is to provide an interval timer circuit that achieves leveling of the CPU load by adding a minimum number of circuits.
[0007]
[Means for Solving the Problems]
According to the present invention, there is provided an interval timer circuit for a multitask computer system for executing a plurality of execution tasks by sequentially switching with an interval signal, and generating an interval time count clock by dividing a system clock. Means for dividing the interval time count clock to generate the interval signal, and controlling the frequency division value of the interval time count clock generating means according to the weight of the load during processing of the task An interval timer circuit including a frequency division value control means is obtained.
[0008]
The interval time count clock generating means includes an n dividing means for dividing the system clock by n, a two dividing means for dividing the output of the n dividing means by 2, and the n dividing in normal times. And means for selecting the output of the divide-by-two means at the time of processing of a task with a heavy load, and the divided value control means corresponds to the load of the load. The selection means is selectively controlled.
[0009]
The operation of the present invention is as follows. For example, if an interrupt request from an external event is identified as a heavy-load task and an interrupt request is issued from a heavy-load task, the interval timer count clock cycle is automatically expanded to count the interval timer. Without changing the setting value, the time interval of the interval time for switching the task processing is extended, and the allocated time for the task is extended.
[0010]
Based on an interrupt signal from an external event specified as a heavy load process, the interval clock time interval is expanded without changing the counter set value by directly extending the interval clock count clock cycle. For this reason, the load on the CPU is not increased in the incidental processing of changing the count setting value in response to the interrupt signal.
[0011]
Furthermore, since the frequency of the count clock supplied to the interval timer is low during the assignment time of a heavy load task, the power consumption of the interval timer using the count clock is reduced.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a configuration of an embodiment of an interval timer circuit according to the present invention. In FIG. 1, an interval timer circuit according to the present invention includes a system clock generator 1 for generating a system clock a, a CPU 2 for controlling the entire computer system, a peripheral circuit 3 for the CPU 2, and an interval timer count clock by dividing the system clock a. It has a frequency dividing circuit 4 with a frequency dividing ratio switching function for generating d.
[0013]
Also, an interval timer 5 that counts the interval timer count clock d and generates an interval signal c, and an external event interrupt signal that generates an interrupt signal based on an external event interrupt signal b that identifies a heavily loaded task from the external event 7 The generator 6 is configured.
[0014]
The operation of the embodiment of the present invention will be described. In FIG. 1, a system clock generating unit 1 supplies a basic clock a of the entire circuit to each unit. A CPU (central processing unit) 2 controls the system of this embodiment. The peripheral circuit 3 is a system resource such as a memory, a bus control unit, a DMA controller, an I / O port, or a peripheral circuit.
[0015]
The frequency dividing circuit 4 with a frequency division ratio switching function divides the system clock a supplied from the system clock generator 1 and generates a count clock d supplied to the interval timer 5. Furthermore, the task of heavy processing load is specified for the system of this embodiment, and the clock cycle for securing the interval time corresponding to the processing of the specified task while the count value remains constant is determined. The frequency dividing circuit 4 with the frequency division ratio switching function can increase the clock cycle by switching the frequency division ratio, and can also generate a count clock d that secures an interval time for a heavy load task.
[0016]
In addition, it has a function of receiving the external event interrupt signal b from the external event interrupt signal generator 6 and automatically switching the frequency division ratio to change the count clock cycle (switch the count clock d).
[0017]
The interval timer 5 measures an interval time which is a time interval for switching the processing of each task by the count clock d from the frequency dividing circuit 4 with a frequency dividing ratio switching function, and outputs an interval signal c to the CPU 2. The external event interrupt signal generator 6 informs the CPU 2 and the frequency divider 4 with a frequency division ratio switching function of the start and end of the external event in response to an interrupt request from the external event 7. The external event 7 informs the system of this embodiment via the external event interrupt signal generator 6 of the occurrence of a task with a processing load that is heavier than the outside of the system of this embodiment.
[0018]
In the time chart of FIG. 3, when the CPU 2 executes processing of a plurality of tasks, the execution task is switched by the interval signal output at every allocation time by the interval timer 5 to allocate and distribute the system resources of the peripheral circuit 3. Control to execute the process.
[0019]
When task processing by an external event 7 that is a heavy load occurs, the external event interrupt signal generation unit 6 notifies the CPU 2 and the frequency dividing circuit 4 with a frequency division ratio switching function of the occurrence and termination of the external event. When frequency division circuit 4 with a frequency division ratio switching function is notified of the occurrence of a heavier task than external event interrupt signal generator 6, it divides system clock a by a division ratio larger than the normal division ratio and counts it. Increase the period of the clock d.
[0020]
As a result, the interval time is extended while the count set value for interval time measurement set in the interval timer 5 is fixed (see FIG. 3). A task with a heavy load, that is, a task corresponding to the external event 7 is processed within the extended interval time.
[0021]
When the external event 7 ends, the external event interrupt signal generation unit 6 notifies the CPU 2 and the frequency dividing circuit 4 with the division ratio switching function to notify the end of the task. The interval time becomes the normal length (see FIG. 3).
[0022]
FIG. 4 is a detailed block diagram of the frequency dividing circuit 4 with frequency division ratio switching function and the interval timer 5 shown in FIG. In FIG. 4, a system clock a is a basic clock of the present embodiment and is supplied from the system clock generator 1. The n frequency dividing circuit 9 is a clock frequency dividing circuit composed of an FF (flip flop) circuit or the like, and generates a frequency n divided clock by dividing the system clock a by n. Similarly to the n divider circuit 9, the divide-by-2 circuit 10 is a clock divider circuit composed of an FF circuit or the like, and further divides the n-divided clock by two to generate a 2n-divided clock. The selector 11 switches either the n-divided clock from the n-divider circuit 9 or the 2n-divided clock from the divide-by-2 circuit 10 by the external event interrupt signal b and outputs it to the divide-by-2 circuit 12. To do.
[0023]
The external event interrupt signal b is a signal for selecting the input clock of the selector 11. Since the divide-by-2 circuit 12 divides the input clock by 2 and outputs the same as in the divide-by-2 circuit 10, the output is a 4n divided clock or a 2n divided clock.
[0024]
The interval timer 5 uses the clock d input from the divide-by-2 circuit 12 as a count clock, measures an interval time based on a preset count value, and outputs an interval signal c for each interval time.
[0025]
This will be described in detail with reference to the time charts of FIGS. The external event interrupt signal b shown in FIG. 4, that is, the S (select) input of the selector 11 is inactive during a normal task, and the selector 11 is the clock of the input B, that is, the output of the n divider 9. A clock obtained by dividing the system clock a by n (n-divided clock) is selected and output to the divide-by-2 circuit 12. As a result, a clock obtained by dividing the system clock a by 2n (2n divided clock) is supplied to the interval timer 5 as the count clock d. In the time chart of FIG. 3, it corresponds to the section of T0 to T1 and T1 to T2.
[0026]
When an external event 7 as a task with a heavy processing load occurs, the external event interrupt signal b becomes active, and the selector 11 receives the clock input of the input A, that is, the system clock that is the output of the divide-by-2 circuit 10. A clock obtained by dividing a by 2n (2n divided clock) is selected and output to the divide-by-2 circuit 12.
[0027]
The divide-by-2 circuit 12 further divides the frequency by 2, and supplies the interval timer 5 with a clock obtained by dividing the system clock a by 4n (4n divided clock) as the count clock d, and the interval timer 5 is set. The interval signal c is output every time the count value is counted.
[0028]
In the time chart of FIG. 3, it corresponds to a section from T2 to T3. In the interval from T2 to T3 in FIG. 3, the cycle of the count clock is doubled. Therefore, in the interval timer 5, the count setting value is set in advance, but the measured interval time, that is, the interval of the interval signal c is 2 Double. In the meantime, the CPU 2 processes the external event 7.
[0029]
A time commensurate with the allocation time of the processing of the external event 7, that is, a time corresponding to the section from T2 to T3 in FIG. Thus, the count clock d having a clock period twice that of the normal count clock is supplied to the interval timer 5 while the external event interrupt signal b is active so that the normal interval time can be measured.
[0030]
When the external event 7 ends, that is, when the processing of a heavy load is completed, the external event interrupt signal b becomes inactive, and the count clock d supplied to the interval timer 5 becomes a 2n divided clock and becomes the interval signal c. The interval also returns to normal (section T3 to T4 in FIG. 3).
[0031]
In FIG. 2, another embodiment of the present invention will be described. The embodiment shown in FIG. 2 is basically the same as the embodiment shown in FIG. 1, except that the output clock from the frequency dividing circuit 4 with the frequency division ratio switching function is input to the interval timer 5 and the peripheral circuit 8. ing. The peripheral circuit 8 is a circuit that does not hinder the operation even with the count clock d of the interval timer 5 (both the clock at the normal time and when the external event 7 occurs).
[0032]
For this reason, while an external event 7, that is, a task with a heavy load, is being processed, it operates with a clock having a frequency lower than that in the normal state, similarly to the interval timer 5, so that the power consumption is lower than in the normal state. There is.
[0033]
【The invention's effect】
As described above, according to the present invention, when a task with heavy load is processed in multitask processing, the task processing allocation time is automatically extended. Thus, there is an effect that can be realized without complicated circuits such as dynamically extending and reducing task processing allocation time.
[0034]
In other words, a task with a heavy load is specified in advance, and a processing time (interval time) corresponding to the task is determined in advance. When a task with a heavy load occurs, the frequency dividing circuit of the interval counter count clock generation by a simple selector circuit This is because, by switching the ratio, the interval time can be easily switched simply by switching the cycle of the count clock.
[0035]
In addition, there is an effect that power consumption can be reduced when processing a heavy load task. That is, the frequency of the count clock of the interval timer is lowered during the execution of a heavy task.
[0036]
Further, similarly to the interval timer, the power consumption can be further reduced by lowering the frequency of the clock supplied to the circuit that can lower the clock frequency when executing a task with a heavy load.
[Brief description of the drawings]
FIG. 1 is a block diagram of an embodiment of the present invention.
FIG. 2 is a block diagram of another embodiment of the present invention.
FIG. 3 is a time chart of an embodiment of the present invention.
FIG. 4 is a detailed block diagram of a frequency dividing circuit with a frequency dividing ratio switching function.
[Explanation of symbols]
1 System clock generator 2 CPU
3 Peripheral circuit 4 Divider with frequency division ratio switching function 5 Interval timer 6 External event interrupt signal generator 7 External event

Claims

複数の実行タスクを順次インターバル信号により切替えて実行するマルチタスクコンピュータシステムのインターバルタイマ回路であって、システムクロックを分周してインターバルタイムカウントクロックを発生するインターバルタイムカウントクロック発生手段と、前記インターバルタイムカウントクロックを分周して前記インターバル信号を発生するインターバル信号発生手段と、タスクの処理時にその負荷の軽重に応じて前記インターバルタイムカウントクロック発生手段の分周値を制御する分周値制御手段とを含むことを特徴とするインターバルタイマ回路。An interval timer circuit of a multitasking computer system for sequentially switching and executing a plurality of execution tasks by means of an interval signal, the interval time count clock generating means for dividing the system clock to generate an interval time count clock, and the interval time Interval signal generating means for dividing the count clock to generate the interval signal; and a divided value control means for controlling the divided value of the interval time count clock generating means according to the lightness of the load at the time of task processing; An interval timer circuit comprising:

前記インターバルタイムカウントクロック発生手段は、前記システムクロックをｎ分周するｎ分周手段と、前記ｎ分周手段の出力を２分周する２分周手段と、通常時は前記ｎ分周手段の出力を、より負荷の重いタスクの処理時は前記２分周手段の出力を夫々選択する選択手段とを有することを特徴とする請求項１記載のインターバルタイマ回路。The interval time count clock generating means includes n dividing means for dividing the system clock by n, 2 dividing means for dividing the output of the n dividing means by 2, and normally, the n dividing means. 2. The interval timer circuit according to claim 1, further comprising selection means for selecting the output of said divide-by-two means when processing a task with a heavy load.

前記分周値制御手段は前記負荷の軽重に応じて前記選択手段を選択制御することを特徴とする請求項２記載のインターバルタイマ回路。3. The interval timer circuit according to claim 2, wherein the divided value control means selectively controls the selection means according to the weight of the load.

さらに、前記負荷の重いタスクの処理時に前記２分周手段の出力をクロックとして周辺回路に供給する手段を含むことを特徴とする請求項１，２あるいは３記載のインターバルタイマ回路。4. The interval timer circuit according to claim 1, further comprising means for supplying the output of said divide-by-two means to a peripheral circuit as a clock when processing a heavy load task.