JP3746811B2

JP3746811B2 - Semiconductor integrated circuit

Info

Publication number: JP3746811B2
Application number: JP17020395A
Authority: JP
Inventors: 誠之岩橋; 恵一日下田; 康弘藤村; 悟磯村; 邦彦山口
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1995-06-13
Filing date: 1995-06-13
Publication date: 2006-02-15
Anticipated expiration: 2021-02-15
Also published as: JPH08339697A

Description

【０００１】
【産業上の利用分野】
本発明は、複数個のメモリ部を備え、メモリ部から読出されたデータを利用して論理動作を行う回路を備えた半導体集積回路に係り、詳しくは当該回路のメモリ部に対するテストを効率化する技術に関し、例えば連想メモリ又は論理機能付きメモリに適用して有効な技術に関する。
【０００２】
【従来の技術】
キャッシュメモリ、アドレス変換バッファ、アドレス変換機構、ＡＩ（Artificial Intelligence）メモリ等の連想メモリ構造を適用した半導体集積回路においては、一つのメモリ部の出力をそのまま或いは所要の論理演算を施して他のメモリ部のアドレス情報として利用することが行われる。このとき、前段から次段へのデータ供給を順次クロック信号に同期させるには信号経路の要所要所に当該クロック信号でラッチ動作が制御されるラッチ回路若しくはレジスタを配置することができる。
【０００３】
【発明が解決しようとする課題】
特に本発明者は、半導体集積回路に内蔵されたメモリ部の動作を一定の動作基準クロック信号に全て同期させると、当該クロック信号サイクルの途中で動作を完了する場合にも次のサイクルを待たなければならず、高速動作を企図する半導体集積回路においてはそのような待ち時間による無駄は無視し得ないことを見出した。そこで、相互に位相が少しづつずれた複数相のクロック信号を用いて、半導体集積回路に内蔵された複数個のメモリ部を必要に応じてタイミングをずらして動作させることについて検討した。それによれば、メモリ部のアドレス入力段にアドレスラッチ回路を設け、相互に位相のずれたクロック信号にてアドレスラッチタイミングをずらし、複数個のメモリから必要なデータを得るタイミングを揃え、或いは、次段回路の動作開始までに無駄な時間を費やさないようにすることができる。このとき、各メモリ部のテスト動作を考慮すると、アドレスラッチ回路がアドレス信号をラッチしてからデータが確定するまでの時間、アドレスラッチ回路がアドレス信号をラッチしてから前回のアクセスデータがホールドされている時間など、各種アクセスタイムのテストにおいては、メモリ部の出力側にもテスト専用のデータラッチ回路を配置することの有用性が見出された。
【０００４】
しかしながら、アドレス入力ラッチ回路とデータラッチ回路をそれぞれ異なるクロック信号で制御してテストを行う場合には、多数のクロック信号を用いることによってそれらクロック信号相互間での誤差を最小限にするためのクロック合わせ込みに手間がかかる上に、一つのメモリ部に対する一つのアクセス時間の判定も２種類のクロック信号の波形を考慮しなければならない。このため、アドレス入力ラッチ回路とデータラッチ回路をそれぞれ異なるクロック信号で制御するという手法でメモリ部に対する全てのテストを行うならば、テスト時間が膨大になり、テストが非能率的になりことが本発明者によって明らかにされた。
【０００５】
本発明の目的は、半導体集積回路に内蔵された複数個のメモリ部に対するテスト効率を向上させることにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、半導体集積回路（１，２）は、メモリ部（１０１）と、クロック端子に供給される信号の第１の状態から第２の状態への変化に同期して内部アドレス信号を保持してメモリ部に供給するアドレス入力ラッチ回路（１０５）と、クロック端子に供給される信号の第２の状態において入力を出力に伝達し、前記信号の第２の状態から第１の状態への変化に同期して入力データを保持して出力するメモリ部のデータ出力ラッチ回路（１０７）と、前記データ出力ラッチ回路のクロック入力端子に、第１のクロック信号（ＣＫ００）、第２のクロック信号（ＣＫ０１）、及び前記第２の状態に固定された信号の中から選ばれた任意の一つの信号を選択的に供給する制御回路（１１５）と、を複数組供え、さらに、前記データ出力ラッチ回路の出力を受けて論理動作を行う論理回路（１１０）を備えて、１チップ化されて成る。例えば前記アドレス入力ラッチ回路はエッジトリガ型のラッチ回路であり、前記データ出力ラッチ回路はＤ型ラッチ回路である。
【０００９】
前記制御回路は、複数ビットのモード信号（Ｓ１，Ｓ２）に基づいて、クロック信号（ＣＫ００）、クロック信号（ＣＫ０１）、又は前記第２の状態に固定された信号を選択する。
【００１０】
半導体集積回路全体において、前記メモリ部、アドレス入力ラッチ回路、データ出力ラッチ回路、及び制御回路から成る一の組の回路と、前記夫々の回路を含む他の組の回路とは夫々に専用化された外部クロック入力端子（Ｐ００，Ｐ０１とＰ１０，Ｐ１１）から前記アドレス入力及びデータ出力用のクロック信号を個別的に受ける。
【００１１】
【作用】
上記した手段によれば、複数個のメモリ部を利用した半導体集積回路全体としての内部動作を高速化するために、位相差のある複数相のクロック信号を用いて、相互に異なるメモリ部のアドレス入力ラッチタイミングをずらすことができる。斯る前提を有する半導体集積回路においてメモリ部（１０１，１０２）のテストにおいては、アドレス入力ラッチ回路（１０５，１０６）がアドレス信号をラッチしてからデータが確定するまでの時間、アドレス入力ラッチ回路（１０５，１０６）がアドレス信号をラッチしてから前回のアクセスデータがホールドされている時間など、各種アクセスタイムをテストすることが必要であり、そのために、前記データ出力ラッチ回路（１０７，１０８）が設けられている。前記制御回路（１１５，１１６）により、テストモードにおけるアドレスラッチタイミングとデータラッチタイミングは図６に例示されるように夫々各別の２相のクロック信号にて行う状態と、図７に例示されるように１相のクロック信号にて行う状態とを選択可能にされる。１相のクロック信号によるテストはメモリ部に対する比較的低速のテストに用いることができ、２相のクロック信号によるテストはメモリ部に対する比較的高速のテストに用いることができる。例えば、アドレスラッチタイミングから読出しデータ確定タイミングまでの最小時間を、第１のクロック信号（ＣＫ００）の立ち上がりタイミングから第２のクロック信号（ＣＫ０１）の立ち下がりタイミングまでの時間として検出することができる。さらに、第２のクロック信号（ＣＫ０１）の位相差を変化させることによって直前のアクセスによって読出されたデータがホールドされているタイミングも検出することができる。このように２相のクロック信号を用いることによってメモリ部に対して各種のテストを行うことができる。但し、アドレス入力ラッチ回路とデータ出力ラッチ回路をそれぞれ位相の異なるクロック信号で制御してテストを行う場合には、全体として多数のクロック信号を用いることによってそれらクロック信号相互間での誤差を最小限にするためのクロック合わせ込みの手間がかかる上に、一つのメモリ部に対する一つのアクセス時間の判定も２種類のクロック信号の波形を考慮しなければならない。このため、アドレス入力ラッチ回路とデータラッチ回路をそれぞれ異なるクロック信号で制御するという手法でメモリ部に対する全てのテストを行うならば、テスト時間が膨大になり、テストが非能率的になる。テスト効率を上げる場合には図８の（Ｆ），（Ｇ）に例示されるように、１相のクロック信号（ＣＫ００）をアドレス入力ラッチとデータ出力ラッチの双方に利用する。このとき、アクセスタイムは、クロック信号（ＣＫ００）の立ち上がりタイミングから立ち下がりタイミングまでの時間として簡単に得ることができる。双方のラッチタイミングの制御を１相のクロック信号で行うから、２相クロック信号を用いる場合のようなクロック信号相互間の誤差の合わせ込みなどを要しない。これらによってテスト効率を向上させることができる。但し、メモリアクセスのサイクルタイムを短くした（アドレス入力からデータ出力までのアクセスタイムに比べてサイクルタイムをさほど長くしない）高速テストにおいては、図８の（Ｆ），（Ｇ）に例示された波形からも明らかなように、クロック信号（ＣＫ００）の周波数が高くなる上にそのデューティー比が大きくなってくるので、そのようなクロック信号を高精度に生成するには高価な若しくは相当に高機能なテスタが必要になる。したがって高速テストには２相クロックを利用し、低速テストには１相クロックを利用することによって、全体としてのテスト効率を向上させることができる。
【００１２】
【実施例】
図１には本発明の一実施例に係る論理付きメモリのブロック図が示される。同図に示される論理付きメモリ１は、特に制限されないが、相互に同一の２個のメモリブロック１０１，１０２を備え、それらメモリブロック１０１，１０２から読出されたデータを受けて論理動作を行う論理回路１０３が設けられている。
【００１３】
メモリブロック１０１，１０２は、特に制限されないがＥＣＬ−ＣＭＯＳ形式の高速ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）とされ、例えば図２に示されるように、スタティック型メモリセルＭＣがマトリクス配置されたメモリセルアレイ１３０を有する。メモリセルＭＣの選択端子は代表的に示されたワード線ＷＬに、メモリセルＭＣのデータ端子は代表的に示された相補ビット線ＢＬに結合される。ロウアドレスデコーダ１３１はアドレス入力端子１４０に与えられる内部ロウアドレス信号をデコードし、そのデコード結果がワードドライバ１３２に与えられることによって、当該内部ロウアドレス信号に対応されるワード線が選択レベルに駆動される。カラムアドレスデコーダ１３３はアドレス入力端子１４１に与えられる内部カラムアドレス信号をデコードし、そのデコード結果に従ってカラムスイッチ回路１３４を選択動作させて、当該内部ロウアドレス信号に対応されるｎ対の相補データ線をリード・ライトアンプＡＭＰ１〜ＡＭＰｎに接続制御する。これにより、内部ロウアドレス信号にて選択されたワード線に選択端子が結合され、且つ内部カラムアドレス信号にて選択された相補ビット線にデータ端子が結合された、ｎ個のメモリセルがｎ個のリード・ライトアンプＡＭＰ１〜ＡＭＰｎに接続される。リード・ライトアンプＡＭＰ１〜ＡＭＰｎは、ライトイネーブル信号ＷＥにて読出し動作が指示されている場合には、上述のように選択されたメモリセルからの読出しデータを増幅してデータ出力端子１４２に供給する。また、リード・ライトアンプＡＭＰ１〜ＡＭＰｎは、ライトイネーブル信号ＷＥにて書込み動作が指示されている場合には、データ入力端子１４３から供給される書込みデータを増幅して上述のように選択されたメモリセルに供給する。
【００１４】
図１のメモリブロック１０１、１０２において、内部アドレス信号（内部ロウアドレス信号及び内部カラムアドレス信号）は外部アドレス信号を入力するアドレス入力バッファ１０４が形成する。アドレス入力バッファ１０４の出力はアドレス入力ラッチ回路（ＬＡＴａｉ）１０５、１０６を経て、各メモリブロック１０１，１０２のアドレス入力端子１４０，１４１に供給される。メモリブロック１０１，１０２のデータ出力端子１４２はデータ出力ラッチ回路（ＬＡＴｄｏ）１０７、１０８を経て論理回路１０３に供給される。各メモリブロック１０１，１０２のデータ入力端子１４３はデータ入力バッファ１０９に接続される。尚、図１にはライトイネーブル信号ＷＥやチップ選択信号を省略してあるが、それらは論理付きメモリ１のアクセス主体から供給される。
【００１５】
前記アドレス入力ラッチ回路１０５のクロック端子にはクロックバッファ１１１を介してクロック信号ＣＫ００が供給され、その立ち上がり変化（ローレベルからハイレベルへの変化）に同期してアドレス入力をラッチするエッジトリガ型のラッチ回路とされる。同様に、前記アドレス入力ラッチ回路１０６のクロック端子にはクロックバッファ１１２を介してクロック信号ＣＫ１０が供給され、その立ち上がり変化に同期してアドレス入力をラッチするエッジトリガ型のラッチ回路とされる。前記データ出力ラッチ回路１０７のクロック端子にはクロック信号ＣＫｄｏ０が供給され、そのハイレベルの期間には入力データを出力に伝達し、ローレベルからハイレベルへの変化に同期して入力データをラッチするＤ型のラッチ回路とされる。同様に、前記データ出力ラッチ回路１０８のクロック端子にはクロック信号ＣＫｄｏ１が供給され、そのハイレベルの期間には入力データを出力に伝達し、ローレベルからハイレベルへの変化に同期して入力データをラッチするＤ（ディレイ）型のラッチ回路とされる。データ出力ラッチ回路１０７，１０８のラッチ動作は専らメモリ部１０１，１０２のテストのために利用され、通常動作においてクロック信号ＣＫｄｏ０，ＣＫｄｏ１はハイレベルに固定され、双方のデータ出力ラッチ回路１０７、１０８は入力データをスルーで出力する状態に制御されることになる。その制御内容については詳細を後述する。
【００１６】
ここで、本実施例の論理付きメモリ１においてる論理回路１０３での具体的な論理動作については詳細に説明しないが、例えば、データ出力ラッチ回路１０７の出力は前段論理回路１１０にて、論理回路１０３から供給されるデータとの比較又は論理回路１０３から供給される制御データに従ったシフト演算などが施されて論理回路１０３に供給される。論理回路１０３は前段論理回路１１０の出力とデータ出力ラッチ回路１０８の出力を利用して所定の論理動作を行い、その結果を出力する。このとき、前記通常動作においてクロック信号ＣＫ００の立ち上がり変化に同期してアドレス入力ラッチ回路１０５がアドレス信号をラッチしてから前段論理回路１１１の出力が確定するまでの時間と、クロック信号ＣＫ１０の立ち上がり変化に同期してアドレス入力ラッチ回路１０６がアドレス信号をラッチしてからデータ出力ラッチ回路の出力が確定するまでの時間との間には少なからず相違がある。図３の（Ａ）において前者の時間をＴ０、後者の時間をＴ１と記す。本実施例においては、図３の（Ａ）に示されるようにクロック信号ＣＫ００とＣＫ１０は周波数が等しく位相が一定にずらされた（例えば１／４周期ずらされている）クロック信号とされている。位相のずれは前記時間Ｔ０とＴ１の差の時間を含む量とされる。そして時間Ｔ０はクロック信号ＣＫ００の１周期を越える時間とされる。このように位相差のある２相のクロック信号ＣＫ００，ＣＫ０１にてアドレスラッチタイミングをずらすことにより、論理回路１０３は双方のメモリブロック１０１，１０２から読出されたデータを実質的に同一タイミングにて入力し論理動作を行うことができる。論理回路の論理動作はクロック信号ＣＫ１０に同期される。図３の（Ｂ）に示されるように仮に１相のクロック信号ＣＫ００のみで動作されるとするならば、論理回路１０３の論理動作の開始は遅れることになる。以上より明らかなように、内部動作を高速化するために、位相差のある複数相のクロック信号を用いてアドレス入力ラッチタイミングをずらすようにされている。尚、図３において、アドレス入力バッファ１０４から論理付きメモリ１の内部に供給されるアドレス信号は、クロック信号ＣＫ００の２サイクルの期間有効とされる。また、Ｐ００，Ｐ０１，Ｐ１０，Ｐ１１はクロック信号ＣＫ００，ＣＫ０１，ＣＫ１０，ＣＫ１１の外部入力端子である。
【００１７】
斯る前提を有する論理付きメモリ１においてメモリブロック１０１，１０２のテストにおいては、アドレス入力ラッチ回路１０５，１０６がアドレス信号をラッチしてからデータが確定するまでの時間、アドレス入力ラッチ回路１０５，１０６がアドレス信号をラッチしてから前回のアクセスデータがホールドされている時間など、各種アクセスタイムをテストすることが必要であり、そのために、前記データ出力ラッチ回路１０７，１０８が設けてある。更に、データ出力ラッチ回路１０７，１０８の出力端子近傍には、出力データ観測用のテストパッド１１３，１１４が配置されている。テストパッド１１３、１１４はテスタの入力端子に接続されてデータ出力ラッチ回路の出力を観測するのに用いられる。
【００１８】
前記クロック信号ＣＫｄｏ０，ＣＫｄｏ１に対する制御はクロック制御回路１１５，１１６が行う。クロック制御回路１１５，１１６は相互に同一回路構成を有し、図４にはクロック制御回路１１５の一例が示される。クロック制御回路１１５はクロック制御回路１１５，１１６に共通の制御信号Ｓ１，Ｓ２と、クロック信号ＣＫ００，ＣＫ０１を入力する。信号Ｓ２は通常モードかテストモードかを指示し、Ｓ２＝ローレベル（通常モード指定）のときナンドゲートＮＡＮＤ１の出力はハイレベルに固定され、これによってデータ出力ラッチ回路１０７は図５に示されるように入力を出力にスルーさせる。
【００１９】
Ｓ２＝ハイレベル（テストモード指定）のときナンドゲートＮＡＮＤ１の出力はアンドゲートＡＮＤの出力によって決定される。信号Ｓ１がローレベル（Ｌ）のときはナンドゲートＮＡＮＤ２の出力はハイレベルに固定される結果、ＣＫｄｏ０＝ＣＫ０１とされる。したがって、図６に示されるように、アドレス入力ラッチ回路１０５はクロック信号ＣＫ００の立ち上がりエッジに同期してラッチされ、読出しデータはクロック信号ＣＫ０１の立ち下がり変化に同期してラッチされる。一方、信号Ｓ１がハイレベル（Ｈ）のときはナンドゲートＮＡＮＤ１の出力はハイレベルに固定される結果、ＣＫｄｏ０＝ＣＫ００とされる。したがって、図７に示されるように、アドレス入力ラッチ回路１０５はクロック信号ＣＫ００の立ち上がりエッジに同期してラッチされ、読出しデータはクロック信号ＣＫ００の立ち下がり変化に同期してラッチされる。図４においてＩＶＴはインバータである。
【００２０】
上記クロック制御回路１１５，１１６により、テストモードにおけるアドレスラッチタイミングとデータラッチタイミングは図６に示されるようにそれぞれ各別の２相のクロック信号にて行う状態と、図７に示されるように１相のクロック信号にて行う状態とを選択可能にされる。１相のクロック信号によるテストはメモリブロックに対する比較的低速のテストに用いられ、２相のクロック信号によるテストはメモリブロックに対する比較的高速のテストに用いられる。論理回路１０３を含めた全体的なファンクションテストは２相のクロック信号を用いて行われる。
【００２１】
図８にはテストモードにおける動作タイミング例が示される。同図に示されるタイミングはメモリブロック１０１に着目したものである。例えば（Ａ），（Ｃ）に示されるクロック信号を用いてメモリブロック１０１を動作テストする場合、（Ｃ）のクロック信号ＣＫ０１によってラッチされたデータが期待値に一致するか否かを調べる。同様に（Ｄ）のように（Ｃ）とは位相がずれたクロック信号ＣＫ０１を用いてラッチしたデータが期待値に一致するか否かを調べる。これによってアドレスラッチタイミングから読出しデータ確定タイミングまでの最小時間を、ＣＫ００の立ち上がりタイミングからＣＫ０１の立ち下がりタイミングまでの時間として検出することができる。さらに、クロック信号ＣＫ０１を（Ｅ）に示されるような位相とすることにより、直前のアクセスによって読出されたデータがホールドされているタイミングも検出することができる。このように２相のクロック信号を用いることによってメモリ部に対して各種のテストを行うことができる。但し、アドレス入力ラッチ回路とデータ出力ラッチ回路をそれぞれ位相の異なるクロック信号で制御してテストを行う場合には、全体として多数のクロック信号を用いることによってそれらクロック信号相互間での誤差を最小限にするためのクロック合わせ込みの手間がかかる上に、一つのメモリ部に対する一つのアクセス時間の判定も２種類のクロック信号の波形を考慮しなければならない。このため、アドレス入力ラッチ回路とデータラッチ回路をそれぞれ異なるクロック信号で制御するという手法でメモリ部に対する全てのテストを行うならば、テスト時間が膨大になり、テストが非能率的になる。
【００２２】
テスト効率を上げる場合には図８の（Ｆ），（Ｇ）のように１相のクロック信号ＣＫ００をアドレス入力ラッチとデータ出力ラッチの双方に利用する。アクセスタイムは、（Ｆ），（Ｇ）に示されるようにクロック信号ＣＫ００の立ち上がりタイミングから立ち下がりタイミングまでの時間として簡単に得ることができる。双方のラッチタイミングの制御を１相のクロック信号で行うから、２相クロック信号を用いる場合のようなクロック信号相互間の誤差の合わせ込みなどを要しない。これらによってテスト効率を向上させることができる。但し、メモリアクセスのサイクルタイムを短くした（アドレス入力からデータ出力までのアクセスタイムに比べてサイクルタイムをさほど長くしない）高速テストにおいては、図８の（Ｆ），（Ｇ）の波形からも明らかなように、クロック信号ＣＫ００の周波数が高くなる上にそのデューティー比が大きくなってくるので、そのようなクロック信号を高精度に生成するには高価な若しくは相当に高機能なテスタが必要になる。したがって高速テストには２相クロックを利用し、低速テストには１相クロックを利用することによって、全体としてのテスト効率を向上させることができる。例えば最小アクセス時間をテストする場合には必然的にサイクルタイムも短くして行うので２相クロックを利用することが得策であり、最大アクセス時間をテストする場合には必然的にサイクルタイムも長くして行うので１相クロックを利用すれば十分である。
【００２３】
図９には本発明の他の実施例に係る半導体集積回路２のブロック図が示される。同図には論理アドレスを物理アドレスに変換するアドレス変換機構としてのアドレス変換テーブルが示される。同図においてアドレス変換バッファは省略されている。図示が省略された中央処理装置が出力する論理アドレスは、特に制限されないが、最上位側より、セグメント番号ＳＥＧ、ページ番号ＰＡＧ、オフセットＯＦＴとみなされる。アドレス変換テーブルは２個のメモリブロック１０１，１０２にて構成される。メモリブロック１０１にはセグメントテーブルが構成される。メモリブロック１０２には複数のページテーブルが構成される。セグメント番号ＳＥＧはメモリブロック１０１に構成されるセグメントテーブルの先頭アドレスからのオフセットアドレスとされる。メモリブロック１０１に構成されるセグメントテーブルの先頭アドレスはレジスタ１２０に格納されている。セグメント番号ＳＥＧは加算器１２１にてレジスタ１２０のセグメントテーブル先頭アドレスに加算され、アドレス入力ラッチ回路１０５を経てメモリブロック１０１に供給される。セグメントテーブルはセグメント番号ＳＥＧに応ずるページテーブルの先頭アドレスを保有する。論理アドレスに含まれるページ番号ＰＡＧはページテーブル先頭アドレスからのオフセットとされる。メモリブロック１０１から読出されたページテーブル先頭アドレスは、加算器１２２にて前記ページ番号と加算され、アドレス入力ラッチ回路１０６を経てメモリブロック１０２に供給される。ページテーブルはページ番号ＰＡＧに対応されるページ先頭番地を保有する。メモリブロック１０２からデータ出力ラッチ１０８を経て出力されるページ先頭番地は物理ページアドレスとされ、その下位側にオフセットＯＦＴが結合された情報が物理アドレス情報とされる。
【００２４】
図９の実施例においてアドレス入力ラッチ回路１０５，１０６及びデータ出力ラッチ回路１０７，１０８に対するクロック信号の供給は図１の実施例と同じクロック制御回路１１５，１１６が行う。クロック制御回路１１５，１１６については既に説明したのでその詳細については説明を省略する。その他、図１で説明したものと同一の回路には同一符号を付してその詳細な説明を省略する。
【００２５】
本実施例において前記加算器１２１、１２２が論理回路を構成する。アドレス入力ラッチ回路１０６は加算器１２２の出力をアドレス信号として入力しなければならない。このとき、前記通常動作においてクロック信号ＣＫ００の立ち上がり変化に同期してアドレス入力ラッチ回路１０５がアドレス信号をラッチしてから加算器１２２の出力が確定するまでの時間と、クロック信号ＣＫ１０の立ち上がり変化に同期してアドレス入力ラッチ回路１０６がアドレス信号をラッチしてからデータ出力ラッチ回路１０８の出力が確定するまでの時間との間には少なからず相違がある。図１０の（Ａ）において前者の時間をＴ２、後者の時間をＴ３と記す。本実施例においては、図１０の（Ａ）に示されるようにクロック信号ＣＫ００とＣＫ１０は周波数が等しく位相が一定にずらされた（例えば１／２周期ずらされている）クロック信号とされている。位相のずれは前記時間Ｔ２とＴ３の差の時間を含む量とされる。そして時間Ｔ２はクロック信号ＣＫ００の１周期を越える時間とされる。このように位相差のある２相のクロック信号ＣＫ００，ＣＫ０１にてアドレスラッチタイミングをずらすことにより、メモリブロック１０２は時刻ｔｎまで待つことなくｔｍにてアクセスを開始してアドレス変換を行うことができる。図１０の（Ｂ）に示されるように、仮に１相のクロック信号ＣＫ００のみで動作されるとするならば、メモリブロック１０２のアドレス入力ラッチ回路１０６のラッチ動作は時刻ｔｎから開始され、アドレス変換動作が遅れることになる。本実施例においても上記実施例同様に、内部動作を高速化するために、位相差のある複数相のクロック信号を用いてアドレス入力ラッチタイミングをずらすようにされている。尚、本実施例では図１０の（Ａ）において論理アドレスはクロック信号ＣＫ００の２サイクルの期間に亘って確定されるものとする。
【００２６】
斯る前提を有する半導体集積回路２においてメモリブロック１０１，１０２のテストにおいては、アドレス入力ラッチ回路１０５，１０６がアドレス信号をラッチしてからデータが確定するまでの時間、アドレス入力ラッチ回路１０５，１０６がアドレス信号をラッチしてから前回のアクセスデータがホールドされている時間など、各種アクセスタイムをテストすることが必要であり、そのために、前記データ出力ラッチ回路１０７，１０８が設けてある。更に、データ出力ラッチ回路１０７，１０８の出力端子近傍には、出力データ観測用のテストパッド１１３，１１４が配置されている。上記クロック制御回路１１５，１１６により、テストモードにおけるアドレスラッチタイミングとデータラッチタイミングは図６に示されるようにそれぞれ各別の２相のクロック信号にて行う状態と、図７に示されるように１相のクロック信号にて行う状態とを選択可能にされる。１相のクロック信号によるテストはメモリブロックに対する比較的低速のテストに用いられ、２相のクロック信号によるテストはメモリブロックに対する比較的高速のテストに用いられる。したがって、本実施例においても、高速テストには２相クロックを利用し、低速テストには１相クロックを利用することによって、全体としてのテスト効率を向上させることができる。
【００２７】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば半導体集積回路に内蔵されるメモリブロックの数、メモリブロックの構成、メモリブロックのデータ記憶形式等は上記実施例に限定されず適宜変更可能である。また、本発明は、アドレス変換の他に、アドレス変換バッファ、キャッシュメモリ、ＡＩメモリなどの各種半導体集積回路の広く適用することができる。
【００２８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２９】
すなわち、位相差のある複数相のクロック信号を用いて、相互に異なるメモリ部のアドレス入力ラッチタイミングをずらすことができるので、複数個のメモリ部を利用した全体としての内部動作を高速化できる。斯る前提のもとにおいて、前記データ出力ラッチ回路（１０７，１０８）が設けられているので、メモリ部（１０１，１０２）のテストにおいては、アドレス入力ラッチ回路（１０５，１０６）がアドレス信号をラッチしてからデータが確定するまでの時間、アドレス入力ラッチ回路（１０５，１０６）がアドレス信号をラッチしてから前回のアクセスデータがホールドされている時間など、各種アクセスタイムをテストすることができる。このとき、制御回路（１１５，１１６）により、テストモードにおけるアドレスラッチタイミングとデータラッチタイミングを夫々各別の２相のクロック信号にて行う状態と、１相のクロック信号にて行う状態とを選択することができる。したがって高速テストには２相クロックを利用し、低速テストには１相クロックを利用することによって、全体としてのテスト効率を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る論理付きメモリのブロック図である。
【図２】メモリブロックの一例ブロック図である。
【図３】図１の論理付きメモリにおいて２相のクロック信号を用いてアドレス入力ラッチ制御を行う通常動作の説明図である。
【図４】クロック制御回路の一例論理回路図である。
【図５】クロック制御回路に通常動作モードを設定したときのメモリブロックに対するクロック制御の説明図である。
【図６】クロック制御回路に２相クロックを用いるテストモードを設定したときのメモリブロックに対するクロック制御の説明図である。
【図７】クロック制御回路に１相クロックを用いるテストモードを設定したときのメモリブロックに対するクロック制御の説明図である。
【図８】テストモードにおける一例動作タイミング図である。
【図９】本発明の他の実施例に係る半導体集積回路のブロック図である。
【図１０】図９の半導体集積回路において２相のクロック信号を用いてアドレス入力ラッチ制御を行う通常動作の説明図である。
【符号の説明】
１論理付きメモリ
２半導体集積回路
１０１，１０２メモリブロック
１０３論理回路
１０５，１０６アドレス入力ラッチ回路
１０７，１０８データ出力ラッチ回路
１１５，１１６クロック制御回路
ＣＫ００，ＣＫ０１，ＣＫ１０，ＣＫ１１クロック信号
Ｓ１，Ｓ２制御信号
１２２加算器[0001]
[Industrial application fields]
The present invention relates to a semiconductor integrated circuit including a plurality of memory units and a circuit that performs a logic operation using data read from the memory unit, and more specifically, improves the efficiency of testing the memory unit of the circuit. For example, the present invention relates to a technique effective when applied to an associative memory or a memory with a logic function.
[0002]
[Prior art]
In a semiconductor integrated circuit to which an associative memory structure such as a cache memory, an address translation buffer, an address translation mechanism, and an AI (Artificial Intelligence) memory is applied, the output of one memory unit is used as it is or other required memory is subjected to a logical operation It is used as part address information. At this time, in order to sequentially synchronize the data supply from the previous stage to the next stage with the clock signal, a latch circuit or a register whose latch operation is controlled by the clock signal can be arranged at a necessary place in the signal path.
[0003]
[Problems to be solved by the invention]
In particular, the present inventor must wait for the next cycle even when the operation is completed in the middle of the clock signal cycle when the operation of the memory unit incorporated in the semiconductor integrated circuit is all synchronized with a certain operation reference clock signal. In other words, it has been found that such waste due to waiting time cannot be ignored in a semiconductor integrated circuit intended for high-speed operation. In view of this, a study has been made to operate a plurality of memory units incorporated in a semiconductor integrated circuit at different timings as required, using a plurality of phase clock signals whose phases are slightly shifted from each other. According to this, an address latch circuit is provided in the address input stage of the memory unit, the address latch timing is shifted by clock signals whose phases are shifted from each other, and the timing for obtaining necessary data from a plurality of memories is aligned, or It is possible to avoid wasting time until the operation of the stage circuit starts. At this time, considering the test operation of each memory unit, the time from when the address latch circuit latches the address signal until the data is determined, the previous access data is held after the address latch circuit latches the address signal. It has been found that it is useful to arrange a data latch circuit dedicated to the test on the output side of the memory unit in the test of various access times such as the running time.
[0004]
However, when the test is performed by controlling the address input latch circuit and the data latch circuit with different clock signals, a clock for minimizing an error between the clock signals by using a large number of clock signals. In addition to the time and effort required for adjustment, the determination of one access time for one memory unit must also consider the waveforms of two types of clock signals. For this reason, if all the tests on the memory unit are performed by controlling the address input latch circuit and the data latch circuit with different clock signals, the test time becomes enormous and the test may become inefficient. Revealed by the inventor.
[0005]
An object of the present invention is to improve test efficiency for a plurality of memory units built in a semiconductor integrated circuit.
[0006]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0007]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0008]
That is, the semiconductor integrated circuit (1, 2) holds the internal address signal in synchronization with the change from the first state to the second state of the signal supplied to the memory unit (101) and the clock terminal. In the second state of the signal input to the clock input and the address input latch circuit (105) supplied to the memory unit, the input is transmitted to the output, and the change of the signal from the second state to the first state occurs. A data output latch circuit (107) of a memory unit that holds and outputs input data in synchronization, and a clock input terminal of the data output latch circuit has a first clock signal (CK00) and a second clock signal (CK01). And a control circuit (115) for selectively supplying any one signal selected from the signals fixed in the second state, and further comprising the data output latch circuit It comprises a logic circuit (110) for performing a logical operation in response to the output, formed by one chip. For example, the address input latch circuit is an edge trigger type latch circuit, and the data output latch circuit is a D type latch circuit.
[0009]
The control circuit selects a clock signal (CK00), a clock signal (CK01), or a signal fixed to the second state based on the multi-bit mode signals (S1, S2).
[0010]
In the entire semiconductor integrated circuit, one set of circuits including the memory unit, the address input latch circuit, the data output latch circuit, and the control circuit and the other set of circuits including the respective circuits are dedicated to each other. The address input and data output clock signals are individually received from the external clock input terminals (P00, P01 and P10, P11).
[0011]
[Action]
According to the above-described means, in order to speed up the internal operation of the entire semiconductor integrated circuit using a plurality of memory units, the addresses of the memory units different from each other can be obtained using a plurality of phase clock signals having a phase difference. The input latch timing can be shifted. In the test of the memory unit (101, 102) in the semiconductor integrated circuit having such a premise, the time from when the address input latch circuit (105, 106) latches the address signal until the data is determined, the address input latch circuit It is necessary to test various access times such as the time during which the last access data is held since (105, 106) latches the address signal. For this purpose, the data output latch circuit (107, 108) is required. Is provided. As shown in FIG. 6, the control circuit (115, 116) performs the address latch timing and the data latch timing in the test mode as illustrated in FIG. Thus, it is possible to select a state to be performed by a one-phase clock signal. The test using the one-phase clock signal can be used for a relatively low-speed test for the memory unit, and the test using the two-phase clock signal can be used for a relatively high-speed test for the memory unit. For example, the minimum time from the address latch timing to the read data determination timing can be detected as the time from the rising timing of the first clock signal (CK00) to the falling timing of the second clock signal (CK01). Furthermore, the timing at which the data read by the immediately previous access is held can also be detected by changing the phase difference of the second clock signal (CK01). As described above, various tests can be performed on the memory portion by using the two-phase clock signals. However, when a test is performed by controlling the address input latch circuit and the data output latch circuit with clock signals having different phases, an error between the clock signals is minimized by using a large number of clock signals as a whole. In addition, it takes a lot of time to set the clocks for the purpose of determining the access time, and the determination of one access time for one memory section must also consider the waveforms of two types of clock signals. For this reason, if all the tests on the memory unit are performed by controlling the address input latch circuit and the data latch circuit with different clock signals, the test time becomes enormous and the test becomes inefficient. To increase the test efficiency, as illustrated in FIGS. 8F and 8G, a one-phase clock signal (CK00) is used for both the address input latch and the data output latch. At this time, the access time can be easily obtained as the time from the rising timing to the falling timing of the clock signal (CK00). Since both latch timings are controlled by a one-phase clock signal, it is not necessary to adjust errors between clock signals as in the case of using a two-phase clock signal. These can improve test efficiency. However, in the high-speed test in which the cycle time of the memory access is shortened (the cycle time is not so long as compared with the access time from the address input to the data output), the waveforms illustrated in (F) and (G) of FIG. As will be apparent from the above, since the frequency of the clock signal (CK00) increases and the duty ratio increases, it is expensive or has a considerably high function to generate such a clock signal with high accuracy. A tester is required. Therefore, the overall test efficiency can be improved by using the two-phase clock for the high-speed test and using the one-phase clock for the low-speed test.
[0012]
【Example】
FIG. 1 shows a block diagram of a memory with logic according to an embodiment of the present invention. The logic-equipped memory 1 shown in the figure is not particularly limited, but includes two memory blocks 101 and 102 that are identical to each other, and performs logic operations by receiving data read from the memory blocks 101 and 102. A circuit 103 is provided.
[0013]
The memory blocks 101 and 102 are not particularly limited, but are high-speed SRAMs (static random access memories) of the ECL-CMOS format. For example, as shown in FIG. 2, a memory in which static memory cells MC are arranged in a matrix. A cell array 130 is included. The selection terminal of the memory cell MC is coupled to the representatively shown word line WL, and the data terminal of the memory cell MC is coupled to the representatively shown complementary bit line BL. Row address decoder 131 decodes an internal row address signal applied to address input terminal 140, and the decoded result is applied to word driver 132, whereby the word line corresponding to the internal row address signal is driven to a selected level. The The column address decoder 133 decodes the internal column address signal applied to the address input terminal 141, selects the column switch circuit 134 according to the decoding result, and sets n pairs of complementary data lines corresponding to the internal row address signal. Control connection to the read / write amplifiers AMP1 to AMPn. As a result, n memory cells having a selection terminal coupled to the word line selected by the internal row address signal and a data terminal coupled to the complementary bit line selected by the internal column address signal Are connected to the read / write amplifiers AMP1 to AMPn. When the read operation is instructed by the write enable signal WE, the read / write amplifiers AMP1 to AMPn amplify the read data from the selected memory cell as described above and supply the amplified data to the data output terminal 142. . When the write operation is instructed by the write enable signal WE, the read / write amplifiers AMP1 to AMPn amplify the write data supplied from the data input terminal 143 and select the memory as described above. Supply to the cell.
[0014]
In the memory blocks 101 and 102 of FIG. 1, an internal address signal (internal row address signal and internal column address signal) is formed by an address input buffer 104 for inputting an external address signal. The output of the address input buffer 104 is supplied to address input terminals 140 and 141 of the memory blocks 101 and 102 through address input latch circuits (LA Tai) 105 and 106. Data output terminals 142 of the memory blocks 101 and 102 are supplied to the logic circuit 103 via data output latch circuits (LATdo) 107 and 108. The data input terminal 143 of each memory block 101, 102 is connected to the data input buffer 109. Although the write enable signal WE and the chip selection signal are omitted in FIG. 1, they are supplied from the access subject of the logic-equipped memory 1.
[0015]
A clock signal CK00 is supplied to the clock terminal of the address input latch circuit 105 via the clock buffer 111, and an edge trigger type that latches the address input in synchronization with its rising change (change from low level to high level). A latch circuit is used. Similarly, a clock signal CK10 is supplied to the clock terminal of the address input latch circuit 106 via the clock buffer 112, and the address input latch circuit 106 is an edge trigger type latch circuit that latches the address input in synchronization with the rising change. The clock signal CKdo0 is supplied to the clock terminal of the data output latch circuit 107, and the input data is transmitted to the output during the high level period, and the input data is latched in synchronization with the change from the low level to the high level. It is a D-type latch circuit. Similarly, the clock signal CKdo1 is supplied to the clock terminal of the data output latch circuit 108, and the input data is transmitted to the output during the high level period, and the input data is synchronized with the change from the low level to the high level. Is a D (delay) type latch circuit. The latch operation of the data output latch circuits 107 and 108 is exclusively used for testing the memory units 101 and 102. In normal operation, the clock signals CKdo0 and CKdo1 are fixed at a high level, and both data output latch circuits 107 and 108 are The input data is controlled to be output through. The details of the control will be described later.
[0016]
Here, a specific logic operation in the logic circuit 103 in the logic-equipped memory 1 of the present embodiment will not be described in detail. For example, the output of the data output latch circuit 107 is output from the logic circuit 110 in the previous stage. The data is supplied to the logic circuit 103 after being compared with the data supplied from the 103 or a shift operation according to the control data supplied from the logic circuit 103. The logic circuit 103 performs a predetermined logic operation using the output of the pre-stage logic circuit 110 and the output of the data output latch circuit 108, and outputs the result. At this time, the time from when the address input latch circuit 105 latches the address signal in synchronization with the rising change of the clock signal CK00 in the normal operation until the output of the preceding logic circuit 111 is determined, and the rising change of the clock signal CK10. There is a considerable difference between the time from when the address input latch circuit 106 latches the address signal in synchronization with the time until the output of the data output latch circuit is determined. In FIG. 3A, the former time is denoted as T0, and the latter time as T1. In this embodiment, as shown in FIG. 3A, the clock signals CK00 and CK10 are clock signals having the same frequency and a constant phase shift (for example, a 1/4 cycle shift). . The phase shift is an amount including the time difference between the times T0 and T1. The time T0 is a time exceeding one cycle of the clock signal CK00. Thus, by shifting the address latch timing with the two-phase clock signals CK00 and CK01 having a phase difference, the logic circuit 103 inputs the data read from both the memory blocks 101 and 102 at substantially the same timing. Logic operations can be performed. The logic operation of the logic circuit is synchronized with the clock signal CK10. As shown in FIG. 3B, if the operation is performed only with the one-phase clock signal CK00, the start of the logic operation of the logic circuit 103 is delayed. As apparent from the above, in order to speed up the internal operation, the address input latch timing is shifted using a plurality of phase clock signals having phase differences. In FIG. 3, the address signal supplied from the address input buffer 104 to the inside of the memory with logic 1 is valid for a period of two cycles of the clock signal CK00. P00, P01, P10 and P11 are external input terminals for the clock signals CK00, CK01, CK10 and CK11.
[0017]
In the test of the memory blocks 101 and 102 in the memory with logic 1 having such a premise, the time from when the address input latch circuits 105 and 106 latch the address signal until the data is determined, the address input latch circuits 105 and 106. Therefore, it is necessary to test various access times such as the time when the last access data is held after the address signal is latched. For this purpose, the data output latch circuits 107 and 108 are provided. Further, test pads 113 and 114 for observing output data are arranged near the output terminals of the data output latch circuits 107 and 108. The test pads 113 and 114 are connected to the input terminal of the tester and are used for observing the output of the data output latch circuit.
[0018]
The clock control circuits 115 and 116 control the clock signals CKdo0 and CKdo1. The clock control circuits 115 and 116 have the same circuit configuration, and FIG. 4 shows an example of the clock control circuit 115. The clock control circuit 115 inputs common control signals S1 and S2 and clock signals CK00 and CK01 to the clock control circuits 115 and 116. The signal S2 indicates the normal mode or the test mode, and when S2 = low level (normal mode designation), the output of the NAND gate NAND1 is fixed at the high level, whereby the data output latch circuit 107 is as shown in FIG. Let the input slew to the output.
[0019]
When S2 = high level (test mode designation), the output of the NAND gate NAND1 is determined by the output of the AND gate AND. When the signal S1 is at the low level (L), the output of the NAND gate NAND2 is fixed at the high level, and as a result, CKdo0 = CK01. Therefore, as shown in FIG. 6, the address input latch circuit 105 is latched in synchronization with the rising edge of the clock signal CK00, and the read data is latched in synchronization with the falling change of the clock signal CK01. On the other hand, when the signal S1 is at the high level (H), the output of the NAND gate NAND1 is fixed at the high level, so that CKdo0 = CK00. Therefore, as shown in FIG. 7, the address input latch circuit 105 is latched in synchronization with the rising edge of the clock signal CK00, and the read data is latched in synchronization with the falling change of the clock signal CK00. In FIG. 4, IVT is an inverter.
[0020]
By the clock control circuits 115 and 116, the address latch timing and the data latch timing in the test mode are respectively performed by two different phase clock signals as shown in FIG. 6, and 1 as shown in FIG. A state to be performed by a phase clock signal can be selected. The test using the one-phase clock signal is used for a relatively low-speed test for the memory block, and the test using the two-phase clock signal is used for a relatively high-speed test for the memory block. The entire function test including the logic circuit 103 is performed using a two-phase clock signal.
[0021]
FIG. 8 shows an example of operation timing in the test mode. The timing shown in the figure focuses on the memory block 101. For example, when the memory block 101 is subjected to an operation test using the clock signals shown in (A) and (C), it is checked whether or not the data latched by the clock signal CK01 in (C) matches an expected value. Similarly, as in (D), it is checked whether or not the data latched using the clock signal CK01 out of phase with (C) matches the expected value. Thus, the minimum time from the address latch timing to the read data determination timing can be detected as the time from the rising timing of CK00 to the falling timing of CK01. Furthermore, by setting the clock signal CK01 to a phase as shown in (E), it is possible to detect the timing at which the data read by the immediately previous access is held. As described above, various tests can be performed on the memory portion by using the two-phase clock signals. However, when a test is performed by controlling the address input latch circuit and the data output latch circuit with clock signals having different phases, an error between the clock signals is minimized by using a large number of clock signals as a whole. In addition, it takes a lot of time to set the clocks for the purpose of determining the access time, and the determination of one access time for one memory section must also consider the waveforms of two types of clock signals. For this reason, if all the tests on the memory unit are performed by controlling the address input latch circuit and the data latch circuit with different clock signals, the test time becomes enormous and the test becomes inefficient.
[0022]
In order to increase the test efficiency, the one-phase clock signal CK00 is used for both the address input latch and the data output latch as shown in FIGS. The access time can be easily obtained as the time from the rising timing to the falling timing of the clock signal CK00 as shown in (F) and (G). Since both latch timings are controlled by a one-phase clock signal, it is not necessary to adjust errors between clock signals as in the case of using a two-phase clock signal. These can improve test efficiency. However, in the high-speed test in which the cycle time of the memory access is shortened (the cycle time is not so long as compared with the access time from the address input to the data output), it is obvious from the waveforms of (F) and (G) in FIG. As described above, since the frequency of the clock signal CK00 is increased and the duty ratio thereof is increased, an expensive or considerably high-performance tester is required to generate such a clock signal with high accuracy. . Therefore, the overall test efficiency can be improved by using the two-phase clock for the high-speed test and using the one-phase clock for the low-speed test. For example, when testing the minimum access time, the cycle time is inevitably shortened, so it is a good idea to use a two-phase clock. When testing the maximum access time, the cycle time is necessarily increased. It is sufficient to use a one-phase clock.
[0023]
FIG. 9 shows a block diagram of a semiconductor integrated circuit 2 according to another embodiment of the present invention. The figure shows an address conversion table as an address conversion mechanism for converting logical addresses into physical addresses. In the figure, the address translation buffer is omitted. The logical addresses output by the central processing unit (not shown) are not particularly limited, but are regarded as the segment number SEG, page number PAG, and offset OFT from the most significant side. The address conversion table is composed of two memory blocks 101 and 102. A segment table is configured in the memory block 101. The memory block 102 includes a plurality of page tables. The segment number SEG is an offset address from the start address of the segment table configured in the memory block 101. The start address of the segment table configured in the memory block 101 is stored in the register 120. The segment number SEG is added to the segment table head address of the register 120 by the adder 121 and supplied to the memory block 101 via the address input latch circuit 105. The segment table holds the top address of the page table corresponding to the segment number SEG. The page number PAG included in the logical address is an offset from the page table head address. The page table head address read from the memory block 101 is added to the page number by the adder 122 and supplied to the memory block 102 via the address input latch circuit 106. The page table holds the page head address corresponding to the page number PAG. The page head address output from the memory block 102 via the data output latch 108 is a physical page address, and information in which the offset OFT is coupled to the lower side thereof is physical address information.
[0024]
In the embodiment of FIG. 9, the clock signal is supplied to the address input latch circuits 105 and 106 and the data output latch circuits 107 and 108 by the same clock control circuits 115 and 116 as in the embodiment of FIG. Since the clock control circuits 115 and 116 have already been described, a detailed description thereof will be omitted. In addition, the same circuits as those described in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0025]
In this embodiment, the adders 121 and 122 constitute a logic circuit. The address input latch circuit 106 must input the output of the adder 122 as an address signal. At this time, in the normal operation, the time from when the address input latch circuit 105 latches the address signal until the output of the adder 122 is determined in synchronization with the rising change of the clock signal CK00, and the rising change of the clock signal CK10. There is a considerable difference between the time from when the address input latch circuit 106 latches the address signal in synchronism to the time when the output of the data output latch circuit 108 is determined. In FIG. 10A, the former time is denoted as T2, and the latter time is denoted as T3. In this embodiment, as shown in FIG. 10A, the clock signals CK00 and CK10 are clock signals having the same frequency and a constant phase shift (for example, a 1/2 cycle shift). . The phase shift is an amount including the time difference between the times T2 and T3. The time T2 is a time exceeding one cycle of the clock signal CK00. Thus, by shifting the address latch timing with the two-phase clock signals CK00 and CK01 having a phase difference, the memory block 102 can start access at tm and perform address conversion without waiting until time tn. . As shown in FIG. 10B, if the operation is performed only with the one-phase clock signal CK00, the latch operation of the address input latch circuit 106 of the memory block 102 is started from time tn, and the address conversion is performed. The operation will be delayed. Also in this embodiment, in order to increase the internal operation speed, the address input latch timing is shifted using a plurality of phase clock signals having a phase difference, as in the above embodiment. In this embodiment, in FIG. 10A, the logical address is determined over a period of two cycles of the clock signal CK00.
[0026]
In the test of the memory blocks 101 and 102 in the semiconductor integrated circuit 2 having such a premise, the time from when the address input latch circuits 105 and 106 latch the address signal until the data is determined, the address input latch circuits 105 and 106. Therefore, it is necessary to test various access times such as the time when the last access data is held after the address signal is latched. For this purpose, the data output latch circuits 107 and 108 are provided. Further, test pads 113 and 114 for observing output data are arranged near the output terminals of the data output latch circuits 107 and 108. By the clock control circuits 115 and 116, the address latch timing and the data latch timing in the test mode are respectively performed by two different phase clock signals as shown in FIG. 6, and 1 as shown in FIG. A state to be performed by a phase clock signal can be selected. The test using the one-phase clock signal is used for a relatively low-speed test for the memory block, and the test using the two-phase clock signal is used for a relatively high-speed test for the memory block. Therefore, also in the present embodiment, the overall test efficiency can be improved by using the two-phase clock for the high-speed test and using the one-phase clock for the low-speed test.
[0027]
Although the invention made by the present inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited thereto and can be variously modified without departing from the gist thereof. For example, the number of memory blocks incorporated in the semiconductor integrated circuit, the configuration of the memory blocks, the data storage format of the memory blocks, and the like are not limited to the above embodiments and can be changed as appropriate. In addition to address conversion, the present invention can be widely applied to various semiconductor integrated circuits such as an address conversion buffer, a cache memory, and an AI memory.
[0028]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
[0029]
That is, since the address input latch timings of different memory units can be shifted using a plurality of phase clock signals having a phase difference, the overall internal operation using the plurality of memory units can be speeded up. Under such a premise, since the data output latch circuit (107, 108) is provided, in the test of the memory unit (101, 102), the address input latch circuit (105, 106) outputs an address signal. Various access times can be tested such as the time from latching until data is determined, and the time when the address input latch circuit (105, 106) latches the address signal and the previous access data is held. . At this time, the control circuit (115, 116) selects a state in which the address latch timing and the data latch timing in the test mode are performed with two different phases of the clock signal and a state of being performed with the one-phase clock signal. can do. Therefore, the overall test efficiency can be improved by using the two-phase clock for the high-speed test and using the one-phase clock for the low-speed test.
[Brief description of the drawings]
FIG. 1 is a block diagram of a memory with logic according to an embodiment of the present invention.
FIG. 2 is a block diagram illustrating an example of a memory block.
FIG. 3 is an explanatory diagram of a normal operation for performing address input latch control using a two-phase clock signal in the logic-equipped memory of FIG. 1;
FIG. 4 is a logic circuit diagram of an example of a clock control circuit.
FIG. 5 is an explanatory diagram of clock control for a memory block when a normal operation mode is set in the clock control circuit.
FIG. 6 is an explanatory diagram of clock control for a memory block when a test mode using a two-phase clock is set in the clock control circuit.
FIG. 7 is an explanatory diagram of clock control for a memory block when a test mode using a one-phase clock is set in the clock control circuit.
FIG. 8 is an example operation timing chart in a test mode.
FIG. 9 is a block diagram of a semiconductor integrated circuit according to another embodiment of the present invention.
10 is an explanatory diagram of a normal operation in which address input latch control is performed using a two-phase clock signal in the semiconductor integrated circuit of FIG. 9;
[Explanation of symbols]
1 Memory with logic
2 Semiconductor integrated circuit
101,102 memory block
103 logic circuit
105, 106 address input latch circuit
107, 108 Data output latch circuit
115,116 clock control circuit
CK00, CK01, CK10, CK11 clock signal
S1, S2 control signal
122 Adder

Claims

内部アドレス信号のデコード結果に基づいてメモリセルを選択し、選択されたメモリセルのデータを読み出すメモリ部と、
前記メモリ部の前記内部アドレス信号入力端子に出力が結合されクロック入力端子に供給される信号の第１の状態から第２の状態への変化に同期して前記内部アドレス信号を保持して前記メモリ部に供給するアドレス入力ラッチ回路と、
前記メモリ部の前記データ読出し用のデータ端子に入力が結合されクロック入力端子に供給される信号の第２の状態において入力を出力に伝達し、前記信号の第２の状態から第１の状態への変化に同期して入力データを保持して出力するデータ出力ラッチ回路と、
前記アドレス入力ラッチ回路のクロック入力端子に接続された第１のクロック配線と、
前記データ出力ラッチ回路のクロック入力端子に、前記第１のクロック配線からのクロック信号、第２のクロック配線からのクロック信号、及び前記第２の状態に固定された信号の中から選ばれた任意の一つの信号を選択的に供給する制御回路と、
前記データ出力ラッチ回路の出力を受けて論理動作を行う論理回路と、を備えて、１チップ化されて成るものであることを特徴とする半導体集積回路。A memory unit that selects a memory cell based on a decoding result of the internal address signal and reads data of the selected memory cell;
An output is coupled to the internal address signal input terminal of the memory unit and the internal address signal is held in synchronization with a change from a first state to a second state of a signal supplied to the clock input terminal, and the memory Address input latch circuit to be supplied to the unit,
In the second state of the signal supplied to the data input for data reading of the memory unit and supplied to the clock input terminal, the input is transmitted to the output, and the second state of the signal is changed to the first state. A data output latch circuit that holds and outputs input data in synchronization with the change of
A first clock wiring connected to a clock input terminal of the address input latch circuit;
Arbitrary selected from a clock signal from the first clock wiring, a clock signal from the second clock wiring, and a signal fixed in the second state at the clock input terminal of the data output latch circuit A control circuit that selectively supplies one signal of
A semiconductor integrated circuit comprising: a logic circuit that receives an output of the data output latch circuit and performs a logic operation;

前記制御回路は、前記第１及び第２のクロック配線に結合されると共に、複数ビットのモード信号を入力し、前記モード信号に従って、前記第１のクロック配線からのクロック信号、前記第２のクロック配線からのクロック信号又は前記第２の状態に固定された信号を選択するものであり、前記第１のクロック配線は第１の外部クロック入力端子に、前記第２のクロック配線は第２の外部クロック入力端子に結合されて成るものであることを特徴とする請求項１記載の半導体集積回路。 Before SL control circuit, said while being coupled to the first and second clock line, enter a mode signal of a plurality of bits in accordance with said mode signal, a clock signal from the first clock wiring, the second A clock signal from a clock wiring or a signal fixed to the second state is selected. The first clock wiring is a first external clock input terminal, and the second clock wiring is a second signal. 2. The semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuit is coupled to an external clock input terminal.

前記メモリ部、アドレス入力ラッチ回路、データ出力ラッチ回路、及び制御回路から成る一の組の回路と、前記夫々の回路を含む他の組の回路とは夫々に専用の外部クロック入力端子に結合されて成るものであることを特徴とする請求項２記載の半導体集積回路。 One set of circuits including the memory unit, address input latch circuit, data output latch circuit, and control circuit, and the other set of circuits including the respective circuits are respectively coupled to a dedicated external clock input terminal. 3. The semiconductor integrated circuit according to claim 2, wherein

前記メモリ部は、スタティック・ランダム・アクセス・メモリであることを特徴とする請求項３記載の半導体集積回路。 4. The semiconductor integrated circuit according to claim 3, wherein the memory unit is a static random access memory.

前記アドレス入力ラッチ回路はエッジトリガ型のラッチ回路であり、前記データ出力ラッチ回路はＤ型ラッチ回路であることを特徴とする請求項４記載の半導体集積回路。 5. The semiconductor integrated circuit according to claim 4, wherein the address input latch circuit is an edge trigger type latch circuit, and the data output latch circuit is a D type latch circuit.