JP3742092B2

JP3742092B2 - Center phase judgment circuit and its center phase judgment method

Info

Publication number: JP3742092B2
Application number: JP2004175765A
Authority: JP
Inventors: 一成伊澤; 英克増子
Original assignee: NEC Corp; NEC Communication Systems Ltd
Current assignee: NEC Corp; NEC Communication Systems Ltd
Priority date: 2004-06-14
Filing date: 2004-06-14
Publication date: 2006-02-01
Anticipated expiration: 2021-04-20
Also published as: JP2004260867A

Description

本発明は、データ信号の波形の乱れの検出と補正に関し、特に、適正な中心位相を判定しデータ信号を処理する中心位相判定回路とその中心位相判定方法に関する。 The present invention relates to detection and correction of a waveform disturbance of a data signal, and more particularly to a center phase determination circuit that determines an appropriate center phase and processes a data signal and a center phase determination method thereof.

従来より、ｎ位相シリアルデータ入力されるデータ信号を、シリアルパラレル変換し、複数の（例えばｎ本の）パラレルデータに変換する技術がある。 2. Description of the Related Art Conventionally, there is a technique for converting a data signal inputted with n-phase serial data into serial (parallel) data and converting it into a plurality of (for example, n) parallel data.

図４は、３位相による従来の回路の一例を示すものであって、ＩＮ＿Ｄａｔａよりデータ信号の入力を受け、ＩＮ＿ＣＬＫよりデータ信号のクロックの入力を受ける。そして、図５の例に示されるように、１／３分周回路８３が、入力されたクロックを基に、元のデータ信号の３倍の周期による、元のデータ信号の周期に対応させた３種類のクロックを生成して出力する。この３種類のクロックのそれぞれに対応して、第２フリップフロップ８２が、クロックされた時点において（第１フリップフロップ８１を介して）入力されるデータ信号を順次、元のデータ信号の３倍の周期によるパラレルデータに変換する。 FIG. 4 shows an example of a conventional circuit with three phases, which receives a data signal input from IN_Data and receives a data signal clock input from IN_CLK. Then, as shown in the example of FIG. 5, the 1/3 frequency divider circuit 83 is made to correspond to the period of the original data signal based on the input clock, with a period three times that of the original data signal. Three types of clocks are generated and output. Corresponding to each of the three types of clocks, the data signal input at the time when the second flip-flop 82 is clocked (via the first flip-flop 81) is sequentially three times the original data signal. Convert to parallel data by period.

しかし、従来の技術では、以下に述べるような問題点があった。 However, the conventional techniques have the following problems.

従来の技術では、図６の例に示されるように、クロックに対してデータにジッタ成分（波形の乱れ）が発生している状態では、不確定領域の位相が発生しデータ信号の誤認識や誤処理の危険が発生する。 In the conventional technique, as shown in the example of FIG. 6, in the state where jitter components (waveform disturbance) are generated in the data with respect to the clock, the phase of the indeterminate region is generated and the data signal is erroneously recognized. There is a risk of mishandling.

図６では、図４の例の従来の回路において、入力されるデータ信号に波形の乱れが生じたため、クロックの周期と一致せずにデータ信号の不正確な読み取りが行われてしまっている。 In FIG. 6, in the conventional circuit of the example of FIG. 4, the waveform of the input data signal is disturbed, so that the data signal is read inaccurately without matching the clock cycle.

本発明の目的は、上記従来技術の欠点を解決し、データ信号を読み取るべき適正な位相（以下、中心位相と呼ぶ）を検出することにより、クロックに対してデータにジッタ成分が発生している状態でも、データ信号の正しい処理を実現する位相補正回路、中心位相判定回路とその中心位相判定方法を提供することである。 An object of the present invention is to solve the above-mentioned drawbacks of the prior art and to detect a proper phase (hereinafter referred to as a center phase) from which a data signal is to be read, thereby generating a jitter component in the data with respect to the clock. It is to provide a phase correction circuit, a center phase determination circuit, and a center phase determination method for realizing correct processing of a data signal even in a state.

上記目的を達成するため本発明の中心位相判定回路は、ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の中心位相を判定する中心位相判定回路において、前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換した（ｎ＋１）個のパラレルデータであって、第１番目のパラレルデータが第（ｎ＋１）番目のパラレルデータと一周期相違する同一のデータである、前記（ｎ＋１）個のパラレルデータを出力するシリアルパラレル変換回路と、前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較することにより、前記出力ポートの組合せのそれぞれにおける位相の不一致を検出する位相比較回路と、前記位相比較回路による、前記出力ポートの組合せのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、前記カウンタによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定する最大判定回路と、前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、各出力ポートから出力されるパラレルデータの位相に基づいて、前記位相不一致の発生回数が最大値の出力ポートの組合せにおける出力ポートの位相から位相が最も大きく離れる出力ポートから出力されるパラレルデータの位相を前記中心位相と判定する回路を備えることを特徴とする。 In order to achieve the above object, a center phase determination circuit according to the present invention provides a center phase determination circuit for determining the center phase of a data signal to which n (n is an integer of 2 or more) phase serial data is input, n times the data signal. For each of (n + 1) output ports, (n + 1) parallel data obtained by serial-parallel conversion of the bits of each cycle of the data signal, and the first parallel data is the (n + 1) th The serial-parallel conversion circuit that outputs the (n + 1) parallel data, which is the same data different from the first parallel data by one cycle, and the i-th (i = The phase of the parallel data output from the output port assigned the period 1 to n) is assigned to the i + 1th period of the data signal, respectively. A phase comparison circuit that detects a phase mismatch in each of the output port combinations by comparing with the phase of the parallel data output by the output port, and each of the combinations of the output ports by the phase comparison circuit A counter that counts the number of phase mismatch detections in the circuit, a maximum determination circuit that determines a combination of the output ports that has a maximum value of the number of phase mismatch counts counted by the counter, and the maximum number of phase mismatch occurrences. An output whose phase is farthest from the phase of the output port in the combination of the output ports with the maximum number of occurrences of phase mismatch based on the combination of output ports forming the value and the phase of the parallel data output from each output port Determine the phase of parallel data output from the port as the center phase Characterized in that it comprises a circuit that.

請求項２の本発明の中心位相判定回路は、前記カウンタは、外部からの位相判定制御信号がオフの時に前記位相不一致の検出回数をカウントし、外部からの位相判定制御信号がオンの時にカウントをストップし、前記外部からの位相判定制御信号がオンの時に、前記最大判定回路が、位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定することを特徴とする。 According to a second aspect of the present invention, the counter counts the number of detections of the phase mismatch when the external phase determination control signal is off, and counts when the external phase determination control signal is on. When the phase determination control signal from the outside is turned on, the maximum determination circuit determines the combination of the output ports in which the number of occurrences of phase mismatch is the maximum value.

請求項３の本発明の位相補正回路は、ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の位相の乱れを補正する位相補正回路において、前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換した（ｎ＋１）個のパラレルデータであって、第１番目のパラレルデータが第（ｎ＋１）番目のパラレルデータと一周期相違する同一のデータである、前記（ｎ＋１）個のパラレルデータを出力するシリアルパラレル変換回路と、前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較することにより、前記出力ポートの組合せのそれぞれにおける位相の不一致を検出する位相比較回路と、前記位相比較回路による、前記出力ポートの組合せのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、前記カウンタによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定する最大判定回路と、前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、各出力ポートから出力されるパラレルデータの位相に基づいて、前記位相不一致の発生回数が最大値の出力ポートの組合せにおける出力ポートの位相から位相が最も大きく離れる出力ポートから出力されるパラレルデータの位相を前記中心位相と判定する回路と、前記シリアルパラレル変換された前記データ信号を、判定された前記中心位相に基づく正確な周期のシリアルデータに変換して出力する回路とを備えることを特徴とする。 According to a third aspect of the present invention, there is provided a phase correction circuit for correcting a phase disturbance of a data signal inputted with n (n is an integer of 2 or more) phase serial data, every n times the period of the data signal. In addition, from each of the (n + 1) output ports, (n + 1) parallel data obtained by serial-parallel conversion of bits in each cycle of the data signal, where the first parallel data is the (n + 1) th A serial-parallel conversion circuit that outputs the (n + 1) parallel data, which is the same data different from the parallel data by one cycle, and the i-th (i = 1 to n) of the data signal among the output ports. ), The phase of the parallel data output by the output port to which the cycle of (i) is assigned is the output port to which the i + 1th cycle of the data signal is assigned. A phase comparison circuit that detects a phase mismatch in each of the output port combinations by comparing with the phase of the parallel data to be output, and a phase mismatch detection in each of the output port combinations by the phase comparison circuit A counter for counting the number of times, a maximum determination circuit for determining a combination of the output ports in which the number of occurrences of phase mismatch counted by the counter has a maximum value, and an output port in which the number of occurrences of phase mismatch has a maximum value And the phase of the parallel data output from each output port is output from an output port whose phase is farthest from the phase of the output port in the combination of output ports with the maximum number of occurrences of phase mismatch. A circuit for determining a phase of parallel data as the center phase; Al parallel converted the data signal, characterized in that it comprises a circuit for converting the serial data accurate period based on the determined the center phase.

請求項４の本発明の位相補正回路は、前記カウンタは、外部からの位相判定制御信号がオフの時に前記位相不一致の検出回数をカウントし、外部からの位相判定制御信号がオンの時にカウントをストップし、前記外部からの位相判定制御信号がオンの時に、前記最大判定回路が、位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定することを特徴とする。 According to a fourth aspect of the present invention, the counter counts the number of detections of the phase mismatch when the external phase determination control signal is off, and counts when the external phase determination control signal is on. When the control is stopped and the external phase determination control signal is on, the maximum determination circuit determines the combination of the output ports in which the number of occurrences of phase mismatch is the maximum value.

請求項５の本発明の中心位相判定方法は、ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の中心位相を判定する中心位相判定方法において、前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換した（ｎ＋１）個のパラレルデータであって、第１番目のパラレルデータが第（ｎ＋１）番目のパラレルデータと一周期相違する同一のデータである、前記（ｎ＋１）個のパラレルデータを出力するシリアルパラレル変換ステップと、前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較することにより、前記出力ポートの組合せのそれぞれにおける位相の不一致を検出する位相比較ステップと、前記位相比較回路による、前記出力ポートの組合せのそれぞれにおける位相不一致の検出回数をカウントするカウントステップと、前記カウントステップによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定する最大判定ステップと、前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、各出力ポートから出力されるパラレルデータの位相に基づいて、前記位相不一致の発生回数が最大値の出力ポートの組合せにおける出力ポートの位相から位相が最も大きく離れる出力ポートから出力されるパラレルデータの位相を前記中心位相と判定するステップを有することを特徴とする。 The center phase determination method of the present invention according to claim 5 is a center phase determination method for determining a center phase of a data signal to which n (n is an integer of 2 or more) phase serial data is input, wherein the period is n times the data signal. For each (n + 1) output ports, (n + 1) parallel data obtained by serial-parallel conversion of the bits of each cycle of the data signal, the first parallel data being the (n + 1) th Serial-parallel conversion step for outputting the (n + 1) parallel data, which is the same data different from the parallel data of one cycle, and the i-th (i = 1 to 1) of the data signal in the output port. The phase of the parallel data output from the output port to which the cycle of n) is assigned is assigned to the i + 1th cycle of the data signal, respectively. A phase comparison step for detecting a phase mismatch in each of the output port combinations by comparing with the phase of the parallel data output from the output port; and a phase in each of the output port combinations by the phase comparison circuit A counting step for counting the number of mismatch detections, a maximum determination step for determining a combination of the output ports in which the number of occurrences of phase mismatches counted in the counting step makes a maximum value, and a maximum number of occurrences of the phase mismatches An output whose phase is farthest from the phase of the output port in the combination of the output ports with the maximum number of occurrences of phase mismatch based on the combination of output ports forming the value and the phase of the parallel data output from each output port Before the phase of parallel data output from the port It characterized by having a determining that center phase.

請求項６の本発明の中心位相判定方法は、前記カウントステップにおいては、外部からの位相判定制御信号がオフの時に前記位相不一致の検出回数をカウントし、外部からの位相判定制御信号がオンの時にカウントをストップし、前記外部からの位相判定制御信号がオンの時に、前記最大判定ステップで、位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定することを特徴とする。 According to the center phase determination method of the present invention of claim 6, in the counting step, when the phase determination control signal from the outside is turned off, the number of detections of the phase mismatch is counted and the phase determination control signal from the outside is turned on. The count is sometimes stopped, and when the external phase determination control signal is turned on, the maximum determination step determines the combination of the output ports in which the number of occurrences of phase mismatch is the maximum value.

本発明によれば、クロックに対してデータ信号にジッタ成分が発生した場合にも、データ信号を常に中心位相で検出することにより、データの誤った転送の発生を解消することができる。 According to the present invention, even when a jitter component is generated in the data signal with respect to the clock, the erroneous transfer of data can be eliminated by always detecting the data signal with the center phase.

以下、本発明の実施の形態について図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は、本発明の第１の実施の形態による位相補正回路１００の構成を示すブロック図である。 FIG. 1 is a block diagram showing a configuration of a phase correction circuit 100 according to the first embodiment of the present invention.

本実施の形態による位相補正回路１００は、ｎ位相シリアルデータ入力を受け付けて、その受け付けたデータ信号の中心位相を判定する。そして、データ信号に波形の乱れが生じている場合には、判定された中心位相に基づいてこれを適正に補正し、補正されたデータ信号を出力する。ここで、“ｎ”は、２以上の整数の定数であり、特にその値を限定する必要はない。 The phase correction circuit 100 according to the present embodiment receives n-phase serial data input and determines the center phase of the received data signal. If the waveform of the data signal is disturbed, it is appropriately corrected based on the determined center phase, and the corrected data signal is output. Here, “n” is an integer constant of 2 or more, and there is no need to limit the value thereof.

図１を参照すると、本実施の形態の位相補正回路１００は、シリアルパラレル変換回路１０、分周回路２０、位相比較回路３０、カウンタ回路４０、最大判定回路５０、セレクタ回路６０を備えている。また、ｎ位相シリアルデータのデータ信号の入力端子（ＩＮ＿Ｄａｔａ）と、データ信号のクロックの入力端子（ＩＮ＿ＣＬＫ）と、中心位相の判定の指示を受け付けるための位相判定検出時間制御端子（ＩＮ＿ＬＤ）を備えて、このそれぞれの端子を介して外部からのデータやクロックや指示を受け付ける。 Referring to FIG. 1, the phase correction circuit 100 according to the present embodiment includes a serial / parallel conversion circuit 10, a frequency dividing circuit 20, a phase comparison circuit 30, a counter circuit 40, a maximum determination circuit 50, and a selector circuit 60. In addition, a data signal input terminal (IN_Data) for n-phase serial data, a data signal clock input terminal (IN_CLK), and a phase determination detection time control terminal (IN_LD) for receiving an instruction to determine the center phase are provided. Then, external data, clocks and instructions are accepted through these terminals.

１：（ｎ＋１）シリアルパラレル（Ｓ／Ｐ）変換回路１０は、ｎ位相シリアルデータ入力（ＩＮ＿Ｄａｔａ）を、シリアルパラレル変換する。ここでは、“ｎ＋１”本の出力ポートのそれぞれから、データ信号のｎ倍の周期により、データ信号の各周期のビットをシリアルパラレル変換したパラレルデータを出力する。 1: (n + 1) serial-parallel (S / P) conversion circuit 10 serial-parallel converts n-phase serial data input (IN_Data). Here, from each of the “n + 1” output ports, parallel data obtained by serial-parallel conversion of bits in each cycle of the data signal is output at a cycle of n times the data signal.

ここでは、パラレルデータの周期がデータ信号の周期のｎ倍であり、出力ポートの数が“ｎ＋１”本であって、つまり図３の例に示されるように、データ信号の最先の周期のビットを出力する出力ポートと、最終の周期のビットを出力する出力ポートとにおいては、出力するパラレルデータは一周期（データ信号の周期のｎ倍）違うのみで同一である。 Here, the cycle of the parallel data is n times the cycle of the data signal and the number of output ports is “n + 1”, that is, as shown in the example of FIG. The output port that outputs the bit and the output port that outputs the bit of the final cycle are the same except that the output parallel data is different by one cycle (n times the cycle of the data signal).

１／ｎ分周回路２０は、クロック入力（ＩＮ＿ＣＬＫ）を基に、その１／ｎの周波数による、元のデータ信号の周期に対応させたｎ種類のクロックを生成して出力する。 Based on the clock input (IN_CLK), the 1 / n frequency dividing circuit 20 generates and outputs n types of clocks corresponding to the period of the original data signal at the 1 / n frequency.

位相比較回路３０は、ｎ個の比較器３１を備えて、シリアルパラレル変換回路１０により変換された、ｎ＋１種類の各パラレルデータの位相を、基のデータ信号の位相が隣り合うもの毎のｎ組にまとめてそれぞれを比較し、それぞれの組における位相の不一致を検出する。 The phase comparison circuit 30 includes n comparators 31. The phase of each of n + 1 types of parallel data converted by the serial / parallel conversion circuit 10 is divided into n sets for each of the adjacent data signal phases. Are compared together to detect phase mismatch in each set.

カウンタ回路４０は、ｎ個のカウンタを備えて、ｎ組みのパラレルデータの組み合わせのそれぞれに対応して、位相比較回路３０により検出された不一致の数をカウントする。 The counter circuit 40 includes n counters, and counts the number of mismatches detected by the phase comparison circuit 30 corresponding to each of n combinations of parallel data.

最大判定回路５０は、カウンタ回路４０によりカウントされた不一致の数の中で、最も多くの不一致がカウントされたものを判定する。 The maximum determination circuit 50 determines the number of mismatches counted among the number of mismatches counted by the counter circuit 40.

n to 1セレクタ回路６０は、最大判定回路５０の判定結果を基に中心位相を判定する。このセレクタ回路６０による中心位相の判定方法は、例えば、位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、出力されるパラレルデータの位相を前記中心位相と判定する出力ポートとの対応関係を、予め設定しておき、この対応関係に基づいて判定する等の方法が可能である。この場合の対応関係の設定では、位相不一致の発生回数が最大値を成す出力ポートの組み合わせにおける各出力ポートの位相から、位相が最も大きく離れる出力ポートを、その位相を前記中心位相と判定する出力ポートとして予め設定しておく等の方法が可能である。 The n to 1 selector circuit 60 determines the center phase based on the determination result of the maximum determination circuit 50. The center phase determination method by the selector circuit 60 is, for example, a correspondence relationship between a combination of output ports having the maximum number of occurrences of phase mismatch and an output port for determining the phase of parallel data to be output as the center phase. Can be set in advance and determined based on this correspondence. In the setting of the correspondence relationship in this case, the output port whose phase is farthest from the phase of each output port in the combination of output ports in which the number of occurrences of phase mismatch is the maximum value is determined as the center phase. A method such as setting in advance as a port is possible.

そして、n to 1セレクタ回路６０は、前記シリアルパラレル変換された前記データ信号を、この判定された前記中心位相に基づく正確な周期のシリアルデータに変換して、出力端子（ＯＵＴ＿Ｄａ）から出力する。 Then, the n to 1 selector circuit 60 converts the serial / parallel converted data signal into serial data having an accurate cycle based on the determined center phase, and outputs the serial data from the output terminal (OUT_Da).

また、セレクタ回路６０は、上述された中心位相の判定処理を、位相判定検出時間制御端子（ＩＮ＿ＬＤ）からの指示に応じて実行する。 The selector circuit 60 executes the above-described center phase determination process in response to an instruction from the phase determination detection time control terminal (IN_LD).

図２は、本発明の位相補正回路の３位相中心位相を判定する実施例の構成を示すブロック図であり、図３は、本実施例による位相補正回路の動作を説明するためのタイミングチャートである。また、動作は、全てクロック入力の立ち上がりを基準とする。 FIG. 2 is a block diagram showing the configuration of an embodiment for determining the three-phase center phase of the phase correction circuit of the present invention. FIG. 3 is a timing chart for explaining the operation of the phase correction circuit according to this embodiment. is there. All operations are based on the rising edge of the clock input.

図２、図３を参照すると、本実施例においては、３位相による中心位相の判定を行うために、１：４シリアルパラレル変換回路１０ａ、１／３分周回路２０ａ、Ａ〜Ｃの３個の比較器３１ａ（xor A、xor B、xor C）を備える位相比較回路３０ａ、Ａ〜Ｃの３個のカウンタ４１ａ（cnt A、cnt B、cnt C）を備えるカウンタ回路４０ａ、最大判定回路５０ａ、３：１セレクタ回路６０ａを備えている。 2 and 3, in this embodiment, in order to determine the center phase by three phases, three of 1: 4 serial / parallel conversion circuit 10a, 1/3 frequency dividing circuit 20a, and A to C are used. Phase comparator circuit 30a including a comparator 31a (xor A, xor B, xor C), a counter circuit 40a including three counters 41a (cnt A, cnt B, cnt C), and a maximum determination circuit 50a. 3: 1 selector circuit 60a is provided.

また、１：４シリアルパラレル変換回路１０ａは、パラレル出力を実行するＡ〜Ｄの４個の出力ポート１２（sp A、sp B、sp C、sp D）と、各出力ポートへのデータの転送を中継するＡ〜Ｄの４個のレジスタ１１（Reg A、Reg B、Reg C、Reg D）を備えている。 The 1: 4 serial / parallel conversion circuit 10a also includes four output ports 12 (sp A, sp B, sp C, sp D) for executing parallel output and data transfer to the output ports. Are provided with four registers 11 (Reg A, Reg B, Reg C, Reg D).

まず、３位相シリアルデータ入力（ＩＮ＿Ｄａｔａ）を、１／３分周回路２０ａの出力クロック（ＯＣＬＫ）を基準に、１：４シリアルパラレル変換回路１０ａが４位相のパラレルデータを出力し、その出力された４位相のパラレルデータを、位相比較回路３０ａが位相の隣り合うもの毎に位相比較を行う。 First, the 3-phase serial data input (IN_Data) is output on the basis of the output clock (OCLK) of the 1/3 frequency dividing circuit 20a, and the 1: 4 serial / parallel conversion circuit 10a outputs the 4-phase parallel data and outputs it. The phase comparison circuit 30a compares the four phases of parallel data for each adjacent phase.

ここで、位相判定検出時間制御端子（ＩＮ＿ＬＤ）が“Ｌｏ”の場合には、各位相比較器３１ａにおいて不一致が検出された回数を、対応する各カウンタ回路４１ａがそれぞれにカウントする。 Here, when the phase determination detection time control terminal (IN_LD) is “Lo”, each of the corresponding counter circuits 41a counts the number of times that each phase comparator 31a has detected a mismatch.

そして、位相判定検出時間制御端子（ＩＮ＿ＬＤ）が“Ｈｉ”となり、中心位相の判定を指示された場合には、各カウンタ４１ａをストップし、最大判定回路５０ａ（ＤＥＣ）が、この各カウンタ４１ａの内で最大の値を成すものを判定する。そして、この最大判定回路５０ａの判定に基づいて、３：１セレクタ回路６０ａ（ＳＥＬ）は、中心位相を判定する。 When the phase determination detection time control terminal (IN_LD) becomes “Hi” and the determination of the center phase is instructed, each counter 41a is stopped, and the maximum determination circuit 50a (DEC) The largest value is determined. Based on the determination by the maximum determination circuit 50a, the 3: 1 selector circuit 60a (SEL) determines the center phase.

図３の例においては、cnt Aのカウンタ４１ａが最も多い“１００００”回の位相の不一致を検出している。ここで、cnt Aのカウンタ４１ａは、sp Aとsp Bの各出力ポート３１ａから出力されるパラレルデータの不一致の回数を数えたのであり、このため、このsp Aとsp Bの位相から最も離れるsp Cの出力ポート３１ａから出力されるパラレルデータの位相を、中心位相として判定するのである。 In the example of FIG. 3, the cnt A counter 41a detects the most “10000” phase mismatches. Here, the counter 41a of the cnt A has counted the number of mismatches between the parallel data output from the sp A and sp B output ports 31a, and is therefore farthest from the phase of the sp A and sp B. The phase of the parallel data output from the sp C output port 31a is determined as the center phase.

この判定処理は、例えば、cnt Aのカウンタ４１ａが最大の場合に、（そのsp Aとsp Bから最も離れる）sp Cの位相を中心位相として判定する旨を、予め設定しておくことにより、３：１セレクタ回路６０ａは、その設定を参照して中心位相を判定することができる。またこの場合には、同様にして、cnt Bが最大の場合にはsp Aの位相を中心位相として判定し、cnt Cが最大の場合にはsp Bの位相を中心位相として判定する旨を設定しておく。 This determination processing is performed by setting in advance, for example, that the phase of sp C (which is farthest from sp A and sp B) is determined as the center phase when the counter 41a of cnt A is maximum, The 3: 1 selector circuit 60a can determine the center phase with reference to the setting. In this case, similarly, when cnt B is the maximum, the phase of sp A is determined as the center phase, and when cnt C is the maximum, the phase of sp B is determined as the center phase. Keep it.

以上説明したように本実施の形態によれば、クロックに対してデータ信号にジッタ成分が発生した場合にも、データ信号を常に中心位相で検出することにより、データの誤った転送の発生を解消することができる。 As described above, according to the present embodiment, even when a jitter component occurs in the data signal with respect to the clock, the data signal is always detected at the center phase, thereby eliminating erroneous data transfer. can do.

また、図１に示される本発明の第１の実施の形態においては、入力されたデータ信号の中心位相を判定して、判定された中心位相に基づいて位相の乱れを補正した適正なデータ信号を出力する位相補正回路１００を示しているが、同様にして本発明の回路を、判定された中心位相の出力を行う中心位相判定回路とする実施の形態も可能である。 Further, in the first embodiment of the present invention shown in FIG. 1, an appropriate data signal obtained by determining the center phase of the input data signal and correcting the phase disturbance based on the determined center phase. In the same manner, an embodiment in which the circuit of the present invention is a center phase determination circuit that outputs the determined center phase is also possible.

中心位相判定回路とする実施の形態においては、図１のセレクタ回路６０の代わりに、最大判定回路５０の判定に基づいて中心位相を（図１のセレクタ回路６０と同様に）判定して、出力する回路を備える。そして、本実施の形態の中心位相判定回路から出力される中心位相は、他のデータ信号の補正を行う回路や、データ信号の読み取りを行う回路等に対して入力し、これらの回路における処理に用いることができる。 In the embodiment using the center phase determination circuit, instead of the selector circuit 60 of FIG. 1, the center phase is determined based on the determination of the maximum determination circuit 50 (similar to the selector circuit 60 of FIG. 1) and output. A circuit is provided. The center phase output from the center phase determination circuit of the present embodiment is input to a circuit that corrects other data signals, a circuit that reads data signals, or the like, and performs processing in these circuits. Can be used.

また、図２の実施例においては、３位相による中心位相の判定を行うものであったが、同様の構成により、任意のｎ（ｎ≧２）によるｎ位相の中心位相を判定する回路を作成することができる。例えば、４位相を使用した場合に、同様にして、４位相の中心位相判定回路や４位相の位相補正回路を作成することができる。 In the embodiment of FIG. 2, the center phase is determined based on the three phases, but a circuit for determining the center phase of the n phases based on an arbitrary n (n ≧ 2) is created with the same configuration. can do. For example, when four phases are used, a four-phase center phase determination circuit and a four-phase correction circuit can be created in the same manner.

以上好ましい実施の形態及び実施例をあげて本発明を説明したが、本発明は必ずしも上記実施の形態及び実施例に限定されるものではなく、その技術的思想の範囲内において様々に変形して実施することができる。 Although the present invention has been described with reference to the preferred embodiments and examples, the present invention is not necessarily limited to the above-described embodiments and examples, and various modifications can be made within the scope of the technical idea. Can be implemented.

本発明の第１の実施の形態による位相補正回路の構成を示すブロック図である。1 is a block diagram showing a configuration of a phase correction circuit according to a first embodiment of the present invention. 本発明の位相補正回路の３位相中心位相を判定する実施例の構成を示すブロック図である。It is a block diagram which shows the structure of the Example which determines the 3 phase center phase of the phase correction circuit of this invention. 図２の実施例による位相補正回路の動作を説明するためのタイミングチャートである。3 is a timing chart for explaining the operation of the phase correction circuit according to the embodiment of FIG. 2; 従来の回路の構成を示す図である。It is a figure which shows the structure of the conventional circuit. 図４の従来の回路の正常時の動作を示すタイミングチャート図である。FIG. 5 is a timing chart showing the normal operation of the conventional circuit of FIG. 4. 図４の従来の回路の、データ信号に波形の乱れが生じた場合の動作を示すタイミングチャート図である。FIG. 5 is a timing chart showing an operation of the conventional circuit of FIG. 4 when a waveform disturbance occurs in a data signal.

符号の説明Explanation of symbols

１００位相補正回路
１０シリアルパラレル変換回路
２０分周回路
３０位相比較回路
３１比較器
４０カウンタ回路
４１カウンタ
５０最大判定回路
６０セレクタ回路
１０ａ１：４シリアルパラレル変換回路
２０ａ１／３分周回路
３０ａ位相比較回路
３１ａ比較器
４０ａカウンタ回路
４１ａカウンタ
５０ａ最大判定回路
６０ａ３：１セレクタ回路
７０内部論理処理回路
８１、８２フリップフロップ
８３１／３分周回路 DESCRIPTION OF SYMBOLS 100 Phase correction circuit 10 Serial parallel conversion circuit 20 Frequency division circuit 30 Phase comparison circuit 31 Comparator 40 Counter circuit 41 Counter 50 Maximum determination circuit 60 Selector circuit 10a 1: 4 serial parallel conversion circuit 20a 1/3 frequency division circuit 30a Phase comparison Circuit 31a Comparator 40a Counter circuit 41a Counter 50a Maximum determination circuit 60a 3: 1 selector circuit 70 Internal logic processing circuit 81, 82 Flip-flop 83 1/3 frequency divider circuit

Claims

ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の中心位相を判定する中心位相判定回路において、
前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換した（ｎ＋１）個のパラレルデータであって、第１番目のパラレルデータが第（ｎ＋１）番目のパラレルデータと一周期相違する同一のデータである、前記（ｎ＋１）個のパラレルデータを出力するシリアルパラレル変換回路と、
前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較することにより、前記出力ポートの組合せのそれぞれにおける位相の不一致を検出する位相比較回路と、
前記位相比較回路による、前記出力ポートの組合せのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、
前記カウンタによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定する最大判定回路と、
前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、各出力ポートから出力されるパラレルデータの位相に基づいて、前記位相不一致の発生回数が最大値の出力ポートの組合せにおける出力ポートの位相から位相が最も大きく離れる出力ポートから出力されるパラレルデータの位相を前記中心位相と判定する回路を備えることを特徴とする中心位相判定回路。 n (n is an integer greater than or equal to 2) phase serial data In a center phase determination circuit that determines the center phase of a data signal input,
(N + 1) parallel data obtained by serial-parallel conversion of bits of each cycle of the data signal from each of (n + 1) output ports every n times the data signal. A serial-parallel conversion circuit for outputting the (n + 1) parallel data, wherein the parallel data is the same data different from the (n + 1) -th parallel data by one cycle;
Among the output ports, the phase of the parallel data output by the output port to which the i-th (i = 1 to n) period of the data signal is assigned is represented by the i + 1-th period of the data signal, respectively. A phase comparison circuit that detects a phase mismatch in each of the combinations of the output ports by comparing with the phase of the parallel data output by the assigned output port;
A counter that counts the number of phase mismatch detections in each of the output port combinations by the phase comparison circuit;
A maximum determination circuit for determining a combination of the output ports in which the number of occurrences of phase mismatch counted by the counter has a maximum value;
Based on the combination of output ports with the maximum number of occurrences of phase mismatch and the phase of parallel data output from each output port, the output ports in the combination of output ports with the maximum number of occurrences of phase mismatch A center phase determination circuit, comprising: a circuit that determines the phase of parallel data output from an output port whose phase is farthest from the phase as the center phase.

前記カウンタは、外部からの位相判定制御信号がオフの時に前記位相不一致の検出回数をカウントし、外部からの位相判定制御信号がオンの時にカウントをストップし、
前記外部からの位相判定制御信号がオンの時に、前記最大判定回路が、位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定することを特徴とする請求項１に記載の中心位相判定回路。 The counter counts the number of detections of the phase mismatch when the external phase determination control signal is off, and stops counting when the external phase determination control signal is on,
2. The center according to claim 1, wherein, when the external phase determination control signal is on, the maximum determination circuit determines the combination of the output ports in which the number of occurrences of phase mismatch is the maximum value. Phase determination circuit.

ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の位相の乱れを補正する位相補正回路において、
前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換した（ｎ＋１）個のパラレルデータであって、第１番目のパラレルデータが第（ｎ＋１）番目のパラレルデータと一周期相違する同一のデータである、前記（ｎ＋１）個のパラレルデータを出力するシリアルパラレル変換回路と、
前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較することにより、前記出力ポートの組合せのそれぞれにおける位相の不一致を検出する位相比較回路と、
前記位相比較回路による、前記出力ポートの組合せのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、
前記カウンタによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定する最大判定回路と、
前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、各出力ポートから出力されるパラレルデータの位相に基づいて、前記位相不一致の発生回数が最大値の出力ポートの組合せにおける出力ポートの位相から位相が最も大きく離れる出力ポートから出力されるパラレルデータの位相を前記中心位相と判定する回路と、
前記シリアルパラレル変換された前記データ信号を、判定された前記中心位相に基づく正確な周期のシリアルデータに変換して出力する回路
とを備えることを特徴とする位相補正回路。 n (n is an integer of 2 or more) phase serial data In a phase correction circuit that corrects the phase disturbance of a data signal input,
(N + 1) parallel data obtained by serial-parallel conversion of bits of each cycle of the data signal from each of (n + 1) output ports every n times the data signal. A serial-parallel conversion circuit for outputting the (n + 1) parallel data, wherein the parallel data is the same data different from the (n + 1) -th parallel data by one cycle;
Among the output ports, the phase of the parallel data output by the output port to which the i-th (i = 1 to n) period of the data signal is assigned is represented by the i + 1-th period of the data signal, respectively. A phase comparison circuit that detects a phase mismatch in each of the combinations of the output ports by comparing with the phase of the parallel data output by the assigned output port;
A counter that counts the number of phase mismatch detections in each of the output port combinations by the phase comparison circuit;
A maximum determination circuit for determining a combination of the output ports in which the number of occurrences of phase mismatch counted by the counter has a maximum value;
Based on the combination of output ports with the maximum number of occurrences of phase mismatch and the phase of parallel data output from each output port, the output ports in the combination of output ports with the maximum number of occurrences of phase mismatch A circuit that determines the phase of parallel data output from an output port whose phase is most distant from the phase as the center phase;
A phase correction circuit comprising: a circuit for converting the serial-parallel converted data signal into serial data having an accurate period based on the determined center phase and outputting the serial data.

前記カウンタは、外部からの位相判定制御信号がオフの時に前記位相不一致の検出回数をカウントし、外部からの位相判定制御信号がオンの時にカウントをストップし、
前記外部からの位相判定制御信号がオンの時に、前記最大判定回路が、位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定することを特徴とする請求項３に記載の位相補正回路。 The counter counts the number of detections of the phase mismatch when the external phase determination control signal is off, and stops counting when the external phase determination control signal is on,
4. The phase according to claim 3, wherein, when the external phase determination control signal is on, the maximum determination circuit determines the combination of the output ports in which the number of occurrences of phase mismatch is the maximum value. 5. Correction circuit.

ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の中心位相を判定する中心位相判定方法において、
前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換した（ｎ＋１）個のパラレルデータであって、第１番目のパラレルデータが第（ｎ＋１）番目のパラレルデータと一周期相違する同一のデータである、前記（ｎ＋１）個のパラレルデータを出力するシリアルパラレル変換ステップと、
前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較することにより、前記出力ポートの組合せのそれぞれにおける位相の不一致を検出する位相比較ステップと、
前記位相比較回路による、前記出力ポートの組合せのそれぞれにおける位相不一致の検出回数をカウントするカウントステップと、
前記カウントステップによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定する最大判定ステップと、
前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、各出力ポートから出力されるパラレルデータの位相に基づいて、前記位相不一致の発生回数が最大値の出力ポートの組合せにおける出力ポートの位相から位相が最も大きく離れる出力ポートから出力されるパラレルデータの位相を前記中心位相と判定するステップを有することを特徴とする中心位相判定方法。 n (n is an integer greater than or equal to 2) phase serial data In the center phase determination method for determining the center phase of the input data signal,
(N + 1) parallel data obtained by serial-parallel conversion of bits of each cycle of the data signal from each of (n + 1) output ports every n times the data signal. A serial-parallel conversion step of outputting the (n + 1) parallel data, wherein the parallel data is the same data different from the (n + 1) -th parallel data by one cycle;
Among the output ports, the phase of the parallel data output by the output port to which the i-th (i = 1 to n) period of the data signal is assigned is represented by the i + 1-th period of the data signal, respectively. A phase comparison step of detecting a phase mismatch in each of the combinations of the output ports by comparing with the phase of the parallel data output by the assigned output port;
A counting step for counting the number of phase mismatch detections in each of the output port combinations by the phase comparison circuit;
A maximum determination step of determining a combination of the output ports in which the number of occurrences of phase mismatch counted by the counting step forms a maximum value;
Based on the combination of output ports with the maximum number of occurrences of phase mismatch and the phase of parallel data output from each output port, the output ports in the combination of output ports with the maximum number of occurrences of phase mismatch A center phase determination method comprising a step of determining the phase of parallel data output from an output port whose phase is most distant from the phase as the center phase.

前記カウントステップにおいては、外部からの位相判定制御信号がオフの時に前記位相不一致の検出回数をカウントし、外部からの位相判定制御信号がオンの時にカウントをストップし、
前記外部からの位相判定制御信号がオンの時に、前記最大判定ステップで、位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定することを特徴とする請求項５に記載の中心位相判定方法。 In the counting step, when the external phase determination control signal is off, the number of detection times of the phase mismatch is counted, and when the external phase determination control signal is on, the count is stopped,
6. The center according to claim 5, wherein when the external phase determination control signal is turned on, the maximum determination step determines the combination of the output ports in which the number of occurrences of phase mismatch is the maximum value. Phase determination method.