JP3737384B2 - LSI automatic design equipment - Google Patents
LSI automatic design equipment Download PDFInfo
- Publication number
- JP3737384B2 JP3737384B2 JP2001152184A JP2001152184A JP3737384B2 JP 3737384 B2 JP3737384 B2 JP 3737384B2 JP 2001152184 A JP2001152184 A JP 2001152184A JP 2001152184 A JP2001152184 A JP 2001152184A JP 3737384 B2 JP3737384 B2 JP 3737384B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- information
- delay
- inter
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【0001】
【発明の属する技術分野】
本発明はLSIの自動設計方法に関し、特にASIC(Application Specific IC:特定応用LSI)において低電力設計技術を適用するためのLSIの自動設計方法に関する。
【0002】
【従来の技術】
近時、プロセスの微細化による回路規模の増加に伴ってLSIの消費電力も増加の一途を辿っており、この消費電力を低減する手法の検討が進められている。
【0003】
また、普及が著しい携帯機器などへの応用に代表されるように、今後の低電力技術はLSI設計において最も重要視される技術であり、さらなる低電力化が要求されることも予想される。
【0004】
現状のASICの低電力LSI設計手法においては、パワーコンパイラ等の電力最適化ツールを用いた論理合成による低電力設計を行っており、低電力ライブラリに基づいて低電力化を行っている。しかし、現状の合成ツールでは、低電力化重視で論理合成を行なった場合、駆動能力が小さいライブラリ素子による論理合成の結果、バックエンド設計後に配線負荷の影響で駆動能力不足に起因する遅延増加によりタイミングエラーを発生するケースが多くみられるのが現状である。
【0005】
このような現状の低電力設計において、タイミングエラーを誘発してしまう背景には、論理合成時に低電力ライブラリを優先して合成している点、また、低電力化とバックエンドを考慮したタイミング確立の2つの概念を同時に考慮できていない点の2種類があると考えられる。また、このようなタイミングエラーを回避するために、現状は、エラーパスに関して低電力ライブラリの使用をやめ高駆動ライブラリを適用したり、バッファ挿入による配線負荷の影響除去対策などを行ない、せっかくの低電力合成をタイミング重視の合成へ戻してしまっている。さらに、このようなタイミング確立のためにTAT(Turn Around Time:処理時間)増加も招いており、低電力設計のTATにも影響を及ぼしてしまっている。
【0006】
このような背景から、現状、短TATでより適切な低電力LSI設計技術の確立、及び、タイミング確立と低電力化を両立した設計フローの確立が必須となってきている。
【0007】
従来の一般的な第1のLSIの自動設計方法をフローチャートで示す図10を参照すると、この従来の第1のLSIの自動設計方法は、機能設計ステップS1の機能設計結果の情報を元に、論理合成ステップS2において、シノプシス(Synopsys)社のパワーコンパイラ等の電力最適化ツールを用いて駆動能力の小さい低電力セルのライブラリである低電力ライブラリF101を用いた論理合成を行なう。この合成結果に対してタイミング検証ステップS3において、ロントエンドのタイミング検証を行なう。判定ステップS4の判定結果によりタイミングエラーが発生したパスに関しては、エラーパスの重み付けステップP8において論理合成時の制限(タイミングを重視した大駆動能力、すなわち、高電力ライブラリセルの適用)を設け、再度、論理合成ステップS2により合成を行なう。このステップS2からP8までをタイミングエラーが収束するまで繰り返す。
【0008】
次に、タイミング収束が確認できた時点で、レイアウト設計ステップS5において、低電力ライブラリF102を用いたレイアウト設計を行ない、レイアウトによる配線負荷、配線抵抗を考慮した回路接続情報(RCネット)F103を抽出する。このRCネットF103に対して、再度タイミング検証ステップS6において今度はバックエンドのタイミング検証を行ない、配線負荷によるタイミングの影響をチェックする。判定ステップS7において、タイミングエラーと判断された場合は、再度レイアウト設計ステップS5に戻るか、又は、論理合成ステップS2まで戻る。タイミングエラー無しと判断された時点で電力検証ステップP9において最終的な消費電力検証を行ない、判定ステップP10の判定結果、低電力化の確認がとれれば設計終了となり、期待する低電力化が得られなかった場合は、再度、論理合成ステップS2、レイアウト設計ステップS5の処理へ戻る。
【0009】
このように、従来の第1のLSIの自動設計方法では、低電力化のための論理合成、タイミング固定のための論理検証を個別に行ない、各ステップにおいてエラー修正を繰り返しながら低電力化設計を行なうフローとなっている。
【0010】
上述したように、従来第1のLSIの自動設計方法は、パワーコンパイラ等の電力最適化ツールを用いた論理合成による低電力設計を行っているが、駆動能力が小さいライブラリセルによる合成の結果駆動能力が不足し、バックエンド(後段)設計による配線負荷を十分駆動できず、その影響で遅延が増加するため、レイアウト後にタイミングエラーを発生するケースが多くみられている。
【0011】
このため、従来はタイミングエラーが多発する部分を駆動能力の大きいライブラリセルに置換して上記遅延を低減することにより所定のタイミング規格内に収めるタイミング確立を行なう手法をとっていた。また、これら対策を自動ツールによる乱雑な処理により行っているため、結果的に必要以上の電力増加を招き、適切な低電力設計を行ない得ないという問題があった。
【0012】
本問題の例をグラフで示す図11を参照すると、この図は、あるマクロ製品におけるフリップフロップ(F/F)間のデータパス遅延分布をヒストグラム化したものである。横軸にF/F間のデータパス遅延値、縦軸にはマクロ製品内のF/F間パス数を示している。なお、このヒストグラムはセットアップタイミング検証結果であり、F/Fのクロック到達時間に対するデータパスの遅延のタイミングを示している。図11(A)は、駆動能力が小さい低電力ライブラリセルによる合成後のフロントエンド(前段)におけるタイミング検証結果を示し、(B)は、フロントエンド結果に対してレイアウト後のバックエンドにおけるタイミング検証結果を示す。このグラフよりフロントエンドからバックエンドに移行した際に、実配線時の配線負荷の影響でタイミングエラー(E部分)が発生していることがわかる。従来はこのタイミングエラー収束に時間を要し、さらにツールによる自動修正による電力増加を招いていた。
【0013】
なお、人手により最適な修正を行うとしても、セル置換を行うライブラリの種類(低電力セル又は高駆動セル)によって配線負荷による遅延変動の影響や、タイミングを考慮した低電力化を行うのは難しく、TAT的にも現実的ではないのが現状である。
【0014】
その他のタイミング収束のための対策として、図10のステップS6におけるレイアウト設計時にタイミングを考慮して配置配線を行うTDL(TimingDriven Layout:タイミング駆動レイアウト)ツールを用いる手法があるが、TDLでは概略配線(仮配線負荷)でのタイミング予測しかできないため、実配線負荷との誤差が生じてしまう。そのため、特に多数の低電力セルが使われている場合などは、冗長配線等によるタイミングエラーの誘発が顕著に起こってしまうという問題があったので、TDLの低電力設計への適用は難しい。
【0015】
また、このようなタイミングエラーを防止するために、合成時にある程度のマージンを設けて設計を行った場合、全体的に駆動能力が大きいライブラリを使って合成されてしまうため、結局、低電力化として適切な設計を行なうことができないという問題が発生してしまう。
【0016】
以上のように、低電力ライブラリ(駆動能力の小さいライブラリ)セルを用いた低電力設計においては、遅延増加によるタイミングエラーの誘発が大きな問題となっており、その解決策により電力が増加するなど最適な低電力設計が行えていないという問題がある。同様に、これらタイミング確立の後戻り処理の影響により、高集積化に伴う回路規模の増大とあいまって設計TATの増加も招いてしまっている。
【0017】
このような問題の共通の原因となっているのは、低電力化とタイミング確立との両立ができていないことにあると考える。すなわち、現状の低電力設計フローのように、低電力化のための論理合成、タイミング確立のための論理検証を個別に行ない、各ステップ毎にエラー修正を繰り返すような手法では最適な低電力設計、短TATを実現するのは難しく、今後はこれら設計フローを改善する仕組みが必要であると考える。
【0018】
さらに、現状の低電力設計フローにおける設計後のF/F間タイミングに着目すると、論理合成時に低電力ライブラリを用いたことによるタイミングエラー対策(バッファ置換:駆動能力向上)との兼ね合いにより、設計結果においては部分的にタイミングに余裕のあるパスが存在している。基本的に製品データにおいて全F/F間パスがクリティカルパスということは有り得ず、少なくとも全体の4、5割程度はタイミングに余裕のあるパスが存在するはずである。このような実状を考えた場合、現在の設計フローでは低電力化のための適切な低電力ライブラリの使用がされていないという問題を抱えていると言える。
【0019】
あるマクロ製品におけるタイミング収束後のF/F間のデータパス遅延分布をヒストグラム化したものをグラフで示す図12(A)を参照すると、この図の横軸にF/F間のデータパス遅延値、縦軸にはマクロ製品内のF/F間パス数を示している。グラフから、データパス遅延が3.5nsの所に集中していることが読み取れる。つまり、10nsのクロックに対して、セットアップ的に約6.5nsのタイミングマージンを持つパスが多い結果となっている。すなわち、100MHzクロックの動作における限界遅延時間=10nsに対し、データパス部の遅延に余裕があるパスが多いことが分かる。
【0020】
従って、このグラフから、従来の低電力設計フローにおいては最適な低電力ライブラリセルの適用ができていないということがいえる。これら結果から図12(B)に示すようなタイミングマージンを極力なくすための適切な低電力ライブラリセルの使用(ヒストグラムを右方向へシフト)を行なうことができれば、さらなる低電力化が実現可能である。
【0021】
次に、低電力化を第1の目的とはしないが、タイミングマージンを限界まで削減することを目的とする従来の第2のLSIの自動設計方法を図10と共通の構成要素には共通の参照文字/数字を付して同様にフローチャートで示す図13を参照すると、この従来の第2のLSIの自動設計方法は、MAGMA社のツールによるもので、機能設計ステップS1の機能設計結果の情報を元に、タイミングマージン最適化ステップP20の部分に関して、Blast Fusionツールを用いてタイミングマージンの最適化を行っている。
【0022】
まず、ステップP21において駆動能力が最大のセルを用いて論理合成を行ない、この合成結果に対してステップP22においてフロントエンドのタイミング検証を行ない、タイミング収束後にバックエンドである概略配置のステップP23へ進む。ステップP23からステップP26までの配置配線処理時には、常にステップP27のタイミング検証を行い、タイミングを意識した設計を行うフローとなっている。
【0023】
また、このタイミングマージン最適化ステップP20のフローにおいては、タイミングマージンを限界まで減らすように、フロントエンドで使用した駆動能力最大のセルの能力を下げる処理も行っており、タイミングの最適化を行っている。その後、ステップP31、P32のレイアウト検証を行い設計を終了する。
【0024】
このように、本設計フローでは論理合成結果に対して、タイミングを意識してレイアウト設計を行い、かつ、タイミングマージンを限界まで削減する処理を行うフローとなっている。
【0025】
しかし、この従来の第2のLSIの自動設計方法は、タイミングのみを考慮し、セルの駆動能力を低下させることによるタイミングマージンの削減しか行えないため、電力に関する要素は一切考慮されていない。従って、以下のような問題が発生する。
【0026】
例えば、セル間の配線負荷が大きいような場合、タイミング調整のみを意識してセル置換(駆動能力低下)を行ってしまうと、出力波形が鈍るため、次段セルの貫通電流の増加を招き、それにより電力増加を招く可能性がある。また、先にも述べたように、本ツールでは初期設計において駆動能力が最大のセル、つまり、レイアウトサイズの大きいセルにて設計を行っており、さらに、レイアウト時にタイミングマージン削減のために駆動能力を低下させる場合は、レイアウトセルの中身のみを差し替えるイメージで修正を行うため、最終的に選択されたレイアウトのセルサイズが小さくてもLSIのレイアウト的にはセル配置のシュリンクは行われず、LSIサイズが増加してしまうという懸念もある。
【0027】
従来の第2のLSIの自動設計方法におけるレイアウト修正結果の例をレイアウト図で示す図14を参照すると、AA1からAA3が初期設計時に適用したセルサイズ大のセルであり、初期設計時の配線(実線)がされている。これに対し、BB1からBB3はタイミング調整後に適用されたセルサイズ小のセルであり、AA1からAA3のセルに対し差し替えが行われ、配線も点線で示すような接続が追加で行われている。つまり、レイアウト的にはセルを置き換えるのみで、セルBB間の配置を詰めることは行わない。すなわち、初期配置時に元の高駆動能力の大きいレイアウトサイズのセルのレイアウト面積を確保してセル配置を行っているので、低駆動能力の小さいレイアウトサイズのセルに置き換えてもレイアウト面積は変わらずLSI面積的に不利となる。
【0028】
【発明が解決しようとする課題】
上述した従来の第1のLSIの自動設計方法は、駆動能力が小さい低電力ライブラリセルを用いた低電力設計においては、遅延増加によるタイミングエラーの誘発が大きな問題となっており、その解決策として大電力の高駆動能力ライブラリセルに置換することによりタイミング確立を行なうので、結果的に必要以上の電力増加を招き、適切な低電力設計を行ない得ないという欠点があった。
【0029】
また、タイミング確立の後戻り処理の影響により、高集積化に伴う回路規模の増大とあいまって設計TATが増加するという欠点があった。
【0030】
また、タイミングマージン最適化を図った従来の第2のLSIの自動設計方法は、タイミングのみを考慮し、セルの駆動能力を低下させることによるタイミングマージンの削減しか行えないため、電力に関する要素は一切考慮していないので、セル間の配線負荷が大きいような場合、タイミング調整のみを意識して駆動能力低下するようセル置換を行うと、出力波形が鈍るため、次段セルの貫通電流の増加を招き、それにより電力増加を招く可能性があるという欠点があった。
【0031】
また、初期設計において駆動能力が最大のセル、つまり、レイアウトサイズの大きいセルにて設計を行っており、さらに、レイアウト時にタイミングマージン削減のために駆動能力を低下させる場合は、レイアウトセルの中身のみを差し替えて修正を行うため、最終的に選択されたレイアウトのセルサイズが小さくてもLSIのレイアウト的にはセル配置の縮小は行われず、LSIサイズが増加してしまうという欠点があった。
【0032】
本発明の目的は、上記欠点を解消し、タイミング収束と低電力化の両立を実現し、短TATで低電力化が図れるLSIの自動設計方法を提供することにある。
【0033】
【課題を解決するための手段】
本発明のLSIの自動設計装置は、LSIの初期設計である機能設計の情報から予め定めたタイミング規格を満足するよう論理合成を行い、論理合成の結果に対してレイアウトを実行するLSIの自動設計装置において、
タイミング規格を満足するように、機能設計の情報に対して、大駆動能力高電力の第1のセルを用いて論理合成を実行してネットリストを生成する論理合成手段と、前記ネットリストを用いて配置配線処理を行い、第1の配線抵抗及び容量付き回路接続情報とセルインスタンス座標情報とをそれぞれ第1の配線抵抗及び容量付き回路接続情報格納手段と第1のセルインスタンス座標情報格納手段とに格納するレイアウト実行手段と、前記第1の配線抵抗及び容量付き回路接続情報格納手段に格納されている情報に対してタイミング検証を実行し、フリップフロップ間遅延情報をフリップフロップ間遅延情報格納手段に格納するタイミング検証実行手段と、前記第1のセルよりも小駆動能力低電力であり、前記第1のセルとは上地データとセルサイズが同一で、セルを構成するトランジスタのゲート幅を含む下地データが異なる第2のセルが格納された低電力ライブラリ格納手段と、前記フリップフロップ間遅延情報格納手段に格納されている情報に対してタイミングマージンのチェックを行い、タイミングマージンのあるフリップフロップ間遅延情報があった場合は、当該フリップフロップ間遅延情報からフリップフロップ間パス遅延情報を抽出し、当該フリップフロップ間パス遅延情報にあるセルを置換対象のセルとして置換対象セル情報格納手段に格納するセル選択手段と、前記置換対象セル情報格納手段に格納されている情報に基づいて、前記第1の配線抵抗及び容量付き回路接続情報格納手段に格納されている第1の配線抵抗及び容量付き回路接続情報中の前記第1のセルを前記低電力ライブラリ格納手段に格納されている前記第2のセルに置換し、置換後の第2の配線抵抗及び容量付き回路接続情報と置換されたセル情報とをそれぞれ第2の配線抵抗及び容量付き回路接続情報格納手段とセル置換情報格納手段とに格納するセル置換実行手段と、前記セル置換情報格納手段に格納されている情報と、予め低電力セルレイアウト情報格納手段に格納されている低電力セルレイアウト情報と、前記第1のセルインスタンス座標情報格納手段に格納されている情報とに基づいてレイアウト修正を行うレイアウト修正手段と、を持つことを特徴とするものである。
【0044】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【0045】
本実施の形態のLSIの自動設計方法は、LSIの初期設計である機能設計の結果に基づき予め定めたタイミング規格を満足するよう第1のセルを用いて論理合成を行い、この論理合成の結果生成した回路接続情報である第1のネットについて上記タイミング規格を満足させるよう実施するタイミング収束の確認後に第1のセルの配置配線である第1のレイアウトを実行するLSIの自動設計方法において、上記論理合成を、上記タイミング規格の満足を重視して大駆動能力従って高電力の上記第1のセルを用いて実施し、上記第1のレイアウトの検証後に上記タイミング規格を考慮しながら上記第1のセルより小駆動能力従って低電力の第2のセルに置換する上記第1のネットの修正を行い低電力化した第2のネットと上記第1のセルから上記第2のセルへの置換情報とを抽出する最適化セル置換処理ステップを有することを特徴とするものである。
【0046】
これにより、予め定めたタイミング規格の満足を重視して設計した論理回路のタイミング収束後の結果において、タイミングマージンを低減するように回路修正する仕組みと、回路修正時に同時に前段及び後段のフリップフロップ(F/F)間の遅延計算を行いタイミングエラー発生を防止する仕組みと、回路修正時に電力削減に有効なセルを選択して適切なセル置換を行う仕組みを持たせることで、タイミング収束と低電力化を両立させた設計を実現し、従来よりも短TATでより低電力化が図れることを特徴とする。なお、本実施の形態では回路修正時に選択したセルを低電力セルへ置換することにより低電力化を図るが、ここで使用する低電力ライブラリは上地データ、レイアウトセルサイズ、端子位置などを従来セルと同一とし、トランジスタのゲート幅(W)サイズ(下地データ)のみを小さくしたデータとすることで、回路修正に伴うレイアウト修正のTATを大幅に削減することが出来ることも特徴とする。さらに、これら低電力セルのバリエーションを複数持つことにより、より効果的に低電力化のためのセル置換が可能であることを特徴とするものである。
【0047】
次に、本発明の第1の実施の形態を図10と共通の構成要素には共通の参照文字/数字を付して同様にフローチャートで示す図1を参照すると、この図に示す本実施の形態のLSIの自動設計方法は、従来と共通のLSIの初期設計である機能設計を行う機能設計ステップS1と、機能設計ステップS1の結果に基づきタイミング規格の満足を優先して大駆動能力従って高電力のセル(以下高電力セル)を用いて論理合成を行う論理合成ステップS2と、論理合成結果生成された回路接続情報(ネット)に対してフロントエンドでのタイミング検証を行いF/F間遅延情報F1を生成するタイミング検証ステップS3と、F/F間遅延情報F1に対してタイミング規格の不満足であるタイミングエラー有無の判定を行い、タイミングエラーがあった場合は、論理合成ステップS2に戻り、タイミング収束が確認されれば、次のレイアウト設計ステップS5へ進む判定ステップS4と、タイミング収束後のネットを用いて自動配置配線を行い、レイアウト検証後に配線抵抗、容量を考慮したRCネットF2の抽出を行うレイアウト設計ステップS5と、レイアウト設計ステップS5で抽出したRCネットF2に基づきバックエンドのタイミング検証を行いF/F間遅延情報F3を生成するタイミング検証ステップS6と、F/F間遅延情報F3に対してタイミングエラー有無の判定を行い、タイミングエラーがあった場合は、論理合成ステップS2、又は、レイアウト設計ステップS5に戻り、タイミング収束が確認されれば、LSI設計後の産物でありRCネットF2に対応するRCネットF5のライブラリを抽出して次のステップへ進む判定ステップS7とに加えて、F/F間遅延情報F3に対して各F/F間遅延のタイミング規格に対する余裕であるタイミングマージン値をチェック(抽出)するマージン値チェックステップS8と、マージン値チェックステップS8で抽出したマージン値に対し、全てのF/F間についてのタイミングマージンの有無を判断して低電力化の処理を行なう必要があるかどうかを決定しタイミングマージンがなければ設計を終了し、タイミングマージンが存在すればそのままF/F間遅延情報F3からF/F間遅延情報F6を抽出し低電力化の処理を行う最適化セル置換処理ステップS10へ進むマージン判断ステップS9と、本実施の形態を特徴付けるステップであり、先に抽出したRCネットF4、F/F間遅延情報F6、及び、セル遅延情報F5を用いてタイミング規格を考慮しながら上記高電力のセルより小駆動能力従って低電力のセル(以下低電力セル)に置換する低電力化のためのネット修正を行い低電力版の新RCネットF7と低電力セルへの置換情報F8を抽出する最適化セル置換処理ステップS10と、低電力処理前のRCネットF4と低電力処理後の新RCネットF7とセル単位の電力ライブラリ(LIB)F9を用いて、各ネットの消費電力抽出を行う消費電力抽出ステップS11と、ステップS11の結果に基づき低電力処理後のネットが低電力処理前のネットより電力削減されていることを確認し、OKと判断した場合は、次のレイアウト修正ステップS14へ進む比較判定ステップS12と、比較判定ステップS12でNGと判断した場合は、低電力セルへの置換手法の変更を行い、再度、最適化セル置換処理ステップS10へ戻り低電力処理を行う置換順序変更ステップS13と、最適化セル置換処理ステップS10で得られるセル置換情報F8と低電力セルレイアウト情報F10とステップS5のレイアウト設計時に抽出される置換前の高電力セルのインスタンスとレイアウト座標の情報であるセルインスタンス座標情報(DEF)F11を用いてレイアウト修正を行うレイアウト修正ステップS14と、レイアウト修正ステップS14後のレイアウト検証を行うレイアウト検証ステップS15とを有する。
【0048】
本実施の形態を特徴付ける最適化セル置換処理ステップS10の詳細をフローチャートで示す図2を参照すると、この最適化セル置換処理ステップS10は、F/F間遅延情報F6からタイミングマージン削減が可能なF/F間パスの抽出を行うF/F間パス抽出ステップS101と、F/F間パス抽出ステップS101で抽出したF/F間パスに関して電力削減に有効となるセル(高電力セル)の選択を行うセル選択ステップS102と、RCネットF4と低電力セル名情報F13を用いて低電力化のためのネット修正、すなわち、セル名置換を行い新RCネットF14とセル置換情報F15を出力するセル置換ステップS103と、新RCネットF14とセル遅延情報F5と、低電力セルの遅延情報である低電力セル遅延情報F12とを用いてセル置換を行った新RCネット遅延情報(SDF)F16の再抽出を行う遅延情報再抽出ステップS104と、ステップS104で抽出したセル置換による遅延変動を考慮したSDFF16とステップS103で抽出したセル置換情報F15と旧F/F間遅延情報F6とを用いて新F/F間遅延の計算を行い新F/F間遅延情報F17を生成するF/F間遅延計算ステップS105と、新F/F間遅延情報F17に基づきタイミングマージンが最適かどうかを判断し各F/F間パスにおいてタイミングマージンが限界(かつ、タイミングエラー無し)と判断した場合は低電力化のためのセル置換を行った最終版の新RCネットF7とセル置換情報F8を抽出し、タイミングオーバを確認した場合は、RCネット修正ステップS107に進む最適マージン判断ステップS106と、セル置換情報F15、新F/F間遅延情報F17、旧F/F間遅延情報F6を用いて新RCネットF14に対してネット修正を行い、再度ステップS104に戻るRCネット修正(再置換)ステップS107とを有する。
【0049】
この最適化セル置換処理ステップS10の処理を繰り返し、低電力版の回路接続情報である新RCネットF7とセル置換情報F8を抽出する。
【0050】
次に、図1を参照して本実施の形態の全体動作について説明すると、本実施の形態では、タイミング調整と低電力化(低電力セル置換)を個別に行なうのではなく、双方を同時に考慮して適切な低電力セルの選択を行なうことにより、短TATで低電力なLSIの設計を可能とするLSIの自動設計方法を実現するものである。
【0051】
まず、機能設計ステップS1の機能設計の情報に基づき論理合成ステップS2においてシノプシス(Synopsys)社のパワーコンパイラ等の電力最適化ツールを用いて論理合成を行なう。ただし、本実施の形態での論理合成においては、従来とは異なり、必要以上に電力優先の重み付けは行なわない。すなわち、初期設計においてはタイミング優先で論理合成を行なう。これにより、従来、低電力ライブラリの影響でタイミング収束に要していた時間・工数がなくなり、論理合成ステップS2からバックエンド(後段)のタイミング収束の判定ステップS7までの処理が短TATで設計可能となる。
【0052】
タイミング検証ステップS3で、論理合成ステップS2の論理合成結果である回路接続情報(ネット)に対してフロントエンド(前段)でのタイミング検証を行い、タイミング検証結果であるF/F間遅延情報F1に対して、判定ステップS4で所定のタイミング規格を満足しないタイミングエラー有無の判定を行う。タイミングエラーがあった場合は、論理合成ステップS2に戻り、タイミング収束が確認されれば、レイアウト設計ステップS5へ進む。
【0053】
レイアウト設計ステップS5では、タイミング収束後のネットを用いてTDL(Timing Driven Layout:タイミング駆動レイアウト)ツール等を併用した自動配置配線を行い、バックエンドにおけるタイミング収束を考慮したレイアウトを行う。又、レイアウト検証後に配線抵抗、容量を考慮したRCネットF2の抽出も行う。次に、タイミング検証ステップS6で、レイアウト設計ステップS5で抽出したRCネットF2に基づきバックエンドのタイミング検証を行い、判定ステップS7で、タイミング検証ステップS6のタイミング検証結果であるF/F間遅延情報F3に対してタイミングエラー有無の判定を行う。タイミングエラーがあった場合は、論理合成ステップS2、又は、レイアウト設計ステップS5に戻り、タイミング収束を確認すれば、LSI設計後の生成物であるRCネットF4のライブラリを抽出して次のステップへ進む。
【0054】
しかし、先にも説明したように、論理合成ステップS2の合成時にはタイミングを優先して合成を行っているので、レイアウト後の配線負荷の影響によるタイミングエラーの多発などの後戻り工数はそれほど発生しない。つまり、従来のように設計当初から低電力ライブラリ(低駆動能力ライブラリ)素子を用いた設計を行わないことにより、レイアウト後の配線負荷による出力波形鈍化の影響を抑えた設計を実現している。以上のステップS1からステップS7までの基本的な処理フローは従来の第1のLSIの自動設計方法の処理フローと同様である。
【0055】
以上の設計結果を用いて、以下に説明する低電力化の処理を行う。
【0056】
低電力化の処理としては、レイアウト後に抽出されるタイミング収束後の配線抵抗、容量付きの回路接続情報のライブラリであるRCネットF4と、タイミング収束後のタイミング検証結果サマリのライブラリであるF/F間遅延情報F6と、セル単位の遅延情報のライブラリであるセル遅延情報F5との3種類のライブラリを用いて、本実施の形態を特徴付ける低電力化のためのネット修正処理である最適化セル置換処理ステップS10を行う。
【0057】
図1を再度参照すると、まず最初に、タイミング検証結果サマリであるF/F間遅延情報F3からマージン値チェックステップS8、マージン判断ステップS9において、全F/F間のタイミングマージンの有無を判断し、低電力化の処理を行なう必要があるかどうかを決定する。もし、タイミング的にマージンがあるパスが存在する場合は、そのままF/F間遅延情報F3をF/F間遅延情報F6として抽出して最適化セル置換処理ステップS10へ進み、本実施の形態の仕組みによる低電力設計を行なう。タイミングマージンが全F/F間パスに存在しなければ設計を終了する。
【0058】
最適化セル置換処理ステップS10では、配線負荷を考慮したタイミング検証後に抽出したRCネットF4、F/F間遅延情報F6、及び、セル遅延情報F5の3種類の情報を用いてタイミングを考慮しながら低電力化のためのセル置換を行ない、最終的に低電力版の新RCネットF7と、RCネット内のセルを低電力セルへ置換した置換情報F8との抽出を行なう。
【0059】
最適化セル置換処理ステップS10における低電力手法の概要を簡単に説明すると、まず、RCネットF4に対して、各F/F間パスの遅延を計算しながら各パスのタイミングマージンが最小となるように適切な低電力ライブラリ(小駆動能力ライブラリ)セルへのセル置換を行なう。ただし、セル置換の際には、電力削減に有効なセルのみを選択する仕組みを持ち、セル置換による予期せぬ電力増加を防止する。又、セル置換時には、セルの駆動能力変化による各配線遅延、セル遅延の変動を計算し、F/F間のトータル遅延値の再計算を行なう仕組みを持っているため、セル置換による予期せぬタイミングエラーも発生しない。
【0060】
このようにタイミングマージンを極力減らすという概念を持ち、F/F間の遅延計算を行ないながら電力削減に最適なセル置換を行なうことにより、各セルの駆動能力を限界まで低減することができ、結果的に電力削減を実現できる。
【0061】
次に、図2を参照して最適化セル置換処理ステップの処理動作について詳細に説明すると、まず、タイミング収束後のタイミング検証結果サマリであるF/F間遅延情報F6の情報からF/F間パス抽出ステップS101で、タイミングマージン削減が可能なパスの情報を抽出し、セル選択ステップS102で、抽出した各F/F間パスに関してタイミングマージンが最小となるようなセルの選択を行うのと同時に、電力削減に有効となるセルの選択を行う。
【0062】
ここで、本実施の形態のポイントである電力削減に有効となるセル選択の手法について説明する。
【0063】
F/F間パスの一例を等価回路で、このF/F間パスの各セル毎のセル内遅延とセル間の配線遅延の情報の一例を表形式でそれぞれ示す図3を参照すると、図3(A)に示すセルAとセルBとから成るF/F間パスの各セル毎のセル内遅延とセル間の配線遅延の情報が図3(B)に示す内容であるものとする。その場合、配線遅延の大きいセルAの部分のセル置換を行い駆動能力を低減する処理をした場合、次段のセルBの入力波形が極端に鈍る可能性があり、次段セルBの貫通電流の増加を招く恐れがある。貫通電流の増加はLSIの電力増加につながることになるため、セルAのような配線遅延が大きいセルはセル置換対象から外す必要がある。つまり、電力削減を目的としてタイミングマージンを削減する場合、配線遅延を無視して全てのセルを対象にセル置換を行うことは避けなければならないと言える。
【0064】
従って、本実施の形態における低電力セル置換時には配線遅延が大きいセルを除外する仕組みを持ち、電力削減に有効なセルのみを選択する処理を有する。例えば、図3の例においては、セルA以外のセルのみ置換対象とした選択方式をとることになる。
【0065】
このセル選択ステップS102の処理内容の詳細をフローチャートで示す図4を参照すると、まず、タイミングマージン削減可能なF/F間パス遅延情報F21に対して、予め設定した配線遅延のセル(高電力セル)、例えば、配線遅延が0.2ns以下のセルが存在するかどうかを判定ステップS1021においてチェックし、存在すればそのセルを置換セル選択ステップS1022で、置換対象としてセル名及びインスタンス名を選択し、該当セルが0.2ns以上の配線遅延を持っていれば置換対象除外ステップS1023へ進み、該当セルを置換対象外とする。これらの判定ステップS1021から置換対象除外ステップS1023までの処理をタイミングマージン削減可能なF/F間パスに対して繰り返し行ない、最終的に置換が可能な置換セル情報F22の抽出を行なう。なお、セル置換対象とする配線遅延値に関しては、予め適切な配線遅延の制限値を設けておくことにより、電力のみならず、遅延値の増加も防止することが出来る(ステップS1021にて設定)。
【0066】
また、セル選択ステップS102は、配線遅延に着目したものとなっているが、その他の電力削減に有効となるセル選択の手法として、セル内遅延に制限を設け、セル遅延の小さいもの(消費電力の大きなセル)から優先して選択して置換していくなどの方法も有効である。さらに、F/F間パスにおいてセル段数の少ないパスはタイミングに余裕があり過ぎることが予想されるので、無理なセル置換によるタイミングマージンの削減(必要以上に駆動能力を下げることによる次段の貫通電流増加)を防止する目的で、予め設定したセル段数以下のF/F間パスをあえてセル置換対象から外しておく等の手法も有効となる。
【0067】
図2のフローの説明に戻り、前述した手法により選択した電力削減に有効となるセルに対し、セル置換ステップS103においてRCネットのセル置換処理を行う。
【0068】
ステップS103では、RCネットF4と低電力セル名情報F13とステップS102で選択したセル情報を用いて低電力化のためのネット修正、すなわち、セル置換を行い、新RCネットF14とセル置換情報F15とを出力する。このセル置換時は、低電力セル名情報F13から置換対象セルの駆動能力より1ランク小さい低電力セルを選択して置換を行なう。置換対象セルの駆動能力の判定は、予め初期設計に用いるセル名の最後尾に駆動能力のランクを示すX1、X2、X3等のユニークな文字を付けておくことにより容易に行なうことが可能である。ここで駆動能力の1ランクとは、駆動能力がトランジスタのゲート幅Wにより決まることから、説明の便宜上、Wサイズを小さい方から所定のステップ(段階)で順に大きくした場合の1段階分をいう。例えば、X1>X2>X3・・・の順で駆動能力が1ランクずつ低減するものとする。すなわち、置換対象セルの駆動能力のランクがX1(以下X1能力)であるとすると、1ランク下げた置換セルはX2能力となる。
【0069】
また、出力に付加する負荷インピーダンスや出力最大負荷容量などにより駆動能力を判定することも可能である。なお、置換時に駆動能力を1ランクだけ落とす理由は、過度の駆動能力低下により、配線負荷の影響で出力波形が鈍り、次段セルの貫通電流を誘発することを防止するためである。
【0070】
なお、本実施の形態で使用する低電力セル遅延情報及び低電力セル名情報F13から成る低電力ライブラリ(小駆動能力ライブラリ)は、従来からタイミング調整用として存在するフットプリントセルライブラリ(FPLIB)と呼ばれるものであり、例えば、このX2能力の置換セルは、X1能力の置換対象セルに対し、配線などの上地データとレイアウトのセルサイズは同一で、トランジスタのWサイズなどの下地データのみが異なる(小さい)ライブラリとなっている。従って、回路、レイアウト共にデータ差し替えのみで修正が可能という利点を持っている(回路内のセル名置換を行なっても再度の論理合成、再度の配置配線は必要ない)。つまり、このFPLIBを低電力技術に用いることで、単純な回路変更(セル置換)、レイアウト修正が可能となる。
【0071】
低電力ライブラリ(FPLIB)のレイアウト例を示す図5を参照すると、図5(A)に示すトランジスタのWサイズがW1の大駆動能力の置換対象セルであるインバータ51(等価回路は図5(C))に対し、図5(B)に示す配線などの上地データとレイアウトのセルサイズは同一で、トランジスタのWサイズのみW1より小さいW2の小駆動能力の置換セルであるインバータ52(等価回路は図5(D))を含む。従って、インバータ51をインバータ52に置換することで、低電力化を図ることが可能となる。
【0072】
次に、図2の説明に戻り、遅延情報再抽出ステップS104においては、新RCネットF14とセル遅延情報F5と、低電力セル遅延情報F12を用いて、セル置換を行った新RCネットF14の遅延情報(SDF)F16の再抽出を行っている。こうして抽出されたセル置換による遅延変動を考慮した新しい遅延情報SDFF16と、セル置換ステップS103で抽出したセル置換情報F15と、旧F/F間遅延情報F6を用いて、F/F間遅延計算ステップS105で、新F/F間遅延の計算を行う。以上の処理により、実配線抵抗(R)、実配線容量(C)を考慮した低電力セル置換後の新F/F間遅延情報F17を抽出でき、実配線が考慮されたタイミングエラーの判定が可能となる。
【0073】
F/F間遅延計算ステップS105のF/F間遅延の再計算例を示す図6を参照すると、セル置換前のF/F間遅延情報F6に対し、セル置換を行った新RCネットの遅延情報の各インスタンスと遅延値の情報であるSDFF16を用いてF/F間遅延の再計算を行なった結果がセル置換後の新F/F間遅延情報F17となる。
【0074】
この例では、低電力セルへの置換処理により、SDFF16のINTERCONとIOPATHの各項の数値を新F/F間遅延情報F17のINTERCONとIOPATHの各項(Aで示す部分)に代入し、F/F間遅延の再計算が行われていることを示しており、結果として、タイミングマージンBの値がF/F間遅延情報F6における2.862nsから新F/F間遅延情報F17における0.094nsに減っていることが確認できる(駆動能力減→電力減)。
【0075】
再び図2に戻り、判断ステップS106において、新F/F間遅延情報F17に基づき、タイミングマージンが最適かどうかの判断を行い、もし、各F/F間パスにおいてタイミングマージンが限界(かつ、タイミングエラー無し)と判断した場合は、低電力化のためのセル置換を行った最終の新RCネットF7とセル置換情報F8を抽出する。また、タイミングオーバを確認した場合は、セル置換情報F15、新F/F間遅延情報F17、旧F/F間遅延情報F6を用いて新RCネットF14に対してRCネット修正ステップS107で、ネット修正を行い、再度遅延情報再抽出ステップS104に戻る。
【0076】
RCネット修正ステップS107では、例えば、タイミングオーバしている遅延値に基づき、逆算してオーバ分の遅延値を低減させる処理を行う。具体的には新F/F間遅延情報F17とセル置換情報F15と旧F/F間遅延情報F6からどのセルを元に戻せば良いかを判断してネット修正を行う。これにより、タイミングオーバ分のセルのみセル置換が可能なので、必要以上に低電力セルを元に戻す必要がない。また、TATを重視する場合は、タイミングエラーがあるF/F間パスのうちセル遅延の大きい上位3つのセルを新F/F間遅延情報F17とセル置換情報F15を用いて選択し、一律にネット修正することで、短TATにタイミング収束させることが可能である。
【0077】
以上が本実施の形態を特徴付ける最適化セル置換処理ステップS10の処理となる。この最適化セル置換処理ステップS10の処理を繰り返し、最終的にタイミングエラーの無い低電力版の回路接続情報である新RCネットF7と低電力セルへの置換情報F8を抽出する。
【0078】
つまり、この最適化セル置換処理ステップS10の処理を有することにより、タイミング調整と低電力化(低電力セル置換)を同時に考慮ができる。
【0079】
最後に図1の全体フローを再度参照して、消費電力抽出ステップS11以降の処理に関して説明すると、まず、消費電力抽出ステップS11で、低電力処理前のRCネットF4と最適化セル置換処理ステップS10にて低電力処理後の新RCネットF7とセル単位電力ライブラリF9を用いて、低電力化前後での各消費電力の抽出を行う。その後、比較判定ステップS12で、消費電力抽出ステップS11の結果に基づき低電力処理後のネットが低電力処理前のネットより電力削減されていることを確認する。比較判定ステップS12でNGと判断した場合は、置換順序変更ステップS13へ進み、低電力セルへの置換手法の変更や、セル置換対象とする配線遅延の制限値変更などを行い、再度、最適化セル置換処理ステップS10の低電力化処理を行う。比較判定ステップS12でOKと判断した場合は、レイアウト修正ステップS14へ進み、最適化セル置換処理ステップS10で得られるセル置換情報F8と低電力セルレイアウト情報F10とレイアウト設計ステップS5のレイアウト設計時に抽出されるセルのインスタンスとレイアウト座標の情報であるDEFF11を用いてレイアウト修正を行う。
【0080】
前述したように、本設計フローでは低電力ライブラリとしてFPLIBを用いているため、レイアウト修正は単純な置き換え作業のみであり、短TATで修正可能である。具体的にはセル置換情報F8に記述されているインスタンス情報と、DEFF11に記述されているインスタンスとレイアウト座標の情報からセル置換を行なったレイアウト座標の特定を行ない、特定した座標のセル置換処理をシェルにより自動で行なう。又は、セル置換情報F8に記述されているインスタンス情報に基づき、DEFF11中の該当するセル名変換を行い、再度、DEFF11からレイアウトデータの再抽出を行なっても良い。
【0081】
その後、レイアウト検証ステップS15で、レイアウト検証、クロストークの検証などを行い、LSIの設計を終了する。なお、最適化セル置換処理ステップS10のセル置換処理において、事前に置換後のレイアウトの配線抵抗、容量を考慮したタイミング計算を行なっていることになるので、本レイアウト修正により、タイミングエラーが再発生することはない(本レイアウト修正方法では、セル入れ替えのみであり、配線パタン等は不変である)。
【0082】
以上の仕組みにより、タイミング調整と低電力化(低電力セル置換)を同時に考慮しながら適切な低電力設計を行なうことができ、短TATで低電力なLSIが設計可能となる。
【0083】
本実施の形態のLSIの自動設計方法は、タイミングを考慮しながら電力削減に有効なセルのみを低電力ライブラリへ置換する仕組みである最適化セル置換処理ステップを有することにより、タイミングエラーを誘発することなく低電力設計が可能となる。
【0084】
例えば、従来の第1の低電力技術で設計したマクロ製品において本実施の形態を適用した場合の例では、従来技術によるマクロ製品の消費電力53.7mWに対し、本実施の形態の設計法による同一機能性能のマクロ製品の消費電力は46.4mWと、約13%の電力削減が可能という効果を確認できた。
【0085】
同様に、従来の第2の低電力技術に対する本実施の形態の電力削減効果は、約3%の電力削減となった。
【0086】
また、フットプリントライブラリを用いることで、セル名変更(セル置換)により、単純な回路変更、レイアウト変換が可能となり、再合成、再配置配線によるTATは発生しないため、短TATで低電力化が実現可能となる。
【0087】
また、従来、タイミングエラー誘発などの問題により、低電力ライブラリを用いた合成が困難であったが、本実施の形態では合成後に低電力ライブラリの有効利用が可能となる。
【0088】
また、従来の低電力化によるタイミング収束性悪化により、設計TAT増加が懸念されていたが、本実施の形態により、実配線負荷を考慮したタイミング収束と低電力化を同時に考慮した設計が可能となるので、設計TATの向上が図れる。
【0089】
さらに、クリティカルパス、それ以外のパスの区別なく、容易にタイミングマージンを減らすことが出来、低電力化が実現可能となる。
【0090】
次に、本発明の第2の実施の形態を特徴付ける最適化セル置換処理ステップS10Aの詳細を図2と共通の構成要素には共通の参照文字/数字を付して同様にフローチャートで示す図7を参照すると、この図に示す本実施の形態の最適化セル置換処理ステップS10Aの前述の第1の実施の形態の最適化セル置換処理ステップS10との相違点は、低電力化のためのセル置換を行う際に用いる低電力ライブラリである低電力セル遅延情報F12及び低電力セル名情報F13の代わりに低電力セル遅延情報F12及び低電力セル名情報F13の各情報に加えてセル内の最終段トランジスタのゲート幅Wをセル置換前の置換対象セルと同一サイズとした低電力セル遅延情報F12A及び低電力セル名情報F13Aを有することである。
【0091】
第1の実施の形態では、低電力化のためのセル名置換を行う際には、例えば、置換対象のX1能力のセルに対する置換セルとしてトランジスタのWサイズなどの下地データを全て最小サイズとした低電力ライブラリ(以下最小サイズライブラリ)を用いていた。このため、低電力化の目的としてはセル置換により十分な効果を発揮できるライブラリとなっていたが、ネット修正時にセル出力の配線負荷の状態、すなわち、配線遅延値の大小を考慮せずにセル置換を行った場合、過度の駆動能力低下により、配線負荷の影響で出力波形が鈍り、次段セルの貫通電流を誘発するという問題点があった。そこで、第1の実施の形態では低電力セル置換時に配線遅延が大きいセルを除外する仕組みを持ち、電力削減に有効なセルのみを置換する処理を行っていた。しかし、第1の実施の形態の場合、配線遅延を無視して全てのセルを対象にセル置換を行うことが出来ず、電力削減を限界まで行えないという手法となっている。
【0092】
本実施の形態では、セル置換時に用いる低電力ライブラリとして、第1の実施の形態で用いた低電力ライブラリの他に、図8に示すような低電力セル内の最終段トランジスタQ1のWをセル置換前の置換対象セル(高電力セル)の全トランジスタのWと同一サイズのW1とし、その他のトランジスタのみWサイズ縮小を図った低電力ライブラリを持たせることにより、セル置換時に配線遅延を無視して全てのセルを対象にセル置換が出来るようにしている。
【0093】
最終段トランジスタのWサイズが置換対象セルのサイズと同等であれば、セル置換後に配線負荷の影響でセル置換前より出力波形が鈍ることがなく、次段の貫通電流を増加させることもない。従って、ネット内の全セルを対象に低電力化のためのセル置換が行えるようになり、電力削減が第1の実施の形態よりも限界まで行えるようになるという効果が得られる。
【0094】
なお、本実施の形態で使用する低電力ライブラリも第1の実施の形態同様のFPLIBであり、従来のセルに対し、配線などの上地データとレイアウトのセルサイズは同一とすることで、回路、レイアウト共にデータ差し替えのみで修正が可能となる。
【0095】
さらに、このような低電力ライブラリを従来セルの駆動能力バラエティ毎に準備することにより、効率良く低電力化のためのセル置換が行えるようになり、さらなる低電力化が行えるという効果を得る。
【0096】
本実施の形態は、今後のプロセスの進化に伴い、多少、低電力ライブラリが増加してもさらなる低電力化が必要とされてきた場合に有効である。
【0097】
本実施の形態の最適化セル置換処理ステップS10Aを用いた全体の設計フローは、図1に示した第1の実施の形態と同様であるので省略する。
【0098】
次に、本発明の第3の実施の形態を特徴付ける最適化セル置換処理ステップS10Bの詳細を図2と共通の構成要素には共通の参照文字/数字を付して同様にフローチャートで示す図9を参照すると、この図に示す本実施の形態の最適化セル置換処理ステップS10Bの前述の第1の実施の形態の最適化セル置換処理ステップS10との相違点は、タイミングを考慮したF/F間遅延計算処理ステップS105に加えて、セル置換による電力増減を考慮して電力変動値を算出する電力変動値算出ステップS108を有することである。
【0099】
第1の実施の形態では、低電力化のためのセル名置換を行う際には、セルの駆動能力変化による各配線遅延、セル遅延の変動を抽出し、さらに、F/F間のトータル遅延値の再計算を行ない、セル置換による予期せぬタイミングエラーを防止していた。タイミングを意識したのは、セル置換に伴うセル遅延の変動をチェックする目的と同時に、タイミングマージンを限界まで削減することにより、その波及として電力削減を実現させることを目的としていたからである。つまり、本発明のポイントであるタイミングマージンの削減による消費電力削減手法において、考慮していたのはあくまでもF/F間パスのタイミングのみであったと言える。従って、最適化セル置換処理ステップS10のフローにおいては、タイミングに着目した内容となっており、消費電力に関するチェックに関しては、低電力化の処理後の最終チェックとして行われているに過ぎなかった。
【0100】
これに対し、本実施の形態では、セル置換時にタイミングを考慮したF/F間遅延計算処理を行う他に、セル置換による電力増減を考慮した電力変動値算出ステップS108を行い、消費電力の観点でも同時にチェックを行うようにしている。
【0101】
実際には、電力変動値算出ステップS108で、最適化セル置換処理ステップS10Bのセル置換ステップS103におけるセル置換時に抽出されるセル置換情報F15と、セル毎の電力情報であるセル単位電力情報F18を用いて、セル置換によるセル内電力の変動を計算し、各F/F間パス毎の消費電力の増減値データである電力増減値F19を抽出する。判定ステップS109において電力増減値F19を用いて、セル置換後のF/F間パスのトータル電力値が下がっているかどうかを判定する。結果、消費電力が増加していた場合は、第1の実施の形態と同様、RCネット修正ステップS107でネット修正を行う。消費電力が低下しており、判断ステップS106のタイミング判定でもタイミングエラーがない場合は、第1の実施の形態同様、低電力版の新RCネット情報F7と低電力セルへの置換情報F8とを抽出する。
【0102】
その他処理においては、第1の実施の形態の最適化セル置換処理ステップS10図2と同様である。
【0103】
以上の処理を設けることにより、低電力セルへの置換時に、セル遅延の変動とセル内電力の変動を同時にチェックすることが出来るようになり、設計フローの最終段階で電力削減効果のチェックを行っていた第1の実施の形態よりも効率的に低電力設計が行えるようになり、さらに、セル置換による電力増加時の後戻りTATが削減できるという効果を得ることが出来る。
【0104】
本実施の形態の最適化セル置換処理ステップS10Bを用いた全体の設計フローは、図1に示した第1の実施の形態と同様であるので省略する。
【0105】
【発明の効果】
以上説明したように、本発明のLSIの自動設計方法は、論理合成を、タイミング規格の満足を重視して大駆動能力従って高電力の前記第1のセルを用いて実施し、第1のレイアウトの検証後に上記タイミング規格を考慮しながら第1のセルより小駆動能力従って低電力の第2のセルに置換する第1のネットの修正を行い低電力化した第2のネットと第1のセルから第2のセルへの置換情報とを抽出する最適化セル置換処理ステップを有することにより、タイミングエラーを誘発することなく低電力設計が可能となるという効果がある。
【0106】
また、フットプリントライブラリを用いることで、セル名変更(セル置換)により、単純な回路変更、レイアウト変換が可能となり、再合成、再配置配線によるTATは発生しないため、短TATで低電力化が実現可能となるという効果がある。
【0107】
また、従来、タイミングエラー誘発などの問題により、低電力ライブラリを用いた合成が困難であったが、本実施の形態では合成後に低電力ライブラリの有効利用が可能となるという効果がある。
【0108】
また、従来の低電力化によるタイミング収束性悪化により、設計TAT増加が懸念されていたが、本実施の形態により、実配線負荷を考慮したタイミング収束と低電力化を同時に考慮した設計が可能となるので、設計TATの向上が図れるという効果がある。
【0109】
さらに、クリティカルパス、それ以外のパスの区別なく、容易にタイミングマージンを減らすことが出来、低電力化が実現可能となるという効果がある。
【図面の簡単な説明】
【図1】本発明のLSIの自動設計方法の第1の実施の形態を示すフローチャートである。
【図2】図1の最適セル置換処理ステップの詳細を示すフローチャートである。
【図3】F/F間パスの一例を等価回路で、このF/F間パスの各セル毎のセル内遅延とセル間の配線遅延の情報の一例を表形式でそれぞれ示す説明図である。
【図4】図2のセル選択ステップの詳細を示すフローチャートである。
【図5】図2の低電力ライブラリのレイアウトの一例を示すレイアウト図である。
【図6】図2のF/F間遅延計算ステップのF/F間遅延の再計算例を示す説明図である。
【図7】本発明のLSIの自動設計方法の第2の実施の形態を特徴付ける最適セル置換処理ステップの詳細を示すフローチャートである。
【図8】図7の低電力ライブラリのレイアウトの一例を示すレイアウト図である。
【図9】本発明のLSIの自動設計方法の第3の実施の形態を特徴付ける最適セル置換処理ステップの詳細を示すフローチャートである。
【図10】従来の第1のLSIの自動設計方法の一例を示すフローチャートである。
【図11】従来の第1のLSIの自動設計方法における問題点の第1の例を示すグラフである。
【図12】従来の第1のLSIの自動設計方法における問題点の第2の例を示すグラフである。
【図13】従来の第2のLSIの自動設計方法の一例を示すフローチャートである。
【図14】従来の第2のLSIの自動設計方法における問題点の一例を示すレイアウト図である。
【符号の説明】
51,52 インバータ
F1,F3,F6 F/F間遅延情報
F2,F4,F103 RCネット
F5 セル遅延情報
F7,F14 新RCネット
F8 置換情報
F9 電力ライブラリ(LIB)
F10 低電力セルレイアウト情報
F11 DEF
F12,F12A 低電力セル遅延情報
F13,F13A 低電力セル名情報
F15 セル置換情報
F16 SDF
F17 新F/F間遅延情報
F18 セル単位電力情報
F19 電力増減値
F21 F/F間パス遅延情報
F22 置換セル情報
F101,F102 低電力ライブラリ
Q1 トランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an LSI automatic design method, and more particularly to an LSI automatic design method for applying a low power design technique in an ASIC (Application Specific IC).
[0002]
[Prior art]
Recently, the power consumption of LSIs has been steadily increasing with the increase in circuit scale due to the miniaturization of processes, and studies on methods for reducing this power consumption have been underway.
[0003]
Further, as represented by the application to portable devices and the like that are remarkably widespread, the future low power technology is a technology most regarded as important in LSI design, and it is expected that further reduction in power will be required.
[0004]
In the current ASIC low-power LSI design method, low-power design is performed by logic synthesis using a power optimization tool such as a power compiler, and power is reduced based on a low-power library. However, with current synthesis tools, when logic synthesis is performed with emphasis on low power consumption, the result of logic synthesis using a library element with low driving capability results in increased delay due to insufficient driving capability due to the influence of wiring load after back-end design. There are many cases where timing errors occur.
[0005]
In such a current low-power design, the reason for inducing timing errors is that the low-power library is preferentially synthesized at the time of logic synthesis, and the timing establishment considering low power and back-end It is considered that there are two types of points that cannot be considered simultaneously. In order to avoid such timing errors, the current situation is that the use of the low power library is stopped for the error path, the high drive library is applied, and the influence of the wiring load due to the buffer insertion is taken. Power synthesis has been returned to timing-oriented synthesis. Further, TAT (Turn Around Time: processing time) is increased due to the establishment of such timing, which also affects TAT of low power design.
[0006]
Against this background, the establishment of a more appropriate low-power LSI design technology with a short TAT and the establishment of a design flow that achieves both timing establishment and low power consumption are indispensable.
[0007]
Referring to FIG. 10 showing a flowchart of a conventional general first LSI automatic design method, this conventional first LSI automatic design method is based on the information on the function design result in the function design step S1. In the logic synthesis step S2, logic synthesis is performed using a low power library F101, which is a library of low power cells with small driving capability, using a power optimization tool such as a power compiler of Synopsys. In the timing verification step S3, the front end timing verification is performed on the synthesis result. For a path in which a timing error has occurred as a result of the determination in the determination step S4, a restriction at the time of logic synthesis (a large driving capability with an emphasis on timing, that is, application of a high power library cell) is provided in the error path weighting step P8. Then, synthesis is performed in the logic synthesis step S2. Steps S2 to P8 are repeated until the timing error converges.
[0008]
Next, when timing convergence is confirmed, layout design using the low-power library F102 is performed in the layout design step S5, and circuit connection information (RC net) F103 considering the wiring load and wiring resistance by the layout is extracted. To do. In this timing verification step S6, the RC network F103 is again checked for back-end timing to check the influence of the timing due to the wiring load. If it is determined in the determination step S7 that there is a timing error, the process returns to the layout design step S5 again or returns to the logic synthesis step S2. When it is determined that there is no timing error, the final power consumption verification is performed in the power verification step P9. If the determination result in the determination step P10 confirms the low power consumption, the design is completed, and the expected low power consumption is obtained. If not, the process returns to the logic synthesis step S2 and layout design step S5 again.
[0009]
In this way, in the conventional first LSI automatic design method, logic synthesis for lower power consumption and logic verification for timing fixing are performed individually, and low power design is performed while repeating error correction in each step. It is a flow to do.
[0010]
As described above, the first conventional LSI automatic design method performs low power design by logic synthesis using a power optimization tool such as a power compiler, but is driven as a result of synthesis by a library cell having a small drive capability. There are many cases where timing errors occur after layout because the capacity is insufficient and the wiring load due to the back-end (later stage) design cannot be driven sufficiently and the delay increases due to the influence.
[0011]
For this reason, conventionally, a method has been adopted in which a portion where timing errors frequently occur is replaced with a library cell having a large driving capability and the delay is reduced to establish timing within a predetermined timing standard. In addition, since these measures are performed by random processing using an automatic tool, there is a problem in that an increase in power more than necessary is caused, and appropriate low power design cannot be performed.
[0012]
Referring to FIG. 11 showing an example of this problem in a graph, this figure is a histogram of the data path delay distribution between flip-flops (F / F) in a macro product. The horizontal axis represents the data path delay value between F / Fs, and the vertical axis represents the number of F / F paths in the macro product. This histogram is a setup timing verification result, and shows a data path delay timing with respect to the F / F clock arrival time. FIG. 11A shows the timing verification result in the front end (previous stage) after synthesis by the low-power library cell having a small driving capability, and FIG. 11B shows the timing verification in the back end after layout with respect to the front end result. Results are shown. From this graph, it can be seen that when the transition from the front end to the back end occurs, a timing error (E portion) occurs due to the influence of the wiring load during actual wiring. Conventionally, it took time to converge this timing error, and also caused an increase in power due to automatic correction by a tool.
[0013]
Even if the optimum correction is made manually, it is difficult to reduce the power in consideration of the influence of delay variation due to the wiring load and the timing depending on the type of the library to be replaced (low power cell or high drive cell). However, it is not realistic in terms of TAT.
[0014]
As another countermeasure for timing convergence, there is a method using a TDL (Timing Drive Layout) tool that performs placement and routing in consideration of timing at the time of layout design in step S6 in FIG. Since only timing prediction can be performed at a temporary wiring load), an error from the actual wiring load occurs. For this reason, particularly when a large number of low power cells are used, there is a problem that a timing error is significantly induced by a redundant wiring or the like, so that it is difficult to apply the TDL to a low power design.
[0015]
In addition, in order to prevent such timing errors, when designing with a certain margin at the time of synthesis, synthesis is performed using a library having a large driving capability as a whole, so as a result, low power consumption is achieved. There arises a problem that an appropriate design cannot be performed.
[0016]
As described above, in low-power design using low-power library cells (libraries with low driving capability), timing error induction due to increased delay is a major problem. There is a problem that a low power design cannot be performed. Similarly, due to the influence of the return processing for establishing these timings, an increase in the design TAT is caused in combination with an increase in circuit scale due to high integration.
[0017]
The common cause of such problems is considered to be the inability to achieve both low power consumption and timing establishment. In other words, as in the current low-power design flow, logic synthesis for low power and logic verification for timing establishment are performed separately, and error correction is repeated at each step. Therefore, it is difficult to realize short TAT, and in the future, a mechanism for improving these design flows will be necessary.
[0018]
Furthermore, paying attention to the timing between F / F after design in the current low-power design flow, the design result is based on the balance with the timing error countermeasure (buffer replacement: drive capability improvement) by using the low-power library at the time of logic synthesis. In FIG. 4, there is a path with a margin in timing. Basically, all F / F paths cannot be critical paths in product data, and at least 40 to 50% of the paths should have sufficient timing. Considering such a situation, it can be said that the current design flow has a problem that an appropriate low power library for reducing power is not used.
[0019]
Referring to FIG. 12A showing a histogram of data path delay distribution between F / F after timing convergence in a macro product, the horizontal axis of this figure shows the data path delay value between F / F. The vertical axis represents the number of F / F paths in the macro product. From the graph, it can be seen that the data path delay is concentrated at 3.5 ns. That is, for a 10 ns clock, there are many paths with a timing margin of about 6.5 ns in terms of setup. That is, it can be seen that there are many paths that have a margin in the delay of the data path portion, with respect to the limit delay time = 10 ns in the 100 MHz clock operation.
[0020]
Therefore, it can be said from this graph that the optimum low-power library cell cannot be applied in the conventional low-power design flow. From these results, if it is possible to use an appropriate low-power library cell (shift the histogram to the right) to minimize the timing margin as shown in FIG. 12B, further reduction in power can be realized. .
[0021]
Next, although the first purpose is not to reduce power consumption, a conventional second LSI automatic design method that aims to reduce the timing margin to the limit is shared by the same components as in FIG. Referring to FIG. 13 with reference characters / numerals similarly shown in the flowchart, this conventional second LSI automatic design method is based on the tool of MAGMA, and information on the function design result in function design step S1. Based on the above, the timing margin optimization step P20 is performed using the Blast Fusion tool to optimize the timing margin.
[0022]
First, in step P21, logic synthesis is performed using a cell having the maximum driving capability, and front end timing verification is performed on the synthesis result in step P22. After timing convergence, the process proceeds to step P23 of the rough arrangement which is the back end. . At the time of the placement and routing process from step P23 to step P26, the timing verification of step P27 is always performed, and the design is performed in consideration of the timing.
[0023]
Further, in the flow of this timing margin optimization step P20, processing for reducing the capacity of the cell having the maximum driving capability used in the front end is also performed so as to reduce the timing margin to the limit. Yes. Thereafter, the layout is verified in steps P31 and P32, and the design is completed.
[0024]
As described above, in this design flow, the layout design is performed with the timing taken into consideration for the logic synthesis result, and the processing for reducing the timing margin to the limit is performed.
[0025]
However, since this conventional second LSI automatic design method can only reduce the timing margin by taking into account only the timing and lowering the cell driving capability, no factor relating to power is taken into consideration. Therefore, the following problems occur.
[0026]
For example, when the wiring load between cells is large, if the cell replacement (decrease in driving capability) is performed only in consideration of timing adjustment, the output waveform becomes dull, leading to an increase in the through current of the next cell, This can lead to an increase in power. In addition, as mentioned earlier, this tool uses the cell with the maximum driving capability in the initial design, that is, the cell with a large layout size, and further, the driving capability to reduce the timing margin during layout. If the cell size of the finally selected layout is small, the cell layout is not shrunk in terms of the LSI layout, and the LSI size is changed. There is also a concern that will increase.
[0027]
Referring to FIG. 14 showing an example of the layout correction result in the conventional second LSI automatic design method, AA1 to AA3 are cells having a large cell size applied at the initial design, and the wiring ( (Solid line). On the other hand, BB1 to BB3 are cells having a small cell size applied after the timing adjustment, the cells AA1 to AA3 are replaced, and the connections shown by dotted lines are additionally made. That is, in terms of layout, only the cells are replaced, and the arrangement between the cells BB is not reduced. In other words, since the cell layout is performed by securing the layout area of the original cell having a large layout size with high driving capability at the time of initial layout, the layout area does not change even if it is replaced with a cell having a small layout size with low driving capability. It is disadvantageous in terms of area.
[0028]
[Problems to be solved by the invention]
In the conventional first LSI automatic design method described above, in the low power design using a low power library cell with a small driving capability, the induction of a timing error due to an increase in delay is a big problem. Since the timing is established by replacing it with a high-power, high-drive capacity library cell, there is a disadvantage in that an unnecessarily high power is required and an appropriate low-power design cannot be performed.
[0029]
Further, due to the influence of the return processing for establishing the timing, there is a drawback that the design TAT increases in combination with the increase in circuit scale due to high integration.
[0030]
In addition, the conventional second LSI automatic design method that optimizes the timing margin can only reduce the timing margin by reducing the cell driving capability in consideration of only the timing. This is not considered, so if the wiring load between cells is large, if the cell replacement is performed so that the driving capability is reduced only by adjusting the timing, the output waveform will become dull. There is a drawback that it may lead to an increase in power.
[0031]
In the initial design, the cell is designed with the maximum driving capability, that is, a cell with a large layout size. If the driving capability is reduced to reduce the timing margin during layout, only the contents of the layout cell are used. Therefore, even if the cell size of the finally selected layout is small, the cell layout is not reduced in the layout of the LSI, and the LSI size increases.
[0032]
An object of the present invention is to provide an LSI automatic design method that eliminates the above-mentioned drawbacks, realizes both timing convergence and low power consumption, and achieves low power consumption with a short TAT.
[0033]
[Means for Solving the Problems]
The LSI automatic design apparatus according to the present invention performs logic synthesis so as to satisfy a predetermined timing standard from information on a functional design that is an initial design of the LSI, and automatically designs an LSI that performs layout on the result of the logic synthesis. In the device
Logic synthesis means for generating a net list by performing logic synthesis on the functional design information using the first cell having a large driving capability and high power so as to satisfy the timing standard, and using the net list The first wiring resistance and capacitor-equipped circuit connection information and the cell instance coordinate information are respectively stored in the first wiring resistance and capacitor-equipped circuit connection information storage means and the first cell instance coordinate information storage means. Layout execution means for storing the timing information, timing verification is performed on the information stored in the circuit connection information storage means with the first wiring resistance and capacitance, and inter-flip-flop delay information storage means is stored. The timing verification execution means stored in the first cell has a lower driving capability and lower power than the first cell, and the first cell has upper data and a cell. Low power library storage means storing second cells having the same size and different base data including gate widths of transistors constituting the cells, and information stored in the inter-flip-flop delay information storage means Check the timing margin, and if there is delay information between flip-flops with timing margin, the inter-flip-flop path delay information is extracted from the inter-flip-flop delay information, and the cells in the inter-flip-flop path delay information are extracted. Cell selection means for storing a cell as a replacement target cell in the replacement target cell information storage means, and circuit connection information storage with the first wiring resistance and capacitance based on the information stored in the replacement target cell information storage means The first cell in the circuit connection information with the first wiring resistance and capacitance stored in the means Replacing the second cell stored in the low-power library storage means with the second wiring resistance and capacitance, and replacing the replaced circuit information with the second wiring resistance and capacitance with the second wiring resistance and capacitance, respectively. Cell replacement execution means stored in the attached circuit connection information storage means and cell replacement information storage means, information stored in the cell replacement information storage means, and low power stored in the low power cell layout information storage means in advance. Layout correction means for correcting the layout based on the power cell layout information and the information stored in the first cell instance coordinate information storage means.
[0044]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described in detail with reference to the drawings.
[0045]
The LSI automatic design method of the present embodiment performs logic synthesis using the first cell so as to satisfy a predetermined timing standard based on the result of functional design, which is the initial design of the LSI, and results of this logic synthesis In the LSI automatic design method for executing the first layout as the placement and routing of the first cell after confirming the timing convergence performed so as to satisfy the timing standard for the first net as the generated circuit connection information, Logic synthesis is performed using the first cell having a large driving capability and thus high power with an emphasis on satisfaction of the timing standard, and the first layout is taken into consideration after the first layout is verified. From the first cell and the second net, which has a lower driving power than the cell, and thus the first net is replaced with the second cell having a lower power and the power is reduced. It is characterized in that it has a serial optimization cell replacement processing step of extracting the replacement information to the second cell.
[0046]
As a result, in the result after the timing convergence of the logic circuit designed with an emphasis on satisfying a predetermined timing standard, the circuit is modified so as to reduce the timing margin, and the front-stage and rear-stage flip-flops ( F / F) delay calculation to prevent timing errors and timing convergence and low power by providing appropriate cell replacement by selecting cells that are effective for power reduction during circuit correction It is characterized by realizing a design that achieves both reduction in power consumption and lower power consumption with a shorter TAT than in the past. In this embodiment, the power is reduced by replacing the cell selected at the time of circuit correction with a low-power cell. However, the low-power library used here uses conventional data, layout cell size, terminal position, etc. By making the data the same as the cell and reducing only the gate width (W) size (background data) of the transistor, the TAT of layout correction accompanying circuit correction can be greatly reduced. Furthermore, by having a plurality of variations of these low power cells, it is possible to perform cell replacement for lower power more effectively.
[0047]
Next, the first embodiment of the present invention will be described with reference to FIG. 1 in which the same reference characters / numerals are attached to the same components as in FIG. The LSI automatic design method has a function design step S1 for performing functional design, which is an initial design of an LSI common to the conventional one, and a large driving capability according to the result of the function design step S1, giving priority to satisfaction of the timing standard, and thus high Logic synthesis step S2 for performing logic synthesis using a power cell (hereinafter referred to as a high power cell), and timing verification at the front end for circuit connection information (net) generated as a result of logic synthesis, and delay between F / F The timing verification step S3 for generating the information F1, and the presence / absence of a timing error that is unsatisfactory of the timing standard for the inter-F / F delay information F1 are determined. If the timing convergence is confirmed, the logic synthesis step S2 is performed. If the timing convergence is confirmed, the determination step S4 proceeds to the next layout design step S5, and automatic placement and routing is performed using the net after timing convergence. The layout design step S5 for extracting the RC net F2 in consideration of the wiring resistance and capacitance, and the timing for generating the inter-F / F delay information F3 by performing the back end timing verification based on the RC net F2 extracted in the layout design step S5 In the verification step S6, the presence / absence of a timing error is determined for the inter-F / F delay information F3. If there is a timing error, the process returns to the logic synthesis step S2 or the layout design step S5 to confirm timing convergence. R is a product after LSI design and corresponding to RC net F2 In addition to the determination step S7 for extracting the library of the net F5 and proceeding to the next step, the timing margin value which is a margin for the timing standard of each inter-F / F delay is checked against the inter-F / F delay information F3 ( Margin value check step S8 to be extracted) and whether the margin value extracted in the margin value check step S8 needs to be subjected to a process for reducing power by determining the presence or absence of timing margins between all F / Fs. If there is no timing margin, the design is terminated. If there is a timing margin, the inter-F / F delay information F6 is extracted as it is from the inter-F / F delay information F3, and the optimized cell replacement is performed to perform the power saving process. The margin determination step S9 that proceeds to the processing step S10, and the step that characterizes the present embodiment, the R extracted earlier The C net F4, inter-F / F delay information F6, and cell delay information F5 are used to replace the high power cell with a smaller driving capacity and hence a low power cell (hereinafter referred to as a low power cell) than the above high power cell in consideration of the timing standard. Optimized cell replacement processing step S10 for extracting a low power version new RC net F7 and replacement information F8 for low power cells by modifying the net for power reduction, RC network F4 before low power processing and low power Using the new RC net F7 after processing and the power library (LIB) F9 for each cell, the power consumption extraction step S11 for extracting the power consumption of each net, and the net after the low power processing based on the result of step S11 is low. If it is confirmed that the power has been reduced from the net before the power processing, and it is determined to be OK, the comparison determination step S12 proceeds to the next layout correction step S14, and the comparison is made. If it is determined as NG in step S12, the replacement method for the low power cell is changed, and the replacement order step S13 for returning to the optimized cell replacement processing step S10 and performing the low power processing again is performed. Cell replacement information F8, low power cell layout information F10 obtained in processing step S10, cell instance coordinate information (DEF) F11 which is information of the high power cell before replacement and layout coordinate information extracted during layout design in step S5. Layout correction step S14 for correcting the layout using the layout correction step S15, and layout verification step S15 for verifying the layout after the layout correction step S14.
[0048]
Referring to FIG. 2 showing the details of the optimized cell replacement processing step S10 that characterizes the present embodiment in a flowchart, this optimized cell replacement processing step S10 is an F that can reduce timing margin from the inter-F / F delay information F6. F / F path extraction step S101 for extracting the / F path, and selection of a cell (high power cell) effective for power reduction with respect to the inter-F / F path extracted in the F / F path extraction step S101 Cell selection step S102 to be performed, net modification for power reduction using the RC net F4 and low power cell name information F13, that is, cell replacement that performs cell name replacement and outputs a new RC net F14 and cell replacement information F15 Step S103, new RC net F14, cell delay information F5, and low power cell delay information F12 which is delay information of the low power cell. The delay information re-extraction step S104 for re-extracting the new RC net delay information (SDF) F16 after the cell replacement, the SDFF 16 considering the delay variation due to the cell replacement extracted in the step S104, and the cell replacement extracted in the step S103. The inter-F / F delay calculation step S105 that calculates the new inter-F / F delay using the information F15 and the old inter-F / F delay information F6, and generates the new inter-F / F delay information F17, and the new F / F If the timing margin is determined to be optimal based on the inter-delay information F17 and the timing margin is determined to be the limit (and there is no timing error) in each F / F path, the final cell replacement is performed to reduce power consumption. If the version of the new RC net F7 and cell replacement information F8 are extracted and timing over is confirmed, the RC net correction step S107 is executed. The network is corrected for the new RC net F14 using the optimum margin determination step S106, cell replacement information F15, new F / F delay information F17, and old F / F delay information F6, and the process returns to step S104 again. RC network correction (re-replacement) step S107.
[0049]
The optimized cell replacement processing step S10 is repeated to extract a new RC net F7 and cell replacement information F8, which are low-power circuit connection information.
[0050]
Next, the overall operation of the present embodiment will be described with reference to FIG. 1. In the present embodiment, timing adjustment and power reduction (low power cell replacement) are not performed separately, but both are considered simultaneously. Thus, by selecting an appropriate low power cell, an LSI automatic design method capable of designing a low power LSI with a short TAT is realized.
[0051]
First, based on the function design information in the function design step S1, logic synthesis is performed in a logic synthesis step S2 using a power optimization tool such as a power compiler of Synopsys. However, in the logic synthesis in the present embodiment, unlike prior art, power priority is not weighted more than necessary. That is, in the initial design, logic synthesis is performed with priority given to timing. This eliminates the time and man-hours conventionally required for timing convergence due to the influence of the low-power library, and the processing from the logic synthesis step S2 to the back-end (later stage) timing convergence determination step S7 can be designed in a short TAT. It becomes.
[0052]
In timing verification step S3, timing verification at the front end (previous stage) is performed on the circuit connection information (net) that is the logic synthesis result of logic synthesis step S2, and the inter-F / F delay information F1 that is the timing verification result is obtained. On the other hand, in the determination step S4, it is determined whether or not there is a timing error that does not satisfy the predetermined timing standard. If there is a timing error, the process returns to the logic synthesis step S2, and if the timing convergence is confirmed, the process proceeds to the layout design step S5.
[0053]
In layout design step S5, automatic placement and routing using a TDL (Timing Drive Layout) tool or the like is performed using a net after timing convergence to perform layout in consideration of timing convergence in the back end. Further, after the layout verification, the RC net F2 is extracted in consideration of the wiring resistance and capacitance. Next, in the timing verification step S6, the back-end timing verification is performed based on the RC net F2 extracted in the layout design step S5. In the determination step S7, the inter-F / F delay information which is the timing verification result in the timing verification step S6. The presence / absence of a timing error is determined for F3. If there is a timing error, the process returns to the logic synthesis step S2 or the layout design step S5, and if the timing convergence is confirmed, the library of the RC net F4 which is a product after the LSI design is extracted and the next step is performed. move on.
[0054]
However, as described above, since the synthesis is performed with priority given to the timing at the synthesis of the logic synthesis step S2, the number of backward steps such as frequent occurrence of timing errors due to the influence of the wiring load after layout does not occur so much. That is, the design using the low-power library (low drive capability library) element from the beginning of the design is not performed as in the prior art, thereby realizing a design that suppresses the influence of the output waveform blunting due to the wiring load after the layout. The basic processing flow from step S1 to step S7 is the same as the processing flow of the conventional first LSI automatic design method.
[0055]
Using the design results described above, a process for reducing power described below is performed.
[0056]
As processing for reducing power consumption, an RC net F4 which is a circuit connection information library with timing resistance convergence extracted after layout, and an F / F which is a library of timing verification result summaries after timing convergence. Optimized cell replacement, which is a network correction process for reducing power, that characterizes this embodiment, using three types of libraries: inter-cell delay information F6 and cell delay information F5, which is a library of delay information for each cell. Processing step S10 is performed.
[0057]
Referring again to FIG. 1, first, in the margin value check step S8 and the margin determination step S9, it is determined whether or not there is a timing margin between all the F / Fs from the delay information F3 between the F / Fs that is the timing verification result summary. Then, it is determined whether or not it is necessary to perform processing for reducing power consumption. If there is a path with a margin in timing, the inter-F / F delay information F3 is extracted as it is as the inter-F / F delay information F6, and the process proceeds to the optimization cell replacement processing step S10. Design low power by the mechanism. If the timing margin does not exist in all the F / F paths, the design is finished.
[0058]
In the optimized cell replacement processing step S10, the timing is considered using the three types of information of the RC net F4, the inter-F / F delay information F6, and the cell delay information F5 extracted after the timing verification considering the wiring load. Cell replacement for power reduction is performed, and finally, a new RC net F7 of a low power version and replacement information F8 in which a cell in the RC net is replaced with a low power cell are extracted.
[0059]
Briefly describing the outline of the low power method in the optimized cell replacement processing step S10, first, the timing margin of each path is minimized while calculating the delay of each F / F path with respect to the RC net F4. Replace the cell with a low power library (small driving capability library) cell suitable for the above. However, at the time of cell replacement, there is a mechanism for selecting only cells effective for power reduction, thereby preventing an unexpected increase in power due to cell replacement. Also, at the time of cell replacement, it has a mechanism to calculate each wiring delay and cell delay variation due to cell driving capability change and recalculate the total delay value between F / F. There is no timing error.
[0060]
In this way, the concept of reducing the timing margin as much as possible, and by performing cell replacement optimal for power reduction while performing delay calculation between F / F, the driving capability of each cell can be reduced to the limit. Power reduction can be realized.
[0061]
Next, the processing operation of the optimized cell replacement processing step will be described in detail with reference to FIG. 2. First, from the information of the inter-F / F delay information F6, which is the timing verification result summary after timing convergence, between F / Fs. At the path extraction step S101, information on a path that can reduce the timing margin is extracted, and at the cell selection step S102, a cell is selected so as to minimize the timing margin for each extracted inter-F / F path. Then, a cell effective for power reduction is selected.
[0062]
Here, a cell selection technique effective for power reduction, which is a point of the present embodiment, will be described.
[0063]
An example of an F / F path is an equivalent circuit, and FIG. 3 shows an example of information on intra-cell delay and inter-cell wiring delay for each cell of the inter-F / F path in a tabular form. It is assumed that the information shown in FIG. 3B is information on intra-cell delay and inter-cell wiring delay for each cell of the inter-F / F path composed of cell A and cell B shown in FIG. In that case, when the cell replacement of the portion of the cell A having a large wiring delay is performed to reduce the driving capability, the input waveform of the cell B of the next stage may be extremely dull, and the through current of the cell B of the next stage May increase. Since an increase in the through current leads to an increase in power of the LSI, it is necessary to exclude a cell with a large wiring delay, such as the cell A, from the cell replacement target. That is, when the timing margin is reduced for the purpose of reducing power, it can be said that it is necessary to avoid performing cell replacement for all cells while ignoring the wiring delay.
[0064]
Therefore, at the time of low-power cell replacement in the present embodiment, there is a mechanism for excluding cells with a large wiring delay, and processing for selecting only cells effective for power reduction. For example, in the example of FIG. 3, only the cells other than the cell A are selected as replacement targets.
[0065]
Referring to FIG. 4 showing the details of the processing contents of this cell selection step S102, first, a cell with a predetermined wiring delay (high power cell) is set for the inter-F / F path delay information F21 capable of reducing the timing margin. For example, whether or not there is a cell whose wiring delay is 0.2 ns or less is checked in the determination step S1021, and if it exists, the cell is selected as a replacement target in the replacement cell selection step S1022. If the corresponding cell has a wiring delay of 0.2 ns or more, the process proceeds to the replacement target exclusion step S1023, and the corresponding cell is excluded from the replacement target. The processes from the determination step S1021 to the replacement target exclusion step S1023 are repeated for the inter-F / F path that can reduce the timing margin, and finally the replacement cell information F22 that can be replaced is extracted. In addition, regarding the wiring delay value to be replaced with a cell, it is possible to prevent an increase in not only power but also a delay value by providing an appropriate wiring delay limit value in advance (set in step S1021). .
[0066]
In the cell selection step S102, attention is paid to the wiring delay. As another cell selection method effective for power reduction, there is a restriction on the in-cell delay and the cell delay is small (power consumption). It is also effective to select and replace a cell with a higher priority). Furthermore, since it is expected that the path with a small number of cell stages in the F / F path has a margin in timing, the timing margin is reduced by excessive cell replacement (through the next stage by lowering the driving capacity more than necessary). For the purpose of preventing an increase in current), a technique of deliberately removing F / F paths having a predetermined number of cell stages or less from cell replacement targets is also effective.
[0067]
Returning to the description of the flow in FIG. 2, cell replacement processing of the RC net is performed in the cell replacement step S103 for the cells selected by the above-described method and effective for power reduction.
[0068]
In step S103, the RC network F4, the low power cell name information F13, and the cell information selected in step S102 are used to perform net correction for power reduction, that is, cell replacement, and the new RC net F14 and cell replacement information F15. Is output. At the time of this cell replacement, replacement is performed by selecting a low power cell that is one rank lower than the drive capability of the replacement target cell from the low power cell name information F13. The drive capability of the replacement target cell can be easily determined by adding a unique character such as X1, X2, or X3 indicating the drive capability rank at the end of the cell name used for the initial design in advance. is there. Here, one rank of drive capability is determined by one step when the W size is increased in order from a smaller one in a predetermined step (step) for convenience of explanation because the drive capability is determined by the gate width W of the transistor. . For example, it is assumed that the driving capability is reduced by one rank in the order of X1> X2> X3. That is, if the rank of the drive capability of the replacement target cell is X1 (hereinafter referred to as X1 capability), the replacement cell lowered by one rank has X2 capability.
[0069]
It is also possible to determine the driving capability based on the load impedance added to the output, the maximum output load capacity, and the like. The reason why the driving capability is reduced by one rank at the time of replacement is to prevent the output waveform from becoming dull due to the influence of the wiring load due to an excessive reduction in driving capability and inducing a through current of the next cell.
[0070]
Note that the low power library (low driving capability library) composed of the low power cell delay information and the low power cell name information F13 used in the present embodiment is a footprint cell library (FPLIB) that has been conventionally used for timing adjustment. For example, the replacement cell having the X2 capability is identical to the replacement target cell having the X1 capability in that the ground data such as wiring and the layout have the same cell size, and only the base data such as the transistor W size is different. It is a (small) library. Therefore, both the circuit and the layout have the advantage that they can be corrected only by replacing data (replacement of the logic name and re-arrangement and wiring are not required even if the cell name in the circuit is replaced). That is, by using this FPLIB for low power technology, simple circuit change (cell replacement) and layout correction are possible.
[0071]
Referring to FIG. 5 showing a layout example of the low power library (FPLIB), an inverter 51 (an equivalent circuit is shown in FIG. 5C) is a replacement target cell having a large driving capability with the W size of the transistor shown in FIG. In contrast, the inverter 52 (equivalent circuit) is a replacement cell having a small driving capability of W2 which is smaller than W1 only in the W size of the transistor and the layout cell size is the same as the layout data such as the wiring shown in FIG. Includes FIG. 5 (D)). Therefore, the power consumption can be reduced by replacing the inverter 51 with the
[0072]
Next, returning to the description of FIG. 2, in the delay information re-extraction step S104, the new RC net F14 that has undergone cell replacement using the new RC net F14, the cell delay information F5, and the low-power cell delay information F12. Delay information (SDF) F16 is re-extracted. A delay calculation step between F / Fs using the new delay information SDFF16 in consideration of the delay variation due to the cell replacement extracted in this way, the cell replacement information F15 extracted in the cell replacement step S103, and the old inter-F / F delay information F6. In S105, a new inter-F / F delay is calculated. Through the above processing, the new inter-F / F delay information F17 after the low power cell replacement considering the actual wiring resistance (R) and the actual wiring capacity (C) can be extracted, and the determination of the timing error considering the actual wiring can be performed. It becomes possible.
[0073]
Referring to FIG. 6 showing an example of recalculation of the inter-F / F delay in the inter-F / F delay calculation step S105, the delay of the new RC net that has undergone cell replacement with respect to inter-F / F delay information F6 before cell replacement. The result of recalculating the inter-F / F delay using each instance of information and the SDFF 16 which is delay value information becomes the new inter-F / F delay information F17 after cell replacement.
[0074]
In this example, the numerical values of the INTERCON and IOPATH terms of the SDFF 16 are substituted into the INTERCON and IOPATH terms (parts indicated by A) of the new inter-F / F delay information F17 by the replacement process with the low power cell, and F As a result, the value of the timing margin B is changed from 2.862 ns in the inter-F / F delay information F6 to 0. 0 in the new inter-F / F delay information F17. It can be confirmed that the time is reduced to 094 ns (driving capacity reduction → power reduction).
[0075]
Returning to FIG. 2 again, in the determination step S106, it is determined whether or not the timing margin is optimum based on the new inter-F / F delay information F17. If it is determined that there is no error, the final new RC net F7 and cell replacement information F8 that have undergone cell replacement for power reduction are extracted. If timing over is confirmed, the cell replacement information F15, the new inter-F / F delay information F17, and the old inter-F / F delay information F6 are used for the new RC net F14 in the RC net modification step S107. The correction is made and the process returns to the delay information re-extraction step S104 again.
[0076]
In the RC net correction step S107, for example, based on the delay value that is over timing, a process for reducing the over delay value by performing reverse calculation is performed. Specifically, the network is corrected by determining which cell should be restored from the new F / F delay information F17, cell replacement information F15, and old F / F delay information F6. As a result, only the cells corresponding to the over timing can be replaced, so that it is not necessary to restore the low power cells more than necessary. When TAT is emphasized, the top three cells having the largest cell delay among the F / F paths with timing errors are selected using the new inter-F / F delay information F17 and the cell replacement information F15, and are uniform. It is possible to converge timing to a short TAT by correcting the net.
[0077]
The above is the optimized cell replacement processing step S10 that characterizes this embodiment. This optimized cell replacement processing step S10 is repeated, and finally, the new RC net F7 and the replacement information F8 to the low power cell, which are low power version circuit connection information without timing errors, are extracted.
[0078]
In other words, the timing adjustment and the low power (low power cell replacement) can be considered at the same time by including the processing of this optimized cell replacement processing step S10.
[0079]
Finally, referring again to the overall flow of FIG. 1, the processing after the power consumption extraction step S11 will be described. First, at the power consumption extraction step S11, the RC net F4 before the low power processing and the optimized cell replacement processing step S10 are performed. Then, using the new RC net F7 and the cell unit power library F9 after low power processing, each power consumption is extracted before and after power reduction. Thereafter, in comparison determination step S12, it is confirmed based on the result of power consumption extraction step S11 that the power after the low power processing is reduced compared to the net before the low power processing. If it is determined as NG in the comparison determination step S12, the process proceeds to the replacement order change step S13, the replacement method is changed to the low power cell, the limit value of the wiring delay to be replaced is changed, and the optimization is performed again. The power replacement process of the cell replacement process step S10 is performed. If it is determined OK in the comparison determination step S12, the process proceeds to the layout correction step S14, and is extracted at the time of layout design in the cell replacement information F8, the low power cell layout information F10 obtained in the optimized cell replacement processing step S10, and the layout design step S5. The layout is corrected using DEF11 which is the information of the cell instance and the layout coordinates.
[0080]
As described above, in this design flow, since FPLIB is used as the low-power library, the layout correction is only a simple replacement work and can be corrected with a short TAT. Specifically, the layout coordinates after the cell replacement are specified from the instance information described in the cell replacement information F8 and the instance and layout coordinate information described in DEF11, and the cell replacement processing of the specified coordinates is performed. Automatically by the shell. Alternatively, the corresponding cell name in DEF11 may be converted based on the instance information described in the cell replacement information F8, and the layout data may be re-extracted from DEF11 again.
[0081]
Thereafter, in layout verification step S15, layout verification, crosstalk verification, and the like are performed, and the LSI design is completed. Note that in the cell replacement process of the optimized cell replacement process step S10, the timing calculation taking into account the wiring resistance and capacitance of the layout after replacement is performed in advance, so that the timing error is regenerated by this layout correction. (In this layout correction method, only cell replacement is performed, and the wiring pattern and the like are not changed.)
[0082]
With the above mechanism, appropriate low power design can be performed while simultaneously considering timing adjustment and low power (low power cell replacement), and a low TAT and low power LSI can be designed.
[0083]
The LSI automatic design method according to the present embodiment induces a timing error by having an optimized cell replacement processing step which is a mechanism for replacing only cells effective for power reduction with a low power library in consideration of timing. Low power design is possible without any problems.
[0084]
For example, in the case where the present embodiment is applied to a macro product designed by the first conventional low power technology, the design method of the present embodiment is used for the power consumption of 53.7 mW of the macro product according to the conventional technology. The power consumption of macro products with the same functional performance was 46.4 mW, confirming the effect of reducing power consumption by approximately 13%.
[0085]
Similarly, the power reduction effect of the present embodiment over the second conventional low power technology is about 3% power reduction.
[0086]
In addition, by using the footprint library, simple circuit change and layout conversion are possible by changing the cell name (cell replacement), and TAT due to re-synthesis and rearrangement wiring does not occur. It becomes feasible.
[0087]
Conventionally, synthesis using a low power library has been difficult due to problems such as timing error induction, but in this embodiment, the low power library can be effectively used after synthesis.
[0088]
In addition, there has been a concern about the increase in design TAT due to the deterioration of timing convergence due to the conventional low power consumption, but this embodiment makes it possible to design considering both timing convergence considering actual wiring load and low power consumption. Therefore, the design TAT can be improved.
[0089]
Further, the timing margin can be easily reduced without distinguishing between the critical path and the other paths, and low power can be realized.
[0090]
Next, the details of the optimized cell replacement processing step S10A that characterizes the second embodiment of the present invention are shown in the same flow chart with the same reference characters / numbers attached to the same components as in FIG. , The difference between the optimized cell replacement processing step S10A of the present embodiment shown in this figure and the optimized cell replacement processing step S10 of the first embodiment described above is that the cell for reducing power consumption is shown in FIG. In addition to the low-power cell delay information F12 and the low-power cell name information F13, which are low-power libraries used for the replacement, in addition to the low-power cell delay information F12 and the low-power cell name information F13, The low-power cell delay information F12A and the low-power cell name information F13A are set so that the gate width W of the stage transistor is the same size as the replacement target cell before cell replacement.
[0091]
In the first embodiment, when performing cell name replacement for lower power consumption, for example, all the base data such as the W size of the transistor is set to the minimum size as a replacement cell for the X1 capability cell to be replaced. A low power library (hereinafter referred to as the minimum size library) was used. For this reason, the library was able to demonstrate sufficient effects by cell replacement for the purpose of reducing power consumption. However, the cell load wiring state at the time of net correction, that is, the cell delay value was not taken into consideration. When the replacement is performed, the output waveform becomes dull due to the influence of the wiring load due to an excessive decrease in driving capability, and there is a problem that a through current of the next cell is induced. Therefore, the first embodiment has a mechanism for excluding cells with a large wiring delay at the time of low-power cell replacement, and performs processing for replacing only cells effective for power reduction. However, in the case of the first embodiment, the cell replacement cannot be performed for all cells ignoring the wiring delay, and the power reduction cannot be performed to the limit.
[0092]
In this embodiment, as a low power library used at the time of cell replacement, in addition to the low power library used in the first embodiment, W of the final stage transistor Q1 in the low power cell as shown in FIG. By setting W1 of the same size as W of all the transistors in the replacement target cell (high power cell) before replacement, and having a low power library in which the W size is reduced only for other transistors, wiring delays are ignored when replacing cells. Cell replacement for all cells.
[0093]
If the W size of the final stage transistor is equal to the size of the replacement target cell, the output waveform will not become dull after the cell replacement due to the influence of the wiring load, and the through current of the next stage will not increase. Therefore, cell replacement for reducing power can be performed for all cells in the net, and the effect of reducing power consumption to the limit as compared with the first embodiment can be obtained.
[0094]
Note that the low-power library used in this embodiment is the same FPLIB as in the first embodiment, and the upper cell data such as wiring and the cell size of the layout are the same as those of the conventional cell, so that the circuit Both layouts can be modified simply by replacing data.
[0095]
Furthermore, by preparing such a low power library for each variety of conventional cell driving capabilities, it is possible to efficiently perform cell replacement for lowering power, and the effect of further reducing power can be obtained.
[0096]
This embodiment is effective in the case where further reduction in power is required even if the number of low-power libraries increases to some extent as the process evolves in the future.
[0097]
The entire design flow using the optimized cell replacement processing step S10A of the present embodiment is the same as that of the first embodiment shown in FIG.
[0098]
Next, details of the optimized cell replacement processing step S10B that characterizes the third embodiment of the present invention are shown in the same flow chart with the same reference characters / numbers attached to the same components as in FIG. , The difference between the optimized cell replacement processing step S10B of the present embodiment shown in this figure and the optimized cell replacement processing step S10 of the first embodiment described above is the F / F considering the timing. In addition to the inter-step delay calculation processing step S105, there is a power fluctuation value calculation step S108 for calculating a power fluctuation value in consideration of power increase / decrease due to cell replacement.
[0099]
In the first embodiment, when performing cell name replacement for reducing power, each wiring delay and cell delay variation due to a change in cell driving capability is extracted, and further, the total delay between F / Fs is extracted. Recalculated values to prevent unexpected timing errors due to cell replacement. The reason for the timing is that the purpose is to check the fluctuation of the cell delay due to the cell replacement, and at the same time, to reduce the timing margin to the limit and to realize the power reduction as the propagation. That is, it can be said that only the timing of the path between the F / Fs has been taken into account in the power consumption reduction method by reducing the timing margin, which is the point of the present invention. Accordingly, in the flow of the optimized cell replacement processing step S10, the content is focused on the timing, and the check regarding the power consumption is only performed as the final check after the process of reducing the power consumption.
[0100]
On the other hand, in the present embodiment, in addition to performing the delay calculation between F / Fs considering the timing at the time of cell replacement, the power fluctuation value calculating step S108 considering the power increase / decrease due to the cell replacement is performed, and the viewpoint of power consumption But I try to check at the same time.
[0101]
Actually, in the power fluctuation value calculation step S108, cell replacement information F15 extracted at the time of cell replacement in the cell replacement step S103 of the optimized cell replacement processing step S10B, and cell unit power information F18 which is power information for each cell are obtained. Using this, the fluctuation of the power in the cell due to the cell replacement is calculated, and the power increase / decrease value F19, which is the power increase / decrease value data for each F / F path, is extracted. In determination step S109, the power increase / decrease value F19 is used to determine whether or not the total power value of the F / F path after cell replacement has decreased. As a result, if the power consumption has increased, the net correction is performed in the RC net correction step S107 as in the first embodiment. If the power consumption is reduced and there is no timing error even in the timing determination at the determination step S106, the low-power version of the new RC net information F7 and the replacement information F8 for the low-power cell are obtained as in the first embodiment. Extract.
[0102]
Other processes are the same as those in the optimized cell replacement processing step S10 of the first embodiment shown in FIG.
[0103]
By providing the above processing, it becomes possible to check the cell delay variation and the intra-cell power variation at the same time when replacing with a low power cell, and check the power reduction effect at the final stage of the design flow. The low power design can be performed more efficiently than the first embodiment, and the effect of reducing the return TAT when the power is increased by cell replacement can be obtained.
[0104]
The entire design flow using the optimized cell replacement processing step S10B of this embodiment is the same as that of the first embodiment shown in FIG.
[0105]
【The invention's effect】
As described above, according to the LSI automatic design method of the present invention, logic synthesis is performed using the first cell having a large driving capability and high power with an emphasis on satisfaction of the timing standard, and the first layout. The second net and the first cell reduced in power by correcting the first net to be replaced with the second cell having a smaller driving capability and thus lower power than the first cell while considering the timing standard after the verification of By having an optimized cell replacement processing step for extracting replacement information from the first cell to the second cell, there is an effect that a low power design is possible without inducing a timing error.
[0106]
In addition, by using the footprint library, simple circuit change and layout conversion are possible by changing the cell name (cell replacement), and TAT due to re-synthesis and rearrangement wiring does not occur. There is an effect that it becomes feasible.
[0107]
Conventionally, synthesis using a low power library has been difficult due to problems such as timing error induction, but in this embodiment, there is an effect that the low power library can be effectively used after synthesis.
[0108]
In addition, there has been a concern about the increase in design TAT due to the deterioration of timing convergence due to the conventional low power consumption, but this embodiment makes it possible to design considering both timing convergence considering actual wiring load and low power consumption. Therefore, there is an effect that the design TAT can be improved.
[0109]
Furthermore, the timing margin can be easily reduced without distinguishing between the critical path and the other paths, and there is an effect that low power can be realized.
[Brief description of the drawings]
FIG. 1 is a flowchart showing a first embodiment of an LSI automatic design method according to the present invention;
FIG. 2 is a flowchart showing details of an optimal cell replacement processing step in FIG. 1;
FIG. 3 is an explanatory diagram showing an example of an inter-F / F path in an equivalent circuit, and an example of information on intra-cell delay and inter-cell wiring delay for each cell of the inter-F / F path in a tabular format. .
4 is a flowchart showing details of a cell selection step in FIG. 2;
5 is a layout diagram showing an example of the layout of the low power library of FIG. 2. FIG.
6 is an explanatory diagram showing an example of recalculation of the inter-F / F delay in the inter-F / F delay calculation step of FIG. 2. FIG.
FIG. 7 is a flowchart showing details of an optimum cell replacement processing step that characterizes the second embodiment of the LSI automatic design method of the present invention;
8 is a layout diagram showing an example of the layout of the low-power library of FIG. 7. FIG.
FIG. 9 is a flowchart showing details of an optimum cell replacement processing step characterizing the third embodiment of the LSI automatic design method of the present invention;
FIG. 10 is a flowchart showing an example of a conventional first LSI automatic design method;
FIG. 11 is a graph showing a first example of a problem in a conventional first LSI automatic design method;
FIG. 12 is a graph showing a second example of a problem in the conventional first LSI automatic design method;
FIG. 13 is a flowchart showing an example of a conventional second LSI automatic design method;
FIG. 14 is a layout diagram showing an example of a problem in a conventional second LSI automatic design method;
[Explanation of symbols]
51, 52 Inverter
F1, F3, F6 F / F delay information
F2, F4, F103 RC net
F5 cell delay information
F7, F14 New RC Net
F8 replacement information
F9 Power Library (LIB)
F10 Low power cell layout information
F11 DEF
F12, F12A Low power cell delay information
F13, F13A Low power cell name information
F15 Cell replacement information
F16 SDF
F17 New F / F delay information
F18 Cell unit power information
F19 Electric power increase / decrease value
F21 F / F path delay information
F22 Replacement cell information
F101, F102 Low power library
Q1 transistor
Claims (5)
タイミング規格を満足するように、機能設計の情報に対して、大駆動能力の第1のセルを用いて論理合成を実行してネットリストを生成する論理合成手段と、Logic synthesis means for generating a netlist by performing logic synthesis on the functional design information using the first cell having a large driving capability so as to satisfy the timing standard;
前記ネットリストを用いて配置配線処理を行い、第1の配線抵抗及び容量付き回路接続情報とセルインスタンス座標情報とをそれぞれ第1の配線抵抗及び容量付き回路接続情報格納手段と第1のセルインスタンス座標情報格納手段とに格納するレイアウト実行手段と、The placement and routing process is performed using the net list, and the first wiring resistance and capacitor-equipped circuit connection information and cell instance coordinate information are respectively stored in the first wiring resistance and capacitor-equipped circuit connection information storage means and the first cell instance. Layout execution means for storing in the coordinate information storage means;
前記第1の配線抵抗及び容量付き回路接続情報格納手段に格納されている情報に対してタイミング検証を実行し、フリップフロップ間遅延情報をフリップフロップ間遅延情報格納手段に格納するタイミング検証実行手段と、Timing verification execution means for performing timing verification on information stored in the circuit connection information storage means with the first wiring resistance and capacitance, and storing delay information between flip-flops in the delay information storage means between flip-flops; ,
前記第1のセルよりも小駆動能力であり、前記第1のセルとは上地データとセルサイズが同一で、セルを構成するトランジスタのゲート幅を含む下地データが異なる第2のセルが格納された低電力ライブラリ格納手段と、The second cell has a smaller driving capability than the first cell, and the first cell has the same cell size as that of the first cell, but stores a second cell having different base data including the gate width of the transistors constituting the cell. Low power library storage means,
前記フリップフロップ間遅延情報格納手段に格納されている情報に対してタイミングマージンのチェックを行い、タイミングマージンのあるフリップフロップ間遅延情報があった場合は、当該フリップフロップ間遅延情報からフリップフロップ間パス遅延情報を抽出し、当該フリップフロップ間パス遅延情報にあるセルを置換対象のセルとして置換対象セル情報格納手段に格納するセル選択手段と、The timing margin is checked for the information stored in the inter-flip flop delay information storage means, and if there is inter-flip flop delay information with a timing margin, the inter-flip flop path is determined from the inter-flip flop delay information. Cell selection means for extracting delay information and storing cells in the inter-flip-flop path delay information as replacement target cells in replacement target cell information storage means;
前記置換対象セル情報格納手段に格納されている情報に基づいて、前記第1の配線抵抗及び容量付き回路接続情報格納手段に格納されている第1の配線抵抗及び容量付き回路接続情報中の前記第1のセルを前記低電力ライブラリ格納手段に格納されている前記第2のセルに置換し、置換後の第2の配線抵抗及び容量付き回路接続情報と置換されたセル情報とをそれぞれ第2の配線抵抗及び容量付き回路接続情報格納手段とセル置換情報格納手段とに格納するセル置換実行手段と、Based on the information stored in the replacement target cell information storage means, the first wiring resistance and capacity-added circuit connection information stored in the first wiring resistance and capacity-added circuit connection information storage means The first cell is replaced with the second cell stored in the low-power library storage means, and the replaced second wiring resistance and capacitor-attached circuit connection information and the replaced cell information are respectively stored in the second cell. Cell replacement execution means for storing the circuit connection information storage means and the cell replacement information storage means with wiring resistance and capacitance of
前記セル置換情報格納手段に格納されている情報と、予め低電力セルレイアウト情報格納手段に格納されている低電力セルレイアウト情報と、前記第1のセルインスタンス座標情報格納手段に格納されている情報とに基づいてレイアウト修正を行うレイアウト修正手段と、を有することを特徴とするLSIの自動設計装置。Information stored in the cell replacement information storage means, low power cell layout information stored in advance in the low power cell layout information storage means, and information stored in the first cell instance coordinate information storage means An LSI automatic design apparatus, comprising: a layout correction means for correcting the layout based on
前記遅延再計算結果格納手段に格納されている情報にタイミングエラーがあった場合は、前記第2の配線抵抗及び容量付き回路接続情報の前記タイミングエラーがあるフリップフロップ間パスのセルのうち、セル遅延の大きいセルを前記セル置換情報格納手段に格納されている情報に基づいて置換前のセルに戻す配線抵抗及び容量付き回路接続情報修正手段と、を更に有することを特徴とする請求項1に記載のLSI自動設計装置。If there is a timing error in the information stored in the delay recalculation result storage means, a cell among the cells in the inter-flip-flop path having the timing error in the circuit connection information with the second wiring resistance and capacitance The wiring connection resistance and capacity-equipped circuit connection information correcting means for returning a cell having a large delay to the cell before replacement based on information stored in the cell replacement information storing means is further provided. The LSI automatic design apparatus described.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001152184A JP3737384B2 (en) | 2001-05-22 | 2001-05-22 | LSI automatic design equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001152184A JP3737384B2 (en) | 2001-05-22 | 2001-05-22 | LSI automatic design equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002342400A JP2002342400A (en) | 2002-11-29 |
JP3737384B2 true JP3737384B2 (en) | 2006-01-18 |
Family
ID=18996901
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001152184A Expired - Fee Related JP3737384B2 (en) | 2001-05-22 | 2001-05-22 | LSI automatic design equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3737384B2 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4541783B2 (en) * | 2004-06-30 | 2010-09-08 | 富士通セミコンダクター株式会社 | Semiconductor integrated circuit design method, design apparatus, and logic design program |
JP4536559B2 (en) * | 2005-03-17 | 2010-09-01 | 富士通セミコンダクター株式会社 | Semiconductor integrated circuit layout method and cell frame sharing program. |
JP4696988B2 (en) * | 2006-03-20 | 2011-06-08 | 日本電気株式会社 | Layout design apparatus, method, and program |
JP5070785B2 (en) | 2006-09-26 | 2012-11-14 | 富士通セミコンダクター株式会社 | Circuit design method and circuit design system |
JP5267327B2 (en) | 2009-05-25 | 2013-08-21 | 富士通セミコンダクター株式会社 | Design support program, design support apparatus, and design support method |
-
2001
- 2001-05-22 JP JP2001152184A patent/JP3737384B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002342400A (en) | 2002-11-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8677292B2 (en) | Cell-context aware integrated circuit design | |
US7013438B1 (en) | System chip synthesis | |
US6145116A (en) | Layout design apparatus | |
US6581199B2 (en) | Engineering-change method of semiconductor circuit | |
US8219959B2 (en) | Generating integrated circuit floorplan layouts | |
US6996794B2 (en) | Method of designing layout of semiconductor device | |
JP2010066871A (en) | Method and device for layout design of semiconductor integrated circuit | |
CN114841104A (en) | Time sequence optimization circuit and method, chip and electronic equipment | |
JP3737384B2 (en) | LSI automatic design equipment | |
JP2006146601A (en) | Layout design method for semiconductor integrated circuit | |
JP3256597B2 (en) | Automatic placement design method and automatic placement design apparatus | |
JP5041882B2 (en) | Semiconductor integrated circuit design method and design support apparatus | |
US8560999B2 (en) | Routing | |
JP2004327864A (en) | Reduced power consumption design method of semiconductor integrated circuit | |
JP4969416B2 (en) | Operation timing verification apparatus and program | |
JP2006164132A (en) | Method for net list creation and method for layout design for semiconductor integrated circuit | |
JP4696988B2 (en) | Layout design apparatus, method, and program | |
US20030204827A1 (en) | Method of performing timing-driven layout | |
JP2009020575A (en) | Method and device for designing semiconductor integrated circuit | |
JP2018142235A (en) | Circuit design method, and circuit design support device | |
JP3008849B2 (en) | Method and apparatus for designing semiconductor integrated circuit | |
US7076759B2 (en) | Methodology for generating a modified view of a circuit layout | |
JP2003303217A (en) | Cross talk avoiding method | |
US7519926B2 (en) | Semiconductor device and method for designing the same | |
CN113392605B (en) | Fine physical design method suitable for high-performance DSP (digital Signal processor) core timing sequence convergence |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050613 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050621 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050822 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051004 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051026 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081104 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121104 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121104 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131104 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |