JP3735848B2 - デジタル通信受信装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はデジタル通信復調装置および方法に関し、特に、ＣＰＵの負荷を軽減するようにした、デジタル通信復調装置および方法に関する。
【０００２】
【従来の技術】
図５は、従来の衛星放送を受信する受信装置の構成例を表している。アンテナ１は、図示せぬ衛星からの電波を受信し、コンバータ２に出力する。コンバータ２は、アンテナ１からの信号を、より低い所定の周波数の信号に変換して、チューナ３に出力している。チューナ３は、ホストＣＰＵ８により制御され、コンバータ２より入力される信号から所定の周波数帯域の信号を受信し、ベースバンド信号をデジタル復調回路４に出力する。デジタル復調回路４は、チューナ３より入力されたベースバンド信号をデジタル復調し（ＱＰＳＫ復調し）、誤り訂正回路５に出力している。
【０００３】
誤り訂正回路５は、デジタル復調回路４より入力されたデジタル復調信号の誤りを訂正し、トランスポート回路６に出力する。トランスポート回路６は、それぞれ独立したパケットとして構成されている音声データと映像データとを分離するほか、スクランブルされている映像データをデスクランブルし、ＭＰＥＧデコーダ７に出力する。ＭＰＥＧデコーダ７は、放送側において、ＭＰＥＧ方式によりエンコードされている映像データと音声データをそれぞれデコードし、出力する。
【０００４】
ホストＣＰＵ８は、リモートコマンダ、受信装置のフロントパネルに設けられているスイッチなどよりなる入力部９からの指令に対応して、各部を制御する。デジタル復調回路４、誤り訂正回路５、トランスポート回路６およびＭＰＥＧデコーダ７は、８ビットのバス、リード／ライト信号、チップセレクト信号およびアドレス信号などよりなる、ＣＰＵフォーマットの制御信号により制御される。
【０００５】
これに対して、チューナ３は、ＰＬＬシンセサイザチューナにより構成され、３ワイヤ方式のフォーマットの制御信号により制御されるようになされている。この３ワイヤ方式のフォーマットにおいては、シリアルクロック、シリアルデータおよびイネーブル信号が用いられる。このため、ホストＣＰＵ８は、ＣＰＵフォーマットの制御信号以外に、３ワイヤ方式のフォーマットの制御信号も生成する。
【０００６】
【発明が解決しようとする課題】
ホストＣＰＵ８が、チューナ３を制御する３ワイヤ方式のフォーマットにおけるクロックレートは、ＭＨｚ以下の低い周波数である。このため、ホストＣＰＵ８がチューナ３に対して所定の周波数帯域の信号を受信するように制御しているとき、ホストＣＰＵ８は、それだけの制御に占有されてしまい、他の回路を制御することができなくなってしまう課題があった。
【０００７】
本発明はこのような状況に鑑みてなされたものであり、ＣＰＵの負荷を軽減することができるようにするものである。
【０００８】
【課題を解決するための手段】
請求項１に記載のデジタル通信受信装置は、周波数帯域を指定するための制御信号であって、第１のクロックに同期したシリアルデータフォーマットの第１の制御信号の供給を受け、第１の制御信号に基づいて、所定の変調方式で変調された複数の周波数帯域の信号から、指定された周波数帯域の信号を選択する周波数選択手段と、ＩＣ（Integrated Circuit）内に構成され、第１のクロックよりもクロック周波数が高い第２のクロックに同期したパラレルデータフォーマットの第２の制御信号の供給を受け、第２の制御信号に基づいて、周波数選択手段により選択された所定の周波数帯域の信号を、変調方式に対応した復調方式でデジタル復調する復調手段と、周波数選択手段を制御するための第３の制御信号を、第２のクロックに同期したパラレルデータフォーマットで出力するとともに、復調手段を制御するための第２の制御信号を、第２のクロックに同期したパラレルデータフォーマットで出力する、第２のクロック以上の動作クロックで動作する制御手段と、制御手段により出力された、周波数選択手段を制御するための第２のクロックに同期したパラレルデータフォーマットの第３の制御信号の複数ビットのデジタル信号を一旦蓄積して、第１のクロックに同期して１ビットづつ出力することにより、第１のクロックに同期したシリアルデータフォーマットの第１の制御信号に変換して、周波数選択手段に供給する変換手段とを備え、変換手段は、復調手段を含むＩＣに組み込まれていることを特徴とする。
【００１０】
請求項１に記載のデジタル通信受信装置においては、周波数選択手段において、第１のクロックに同期したシリアルデータフォーマットで供給される、周波数帯域を指定するための第１の制御信号に基づいて、所定の変調方式で変調された複数の周波数帯域の信号から、指定された周波数帯域の信号が選択され、復調手段において、第１のクロックよりもクロック周波数が高い第２のクロックに同期したパラレルデータフォーマットの第２の制御信号に基づいて、選択された所定の周波数帯域の信号が、変調方式に対応した復調方式でデジタル復調され、第２のクロック以上の動作クロックで動作する制御手段から、周波数選択手段を制御するための第３の制御信号が、第２のクロックに同期したパラレルデータフォーマットで出力されるとともに、復調手段を制御するための第２の制御信号が、第２のクロックに同期したパラレルデータフォーマットで出力され、変換手段において、周波数選択手段を制御するための第２のクロックに同期したパラレルデータフォーマットの第３の制御信号の複数ビットのデジタル信号が一旦蓄積されて、第１のクロックに同期されて１ビットづつ出力されることにより、第１のクロックに同期した第３のシリアルデータフォーマットの第１の制御信号に変換されて、周波数選択手段に供給され、変換手段は、復調手段を含むＩＣ（Integrated Circuit）に組み込まれている。
【００１１】
【発明の実施の形態】
図１は、本発明のデジタル通信復調装置を応用した受信装置の構成例を表しており、図５における場合と対応する部分には同一の符号を付してある。
【００１２】
この受信装置も、基本的に、アンテナ１、コンバータ２、チューナ３、デジタル復調回路４、誤り訂正回路５、トランスポート回路６、ＭＰＥＧデコーダ７、ホストＣＰＵ８、入力部９により構成されている。
【００１３】
さらにチューナ３は、コンバータ２の出力を発振器２９の出力と乗算し、出力する乗算器２１を有している。ＡＧＣ回路２２は、乗算器２１の出力をデジタル復調回路４のＱＰＳＫ復調回路４３より出力される制御信号に対応して、所定のレベルに制御し、乗算器２３と２４に出力している。乗算器２４は、発振器２５が出力する所定の周波数の信号とＡＧＣ回路２２の出力とを乗算し、Ｉ信号成分を出力する。また、乗算器２３は、発振器２５が出力する信号の位相を９０゜位相器２６により９０゜だけ位相した信号とＡＧＣ回路２２の出力とを乗算し、Ｑ信号成分を出力するようになされている。
【００１４】
位相比較器２７は、分周器３０の出力とクロック発生回路３１が出力する基準クロックとの位相を比較し、その位相誤差に対応する信号をループフィルタ２８に出力する。ループフィルタ２８は、入力された誤差信号を平滑し、電圧制御発振器２９に出力する。電圧制御発振器２９は、ループフィルタ２８からの制御信号に対応する位相の信号を発生し、乗算器２１に出力するようになされている。また、電圧制御発振器２９の出力は、分周器３０で分周された後、位相比較器２７に出力される。
【００１５】
デジタル復調回路４のＡ／Ｄ変換器４１と４２には、それぞれチューナ３の乗算器２３と２４より出力された信号が、ローパスフィルタ１１または１２を介して入力されるようになされている。Ａ／Ｄ変換器４１と４２は、入力された信号をＡ／Ｄ変換した後、ＱＰＳＫ復調回路４３に供給している。ＱＰＳＫ復調回路４３は、Ａ／Ｄ変換器４１と４２より入力されたＩ信号成分とＱ信号成分をそれぞれ復調し、誤り訂正回路５に出力する。
【００１６】
また、ＱＰＳＫ復調回路４３は、ＡＦＣ回路４４（検出手段）を内蔵し、このＡＦＣ回路４４は、チューナ３による受信周波数とホストＣＰＵ８により受信が指令された周波数とのずれを検出し、そのずれに対応する信号（ＡＦＣ信号）を出力する。このＡＦＣ信号は、加算器５２（合成手段）を介してフォーマット変換回路５３（変換手段）に入力され、３ワイヤ方式のフォーマットの信号に変換された後、分周器３０に出力されている。また、ホストＣＰＵ８より出力されたＣＰＵフォーマットの制御信号は、バスを介してＣＰＵインタフェース５１に入力され、さらに、加算器５２を介してフォーマット変換回路５３に入力されるようになされている。
【００１７】
図２は、フォーマット変換回路５３の構成例を表している。この実施例においては、フォーマット変換回路５３は、それぞれ従属接続された２７個のセレクタ７１−１乃至７１−２７と、２８個のＤ型フリップフロップ７２−１乃至７２−２８とにより構成されている。
【００１８】
図１の実施例のその他の構成は、図５における場合と同様である。
【００１９】
次に、その動作について説明する。入力部９を操作して、ホストＣＰＵ８に対して所定の放送局の受信を指令すると、ホストＣＰＵ８は、その放送局を受信させるための制御信号をＣＰＵインタフェース５１、加算器５２を介して、フォーマット変換回路５３に出力する。この制御信号は、２８ビットのＣＰＵフォーマットのデータにより構成される。この２８ビットの全てのデータをホストＣＰＵ８より出力するようにしてもよいが、その一部のビットが固定ビットとされているような場合においては、ホストＣＰＵ８は、残りのビットのみを出力すればよいことになる。
【００２０】
図２のフォーマット変換回路５３においては、ＬＳＢがＤ型フリップフロップ７２−１の端子Ｄに接続されている端子Ｆ０から入力され、ＭＳＢがセレクタ７１−２７の端子Ａに接続されている端子Ｐ３から入力されるようになされている。そして、セレクタ７１−１９と７１−２０の端子Ａは、所定の高レベルのビット（例えば論理１）に固定されており、セレクタ７１−２１乃至７１−２６の端子Ａは、低レベルのビット（例えば論理０）に固定されている。
【００２１】
ホストＣＰＵ８は、２８ビットの制御データを出力した後、所定のタイミングで端子ＬＯＡＤのレベルをＬにする。このＬＯＡＤ信号は、バッファ７３を介して各セレクタ７１−１乃至７１−２７の端子Ｓに入力される。このとき各セレクタ７１−１乃至７１−２７は、端子Ａから入力されている制御データの各ビットを取り込む。この各ビットのデータは、各マルチプレクサ７１−１乃至７１−２７の端子Ｘから、後段のＤ型フリップフロップ７２−２乃至７２−２８の端子Ｄに供給される。このとき、ホストＣＰＵ８はまた、端子ＳＥＲＩＡＬ＿ＣＬＯＣＫからシリアルクロックを供給するので、Ｄ型フリップフロップ７２−１乃至７２−８に、制御データのビットが取り込まれる。
【００２２】
次に、ホストＣＰＵ８がＬＯＡＤ信号をＨにすると、セレクタ７１−１乃至７１−２７は、端子Ｂより入力される前段のＤ型フリップフロップ７２−１乃至７２−２７の端子Ｑからの出力を選択し、端子Ｘから、後段のＤ型フリップフロップ７２−２乃至７２−２８の端子Ｄに供給する。このとき、ホストＣＰＵ８はまた、端子ＳＥＲＩＡＬ＿ＣＬＯＣＫからシリアルクロックを供給するので、端子ＳＥＲＩＡＬ＿ＤＡＴＡから２８ビットの制御データが、ＭＳＢからＬＳＢの順番で、順次出力される。
【００２３】
この制御データは、フォーマット変換回路５３からチューナ３の分周器３０に供給され、その分周比を所定の値に設定する。
【００２４】
分周器３０は、発振器２９が出力する所定の周波数のクロックを設定された所定の値で分周した後、位相比較器２７に出力する。位相比較器２７は、分周器３０から入力された信号とクロック発生回路３１が発生出力する基準クロックの位相を比較し、その位相誤差信号を出力する。ループフィルタ２８は、この位相誤差信号を平滑し、発振器２９に制御信号として出力する。発振器２９は、ループフィルタ２８より入力される制御信号に対応する位相と周波数の信号を発生する。
【００２５】
このようにして、位相比較器２７、ループフィルタ２８、発振器２９、分周器３０により構成されるＰＬＬ回路により設定される所定の周波数の信号が、乗算器２１に入力され、コンバータ２より入力される信号と乗算される。その結果、乗算器２１の出力は、コンバータ２より入力される周波数多重化信号のうち、入力部９を操作することで、使用者により指定された放送局の信号のベースバンド信号となる。この信号は、ＡＧＣ回路２２により、所定のレベルに制御された後、乗算器２３と２４に入力される。
【００２６】
この乗算器２３と２４には、発振器２５が発生出力した、相互に９０゜だけ位相が異なる信号と乗算される。これにより、乗算器２３と２４より、ＱＰＳＫ変調されている信号のＩ信号成分とＱ信号成分が、それぞれ出力される。
【００２７】
このＩ信号成分とＱ信号成分は、それぞれローパスフィルタ１１と１２により平滑された後、デジタル復調回路４のＡ／Ｄ変換器４１と４２によりＡ／Ｄ変換され、ＱＰＳＫ復調回路４３に入力される。ＱＰＳＫ復調回路４３は、入力されたデジタルのＩ信号成分とＱ信号成分をＱＰＳＫ復調し、誤り訂正回路５に出力する。
【００２８】
なお、このＱＰＳＫ復調回路４３は、例えば、特公昭６３−４８４６９号公報に開示されているような構成とすることができる。
【００２９】
ＱＰＳＫ復調回路４３のＡＦＣ回路４４は、入力された信号と正規の信号との周波数ずれを検出し、その誤差を補正するためのＡＦＣ信号を発生する。このＡＦＣ信号は、加算器５２によりＣＰＵインタフェース５１からの制御信号と加算（合成）された後、フォーマット変換回路５３に入力され、３ワイヤ方式のフォーマットの信号に変換され、分周器３０に入力される。分周器３０は、この制御信号に対応して分周比を変更する。このようにして、受信周波数が、本来の周波数とずれている場合においては、そのずれが自動的に補正される。
【００３０】
ＱＰＳＫ復調回路４３は、また、Ａ／Ｄ変換器４１と４２より入力される信号のレベルが所定のレベルとなるように、ＡＧＣ回路２２に制御信号を出力する。ＡＧＣ回路２２は、この制御信号に対応して、乗算器２１から入力される信号のレベルを制御する。
【００３１】
誤り訂正回路５は、ＱＰＳＫ復調回路４３より入力された信号の誤りを訂正した後、トランスポート回路６に出力する。トランスポート回路６は、誤り訂正回路５より入力されたデジタル信号を、音声データのパケットと映像データのパケットとに分離する。また、そのデータがスクランブルされている場合、これをデスクランブルし、ＭＰＥＧデコーダ７に出力する。ＭＰＥＧデコーダ７は、入力された映像データと音声データを、それぞれデコードし、出力する。
【００３２】
ホストＣＰＵ８は、バスを介してデジタル復調回路４、誤り訂正回路５、トランスポート回路６、およびＭＰＥＧデコーダ７を適宜制御する。
【００３３】
ホストＣＰＵ８が選局の制御データをフォーマット変換回路５３に出力すると、後は、このフォーマット変換回路５３が選局の制御を実行するので、ホストＣＰＵ８は、その後、直ちに、他の制御に移行することができる。
【００３４】
図３は、他の実施例を表している。この実施例においては、ＣＰＵインタフェース５１の出力がＲＯＭ８１（記憶手段）に入力され、ＲＯＭ８１の出力が加算器５２を介してフォーマット変換回路５３に入力されるようになされている。その他の構成は、図１における場合と同様である。
【００３５】
すなわち、この実施例においては、ＲＯＭ８１に、チューナ３において受信する受信周波数に関するデータが予め書き込まれている。従って、ホストＣＰＵ８は、ＲＯＭ８１に予め記憶されているデータの中から、所定の１つの周波数をチューナ３に受信させるための信号を指定するだけでよい。チューナ３により受信する周波数帯域の数は、５０個程度であるので、ホストＣＰＵ８がＲＯＭ８１の所定の記憶値を読み出すために必要なビット数は、せいぜい８ビットもあれば充分である。
【００３６】
また、ＲＯＭ８１に代えて、ＲＡＭを用いるようにすることもできる。この場合、例えば電源立上げ時などにおいて、ホストＣＰＵ８は、所定のデータをＲＡＭに書き込むようにする。そして、以後、そこに書き込んだデータの中から所定のものを読み出すようにする。
【００３７】
図４は、さらに他の実施例を表している。この実施例においては、デジタル復調回路４と誤り訂正回路５が１つのＩＣ９２に組み込まれている。そして、チューナ３とＩＣ９２が、チューナパック９１として、１つの金属性のパック内にまとめて収容されている。チューナ３とＩＣ９２とは、チューナパック９１の基板上で３ワイヤ方式のフォーマットで結合されている。ホストＣＰＵ８は、バスを介してＩＣ９２にアクセスし、ＩＣ９２を介してチューナ３を制御する。
【００３８】
このようにすれば、取扱いがさらに容易となる。
【００３９】
なお、３ワイヤ方式のフォーマットのチューナ３の例としては、モトローラ社（商号）のＭＣ１２２１０のシリアル入力ＰＬＬ周波数シンセサイザを挙げることができる。あるいはまた、GEC PLESSEY SEMICONDUCTORS社（商号）の２．７ＧＨｚのLOW PHASE NOISE FREQUENCY SYNTHESISER ＳＰ５６５８を挙げることができる。
【００４０】
このように、チューナ３として、すでに３ワイヤ方式という簡便な方式で制御が可能な製品が市販されているので、これをそのまま用いることができ、より低コストの装置を実現することができる。
【００４１】
なお、以上の実施例においては、衛星放送を受信する受信装置を例として、本発明を説明したが、本発明はこれに限らず、伝送されてきた周波数多重化されている信号から、１つの周波数帯域の信号を抽出する場合に適用することが可能である。
【００４２】
【発明の効果】
以上の如く請求項１に記載のデジタル通信受信装置によれば、周波数選択手段が、第１のクロックに同期したシリアルデータフォーマットで供給される、周波数帯域を指定するための第１の制御信号に基づいて、所定の変調方式で変調された複数の周波数帯域の信号から、指定された周波数帯域の信号を選択し、復調手段が、第１のクロックよりもクロック周波数が高い第２のクロックに同期したパラレルデータフォーマットの第２の制御信号に基づいて、選択された所定の周波数帯域の信号を、変調方式に対応した復調方式でデジタル復調し、第２のクロック以上の動作クロックで動作する制御手段が、周波数選択手段を制御するための第３の制御信号を、第２のクロックに同期したパラレルデータフォーマットで出力するとともに、復調手段を制御するための第２の制御信号を、第２のクロックに同期したパラレルデータフォーマットで出力し、変換手段が、周波数選択手段を制御するための第２のクロックに同期したパラレルデータフォーマットの第３の制御信号の複数ビットのデジタル信号を一旦蓄積して、第１のクロックに同期して１ビットづつ出力することにより、第１のクロックに同期したシリアルデータフォーマットの第１の制御信号に変換して、周波数選択手段に供給し、変換手段は、復調手段を含むＩＣ（Integrated Circuit）に組み込まれるようにしたので、安価な装置で、ＣＰＵに対する負荷を軽減することができる。
【図面の簡単な説明】
【図１】本発明のデジタル通信復調装置を応用した受信装置の構成例を示すブロック図である。
【図２】図１のフォーマット変換回路５３の構成例を示すブロック図である。
【図３】本発明のデジタル通信復調装置を応用した受信装置の他の実施例の構成を示すブロック図である。
【図４】本発明のデジタル通信復調装置を応用した受信装置のさらに他の実施例の構成を示すブロック図である。
【図５】従来の受信装置の構成例を示すブロック図である。
【符号の説明】
３ チューナ， ４ デジタル復調回路， ５ 誤り訂正回路， ６ トランスポート回路， ７ ＭＰＥＧデコーダ， ８ ホストＣＰＵ， ２１ 乗算器， ２７ 位相比較器， ２８ ループフィルタ， ２９ 電圧制御発振器， ３０ 分周器， ３１ クロック発生回路， ４３ ＱＰＳＫ復調回路， ５２加算器， ５３ フォーマット変換回路， ８１ ＲＯＭ
【発明の属する技術分野】
本発明はデジタル通信復調装置および方法に関し、特に、ＣＰＵの負荷を軽減するようにした、デジタル通信復調装置および方法に関する。
【０００２】
【従来の技術】
図５は、従来の衛星放送を受信する受信装置の構成例を表している。アンテナ１は、図示せぬ衛星からの電波を受信し、コンバータ２に出力する。コンバータ２は、アンテナ１からの信号を、より低い所定の周波数の信号に変換して、チューナ３に出力している。チューナ３は、ホストＣＰＵ８により制御され、コンバータ２より入力される信号から所定の周波数帯域の信号を受信し、ベースバンド信号をデジタル復調回路４に出力する。デジタル復調回路４は、チューナ３より入力されたベースバンド信号をデジタル復調し（ＱＰＳＫ復調し）、誤り訂正回路５に出力している。
【０００３】
誤り訂正回路５は、デジタル復調回路４より入力されたデジタル復調信号の誤りを訂正し、トランスポート回路６に出力する。トランスポート回路６は、それぞれ独立したパケットとして構成されている音声データと映像データとを分離するほか、スクランブルされている映像データをデスクランブルし、ＭＰＥＧデコーダ７に出力する。ＭＰＥＧデコーダ７は、放送側において、ＭＰＥＧ方式によりエンコードされている映像データと音声データをそれぞれデコードし、出力する。
【０００４】
ホストＣＰＵ８は、リモートコマンダ、受信装置のフロントパネルに設けられているスイッチなどよりなる入力部９からの指令に対応して、各部を制御する。デジタル復調回路４、誤り訂正回路５、トランスポート回路６およびＭＰＥＧデコーダ７は、８ビットのバス、リード／ライト信号、チップセレクト信号およびアドレス信号などよりなる、ＣＰＵフォーマットの制御信号により制御される。
【０００５】
これに対して、チューナ３は、ＰＬＬシンセサイザチューナにより構成され、３ワイヤ方式のフォーマットの制御信号により制御されるようになされている。この３ワイヤ方式のフォーマットにおいては、シリアルクロック、シリアルデータおよびイネーブル信号が用いられる。このため、ホストＣＰＵ８は、ＣＰＵフォーマットの制御信号以外に、３ワイヤ方式のフォーマットの制御信号も生成する。
【０００６】
【発明が解決しようとする課題】
ホストＣＰＵ８が、チューナ３を制御する３ワイヤ方式のフォーマットにおけるクロックレートは、ＭＨｚ以下の低い周波数である。このため、ホストＣＰＵ８がチューナ３に対して所定の周波数帯域の信号を受信するように制御しているとき、ホストＣＰＵ８は、それだけの制御に占有されてしまい、他の回路を制御することができなくなってしまう課題があった。
【０００７】
本発明はこのような状況に鑑みてなされたものであり、ＣＰＵの負荷を軽減することができるようにするものである。
【０００８】
【課題を解決するための手段】
請求項１に記載のデジタル通信受信装置は、周波数帯域を指定するための制御信号であって、第１のクロックに同期したシリアルデータフォーマットの第１の制御信号の供給を受け、第１の制御信号に基づいて、所定の変調方式で変調された複数の周波数帯域の信号から、指定された周波数帯域の信号を選択する周波数選択手段と、ＩＣ（Integrated Circuit）内に構成され、第１のクロックよりもクロック周波数が高い第２のクロックに同期したパラレルデータフォーマットの第２の制御信号の供給を受け、第２の制御信号に基づいて、周波数選択手段により選択された所定の周波数帯域の信号を、変調方式に対応した復調方式でデジタル復調する復調手段と、周波数選択手段を制御するための第３の制御信号を、第２のクロックに同期したパラレルデータフォーマットで出力するとともに、復調手段を制御するための第２の制御信号を、第２のクロックに同期したパラレルデータフォーマットで出力する、第２のクロック以上の動作クロックで動作する制御手段と、制御手段により出力された、周波数選択手段を制御するための第２のクロックに同期したパラレルデータフォーマットの第３の制御信号の複数ビットのデジタル信号を一旦蓄積して、第１のクロックに同期して１ビットづつ出力することにより、第１のクロックに同期したシリアルデータフォーマットの第１の制御信号に変換して、周波数選択手段に供給する変換手段とを備え、変換手段は、復調手段を含むＩＣに組み込まれていることを特徴とする。
【００１０】
請求項１に記載のデジタル通信受信装置においては、周波数選択手段において、第１のクロックに同期したシリアルデータフォーマットで供給される、周波数帯域を指定するための第１の制御信号に基づいて、所定の変調方式で変調された複数の周波数帯域の信号から、指定された周波数帯域の信号が選択され、復調手段において、第１のクロックよりもクロック周波数が高い第２のクロックに同期したパラレルデータフォーマットの第２の制御信号に基づいて、選択された所定の周波数帯域の信号が、変調方式に対応した復調方式でデジタル復調され、第２のクロック以上の動作クロックで動作する制御手段から、周波数選択手段を制御するための第３の制御信号が、第２のクロックに同期したパラレルデータフォーマットで出力されるとともに、復調手段を制御するための第２の制御信号が、第２のクロックに同期したパラレルデータフォーマットで出力され、変換手段において、周波数選択手段を制御するための第２のクロックに同期したパラレルデータフォーマットの第３の制御信号の複数ビットのデジタル信号が一旦蓄積されて、第１のクロックに同期されて１ビットづつ出力されることにより、第１のクロックに同期した第３のシリアルデータフォーマットの第１の制御信号に変換されて、周波数選択手段に供給され、変換手段は、復調手段を含むＩＣ（Integrated Circuit）に組み込まれている。
【００１１】
【発明の実施の形態】
図１は、本発明のデジタル通信復調装置を応用した受信装置の構成例を表しており、図５における場合と対応する部分には同一の符号を付してある。
【００１２】
この受信装置も、基本的に、アンテナ１、コンバータ２、チューナ３、デジタル復調回路４、誤り訂正回路５、トランスポート回路６、ＭＰＥＧデコーダ７、ホストＣＰＵ８、入力部９により構成されている。
【００１３】
さらにチューナ３は、コンバータ２の出力を発振器２９の出力と乗算し、出力する乗算器２１を有している。ＡＧＣ回路２２は、乗算器２１の出力をデジタル復調回路４のＱＰＳＫ復調回路４３より出力される制御信号に対応して、所定のレベルに制御し、乗算器２３と２４に出力している。乗算器２４は、発振器２５が出力する所定の周波数の信号とＡＧＣ回路２２の出力とを乗算し、Ｉ信号成分を出力する。また、乗算器２３は、発振器２５が出力する信号の位相を９０゜位相器２６により９０゜だけ位相した信号とＡＧＣ回路２２の出力とを乗算し、Ｑ信号成分を出力するようになされている。
【００１４】
位相比較器２７は、分周器３０の出力とクロック発生回路３１が出力する基準クロックとの位相を比較し、その位相誤差に対応する信号をループフィルタ２８に出力する。ループフィルタ２８は、入力された誤差信号を平滑し、電圧制御発振器２９に出力する。電圧制御発振器２９は、ループフィルタ２８からの制御信号に対応する位相の信号を発生し、乗算器２１に出力するようになされている。また、電圧制御発振器２９の出力は、分周器３０で分周された後、位相比較器２７に出力される。
【００１５】
デジタル復調回路４のＡ／Ｄ変換器４１と４２には、それぞれチューナ３の乗算器２３と２４より出力された信号が、ローパスフィルタ１１または１２を介して入力されるようになされている。Ａ／Ｄ変換器４１と４２は、入力された信号をＡ／Ｄ変換した後、ＱＰＳＫ復調回路４３に供給している。ＱＰＳＫ復調回路４３は、Ａ／Ｄ変換器４１と４２より入力されたＩ信号成分とＱ信号成分をそれぞれ復調し、誤り訂正回路５に出力する。
【００１６】
また、ＱＰＳＫ復調回路４３は、ＡＦＣ回路４４（検出手段）を内蔵し、このＡＦＣ回路４４は、チューナ３による受信周波数とホストＣＰＵ８により受信が指令された周波数とのずれを検出し、そのずれに対応する信号（ＡＦＣ信号）を出力する。このＡＦＣ信号は、加算器５２（合成手段）を介してフォーマット変換回路５３（変換手段）に入力され、３ワイヤ方式のフォーマットの信号に変換された後、分周器３０に出力されている。また、ホストＣＰＵ８より出力されたＣＰＵフォーマットの制御信号は、バスを介してＣＰＵインタフェース５１に入力され、さらに、加算器５２を介してフォーマット変換回路５３に入力されるようになされている。
【００１７】
図２は、フォーマット変換回路５３の構成例を表している。この実施例においては、フォーマット変換回路５３は、それぞれ従属接続された２７個のセレクタ７１−１乃至７１−２７と、２８個のＤ型フリップフロップ７２−１乃至７２−２８とにより構成されている。
【００１８】
図１の実施例のその他の構成は、図５における場合と同様である。
【００１９】
次に、その動作について説明する。入力部９を操作して、ホストＣＰＵ８に対して所定の放送局の受信を指令すると、ホストＣＰＵ８は、その放送局を受信させるための制御信号をＣＰＵインタフェース５１、加算器５２を介して、フォーマット変換回路５３に出力する。この制御信号は、２８ビットのＣＰＵフォーマットのデータにより構成される。この２８ビットの全てのデータをホストＣＰＵ８より出力するようにしてもよいが、その一部のビットが固定ビットとされているような場合においては、ホストＣＰＵ８は、残りのビットのみを出力すればよいことになる。
【００２０】
図２のフォーマット変換回路５３においては、ＬＳＢがＤ型フリップフロップ７２−１の端子Ｄに接続されている端子Ｆ０から入力され、ＭＳＢがセレクタ７１−２７の端子Ａに接続されている端子Ｐ３から入力されるようになされている。そして、セレクタ７１−１９と７１−２０の端子Ａは、所定の高レベルのビット（例えば論理１）に固定されており、セレクタ７１−２１乃至７１−２６の端子Ａは、低レベルのビット（例えば論理０）に固定されている。
【００２１】
ホストＣＰＵ８は、２８ビットの制御データを出力した後、所定のタイミングで端子ＬＯＡＤのレベルをＬにする。このＬＯＡＤ信号は、バッファ７３を介して各セレクタ７１−１乃至７１−２７の端子Ｓに入力される。このとき各セレクタ７１−１乃至７１−２７は、端子Ａから入力されている制御データの各ビットを取り込む。この各ビットのデータは、各マルチプレクサ７１−１乃至７１−２７の端子Ｘから、後段のＤ型フリップフロップ７２−２乃至７２−２８の端子Ｄに供給される。このとき、ホストＣＰＵ８はまた、端子ＳＥＲＩＡＬ＿ＣＬＯＣＫからシリアルクロックを供給するので、Ｄ型フリップフロップ７２−１乃至７２−８に、制御データのビットが取り込まれる。
【００２２】
次に、ホストＣＰＵ８がＬＯＡＤ信号をＨにすると、セレクタ７１−１乃至７１−２７は、端子Ｂより入力される前段のＤ型フリップフロップ７２−１乃至７２−２７の端子Ｑからの出力を選択し、端子Ｘから、後段のＤ型フリップフロップ７２−２乃至７２−２８の端子Ｄに供給する。このとき、ホストＣＰＵ８はまた、端子ＳＥＲＩＡＬ＿ＣＬＯＣＫからシリアルクロックを供給するので、端子ＳＥＲＩＡＬ＿ＤＡＴＡから２８ビットの制御データが、ＭＳＢからＬＳＢの順番で、順次出力される。
【００２３】
この制御データは、フォーマット変換回路５３からチューナ３の分周器３０に供給され、その分周比を所定の値に設定する。
【００２４】
分周器３０は、発振器２９が出力する所定の周波数のクロックを設定された所定の値で分周した後、位相比較器２７に出力する。位相比較器２７は、分周器３０から入力された信号とクロック発生回路３１が発生出力する基準クロックの位相を比較し、その位相誤差信号を出力する。ループフィルタ２８は、この位相誤差信号を平滑し、発振器２９に制御信号として出力する。発振器２９は、ループフィルタ２８より入力される制御信号に対応する位相と周波数の信号を発生する。
【００２５】
このようにして、位相比較器２７、ループフィルタ２８、発振器２９、分周器３０により構成されるＰＬＬ回路により設定される所定の周波数の信号が、乗算器２１に入力され、コンバータ２より入力される信号と乗算される。その結果、乗算器２１の出力は、コンバータ２より入力される周波数多重化信号のうち、入力部９を操作することで、使用者により指定された放送局の信号のベースバンド信号となる。この信号は、ＡＧＣ回路２２により、所定のレベルに制御された後、乗算器２３と２４に入力される。
【００２６】
この乗算器２３と２４には、発振器２５が発生出力した、相互に９０゜だけ位相が異なる信号と乗算される。これにより、乗算器２３と２４より、ＱＰＳＫ変調されている信号のＩ信号成分とＱ信号成分が、それぞれ出力される。
【００２７】
このＩ信号成分とＱ信号成分は、それぞれローパスフィルタ１１と１２により平滑された後、デジタル復調回路４のＡ／Ｄ変換器４１と４２によりＡ／Ｄ変換され、ＱＰＳＫ復調回路４３に入力される。ＱＰＳＫ復調回路４３は、入力されたデジタルのＩ信号成分とＱ信号成分をＱＰＳＫ復調し、誤り訂正回路５に出力する。
【００２８】
なお、このＱＰＳＫ復調回路４３は、例えば、特公昭６３−４８４６９号公報に開示されているような構成とすることができる。
【００２９】
ＱＰＳＫ復調回路４３のＡＦＣ回路４４は、入力された信号と正規の信号との周波数ずれを検出し、その誤差を補正するためのＡＦＣ信号を発生する。このＡＦＣ信号は、加算器５２によりＣＰＵインタフェース５１からの制御信号と加算（合成）された後、フォーマット変換回路５３に入力され、３ワイヤ方式のフォーマットの信号に変換され、分周器３０に入力される。分周器３０は、この制御信号に対応して分周比を変更する。このようにして、受信周波数が、本来の周波数とずれている場合においては、そのずれが自動的に補正される。
【００３０】
ＱＰＳＫ復調回路４３は、また、Ａ／Ｄ変換器４１と４２より入力される信号のレベルが所定のレベルとなるように、ＡＧＣ回路２２に制御信号を出力する。ＡＧＣ回路２２は、この制御信号に対応して、乗算器２１から入力される信号のレベルを制御する。
【００３１】
誤り訂正回路５は、ＱＰＳＫ復調回路４３より入力された信号の誤りを訂正した後、トランスポート回路６に出力する。トランスポート回路６は、誤り訂正回路５より入力されたデジタル信号を、音声データのパケットと映像データのパケットとに分離する。また、そのデータがスクランブルされている場合、これをデスクランブルし、ＭＰＥＧデコーダ７に出力する。ＭＰＥＧデコーダ７は、入力された映像データと音声データを、それぞれデコードし、出力する。
【００３２】
ホストＣＰＵ８は、バスを介してデジタル復調回路４、誤り訂正回路５、トランスポート回路６、およびＭＰＥＧデコーダ７を適宜制御する。
【００３３】
ホストＣＰＵ８が選局の制御データをフォーマット変換回路５３に出力すると、後は、このフォーマット変換回路５３が選局の制御を実行するので、ホストＣＰＵ８は、その後、直ちに、他の制御に移行することができる。
【００３４】
図３は、他の実施例を表している。この実施例においては、ＣＰＵインタフェース５１の出力がＲＯＭ８１（記憶手段）に入力され、ＲＯＭ８１の出力が加算器５２を介してフォーマット変換回路５３に入力されるようになされている。その他の構成は、図１における場合と同様である。
【００３５】
すなわち、この実施例においては、ＲＯＭ８１に、チューナ３において受信する受信周波数に関するデータが予め書き込まれている。従って、ホストＣＰＵ８は、ＲＯＭ８１に予め記憶されているデータの中から、所定の１つの周波数をチューナ３に受信させるための信号を指定するだけでよい。チューナ３により受信する周波数帯域の数は、５０個程度であるので、ホストＣＰＵ８がＲＯＭ８１の所定の記憶値を読み出すために必要なビット数は、せいぜい８ビットもあれば充分である。
【００３６】
また、ＲＯＭ８１に代えて、ＲＡＭを用いるようにすることもできる。この場合、例えば電源立上げ時などにおいて、ホストＣＰＵ８は、所定のデータをＲＡＭに書き込むようにする。そして、以後、そこに書き込んだデータの中から所定のものを読み出すようにする。
【００３７】
図４は、さらに他の実施例を表している。この実施例においては、デジタル復調回路４と誤り訂正回路５が１つのＩＣ９２に組み込まれている。そして、チューナ３とＩＣ９２が、チューナパック９１として、１つの金属性のパック内にまとめて収容されている。チューナ３とＩＣ９２とは、チューナパック９１の基板上で３ワイヤ方式のフォーマットで結合されている。ホストＣＰＵ８は、バスを介してＩＣ９２にアクセスし、ＩＣ９２を介してチューナ３を制御する。
【００３８】
このようにすれば、取扱いがさらに容易となる。
【００３９】
なお、３ワイヤ方式のフォーマットのチューナ３の例としては、モトローラ社（商号）のＭＣ１２２１０のシリアル入力ＰＬＬ周波数シンセサイザを挙げることができる。あるいはまた、GEC PLESSEY SEMICONDUCTORS社（商号）の２．７ＧＨｚのLOW PHASE NOISE FREQUENCY SYNTHESISER ＳＰ５６５８を挙げることができる。
【００４０】
このように、チューナ３として、すでに３ワイヤ方式という簡便な方式で制御が可能な製品が市販されているので、これをそのまま用いることができ、より低コストの装置を実現することができる。
【００４１】
なお、以上の実施例においては、衛星放送を受信する受信装置を例として、本発明を説明したが、本発明はこれに限らず、伝送されてきた周波数多重化されている信号から、１つの周波数帯域の信号を抽出する場合に適用することが可能である。
【００４２】
【発明の効果】
以上の如く請求項１に記載のデジタル通信受信装置によれば、周波数選択手段が、第１のクロックに同期したシリアルデータフォーマットで供給される、周波数帯域を指定するための第１の制御信号に基づいて、所定の変調方式で変調された複数の周波数帯域の信号から、指定された周波数帯域の信号を選択し、復調手段が、第１のクロックよりもクロック周波数が高い第２のクロックに同期したパラレルデータフォーマットの第２の制御信号に基づいて、選択された所定の周波数帯域の信号を、変調方式に対応した復調方式でデジタル復調し、第２のクロック以上の動作クロックで動作する制御手段が、周波数選択手段を制御するための第３の制御信号を、第２のクロックに同期したパラレルデータフォーマットで出力するとともに、復調手段を制御するための第２の制御信号を、第２のクロックに同期したパラレルデータフォーマットで出力し、変換手段が、周波数選択手段を制御するための第２のクロックに同期したパラレルデータフォーマットの第３の制御信号の複数ビットのデジタル信号を一旦蓄積して、第１のクロックに同期して１ビットづつ出力することにより、第１のクロックに同期したシリアルデータフォーマットの第１の制御信号に変換して、周波数選択手段に供給し、変換手段は、復調手段を含むＩＣ（Integrated Circuit）に組み込まれるようにしたので、安価な装置で、ＣＰＵに対する負荷を軽減することができる。
【図面の簡単な説明】
【図１】本発明のデジタル通信復調装置を応用した受信装置の構成例を示すブロック図である。
【図２】図１のフォーマット変換回路５３の構成例を示すブロック図である。
【図３】本発明のデジタル通信復調装置を応用した受信装置の他の実施例の構成を示すブロック図である。
【図４】本発明のデジタル通信復調装置を応用した受信装置のさらに他の実施例の構成を示すブロック図である。
【図５】従来の受信装置の構成例を示すブロック図である。
【符号の説明】
３ チューナ， ４ デジタル復調回路， ５ 誤り訂正回路， ６ トランスポート回路， ７ ＭＰＥＧデコーダ， ８ ホストＣＰＵ， ２１ 乗算器， ２７ 位相比較器， ２８ ループフィルタ， ２９ 電圧制御発振器， ３０ 分周器， ３１ クロック発生回路， ４３ ＱＰＳＫ復調回路， ５２加算器， ５３ フォーマット変換回路， ８１ ＲＯＭ
Claims (3)
- 周波数帯域を指定するための制御信号であって、第１のクロックに同期したシリアルデータフォーマットの第１の制御信号の供給を受け、前記第１の制御信号に基づいて、所定の変調方式で変調された複数の周波数帯域の信号から、指定された周波数帯域の信号を選択する周波数選択手段と、
ＩＣ（Integrated Circuit）内に構成され、前記第１のクロックよりもクロック周波数が高い第２のクロックに同期したパラレルデータフォーマットの第２の制御信号の供給を受け、前記第２の制御信号に基づいて、前記周波数選択手段により選択された所定の周波数帯域の信号を、前記変調方式に対応した復調方式でデジタル復調する復調手段と、
前記周波数選択手段を制御するための第３の制御信号を、前記第２のクロックに同期したパラレルデータフォーマットで出力するとともに、前記復調手段を制御するための前記第２の制御信号を、前記第２のクロックに同期したパラレルデータフォーマットで出力する、前記第２のクロック以上の動作クロックで動作する制御手段と、
前記制御手段により出力された、前記周波数選択手段を制御するための前記第２のクロックに同期したパラレルデータフォーマットの前記第３の制御信号の複数ビットのデジタル信号を一旦蓄積して、前記第１のクロックに同期して１ビットづつ出力することにより、前記第１のクロックに同期したシリアルデータフォーマットの前記第１の制御信号に変換して、前記周波数選択手段に供給する変換手段と
を備え、
前記変換手段は、前記復調手段を含む前記ＩＣに組み込まれている
ことを特徴とするデジタル通信受信装置。 - 前記復調手段は、
前記周波数選択手段が選択する信号の周波数のずれを検出し、そのずれに対応する信号を出力する検出手段と、
前記検出手段により出力される周波数のずれに対応する信号と前記制御手段の制御信号を合成して前記変換手段に供給する合成手段と
をさらに備えることを特徴とする請求項１に記載のデジタル通信受信装置。 - パラレルデータフォーマットの第４の制御信号の供給を受け、前記復調手段の出力の誤りを訂正する誤り訂正手段と、
パラレルデータフォーマットの第５の制御信号の供給を受け、前記誤り訂正手段の出力から、音声データと映像データを分離する分離手段と、
パラレルデータフォーマットの第６の制御信号の供給を受け、前記分離手段により分離された前記音声データと映像データをデコードするデコード手段と
をさらに備え、
前記制御手段は、前記誤り訂正手段、前記分離手段、および、前記デコード手段に、それぞれ、パラレルデータフォーマットの前記第４の制御信号、前記第５の制御信号、および、前記第６の制御信号を更に供給する
ことを特徴とする請求項１に記載のデジタル通信受信装置。
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