JP3731130B2 - 強誘電体メモリ装置及びその駆動方法 - Google Patents
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Description
［技術分野］
本発明は、電子機器などに内蔵されているメモリ装置のうち特に強誘電体キャパシタをメモリセルに設けた強誘電体メモリ装置及びその駆動方法に関する。
［背景技術］
最近、メモリセルのキャパシタ中に強誘電体材料からなる容量膜を配置することにより記憶データを不揮発性とした強誘電体メモリ装置が提案されている。強誘電体材料とは、図１９に示すように、印加する電界を０から増大していくと、分極量も増大して点Ａで最大分極となり、逆に電界を減少させていくと分極が元の変化過程をたどらずに少しずつ減少し、電界を０にしても分極は０にならず、点Ｂにおける残留分極が残るような材料をいう。そして、強誘電体材料に負の電界を印加し、この電界を負の方向に増大させると、点Ｃにおいて負の最大分極となり、電界を減少させて０にすると、点Ｄにおける残留分極が残る。このように、強誘電体材料とは、それまでに受けた電界の大きさと極性に応じた残留分極が残るという特性、いわゆるヒステリシス特性を有するものである。
そこで、強誘電体膜を２つの導体膜で挟んでなる強誘電体キャパシタをメモリセル内に設け、信号電圧の正負や大きさに応じた強誘電体膜の残留分極を記憶データとすることで、記憶データを揮発させることなく保存しておくことができ、いわゆる不揮発性メモリ装置を実現することができる。
例えば、米国特許公報４，８７３，６６４号には、以下のような二つのタイプの強誘電体メモリ装置が開示されている。
第１のタイプの不揮発性メモリ装置は、メモリセルを１ビット当たり１個のトランジスタと１個の強誘電体キャパシタ（１Ｔ１Ｃ）で構成したものである。その場合、例えば２５６個の本体メモリセル（ノーマルセル）毎に１個のダミーメモリセル（リファレンスセル）が設けられている。
第２のタイプの不揮発性メモリ装置は、ダミーメモリセルを設けずに、メモリセルを１ビット当たり２個のトランジスタと２個の強誘電体キャパシタ（２Ｔ２Ｃ）で構成したものである。この場合、１対の相補データが１対の強誘電体キャパシタに記憶される。
また、例えば米国特許公報４，８８８，７３３号に開示されているように、メモリセルを１ビット当たり２個のトランジスタと１個の強誘電体キャパシタ（２Ｔ１Ｃ）で構成したものもある。
また、強誘電体キャパシタ中に用いられる強誘電体材料としては、ＫＮＯ3、ＰｂＬａ2Ｏ3−ＺｒＯ2−ＴｉＯ2、およびＰｂＴｉＯ3−ＰｂＺｒＯ3などが知られている。ＰＣＴの国際公開第ＷＯ９３／１２５４２号公報には、ＰｂＴｉＯ3−ＰｂＺｒＯ3に比べて極端に疲労の少ない，強誘電体メモリ装置中の強誘電体キャパシタに適した強誘電体材料も開示されている。
以下、従来の２Ｔ２Ｃタイプの強誘電体メモリ装置の動作について、図１７及び図１８を参照しながら説明する。
図１７は、従来の２Ｔ２Ｃタイプの強誘電体メモリ装置の構成を示す電気回路図である。同図において、１はメモリセル(Memory Cell)を、２はビット線電圧制御回路(Bitline Voltage Control Circuit)を、３はセンスアンプ回路(Sense Amp. Circuit)をそれぞれ示している。また、ＢＬ，／ＢＬはビット線を、ＳＮ，／ＳＮはデータ蓄積ノードを、ＷＬはワード線を、ＣＰはセルプレート線を、ＢＰ２はビット線電圧制御信号線を、ＳＡＥはセンスアンプ制御信号線をそれぞれ示している。
メモリセル回路１において、メモリセルトランジスタ１１，１２のドレインはビット線ＢＬ，／ＢＬに、ソースはデータ蓄積ノードＳＮ，／ＳＮに、ゲートはワード線Ｗ１にそれぞれ接続されている。そして、データ蓄積ノードＳＮ，／ＳＮとセルプレート線ＣＰとの間には、それぞれ強誘電体膜を有するメモリセルキャパシタ１３，１４が介設されている。
ビット線電圧制御回路２において、ビット線ＢＬ，／ＢＬと接地の間にはそれぞれ電圧制御用のＮＭＯＳトランジスタ２１，２２が介設されており、ビット線電圧制御信号線ＢＰ２は、このＮＭＯＳトランジスタ２１，２２のゲートに接続されている。
センスアンプ回路３において、センスアンプ信号線ＳＡＥには、第１，第２インバータ３１，３２が直列に接続されている。そして、第１インバータ３１の出力は駆動パルス印加用のＰＭＯＳトランジスタ３４のゲートに接続されている。また、ビット線ＢＬ，／ＢＬ間には、差動増幅型センスアンプを構成する２つのＰＭＯＳトランジスタ３５，３６が設けられており、このＰＭＯＳトランジスタ３５，３６の共通ドレインにＰＭＯＳトランジスタ３４のソースが接続され、ＰＭＯＳトランジスタ３４のドレインは電源電圧供給端子に接続されている。さらに、第２インバータ３２の出力は、駆動パルス印加用のＮＭＯＳトランジスタ３９のゲートに接続されている。ビット線ＢＬ，／ＢＬ間には、もう１つの差動増幅型センスアンプを構成する２つのＮＭＯＳトランジスタ３７，３８が設けられており、このＮＭＯＳトランジスタ３７，３８の共通ソースにＮＭＯＳトランジスタ３９のドレインが接続され、ＮＭＯＳトランジスタ３９のソースは接地に接続されている。すなわち、センスアンプ信号線ＳＡＥの制御信号により、各ＭＯＳトランジスタ３４，３９を動作させて、２つの差動増幅型センスアンプに起動パルスを印加して、ビット線ＢＬ，／ＢＬ間の電圧差（データ）を増幅するようにしている。
図１８は、上記２Ｔ２Ｃタイプの強誘電体メモリ装置の書き込み動作を示すタイミングチャートである。
まず、時間ｔ２０１で、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給すると、ビット線電圧制御回路２において、ＮＭＯＳトランジスタ２１，２２がオフになり、ビット線ＢＬ，／ＢＬに対する接地電圧ＶＳＳへのプリチャージが停止する。また、外部からの書き込みデータをビット線ＢＬ，／ＢＬに転送し、センスアンプ制御信号線ＳＡＥに論理信号Ｈを供給してセンスアンプ回路３を動作させ、ビット線ＢＬ，／ＢＬのデータをラッチする。このビット線ＢＬ，／ＢＬのデータは、例えばビット線ＢＬの電圧がＨでビット線／ＢＬの電圧がＬのときが”１”、ビット線ＢＬの電圧がＬでビット線／ＢＬの電圧がＨのときが”０”と定義されている。したがって、データ”１”が転送されているときには、センスアンプ回路３においてＰＭＯＳトランジスタ３５がオンになり、ＰＭＯＳトランジスタ３６がオフになることで、ビット線ＢＬの電圧が電源電圧ＶＤＤに等しくなる。また、ＮＭＯＳトランジスタ３８がオンになり、ＮＭＯＳトランジスタ３７がオフになることで、ビット線／ＢＬの電圧が接地電圧ＶＳＳになる。一方、ビット線ＢＬ，／ＢＬにデータ”０”が転送されているときには、ビット線ＢＬの電圧が接地電圧ＶＳＳに等しくなり、ビット線／ＢＬの電圧が電源電圧ＶＤＤに等しくなる。
次に、時間ｔ２０２で、ワード線ＷＬに論理信号Ｈを供給すると、メモリセルトランジスタ１１，１２がオンになり、データ蓄積ノードＳＮ，／ＳＮの電圧がそれぞれビット線ＢＬ，／ＢＬの電圧と等しくなる。同時に、セルプレート線ＣＰに論理信号Ｈを供給すると、強誘電体膜を有するメモリセルキャパシタ１３，１４のうちのいずれか一方のメモリセルキャパシタにＬデータが書き込まれる（例えば図１９に示す点Ｃにおける状態）。
次に、時間ｔ２０３で、ワード線ＷＬに論理信号Ｈを供給した状態でセルプレート線ＣＰに論理信号Ｌを供給すると、メモリセルキャパシタ１３，１４のうちの他方のメモリセルキャパシタにＨデータが書き込まれる（例えば図１９に示す点Ａにおける状態）。ちなみに、このとき、Ｌデータは図１９の点Ｄにおける残留分極を有する状態となる。
このとき、例えばメモリセルキャパシタ１３にＨデータが書き込まれ、メモリセルキャパシタ１４にＬデータが書き込まれた状態をメモリセルのデータ”１”として、メモリセルキャパシタ１３にＬデータが書き込まれ、メモリセルキャパシタ１４にＨデータが書き込まれた状態をメモリセルのデータ”０”としてそれぞれ記憶する。つまり、相補データを記憶している。
次に、時間ｔ２０４で、センスアンプ制御信号線ＳＡＥに論理信号Ｌを供給すると、センスアンプ回路３の動作が停止するので、ビット線ＢＬ，／ＢＬ間の電圧がほぼ０になる。また、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給すると、ビット線ＢＬ，／ＢＬの電圧は接地電圧ＶＳＳとなり、データ蓄積ノードＳＮ，／ＳＮの電圧も接地電圧ＶＳＳとなる。この状態では、セルプレート線ＣＰの電圧も接地電圧ＶＳＳであるため、メモリセルキャパシタの強誘電体膜を挟む２つの導体膜には電荷が残っていない状態となっている。このとき、Ｌデータは図１９の点Ｄにおける残留分極を有する状態であり、Ｈデータは図１９の点Ｂにおける残留分極を有する状態である。
次に、時間ｔ２０５で、ワード線ＷＬに論理信号Ｌを供給すると、メモリセルトランジスタ１１，１２がオフになり、書き込み動作が終了する。
以上の書き込み動作において、時間ｔ２０２から時間ｔ２０３までの期間がメモリセルキャパシタのＬデータ書き込み期間であり、時間ｔ２０３から時間ｔ２０４までの期間がメモリセルキャパシタへのＨデータ書き込み期間である。
−解決課題−
上述のように、従来の強誘電体メモリ装置は、上記のようにワード線が選択されている期間でのみメモリセルキャパシタへのデータの書き込みが行われる。そして、書き込みデータはＨデータとＬデータとからなる相補データであるため、データを書き込むためには、時間ｔ２０２からｔ２０３までの期間に加えて、時間ｔ２０３からｔ２０４までの期間が必要である。このような書き込み時間は、電源電圧が高いときはさほど問題にはならない。しかし、低電圧，低温の条件下では強誘電体膜の分極の大きさが高電圧，高温の条件下に比べて小さくなるので、図１９に示す点Ｂ，Ｄにおける残留分極の大きさも低下する。この残留分極の低減量をできるだけ小さくしようとすると、時間ｔ２０２から時間ｔ２０４までの期間を十分長く設定しておく必要がある。図１９の点Ｂ，Ｄに示す残留分極の大きさは、電界の変化する速度が速いほど小さくなるので、書き込み期間が短くなると、強誘電体膜のデータ保持特性が悪くなるからである。そのため、このような強誘電体メモリ装置を用いると低電圧で高速書き込み動作ができないことになり、強誘電体メモリ装置の高性能化を図るための障害となっている。
また、上記従来のメモリ装置においては、強誘電体膜で形成されたメモリセルキャパシタは、ビット線およびセンスアンプを通して、電源電圧ＶＤＤまたは接地電圧ＶＳＳが印加されるため、メモリセルキャパシタの強誘電体膜の両端は電源電圧ＶＤＤに等しい電位差となり、信頼性の低下を招くおそれもあった。
本発明の第１の目的は、強誘電体メモリのデータ書き込み時間の短縮を図りうる、データ保持能力の高い強誘電体メモリ装置を実現することにある。
本発明の第２の目的は、強誘電体膜の劣化の少ない信頼性の高い強誘電体メモリ装置を提供することにある。
［発明の開示］
まず、本発明の第１の課題を解決するための手段の着眼点および基本原理について説明する。
従来の書き込み動作では、強誘電体キャパシタの両電極間に電圧が印加されているときのみ強誘電体キャパシタの分極反転動作ができるものであった。しかし、上述のように、低電圧，低温などの条件下では分極反転動作に時間がかかるということがわかった。これを解決するには、書き込み時間を分極反転動作が完了する程度長い時間で書き込み動作を行うということが考えられるが、この方式では高速動作ができない。
そこで、本発明者は、外部の書き込み動作タイミングの時間は短くして、内部的に長い時間で強誘電体キャパシタに書き込むという方式を備えた強誘電体メモリ装置を考え出した。つまり、強誘電体キャパシタの両電極間に電圧を印加し、このときが強誘電体キャパシタの両電極間に電荷が残留する状態とする方式である。この方式によると、強誘電体キャパシタの電荷が接合リークや強誘電体キャパシタの両電極間リークによって電荷が無くなるまで分極反転書き込み動作が行われることになる。この電荷が無くなる時間は高温でも１００ｍｓｅｃというような時間で、分極反転書き込み動作には充分な時間である。
つまり、トランジスタのソースやドレインの拡散領域と基板との間の接合容量のように強誘電体キャパシタと並列に接続された寄生容量や、特別に付加したキャパシタの電荷を利用して、強誘電体キャパシタの分極反転を行うものである。
本発明の第１の強誘電体メモリ装置は、メモリセルと、上記メモリセルに接続されるビット線と、上記メモリセル内に設けられ、強誘電体膜と該強誘電体膜を挟む第１，第２の電極により構成される強誘電体キャパシタと、上記メモリセル内に設けられ、上記ビット線と上記強誘電体キャパシタの上記第１の電極との間に介設されるメモリセルトランジスタと、上記強誘電体キャパシタの上記第２の電極に接続されるセルプレート線と、上記強誘電体キャパシタの上記第１，第２の電極に上記強誘電体膜を分極させるための電荷を残留させた状態で、上記第１，第２の電極への電圧の供給を停止させる制御手段とを備えている。
これにより、制御のための時間を短くして強誘電体キャパシタに大きな分極を生ぜしめることが可能となる。したがって、この強誘電体メモリ装置は、低温，低電圧などの悪条件下でも、高速動作が可能になる。
上記第１の強誘電体メモリ装置は、１Ｔ１Ｃ型の構造であってもよいが、上記メモリセルに接続されるもう１つのビット線と、上記もう１つのビット線と上記強誘電体キャパシタの第２の電極との間に介在するもう１つのメモリセルトランジスタとをさらに備えた２Ｔ１Ｃ型の構造を有していてもよい。
また、上記メモリセルに接続されるもう１つのビット線と、もう１つの強誘電体キャパシタと、上記もう１つのビット線と上記もう１つの強誘電体キャパシタとの間に介在するもう１つのメモリセルトランジスタとをさらに備えている２Ｔ２Ｃ型の構造を有していてもよい。
上記制御手段は、具体的には、上記ビット線の電圧が、上記セルプレート線の電圧より高くかつ上記セルプレート線の電圧に電源電圧を加えた電圧よりは低い電圧の状態で、上記メモリセルトランジスタをオフにするように制御するものであり、この制御によって、残留電荷による書き込み状態を継続させることができる。
特に、２Ｔ２Ｃ型の強誘電体メモリ装置においては、上記制御手段は、上記ビット線の電圧が上記セルプレート線の電圧より高くかつ上記セルプレート線の電圧に電源電圧を加えた電圧よりは低い電圧の状態で上記メモリセルトランジスタをオフにするとともに、上記もう１つのビット線の電圧が上記セルプレート線の電圧より低い電圧の状態で上記もう１つのメモリセルトランジスタをオフにするものとすることができる。もう１つのビット線及びセルプレート線の電圧を制御する場合、上記制御手段は、上記もう１つのメモリセルトランジスタをオフした後に上記セルプレート線の電圧を下げるように制御するものであってもよいし、上記もう１つのビット線をフローティング状態とした後に上記セルプレート線の電圧を下げるように制御するものであってもよい。また、上記制御手段は、上記もう１つのビット線の電圧が、上記セルプレート線の電圧よりビルトイン電圧分だけ低い電圧の状態で上記もう１つのメモリセルトランジスタをオフするように制御するものであってもよい
本発明の第２の強誘電体メモリ装置は、メモリセルと、上記メモリセルに接続されるビット線と、上記メモリセル内に設けられ、強誘電体膜と該強誘電体膜を挟む第１，第２の電極により構成される強誘電体キャパシタと、上記メモリセル内に設けられ、上記ビット線と上記強誘電体キャパシタの上記第１の電極との間に介設されるメモリセルトランジスタと、上記強誘電体キャパシタの上記第２の電極に接続されるセルプレート線と、誘電体膜と該誘電体膜を挟む第１，第２の電極とを有する電荷供給用キャパシタとを備えており、上記電荷供給用キャパシタの第１の電極と上記強誘電体キャパシタの上記第１の電極とは、互いに電荷の移動が可能に接続されている。
これにより、電荷供給用キャパシタを利用して、強誘電体キャパシタにより大きな電荷を与えることができるので、強誘電体膜の保持特性を向上させることができる。
上記電荷供給用キャパシタは、一般的なＭＩＭ構造のキャパシタであってもよいし、強誘電体キャパシタであってもよい。
上記第２の強誘電体メモリ装置は、１Ｔ１Ｃ型の構造だけでなく、上記メモリセルに接続されるもう１つのビット線と、上記もう１つのビット線と上記強誘電体キャパシタの第２の電極との間に介在するもう１つのメモリセルトランジスタとをさらに備えた２Ｔ１Ｃ型の構造を有していてもよい。
また、上記電荷供給用キャパシタの上記第２の電極は、固定電圧を受けるように構成されていてもよい。
また、上記電荷供給用キャパシタの第１の電極が上記強誘電体キャパシタの第１の電極に接続された状態で、上記電荷供給用キャパシタの第２の電極の電圧の極性を反転させる制御手段をさらに備えることができる。
これにより、強誘電体キャパシタの強誘電体膜により大きな電圧による分極を生ぜしめることが可能になる。
また、上記第２の強誘電体メモリ装置は、キャパシタと、誘電体膜と該誘電体膜を挟む第１，第２の電極とを有するもう１つの電荷供給用キャパシタとをさらに備え、上記電荷供給用キャパシタの第１の電極と上記強誘電体キャパシタの上記第１の電極とは、互いに電荷の移動が可能に接続され、上記もう１つの電荷供給用キャパシタの第１の電極と上記もう１つの強誘電体キャパシタの上記第１の電極とは互いに電荷の移動が可能に接続された２Ｔ２Ｃ型の構造にも適用することができる。
この２Ｔ２Ｃ型の構造の場合、上記電荷供給用キャパシタ及び上記もう１つの電荷供給用キャパシタの各第２の電極に接続される共通の配線をさらに設けてもよいし、上記電荷供給用キャパシタ，上記もう１つの電荷供給用キャパシタの各第２の電極にそれぞれ接続される第１，第２の配線をさらに設けてもよい。
上記第１，第２の配線を設ける場合には、上記第１の配線を上記もう１つのビット線に接続し、上記第２の配線を上記ビット線にそれぞれ接続するとともに、上記第１の配線に介設された第１のスイッチングトランジスタと、上記第１の配線に介設された第２のスイッチングトランジスタとをさらに設けることができる。
これにより、２Ｔ２Ｃ型の強誘電体メモリ装置において書き込み時に２つのビット線に印加される高低の電圧を利用して、各強誘電体膜により大きな電圧による分極を生ぜしめ、保持特性のよい相補データを記憶させることが可能になる。
また、上記第２の強誘電体メモリ装置において、上記ビット線に接続されるデータ線をさらに設け、上記電荷供給用キャパシタの上記第１の電極を上記データ線に接続し、書き込み状態において上記電荷供給用キャパシタの上記第１の電極が上記強誘電体キャパシタの上記第１の電極と接続状態であるように構成することができる。
これにより、ビット線に接続される多くのメモリセルがある場合に、メモリセルの外に設けた共通の電荷供給用キャパシタを利用して、各メモリセルの書き込みを行なうことができる。
また、上記第２の強誘電体メモリ装置において、誘電体膜及び該誘電体膜を挟む第１，第２の電極とを有する読み出し用キャパシタをさらに設け、上記読み出し用キャパシタの上記第１の電極を上記データ線に接続して、読み出し状態において上記読み出しキャパシタの上記第１の電極が上記強誘電体キャパシタの上記第１の電極と接続状態であるように構成することもできる。
さらに、上記第２の強誘電体メモリ装置において、誘電体膜及び該誘電体膜を挟む第１，第２の電極とを有する読み出し用キャパシタと、上記読み出し用キャパシタの上記第１の電極に接続されるもう１つのデータ線とをさらに設け、書き込み状態において上記電荷供給用キャパシタの上記第１の電極が上記強誘電体キャパシタの上記第１の電極と接続状態である一方、読み出し状態において上記読み出しキャパシタの上記第１の電極が上記強誘電体キャパシタの上記第１の電極と接続状態であるように構成することもできる。
また、上記第２の強誘電体メモリ装置において、書き込み状態において上記電荷供給用キャパシタが上記強誘電体キャパシタの上記第１の電極に接続される一方、読み出し状態において上記電荷供給用キャパシタをビット線容量調整用の容量として接続されているように構成してもよい。
これにより、別途読み出し用のキャパシタを設けなくてもよい構造となる。
さらに、上記第２の強誘電体メモリ装置において、上記データ線に接続され、上記電荷供給用キャパシタを収納した書き込みバッファ回路と、上記ビット線にトランジスタを介して接続される読み出し用データ線と、上記読み出し用データ線に接続されるセンスアンプ回路とをさらに設けることができる。この場合、読み出し用データ線に接続される読み出しキャパシタを付設してもよい。
これにより、バッファ回路によって強誘電体膜に高いストレスが印加されるのを緩和しながら、信頼性の高い強誘電体メモリ装置を提供することができる。
また、上記第２の強誘電体メモリ装置において、上記強誘電体キャパシタの上記第１，第２の電極に上記強誘電体膜を分極させるための電荷を残留させた状態で、上記第１，第２の電極への電圧の供給を停止させる制御手段をさらに設けることが好ましい。
これにより、大きな残留電荷を利用したデータの書き込みを実現することができる。
本発明の強誘電体メモリ装置の駆動方法は、メモリセル内に、強誘電体膜及び該強誘電体膜を挟む第１，第２の電極により構成される強誘電体キャパシタと、上記強誘電体キャパシタの上記第１の電極に接続されるスイッチングトランジスタとを配設した強誘電体メモリ装置の駆動方法であって、上記スイッチングトランジスタをオンにして、上記スイッチングトランジスタを介して上記強誘電体キャパシタの第１の電極と上記第２の電極との間に、上記強誘電体膜を分極させるための電界を与える第１のステップと、上記第１の電極及び第２の電極のうち少なくともいずれか一方の電極に、上記強誘電体膜を分極させるための電界を与える電荷を残留させた状態で、上記スイッチングトランジスタをオフにする第２のステップとを含んでいる。
この方法により、上述のような構造を有する強誘電体メモリ装置を動作させる際に、第１のステップにおける書き込み動作の終了後にも、第２のステップにおいて残留電荷を利用して強誘電体膜の分極作用を持続させることができる。
上記強誘電体メモリ装置の駆動方法において、上記第２のステップでは、第１のステップで上記強誘電体膜に与えられる電界よりも小さくかつ極性が同じ電界を上記強誘電体膜に与えるように、上記電荷を残留させることが好ましい。
また、上記メモリセル内に配置され、強誘電体膜及び該強誘電体膜を挟む第１，第２の電極により構成されるもう１つの強誘電体キャパシタと、上記もう１つの強誘電体キャパシタの上記第１の電極に接続されるもう１つのスイッチングトランジスタとをさらに備えた２Ｔ２Ｃ型の強誘電体メモリ装置においては、上記第１のステップでは、上記強誘電体キャパシタの第１の電極にその第２の電極よりも高い電圧を印加し、上記第２のステップでは、上記強誘電体キャパシタの第１の電極にその第２の電極の電圧より高い電圧が印加されている状態で上記スイッチングトランジスタをオフにするとともに、上記もう１つの強誘電体キャパシタの第１の電極にその第２の電極よりも低い電圧を印加するステップと、上記もう１つの強誘電体キャパシタの第１の電極にその第２の電極の電圧より低い電圧が印加されている状態で上記もう１つのスイッチングトランジスタをオフにするステップとをさらに設けることができる。
この方法により、残留電荷を利用した相補データの書き込みが可能になる。
【図面の簡単な説明】
図１は、本発明の第１の実施形態の強誘電体メモリ装置の動作タイミング図である。
図２は、本発明の第２の実施形態の強誘電体メモリ装置の構成の主要部を示す電気回路図である。
図３は、本発明の第２の実施形態の強誘電体メモリ装置の動作タイミング図である。
図４は、本発明の第３の実施形態の強誘電体メモリ装置の動作タイミング図である。
図５は、本発明の第４の実施形態の強誘電体メモリ装置の構成の主要部を示す電気回路図である。
図６は、本発明の第４の実施形態の強誘電体メモリ装置の動作タイミング図である。
図７は、本発明の第５の実施形態の強誘電体メモリ装置の構成の主要部を示す電気回路図である。
図８は、本発明の第５の実施形態の強誘電体メモリ装置の動作タイミング図である。
図９は、本発明の第６の実施形態の強誘電体メモリ装置の主要部を示す電気回路図である。
図１０は、本発明の第７の実施形態の強誘電体メモリ装置の主要部を示す電気回路図である。
図１１は、本発明の第７の実施形態の強誘電体メモリ装置の動作タイミング図である。
図１２は、本発明の第８の実施形態の強誘電体メモリ装置の主要部を示す電気回路図である。
図１３は、本発明の第９の実施形態の強誘電体メモリ装置の主要部を示す電気回路図である。
図１４は、本発明の第９の実施形態の強誘電体メモリ装置の動作タイミング図である。
図１５は、本発明の第１０の実施形態の強誘電体メモリ装置の主要部を示す電気回路図である。
図１６は、本発明の第１０の実施形態の強誘電体メモリ装置の動作タイミング図である。
図１７は、従来の強誘電体メモリ装置の主要部を示す電気回路図である。
図１８は、従来の強誘電体メモリ装置の動作タイミング図である。
［最良の実施形態］
（第１の実施形態）
まず、第１の実施形態について説明する。本実施形態に係る強誘電体メモリ装置の構造は、上記図１７に示す従来の強誘電体メモリ装置と同じで、動作タイミングのみが異なる。図１は、本実施形態に係る強誘電体メモリ装置の書き込み動作を示す動作タイミング図である。
まず、時間ｔ１１で、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給すると、ビット線電圧制御回路２において、ＮＭＯＳトランジスタ２１，２２がオフになり、ビット線ＢＬ，／ＢＬに対する接地電圧ＶＳＳへのプリチャージが停止する。また、外部からの書き込みデータをビット線ＢＬ，／ＢＬに転送し、センスアンプ制御信号線ＳＡＥに論理信号Ｈを供給してセンスアンプ回路３を動作させ、ビット線ＢＬ，／ＢＬのデータをラッチする。
次に、時間ｔ１２で、ワード線ＷＬに論理信号Ｈを供給すると、メモリセルトランジスタ１１，１２がオンになり、データ蓄積ノードＳＮ，／ＳＮの電圧がそれぞれビット線ＢＬ，／ＢＬの電圧と等しくなる。同時に、セルプレート線ＣＰに論理信号Ｈを供給すると、強誘電体膜を有するメモリセルキャパシタ１３，１４の一方のメモリセルキャパシタにＬデータが書き込まれる（例えば図１９に示す点Ｃにおける状態）。
次に、時間ｔ１３で、ワード線ＷＬに論理信号Ｈを供給した状態でセルプレート線ＣＰを論理電圧Ｌにすると、強誘電体膜を有するメモリセルキャパシタ１３，１４の他方のメモリセルキャパシタにＨデータが書き込まれる（例えば図１９に示す点Ａにおける状態）。ちなみに、Ｌデータは図１９の点Ｄにおける残留分極を有する状態となる。
このとき、例えばメモリセルキャパシタ１３にＨデータが書き込まれ、メモリセルキャパシタ１４にＬデータが書き込まれた状態をメモリセルのデータ”１”として、メモリセルキャパシタ１３にＬデータが書き込まれ、メモリセルキャパシタ１４にＨデータが書き込まれた状態をメモリセルのデータ”０”としてそれぞれ記憶する。
次に、時間ｔ１４で、ワード線ＷＬに論理信号Ｌを供給すると、メモリセルトランジスタ１１，１２がオフになる。この状態でデータ蓄積ノードＳＮ，／ＳＮのうち論理電圧Ｈが印加されていたノードにおいては、電源電圧ＶＤＤに相当する電荷が残留した状態となる。すなわち、当該ノードにつながるメモリセルキャパシタつまりＨデータ書き込み側のメモリセルキャパシタにおいては、残留電荷がリークなどによって無くなるまで書き込みが続くこととなる。このときに、Ｈデータは図１９の点Ｂにおける残留分極を有する状態となる。
次に、時間ｔ１５で、センスアンプ制御信号線ＳＡＥに論理信号Ｌを供給すると、センスアンプ回路３の動作が停止するので、ビット線ＢＬ，／ＢＬ間の電圧がほぼ０になる。また、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給すると、ビット線ＢＬ，／ＢＬの電圧は接地電圧ＶＳＳとなる。ただし、既にメモリセルトランジスタ１１，１２がオフにされているので、データ蓄積ノードＳＮ，／ＳＮの電圧はリークによる低下を無視すると変化しない。
本実施形態に係る強誘電体メモリ装置の書き込み方法の特徴は、時間ｔ１４で、センスアンプ制御信号線ＳＡＥに論理信号Ｈを供給し、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給した状態で、ワード線ＷＬの電圧をＬにしている点である。すなわち、この状態では、メモリセルトランジスタ１１，１２がオフするが、図１に示すように、データ蓄積ノードＳＮ，／ＳＮのうち論理電圧Ｈが印加されていたノードには論理電圧Ｈに相当する電荷が残留した状態が持続することになる。そして、Ｈデータ書き込みが行なわれる側のメモリセルキャパシタの両電極間には、一方の電極に残留する論理電圧Ｈに相当する電荷により電界が作用するので、図１９から容易に理解されるようにＨデータ書き込みが行なわれることになる。言い換えると、Ｈデータの書き込みのための制御動作は、時間ｔ１４で終了しているが、メモリセルキャパシタへのＨデータの書き込みは続いている。
したがって、本実施形態の書き込み動作においては、時間ｔ１２から時間ｔ１３までの期間がメモリセルキャパシタへのＬデータ書き込み期間であり、時間ｔ１３から時間ｔ１４までの期間が電圧印加によるメモリセルキャパシタへのＨデータ書き込み期間である。そして、時間ｔ１４以降の期間は、残留電荷によるメモリセルキャパシタへのＨデータ書き込み期間ということがいえる。
本実施形態の方式によると、強誘電体キャパシタの電荷が接合リークや強誘電体キャパシタの両電極間リークによって電荷が無くなるまで分極反転書き込み動作が行われることになる。この電荷が無くなる期間は高温でも１００ｍｓｅｃ程度であるので、図１９に示す点Ｂにおける残留分極（Ｈ，Ｌの定義を逆にしたときには、点Ｄにおける残留分極）を十分大きく確保することができる時間である。一方、制御動作における書き込み期間は従来の図１８に示す書き込み期間と変わらない。このように、低電圧や低温という条件下においても、強誘電体メモリ装置の保持電荷量を大きく確保できるので、制御動作としてのＨデータ書き込み期間が数ｎｓｅｃ程度で済むという高速書き込み動作を実現することができる。
なお、本実施形態及び以下の各実施形態において、動作タイミング図の形状を図１８の形状と比較すると、各実施形態の書き込み方法の方が制御期間が長くなるように見えるかもしれないが、各図の時間スケールはすべて互いに異なるので、図の形状は実際の制御時間の長短を表すものではない。
（第２の実施形態）
次に、第２の実施形態について説明する。上記第１の実施形態においては、強誘電体キャパシタの両電極間に電源電圧の電荷を残留させていることで、残留分極の大きさを確保しているが、反面、強誘電体キャパシタの両電極間に長時間電源電圧が印加されることで、電源電圧が高いときには強誘電体キャパシタの劣化が促進されるそれがある。特に、高電圧で長時間使用するデバイスに対しては、その不利益を無視できない。
そこで、本実施形態に係る強誘電体メモリ装置においては、強誘電体キャパシタの両電極間に電源電圧の電荷を残留させるのではなく、強誘電体キャパシタの劣化の問題が無い程度の低い電圧の電荷を残留させるようにしている。
図２は、本実施形態の強誘電体メモリ装置の構成を示す電気回路図である。本実施形態に係る強誘電体メモリ装置の特徴は、ビット線電圧制御回路２内に２つのビット線電圧制御信号線／ＢＰ１，ＢＰ２を備えている点である。その他の構成は、図１７に示す従来の強誘電体メモリ装置と同じである。
ビット線電圧制御信号線ＢＰ２は、従来の構造と同様に、２つのＮＭＯＳトランジスタ２１，２２のゲートに接続されている。他方のビット線電圧制御信号線／ＢＰ１は、２つのＰＭＯＳトランジスタ２３，２４のゲートに接続されており、この各ＰＭＯＳトランジスタ２３，２４のドレインは、ビット線ＢＬ，／ＢＬに電圧降下用ＰＭＯＳトランジスタ２５，２６を介してそれぞれ接続され、各ＰＭＯＳトランジスタ２３，２４の共通ソースは接地に接続されている。すなわち、ビット線電圧制御信号線ＢＰ２は、従来の構造と同様のビット線ＢＬ，／ＢＬを接地電圧ＶＳＳまでプリチャージするための信号線である。これに対し、ビット線電圧制御信号線／ＢＰ１は、ビット線ＢＬ，／ＢＬをＰチャネル型ＭＯＳトランジスタ２５，２６のしきい値電圧の２倍の電圧までプリチャージするための信号線である。
次に、本実施形態に係る強誘電体メモリ装置の書き込み動作について説明する。図３は、本実施形態に係る強誘電体メモリ装置の書き込み動作を示す動作タイミング図である。
まず、時間ｔ２１で、ビット線電圧制御信号線ＢＰ２に論理電圧Ｌを、ビット線電圧制御信号線／ＢＰ１に論理電圧Ｈをそれぞれ印加すると、ビット線電圧制御回路２において、ＮＭＯＳトランジスタ２１，２２がオフになり、ビット線ＢＬ，／ＢＬに対する接地電圧ＶＳＳへのプリチャージが停止する。このとき、ビット線電圧制御信号線／ＢＰ１の電圧が論理電圧Ｈであることから、ＰＭＯＳトランジスタ２３，２４はオフしており、ビット線ＢＬ，／ＢＬの電位には何の影響も与えない。また、外部からの書き込みデータをビット線ＢＬ，／ＢＬに転送し、センスアンプ制御信号線ＳＡＥに論理信号Ｈを供給してセンスアンプ回路３を動作させ、ビット線ＢＬ，／ＢＬのデータをラッチする。
次に、時間ｔ２２で、ワード線ＷＬに論理信号Ｈを供給すると、メモリセルトランジスタ１１，１２がオンになり、データ蓄積ノードＳＮ，／ＳＮの電圧がそれぞれビット線ＢＬ，／ＢＬの電圧と等しくなる。同時に、セルプレート線ＣＰに論理信号Ｈを供給すると、強誘電体膜を有するメモリセルキャパシタ１３，１４の一方のメモリセルキャパシタにＬデータが書き込まれる。
次に、時間ｔ２３で、ワード線ＷＬに論理信号Ｈを供給した状態でセルプレート線ＣＰを論理電圧Ｌにすると、強誘電体膜を有するメモリセルキャパシタ１３，１４の他方のメモリセルキャパシタにＨデータが書き込まれる。
次に、時間ｔ２４で、センスアンプ制御信号線ＳＡＥに論理信号Ｌを供給してセンスアンプ回路３の動作を停止した後に、ビット線電圧制御信号線／ＢＰ１に論理信号Ｌを供給すると、ビット線電圧制御回路２内のＰＭＯＳトランジスタ２３，２４がオンになり、ビット線ＢＬ，／ＢＬには電源電圧ＶＤＤの代わりにＰチャネル型ＭＯＳトランジスタのしきい値電圧の２倍の電圧が印加される。
次に、時間ｔ２５で、ワード線ＷＬに論理信号Ｌを供給すると、メモリセルトランジスタ１１，１２がオフになる。この状態でデータ蓄積ノードＳＮ，／ＳＮのうち論理電圧Ｈが印加されていたノードにおいては、論理電圧Ｈに相当する電荷が残留した状態となる。すなわち、当該ノードにつながるＨデータ書き込み側のメモリセルキャパシタにおいては、電荷がリークなどによって無くなるまで書き込みが続くこととなる。
次に、時間ｔ２６で、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給すると、ビット線ＢＬ，／ＢＬの電圧が接地電圧ＶＳＳになり、書き込み動作が終了する。
ここで、時間ｔ２２から時間ｔ２３までの期間がメモリセルキャパシタへのＬデータ書き込み期間であり、時間ｔ２３から時間ｔ２５までの期間が制御電圧の印加によるメモリセルキャパシタへのＨデータ書き込み期間である。そして、時間ｔ２５以降の期間が残留電荷によるメモリセルキャパシタへのＨデータ書き込み期間である。その場合、本実施形態では、制御電圧によるＨデータ書き込み期間の後半は、Ｈデータ書き込みされるメモリセルキャパシタの両電極間に電源電圧よりも低い電圧（トランジスタのしきい値電圧の２倍程度）が印加される。また、残留電荷によるＨデータ書き込み期間中は、Ｈデータ書き込みが行なわれるメモリセルキャパシタのデータ蓄積ノードにＭＯＳトランジスタのしきい値電圧の２倍の電圧に相当する電荷が残留した状態となる。
本実施形態の強誘電体メモリセル装置の構造及び書き込み方法によると、制御動作によるＨデータ書き込みの終了後に、残留電荷によるＨデータ書き込み期間を設けている点では、上記第１の実施形態と同様である。したがって、本実施形態の強誘電体メモリ装置により、上記第１の実施形態と同じ効果を発揮することができる。
しかも、本実施形態では、制御動作によるＨデータ書き込みの後半の期間及び残留電荷によるＨデータ書き込み期間の間に、強誘電体キャパシタの両電極間に電源電圧に相当する電荷を残留させるのではなく、強誘電体キャパシタの劣化がほとんど生じない程度の低い電圧の電荷を残留させるようにしている。具体的に、本実施形態の書き込み方法で行なっている方式は、制御動作によるＨデータ書き込み中は強誘電体キャパシタの両電極間に電源電圧を印加し、その後、制御動作によるＨデータ書き込みがＰチャネル型ＭＯＳトランジスタのしきい値電圧の２倍程度の電圧にまで電圧を落とすという方式である。この電圧は例えば２Ｖ以下程度であり、実際上、この程度の電圧が長期間印加されても強誘電体キャパシタの劣化はほとんど生じない。
したがって、本実施形態に係る強誘電体メモリ装置は、上述の第１の実施形態に比べて電源電圧が高い場合でも低い場合でも同程度の電圧に設定できるという利点がある。
（第３の実施形態）
次に、第３の実施形態について説明する。上述の第１，第２の実施形態の強誘電体メモリ装置によって、低電圧，低温等の条件下で強誘電体キャパシタにデータ保持に必要な分極を残留させるためのＨデータ書き込み期間は大幅に短縮されたが、Ｌデータ書き込み期間については従来と変わりない。そこで、本実施形態では、強誘電体キャパシタにデータ保持に必要な分極を残留させるためのＬデータ書き込み期間の短縮対策について説明する。
本実施形態に係る強誘電体メモリ装置の構造は、上記図１７に示す従来の強誘電体メモリ装置と同じで、動作タイミングのみが異なる。図４は、本実施形態に係る強誘電体メモリ装置の書き込み動作を示す動作タイミング図である。
まず、時間ｔ３１で、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給すると、ビット線電圧制御回路２において、ＮＭＯＳトランジスタ２１，２２がオフになり、ビット線ＢＬ，／ＢＬに対する接地電圧ＶＳＳへのプリチャージが停止する。また、外部からの書き込みデータをビット線ＢＬ，／ＢＬに転送し、センスアンプ制御信号線ＳＡＥに論理信号Ｈを供給してセンスアンプ回路３を動作させ、ビット線ＢＬ，／ＢＬのデータをラッチする。
次に、時間ｔ３２で、ワード線ＷＬに論理信号Ｈを供給すると、メモリセルトランジスタ１１，１２がオンになり、データ蓄積ノードＳＮ，／ＳＮの電圧がそれぞれビット線ＢＬ，／ＢＬの電圧と等しくなる。同時に、セルプレート線ＣＰに論理信号Ｈを供給すると、強誘電体膜を有するメモリセルキャパシタ１３，１４の一方のメモリセルキャパシタにＬデータが書き込まれる。
次に、時間ｔ３３で、ワード線ＷＬに論理信号Ｈを供給した状態でセルプレート線ＣＰを論理電圧Ｌにすると、強誘電体膜を有するメモリセルキャパシタ１３，１４の他方のメモリセルキャパシタにＨデータが書き込まれる。
次に、時間ｔ３４で、セルプレート線ＣＰに再び論理信号Ｈを供給して、強誘電体膜で形成されたメモリセルキャパシタ１３，１４に対するＬデータ書き込みのための制御動作を行う。このとき、ワード線ＷＬの電圧が電源電圧ＶＤＤであれば、データ蓄積ノードＳＮ，／ＳＮのうち論理電圧Ｈが印加されているノードにおいては、メモリセルキャパシタのセルプレートＣＰ側の電極の電圧上昇に伴い、メモリセルトランジスタのしきい値電圧分だけ電圧が上昇する。
次に、時間ｔ３５で、ワード線ＷＬに論理信号Ｌを供給すると、メモリセルトランジスタ１１，１２がオフになる。この状態で、この状態で、データ蓄積ノードＳＮ，／ＳＮのうちＨデータ書き込みが行なわれる側のノードにおいては、メモリセルトランジスタの電源電圧ＶＳＳにしきい値電圧を加えた電圧に相当する電荷が保持された状態が持続し、データ蓄積ノードＳＮ，／ＳＮのうちＬデータ書き込みが行なわれる側のノードにおいては、接地電位ＶＳＳに相当する電荷の電圧が印加された状態が持続する。メモリセルキャパシタ１３，１４のうちＬデータ書き込み側の両電極間には、Ｈデータ書き込み側の両電極間とは正負が逆で電源電圧ＶＤＤに相当する電荷が残留している。また、メモリセルキャパシタ１３，１４のうちＨデータ書き込み側の両電極間には、電源電圧ＶＤＤにメモリセルトランジスタのしきい値電圧を加えた電圧に相当する電荷が残留している。
次に、時間ｔ３６で、センスアンプ制御信号線ＳＡＥに論理信号Ｌを供給してセンスアンプ回路３の動作を停止した後、セルプレート線ＣＰに論理信号Ｌを供給するとともに、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給してビット線ＢＬ，／ＢＬの電圧を接地電圧ＶＳＳにする。これにより、制御による書き込み動作を終了する。この状態で、データ蓄積ノードＳＮ，／ＳＮのうちＨデータ書き込みが行なわれる側のノードにおいては、メモリセルトランジスタのしきい値電圧に相当する電荷が残留する一方、データ蓄積ノードＳＮ，／ＳＮのうちＬデータ書き込みが行なわれる側のノードにおいては、接地電圧ＶＳＳからビルトイン電圧を減じた負の電圧に相当する電荷が残留する。すなわち、データ蓄積ノードＳＮ，／ＳＮのうちＬデータ書き込みが行なわれるノードの残留電荷がリークなどによって無くなるまでＬデータ書き込みが行なわれることとなる。
したがって、本実施形態の書き込み動作においては、時間ｔ３２から時間ｔ３３までの期間がメモリセルキャパシタへの初期Ｌデータ書き込み期間であり、時間ｔ３３から時間ｔ３４までの期間がメモリセルキャパシタへのＨデータ書き込み期間である。そして、時間ｔ３４から時間ｔ３５までの期間は制御動作による再Ｌデータ書き込み期間であり、時間ｔ３５以降の期間は、残留電荷によるメモリセルキャパシタへのＨデータ書き込み期間ということがいえる。ただし、時間ｔ３６以降は、接地電位ＶＳＳとビルトイン電圧との差程度の低い負の電圧によるＬデータ書き込みが行なわれる期間である。
本実施形態の方式によると、セルプレート線ＣＰに論理信号Ｈを供給し、ビット線ＢＬに論理信号Ｌを供給して、Ｌデータ書き込みを行なうメモリセルキャパシタのデート蓄積保持ノードに残留電荷を保持した状態でメモリセルトランジスタをオフし、その後、セルプレート線ＣＰに論理信号Ｌを供給するようにしている。これにより、残留電荷を利用したＬデータ書き込みが可能となる。よって、低電圧や低温という条件下においても、強誘電体メモリ装置の保持電荷量を大きく確保できるので、Ｌデータ書き込みについて高速書き込み動作を実現することができる。
ただし、時間ｔ３６でセルプレート線ＣＰに論理信号Ｌを供給した後、Ｌデータ書き込みが行なわれるデータ蓄積ノードに残留する電荷は、接地電圧ＶＳＳからビルトイン電圧分低い電圧までである。逆に、これを利用するとビルトイン電圧は約０．７Ｖであるため強誘電体キャパシタの劣化の問題が無い程度の電圧であるという効果もある。
また、時間ｔ３４から時間ｔ３６までの期間において、セルプレート線ＣＰに電源電圧ＶＤＤに等しい論理電圧Ｈが印加されている間は、Ｈデータ書き込みを行なうメモリセルキャパシタの両電極間には、電源電圧ＶＤＤと電源電圧ＶＤＤにメモリセルトランジスタのしきい値電圧を加算した電圧とが印加されるので、両者の電圧差によるＨデータ書き込みを行なうことができる。
（第４の実施形態）
次に、第４の実施形態について説明する。上記第３の実施形態においては、制御動作によるＬデータ書き込みに加えて、残留電荷によるＬデータ書き込みをも行なうことができるが、この方式は、第２の実施形態における十分大きい残留電荷によるＨデータ書き込みと併用することが困難である。
そこで、本実施形態では、第２の実施形態との併用も容易なＬデータ書き込み期間の短縮のための他の方式について説明する。
図５は、本実施形態の強誘電体メモリ装置の構成を示す電気回路図である。本実施形態に係る強誘電体メモリ装置の特徴は、図１７に示す強誘電体メモリ装置の構成に加えて、センスアンプ回路３内に、追加センスアンプ制御信号線ＳＡＮＣと、ビット線ＢＬ，／ＢＬにそれぞれ介設されたＮＭＯＳトランジスタ４１，４２とをさらに備え、各ＮＭＯＳトランジスタ４１，４２のゲートに追加センスアンプ制御信号線ＳＡＮＣを接続して、ビット線ＢＬ，／ＢＬのうち論理電圧Ｌが印加される側だけをフローティング状態とする機能を有している点である。その他の構成は、図１７に示す従来の強誘電体メモリ装置と同じである。
次に、本実施形態に係る強誘電体メモリ装置の書き込み動作について説明する。図６は、本実施形態に係る強誘電体メモリ装置の書き込み動作を示す動作タイミング図である。
まず、時間ｔ４１で、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給すると、ビット線電圧制御回路２において、ＮＭＯＳトランジスタ２１，２２がオフになり、ビット線ＢＬ，／ＢＬに対する接地電圧ＶＳＳへのプリチャージが停止する。また、外部からの書き込みデータをビット線ＢＬ，／ＢＬに転送し、センスアンプ制御信号線ＳＡＥ及び追加センスアンプ信号線ＳＡＣに論理信号Ｈを供給してセンスアンプ回路３を動作させ、ビット線ＢＬ，／ＢＬのデータをラッチする。
次に、時間ｔ４２で、ワード線ＷＬに論理信号Ｈを供給すると、メモリセルトランジスタ１１，１２がオンになり、データ蓄積ノードＳＮ，／ＳＮの電圧がそれぞれビット線ＢＬ，／ＢＬの電圧と等しくなる。同時に、セルプレート線ＣＰに論理信号Ｈを供給すると、強誘電体膜を有するメモリセルキャパシタ１３，１４の一方のメモリセルキャパシタにＬデータが書き込まれる。
次に、時間ｔ４３で、ワード線ＷＬに論理信号Ｈを供給した状態でセルプレート線ＣＰに論理信号Ｌを供給すると、強誘電体膜を有するメモリセルキャパシタ１３，１４の他方のメモリセルキャパシタにＨデータが書き込まれる。そのとき、追加センスアンプ制御信号線ＳＡＣに論理信号Ｌを供給することで、ＮＭＯＳトランジスタ４１，４２をオフにして、ビット線ＢＬ，／ＢＬのうち論理電圧Ｌとなっている方だけをフローティング状態としておく。このとき、Ｌデータ書き込みが行なわれるメモリセルキャパシタにおいては、データ蓄積ノードに接地電圧ＶＳＳからビルトイン電圧分を減じた電圧が印加された状態で、Ｌデータ書き込みが引き続き行なわれることになる。
次に、時間ｔ４４で、ワード線ＷＬに論理信号Ｌを供給すると、メモリセルトランジスタ１１，１２がオフになる。このとき、データ蓄積ノードＳＮ，／ＳＮのうち論理電圧Ｈが印加されていたノードにおいては、論理電圧Ｈに相当する電荷が残留する一方、データ蓄積ノードＳＮ，／ＳＮのうち論理電圧Ｌが印加されていたノードにおいては、接地電位ＶＳＳからビルトイン電圧を減じた負の電圧に相当する電荷が残留する。すなわち、各データ蓄積ノードＳＮ，／ＳＮの残留電荷がリークなどによって無くなるまで、Ｈデータ書き込み及びＬデータ書き込みが行なわれることとなる。
次に、時間ｔ４５で、センスアンプ制御信号線ＳＡＥに論理信号Ｌを供給してセンスアンプ回路３の動作を停止した後、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給してビット線ＢＬ，／ＢＬの電圧を接地電圧ＶＳＳにする。これにより、制御による書き込み動作を終了する。このとき、各データ蓄積ノードＳＮ，／ＳＮには、時間ｔ４４からの残留電荷が残っている。
ここで、時間ｔ４２から時間ｔ４３までの期間が制御動作によるメモリセルキャパシタへのＬデータ書き込み期間であり、時間ｔ４３から時間ｔ４４までの期間が制御電圧の印加によるメモリセルキャパシタへのＨ及びＬデータ書き込み期間である。そして、時間ｔ４４以降の期間が残留電荷によるメモリセルキャパシタへのＨ及びＬデータ書き込み期間である。
本実施形態によると、セルプレート線ＣＰの電圧を論理電圧ＨからＬに切り換えるときに、ビット線ＢＬ，／ＢＬのうち論理電圧Ｌが印加されている方をフローティング状態にしているので、データ蓄積ノードＳＮ，／ＳＮのうちＬデータ書き込みが行なわれているメモリセルキャパシタのノードを接地電圧ＶＳＳよりもビルトイン電圧分だけ低い電圧にすることができる。したがって、制御動作によるＨデータ書き込み中も、比較的弱い電界によるＬデータ書き込みを行なうことができる。さらに、制御動作によるＨデータ書き込みを終了した後も、残留電荷によるＬデータ書き込みを行なうことができる。加えて、残留電荷によるＨデータ書き込みについては、上記第１の実施形態と同様の効果を発揮することができる。
なお、残留電荷によるＨデータ書き込みについては第２の実施形態の方式を併用してよいことはいうまでもない。また、Ｌデータ書き込みについては、上記第３の実施形態の方式を併用してもよい。
（第５の実施形態）
次に、第５の実施形態について説明する。本実施形態は、上記第３及び第４の実施形態を組み合わせたものである。
図７は、本実施形態の強誘電体メモリ装置の構成を示す電気回路図である。本実施形態に係る強誘電体メモリ装置の特徴は、図１７に示す強誘電体メモリ装置の構成に加えて、上記第２及び第４の実施形態に係る強誘電体メモリ装置の特徴部分を備えている。すなわち、ビット線電圧制御回路２内には、図２に示すと同様の２つのビット線電圧制御信号線／ＢＰ１，ＢＰ２を備えている。また、センスアンプ回路３内に、図５に示すと同様の追加センスアンプ制御信号線ＳＡＮＣと、ビット線ＢＬ，／ＢＬにそれぞれ介設されたＮＭＯＳトランジスタ４１，４２とをさらに備えている。その他の構成は、図１７に示す従来の強誘電体メモリ装置と同じである。
次に、本実施形態に係る強誘電体メモリ装置の書き込み動作について説明する。図８は、本実施形態に係る強誘電体メモリ装置の書き込み動作を示す動作タイミング図である。
まず、時間ｔ５１で、ビット線電圧制御信号線ＢＰ２に論理電圧Ｌを、ビット線電圧制御信号線／ＢＰ１に論理電圧Ｈを、それぞれ印加すると、ビット線電圧制御回路２において、ＮＭＯＳトランジスタ２１，２２がオフになり、ビット線ＢＬ，／ＢＬに対する接地電圧ＶＳＳへのプリチャージが停止する。このとき、ビット線電圧制御信号線／ＢＰ１の電圧が論理電圧Ｈであることから、ＰＭＯＳトランジスタ２３，２４はオフしており、ビット線ＢＬ，／ＢＬの電位には何の影響も与えない。また、外部からの書き込みデータをビット線ＢＬ，／ＢＬに転送し、センスアンプ制御信号線ＳＡＥ及び追加センスアンプ信号線ＳＡＣに論理信号Ｈを供給してセンスアンプ回路３を動作させ、ビット線ＢＬ，／ＢＬのデータをラッチする。
次に、時間ｔ５２で、ワード線ＷＬに論理信号Ｈを供給すると、メモリセルトランジスタ１１，１２がオンになり、データ蓄積ノードＳＮ，／ＳＮの電圧がそれぞれビット線ＢＬ，／ＢＬの電圧と等しくなる。同時に、セルプレート線ＣＰに論理信号Ｈを供給すると、強誘電体膜を有するメモリセルキャパシタ１３，１４の一方のメモリセルキャパシタにＬデータが書き込まれる。
次に、時間ｔ５３で、ワード線ＷＬに論理信号Ｈを供給した状態でセルプレート線ＣＰに論理信号Ｌを供給すると、強誘電体膜を有するメモリセルキャパシタ１３，１４の他方のメモリセルキャパシタにＨデータが書き込まれる。そのとき、追加センスアンプ制御信号線ＳＡＣに論理信号Ｌを供給することで、ＮＭＯＳトランジスタ４１，４２をオフにして、ビット線ＢＬ，／ＢＬのうち論理電圧Ｌとなっている方だけをフローティング状態としておく。このとき、Ｌデータ書き込みが行なわれるメモリセルキャパシタにおいては、データ蓄積ノードに接地電圧ＶＳＳからビルトイン電圧分を減じた電圧が印加された状態で、Ｌデータ書き込みが引き続き行なわれることになる。
次に、時間ｔ５４で、センスアンプ制御信号線ＳＡＥに論理信号Ｌを供給してセンスアンプ回路３の動作を停止した後に、ビット線電圧制御信号線／ＢＰ１に論理信号Ｌを供給すると、ビット線電圧制御回路２内のＰＭＯＳトランジスタ２３，２４がオンになり、ビット線ＢＬ，／ＢＬには電源電圧ＶＤＤの代わりにＰチャネル型ＭＯＳトランジスタのしきい値電圧の２倍の電圧が印加される。
次に、時間ｔ５５で、ワード線ＷＬに論理信号Ｌを供給すると、メモリセルトランジスタ１１，１２がオフになる。このとき、データ蓄積ノードＳＮ，／ＳＮのうち論理電圧Ｈが印加されていたノードにおいては、Ｐチャネル型ＭＯＳトランジスタのしきい値電圧の２倍の電圧に相当する電荷が残留する一方、データ蓄積ノードＳＮ，／ＳＮのうち論理電圧Ｌが印加されていたノードにおいては、接地電圧ＶＳＳからビルトイン電圧を減じた負の電圧に相当する電荷が残留する。すなわち、各データ蓄積ノードＳＮ，／ＳＮの残留電荷がリークなどによって無くなるまで、Ｈデータ書き込み及びＬデータ書き込みが行なわれることとなる。
次に、時間ｔ５６で、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給してビット線ＢＬ，／ＢＬの電圧を接地電圧ＶＳＳにする。これにより、制御による書き込み動作を終了する。このとき、各データ蓄積ノードＳＮ，／ＳＮには、時間ｔ５４からの残留電荷がリークを無視するとそのまま残っている。
ここで、時間ｔ５２から時間ｔ５３までの期間が制御動作によるメモリセルキャパシタへのＬデータ書き込み期間であり、時間ｔ５３から時間ｔ５５までの期間が制御電圧の印加によるメモリセルキャパシタへのＨ及びＬデータ書き込み期間である。そして、時間ｔ５５以降の期間が残留電荷によるメモリセルキャパシタへのＨ及びＬデータ書き込み期間である。
本実施形態の強誘電体メモリ装置によると、上記第４の実施形態の効果に加えて、第２の実施形態の効果を得ることができる。すなわち、低電圧，低温などの条件下においても、Ｈデータ書き込み及びＬデータ書き込みの双方に対して高速書き込み動作を実現できるとともに、メモリセルキャパシタへの高電圧の長時間の印加に伴う信頼性の劣化を防止することができる。
なお、上記第１〜第５の実施形態においては、２Ｔ２Ｃ型構造を有する強誘電体メモリ装置を例にとって説明したが、本発明は、上述の１Ｔ１Ｃ型構造や２Ｔ１Ｃ型構造を有する強誘電体メモリ装置についても適用できる。その場合、１つのメモリセル内には１つの強誘電体キャパシタしかないので、相補データを利用することはできないが、例えば図１９に示す点Ｂにおける分極状態をＨデータ、図１９に示す点Ｄにおける分極状態をＬデータとすることで、２値データを記憶することができる。そして、このＨデータ，Ｌデータを書き込む際に、上記各実施形態と同様の方法により、制御動作による書き込みの終了後にも残留電荷を利用した書き込みを行なうことができる。
（第６の実施形態）
図９は、第６の実施形態の強誘電体メモリ装置の構成を示す電気回路図である。本実施形態に係る強誘電体メモリ装置の特徴は、メモリセル１内において、電圧が固定されたキャパシタプレート線ＣＰＶ１が設けられ、各データ蓄積ノードＳＮ，／ＳＮとこのキャパシタプレート線ＣＰＶ１との間に、強誘電体膜を有するメモリセルキャパシタ１３，１４に対して並列に配置された電荷供給用キャパシタ１５，１６が介設されている点である。その他の構成は、既に説明した図１７に示す従来の強誘電体メモリ装置と同じである。
なお、本実施形態に係る強誘電体メモリ装置におけるデータ書き込みのための動作タイミングは、上記第１の実施形態における図１に示す動作タイミング図に示すとおりである。
すなわち、図１に示す動作タイミング図において、時間ｔ１４で、ワード線ＷＬに論理信号Ｌを供給したときに、データ蓄積ノードＳＮ，／ＳＮのうちＨデータ書き込みが行なわれるノードには、電源電圧ＶＤＤに相当する電荷が残留する。このとき、本実施形態では、各データ蓄積ノードＳＮ，／ＳＮとキャパシタプレート線ＣＰＶ１との間に、メモリセルキャパシタ１３，１４と並列に電荷供給用キャパシタ１５，１６が接続されているため、メモリセルトランジスタのソース領域の拡散容量に比べて大きな容量を付加した構造となり、第１の実施形態に係る強誘電体メモリ装置に比べて、時間ｔ１４の後に大きな残留電荷を長期間の間保持することができる。つまり、電荷供給用キャパシタ１５，１６の電荷によって強誘電体キャパシタのデータ蓄積ノードＳＮ，／ＳＮに蓄積される電荷量を増大できるので、より大きな残留電荷を利用して、強誘電体キャパシタの分極反転を充分に行なわせることができる。これは、低電圧動作及び高速動作性能が優れていることを意味する。
なお、電荷供給用キャパシタ１５，１６の容量値は、例えばメモリセルキャパシタ１３，１４の分極反転に要する電荷量を蓄積できる容量値に設定されている。また、この電荷供給用キャパシタ１５，１６は、ポリシリコン電極間にシリコン酸化膜等の絶縁膜を介在させたいわゆるＭＩＭ構造のものもよいし、これも強誘電体キャパシタにより構成してもよい。
この電荷供給用キャパシタ１５，１６を、データ蓄積用のメモリセルキャパシタ１３，１４と同様に強誘電体膜を有する構造とすると、通常の絶縁膜キャパシタに比べて大きな容量が得られ小面積で構成できるという効果と、製造プロセスによる特性の変動がメモリセルキャパシタ１３，１４と同程度に変動するため、メモリセルキャパシタ１３，１４の特性に対する電荷供給用キャパシタ１５，１６の容量値の影響が少ないという効果とがある。
また、電荷供給用キャパシタ１５，１６を、ポリシリコン電極間に一般的な絶縁膜を介在させた一般的なＭＩＭ構造とした場合には、両端の電圧に対して蓄積電荷量が単純なリニアな特性であるため必要な電荷量を電圧によって簡単に設定できる。
また、この実施形態では、キャパシタプレート線ＣＰＶ１は固定電圧としているが、次の第７の実施形態でもあげるように、キャパシタプレート線ＣＰＶ１を制御することによって、蓄積電荷量を制御することも可能である。
（第７の実施形態）
図１０は、第７の実施形態の強誘電体メモリ装置の構成を示す電気回路図である。本実施形態に係る強誘電体メモリ装置においては、各ビット線ＢＬ，／ＢＬに接続される２つのキャパシタプレート線ＣＰＶ１，ＣＰＶ２が設けられている。そして、メモリセル１内において、各データ蓄積ノードＳＮ，／ＳＮと各キャパシタプレート線ＣＰＶ１，ＣＰＶ２との間に、電荷供給用キャパシタ１５，１６がそれぞれ介設されている。また、各キャパシタプレート線ＣＰＶ１，ＣＰＶ２と各ビット線／ＢＬ，ＢＬとの間に、ＮＭＯＳトランジスタ１７，１８がそれぞれ介設されていて、各ＮＭＯＳトランジスタ１７，１８のゲートが制御信号線ＣＰＣの信号により制御されるように構成されている。その他の構成は、既に説明した図１７に示す従来の強誘電体メモリ装置と同じである。
本実施形態の強誘電体メモリ装置は、第６の実施形態における電荷供給用キャパシタ１５，１６の両電極のうちデータ蓄積ノードＳＮ，／ＳＮにつながる電極に対向する電極の電圧を制御することによって、メモリセルキャパシタ１３，１４に蓄積される電荷量を制御可能にしたものである。すなわち、制御回路からの信号で制御することによって蓄積電荷量を多くし効率的に分極反転させることもできるが、ここでは蓄積ノードＳＮ，／ＳＮに接続されるビット線ＢＬ，／ＢＬと相補関係にあるビット線／ＢＬ，ＢＬを、制御信号線ＣＰＣのスイッチ制御信号によりオン・オフするトランジスタを介して接続した構成としている。
次に、本実施形態に係る強誘電体メモリ装置の読み出し及び書き込み動作について、図１１の動作タイミング図を参照しながら説明する。
まず、時間ｔ６０で、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給すると、ビット線電圧制御回路２において、ＮＭＯＳトランジスタ２１，２２がオフになり、ビット線ＢＬ，／ＢＬに対する接地電圧ＶＳＳへのプリチャージが停止する。
次に、時間ｔ６１で、ワード線ＷＬに論理信号Ｈを供給すると、メモリセルトランジスタ１１，１２がオンになり、データ蓄積ノードＳＮ，／ＳＮの電圧がそれぞれビット線ＢＬ，／ＢＬの電圧と等しくなる。
次に、時間ｔ６２で、セルプレート線ＣＰに論理信号Ｈを供給して、強誘電体膜で形成されたメモリセルキャパシタ１３，１４からビット線ＢＬ，／ＢＬにデータを読み出す。
次に、時間ｔ６３で、センスアンプ制御信号線ＳＡＥに論理信号Ｈを供給して、センスアンプ回路３を動作させ、ビット線ＢＬ，／ＢＬのデータ信号の電位差を電源電圧ＶＤＤと接地電圧ＶＳＳとの間の電位差まで増幅する。
次に、時間ｔ６４で、キャパシタプレート制御信号線ＣＰＣに論理信号Ｈを供給し、ここで、電荷供給用キャパシタ１５，１６につながる各キャパシタプレート線ＣＰＶ１，ＣＰＶ２の電位を固定する。
次に、時間ｔ６５で、セルプレート線ＣＰに論理信号Ｌを供給してメモリセルキャパシタ１３，１４にＨデータ書き込み動作を行う。
次に、時間ｔ６６で、ワード線ＷＬに論理信号Ｌを供給すると、メモリセルトランジスタ１１，１２がオフになる。このとき、直前までメモリセルトランジスタがオンしていたことで、各データ蓄積ノードＳＮ，／ＳＮのうちＨデータ書き込みが行なわれるメモリセルキャパシタ側のノードに、電源電圧ＶＤＤに相当する電荷が残留する。
次に、時間ｔ６７で、ビット線ＢＬとビット線／ＢＬとの論理電圧の高低で定めるデータを反転させる。この動作により、電荷供給用キャパシタ１５，１６につながるキャパシタプレート線ＣＰＶ１，ＣＰＶ２の電位の高低が逆転し、データ蓄積ノードＳＮ，／ＳＮのうちＨデータ書き込みが行なわれるメモリセルキャパシタ側のノードにはさらに高い電圧が印加され、Ｌデータ書き込みが行なわれるメモリセルキャパシタ側のノードにはさらに低い電圧が印加される。この状態で、残留電荷によって強誘電体キャパシタの分極反転が継続して行える状態となる。
次に、時間ｔ６８で、キャパシタプレート制御信号線ＣＰＣに論理信号Ｌを供給して、ＮＭＯＳトランジスタ１８，１９をオフにして、各キャパシタプレート線ＣＰＶ１，ＣＰＶ２とビット線／ＢＬ，ＢＬとの間を電気的に切断する。
その後、時間ｔ６９で、アンプ制御信号線ＳＡＥに論理信号Ｌを供給してセンスアンプ回路３を停止させるとともに、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給してビット線ＢＬ，／ＢＬに対する接地電圧ＶＳＳへのプリチャージを開始し、ビット線ＢＬ、／ＢＬの電圧をいずれも論理電圧Ｌにする。
本実施形態では、第６の実施形態に比べてより効果的に残留電荷による書き込み状態が可能となり、デバイスの高速動作も可能となる。
ここでは、キャパシタプレート線ＣＰＶ１，ＣＰＶ２をビット線の信号で制御しているが、ビット線とは別の制御信号線を用いて制御するような回路構成を採ることももちろん可能である。
（第８の実施形態）
図１２は、第８の実施形態に係る強誘電体メモリ装置の構成を示す電気回路図である。本実施形態に係る強誘電体メモリ装置においては、２つのワード線ＷＬ１，ＷＬ２と２つのキャパシタプレート線ＣＰＶ１，ＣＰＶ２とが設けられている。そして、メモリセル１内において、ビット線ＢＬとキャパシタプレート線ＣＰＶ１との間には、メモリセルトランジスタ１１とメモリセルキャパシタ１３と介設され、ビット線／ＢＬとキャパシタプレート線ＣＰＶ２との間には、メモリセルトランジスタ１２とメモリセルキャパシタ１４と介設されている。さらに、ビット線ＢＬ，／ＢＬに基準電圧を供給するためのリファレンス電圧供給回路４が設けられている。このリファレンス電圧供給回路４は、２つのＮＭＯＳトランジスタ４５，４６と、各ＮＭＯＳトランジスタ４５，４６のオンオフを制御する２つのレファレンスワード線ＲＷＬ１，ＲＬＷ２と、基準電圧を供給するレファレンス電圧供給線ＶＲＥＦとにより構成されている。すなわち、ＮＯＭＳトランジスタ４５，４６のオン・オフの切換により、ビット線ＢＬ，／ＢＬに基準電圧を個別に供給できるように構成されている。その他の構成は、既に説明した図１７に示す従来の強誘電体メモリ装置と同じである。
なお、リファレンス電圧を発生する回路自体は、各種の回路が公知であり、いずれを用いてもよい。例えば米国特許公報５，４６７，３０２号に開示されているものを用いることができる。
上述の第６の実施形態や第７の実施形態に係る強誘電体メモリ装置が、２つのメモリセルキャパシタに相補データを記憶させ、これを１ビットのデータとして利用するように構成されていたのに対して、本実施形態に係る強誘電体メモリ装置は、１つのメモリセルキャパシタで１ビットのデータを記憶する構成を有している。そして、この構造を実現するために、１本のビット線ＢＬ（又は／ＢＬ）にメモリセルからデータ用の信号が読み出され、それと対となったビット線／ＢＬ（又はＢＬ）には、リファレンス電圧供給回路４から基準電圧が供給される。そして、メモリセルから読み出されたデータ用の信号と基準電圧をセンスアンプ回路３で比較増幅するように構成されている。
本実施形態においては、メモリセルキャパシタ１３，１４に対して並列に接続された付加したキャパシタ１５，１６は、上記第６または第７の実施形態と同様の効果を奏するように動作する。すなわち、本実施形態によると、１つのメモリセルキャパシタで１ビットのデータを記憶するように構成された強誘電体メモリ装置においても、上記第６又は第７の実施形態で説明したと同様の効果を発揮することができる。
（第９の実施形態）
図１３は、第９の実施形態に係る強誘電体メモリ装置の構成を示す電気回路図である。同図に示すように、本実施形態の強誘電体メモリ装置においては、ビット線ＢＬは、スイッチ制御信号ＳＷ１をゲートに受けるトランジスタ１０を介してデータ線ＤＬに接続されている。そして、ビット線ＢＬにはメモリセル１とビット線電圧制御回路２とが接続され、データ線ＤＬには、読み出し用キャパシタ制御回路５と書き込み用キャパシタ制御回路６とが接続されている。また、データ線ＤＬは、センスアンプ制御信号線ＳＡＥの信号をゲートに受けるトランジスタ４３を介してセンスアンプ回路３に接続される。
メモリセル１において、ビット線ＢＬとセルプレート線ＣＰとの間には、メモリセルトランジスタ１１と強誘電体キャパシタであるメモリセルキャパシタ１３とが直列に介設されている。ビット線電圧制御回路２には、ビット線電圧制御信号線ＢＰ２の信号をゲートに受けるトランジスタ２１が配設されている。読み出し用キャパシタ制御回路５は、読み出し用キャパシタＣＲと、スイッチ制御信号線ＳＷＲＣの信号をゲートに受けるトランジスタ５１とにより構成されている。書き込み用キャパシタ制御回路６は、書き込み用キャパシタＣＷと、スイッチ制御信号線ＳＷＷＣの信号をゲートに受けるトランジスタ６１とにより構成されている。さらに、センスアンプ回路３には、データＤＬと対になるものとしてリファレンス電圧発生回路４に接続されたリファレンス電圧信号線ＶＲがトランジスタ４４を介して接続されている。そして、このトランジスタ４４のゲートには、センスアンプ制御信号線ＳＡＥが接続されている。
なお、センスアンプ回路３及びリファレンス電圧供給回路４の構成は、上記各実施形態で説明したものを適用することができる。
第６〜第８の実施形態では、残留電荷を利用して書き込みを行なうための電荷供給用キャパシタを各メモリセル内に配置しているのに対して、本実施形態では、各メモリセルに共通に使用できる書き込み用キャパシタＣＷを配置した書き込み用キャパシタ制御回路６を設け、ビット線に、書き込み用キャパシタＣＷをトランジスタ６１を介して接続している点が特徴である。すなわち、この書き込み用キャパシタＣＷに一度蓄積した電荷でメモリセルキャパシタ２１の分極反転を行うように構成されている。この構造により、強誘電体キャパシタに対して、充分でかつ必要なだけの分極反転を行うことができ、データ保持能力が高くかつ劣化の少ない強誘電体メモリ装置を実現できるものである。
図１４は、本実施形態に係る強誘電体メモリ装置の読み出し動作と再書き込み動作を示す動作タイミング図である。
まず、時間ｔ７１で、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給すると、ビット線電圧制御回路２において、ＮＭＯＳトランジスタ２１がオフになり、ビット線ＢＬに対する接地電圧ＶＳＳへのプリチャージが停止する。
次に、時間ｔ７２で、ワード線ＷＬに論理信号Ｈを供給すると、メモリセルトランジスタ１１がオンになり、データ蓄積ノードＳＮの電圧がビット線ＢＬの電圧と等しくなる。また、スイッチ制御信号線ＳＷ１に論理信号Ｈを供給し、トランジスタ１０をオンにして、ビット線ＢＬとデータ線ＤＬとを互いに電気的に接続状態にする。さらに、スイッチ制御信号線ＳＷＲＣに論理信号Ｈを供給し、読み出し用キャパシタ制御回路５１内のトランジスタ５１をオンにして、読み出し用キャパシタＣＲとデータ線ＤＬとを電気的に接続状態にする。
次に、時間ｔ７３で、セルプレート線ＣＰに論理信号Ｈを供給して、強誘電体膜で形成されたメモリセルキャパシタ１３からビット線ＢＬにデータを読み出す。このとき、ビット線ＢＬとデータ線ＤＬは電気的に接続されているためデータ線ＤＬにもデータが読み出される。
次に、時間ｔ７４で、スイッチ制御信号線ＳＷ１に論理信号Ｌを供給して、ビット線ＢＬとデータ線ＤＬとを互いに電気的遮断状態にする。
次に、時間ｔ７５で、センスアンプ制御信号線ＳＡＥに論理信号Ｈを供給し、センスアンプ回路３を動作させて、データ線ＤＬのデータ信号の電位差を電源電圧ＶＤＤと接地電圧ＶＳＳとの間の電位差まで増幅する。また、セルプレート線ＣＰに論理信号Ｌを供給するとともに、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給してビット線ＢＬを接地電圧ＶＳＳにプリチャージする。
次に、時間ｔ７６で、スイッチ制御信号線ＳＷＲＣに論理信号Ｌを供給して読み出し用キャパシタＣＲとデータ線ＤＬとを電気的遮断状態にするとともに、スイッチ制御信号線ＳＷＷＣに論理信号Ｈを供給して、書き込み用キャパシタＣＷとデータ線ＤＬとを電気的に接続状態にする。また、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給してビット線ＢＬに対する接地電圧ＶＳＳへのプリチャージを停止する。
次に、時間ｔ７７で、センスアンプ制御信号線ＳＡＥに論理信号Ｌを供給して、センスアンプ回路３の動作を停止させるとともにセンスアンプ回路３とデータ線ＤＬとを電気的に切断する。
次に、時間ｔ７８で、スイッチ制御信号ＳＷ１に論理信号Ｈを供給する。これにより、ビット線ＢＬとデータ線ＤＬとが電気的に接続状態になり、データ線ＤＬに接続されている書き込み用キャパシタＣＷに蓄積された電荷でメモリセルキャパシタ１３の分極反転動作が行われる。
次に、時間ｔ７９で、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給してビット線ＢＬを接地電圧ＶＳＳにプリチャージする。
次に、時間ｔ８０で、ワード線ＷＬに論理信号Ｌを供給して、スイッチ制御信号線ＳＷＲＣに論理信号Ｈを供給する。これは、読み出し用キャパシタＣＲの電荷を引き抜きリセットするための動作である。
次に、時間ｔ８１で、各スイッチ制御信号ＳＷ１，ＳＷＲＣ，ＳＷＷＣに論理信号Ｌを供給して、ビット線ＢＬとデータ線ＤＬとを電気的遮断状態にするとともに、読み出し用キャパシタ制御回路５及び書き込み用キャパシタ制御回路６の動作を停止させる。
ここで、読み出し用キャパシタＣＲは、既に特開平６−３４２５９７号公報に開示されているように、読み出し時にビット線ＢＬへの適切な読み出し電圧を供給するためのものである。本実施形態では、残留電荷による書き込み動作を行うために、この読み出し用キャパシタＣＲとは別に書き込み用キャパシタＣＷを設けている点が特徴である。
本実施形態の強誘電体メモリ装置によると、上記第６〜第８の実施形態と同様に、残留電荷を利用した強誘電体キャパシタの分極反転動作を行なわせることができるとともに、書き込み用キャパシタＣＲの残留電荷を利用することで、強誘電体キャパシタに必要以上に高い書き込み用電圧が長時間印加されることがない。したがって、上記第６〜第８の実施形態と同様の効果を発揮することができる。加えて、各メモリセルに電荷供給用キャパシタを配置する代わりに、１つのビット線に接続される複数のメモリセルに共通の書き込み用キャパシタＣＲを設けたので、構成の簡素化された占有面積の小さい強誘電体メモリ装置を実現することができる。
なお、本実施形態では、読み出し用キャパシタ制御回路５と書き込み用キャパシタ制御回路６を別の回路で構成しているが、これらを共用してつまり共通のキャパシタを読み出し用キャパシタ及び書き込み用キャパシタとしても用いる構造にしてもよい。このように、キャパシタを共用化することにより回路が簡単になり小面積化にもつながる。
なお、本実施形態では、基準電圧を発生するレファレンス電圧発生回路４を設け、リファレンス電圧信号線ＶＲを介して基準電圧をセンスアンプ回路３に供給するようにしているが、第１〜第７の実施形態で示したような相補データを記憶する構成にも、本実施形態の構成方法は適用できる。
また、本実施形態では、読み出し用キャパシタＣＲや書き込み用キャパシタＣＷの電極は固定としているが、第７の実施形態と同様な制御をすることにより、電荷による書き込みの効率を上げる構成とすることも可能である。
（第１０の実施形態）
次に、第１０の実施形態について説明する。上記第９の実施形態では、読み出しを行なうためのデータ線と書き込みを行なうためのデータ線を共通にしていたのに対して、本実施形態では、読み出し用データ線と書き込み用データ線と個別に設けた構造となっている。
図１５は、第１０の実施形態に係る強誘電体メモリ装置の構成を示す電気回路図である。同図に示すように、本実施形態の強誘電体メモリ装置においては、共通のビット線ＢＬに、読み出し用データ線ＤＬＲと書き込み用データ線ＤＬＷとが接続されている。そして、ビット線ＢＬにはメモリセル１とビット線電圧制御回路２とが接続され、読み出し用データ線ＤＬＲにはセンスアンプ回路３を内蔵する読み出しバッファ回路８が接続され、書き込み用データ線ＤＬＷには書き込みバッファ回路９が接続されている。
メモリセル１において、ビット線ＢＬとセルプレート線ＣＰとの間には、メモリセルトランジスタ１１と強誘電体キャパシタであるメモリセルキャパシタ１３とが直列に介設されている。ビット線電圧制御回路２には、ビット線電圧制御信号線ＢＰ２の信号をゲートに受けるトランジスタ２１が配設されている。
読み出しバッファ回路８において、ビット線ＢＬと読み出し用データ線ＤＬＲとの間にはスイッチ制御信号ＳＷ１をゲートに受けるトランジスタ１０ａが介設されている。また、読み出しバッファ回路８内には、読み出し用データ線ＤＬＲに接続される読み出し用キャパシタＣＲと、読み出し用データ線ＤＬＲに接続されセンスアンプ制御信号線ＳＡＥの信号により制御されるセンスアンプ回路３とが接続されている。センスアンプ回路３には、読み出し用データ線ＤＬＲと対になるものとしてリファレンス電圧供給回路４に接続されたリファレンス電圧線ＶＲが接続されている。
書き込みバッファ回路９において、ビット線ＢＬと書き込み用データ線ＤＬＷとの間にはスイッチ制御信号ＳＷ２をゲートに受けるトランジスタ１０ｂが介設されている。また、書き込みバッファ回路９には、書き込み用データ線ＤＬＷに接続される書き込み用キャパシタＣＷと、書き込みバッファ７とが配設されている。書き込みバッファ７は、スイッチ制御信号線ＳＷ３をゲートに受けるトランジスタ９１を介して、書き込み用データ線ＤＬＷに接続されている。また、書き込みバッファ７とセンスアンプ回路３とはグローバルデータＧＤＬ線を介してデータが電気的に接続可能な構成となっている。
なお、センスアンプ回路３及びリファレンス電圧供給回路４の構成は、上記各実施形態で説明したものを適用することができる。また、書き込みバッファには、例えば図１５に示すような２段のインバータを直列に接続した構造のものがある。ただし、このような構造に限定されるものではなく、他の構造のバッファを用いてもよい。
図１６は、本実施形態に係る強誘電体メモリ装置の読み出し動作と再書き込み動作を示す動作タイミング図である。
まず、時間ｔ８１で、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給すると、ビット線電圧制御回路２において、ＮＭＯＳトランジスタ２１がオフになり、ビット線ＢＬに対する接地電圧ＶＳＳへのプリチャージが停止する。
次に、時間ｔ８２で、ワード線ＷＬに論理信号Ｈを供給すると、メモリセルトランジスタ１１がオンになり、データ蓄積ノードＳＮの電圧がビット線ＢＬの電圧と等しくなる。また、スイッチ制御信号線ＳＷ１に論理信号Ｈを供給し、トランジスタ１０ａをオンにして、ビット線ＢＬと読み出し用データ線ＤＬＲとを互いに電気的に接続状態にする。
次に、時間ｔ８３で、セルプレート線ＣＰに論理信号Ｈを供給して、強誘電体膜で形成されたメモリセルキャパシタ１３からビット線ＢＬにデータを読み出す。このとき、ビット線ＢＬと読み出し用データ線ＤＬＲは電気的に接続されているためデータ線ＤＬにもデータが読み出される。
次に、時間ｔ８４で、スイッチ制御信号線ＳＷ１に論理信号Ｌを供給して、ビット線ＢＬと読み出し用データ線ＤＬＲとを互いに電気的遮断状態にする。
次に、時間ｔ８５で、センスアンプ制御信号線ＳＡＥに論理信号Ｈを供給し、センスアンプ回路３を動作させて、データ線ＤＬのデータ信号の電位差を電源電圧ＶＤＤと接地電圧ＶＳＳとの間の電位差まで増幅する。もし、ビット線の電位をトランジスタのゲートにのみ入力する構成のセンスアンプを用いた場合にはこのときスイッチ制御信号ＳＷ１に論理信号Ｌを供給する必要はない。また、セルプレート線ＣＰに論理信号Ｌを供給するとともに、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給してビット線ＢＬを接地電圧ＶＳＳにプリチャージする。
次に、時間ｔ８６で、スイッチ制御信号ＳＷ３に論理信号Ｈを供給すると、書き込み用データ線ＤＬＷには、センスアンプ回路３からグローバルデータ線ＧＤＬ、書き込みバッファ回路７を通してデータがでてくる。スイッチ制御信号線ＳＷ１に論理信号Ｌを供給して読み出し用キャパシタＣＲと読み出し用データ線ＤＬＲとを電気的遮断状態にするとともに、スイッチ制御信号線ＳＷ２に論理信号Ｈを供給して、書き込み用キャパシタＣＷと書き込み用データ線ＤＬＷとを電気的に接続状態にする。また、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給してビット線ＢＬに対する接地電圧ＶＳＳへのプリチャージを停止する。
次に、時間ｔ８７で、センスアンプ制御信号線ＳＡＥに論理信号Ｌを供給して、センスアンプ回路３の動作を停止させるとともにセンスアンプ回路３と書き込み用データ線ＤＬＷとを電気的に切断する。
次に、時間ｔ８８で、スイッチ制御信号線ＳＷ２に論理信号Ｈを供給する。これにより、ビット線ＢＬと書き込み用データ線ＤＬＷとが電気的に接続状態になり、書き込み用データ線ＤＬＷを介して書き込み用キャパシタＣＷに蓄積された電荷でメモリセルキャパシタ１３の分極反転動作が行われる。
次に、時間ｔ８９で、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給してビット線ＢＬを接地電圧ＶＳＳにプリチャージする。
次に、時間ｔ９０で、ワード線ＷＬに論理信号Ｌを供給して、スイッチ制御信号線ＳＷ１，ＳＷ２に論理信号Ｈを供給する。これは、読み出し用キャパシタＣＲ及び書き込み用キャパシタＣＷの電荷を引き抜きリセットするための動作である。
次に、時間ｔ９１で、各スイッチ制御信号ＳＷ１，ＳＷ２，ＳＷ３に論理信号Ｌを供給して、ビット線ＢＬと各データ線ＤＬＲ，ＤＬＷとを電気的遮断状態にするとともに、読み出しバッファ回路８及び書き込みバッファ回路９の動作を停止させる。
本実施形態においても、書き込み用キャパシタＣＲの残留電荷を利用することで、強誘電体キャパシタに必要以上に高い書き込み用電圧が長時間印加されることがない。したがって、上記第６〜第８の実施形態と同様の効果を発揮することができる。また、各メモリセルに電荷供給用キャパシタを配置する代わりに、１つのビット線に接続される複数のメモリセルに共通の書き込み用キャパシタＣＲを設けたので、構成の簡素化された占有面積の小さい強誘電体メモリ装置を実現することができる。すなわち、上記第９の実施形態と同様の効果を発揮することができる。
ここで、本実施形態に係る強誘電体メモリ装置の場合、上記第９の実施形態のごとく読み出し用データ線と書き込み用データ線とを共通に使用するのではなく、読み出し用データ線と書き込み用データ線とを個別に設けている。このように両データ線を互いに分離することにより、例えばビット線の電位をトランジスタのゲートにのみ入力する構成のセンスアンプ回路を用いた場合、ビット線には電圧が供給されることがないため、ビット線と読み出し用のデータ線を分離しなくてもよくアクセス時間の高速化が可能となる。
なお、本実施形態では、１Ｔ１Ｃ型の構造つまりリファレンス電圧ＶＲを用いる構成を採用したが、２Ｔ１Ｃ型の構造や、第１〜第７の実施形態で示したような相補データを記憶する２Ｔ２Ｃ型の構造にも、本実施形態の構成方法は適用できる。また、本実施形態では、読み出し用キャパシタＣＲや書き込み用キャパシタＣＷの電極は固定としているが、第７の実施形態と同様な制御をすることにより、電荷による書き込みの効率を上げる構成とすることも可能である。
なお、上記第１〜第５の実施形態の群と上記第５〜第１０の実施形態の群とから、それぞれ１つの実施形態を選択してこの選択された２つの実施形態を互いに組み合わせることができる。
また、本発明の原理である残留電荷によって強誘電体キャパシタの分極反転を行う構成を含む強誘電体メモリ装置は本願発明に含まれる。
［産業上の利用可能性］
本発明の強誘電体メモリ装置は、例えば各種電子機器に収納される半導体メモリ装置として使用でき、特に、不揮発性のＲＡＭに適している。
本発明は、電子機器などに内蔵されているメモリ装置のうち特に強誘電体キャパシタをメモリセルに設けた強誘電体メモリ装置及びその駆動方法に関する。
［背景技術］
最近、メモリセルのキャパシタ中に強誘電体材料からなる容量膜を配置することにより記憶データを不揮発性とした強誘電体メモリ装置が提案されている。強誘電体材料とは、図１９に示すように、印加する電界を０から増大していくと、分極量も増大して点Ａで最大分極となり、逆に電界を減少させていくと分極が元の変化過程をたどらずに少しずつ減少し、電界を０にしても分極は０にならず、点Ｂにおける残留分極が残るような材料をいう。そして、強誘電体材料に負の電界を印加し、この電界を負の方向に増大させると、点Ｃにおいて負の最大分極となり、電界を減少させて０にすると、点Ｄにおける残留分極が残る。このように、強誘電体材料とは、それまでに受けた電界の大きさと極性に応じた残留分極が残るという特性、いわゆるヒステリシス特性を有するものである。
そこで、強誘電体膜を２つの導体膜で挟んでなる強誘電体キャパシタをメモリセル内に設け、信号電圧の正負や大きさに応じた強誘電体膜の残留分極を記憶データとすることで、記憶データを揮発させることなく保存しておくことができ、いわゆる不揮発性メモリ装置を実現することができる。
例えば、米国特許公報４，８７３，６６４号には、以下のような二つのタイプの強誘電体メモリ装置が開示されている。
第１のタイプの不揮発性メモリ装置は、メモリセルを１ビット当たり１個のトランジスタと１個の強誘電体キャパシタ（１Ｔ１Ｃ）で構成したものである。その場合、例えば２５６個の本体メモリセル（ノーマルセル）毎に１個のダミーメモリセル（リファレンスセル）が設けられている。
第２のタイプの不揮発性メモリ装置は、ダミーメモリセルを設けずに、メモリセルを１ビット当たり２個のトランジスタと２個の強誘電体キャパシタ（２Ｔ２Ｃ）で構成したものである。この場合、１対の相補データが１対の強誘電体キャパシタに記憶される。
また、例えば米国特許公報４，８８８，７３３号に開示されているように、メモリセルを１ビット当たり２個のトランジスタと１個の強誘電体キャパシタ（２Ｔ１Ｃ）で構成したものもある。
また、強誘電体キャパシタ中に用いられる強誘電体材料としては、ＫＮＯ3、ＰｂＬａ2Ｏ3−ＺｒＯ2−ＴｉＯ2、およびＰｂＴｉＯ3−ＰｂＺｒＯ3などが知られている。ＰＣＴの国際公開第ＷＯ９３／１２５４２号公報には、ＰｂＴｉＯ3−ＰｂＺｒＯ3に比べて極端に疲労の少ない，強誘電体メモリ装置中の強誘電体キャパシタに適した強誘電体材料も開示されている。
以下、従来の２Ｔ２Ｃタイプの強誘電体メモリ装置の動作について、図１７及び図１８を参照しながら説明する。
図１７は、従来の２Ｔ２Ｃタイプの強誘電体メモリ装置の構成を示す電気回路図である。同図において、１はメモリセル(Memory Cell)を、２はビット線電圧制御回路(Bitline Voltage Control Circuit)を、３はセンスアンプ回路(Sense Amp. Circuit)をそれぞれ示している。また、ＢＬ，／ＢＬはビット線を、ＳＮ，／ＳＮはデータ蓄積ノードを、ＷＬはワード線を、ＣＰはセルプレート線を、ＢＰ２はビット線電圧制御信号線を、ＳＡＥはセンスアンプ制御信号線をそれぞれ示している。
メモリセル回路１において、メモリセルトランジスタ１１，１２のドレインはビット線ＢＬ，／ＢＬに、ソースはデータ蓄積ノードＳＮ，／ＳＮに、ゲートはワード線Ｗ１にそれぞれ接続されている。そして、データ蓄積ノードＳＮ，／ＳＮとセルプレート線ＣＰとの間には、それぞれ強誘電体膜を有するメモリセルキャパシタ１３，１４が介設されている。
ビット線電圧制御回路２において、ビット線ＢＬ，／ＢＬと接地の間にはそれぞれ電圧制御用のＮＭＯＳトランジスタ２１，２２が介設されており、ビット線電圧制御信号線ＢＰ２は、このＮＭＯＳトランジスタ２１，２２のゲートに接続されている。
センスアンプ回路３において、センスアンプ信号線ＳＡＥには、第１，第２インバータ３１，３２が直列に接続されている。そして、第１インバータ３１の出力は駆動パルス印加用のＰＭＯＳトランジスタ３４のゲートに接続されている。また、ビット線ＢＬ，／ＢＬ間には、差動増幅型センスアンプを構成する２つのＰＭＯＳトランジスタ３５，３６が設けられており、このＰＭＯＳトランジスタ３５，３６の共通ドレインにＰＭＯＳトランジスタ３４のソースが接続され、ＰＭＯＳトランジスタ３４のドレインは電源電圧供給端子に接続されている。さらに、第２インバータ３２の出力は、駆動パルス印加用のＮＭＯＳトランジスタ３９のゲートに接続されている。ビット線ＢＬ，／ＢＬ間には、もう１つの差動増幅型センスアンプを構成する２つのＮＭＯＳトランジスタ３７，３８が設けられており、このＮＭＯＳトランジスタ３７，３８の共通ソースにＮＭＯＳトランジスタ３９のドレインが接続され、ＮＭＯＳトランジスタ３９のソースは接地に接続されている。すなわち、センスアンプ信号線ＳＡＥの制御信号により、各ＭＯＳトランジスタ３４，３９を動作させて、２つの差動増幅型センスアンプに起動パルスを印加して、ビット線ＢＬ，／ＢＬ間の電圧差（データ）を増幅するようにしている。
図１８は、上記２Ｔ２Ｃタイプの強誘電体メモリ装置の書き込み動作を示すタイミングチャートである。
まず、時間ｔ２０１で、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給すると、ビット線電圧制御回路２において、ＮＭＯＳトランジスタ２１，２２がオフになり、ビット線ＢＬ，／ＢＬに対する接地電圧ＶＳＳへのプリチャージが停止する。また、外部からの書き込みデータをビット線ＢＬ，／ＢＬに転送し、センスアンプ制御信号線ＳＡＥに論理信号Ｈを供給してセンスアンプ回路３を動作させ、ビット線ＢＬ，／ＢＬのデータをラッチする。このビット線ＢＬ，／ＢＬのデータは、例えばビット線ＢＬの電圧がＨでビット線／ＢＬの電圧がＬのときが”１”、ビット線ＢＬの電圧がＬでビット線／ＢＬの電圧がＨのときが”０”と定義されている。したがって、データ”１”が転送されているときには、センスアンプ回路３においてＰＭＯＳトランジスタ３５がオンになり、ＰＭＯＳトランジスタ３６がオフになることで、ビット線ＢＬの電圧が電源電圧ＶＤＤに等しくなる。また、ＮＭＯＳトランジスタ３８がオンになり、ＮＭＯＳトランジスタ３７がオフになることで、ビット線／ＢＬの電圧が接地電圧ＶＳＳになる。一方、ビット線ＢＬ，／ＢＬにデータ”０”が転送されているときには、ビット線ＢＬの電圧が接地電圧ＶＳＳに等しくなり、ビット線／ＢＬの電圧が電源電圧ＶＤＤに等しくなる。
次に、時間ｔ２０２で、ワード線ＷＬに論理信号Ｈを供給すると、メモリセルトランジスタ１１，１２がオンになり、データ蓄積ノードＳＮ，／ＳＮの電圧がそれぞれビット線ＢＬ，／ＢＬの電圧と等しくなる。同時に、セルプレート線ＣＰに論理信号Ｈを供給すると、強誘電体膜を有するメモリセルキャパシタ１３，１４のうちのいずれか一方のメモリセルキャパシタにＬデータが書き込まれる（例えば図１９に示す点Ｃにおける状態）。
次に、時間ｔ２０３で、ワード線ＷＬに論理信号Ｈを供給した状態でセルプレート線ＣＰに論理信号Ｌを供給すると、メモリセルキャパシタ１３，１４のうちの他方のメモリセルキャパシタにＨデータが書き込まれる（例えば図１９に示す点Ａにおける状態）。ちなみに、このとき、Ｌデータは図１９の点Ｄにおける残留分極を有する状態となる。
このとき、例えばメモリセルキャパシタ１３にＨデータが書き込まれ、メモリセルキャパシタ１４にＬデータが書き込まれた状態をメモリセルのデータ”１”として、メモリセルキャパシタ１３にＬデータが書き込まれ、メモリセルキャパシタ１４にＨデータが書き込まれた状態をメモリセルのデータ”０”としてそれぞれ記憶する。つまり、相補データを記憶している。
次に、時間ｔ２０４で、センスアンプ制御信号線ＳＡＥに論理信号Ｌを供給すると、センスアンプ回路３の動作が停止するので、ビット線ＢＬ，／ＢＬ間の電圧がほぼ０になる。また、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給すると、ビット線ＢＬ，／ＢＬの電圧は接地電圧ＶＳＳとなり、データ蓄積ノードＳＮ，／ＳＮの電圧も接地電圧ＶＳＳとなる。この状態では、セルプレート線ＣＰの電圧も接地電圧ＶＳＳであるため、メモリセルキャパシタの強誘電体膜を挟む２つの導体膜には電荷が残っていない状態となっている。このとき、Ｌデータは図１９の点Ｄにおける残留分極を有する状態であり、Ｈデータは図１９の点Ｂにおける残留分極を有する状態である。
次に、時間ｔ２０５で、ワード線ＷＬに論理信号Ｌを供給すると、メモリセルトランジスタ１１，１２がオフになり、書き込み動作が終了する。
以上の書き込み動作において、時間ｔ２０２から時間ｔ２０３までの期間がメモリセルキャパシタのＬデータ書き込み期間であり、時間ｔ２０３から時間ｔ２０４までの期間がメモリセルキャパシタへのＨデータ書き込み期間である。
−解決課題−
上述のように、従来の強誘電体メモリ装置は、上記のようにワード線が選択されている期間でのみメモリセルキャパシタへのデータの書き込みが行われる。そして、書き込みデータはＨデータとＬデータとからなる相補データであるため、データを書き込むためには、時間ｔ２０２からｔ２０３までの期間に加えて、時間ｔ２０３からｔ２０４までの期間が必要である。このような書き込み時間は、電源電圧が高いときはさほど問題にはならない。しかし、低電圧，低温の条件下では強誘電体膜の分極の大きさが高電圧，高温の条件下に比べて小さくなるので、図１９に示す点Ｂ，Ｄにおける残留分極の大きさも低下する。この残留分極の低減量をできるだけ小さくしようとすると、時間ｔ２０２から時間ｔ２０４までの期間を十分長く設定しておく必要がある。図１９の点Ｂ，Ｄに示す残留分極の大きさは、電界の変化する速度が速いほど小さくなるので、書き込み期間が短くなると、強誘電体膜のデータ保持特性が悪くなるからである。そのため、このような強誘電体メモリ装置を用いると低電圧で高速書き込み動作ができないことになり、強誘電体メモリ装置の高性能化を図るための障害となっている。
また、上記従来のメモリ装置においては、強誘電体膜で形成されたメモリセルキャパシタは、ビット線およびセンスアンプを通して、電源電圧ＶＤＤまたは接地電圧ＶＳＳが印加されるため、メモリセルキャパシタの強誘電体膜の両端は電源電圧ＶＤＤに等しい電位差となり、信頼性の低下を招くおそれもあった。
本発明の第１の目的は、強誘電体メモリのデータ書き込み時間の短縮を図りうる、データ保持能力の高い強誘電体メモリ装置を実現することにある。
本発明の第２の目的は、強誘電体膜の劣化の少ない信頼性の高い強誘電体メモリ装置を提供することにある。
［発明の開示］
まず、本発明の第１の課題を解決するための手段の着眼点および基本原理について説明する。
従来の書き込み動作では、強誘電体キャパシタの両電極間に電圧が印加されているときのみ強誘電体キャパシタの分極反転動作ができるものであった。しかし、上述のように、低電圧，低温などの条件下では分極反転動作に時間がかかるということがわかった。これを解決するには、書き込み時間を分極反転動作が完了する程度長い時間で書き込み動作を行うということが考えられるが、この方式では高速動作ができない。
そこで、本発明者は、外部の書き込み動作タイミングの時間は短くして、内部的に長い時間で強誘電体キャパシタに書き込むという方式を備えた強誘電体メモリ装置を考え出した。つまり、強誘電体キャパシタの両電極間に電圧を印加し、このときが強誘電体キャパシタの両電極間に電荷が残留する状態とする方式である。この方式によると、強誘電体キャパシタの電荷が接合リークや強誘電体キャパシタの両電極間リークによって電荷が無くなるまで分極反転書き込み動作が行われることになる。この電荷が無くなる時間は高温でも１００ｍｓｅｃというような時間で、分極反転書き込み動作には充分な時間である。
つまり、トランジスタのソースやドレインの拡散領域と基板との間の接合容量のように強誘電体キャパシタと並列に接続された寄生容量や、特別に付加したキャパシタの電荷を利用して、強誘電体キャパシタの分極反転を行うものである。
本発明の第１の強誘電体メモリ装置は、メモリセルと、上記メモリセルに接続されるビット線と、上記メモリセル内に設けられ、強誘電体膜と該強誘電体膜を挟む第１，第２の電極により構成される強誘電体キャパシタと、上記メモリセル内に設けられ、上記ビット線と上記強誘電体キャパシタの上記第１の電極との間に介設されるメモリセルトランジスタと、上記強誘電体キャパシタの上記第２の電極に接続されるセルプレート線と、上記強誘電体キャパシタの上記第１，第２の電極に上記強誘電体膜を分極させるための電荷を残留させた状態で、上記第１，第２の電極への電圧の供給を停止させる制御手段とを備えている。
これにより、制御のための時間を短くして強誘電体キャパシタに大きな分極を生ぜしめることが可能となる。したがって、この強誘電体メモリ装置は、低温，低電圧などの悪条件下でも、高速動作が可能になる。
上記第１の強誘電体メモリ装置は、１Ｔ１Ｃ型の構造であってもよいが、上記メモリセルに接続されるもう１つのビット線と、上記もう１つのビット線と上記強誘電体キャパシタの第２の電極との間に介在するもう１つのメモリセルトランジスタとをさらに備えた２Ｔ１Ｃ型の構造を有していてもよい。
また、上記メモリセルに接続されるもう１つのビット線と、もう１つの強誘電体キャパシタと、上記もう１つのビット線と上記もう１つの強誘電体キャパシタとの間に介在するもう１つのメモリセルトランジスタとをさらに備えている２Ｔ２Ｃ型の構造を有していてもよい。
上記制御手段は、具体的には、上記ビット線の電圧が、上記セルプレート線の電圧より高くかつ上記セルプレート線の電圧に電源電圧を加えた電圧よりは低い電圧の状態で、上記メモリセルトランジスタをオフにするように制御するものであり、この制御によって、残留電荷による書き込み状態を継続させることができる。
特に、２Ｔ２Ｃ型の強誘電体メモリ装置においては、上記制御手段は、上記ビット線の電圧が上記セルプレート線の電圧より高くかつ上記セルプレート線の電圧に電源電圧を加えた電圧よりは低い電圧の状態で上記メモリセルトランジスタをオフにするとともに、上記もう１つのビット線の電圧が上記セルプレート線の電圧より低い電圧の状態で上記もう１つのメモリセルトランジスタをオフにするものとすることができる。もう１つのビット線及びセルプレート線の電圧を制御する場合、上記制御手段は、上記もう１つのメモリセルトランジスタをオフした後に上記セルプレート線の電圧を下げるように制御するものであってもよいし、上記もう１つのビット線をフローティング状態とした後に上記セルプレート線の電圧を下げるように制御するものであってもよい。また、上記制御手段は、上記もう１つのビット線の電圧が、上記セルプレート線の電圧よりビルトイン電圧分だけ低い電圧の状態で上記もう１つのメモリセルトランジスタをオフするように制御するものであってもよい
本発明の第２の強誘電体メモリ装置は、メモリセルと、上記メモリセルに接続されるビット線と、上記メモリセル内に設けられ、強誘電体膜と該強誘電体膜を挟む第１，第２の電極により構成される強誘電体キャパシタと、上記メモリセル内に設けられ、上記ビット線と上記強誘電体キャパシタの上記第１の電極との間に介設されるメモリセルトランジスタと、上記強誘電体キャパシタの上記第２の電極に接続されるセルプレート線と、誘電体膜と該誘電体膜を挟む第１，第２の電極とを有する電荷供給用キャパシタとを備えており、上記電荷供給用キャパシタの第１の電極と上記強誘電体キャパシタの上記第１の電極とは、互いに電荷の移動が可能に接続されている。
これにより、電荷供給用キャパシタを利用して、強誘電体キャパシタにより大きな電荷を与えることができるので、強誘電体膜の保持特性を向上させることができる。
上記電荷供給用キャパシタは、一般的なＭＩＭ構造のキャパシタであってもよいし、強誘電体キャパシタであってもよい。
上記第２の強誘電体メモリ装置は、１Ｔ１Ｃ型の構造だけでなく、上記メモリセルに接続されるもう１つのビット線と、上記もう１つのビット線と上記強誘電体キャパシタの第２の電極との間に介在するもう１つのメモリセルトランジスタとをさらに備えた２Ｔ１Ｃ型の構造を有していてもよい。
また、上記電荷供給用キャパシタの上記第２の電極は、固定電圧を受けるように構成されていてもよい。
また、上記電荷供給用キャパシタの第１の電極が上記強誘電体キャパシタの第１の電極に接続された状態で、上記電荷供給用キャパシタの第２の電極の電圧の極性を反転させる制御手段をさらに備えることができる。
これにより、強誘電体キャパシタの強誘電体膜により大きな電圧による分極を生ぜしめることが可能になる。
また、上記第２の強誘電体メモリ装置は、キャパシタと、誘電体膜と該誘電体膜を挟む第１，第２の電極とを有するもう１つの電荷供給用キャパシタとをさらに備え、上記電荷供給用キャパシタの第１の電極と上記強誘電体キャパシタの上記第１の電極とは、互いに電荷の移動が可能に接続され、上記もう１つの電荷供給用キャパシタの第１の電極と上記もう１つの強誘電体キャパシタの上記第１の電極とは互いに電荷の移動が可能に接続された２Ｔ２Ｃ型の構造にも適用することができる。
この２Ｔ２Ｃ型の構造の場合、上記電荷供給用キャパシタ及び上記もう１つの電荷供給用キャパシタの各第２の電極に接続される共通の配線をさらに設けてもよいし、上記電荷供給用キャパシタ，上記もう１つの電荷供給用キャパシタの各第２の電極にそれぞれ接続される第１，第２の配線をさらに設けてもよい。
上記第１，第２の配線を設ける場合には、上記第１の配線を上記もう１つのビット線に接続し、上記第２の配線を上記ビット線にそれぞれ接続するとともに、上記第１の配線に介設された第１のスイッチングトランジスタと、上記第１の配線に介設された第２のスイッチングトランジスタとをさらに設けることができる。
これにより、２Ｔ２Ｃ型の強誘電体メモリ装置において書き込み時に２つのビット線に印加される高低の電圧を利用して、各強誘電体膜により大きな電圧による分極を生ぜしめ、保持特性のよい相補データを記憶させることが可能になる。
また、上記第２の強誘電体メモリ装置において、上記ビット線に接続されるデータ線をさらに設け、上記電荷供給用キャパシタの上記第１の電極を上記データ線に接続し、書き込み状態において上記電荷供給用キャパシタの上記第１の電極が上記強誘電体キャパシタの上記第１の電極と接続状態であるように構成することができる。
これにより、ビット線に接続される多くのメモリセルがある場合に、メモリセルの外に設けた共通の電荷供給用キャパシタを利用して、各メモリセルの書き込みを行なうことができる。
また、上記第２の強誘電体メモリ装置において、誘電体膜及び該誘電体膜を挟む第１，第２の電極とを有する読み出し用キャパシタをさらに設け、上記読み出し用キャパシタの上記第１の電極を上記データ線に接続して、読み出し状態において上記読み出しキャパシタの上記第１の電極が上記強誘電体キャパシタの上記第１の電極と接続状態であるように構成することもできる。
さらに、上記第２の強誘電体メモリ装置において、誘電体膜及び該誘電体膜を挟む第１，第２の電極とを有する読み出し用キャパシタと、上記読み出し用キャパシタの上記第１の電極に接続されるもう１つのデータ線とをさらに設け、書き込み状態において上記電荷供給用キャパシタの上記第１の電極が上記強誘電体キャパシタの上記第１の電極と接続状態である一方、読み出し状態において上記読み出しキャパシタの上記第１の電極が上記強誘電体キャパシタの上記第１の電極と接続状態であるように構成することもできる。
また、上記第２の強誘電体メモリ装置において、書き込み状態において上記電荷供給用キャパシタが上記強誘電体キャパシタの上記第１の電極に接続される一方、読み出し状態において上記電荷供給用キャパシタをビット線容量調整用の容量として接続されているように構成してもよい。
これにより、別途読み出し用のキャパシタを設けなくてもよい構造となる。
さらに、上記第２の強誘電体メモリ装置において、上記データ線に接続され、上記電荷供給用キャパシタを収納した書き込みバッファ回路と、上記ビット線にトランジスタを介して接続される読み出し用データ線と、上記読み出し用データ線に接続されるセンスアンプ回路とをさらに設けることができる。この場合、読み出し用データ線に接続される読み出しキャパシタを付設してもよい。
これにより、バッファ回路によって強誘電体膜に高いストレスが印加されるのを緩和しながら、信頼性の高い強誘電体メモリ装置を提供することができる。
また、上記第２の強誘電体メモリ装置において、上記強誘電体キャパシタの上記第１，第２の電極に上記強誘電体膜を分極させるための電荷を残留させた状態で、上記第１，第２の電極への電圧の供給を停止させる制御手段をさらに設けることが好ましい。
これにより、大きな残留電荷を利用したデータの書き込みを実現することができる。
本発明の強誘電体メモリ装置の駆動方法は、メモリセル内に、強誘電体膜及び該強誘電体膜を挟む第１，第２の電極により構成される強誘電体キャパシタと、上記強誘電体キャパシタの上記第１の電極に接続されるスイッチングトランジスタとを配設した強誘電体メモリ装置の駆動方法であって、上記スイッチングトランジスタをオンにして、上記スイッチングトランジスタを介して上記強誘電体キャパシタの第１の電極と上記第２の電極との間に、上記強誘電体膜を分極させるための電界を与える第１のステップと、上記第１の電極及び第２の電極のうち少なくともいずれか一方の電極に、上記強誘電体膜を分極させるための電界を与える電荷を残留させた状態で、上記スイッチングトランジスタをオフにする第２のステップとを含んでいる。
この方法により、上述のような構造を有する強誘電体メモリ装置を動作させる際に、第１のステップにおける書き込み動作の終了後にも、第２のステップにおいて残留電荷を利用して強誘電体膜の分極作用を持続させることができる。
上記強誘電体メモリ装置の駆動方法において、上記第２のステップでは、第１のステップで上記強誘電体膜に与えられる電界よりも小さくかつ極性が同じ電界を上記強誘電体膜に与えるように、上記電荷を残留させることが好ましい。
また、上記メモリセル内に配置され、強誘電体膜及び該強誘電体膜を挟む第１，第２の電極により構成されるもう１つの強誘電体キャパシタと、上記もう１つの強誘電体キャパシタの上記第１の電極に接続されるもう１つのスイッチングトランジスタとをさらに備えた２Ｔ２Ｃ型の強誘電体メモリ装置においては、上記第１のステップでは、上記強誘電体キャパシタの第１の電極にその第２の電極よりも高い電圧を印加し、上記第２のステップでは、上記強誘電体キャパシタの第１の電極にその第２の電極の電圧より高い電圧が印加されている状態で上記スイッチングトランジスタをオフにするとともに、上記もう１つの強誘電体キャパシタの第１の電極にその第２の電極よりも低い電圧を印加するステップと、上記もう１つの強誘電体キャパシタの第１の電極にその第２の電極の電圧より低い電圧が印加されている状態で上記もう１つのスイッチングトランジスタをオフにするステップとをさらに設けることができる。
この方法により、残留電荷を利用した相補データの書き込みが可能になる。
【図面の簡単な説明】
図１は、本発明の第１の実施形態の強誘電体メモリ装置の動作タイミング図である。
図２は、本発明の第２の実施形態の強誘電体メモリ装置の構成の主要部を示す電気回路図である。
図３は、本発明の第２の実施形態の強誘電体メモリ装置の動作タイミング図である。
図４は、本発明の第３の実施形態の強誘電体メモリ装置の動作タイミング図である。
図５は、本発明の第４の実施形態の強誘電体メモリ装置の構成の主要部を示す電気回路図である。
図６は、本発明の第４の実施形態の強誘電体メモリ装置の動作タイミング図である。
図７は、本発明の第５の実施形態の強誘電体メモリ装置の構成の主要部を示す電気回路図である。
図８は、本発明の第５の実施形態の強誘電体メモリ装置の動作タイミング図である。
図９は、本発明の第６の実施形態の強誘電体メモリ装置の主要部を示す電気回路図である。
図１０は、本発明の第７の実施形態の強誘電体メモリ装置の主要部を示す電気回路図である。
図１１は、本発明の第７の実施形態の強誘電体メモリ装置の動作タイミング図である。
図１２は、本発明の第８の実施形態の強誘電体メモリ装置の主要部を示す電気回路図である。
図１３は、本発明の第９の実施形態の強誘電体メモリ装置の主要部を示す電気回路図である。
図１４は、本発明の第９の実施形態の強誘電体メモリ装置の動作タイミング図である。
図１５は、本発明の第１０の実施形態の強誘電体メモリ装置の主要部を示す電気回路図である。
図１６は、本発明の第１０の実施形態の強誘電体メモリ装置の動作タイミング図である。
図１７は、従来の強誘電体メモリ装置の主要部を示す電気回路図である。
図１８は、従来の強誘電体メモリ装置の動作タイミング図である。
［最良の実施形態］
（第１の実施形態）
まず、第１の実施形態について説明する。本実施形態に係る強誘電体メモリ装置の構造は、上記図１７に示す従来の強誘電体メモリ装置と同じで、動作タイミングのみが異なる。図１は、本実施形態に係る強誘電体メモリ装置の書き込み動作を示す動作タイミング図である。
まず、時間ｔ１１で、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給すると、ビット線電圧制御回路２において、ＮＭＯＳトランジスタ２１，２２がオフになり、ビット線ＢＬ，／ＢＬに対する接地電圧ＶＳＳへのプリチャージが停止する。また、外部からの書き込みデータをビット線ＢＬ，／ＢＬに転送し、センスアンプ制御信号線ＳＡＥに論理信号Ｈを供給してセンスアンプ回路３を動作させ、ビット線ＢＬ，／ＢＬのデータをラッチする。
次に、時間ｔ１２で、ワード線ＷＬに論理信号Ｈを供給すると、メモリセルトランジスタ１１，１２がオンになり、データ蓄積ノードＳＮ，／ＳＮの電圧がそれぞれビット線ＢＬ，／ＢＬの電圧と等しくなる。同時に、セルプレート線ＣＰに論理信号Ｈを供給すると、強誘電体膜を有するメモリセルキャパシタ１３，１４の一方のメモリセルキャパシタにＬデータが書き込まれる（例えば図１９に示す点Ｃにおける状態）。
次に、時間ｔ１３で、ワード線ＷＬに論理信号Ｈを供給した状態でセルプレート線ＣＰを論理電圧Ｌにすると、強誘電体膜を有するメモリセルキャパシタ１３，１４の他方のメモリセルキャパシタにＨデータが書き込まれる（例えば図１９に示す点Ａにおける状態）。ちなみに、Ｌデータは図１９の点Ｄにおける残留分極を有する状態となる。
このとき、例えばメモリセルキャパシタ１３にＨデータが書き込まれ、メモリセルキャパシタ１４にＬデータが書き込まれた状態をメモリセルのデータ”１”として、メモリセルキャパシタ１３にＬデータが書き込まれ、メモリセルキャパシタ１４にＨデータが書き込まれた状態をメモリセルのデータ”０”としてそれぞれ記憶する。
次に、時間ｔ１４で、ワード線ＷＬに論理信号Ｌを供給すると、メモリセルトランジスタ１１，１２がオフになる。この状態でデータ蓄積ノードＳＮ，／ＳＮのうち論理電圧Ｈが印加されていたノードにおいては、電源電圧ＶＤＤに相当する電荷が残留した状態となる。すなわち、当該ノードにつながるメモリセルキャパシタつまりＨデータ書き込み側のメモリセルキャパシタにおいては、残留電荷がリークなどによって無くなるまで書き込みが続くこととなる。このときに、Ｈデータは図１９の点Ｂにおける残留分極を有する状態となる。
次に、時間ｔ１５で、センスアンプ制御信号線ＳＡＥに論理信号Ｌを供給すると、センスアンプ回路３の動作が停止するので、ビット線ＢＬ，／ＢＬ間の電圧がほぼ０になる。また、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給すると、ビット線ＢＬ，／ＢＬの電圧は接地電圧ＶＳＳとなる。ただし、既にメモリセルトランジスタ１１，１２がオフにされているので、データ蓄積ノードＳＮ，／ＳＮの電圧はリークによる低下を無視すると変化しない。
本実施形態に係る強誘電体メモリ装置の書き込み方法の特徴は、時間ｔ１４で、センスアンプ制御信号線ＳＡＥに論理信号Ｈを供給し、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給した状態で、ワード線ＷＬの電圧をＬにしている点である。すなわち、この状態では、メモリセルトランジスタ１１，１２がオフするが、図１に示すように、データ蓄積ノードＳＮ，／ＳＮのうち論理電圧Ｈが印加されていたノードには論理電圧Ｈに相当する電荷が残留した状態が持続することになる。そして、Ｈデータ書き込みが行なわれる側のメモリセルキャパシタの両電極間には、一方の電極に残留する論理電圧Ｈに相当する電荷により電界が作用するので、図１９から容易に理解されるようにＨデータ書き込みが行なわれることになる。言い換えると、Ｈデータの書き込みのための制御動作は、時間ｔ１４で終了しているが、メモリセルキャパシタへのＨデータの書き込みは続いている。
したがって、本実施形態の書き込み動作においては、時間ｔ１２から時間ｔ１３までの期間がメモリセルキャパシタへのＬデータ書き込み期間であり、時間ｔ１３から時間ｔ１４までの期間が電圧印加によるメモリセルキャパシタへのＨデータ書き込み期間である。そして、時間ｔ１４以降の期間は、残留電荷によるメモリセルキャパシタへのＨデータ書き込み期間ということがいえる。
本実施形態の方式によると、強誘電体キャパシタの電荷が接合リークや強誘電体キャパシタの両電極間リークによって電荷が無くなるまで分極反転書き込み動作が行われることになる。この電荷が無くなる期間は高温でも１００ｍｓｅｃ程度であるので、図１９に示す点Ｂにおける残留分極（Ｈ，Ｌの定義を逆にしたときには、点Ｄにおける残留分極）を十分大きく確保することができる時間である。一方、制御動作における書き込み期間は従来の図１８に示す書き込み期間と変わらない。このように、低電圧や低温という条件下においても、強誘電体メモリ装置の保持電荷量を大きく確保できるので、制御動作としてのＨデータ書き込み期間が数ｎｓｅｃ程度で済むという高速書き込み動作を実現することができる。
なお、本実施形態及び以下の各実施形態において、動作タイミング図の形状を図１８の形状と比較すると、各実施形態の書き込み方法の方が制御期間が長くなるように見えるかもしれないが、各図の時間スケールはすべて互いに異なるので、図の形状は実際の制御時間の長短を表すものではない。
（第２の実施形態）
次に、第２の実施形態について説明する。上記第１の実施形態においては、強誘電体キャパシタの両電極間に電源電圧の電荷を残留させていることで、残留分極の大きさを確保しているが、反面、強誘電体キャパシタの両電極間に長時間電源電圧が印加されることで、電源電圧が高いときには強誘電体キャパシタの劣化が促進されるそれがある。特に、高電圧で長時間使用するデバイスに対しては、その不利益を無視できない。
そこで、本実施形態に係る強誘電体メモリ装置においては、強誘電体キャパシタの両電極間に電源電圧の電荷を残留させるのではなく、強誘電体キャパシタの劣化の問題が無い程度の低い電圧の電荷を残留させるようにしている。
図２は、本実施形態の強誘電体メモリ装置の構成を示す電気回路図である。本実施形態に係る強誘電体メモリ装置の特徴は、ビット線電圧制御回路２内に２つのビット線電圧制御信号線／ＢＰ１，ＢＰ２を備えている点である。その他の構成は、図１７に示す従来の強誘電体メモリ装置と同じである。
ビット線電圧制御信号線ＢＰ２は、従来の構造と同様に、２つのＮＭＯＳトランジスタ２１，２２のゲートに接続されている。他方のビット線電圧制御信号線／ＢＰ１は、２つのＰＭＯＳトランジスタ２３，２４のゲートに接続されており、この各ＰＭＯＳトランジスタ２３，２４のドレインは、ビット線ＢＬ，／ＢＬに電圧降下用ＰＭＯＳトランジスタ２５，２６を介してそれぞれ接続され、各ＰＭＯＳトランジスタ２３，２４の共通ソースは接地に接続されている。すなわち、ビット線電圧制御信号線ＢＰ２は、従来の構造と同様のビット線ＢＬ，／ＢＬを接地電圧ＶＳＳまでプリチャージするための信号線である。これに対し、ビット線電圧制御信号線／ＢＰ１は、ビット線ＢＬ，／ＢＬをＰチャネル型ＭＯＳトランジスタ２５，２６のしきい値電圧の２倍の電圧までプリチャージするための信号線である。
次に、本実施形態に係る強誘電体メモリ装置の書き込み動作について説明する。図３は、本実施形態に係る強誘電体メモリ装置の書き込み動作を示す動作タイミング図である。
まず、時間ｔ２１で、ビット線電圧制御信号線ＢＰ２に論理電圧Ｌを、ビット線電圧制御信号線／ＢＰ１に論理電圧Ｈをそれぞれ印加すると、ビット線電圧制御回路２において、ＮＭＯＳトランジスタ２１，２２がオフになり、ビット線ＢＬ，／ＢＬに対する接地電圧ＶＳＳへのプリチャージが停止する。このとき、ビット線電圧制御信号線／ＢＰ１の電圧が論理電圧Ｈであることから、ＰＭＯＳトランジスタ２３，２４はオフしており、ビット線ＢＬ，／ＢＬの電位には何の影響も与えない。また、外部からの書き込みデータをビット線ＢＬ，／ＢＬに転送し、センスアンプ制御信号線ＳＡＥに論理信号Ｈを供給してセンスアンプ回路３を動作させ、ビット線ＢＬ，／ＢＬのデータをラッチする。
次に、時間ｔ２２で、ワード線ＷＬに論理信号Ｈを供給すると、メモリセルトランジスタ１１，１２がオンになり、データ蓄積ノードＳＮ，／ＳＮの電圧がそれぞれビット線ＢＬ，／ＢＬの電圧と等しくなる。同時に、セルプレート線ＣＰに論理信号Ｈを供給すると、強誘電体膜を有するメモリセルキャパシタ１３，１４の一方のメモリセルキャパシタにＬデータが書き込まれる。
次に、時間ｔ２３で、ワード線ＷＬに論理信号Ｈを供給した状態でセルプレート線ＣＰを論理電圧Ｌにすると、強誘電体膜を有するメモリセルキャパシタ１３，１４の他方のメモリセルキャパシタにＨデータが書き込まれる。
次に、時間ｔ２４で、センスアンプ制御信号線ＳＡＥに論理信号Ｌを供給してセンスアンプ回路３の動作を停止した後に、ビット線電圧制御信号線／ＢＰ１に論理信号Ｌを供給すると、ビット線電圧制御回路２内のＰＭＯＳトランジスタ２３，２４がオンになり、ビット線ＢＬ，／ＢＬには電源電圧ＶＤＤの代わりにＰチャネル型ＭＯＳトランジスタのしきい値電圧の２倍の電圧が印加される。
次に、時間ｔ２５で、ワード線ＷＬに論理信号Ｌを供給すると、メモリセルトランジスタ１１，１２がオフになる。この状態でデータ蓄積ノードＳＮ，／ＳＮのうち論理電圧Ｈが印加されていたノードにおいては、論理電圧Ｈに相当する電荷が残留した状態となる。すなわち、当該ノードにつながるＨデータ書き込み側のメモリセルキャパシタにおいては、電荷がリークなどによって無くなるまで書き込みが続くこととなる。
次に、時間ｔ２６で、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給すると、ビット線ＢＬ，／ＢＬの電圧が接地電圧ＶＳＳになり、書き込み動作が終了する。
ここで、時間ｔ２２から時間ｔ２３までの期間がメモリセルキャパシタへのＬデータ書き込み期間であり、時間ｔ２３から時間ｔ２５までの期間が制御電圧の印加によるメモリセルキャパシタへのＨデータ書き込み期間である。そして、時間ｔ２５以降の期間が残留電荷によるメモリセルキャパシタへのＨデータ書き込み期間である。その場合、本実施形態では、制御電圧によるＨデータ書き込み期間の後半は、Ｈデータ書き込みされるメモリセルキャパシタの両電極間に電源電圧よりも低い電圧（トランジスタのしきい値電圧の２倍程度）が印加される。また、残留電荷によるＨデータ書き込み期間中は、Ｈデータ書き込みが行なわれるメモリセルキャパシタのデータ蓄積ノードにＭＯＳトランジスタのしきい値電圧の２倍の電圧に相当する電荷が残留した状態となる。
本実施形態の強誘電体メモリセル装置の構造及び書き込み方法によると、制御動作によるＨデータ書き込みの終了後に、残留電荷によるＨデータ書き込み期間を設けている点では、上記第１の実施形態と同様である。したがって、本実施形態の強誘電体メモリ装置により、上記第１の実施形態と同じ効果を発揮することができる。
しかも、本実施形態では、制御動作によるＨデータ書き込みの後半の期間及び残留電荷によるＨデータ書き込み期間の間に、強誘電体キャパシタの両電極間に電源電圧に相当する電荷を残留させるのではなく、強誘電体キャパシタの劣化がほとんど生じない程度の低い電圧の電荷を残留させるようにしている。具体的に、本実施形態の書き込み方法で行なっている方式は、制御動作によるＨデータ書き込み中は強誘電体キャパシタの両電極間に電源電圧を印加し、その後、制御動作によるＨデータ書き込みがＰチャネル型ＭＯＳトランジスタのしきい値電圧の２倍程度の電圧にまで電圧を落とすという方式である。この電圧は例えば２Ｖ以下程度であり、実際上、この程度の電圧が長期間印加されても強誘電体キャパシタの劣化はほとんど生じない。
したがって、本実施形態に係る強誘電体メモリ装置は、上述の第１の実施形態に比べて電源電圧が高い場合でも低い場合でも同程度の電圧に設定できるという利点がある。
（第３の実施形態）
次に、第３の実施形態について説明する。上述の第１，第２の実施形態の強誘電体メモリ装置によって、低電圧，低温等の条件下で強誘電体キャパシタにデータ保持に必要な分極を残留させるためのＨデータ書き込み期間は大幅に短縮されたが、Ｌデータ書き込み期間については従来と変わりない。そこで、本実施形態では、強誘電体キャパシタにデータ保持に必要な分極を残留させるためのＬデータ書き込み期間の短縮対策について説明する。
本実施形態に係る強誘電体メモリ装置の構造は、上記図１７に示す従来の強誘電体メモリ装置と同じで、動作タイミングのみが異なる。図４は、本実施形態に係る強誘電体メモリ装置の書き込み動作を示す動作タイミング図である。
まず、時間ｔ３１で、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給すると、ビット線電圧制御回路２において、ＮＭＯＳトランジスタ２１，２２がオフになり、ビット線ＢＬ，／ＢＬに対する接地電圧ＶＳＳへのプリチャージが停止する。また、外部からの書き込みデータをビット線ＢＬ，／ＢＬに転送し、センスアンプ制御信号線ＳＡＥに論理信号Ｈを供給してセンスアンプ回路３を動作させ、ビット線ＢＬ，／ＢＬのデータをラッチする。
次に、時間ｔ３２で、ワード線ＷＬに論理信号Ｈを供給すると、メモリセルトランジスタ１１，１２がオンになり、データ蓄積ノードＳＮ，／ＳＮの電圧がそれぞれビット線ＢＬ，／ＢＬの電圧と等しくなる。同時に、セルプレート線ＣＰに論理信号Ｈを供給すると、強誘電体膜を有するメモリセルキャパシタ１３，１４の一方のメモリセルキャパシタにＬデータが書き込まれる。
次に、時間ｔ３３で、ワード線ＷＬに論理信号Ｈを供給した状態でセルプレート線ＣＰを論理電圧Ｌにすると、強誘電体膜を有するメモリセルキャパシタ１３，１４の他方のメモリセルキャパシタにＨデータが書き込まれる。
次に、時間ｔ３４で、セルプレート線ＣＰに再び論理信号Ｈを供給して、強誘電体膜で形成されたメモリセルキャパシタ１３，１４に対するＬデータ書き込みのための制御動作を行う。このとき、ワード線ＷＬの電圧が電源電圧ＶＤＤであれば、データ蓄積ノードＳＮ，／ＳＮのうち論理電圧Ｈが印加されているノードにおいては、メモリセルキャパシタのセルプレートＣＰ側の電極の電圧上昇に伴い、メモリセルトランジスタのしきい値電圧分だけ電圧が上昇する。
次に、時間ｔ３５で、ワード線ＷＬに論理信号Ｌを供給すると、メモリセルトランジスタ１１，１２がオフになる。この状態で、この状態で、データ蓄積ノードＳＮ，／ＳＮのうちＨデータ書き込みが行なわれる側のノードにおいては、メモリセルトランジスタの電源電圧ＶＳＳにしきい値電圧を加えた電圧に相当する電荷が保持された状態が持続し、データ蓄積ノードＳＮ，／ＳＮのうちＬデータ書き込みが行なわれる側のノードにおいては、接地電位ＶＳＳに相当する電荷の電圧が印加された状態が持続する。メモリセルキャパシタ１３，１４のうちＬデータ書き込み側の両電極間には、Ｈデータ書き込み側の両電極間とは正負が逆で電源電圧ＶＤＤに相当する電荷が残留している。また、メモリセルキャパシタ１３，１４のうちＨデータ書き込み側の両電極間には、電源電圧ＶＤＤにメモリセルトランジスタのしきい値電圧を加えた電圧に相当する電荷が残留している。
次に、時間ｔ３６で、センスアンプ制御信号線ＳＡＥに論理信号Ｌを供給してセンスアンプ回路３の動作を停止した後、セルプレート線ＣＰに論理信号Ｌを供給するとともに、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給してビット線ＢＬ，／ＢＬの電圧を接地電圧ＶＳＳにする。これにより、制御による書き込み動作を終了する。この状態で、データ蓄積ノードＳＮ，／ＳＮのうちＨデータ書き込みが行なわれる側のノードにおいては、メモリセルトランジスタのしきい値電圧に相当する電荷が残留する一方、データ蓄積ノードＳＮ，／ＳＮのうちＬデータ書き込みが行なわれる側のノードにおいては、接地電圧ＶＳＳからビルトイン電圧を減じた負の電圧に相当する電荷が残留する。すなわち、データ蓄積ノードＳＮ，／ＳＮのうちＬデータ書き込みが行なわれるノードの残留電荷がリークなどによって無くなるまでＬデータ書き込みが行なわれることとなる。
したがって、本実施形態の書き込み動作においては、時間ｔ３２から時間ｔ３３までの期間がメモリセルキャパシタへの初期Ｌデータ書き込み期間であり、時間ｔ３３から時間ｔ３４までの期間がメモリセルキャパシタへのＨデータ書き込み期間である。そして、時間ｔ３４から時間ｔ３５までの期間は制御動作による再Ｌデータ書き込み期間であり、時間ｔ３５以降の期間は、残留電荷によるメモリセルキャパシタへのＨデータ書き込み期間ということがいえる。ただし、時間ｔ３６以降は、接地電位ＶＳＳとビルトイン電圧との差程度の低い負の電圧によるＬデータ書き込みが行なわれる期間である。
本実施形態の方式によると、セルプレート線ＣＰに論理信号Ｈを供給し、ビット線ＢＬに論理信号Ｌを供給して、Ｌデータ書き込みを行なうメモリセルキャパシタのデート蓄積保持ノードに残留電荷を保持した状態でメモリセルトランジスタをオフし、その後、セルプレート線ＣＰに論理信号Ｌを供給するようにしている。これにより、残留電荷を利用したＬデータ書き込みが可能となる。よって、低電圧や低温という条件下においても、強誘電体メモリ装置の保持電荷量を大きく確保できるので、Ｌデータ書き込みについて高速書き込み動作を実現することができる。
ただし、時間ｔ３６でセルプレート線ＣＰに論理信号Ｌを供給した後、Ｌデータ書き込みが行なわれるデータ蓄積ノードに残留する電荷は、接地電圧ＶＳＳからビルトイン電圧分低い電圧までである。逆に、これを利用するとビルトイン電圧は約０．７Ｖであるため強誘電体キャパシタの劣化の問題が無い程度の電圧であるという効果もある。
また、時間ｔ３４から時間ｔ３６までの期間において、セルプレート線ＣＰに電源電圧ＶＤＤに等しい論理電圧Ｈが印加されている間は、Ｈデータ書き込みを行なうメモリセルキャパシタの両電極間には、電源電圧ＶＤＤと電源電圧ＶＤＤにメモリセルトランジスタのしきい値電圧を加算した電圧とが印加されるので、両者の電圧差によるＨデータ書き込みを行なうことができる。
（第４の実施形態）
次に、第４の実施形態について説明する。上記第３の実施形態においては、制御動作によるＬデータ書き込みに加えて、残留電荷によるＬデータ書き込みをも行なうことができるが、この方式は、第２の実施形態における十分大きい残留電荷によるＨデータ書き込みと併用することが困難である。
そこで、本実施形態では、第２の実施形態との併用も容易なＬデータ書き込み期間の短縮のための他の方式について説明する。
図５は、本実施形態の強誘電体メモリ装置の構成を示す電気回路図である。本実施形態に係る強誘電体メモリ装置の特徴は、図１７に示す強誘電体メモリ装置の構成に加えて、センスアンプ回路３内に、追加センスアンプ制御信号線ＳＡＮＣと、ビット線ＢＬ，／ＢＬにそれぞれ介設されたＮＭＯＳトランジスタ４１，４２とをさらに備え、各ＮＭＯＳトランジスタ４１，４２のゲートに追加センスアンプ制御信号線ＳＡＮＣを接続して、ビット線ＢＬ，／ＢＬのうち論理電圧Ｌが印加される側だけをフローティング状態とする機能を有している点である。その他の構成は、図１７に示す従来の強誘電体メモリ装置と同じである。
次に、本実施形態に係る強誘電体メモリ装置の書き込み動作について説明する。図６は、本実施形態に係る強誘電体メモリ装置の書き込み動作を示す動作タイミング図である。
まず、時間ｔ４１で、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給すると、ビット線電圧制御回路２において、ＮＭＯＳトランジスタ２１，２２がオフになり、ビット線ＢＬ，／ＢＬに対する接地電圧ＶＳＳへのプリチャージが停止する。また、外部からの書き込みデータをビット線ＢＬ，／ＢＬに転送し、センスアンプ制御信号線ＳＡＥ及び追加センスアンプ信号線ＳＡＣに論理信号Ｈを供給してセンスアンプ回路３を動作させ、ビット線ＢＬ，／ＢＬのデータをラッチする。
次に、時間ｔ４２で、ワード線ＷＬに論理信号Ｈを供給すると、メモリセルトランジスタ１１，１２がオンになり、データ蓄積ノードＳＮ，／ＳＮの電圧がそれぞれビット線ＢＬ，／ＢＬの電圧と等しくなる。同時に、セルプレート線ＣＰに論理信号Ｈを供給すると、強誘電体膜を有するメモリセルキャパシタ１３，１４の一方のメモリセルキャパシタにＬデータが書き込まれる。
次に、時間ｔ４３で、ワード線ＷＬに論理信号Ｈを供給した状態でセルプレート線ＣＰに論理信号Ｌを供給すると、強誘電体膜を有するメモリセルキャパシタ１３，１４の他方のメモリセルキャパシタにＨデータが書き込まれる。そのとき、追加センスアンプ制御信号線ＳＡＣに論理信号Ｌを供給することで、ＮＭＯＳトランジスタ４１，４２をオフにして、ビット線ＢＬ，／ＢＬのうち論理電圧Ｌとなっている方だけをフローティング状態としておく。このとき、Ｌデータ書き込みが行なわれるメモリセルキャパシタにおいては、データ蓄積ノードに接地電圧ＶＳＳからビルトイン電圧分を減じた電圧が印加された状態で、Ｌデータ書き込みが引き続き行なわれることになる。
次に、時間ｔ４４で、ワード線ＷＬに論理信号Ｌを供給すると、メモリセルトランジスタ１１，１２がオフになる。このとき、データ蓄積ノードＳＮ，／ＳＮのうち論理電圧Ｈが印加されていたノードにおいては、論理電圧Ｈに相当する電荷が残留する一方、データ蓄積ノードＳＮ，／ＳＮのうち論理電圧Ｌが印加されていたノードにおいては、接地電位ＶＳＳからビルトイン電圧を減じた負の電圧に相当する電荷が残留する。すなわち、各データ蓄積ノードＳＮ，／ＳＮの残留電荷がリークなどによって無くなるまで、Ｈデータ書き込み及びＬデータ書き込みが行なわれることとなる。
次に、時間ｔ４５で、センスアンプ制御信号線ＳＡＥに論理信号Ｌを供給してセンスアンプ回路３の動作を停止した後、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給してビット線ＢＬ，／ＢＬの電圧を接地電圧ＶＳＳにする。これにより、制御による書き込み動作を終了する。このとき、各データ蓄積ノードＳＮ，／ＳＮには、時間ｔ４４からの残留電荷が残っている。
ここで、時間ｔ４２から時間ｔ４３までの期間が制御動作によるメモリセルキャパシタへのＬデータ書き込み期間であり、時間ｔ４３から時間ｔ４４までの期間が制御電圧の印加によるメモリセルキャパシタへのＨ及びＬデータ書き込み期間である。そして、時間ｔ４４以降の期間が残留電荷によるメモリセルキャパシタへのＨ及びＬデータ書き込み期間である。
本実施形態によると、セルプレート線ＣＰの電圧を論理電圧ＨからＬに切り換えるときに、ビット線ＢＬ，／ＢＬのうち論理電圧Ｌが印加されている方をフローティング状態にしているので、データ蓄積ノードＳＮ，／ＳＮのうちＬデータ書き込みが行なわれているメモリセルキャパシタのノードを接地電圧ＶＳＳよりもビルトイン電圧分だけ低い電圧にすることができる。したがって、制御動作によるＨデータ書き込み中も、比較的弱い電界によるＬデータ書き込みを行なうことができる。さらに、制御動作によるＨデータ書き込みを終了した後も、残留電荷によるＬデータ書き込みを行なうことができる。加えて、残留電荷によるＨデータ書き込みについては、上記第１の実施形態と同様の効果を発揮することができる。
なお、残留電荷によるＨデータ書き込みについては第２の実施形態の方式を併用してよいことはいうまでもない。また、Ｌデータ書き込みについては、上記第３の実施形態の方式を併用してもよい。
（第５の実施形態）
次に、第５の実施形態について説明する。本実施形態は、上記第３及び第４の実施形態を組み合わせたものである。
図７は、本実施形態の強誘電体メモリ装置の構成を示す電気回路図である。本実施形態に係る強誘電体メモリ装置の特徴は、図１７に示す強誘電体メモリ装置の構成に加えて、上記第２及び第４の実施形態に係る強誘電体メモリ装置の特徴部分を備えている。すなわち、ビット線電圧制御回路２内には、図２に示すと同様の２つのビット線電圧制御信号線／ＢＰ１，ＢＰ２を備えている。また、センスアンプ回路３内に、図５に示すと同様の追加センスアンプ制御信号線ＳＡＮＣと、ビット線ＢＬ，／ＢＬにそれぞれ介設されたＮＭＯＳトランジスタ４１，４２とをさらに備えている。その他の構成は、図１７に示す従来の強誘電体メモリ装置と同じである。
次に、本実施形態に係る強誘電体メモリ装置の書き込み動作について説明する。図８は、本実施形態に係る強誘電体メモリ装置の書き込み動作を示す動作タイミング図である。
まず、時間ｔ５１で、ビット線電圧制御信号線ＢＰ２に論理電圧Ｌを、ビット線電圧制御信号線／ＢＰ１に論理電圧Ｈを、それぞれ印加すると、ビット線電圧制御回路２において、ＮＭＯＳトランジスタ２１，２２がオフになり、ビット線ＢＬ，／ＢＬに対する接地電圧ＶＳＳへのプリチャージが停止する。このとき、ビット線電圧制御信号線／ＢＰ１の電圧が論理電圧Ｈであることから、ＰＭＯＳトランジスタ２３，２４はオフしており、ビット線ＢＬ，／ＢＬの電位には何の影響も与えない。また、外部からの書き込みデータをビット線ＢＬ，／ＢＬに転送し、センスアンプ制御信号線ＳＡＥ及び追加センスアンプ信号線ＳＡＣに論理信号Ｈを供給してセンスアンプ回路３を動作させ、ビット線ＢＬ，／ＢＬのデータをラッチする。
次に、時間ｔ５２で、ワード線ＷＬに論理信号Ｈを供給すると、メモリセルトランジスタ１１，１２がオンになり、データ蓄積ノードＳＮ，／ＳＮの電圧がそれぞれビット線ＢＬ，／ＢＬの電圧と等しくなる。同時に、セルプレート線ＣＰに論理信号Ｈを供給すると、強誘電体膜を有するメモリセルキャパシタ１３，１４の一方のメモリセルキャパシタにＬデータが書き込まれる。
次に、時間ｔ５３で、ワード線ＷＬに論理信号Ｈを供給した状態でセルプレート線ＣＰに論理信号Ｌを供給すると、強誘電体膜を有するメモリセルキャパシタ１３，１４の他方のメモリセルキャパシタにＨデータが書き込まれる。そのとき、追加センスアンプ制御信号線ＳＡＣに論理信号Ｌを供給することで、ＮＭＯＳトランジスタ４１，４２をオフにして、ビット線ＢＬ，／ＢＬのうち論理電圧Ｌとなっている方だけをフローティング状態としておく。このとき、Ｌデータ書き込みが行なわれるメモリセルキャパシタにおいては、データ蓄積ノードに接地電圧ＶＳＳからビルトイン電圧分を減じた電圧が印加された状態で、Ｌデータ書き込みが引き続き行なわれることになる。
次に、時間ｔ５４で、センスアンプ制御信号線ＳＡＥに論理信号Ｌを供給してセンスアンプ回路３の動作を停止した後に、ビット線電圧制御信号線／ＢＰ１に論理信号Ｌを供給すると、ビット線電圧制御回路２内のＰＭＯＳトランジスタ２３，２４がオンになり、ビット線ＢＬ，／ＢＬには電源電圧ＶＤＤの代わりにＰチャネル型ＭＯＳトランジスタのしきい値電圧の２倍の電圧が印加される。
次に、時間ｔ５５で、ワード線ＷＬに論理信号Ｌを供給すると、メモリセルトランジスタ１１，１２がオフになる。このとき、データ蓄積ノードＳＮ，／ＳＮのうち論理電圧Ｈが印加されていたノードにおいては、Ｐチャネル型ＭＯＳトランジスタのしきい値電圧の２倍の電圧に相当する電荷が残留する一方、データ蓄積ノードＳＮ，／ＳＮのうち論理電圧Ｌが印加されていたノードにおいては、接地電圧ＶＳＳからビルトイン電圧を減じた負の電圧に相当する電荷が残留する。すなわち、各データ蓄積ノードＳＮ，／ＳＮの残留電荷がリークなどによって無くなるまで、Ｈデータ書き込み及びＬデータ書き込みが行なわれることとなる。
次に、時間ｔ５６で、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給してビット線ＢＬ，／ＢＬの電圧を接地電圧ＶＳＳにする。これにより、制御による書き込み動作を終了する。このとき、各データ蓄積ノードＳＮ，／ＳＮには、時間ｔ５４からの残留電荷がリークを無視するとそのまま残っている。
ここで、時間ｔ５２から時間ｔ５３までの期間が制御動作によるメモリセルキャパシタへのＬデータ書き込み期間であり、時間ｔ５３から時間ｔ５５までの期間が制御電圧の印加によるメモリセルキャパシタへのＨ及びＬデータ書き込み期間である。そして、時間ｔ５５以降の期間が残留電荷によるメモリセルキャパシタへのＨ及びＬデータ書き込み期間である。
本実施形態の強誘電体メモリ装置によると、上記第４の実施形態の効果に加えて、第２の実施形態の効果を得ることができる。すなわち、低電圧，低温などの条件下においても、Ｈデータ書き込み及びＬデータ書き込みの双方に対して高速書き込み動作を実現できるとともに、メモリセルキャパシタへの高電圧の長時間の印加に伴う信頼性の劣化を防止することができる。
なお、上記第１〜第５の実施形態においては、２Ｔ２Ｃ型構造を有する強誘電体メモリ装置を例にとって説明したが、本発明は、上述の１Ｔ１Ｃ型構造や２Ｔ１Ｃ型構造を有する強誘電体メモリ装置についても適用できる。その場合、１つのメモリセル内には１つの強誘電体キャパシタしかないので、相補データを利用することはできないが、例えば図１９に示す点Ｂにおける分極状態をＨデータ、図１９に示す点Ｄにおける分極状態をＬデータとすることで、２値データを記憶することができる。そして、このＨデータ，Ｌデータを書き込む際に、上記各実施形態と同様の方法により、制御動作による書き込みの終了後にも残留電荷を利用した書き込みを行なうことができる。
（第６の実施形態）
図９は、第６の実施形態の強誘電体メモリ装置の構成を示す電気回路図である。本実施形態に係る強誘電体メモリ装置の特徴は、メモリセル１内において、電圧が固定されたキャパシタプレート線ＣＰＶ１が設けられ、各データ蓄積ノードＳＮ，／ＳＮとこのキャパシタプレート線ＣＰＶ１との間に、強誘電体膜を有するメモリセルキャパシタ１３，１４に対して並列に配置された電荷供給用キャパシタ１５，１６が介設されている点である。その他の構成は、既に説明した図１７に示す従来の強誘電体メモリ装置と同じである。
なお、本実施形態に係る強誘電体メモリ装置におけるデータ書き込みのための動作タイミングは、上記第１の実施形態における図１に示す動作タイミング図に示すとおりである。
すなわち、図１に示す動作タイミング図において、時間ｔ１４で、ワード線ＷＬに論理信号Ｌを供給したときに、データ蓄積ノードＳＮ，／ＳＮのうちＨデータ書き込みが行なわれるノードには、電源電圧ＶＤＤに相当する電荷が残留する。このとき、本実施形態では、各データ蓄積ノードＳＮ，／ＳＮとキャパシタプレート線ＣＰＶ１との間に、メモリセルキャパシタ１３，１４と並列に電荷供給用キャパシタ１５，１６が接続されているため、メモリセルトランジスタのソース領域の拡散容量に比べて大きな容量を付加した構造となり、第１の実施形態に係る強誘電体メモリ装置に比べて、時間ｔ１４の後に大きな残留電荷を長期間の間保持することができる。つまり、電荷供給用キャパシタ１５，１６の電荷によって強誘電体キャパシタのデータ蓄積ノードＳＮ，／ＳＮに蓄積される電荷量を増大できるので、より大きな残留電荷を利用して、強誘電体キャパシタの分極反転を充分に行なわせることができる。これは、低電圧動作及び高速動作性能が優れていることを意味する。
なお、電荷供給用キャパシタ１５，１６の容量値は、例えばメモリセルキャパシタ１３，１４の分極反転に要する電荷量を蓄積できる容量値に設定されている。また、この電荷供給用キャパシタ１５，１６は、ポリシリコン電極間にシリコン酸化膜等の絶縁膜を介在させたいわゆるＭＩＭ構造のものもよいし、これも強誘電体キャパシタにより構成してもよい。
この電荷供給用キャパシタ１５，１６を、データ蓄積用のメモリセルキャパシタ１３，１４と同様に強誘電体膜を有する構造とすると、通常の絶縁膜キャパシタに比べて大きな容量が得られ小面積で構成できるという効果と、製造プロセスによる特性の変動がメモリセルキャパシタ１３，１４と同程度に変動するため、メモリセルキャパシタ１３，１４の特性に対する電荷供給用キャパシタ１５，１６の容量値の影響が少ないという効果とがある。
また、電荷供給用キャパシタ１５，１６を、ポリシリコン電極間に一般的な絶縁膜を介在させた一般的なＭＩＭ構造とした場合には、両端の電圧に対して蓄積電荷量が単純なリニアな特性であるため必要な電荷量を電圧によって簡単に設定できる。
また、この実施形態では、キャパシタプレート線ＣＰＶ１は固定電圧としているが、次の第７の実施形態でもあげるように、キャパシタプレート線ＣＰＶ１を制御することによって、蓄積電荷量を制御することも可能である。
（第７の実施形態）
図１０は、第７の実施形態の強誘電体メモリ装置の構成を示す電気回路図である。本実施形態に係る強誘電体メモリ装置においては、各ビット線ＢＬ，／ＢＬに接続される２つのキャパシタプレート線ＣＰＶ１，ＣＰＶ２が設けられている。そして、メモリセル１内において、各データ蓄積ノードＳＮ，／ＳＮと各キャパシタプレート線ＣＰＶ１，ＣＰＶ２との間に、電荷供給用キャパシタ１５，１６がそれぞれ介設されている。また、各キャパシタプレート線ＣＰＶ１，ＣＰＶ２と各ビット線／ＢＬ，ＢＬとの間に、ＮＭＯＳトランジスタ１７，１８がそれぞれ介設されていて、各ＮＭＯＳトランジスタ１７，１８のゲートが制御信号線ＣＰＣの信号により制御されるように構成されている。その他の構成は、既に説明した図１７に示す従来の強誘電体メモリ装置と同じである。
本実施形態の強誘電体メモリ装置は、第６の実施形態における電荷供給用キャパシタ１５，１６の両電極のうちデータ蓄積ノードＳＮ，／ＳＮにつながる電極に対向する電極の電圧を制御することによって、メモリセルキャパシタ１３，１４に蓄積される電荷量を制御可能にしたものである。すなわち、制御回路からの信号で制御することによって蓄積電荷量を多くし効率的に分極反転させることもできるが、ここでは蓄積ノードＳＮ，／ＳＮに接続されるビット線ＢＬ，／ＢＬと相補関係にあるビット線／ＢＬ，ＢＬを、制御信号線ＣＰＣのスイッチ制御信号によりオン・オフするトランジスタを介して接続した構成としている。
次に、本実施形態に係る強誘電体メモリ装置の読み出し及び書き込み動作について、図１１の動作タイミング図を参照しながら説明する。
まず、時間ｔ６０で、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給すると、ビット線電圧制御回路２において、ＮＭＯＳトランジスタ２１，２２がオフになり、ビット線ＢＬ，／ＢＬに対する接地電圧ＶＳＳへのプリチャージが停止する。
次に、時間ｔ６１で、ワード線ＷＬに論理信号Ｈを供給すると、メモリセルトランジスタ１１，１２がオンになり、データ蓄積ノードＳＮ，／ＳＮの電圧がそれぞれビット線ＢＬ，／ＢＬの電圧と等しくなる。
次に、時間ｔ６２で、セルプレート線ＣＰに論理信号Ｈを供給して、強誘電体膜で形成されたメモリセルキャパシタ１３，１４からビット線ＢＬ，／ＢＬにデータを読み出す。
次に、時間ｔ６３で、センスアンプ制御信号線ＳＡＥに論理信号Ｈを供給して、センスアンプ回路３を動作させ、ビット線ＢＬ，／ＢＬのデータ信号の電位差を電源電圧ＶＤＤと接地電圧ＶＳＳとの間の電位差まで増幅する。
次に、時間ｔ６４で、キャパシタプレート制御信号線ＣＰＣに論理信号Ｈを供給し、ここで、電荷供給用キャパシタ１５，１６につながる各キャパシタプレート線ＣＰＶ１，ＣＰＶ２の電位を固定する。
次に、時間ｔ６５で、セルプレート線ＣＰに論理信号Ｌを供給してメモリセルキャパシタ１３，１４にＨデータ書き込み動作を行う。
次に、時間ｔ６６で、ワード線ＷＬに論理信号Ｌを供給すると、メモリセルトランジスタ１１，１２がオフになる。このとき、直前までメモリセルトランジスタがオンしていたことで、各データ蓄積ノードＳＮ，／ＳＮのうちＨデータ書き込みが行なわれるメモリセルキャパシタ側のノードに、電源電圧ＶＤＤに相当する電荷が残留する。
次に、時間ｔ６７で、ビット線ＢＬとビット線／ＢＬとの論理電圧の高低で定めるデータを反転させる。この動作により、電荷供給用キャパシタ１５，１６につながるキャパシタプレート線ＣＰＶ１，ＣＰＶ２の電位の高低が逆転し、データ蓄積ノードＳＮ，／ＳＮのうちＨデータ書き込みが行なわれるメモリセルキャパシタ側のノードにはさらに高い電圧が印加され、Ｌデータ書き込みが行なわれるメモリセルキャパシタ側のノードにはさらに低い電圧が印加される。この状態で、残留電荷によって強誘電体キャパシタの分極反転が継続して行える状態となる。
次に、時間ｔ６８で、キャパシタプレート制御信号線ＣＰＣに論理信号Ｌを供給して、ＮＭＯＳトランジスタ１８，１９をオフにして、各キャパシタプレート線ＣＰＶ１，ＣＰＶ２とビット線／ＢＬ，ＢＬとの間を電気的に切断する。
その後、時間ｔ６９で、アンプ制御信号線ＳＡＥに論理信号Ｌを供給してセンスアンプ回路３を停止させるとともに、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給してビット線ＢＬ，／ＢＬに対する接地電圧ＶＳＳへのプリチャージを開始し、ビット線ＢＬ、／ＢＬの電圧をいずれも論理電圧Ｌにする。
本実施形態では、第６の実施形態に比べてより効果的に残留電荷による書き込み状態が可能となり、デバイスの高速動作も可能となる。
ここでは、キャパシタプレート線ＣＰＶ１，ＣＰＶ２をビット線の信号で制御しているが、ビット線とは別の制御信号線を用いて制御するような回路構成を採ることももちろん可能である。
（第８の実施形態）
図１２は、第８の実施形態に係る強誘電体メモリ装置の構成を示す電気回路図である。本実施形態に係る強誘電体メモリ装置においては、２つのワード線ＷＬ１，ＷＬ２と２つのキャパシタプレート線ＣＰＶ１，ＣＰＶ２とが設けられている。そして、メモリセル１内において、ビット線ＢＬとキャパシタプレート線ＣＰＶ１との間には、メモリセルトランジスタ１１とメモリセルキャパシタ１３と介設され、ビット線／ＢＬとキャパシタプレート線ＣＰＶ２との間には、メモリセルトランジスタ１２とメモリセルキャパシタ１４と介設されている。さらに、ビット線ＢＬ，／ＢＬに基準電圧を供給するためのリファレンス電圧供給回路４が設けられている。このリファレンス電圧供給回路４は、２つのＮＭＯＳトランジスタ４５，４６と、各ＮＭＯＳトランジスタ４５，４６のオンオフを制御する２つのレファレンスワード線ＲＷＬ１，ＲＬＷ２と、基準電圧を供給するレファレンス電圧供給線ＶＲＥＦとにより構成されている。すなわち、ＮＯＭＳトランジスタ４５，４６のオン・オフの切換により、ビット線ＢＬ，／ＢＬに基準電圧を個別に供給できるように構成されている。その他の構成は、既に説明した図１７に示す従来の強誘電体メモリ装置と同じである。
なお、リファレンス電圧を発生する回路自体は、各種の回路が公知であり、いずれを用いてもよい。例えば米国特許公報５，４６７，３０２号に開示されているものを用いることができる。
上述の第６の実施形態や第７の実施形態に係る強誘電体メモリ装置が、２つのメモリセルキャパシタに相補データを記憶させ、これを１ビットのデータとして利用するように構成されていたのに対して、本実施形態に係る強誘電体メモリ装置は、１つのメモリセルキャパシタで１ビットのデータを記憶する構成を有している。そして、この構造を実現するために、１本のビット線ＢＬ（又は／ＢＬ）にメモリセルからデータ用の信号が読み出され、それと対となったビット線／ＢＬ（又はＢＬ）には、リファレンス電圧供給回路４から基準電圧が供給される。そして、メモリセルから読み出されたデータ用の信号と基準電圧をセンスアンプ回路３で比較増幅するように構成されている。
本実施形態においては、メモリセルキャパシタ１３，１４に対して並列に接続された付加したキャパシタ１５，１６は、上記第６または第７の実施形態と同様の効果を奏するように動作する。すなわち、本実施形態によると、１つのメモリセルキャパシタで１ビットのデータを記憶するように構成された強誘電体メモリ装置においても、上記第６又は第７の実施形態で説明したと同様の効果を発揮することができる。
（第９の実施形態）
図１３は、第９の実施形態に係る強誘電体メモリ装置の構成を示す電気回路図である。同図に示すように、本実施形態の強誘電体メモリ装置においては、ビット線ＢＬは、スイッチ制御信号ＳＷ１をゲートに受けるトランジスタ１０を介してデータ線ＤＬに接続されている。そして、ビット線ＢＬにはメモリセル１とビット線電圧制御回路２とが接続され、データ線ＤＬには、読み出し用キャパシタ制御回路５と書き込み用キャパシタ制御回路６とが接続されている。また、データ線ＤＬは、センスアンプ制御信号線ＳＡＥの信号をゲートに受けるトランジスタ４３を介してセンスアンプ回路３に接続される。
メモリセル１において、ビット線ＢＬとセルプレート線ＣＰとの間には、メモリセルトランジスタ１１と強誘電体キャパシタであるメモリセルキャパシタ１３とが直列に介設されている。ビット線電圧制御回路２には、ビット線電圧制御信号線ＢＰ２の信号をゲートに受けるトランジスタ２１が配設されている。読み出し用キャパシタ制御回路５は、読み出し用キャパシタＣＲと、スイッチ制御信号線ＳＷＲＣの信号をゲートに受けるトランジスタ５１とにより構成されている。書き込み用キャパシタ制御回路６は、書き込み用キャパシタＣＷと、スイッチ制御信号線ＳＷＷＣの信号をゲートに受けるトランジスタ６１とにより構成されている。さらに、センスアンプ回路３には、データＤＬと対になるものとしてリファレンス電圧発生回路４に接続されたリファレンス電圧信号線ＶＲがトランジスタ４４を介して接続されている。そして、このトランジスタ４４のゲートには、センスアンプ制御信号線ＳＡＥが接続されている。
なお、センスアンプ回路３及びリファレンス電圧供給回路４の構成は、上記各実施形態で説明したものを適用することができる。
第６〜第８の実施形態では、残留電荷を利用して書き込みを行なうための電荷供給用キャパシタを各メモリセル内に配置しているのに対して、本実施形態では、各メモリセルに共通に使用できる書き込み用キャパシタＣＷを配置した書き込み用キャパシタ制御回路６を設け、ビット線に、書き込み用キャパシタＣＷをトランジスタ６１を介して接続している点が特徴である。すなわち、この書き込み用キャパシタＣＷに一度蓄積した電荷でメモリセルキャパシタ２１の分極反転を行うように構成されている。この構造により、強誘電体キャパシタに対して、充分でかつ必要なだけの分極反転を行うことができ、データ保持能力が高くかつ劣化の少ない強誘電体メモリ装置を実現できるものである。
図１４は、本実施形態に係る強誘電体メモリ装置の読み出し動作と再書き込み動作を示す動作タイミング図である。
まず、時間ｔ７１で、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給すると、ビット線電圧制御回路２において、ＮＭＯＳトランジスタ２１がオフになり、ビット線ＢＬに対する接地電圧ＶＳＳへのプリチャージが停止する。
次に、時間ｔ７２で、ワード線ＷＬに論理信号Ｈを供給すると、メモリセルトランジスタ１１がオンになり、データ蓄積ノードＳＮの電圧がビット線ＢＬの電圧と等しくなる。また、スイッチ制御信号線ＳＷ１に論理信号Ｈを供給し、トランジスタ１０をオンにして、ビット線ＢＬとデータ線ＤＬとを互いに電気的に接続状態にする。さらに、スイッチ制御信号線ＳＷＲＣに論理信号Ｈを供給し、読み出し用キャパシタ制御回路５１内のトランジスタ５１をオンにして、読み出し用キャパシタＣＲとデータ線ＤＬとを電気的に接続状態にする。
次に、時間ｔ７３で、セルプレート線ＣＰに論理信号Ｈを供給して、強誘電体膜で形成されたメモリセルキャパシタ１３からビット線ＢＬにデータを読み出す。このとき、ビット線ＢＬとデータ線ＤＬは電気的に接続されているためデータ線ＤＬにもデータが読み出される。
次に、時間ｔ７４で、スイッチ制御信号線ＳＷ１に論理信号Ｌを供給して、ビット線ＢＬとデータ線ＤＬとを互いに電気的遮断状態にする。
次に、時間ｔ７５で、センスアンプ制御信号線ＳＡＥに論理信号Ｈを供給し、センスアンプ回路３を動作させて、データ線ＤＬのデータ信号の電位差を電源電圧ＶＤＤと接地電圧ＶＳＳとの間の電位差まで増幅する。また、セルプレート線ＣＰに論理信号Ｌを供給するとともに、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給してビット線ＢＬを接地電圧ＶＳＳにプリチャージする。
次に、時間ｔ７６で、スイッチ制御信号線ＳＷＲＣに論理信号Ｌを供給して読み出し用キャパシタＣＲとデータ線ＤＬとを電気的遮断状態にするとともに、スイッチ制御信号線ＳＷＷＣに論理信号Ｈを供給して、書き込み用キャパシタＣＷとデータ線ＤＬとを電気的に接続状態にする。また、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給してビット線ＢＬに対する接地電圧ＶＳＳへのプリチャージを停止する。
次に、時間ｔ７７で、センスアンプ制御信号線ＳＡＥに論理信号Ｌを供給して、センスアンプ回路３の動作を停止させるとともにセンスアンプ回路３とデータ線ＤＬとを電気的に切断する。
次に、時間ｔ７８で、スイッチ制御信号ＳＷ１に論理信号Ｈを供給する。これにより、ビット線ＢＬとデータ線ＤＬとが電気的に接続状態になり、データ線ＤＬに接続されている書き込み用キャパシタＣＷに蓄積された電荷でメモリセルキャパシタ１３の分極反転動作が行われる。
次に、時間ｔ７９で、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給してビット線ＢＬを接地電圧ＶＳＳにプリチャージする。
次に、時間ｔ８０で、ワード線ＷＬに論理信号Ｌを供給して、スイッチ制御信号線ＳＷＲＣに論理信号Ｈを供給する。これは、読み出し用キャパシタＣＲの電荷を引き抜きリセットするための動作である。
次に、時間ｔ８１で、各スイッチ制御信号ＳＷ１，ＳＷＲＣ，ＳＷＷＣに論理信号Ｌを供給して、ビット線ＢＬとデータ線ＤＬとを電気的遮断状態にするとともに、読み出し用キャパシタ制御回路５及び書き込み用キャパシタ制御回路６の動作を停止させる。
ここで、読み出し用キャパシタＣＲは、既に特開平６−３４２５９７号公報に開示されているように、読み出し時にビット線ＢＬへの適切な読み出し電圧を供給するためのものである。本実施形態では、残留電荷による書き込み動作を行うために、この読み出し用キャパシタＣＲとは別に書き込み用キャパシタＣＷを設けている点が特徴である。
本実施形態の強誘電体メモリ装置によると、上記第６〜第８の実施形態と同様に、残留電荷を利用した強誘電体キャパシタの分極反転動作を行なわせることができるとともに、書き込み用キャパシタＣＲの残留電荷を利用することで、強誘電体キャパシタに必要以上に高い書き込み用電圧が長時間印加されることがない。したがって、上記第６〜第８の実施形態と同様の効果を発揮することができる。加えて、各メモリセルに電荷供給用キャパシタを配置する代わりに、１つのビット線に接続される複数のメモリセルに共通の書き込み用キャパシタＣＲを設けたので、構成の簡素化された占有面積の小さい強誘電体メモリ装置を実現することができる。
なお、本実施形態では、読み出し用キャパシタ制御回路５と書き込み用キャパシタ制御回路６を別の回路で構成しているが、これらを共用してつまり共通のキャパシタを読み出し用キャパシタ及び書き込み用キャパシタとしても用いる構造にしてもよい。このように、キャパシタを共用化することにより回路が簡単になり小面積化にもつながる。
なお、本実施形態では、基準電圧を発生するレファレンス電圧発生回路４を設け、リファレンス電圧信号線ＶＲを介して基準電圧をセンスアンプ回路３に供給するようにしているが、第１〜第７の実施形態で示したような相補データを記憶する構成にも、本実施形態の構成方法は適用できる。
また、本実施形態では、読み出し用キャパシタＣＲや書き込み用キャパシタＣＷの電極は固定としているが、第７の実施形態と同様な制御をすることにより、電荷による書き込みの効率を上げる構成とすることも可能である。
（第１０の実施形態）
次に、第１０の実施形態について説明する。上記第９の実施形態では、読み出しを行なうためのデータ線と書き込みを行なうためのデータ線を共通にしていたのに対して、本実施形態では、読み出し用データ線と書き込み用データ線と個別に設けた構造となっている。
図１５は、第１０の実施形態に係る強誘電体メモリ装置の構成を示す電気回路図である。同図に示すように、本実施形態の強誘電体メモリ装置においては、共通のビット線ＢＬに、読み出し用データ線ＤＬＲと書き込み用データ線ＤＬＷとが接続されている。そして、ビット線ＢＬにはメモリセル１とビット線電圧制御回路２とが接続され、読み出し用データ線ＤＬＲにはセンスアンプ回路３を内蔵する読み出しバッファ回路８が接続され、書き込み用データ線ＤＬＷには書き込みバッファ回路９が接続されている。
メモリセル１において、ビット線ＢＬとセルプレート線ＣＰとの間には、メモリセルトランジスタ１１と強誘電体キャパシタであるメモリセルキャパシタ１３とが直列に介設されている。ビット線電圧制御回路２には、ビット線電圧制御信号線ＢＰ２の信号をゲートに受けるトランジスタ２１が配設されている。
読み出しバッファ回路８において、ビット線ＢＬと読み出し用データ線ＤＬＲとの間にはスイッチ制御信号ＳＷ１をゲートに受けるトランジスタ１０ａが介設されている。また、読み出しバッファ回路８内には、読み出し用データ線ＤＬＲに接続される読み出し用キャパシタＣＲと、読み出し用データ線ＤＬＲに接続されセンスアンプ制御信号線ＳＡＥの信号により制御されるセンスアンプ回路３とが接続されている。センスアンプ回路３には、読み出し用データ線ＤＬＲと対になるものとしてリファレンス電圧供給回路４に接続されたリファレンス電圧線ＶＲが接続されている。
書き込みバッファ回路９において、ビット線ＢＬと書き込み用データ線ＤＬＷとの間にはスイッチ制御信号ＳＷ２をゲートに受けるトランジスタ１０ｂが介設されている。また、書き込みバッファ回路９には、書き込み用データ線ＤＬＷに接続される書き込み用キャパシタＣＷと、書き込みバッファ７とが配設されている。書き込みバッファ７は、スイッチ制御信号線ＳＷ３をゲートに受けるトランジスタ９１を介して、書き込み用データ線ＤＬＷに接続されている。また、書き込みバッファ７とセンスアンプ回路３とはグローバルデータＧＤＬ線を介してデータが電気的に接続可能な構成となっている。
なお、センスアンプ回路３及びリファレンス電圧供給回路４の構成は、上記各実施形態で説明したものを適用することができる。また、書き込みバッファには、例えば図１５に示すような２段のインバータを直列に接続した構造のものがある。ただし、このような構造に限定されるものではなく、他の構造のバッファを用いてもよい。
図１６は、本実施形態に係る強誘電体メモリ装置の読み出し動作と再書き込み動作を示す動作タイミング図である。
まず、時間ｔ８１で、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給すると、ビット線電圧制御回路２において、ＮＭＯＳトランジスタ２１がオフになり、ビット線ＢＬに対する接地電圧ＶＳＳへのプリチャージが停止する。
次に、時間ｔ８２で、ワード線ＷＬに論理信号Ｈを供給すると、メモリセルトランジスタ１１がオンになり、データ蓄積ノードＳＮの電圧がビット線ＢＬの電圧と等しくなる。また、スイッチ制御信号線ＳＷ１に論理信号Ｈを供給し、トランジスタ１０ａをオンにして、ビット線ＢＬと読み出し用データ線ＤＬＲとを互いに電気的に接続状態にする。
次に、時間ｔ８３で、セルプレート線ＣＰに論理信号Ｈを供給して、強誘電体膜で形成されたメモリセルキャパシタ１３からビット線ＢＬにデータを読み出す。このとき、ビット線ＢＬと読み出し用データ線ＤＬＲは電気的に接続されているためデータ線ＤＬにもデータが読み出される。
次に、時間ｔ８４で、スイッチ制御信号線ＳＷ１に論理信号Ｌを供給して、ビット線ＢＬと読み出し用データ線ＤＬＲとを互いに電気的遮断状態にする。
次に、時間ｔ８５で、センスアンプ制御信号線ＳＡＥに論理信号Ｈを供給し、センスアンプ回路３を動作させて、データ線ＤＬのデータ信号の電位差を電源電圧ＶＤＤと接地電圧ＶＳＳとの間の電位差まで増幅する。もし、ビット線の電位をトランジスタのゲートにのみ入力する構成のセンスアンプを用いた場合にはこのときスイッチ制御信号ＳＷ１に論理信号Ｌを供給する必要はない。また、セルプレート線ＣＰに論理信号Ｌを供給するとともに、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給してビット線ＢＬを接地電圧ＶＳＳにプリチャージする。
次に、時間ｔ８６で、スイッチ制御信号ＳＷ３に論理信号Ｈを供給すると、書き込み用データ線ＤＬＷには、センスアンプ回路３からグローバルデータ線ＧＤＬ、書き込みバッファ回路７を通してデータがでてくる。スイッチ制御信号線ＳＷ１に論理信号Ｌを供給して読み出し用キャパシタＣＲと読み出し用データ線ＤＬＲとを電気的遮断状態にするとともに、スイッチ制御信号線ＳＷ２に論理信号Ｈを供給して、書き込み用キャパシタＣＷと書き込み用データ線ＤＬＷとを電気的に接続状態にする。また、ビット線電圧制御信号線ＢＰ２に論理信号Ｌを供給してビット線ＢＬに対する接地電圧ＶＳＳへのプリチャージを停止する。
次に、時間ｔ８７で、センスアンプ制御信号線ＳＡＥに論理信号Ｌを供給して、センスアンプ回路３の動作を停止させるとともにセンスアンプ回路３と書き込み用データ線ＤＬＷとを電気的に切断する。
次に、時間ｔ８８で、スイッチ制御信号線ＳＷ２に論理信号Ｈを供給する。これにより、ビット線ＢＬと書き込み用データ線ＤＬＷとが電気的に接続状態になり、書き込み用データ線ＤＬＷを介して書き込み用キャパシタＣＷに蓄積された電荷でメモリセルキャパシタ１３の分極反転動作が行われる。
次に、時間ｔ８９で、ビット線電圧制御信号線ＢＰ２に論理信号Ｈを供給してビット線ＢＬを接地電圧ＶＳＳにプリチャージする。
次に、時間ｔ９０で、ワード線ＷＬに論理信号Ｌを供給して、スイッチ制御信号線ＳＷ１，ＳＷ２に論理信号Ｈを供給する。これは、読み出し用キャパシタＣＲ及び書き込み用キャパシタＣＷの電荷を引き抜きリセットするための動作である。
次に、時間ｔ９１で、各スイッチ制御信号ＳＷ１，ＳＷ２，ＳＷ３に論理信号Ｌを供給して、ビット線ＢＬと各データ線ＤＬＲ，ＤＬＷとを電気的遮断状態にするとともに、読み出しバッファ回路８及び書き込みバッファ回路９の動作を停止させる。
本実施形態においても、書き込み用キャパシタＣＲの残留電荷を利用することで、強誘電体キャパシタに必要以上に高い書き込み用電圧が長時間印加されることがない。したがって、上記第６〜第８の実施形態と同様の効果を発揮することができる。また、各メモリセルに電荷供給用キャパシタを配置する代わりに、１つのビット線に接続される複数のメモリセルに共通の書き込み用キャパシタＣＲを設けたので、構成の簡素化された占有面積の小さい強誘電体メモリ装置を実現することができる。すなわち、上記第９の実施形態と同様の効果を発揮することができる。
ここで、本実施形態に係る強誘電体メモリ装置の場合、上記第９の実施形態のごとく読み出し用データ線と書き込み用データ線とを共通に使用するのではなく、読み出し用データ線と書き込み用データ線とを個別に設けている。このように両データ線を互いに分離することにより、例えばビット線の電位をトランジスタのゲートにのみ入力する構成のセンスアンプ回路を用いた場合、ビット線には電圧が供給されることがないため、ビット線と読み出し用のデータ線を分離しなくてもよくアクセス時間の高速化が可能となる。
なお、本実施形態では、１Ｔ１Ｃ型の構造つまりリファレンス電圧ＶＲを用いる構成を採用したが、２Ｔ１Ｃ型の構造や、第１〜第７の実施形態で示したような相補データを記憶する２Ｔ２Ｃ型の構造にも、本実施形態の構成方法は適用できる。また、本実施形態では、読み出し用キャパシタＣＲや書き込み用キャパシタＣＷの電極は固定としているが、第７の実施形態と同様な制御をすることにより、電荷による書き込みの効率を上げる構成とすることも可能である。
なお、上記第１〜第５の実施形態の群と上記第５〜第１０の実施形態の群とから、それぞれ１つの実施形態を選択してこの選択された２つの実施形態を互いに組み合わせることができる。
また、本発明の原理である残留電荷によって強誘電体キャパシタの分極反転を行う構成を含む強誘電体メモリ装置は本願発明に含まれる。
［産業上の利用可能性］
本発明の強誘電体メモリ装置は、例えば各種電子機器に収納される半導体メモリ装置として使用でき、特に、不揮発性のＲＡＭに適している。
Claims (27)
- メモリセルと、
上記メモリセルに接続されたビット線と、
上記メモリセル内に設けられ、強誘電体膜と該強誘電体膜を挟む第１の電極及び第２の電極とにより構成された強誘電体キャパシタと、
上記メモリセル内に設けられ、上記ビット線と上記強誘電体キャパシタの上記第１の電極との間に介設されたメモリセルトランジスタと、
上記強誘電体キャパシタの上記第２の電極に接続されたセルプレート線と、
上記強誘電体キャパシタの上記第１の電極及び第２の電極に上記強誘電体膜を分極させるための電荷を残留させた状態で、上記第１の電極及び第２の電極への電圧の供給を停止させる制御手段とを備え、
上記制御手段は、上記ビット線の電圧が、上記セルプレート線の電圧よりも高くかつ上記セルプレート線の電圧に電源電圧を加えた電圧よりも低い電圧の状態で、上記メモリセルトランジスタをオフにすることを特徴とする強誘電体メモリ装置。 - 請求項１の強誘電体メモリ装置において、
上記メモリセルに接続されたもう１つのビット線と、
上記もう１つのビット線と上記強誘電体キャパシタの第２の電極との間に介在するもう１つのメモリセルトランジスタとをさらに備えていることを特徴とする強誘電体メモリ装置。 - 請求項１の強誘電体メモリ装置において、
上記メモリセルに接続されたもう１つのビット線と、
上記メモリセル内に設けられ、強誘電体膜と該強誘電体膜を挟む第１の電極及び第２の電極とにより構成されたもう１つの強誘電体キャパシタと、
上記もう１つのビット線と上記もう１つの強誘電体キャパシタとの間に介在するもう１つのメモリセルトランジスタとをさらに備えていることを特徴とする強誘電体メモリ装置。 - 請求項３の強誘電体メモリ装置において、
上記制御手段は、上記もう１つのビット線の電圧が上記セルプレート線の電圧よりも低い状態で上記もう１つのメモリセルトランジスタをオフによることを特徴とする強誘電体メモリ装置。 - 請求項４の強誘電体メモリ装置において、
上記制御手段は、上記もう１つのメモリセルトランジスタをオフにした後に上記セルプレート線の電圧を下げることを特徴とする強誘電体メモリ装置。 - 請求項４の強誘電体メモリ装置において、
上記制御手段は、上記もう１つのビット線をフローティング状態とした後に上記セルプレート線の電圧を下げることを特徴とする強誘電体メモリ装置。 - 請求項４の強誘電体メモリ装置において、
上記制御手段は、上記もう１つのビット線の電圧が、上記セルプレート線の電圧よりビルトイン電圧分だけ低い電圧の状態で上記もう１つのメモリセルトランジスタをオフすることを特徴とする強誘電体メモリ装置。 - メモリセルと、
上記メモリセルに接続されたビット線と、
上記メモリセル内に設けられ、強誘電体膜と該強誘電体膜を挟む第１の電極及び第２の電極とにより構成された強誘電体キャパシタと、
上記メモリセル内に設けられ、上記ビット線と上記強誘電体キャパシタの第１の電極との間に介設されたメモリトランジスタと、
上記強誘電体キャパシタの第２の電極に接続されたセルプレート線と、
誘電体膜と該誘電体膜を挟む第１の電極及び第２の電極とを有する電荷供給用キャパシタとを備え、
上記電荷供給用キャパシタの第１の電極と上記強誘電体キャパシタの第１の電極とは、互いに電荷の移動が可能に接続されていることを特徴とする強誘電体メモリ装置。 - 請求項８の強誘電体メモリ装置において、
上記電荷供給用キャパシタの第１の電極及び第２の電極はポリシリコンにより構成されていることを特徴とする強誘電体メモリ装置。 - 請求項８の強誘電体メモリ装置において、
上記電荷供給用キャパシタの誘電体膜は、強誘電体材料により構成されていることを特徴とする強誘電体メモリ装置。 - 請求項８〜１０のうちいずれか１つの強誘電体メモリ装置において、
上記メモリセルに接続されたもう１つのビット線と、
上記もう１つのビット線と上記強誘電体キャパシタの第２の電極との間に介在するもう１つのメモリセルトランジスタとをさらに備えていることを特徴とする強誘電体メモリ装置。 - 請求項８〜１１のうちいずれか１つの強誘電体メモリ装置において、
上記電荷供給用キャパシタの第２の電極は、固定電圧を受けるように構成されていることを特徴とする強誘電体メモリ装置。 - 請求項８〜１０のうちいずれか１つの強誘電体メモリ装置において、
上記電荷供給用キャパシタの第１の電極が上記強誘電体キャパシタの第１の電極に接続された状態で、上記電荷供給用キャパシタの第２の電極の電圧の極性を反転させる制御手段をさらに備えていることを特徴とする強誘電体メモリ装置。 - 請求項８〜１０のうちいずれか１つの強誘電体メモリ装置において、
上記メモリセルに接続されたもう１つのビット線と、
上記メモリセル内に設けられ、強誘電体膜と該強誘電体膜を挟む第１の電極及び第２の電極とにより構成されたもう１つの強誘電体キャパシタと、
上記もう１つのビット線と上記もう１つの強誘電体キャパシタとの間に介在するもう１つのメモリセルトランジスタと、
誘電体膜と該誘電体膜を挟む第１の電極及び第２の電極とを有するもう１つの電荷供給用キャパシタとをさらに備え、
上記もう１つの電荷供給用キャパシタの第１の電極と、上記もう１つの強誘電体キャパシタの第１の電極とは互いに電荷の移動が可能に接続されていることを特徴とする強誘電体メモリ装置。 - 請求項１４の強誘電体メモリ装置において、
上記電荷供給用キャパシタ及び上記もう１つの電荷供給用キャパシタの各第２の電極に接続された共通の配線をさらに備えていることを特徴とする強誘電体メモリ装置。 - 請求項１４の強誘電体メモリ装置において、
上記電荷供給用キャパシタ及び上記もう１つの電荷供給用キャパシタの各第２の電極にそれぞれ接続された第１の配線及び第２の配線をさらに備えていることを特徴とする強誘電体メモリ装置。 - 請求項１６の強誘電体メモリ装置において、
上記第１の配線は上記もう１つのビット線に接続され、上記第２の配線は上記ビット線にそれぞれ接続されているとともに、
上記第１の配線に介設された第１のトランジスタと、
上記第２の配線に介設された第２のトランジスタとをさらに備えていることを特徴とする強誘電体メモリ装置。 - 請求項８の強誘電体メモリ装置において、
上記ビット線に接続されたデータ線をさらに備え、
上記電荷供給用キャパシタの第１の電極は、上記データ線に接続されていて、
書き込み状態において上記電荷供給用キャパシタの第１の電極が上記強誘電体キャパシタの第１の電極と接続状態であることを特徴とする強誘電体メモリ装置。 - 請求項１８の強誘電体メモリ装置において、
誘電体膜と該誘電体膜を挟む第１の電極及び第２の電極とを有する読み出し用キャパシタをさらに備え、
上記読み出し用キャパシタの第１の電極は上記データ線に接続されていて、
読み出し状態において上記読み出しキャパシタの第１の電極が上記強誘電体キャパシタの第１の電極と接続状態であることを特徴とする強誘電体メモリ装置。 - 請求項１８の強誘電体メモリ装置において、
誘電体膜と該誘電体膜を挟む第１の電極及び第２の電極とを有する読み出し用キャパシタと、
上記読み出し用キャパシタの第１の電極に接続されたもう１つのデータ線とをさらに備え、
読み出し状態において上記読み出し用キャパシタの第１の電極が上記強誘電体キャパシタの第１の電極と接続状態であることを特徴とする強誘電体メモリ装置。 - 請求項１８の強誘電体メモリ装置において、
書き込み状態において上記電荷供給用キャパシタが上記強誘電体キャパシタの第１の電極に接続されており、かつ読み出し状態において上記電荷供給用キャパシタがビット線容量調整用の容量として接続されていることを特徴とする強誘電体メモリ装置。 - 請求項１８の強誘電体メモリ装置において、
上記データ線に接続され、上記電荷供給用キャパシタを収納した書き込みバッファ回路と、
上記ビット線にトランジスタを介して接続された読み出し用データ線と、
上記読み出し用データ線に接続されたセンスアンプ回路とをさらに備えていることを特徴とする強誘電体メモリ装置。 - 請求項２２の強誘電体メモリ装置において、
誘電体膜と該誘電体膜を挟む第１の電極及び第２の電極とにより構成され、該第１の電極が上記読み出し用データ線に接続されている読み出し用キャパシタをさらに備えていることを特徴とする強誘電体メモリ装置。 - 請求項８〜２３のうちいずれか１つの強誘電体メモリ装置において、
上記強誘電体キャパシタの第１の電極及び第２の電極に上記強誘電体膜を分極させるための電荷を残留させた状態で、上記強誘電体キャパシタの第１の電極及び第２の電極への電圧の供給を停止させる制御手段をさらに備えていることを特徴とする強誘電体メモリ装置。 - メモリセル内に、強誘電体膜と該強誘電体膜を挟む第１の電極及び第２の電極とにより構成された強誘電体キャパシタと、上記第１の電極に接続されたトランジスタとを配設した強誘電体メモリ装置の駆動方法であって、
上記トランジスタをオンにして、上記トランジスタを介して上記第１の電極と上記第２の電極との間に、上記強誘電体膜を分極させるための電界を与える第１のステップと、
上記第１の電極及び第２の電極のうち少なくともいずれか一方の電極に、上記強誘電体膜を分極させるための電界を与える電荷を残留させた状態で、上記トランジスタをオフにする第２のステップとを含み、
上記第２のステップでは、上記第１のステップで上記強誘電体膜に与える電界よりも小さくかつ極性が同じ電界を上記強誘電体膜に与えるように、上記電荷を残留させることを特徴とする強誘電体メモリ装置の駆動方法。 - メモリセル内に、第１の強誘電体膜と該第１の強誘電体膜を挟む第１の電極及び第２の電極とにより構成された第１の強誘電体キャパシタと、第２の強誘電体膜と該第２の強誘電体膜を挟む第３の電極及び第４の電極とにより構成された第２の強誘電体キャパシタと、上記第１の電極に接続された第１のトランジスタと、上記第３の電極に接続された第２のトランジスタとを配設した強誘電体メモリ装置の駆動方法であって、
上記第１のトランジスタをオンにして、上記第１の電極に上記第２の電極よりも高い電圧を印加することにより、上記第１の電極と上記第２の電極との間に、上記第１の強誘電体膜を分極させるための電界を与えるステップと、
上記第１の電極に上記第２の電極の電圧よりも高い電圧が印加されている状態で上記第１のトランジスタをオフにするステップと、
上記第２のトランジスタをオンにして、上記第３の電極に上記第４の電極よりも低い電圧を印加することにより、上記第３の電極と上記第４の電極との間に、上記第２の強誘電体膜を分極させるための電界を与えるステップと、
上記第３の電極に上記第４の電極の電圧よりも低い電圧が印加されている状態で上記第２のトランジスタをオフにするステップとを含むことを特徴とする強誘電体メモリ装置の駆動方法。 - メモリセル内に、強誘電体膜と該強誘電体膜を挟む第１の電極及び第２の電極とにより構成された強誘電体キャパシタと、上記強誘電体キャパシタの上記第１の電極に接続されたトランジスタとを配設した強誘電体メモリ装置の駆動方法であって、
上記トランジスタをオンにして、上記トランジスタを介して上記強誘電体キャパシタの第１の電極と上記第２の電極との間に、上記強誘電体膜を分極させるための電界を与える第１のステップと、
上記第１の電極及び第２の電極のうち少なくともいずれか一方の電極に、上記強誘電体膜を分極させるための電界を与える電荷を残留させた状態で、上記トランジスタをオフにする第２のステップとを含み、
上記第１のステップでは、上記第１の電極に上記第２の電極よりも高い電圧を印加し、上記第２のステップでは、上記第１の電極に上記第２の電極の電圧よりも高い電圧が印加されている状態で上記トランジスタをオフにするか、
又は上記第１のステップでは、上記第１の電極に上記第２の電極よりも低い電圧を印加し、上記第２のステップでは、上記第１の電極に上記第２の電極の電圧よりも低い電圧が印加されている状態で上記トランジスタをオフにすることを特徴とする強誘電体メモリ装置の駆動方法。
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