JP3731130B2 - 強誘電体メモリ装置及びその駆動方法 - Google Patents
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Description
本発明は、電子機器などに内蔵されているメモリ装置のうち特に強誘電体キャパシタをメモリセルに設けた強誘電体メモリ装置及びその駆動方法に関する。
[背景技術]
最近、メモリセルのキャパシタ中に強誘電体材料からなる容量膜を配置することにより記憶データを不揮発性とした強誘電体メモリ装置が提案されている。強誘電体材料とは、図19に示すように、印加する電界を0から増大していくと、分極量も増大して点Aで最大分極となり、逆に電界を減少させていくと分極が元の変化過程をたどらずに少しずつ減少し、電界を0にしても分極は0にならず、点Bにおける残留分極が残るような材料をいう。そして、強誘電体材料に負の電界を印加し、この電界を負の方向に増大させると、点Cにおいて負の最大分極となり、電界を減少させて0にすると、点Dにおける残留分極が残る。このように、強誘電体材料とは、それまでに受けた電界の大きさと極性に応じた残留分極が残るという特性、いわゆるヒステリシス特性を有するものである。
そこで、強誘電体膜を2つの導体膜で挟んでなる強誘電体キャパシタをメモリセル内に設け、信号電圧の正負や大きさに応じた強誘電体膜の残留分極を記憶データとすることで、記憶データを揮発させることなく保存しておくことができ、いわゆる不揮発性メモリ装置を実現することができる。
例えば、米国特許公報4,873,664号には、以下のような二つのタイプの強誘電体メモリ装置が開示されている。
第1のタイプの不揮発性メモリ装置は、メモリセルを1ビット当たり1個のトランジスタと1個の強誘電体キャパシタ(1T1C)で構成したものである。その場合、例えば256個の本体メモリセル(ノーマルセル)毎に1個のダミーメモリセル(リファレンスセル)が設けられている。
第2のタイプの不揮発性メモリ装置は、ダミーメモリセルを設けずに、メモリセルを1ビット当たり2個のトランジスタと2個の強誘電体キャパシタ(2T2C)で構成したものである。この場合、1対の相補データが1対の強誘電体キャパシタに記憶される。
また、例えば米国特許公報4,888,733号に開示されているように、メモリセルを1ビット当たり2個のトランジスタと1個の強誘電体キャパシタ(2T1C)で構成したものもある。
また、強誘電体キャパシタ中に用いられる強誘電体材料としては、KNO3、PbLa2O3−ZrO2−TiO2、およびPbTiO3−PbZrO3などが知られている。PCTの国際公開第WO93/12542号公報には、PbTiO3−PbZrO3に比べて極端に疲労の少ない,強誘電体メモリ装置中の強誘電体キャパシタに適した強誘電体材料も開示されている。
以下、従来の2T2Cタイプの強誘電体メモリ装置の動作について、図17及び図18を参照しながら説明する。
図17は、従来の2T2Cタイプの強誘電体メモリ装置の構成を示す電気回路図である。同図において、1はメモリセル(Memory Cell)を、2はビット線電圧制御回路(Bitline Voltage Control Circuit)を、3はセンスアンプ回路(Sense Amp. Circuit)をそれぞれ示している。また、BL,/BLはビット線を、SN,/SNはデータ蓄積ノードを、WLはワード線を、CPはセルプレート線を、BP2はビット線電圧制御信号線を、SAEはセンスアンプ制御信号線をそれぞれ示している。
メモリセル回路1において、メモリセルトランジスタ11,12のドレインはビット線BL,/BLに、ソースはデータ蓄積ノードSN,/SNに、ゲートはワード線W1にそれぞれ接続されている。そして、データ蓄積ノードSN,/SNとセルプレート線CPとの間には、それぞれ強誘電体膜を有するメモリセルキャパシタ13,14が介設されている。
ビット線電圧制御回路2において、ビット線BL,/BLと接地の間にはそれぞれ電圧制御用のNMOSトランジスタ21,22が介設されており、ビット線電圧制御信号線BP2は、このNMOSトランジスタ21,22のゲートに接続されている。
センスアンプ回路3において、センスアンプ信号線SAEには、第1,第2インバータ31,32が直列に接続されている。そして、第1インバータ31の出力は駆動パルス印加用のPMOSトランジスタ34のゲートに接続されている。また、ビット線BL,/BL間には、差動増幅型センスアンプを構成する2つのPMOSトランジスタ35,36が設けられており、このPMOSトランジスタ35,36の共通ドレインにPMOSトランジスタ34のソースが接続され、PMOSトランジスタ34のドレインは電源電圧供給端子に接続されている。さらに、第2インバータ32の出力は、駆動パルス印加用のNMOSトランジスタ39のゲートに接続されている。ビット線BL,/BL間には、もう1つの差動増幅型センスアンプを構成する2つのNMOSトランジスタ37,38が設けられており、このNMOSトランジスタ37,38の共通ソースにNMOSトランジスタ39のドレインが接続され、NMOSトランジスタ39のソースは接地に接続されている。すなわち、センスアンプ信号線SAEの制御信号により、各MOSトランジスタ34,39を動作させて、2つの差動増幅型センスアンプに起動パルスを印加して、ビット線BL,/BL間の電圧差(データ)を増幅するようにしている。
図18は、上記2T2Cタイプの強誘電体メモリ装置の書き込み動作を示すタイミングチャートである。
まず、時間t201で、ビット線電圧制御信号線BP2に論理信号Lを供給すると、ビット線電圧制御回路2において、NMOSトランジスタ21,22がオフになり、ビット線BL,/BLに対する接地電圧VSSへのプリチャージが停止する。また、外部からの書き込みデータをビット線BL,/BLに転送し、センスアンプ制御信号線SAEに論理信号Hを供給してセンスアンプ回路3を動作させ、ビット線BL,/BLのデータをラッチする。このビット線BL,/BLのデータは、例えばビット線BLの電圧がHでビット線/BLの電圧がLのときが”1”、ビット線BLの電圧がLでビット線/BLの電圧がHのときが”0”と定義されている。したがって、データ”1”が転送されているときには、センスアンプ回路3においてPMOSトランジスタ35がオンになり、PMOSトランジスタ36がオフになることで、ビット線BLの電圧が電源電圧VDDに等しくなる。また、NMOSトランジスタ38がオンになり、NMOSトランジスタ37がオフになることで、ビット線/BLの電圧が接地電圧VSSになる。一方、ビット線BL,/BLにデータ”0”が転送されているときには、ビット線BLの電圧が接地電圧VSSに等しくなり、ビット線/BLの電圧が電源電圧VDDに等しくなる。
次に、時間t202で、ワード線WLに論理信号Hを供給すると、メモリセルトランジスタ11,12がオンになり、データ蓄積ノードSN,/SNの電圧がそれぞれビット線BL,/BLの電圧と等しくなる。同時に、セルプレート線CPに論理信号Hを供給すると、強誘電体膜を有するメモリセルキャパシタ13,14のうちのいずれか一方のメモリセルキャパシタにLデータが書き込まれる(例えば図19に示す点Cにおける状態)。
次に、時間t203で、ワード線WLに論理信号Hを供給した状態でセルプレート線CPに論理信号Lを供給すると、メモリセルキャパシタ13,14のうちの他方のメモリセルキャパシタにHデータが書き込まれる(例えば図19に示す点Aにおける状態)。ちなみに、このとき、Lデータは図19の点Dにおける残留分極を有する状態となる。
このとき、例えばメモリセルキャパシタ13にHデータが書き込まれ、メモリセルキャパシタ14にLデータが書き込まれた状態をメモリセルのデータ”1”として、メモリセルキャパシタ13にLデータが書き込まれ、メモリセルキャパシタ14にHデータが書き込まれた状態をメモリセルのデータ”0”としてそれぞれ記憶する。つまり、相補データを記憶している。
次に、時間t204で、センスアンプ制御信号線SAEに論理信号Lを供給すると、センスアンプ回路3の動作が停止するので、ビット線BL,/BL間の電圧がほぼ0になる。また、ビット線電圧制御信号線BP2に論理信号Hを供給すると、ビット線BL,/BLの電圧は接地電圧VSSとなり、データ蓄積ノードSN,/SNの電圧も接地電圧VSSとなる。この状態では、セルプレート線CPの電圧も接地電圧VSSであるため、メモリセルキャパシタの強誘電体膜を挟む2つの導体膜には電荷が残っていない状態となっている。このとき、Lデータは図19の点Dにおける残留分極を有する状態であり、Hデータは図19の点Bにおける残留分極を有する状態である。
次に、時間t205で、ワード線WLに論理信号Lを供給すると、メモリセルトランジスタ11,12がオフになり、書き込み動作が終了する。
以上の書き込み動作において、時間t202から時間t203までの期間がメモリセルキャパシタのLデータ書き込み期間であり、時間t203から時間t204までの期間がメモリセルキャパシタへのHデータ書き込み期間である。
−解決課題−
上述のように、従来の強誘電体メモリ装置は、上記のようにワード線が選択されている期間でのみメモリセルキャパシタへのデータの書き込みが行われる。そして、書き込みデータはHデータとLデータとからなる相補データであるため、データを書き込むためには、時間t202からt203までの期間に加えて、時間t203からt204までの期間が必要である。このような書き込み時間は、電源電圧が高いときはさほど問題にはならない。しかし、低電圧,低温の条件下では強誘電体膜の分極の大きさが高電圧,高温の条件下に比べて小さくなるので、図19に示す点B,Dにおける残留分極の大きさも低下する。この残留分極の低減量をできるだけ小さくしようとすると、時間t202から時間t204までの期間を十分長く設定しておく必要がある。図19の点B,Dに示す残留分極の大きさは、電界の変化する速度が速いほど小さくなるので、書き込み期間が短くなると、強誘電体膜のデータ保持特性が悪くなるからである。そのため、このような強誘電体メモリ装置を用いると低電圧で高速書き込み動作ができないことになり、強誘電体メモリ装置の高性能化を図るための障害となっている。
また、上記従来のメモリ装置においては、強誘電体膜で形成されたメモリセルキャパシタは、ビット線およびセンスアンプを通して、電源電圧VDDまたは接地電圧VSSが印加されるため、メモリセルキャパシタの強誘電体膜の両端は電源電圧VDDに等しい電位差となり、信頼性の低下を招くおそれもあった。
本発明の第1の目的は、強誘電体メモリのデータ書き込み時間の短縮を図りうる、データ保持能力の高い強誘電体メモリ装置を実現することにある。
本発明の第2の目的は、強誘電体膜の劣化の少ない信頼性の高い強誘電体メモリ装置を提供することにある。
[発明の開示]
まず、本発明の第1の課題を解決するための手段の着眼点および基本原理について説明する。
従来の書き込み動作では、強誘電体キャパシタの両電極間に電圧が印加されているときのみ強誘電体キャパシタの分極反転動作ができるものであった。しかし、上述のように、低電圧,低温などの条件下では分極反転動作に時間がかかるということがわかった。これを解決するには、書き込み時間を分極反転動作が完了する程度長い時間で書き込み動作を行うということが考えられるが、この方式では高速動作ができない。
そこで、本発明者は、外部の書き込み動作タイミングの時間は短くして、内部的に長い時間で強誘電体キャパシタに書き込むという方式を備えた強誘電体メモリ装置を考え出した。つまり、強誘電体キャパシタの両電極間に電圧を印加し、このときが強誘電体キャパシタの両電極間に電荷が残留する状態とする方式である。この方式によると、強誘電体キャパシタの電荷が接合リークや強誘電体キャパシタの両電極間リークによって電荷が無くなるまで分極反転書き込み動作が行われることになる。この電荷が無くなる時間は高温でも100msecというような時間で、分極反転書き込み動作には充分な時間である。
つまり、トランジスタのソースやドレインの拡散領域と基板との間の接合容量のように強誘電体キャパシタと並列に接続された寄生容量や、特別に付加したキャパシタの電荷を利用して、強誘電体キャパシタの分極反転を行うものである。
本発明の第1の強誘電体メモリ装置は、メモリセルと、上記メモリセルに接続されるビット線と、上記メモリセル内に設けられ、強誘電体膜と該強誘電体膜を挟む第1,第2の電極により構成される強誘電体キャパシタと、上記メモリセル内に設けられ、上記ビット線と上記強誘電体キャパシタの上記第1の電極との間に介設されるメモリセルトランジスタと、上記強誘電体キャパシタの上記第2の電極に接続されるセルプレート線と、上記強誘電体キャパシタの上記第1,第2の電極に上記強誘電体膜を分極させるための電荷を残留させた状態で、上記第1,第2の電極への電圧の供給を停止させる制御手段とを備えている。
これにより、制御のための時間を短くして強誘電体キャパシタに大きな分極を生ぜしめることが可能となる。したがって、この強誘電体メモリ装置は、低温,低電圧などの悪条件下でも、高速動作が可能になる。
上記第1の強誘電体メモリ装置は、1T1C型の構造であってもよいが、上記メモリセルに接続されるもう1つのビット線と、上記もう1つのビット線と上記強誘電体キャパシタの第2の電極との間に介在するもう1つのメモリセルトランジスタとをさらに備えた2T1C型の構造を有していてもよい。
また、上記メモリセルに接続されるもう1つのビット線と、もう1つの強誘電体キャパシタと、上記もう1つのビット線と上記もう1つの強誘電体キャパシタとの間に介在するもう1つのメモリセルトランジスタとをさらに備えている2T2C型の構造を有していてもよい。
上記制御手段は、具体的には、上記ビット線の電圧が、上記セルプレート線の電圧より高くかつ上記セルプレート線の電圧に電源電圧を加えた電圧よりは低い電圧の状態で、上記メモリセルトランジスタをオフにするように制御するものであり、この制御によって、残留電荷による書き込み状態を継続させることができる。
特に、2T2C型の強誘電体メモリ装置においては、上記制御手段は、上記ビット線の電圧が上記セルプレート線の電圧より高くかつ上記セルプレート線の電圧に電源電圧を加えた電圧よりは低い電圧の状態で上記メモリセルトランジスタをオフにするとともに、上記もう1つのビット線の電圧が上記セルプレート線の電圧より低い電圧の状態で上記もう1つのメモリセルトランジスタをオフにするものとすることができる。もう1つのビット線及びセルプレート線の電圧を制御する場合、上記制御手段は、上記もう1つのメモリセルトランジスタをオフした後に上記セルプレート線の電圧を下げるように制御するものであってもよいし、上記もう1つのビット線をフローティング状態とした後に上記セルプレート線の電圧を下げるように制御するものであってもよい。また、上記制御手段は、上記もう1つのビット線の電圧が、上記セルプレート線の電圧よりビルトイン電圧分だけ低い電圧の状態で上記もう1つのメモリセルトランジスタをオフするように制御するものであってもよい
本発明の第2の強誘電体メモリ装置は、メモリセルと、上記メモリセルに接続されるビット線と、上記メモリセル内に設けられ、強誘電体膜と該強誘電体膜を挟む第1,第2の電極により構成される強誘電体キャパシタと、上記メモリセル内に設けられ、上記ビット線と上記強誘電体キャパシタの上記第1の電極との間に介設されるメモリセルトランジスタと、上記強誘電体キャパシタの上記第2の電極に接続されるセルプレート線と、誘電体膜と該誘電体膜を挟む第1,第2の電極とを有する電荷供給用キャパシタとを備えており、上記電荷供給用キャパシタの第1の電極と上記強誘電体キャパシタの上記第1の電極とは、互いに電荷の移動が可能に接続されている。
これにより、電荷供給用キャパシタを利用して、強誘電体キャパシタにより大きな電荷を与えることができるので、強誘電体膜の保持特性を向上させることができる。
上記電荷供給用キャパシタは、一般的なMIM構造のキャパシタであってもよいし、強誘電体キャパシタであってもよい。
上記第2の強誘電体メモリ装置は、1T1C型の構造だけでなく、上記メモリセルに接続されるもう1つのビット線と、上記もう1つのビット線と上記強誘電体キャパシタの第2の電極との間に介在するもう1つのメモリセルトランジスタとをさらに備えた2T1C型の構造を有していてもよい。
また、上記電荷供給用キャパシタの上記第2の電極は、固定電圧を受けるように構成されていてもよい。
また、上記電荷供給用キャパシタの第1の電極が上記強誘電体キャパシタの第1の電極に接続された状態で、上記電荷供給用キャパシタの第2の電極の電圧の極性を反転させる制御手段をさらに備えることができる。
これにより、強誘電体キャパシタの強誘電体膜により大きな電圧による分極を生ぜしめることが可能になる。
また、上記第2の強誘電体メモリ装置は、キャパシタと、誘電体膜と該誘電体膜を挟む第1,第2の電極とを有するもう1つの電荷供給用キャパシタとをさらに備え、上記電荷供給用キャパシタの第1の電極と上記強誘電体キャパシタの上記第1の電極とは、互いに電荷の移動が可能に接続され、上記もう1つの電荷供給用キャパシタの第1の電極と上記もう1つの強誘電体キャパシタの上記第1の電極とは互いに電荷の移動が可能に接続された2T2C型の構造にも適用することができる。
この2T2C型の構造の場合、上記電荷供給用キャパシタ及び上記もう1つの電荷供給用キャパシタの各第2の電極に接続される共通の配線をさらに設けてもよいし、上記電荷供給用キャパシタ,上記もう1つの電荷供給用キャパシタの各第2の電極にそれぞれ接続される第1,第2の配線をさらに設けてもよい。
上記第1,第2の配線を設ける場合には、上記第1の配線を上記もう1つのビット線に接続し、上記第2の配線を上記ビット線にそれぞれ接続するとともに、上記第1の配線に介設された第1のスイッチングトランジスタと、上記第1の配線に介設された第2のスイッチングトランジスタとをさらに設けることができる。
これにより、2T2C型の強誘電体メモリ装置において書き込み時に2つのビット線に印加される高低の電圧を利用して、各強誘電体膜により大きな電圧による分極を生ぜしめ、保持特性のよい相補データを記憶させることが可能になる。
また、上記第2の強誘電体メモリ装置において、上記ビット線に接続されるデータ線をさらに設け、上記電荷供給用キャパシタの上記第1の電極を上記データ線に接続し、書き込み状態において上記電荷供給用キャパシタの上記第1の電極が上記強誘電体キャパシタの上記第1の電極と接続状態であるように構成することができる。
これにより、ビット線に接続される多くのメモリセルがある場合に、メモリセルの外に設けた共通の電荷供給用キャパシタを利用して、各メモリセルの書き込みを行なうことができる。
また、上記第2の強誘電体メモリ装置において、誘電体膜及び該誘電体膜を挟む第1,第2の電極とを有する読み出し用キャパシタをさらに設け、上記読み出し用キャパシタの上記第1の電極を上記データ線に接続して、読み出し状態において上記読み出しキャパシタの上記第1の電極が上記強誘電体キャパシタの上記第1の電極と接続状態であるように構成することもできる。
さらに、上記第2の強誘電体メモリ装置において、誘電体膜及び該誘電体膜を挟む第1,第2の電極とを有する読み出し用キャパシタと、上記読み出し用キャパシタの上記第1の電極に接続されるもう1つのデータ線とをさらに設け、書き込み状態において上記電荷供給用キャパシタの上記第1の電極が上記強誘電体キャパシタの上記第1の電極と接続状態である一方、読み出し状態において上記読み出しキャパシタの上記第1の電極が上記強誘電体キャパシタの上記第1の電極と接続状態であるように構成することもできる。
また、上記第2の強誘電体メモリ装置において、書き込み状態において上記電荷供給用キャパシタが上記強誘電体キャパシタの上記第1の電極に接続される一方、読み出し状態において上記電荷供給用キャパシタをビット線容量調整用の容量として接続されているように構成してもよい。
これにより、別途読み出し用のキャパシタを設けなくてもよい構造となる。
さらに、上記第2の強誘電体メモリ装置において、上記データ線に接続され、上記電荷供給用キャパシタを収納した書き込みバッファ回路と、上記ビット線にトランジスタを介して接続される読み出し用データ線と、上記読み出し用データ線に接続されるセンスアンプ回路とをさらに設けることができる。この場合、読み出し用データ線に接続される読み出しキャパシタを付設してもよい。
これにより、バッファ回路によって強誘電体膜に高いストレスが印加されるのを緩和しながら、信頼性の高い強誘電体メモリ装置を提供することができる。
また、上記第2の強誘電体メモリ装置において、上記強誘電体キャパシタの上記第1,第2の電極に上記強誘電体膜を分極させるための電荷を残留させた状態で、上記第1,第2の電極への電圧の供給を停止させる制御手段をさらに設けることが好ましい。
これにより、大きな残留電荷を利用したデータの書き込みを実現することができる。
本発明の強誘電体メモリ装置の駆動方法は、メモリセル内に、強誘電体膜及び該強誘電体膜を挟む第1,第2の電極により構成される強誘電体キャパシタと、上記強誘電体キャパシタの上記第1の電極に接続されるスイッチングトランジスタとを配設した強誘電体メモリ装置の駆動方法であって、上記スイッチングトランジスタをオンにして、上記スイッチングトランジスタを介して上記強誘電体キャパシタの第1の電極と上記第2の電極との間に、上記強誘電体膜を分極させるための電界を与える第1のステップと、上記第1の電極及び第2の電極のうち少なくともいずれか一方の電極に、上記強誘電体膜を分極させるための電界を与える電荷を残留させた状態で、上記スイッチングトランジスタをオフにする第2のステップとを含んでいる。
この方法により、上述のような構造を有する強誘電体メモリ装置を動作させる際に、第1のステップにおける書き込み動作の終了後にも、第2のステップにおいて残留電荷を利用して強誘電体膜の分極作用を持続させることができる。
上記強誘電体メモリ装置の駆動方法において、上記第2のステップでは、第1のステップで上記強誘電体膜に与えられる電界よりも小さくかつ極性が同じ電界を上記強誘電体膜に与えるように、上記電荷を残留させることが好ましい。
また、上記メモリセル内に配置され、強誘電体膜及び該強誘電体膜を挟む第1,第2の電極により構成されるもう1つの強誘電体キャパシタと、上記もう1つの強誘電体キャパシタの上記第1の電極に接続されるもう1つのスイッチングトランジスタとをさらに備えた2T2C型の強誘電体メモリ装置においては、上記第1のステップでは、上記強誘電体キャパシタの第1の電極にその第2の電極よりも高い電圧を印加し、上記第2のステップでは、上記強誘電体キャパシタの第1の電極にその第2の電極の電圧より高い電圧が印加されている状態で上記スイッチングトランジスタをオフにするとともに、上記もう1つの強誘電体キャパシタの第1の電極にその第2の電極よりも低い電圧を印加するステップと、上記もう1つの強誘電体キャパシタの第1の電極にその第2の電極の電圧より低い電圧が印加されている状態で上記もう1つのスイッチングトランジスタをオフにするステップとをさらに設けることができる。
この方法により、残留電荷を利用した相補データの書き込みが可能になる。
【図面の簡単な説明】
図1は、本発明の第1の実施形態の強誘電体メモリ装置の動作タイミング図である。
図2は、本発明の第2の実施形態の強誘電体メモリ装置の構成の主要部を示す電気回路図である。
図3は、本発明の第2の実施形態の強誘電体メモリ装置の動作タイミング図である。
図4は、本発明の第3の実施形態の強誘電体メモリ装置の動作タイミング図である。
図5は、本発明の第4の実施形態の強誘電体メモリ装置の構成の主要部を示す電気回路図である。
図6は、本発明の第4の実施形態の強誘電体メモリ装置の動作タイミング図である。
図7は、本発明の第5の実施形態の強誘電体メモリ装置の構成の主要部を示す電気回路図である。
図8は、本発明の第5の実施形態の強誘電体メモリ装置の動作タイミング図である。
図9は、本発明の第6の実施形態の強誘電体メモリ装置の主要部を示す電気回路図である。
図10は、本発明の第7の実施形態の強誘電体メモリ装置の主要部を示す電気回路図である。
図11は、本発明の第7の実施形態の強誘電体メモリ装置の動作タイミング図である。
図12は、本発明の第8の実施形態の強誘電体メモリ装置の主要部を示す電気回路図である。
図13は、本発明の第9の実施形態の強誘電体メモリ装置の主要部を示す電気回路図である。
図14は、本発明の第9の実施形態の強誘電体メモリ装置の動作タイミング図である。
図15は、本発明の第10の実施形態の強誘電体メモリ装置の主要部を示す電気回路図である。
図16は、本発明の第10の実施形態の強誘電体メモリ装置の動作タイミング図である。
図17は、従来の強誘電体メモリ装置の主要部を示す電気回路図である。
図18は、従来の強誘電体メモリ装置の動作タイミング図である。
[最良の実施形態]
(第1の実施形態)
まず、第1の実施形態について説明する。本実施形態に係る強誘電体メモリ装置の構造は、上記図17に示す従来の強誘電体メモリ装置と同じで、動作タイミングのみが異なる。図1は、本実施形態に係る強誘電体メモリ装置の書き込み動作を示す動作タイミング図である。
まず、時間t11で、ビット線電圧制御信号線BP2に論理信号Lを供給すると、ビット線電圧制御回路2において、NMOSトランジスタ21,22がオフになり、ビット線BL,/BLに対する接地電圧VSSへのプリチャージが停止する。また、外部からの書き込みデータをビット線BL,/BLに転送し、センスアンプ制御信号線SAEに論理信号Hを供給してセンスアンプ回路3を動作させ、ビット線BL,/BLのデータをラッチする。
次に、時間t12で、ワード線WLに論理信号Hを供給すると、メモリセルトランジスタ11,12がオンになり、データ蓄積ノードSN,/SNの電圧がそれぞれビット線BL,/BLの電圧と等しくなる。同時に、セルプレート線CPに論理信号Hを供給すると、強誘電体膜を有するメモリセルキャパシタ13,14の一方のメモリセルキャパシタにLデータが書き込まれる(例えば図19に示す点Cにおける状態)。
次に、時間t13で、ワード線WLに論理信号Hを供給した状態でセルプレート線CPを論理電圧Lにすると、強誘電体膜を有するメモリセルキャパシタ13,14の他方のメモリセルキャパシタにHデータが書き込まれる(例えば図19に示す点Aにおける状態)。ちなみに、Lデータは図19の点Dにおける残留分極を有する状態となる。
このとき、例えばメモリセルキャパシタ13にHデータが書き込まれ、メモリセルキャパシタ14にLデータが書き込まれた状態をメモリセルのデータ”1”として、メモリセルキャパシタ13にLデータが書き込まれ、メモリセルキャパシタ14にHデータが書き込まれた状態をメモリセルのデータ”0”としてそれぞれ記憶する。
次に、時間t14で、ワード線WLに論理信号Lを供給すると、メモリセルトランジスタ11,12がオフになる。この状態でデータ蓄積ノードSN,/SNのうち論理電圧Hが印加されていたノードにおいては、電源電圧VDDに相当する電荷が残留した状態となる。すなわち、当該ノードにつながるメモリセルキャパシタつまりHデータ書き込み側のメモリセルキャパシタにおいては、残留電荷がリークなどによって無くなるまで書き込みが続くこととなる。このときに、Hデータは図19の点Bにおける残留分極を有する状態となる。
次に、時間t15で、センスアンプ制御信号線SAEに論理信号Lを供給すると、センスアンプ回路3の動作が停止するので、ビット線BL,/BL間の電圧がほぼ0になる。また、ビット線電圧制御信号線BP2に論理信号Hを供給すると、ビット線BL,/BLの電圧は接地電圧VSSとなる。ただし、既にメモリセルトランジスタ11,12がオフにされているので、データ蓄積ノードSN,/SNの電圧はリークによる低下を無視すると変化しない。
本実施形態に係る強誘電体メモリ装置の書き込み方法の特徴は、時間t14で、センスアンプ制御信号線SAEに論理信号Hを供給し、ビット線電圧制御信号線BP2に論理信号Lを供給した状態で、ワード線WLの電圧をLにしている点である。すなわち、この状態では、メモリセルトランジスタ11,12がオフするが、図1に示すように、データ蓄積ノードSN,/SNのうち論理電圧Hが印加されていたノードには論理電圧Hに相当する電荷が残留した状態が持続することになる。そして、Hデータ書き込みが行なわれる側のメモリセルキャパシタの両電極間には、一方の電極に残留する論理電圧Hに相当する電荷により電界が作用するので、図19から容易に理解されるようにHデータ書き込みが行なわれることになる。言い換えると、Hデータの書き込みのための制御動作は、時間t14で終了しているが、メモリセルキャパシタへのHデータの書き込みは続いている。
したがって、本実施形態の書き込み動作においては、時間t12から時間t13までの期間がメモリセルキャパシタへのLデータ書き込み期間であり、時間t13から時間t14までの期間が電圧印加によるメモリセルキャパシタへのHデータ書き込み期間である。そして、時間t14以降の期間は、残留電荷によるメモリセルキャパシタへのHデータ書き込み期間ということがいえる。
本実施形態の方式によると、強誘電体キャパシタの電荷が接合リークや強誘電体キャパシタの両電極間リークによって電荷が無くなるまで分極反転書き込み動作が行われることになる。この電荷が無くなる期間は高温でも100msec程度であるので、図19に示す点Bにおける残留分極(H,Lの定義を逆にしたときには、点Dにおける残留分極)を十分大きく確保することができる時間である。一方、制御動作における書き込み期間は従来の図18に示す書き込み期間と変わらない。このように、低電圧や低温という条件下においても、強誘電体メモリ装置の保持電荷量を大きく確保できるので、制御動作としてのHデータ書き込み期間が数nsec程度で済むという高速書き込み動作を実現することができる。
なお、本実施形態及び以下の各実施形態において、動作タイミング図の形状を図18の形状と比較すると、各実施形態の書き込み方法の方が制御期間が長くなるように見えるかもしれないが、各図の時間スケールはすべて互いに異なるので、図の形状は実際の制御時間の長短を表すものではない。
(第2の実施形態)
次に、第2の実施形態について説明する。上記第1の実施形態においては、強誘電体キャパシタの両電極間に電源電圧の電荷を残留させていることで、残留分極の大きさを確保しているが、反面、強誘電体キャパシタの両電極間に長時間電源電圧が印加されることで、電源電圧が高いときには強誘電体キャパシタの劣化が促進されるそれがある。特に、高電圧で長時間使用するデバイスに対しては、その不利益を無視できない。
そこで、本実施形態に係る強誘電体メモリ装置においては、強誘電体キャパシタの両電極間に電源電圧の電荷を残留させるのではなく、強誘電体キャパシタの劣化の問題が無い程度の低い電圧の電荷を残留させるようにしている。
図2は、本実施形態の強誘電体メモリ装置の構成を示す電気回路図である。本実施形態に係る強誘電体メモリ装置の特徴は、ビット線電圧制御回路2内に2つのビット線電圧制御信号線/BP1,BP2を備えている点である。その他の構成は、図17に示す従来の強誘電体メモリ装置と同じである。
ビット線電圧制御信号線BP2は、従来の構造と同様に、2つのNMOSトランジスタ21,22のゲートに接続されている。他方のビット線電圧制御信号線/BP1は、2つのPMOSトランジスタ23,24のゲートに接続されており、この各PMOSトランジスタ23,24のドレインは、ビット線BL,/BLに電圧降下用PMOSトランジスタ25,26を介してそれぞれ接続され、各PMOSトランジスタ23,24の共通ソースは接地に接続されている。すなわち、ビット線電圧制御信号線BP2は、従来の構造と同様のビット線BL,/BLを接地電圧VSSまでプリチャージするための信号線である。これに対し、ビット線電圧制御信号線/BP1は、ビット線BL,/BLをPチャネル型MOSトランジスタ25,26のしきい値電圧の2倍の電圧までプリチャージするための信号線である。
次に、本実施形態に係る強誘電体メモリ装置の書き込み動作について説明する。図3は、本実施形態に係る強誘電体メモリ装置の書き込み動作を示す動作タイミング図である。
まず、時間t21で、ビット線電圧制御信号線BP2に論理電圧Lを、ビット線電圧制御信号線/BP1に論理電圧Hをそれぞれ印加すると、ビット線電圧制御回路2において、NMOSトランジスタ21,22がオフになり、ビット線BL,/BLに対する接地電圧VSSへのプリチャージが停止する。このとき、ビット線電圧制御信号線/BP1の電圧が論理電圧Hであることから、PMOSトランジスタ23,24はオフしており、ビット線BL,/BLの電位には何の影響も与えない。また、外部からの書き込みデータをビット線BL,/BLに転送し、センスアンプ制御信号線SAEに論理信号Hを供給してセンスアンプ回路3を動作させ、ビット線BL,/BLのデータをラッチする。
次に、時間t22で、ワード線WLに論理信号Hを供給すると、メモリセルトランジスタ11,12がオンになり、データ蓄積ノードSN,/SNの電圧がそれぞれビット線BL,/BLの電圧と等しくなる。同時に、セルプレート線CPに論理信号Hを供給すると、強誘電体膜を有するメモリセルキャパシタ13,14の一方のメモリセルキャパシタにLデータが書き込まれる。
次に、時間t23で、ワード線WLに論理信号Hを供給した状態でセルプレート線CPを論理電圧Lにすると、強誘電体膜を有するメモリセルキャパシタ13,14の他方のメモリセルキャパシタにHデータが書き込まれる。
次に、時間t24で、センスアンプ制御信号線SAEに論理信号Lを供給してセンスアンプ回路3の動作を停止した後に、ビット線電圧制御信号線/BP1に論理信号Lを供給すると、ビット線電圧制御回路2内のPMOSトランジスタ23,24がオンになり、ビット線BL,/BLには電源電圧VDDの代わりにPチャネル型MOSトランジスタのしきい値電圧の2倍の電圧が印加される。
次に、時間t25で、ワード線WLに論理信号Lを供給すると、メモリセルトランジスタ11,12がオフになる。この状態でデータ蓄積ノードSN,/SNのうち論理電圧Hが印加されていたノードにおいては、論理電圧Hに相当する電荷が残留した状態となる。すなわち、当該ノードにつながるHデータ書き込み側のメモリセルキャパシタにおいては、電荷がリークなどによって無くなるまで書き込みが続くこととなる。
次に、時間t26で、ビット線電圧制御信号線BP2に論理信号Hを供給すると、ビット線BL,/BLの電圧が接地電圧VSSになり、書き込み動作が終了する。
ここで、時間t22から時間t23までの期間がメモリセルキャパシタへのLデータ書き込み期間であり、時間t23から時間t25までの期間が制御電圧の印加によるメモリセルキャパシタへのHデータ書き込み期間である。そして、時間t25以降の期間が残留電荷によるメモリセルキャパシタへのHデータ書き込み期間である。その場合、本実施形態では、制御電圧によるHデータ書き込み期間の後半は、Hデータ書き込みされるメモリセルキャパシタの両電極間に電源電圧よりも低い電圧(トランジスタのしきい値電圧の2倍程度)が印加される。また、残留電荷によるHデータ書き込み期間中は、Hデータ書き込みが行なわれるメモリセルキャパシタのデータ蓄積ノードにMOSトランジスタのしきい値電圧の2倍の電圧に相当する電荷が残留した状態となる。
本実施形態の強誘電体メモリセル装置の構造及び書き込み方法によると、制御動作によるHデータ書き込みの終了後に、残留電荷によるHデータ書き込み期間を設けている点では、上記第1の実施形態と同様である。したがって、本実施形態の強誘電体メモリ装置により、上記第1の実施形態と同じ効果を発揮することができる。
しかも、本実施形態では、制御動作によるHデータ書き込みの後半の期間及び残留電荷によるHデータ書き込み期間の間に、強誘電体キャパシタの両電極間に電源電圧に相当する電荷を残留させるのではなく、強誘電体キャパシタの劣化がほとんど生じない程度の低い電圧の電荷を残留させるようにしている。具体的に、本実施形態の書き込み方法で行なっている方式は、制御動作によるHデータ書き込み中は強誘電体キャパシタの両電極間に電源電圧を印加し、その後、制御動作によるHデータ書き込みがPチャネル型MOSトランジスタのしきい値電圧の2倍程度の電圧にまで電圧を落とすという方式である。この電圧は例えば2V以下程度であり、実際上、この程度の電圧が長期間印加されても強誘電体キャパシタの劣化はほとんど生じない。
したがって、本実施形態に係る強誘電体メモリ装置は、上述の第1の実施形態に比べて電源電圧が高い場合でも低い場合でも同程度の電圧に設定できるという利点がある。
(第3の実施形態)
次に、第3の実施形態について説明する。上述の第1,第2の実施形態の強誘電体メモリ装置によって、低電圧,低温等の条件下で強誘電体キャパシタにデータ保持に必要な分極を残留させるためのHデータ書き込み期間は大幅に短縮されたが、Lデータ書き込み期間については従来と変わりない。そこで、本実施形態では、強誘電体キャパシタにデータ保持に必要な分極を残留させるためのLデータ書き込み期間の短縮対策について説明する。
本実施形態に係る強誘電体メモリ装置の構造は、上記図17に示す従来の強誘電体メモリ装置と同じで、動作タイミングのみが異なる。図4は、本実施形態に係る強誘電体メモリ装置の書き込み動作を示す動作タイミング図である。
まず、時間t31で、ビット線電圧制御信号線BP2に論理信号Lを供給すると、ビット線電圧制御回路2において、NMOSトランジスタ21,22がオフになり、ビット線BL,/BLに対する接地電圧VSSへのプリチャージが停止する。また、外部からの書き込みデータをビット線BL,/BLに転送し、センスアンプ制御信号線SAEに論理信号Hを供給してセンスアンプ回路3を動作させ、ビット線BL,/BLのデータをラッチする。
次に、時間t32で、ワード線WLに論理信号Hを供給すると、メモリセルトランジスタ11,12がオンになり、データ蓄積ノードSN,/SNの電圧がそれぞれビット線BL,/BLの電圧と等しくなる。同時に、セルプレート線CPに論理信号Hを供給すると、強誘電体膜を有するメモリセルキャパシタ13,14の一方のメモリセルキャパシタにLデータが書き込まれる。
次に、時間t33で、ワード線WLに論理信号Hを供給した状態でセルプレート線CPを論理電圧Lにすると、強誘電体膜を有するメモリセルキャパシタ13,14の他方のメモリセルキャパシタにHデータが書き込まれる。
次に、時間t34で、セルプレート線CPに再び論理信号Hを供給して、強誘電体膜で形成されたメモリセルキャパシタ13,14に対するLデータ書き込みのための制御動作を行う。このとき、ワード線WLの電圧が電源電圧VDDであれば、データ蓄積ノードSN,/SNのうち論理電圧Hが印加されているノードにおいては、メモリセルキャパシタのセルプレートCP側の電極の電圧上昇に伴い、メモリセルトランジスタのしきい値電圧分だけ電圧が上昇する。
次に、時間t35で、ワード線WLに論理信号Lを供給すると、メモリセルトランジスタ11,12がオフになる。この状態で、この状態で、データ蓄積ノードSN,/SNのうちHデータ書き込みが行なわれる側のノードにおいては、メモリセルトランジスタの電源電圧VSSにしきい値電圧を加えた電圧に相当する電荷が保持された状態が持続し、データ蓄積ノードSN,/SNのうちLデータ書き込みが行なわれる側のノードにおいては、接地電位VSSに相当する電荷の電圧が印加された状態が持続する。メモリセルキャパシタ13,14のうちLデータ書き込み側の両電極間には、Hデータ書き込み側の両電極間とは正負が逆で電源電圧VDDに相当する電荷が残留している。また、メモリセルキャパシタ13,14のうちHデータ書き込み側の両電極間には、電源電圧VDDにメモリセルトランジスタのしきい値電圧を加えた電圧に相当する電荷が残留している。
次に、時間t36で、センスアンプ制御信号線SAEに論理信号Lを供給してセンスアンプ回路3の動作を停止した後、セルプレート線CPに論理信号Lを供給するとともに、ビット線電圧制御信号線BP2に論理信号Hを供給してビット線BL,/BLの電圧を接地電圧VSSにする。これにより、制御による書き込み動作を終了する。この状態で、データ蓄積ノードSN,/SNのうちHデータ書き込みが行なわれる側のノードにおいては、メモリセルトランジスタのしきい値電圧に相当する電荷が残留する一方、データ蓄積ノードSN,/SNのうちLデータ書き込みが行なわれる側のノードにおいては、接地電圧VSSからビルトイン電圧を減じた負の電圧に相当する電荷が残留する。すなわち、データ蓄積ノードSN,/SNのうちLデータ書き込みが行なわれるノードの残留電荷がリークなどによって無くなるまでLデータ書き込みが行なわれることとなる。
したがって、本実施形態の書き込み動作においては、時間t32から時間t33までの期間がメモリセルキャパシタへの初期Lデータ書き込み期間であり、時間t33から時間t34までの期間がメモリセルキャパシタへのHデータ書き込み期間である。そして、時間t34から時間t35までの期間は制御動作による再Lデータ書き込み期間であり、時間t35以降の期間は、残留電荷によるメモリセルキャパシタへのHデータ書き込み期間ということがいえる。ただし、時間t36以降は、接地電位VSSとビルトイン電圧との差程度の低い負の電圧によるLデータ書き込みが行なわれる期間である。
本実施形態の方式によると、セルプレート線CPに論理信号Hを供給し、ビット線BLに論理信号Lを供給して、Lデータ書き込みを行なうメモリセルキャパシタのデート蓄積保持ノードに残留電荷を保持した状態でメモリセルトランジスタをオフし、その後、セルプレート線CPに論理信号Lを供給するようにしている。これにより、残留電荷を利用したLデータ書き込みが可能となる。よって、低電圧や低温という条件下においても、強誘電体メモリ装置の保持電荷量を大きく確保できるので、Lデータ書き込みについて高速書き込み動作を実現することができる。
ただし、時間t36でセルプレート線CPに論理信号Lを供給した後、Lデータ書き込みが行なわれるデータ蓄積ノードに残留する電荷は、接地電圧VSSからビルトイン電圧分低い電圧までである。逆に、これを利用するとビルトイン電圧は約0.7Vであるため強誘電体キャパシタの劣化の問題が無い程度の電圧であるという効果もある。
また、時間t34から時間t36までの期間において、セルプレート線CPに電源電圧VDDに等しい論理電圧Hが印加されている間は、Hデータ書き込みを行なうメモリセルキャパシタの両電極間には、電源電圧VDDと電源電圧VDDにメモリセルトランジスタのしきい値電圧を加算した電圧とが印加されるので、両者の電圧差によるHデータ書き込みを行なうことができる。
(第4の実施形態)
次に、第4の実施形態について説明する。上記第3の実施形態においては、制御動作によるLデータ書き込みに加えて、残留電荷によるLデータ書き込みをも行なうことができるが、この方式は、第2の実施形態における十分大きい残留電荷によるHデータ書き込みと併用することが困難である。
そこで、本実施形態では、第2の実施形態との併用も容易なLデータ書き込み期間の短縮のための他の方式について説明する。
図5は、本実施形態の強誘電体メモリ装置の構成を示す電気回路図である。本実施形態に係る強誘電体メモリ装置の特徴は、図17に示す強誘電体メモリ装置の構成に加えて、センスアンプ回路3内に、追加センスアンプ制御信号線SANCと、ビット線BL,/BLにそれぞれ介設されたNMOSトランジスタ41,42とをさらに備え、各NMOSトランジスタ41,42のゲートに追加センスアンプ制御信号線SANCを接続して、ビット線BL,/BLのうち論理電圧Lが印加される側だけをフローティング状態とする機能を有している点である。その他の構成は、図17に示す従来の強誘電体メモリ装置と同じである。
次に、本実施形態に係る強誘電体メモリ装置の書き込み動作について説明する。図6は、本実施形態に係る強誘電体メモリ装置の書き込み動作を示す動作タイミング図である。
まず、時間t41で、ビット線電圧制御信号線BP2に論理信号Lを供給すると、ビット線電圧制御回路2において、NMOSトランジスタ21,22がオフになり、ビット線BL,/BLに対する接地電圧VSSへのプリチャージが停止する。また、外部からの書き込みデータをビット線BL,/BLに転送し、センスアンプ制御信号線SAE及び追加センスアンプ信号線SACに論理信号Hを供給してセンスアンプ回路3を動作させ、ビット線BL,/BLのデータをラッチする。
次に、時間t42で、ワード線WLに論理信号Hを供給すると、メモリセルトランジスタ11,12がオンになり、データ蓄積ノードSN,/SNの電圧がそれぞれビット線BL,/BLの電圧と等しくなる。同時に、セルプレート線CPに論理信号Hを供給すると、強誘電体膜を有するメモリセルキャパシタ13,14の一方のメモリセルキャパシタにLデータが書き込まれる。
次に、時間t43で、ワード線WLに論理信号Hを供給した状態でセルプレート線CPに論理信号Lを供給すると、強誘電体膜を有するメモリセルキャパシタ13,14の他方のメモリセルキャパシタにHデータが書き込まれる。そのとき、追加センスアンプ制御信号線SACに論理信号Lを供給することで、NMOSトランジスタ41,42をオフにして、ビット線BL,/BLのうち論理電圧Lとなっている方だけをフローティング状態としておく。このとき、Lデータ書き込みが行なわれるメモリセルキャパシタにおいては、データ蓄積ノードに接地電圧VSSからビルトイン電圧分を減じた電圧が印加された状態で、Lデータ書き込みが引き続き行なわれることになる。
次に、時間t44で、ワード線WLに論理信号Lを供給すると、メモリセルトランジスタ11,12がオフになる。このとき、データ蓄積ノードSN,/SNのうち論理電圧Hが印加されていたノードにおいては、論理電圧Hに相当する電荷が残留する一方、データ蓄積ノードSN,/SNのうち論理電圧Lが印加されていたノードにおいては、接地電位VSSからビルトイン電圧を減じた負の電圧に相当する電荷が残留する。すなわち、各データ蓄積ノードSN,/SNの残留電荷がリークなどによって無くなるまで、Hデータ書き込み及びLデータ書き込みが行なわれることとなる。
次に、時間t45で、センスアンプ制御信号線SAEに論理信号Lを供給してセンスアンプ回路3の動作を停止した後、ビット線電圧制御信号線BP2に論理信号Hを供給してビット線BL,/BLの電圧を接地電圧VSSにする。これにより、制御による書き込み動作を終了する。このとき、各データ蓄積ノードSN,/SNには、時間t44からの残留電荷が残っている。
ここで、時間t42から時間t43までの期間が制御動作によるメモリセルキャパシタへのLデータ書き込み期間であり、時間t43から時間t44までの期間が制御電圧の印加によるメモリセルキャパシタへのH及びLデータ書き込み期間である。そして、時間t44以降の期間が残留電荷によるメモリセルキャパシタへのH及びLデータ書き込み期間である。
本実施形態によると、セルプレート線CPの電圧を論理電圧HからLに切り換えるときに、ビット線BL,/BLのうち論理電圧Lが印加されている方をフローティング状態にしているので、データ蓄積ノードSN,/SNのうちLデータ書き込みが行なわれているメモリセルキャパシタのノードを接地電圧VSSよりもビルトイン電圧分だけ低い電圧にすることができる。したがって、制御動作によるHデータ書き込み中も、比較的弱い電界によるLデータ書き込みを行なうことができる。さらに、制御動作によるHデータ書き込みを終了した後も、残留電荷によるLデータ書き込みを行なうことができる。加えて、残留電荷によるHデータ書き込みについては、上記第1の実施形態と同様の効果を発揮することができる。
なお、残留電荷によるHデータ書き込みについては第2の実施形態の方式を併用してよいことはいうまでもない。また、Lデータ書き込みについては、上記第3の実施形態の方式を併用してもよい。
(第5の実施形態)
次に、第5の実施形態について説明する。本実施形態は、上記第3及び第4の実施形態を組み合わせたものである。
図7は、本実施形態の強誘電体メモリ装置の構成を示す電気回路図である。本実施形態に係る強誘電体メモリ装置の特徴は、図17に示す強誘電体メモリ装置の構成に加えて、上記第2及び第4の実施形態に係る強誘電体メモリ装置の特徴部分を備えている。すなわち、ビット線電圧制御回路2内には、図2に示すと同様の2つのビット線電圧制御信号線/BP1,BP2を備えている。また、センスアンプ回路3内に、図5に示すと同様の追加センスアンプ制御信号線SANCと、ビット線BL,/BLにそれぞれ介設されたNMOSトランジスタ41,42とをさらに備えている。その他の構成は、図17に示す従来の強誘電体メモリ装置と同じである。
次に、本実施形態に係る強誘電体メモリ装置の書き込み動作について説明する。図8は、本実施形態に係る強誘電体メモリ装置の書き込み動作を示す動作タイミング図である。
まず、時間t51で、ビット線電圧制御信号線BP2に論理電圧Lを、ビット線電圧制御信号線/BP1に論理電圧Hを、それぞれ印加すると、ビット線電圧制御回路2において、NMOSトランジスタ21,22がオフになり、ビット線BL,/BLに対する接地電圧VSSへのプリチャージが停止する。このとき、ビット線電圧制御信号線/BP1の電圧が論理電圧Hであることから、PMOSトランジスタ23,24はオフしており、ビット線BL,/BLの電位には何の影響も与えない。また、外部からの書き込みデータをビット線BL,/BLに転送し、センスアンプ制御信号線SAE及び追加センスアンプ信号線SACに論理信号Hを供給してセンスアンプ回路3を動作させ、ビット線BL,/BLのデータをラッチする。
次に、時間t52で、ワード線WLに論理信号Hを供給すると、メモリセルトランジスタ11,12がオンになり、データ蓄積ノードSN,/SNの電圧がそれぞれビット線BL,/BLの電圧と等しくなる。同時に、セルプレート線CPに論理信号Hを供給すると、強誘電体膜を有するメモリセルキャパシタ13,14の一方のメモリセルキャパシタにLデータが書き込まれる。
次に、時間t53で、ワード線WLに論理信号Hを供給した状態でセルプレート線CPに論理信号Lを供給すると、強誘電体膜を有するメモリセルキャパシタ13,14の他方のメモリセルキャパシタにHデータが書き込まれる。そのとき、追加センスアンプ制御信号線SACに論理信号Lを供給することで、NMOSトランジスタ41,42をオフにして、ビット線BL,/BLのうち論理電圧Lとなっている方だけをフローティング状態としておく。このとき、Lデータ書き込みが行なわれるメモリセルキャパシタにおいては、データ蓄積ノードに接地電圧VSSからビルトイン電圧分を減じた電圧が印加された状態で、Lデータ書き込みが引き続き行なわれることになる。
次に、時間t54で、センスアンプ制御信号線SAEに論理信号Lを供給してセンスアンプ回路3の動作を停止した後に、ビット線電圧制御信号線/BP1に論理信号Lを供給すると、ビット線電圧制御回路2内のPMOSトランジスタ23,24がオンになり、ビット線BL,/BLには電源電圧VDDの代わりにPチャネル型MOSトランジスタのしきい値電圧の2倍の電圧が印加される。
次に、時間t55で、ワード線WLに論理信号Lを供給すると、メモリセルトランジスタ11,12がオフになる。このとき、データ蓄積ノードSN,/SNのうち論理電圧Hが印加されていたノードにおいては、Pチャネル型MOSトランジスタのしきい値電圧の2倍の電圧に相当する電荷が残留する一方、データ蓄積ノードSN,/SNのうち論理電圧Lが印加されていたノードにおいては、接地電圧VSSからビルトイン電圧を減じた負の電圧に相当する電荷が残留する。すなわち、各データ蓄積ノードSN,/SNの残留電荷がリークなどによって無くなるまで、Hデータ書き込み及びLデータ書き込みが行なわれることとなる。
次に、時間t56で、ビット線電圧制御信号線BP2に論理信号Hを供給してビット線BL,/BLの電圧を接地電圧VSSにする。これにより、制御による書き込み動作を終了する。このとき、各データ蓄積ノードSN,/SNには、時間t54からの残留電荷がリークを無視するとそのまま残っている。
ここで、時間t52から時間t53までの期間が制御動作によるメモリセルキャパシタへのLデータ書き込み期間であり、時間t53から時間t55までの期間が制御電圧の印加によるメモリセルキャパシタへのH及びLデータ書き込み期間である。そして、時間t55以降の期間が残留電荷によるメモリセルキャパシタへのH及びLデータ書き込み期間である。
本実施形態の強誘電体メモリ装置によると、上記第4の実施形態の効果に加えて、第2の実施形態の効果を得ることができる。すなわち、低電圧,低温などの条件下においても、Hデータ書き込み及びLデータ書き込みの双方に対して高速書き込み動作を実現できるとともに、メモリセルキャパシタへの高電圧の長時間の印加に伴う信頼性の劣化を防止することができる。
なお、上記第1〜第5の実施形態においては、2T2C型構造を有する強誘電体メモリ装置を例にとって説明したが、本発明は、上述の1T1C型構造や2T1C型構造を有する強誘電体メモリ装置についても適用できる。その場合、1つのメモリセル内には1つの強誘電体キャパシタしかないので、相補データを利用することはできないが、例えば図19に示す点Bにおける分極状態をHデータ、図19に示す点Dにおける分極状態をLデータとすることで、2値データを記憶することができる。そして、このHデータ,Lデータを書き込む際に、上記各実施形態と同様の方法により、制御動作による書き込みの終了後にも残留電荷を利用した書き込みを行なうことができる。
(第6の実施形態)
図9は、第6の実施形態の強誘電体メモリ装置の構成を示す電気回路図である。本実施形態に係る強誘電体メモリ装置の特徴は、メモリセル1内において、電圧が固定されたキャパシタプレート線CPV1が設けられ、各データ蓄積ノードSN,/SNとこのキャパシタプレート線CPV1との間に、強誘電体膜を有するメモリセルキャパシタ13,14に対して並列に配置された電荷供給用キャパシタ15,16が介設されている点である。その他の構成は、既に説明した図17に示す従来の強誘電体メモリ装置と同じである。
なお、本実施形態に係る強誘電体メモリ装置におけるデータ書き込みのための動作タイミングは、上記第1の実施形態における図1に示す動作タイミング図に示すとおりである。
すなわち、図1に示す動作タイミング図において、時間t14で、ワード線WLに論理信号Lを供給したときに、データ蓄積ノードSN,/SNのうちHデータ書き込みが行なわれるノードには、電源電圧VDDに相当する電荷が残留する。このとき、本実施形態では、各データ蓄積ノードSN,/SNとキャパシタプレート線CPV1との間に、メモリセルキャパシタ13,14と並列に電荷供給用キャパシタ15,16が接続されているため、メモリセルトランジスタのソース領域の拡散容量に比べて大きな容量を付加した構造となり、第1の実施形態に係る強誘電体メモリ装置に比べて、時間t14の後に大きな残留電荷を長期間の間保持することができる。つまり、電荷供給用キャパシタ15,16の電荷によって強誘電体キャパシタのデータ蓄積ノードSN,/SNに蓄積される電荷量を増大できるので、より大きな残留電荷を利用して、強誘電体キャパシタの分極反転を充分に行なわせることができる。これは、低電圧動作及び高速動作性能が優れていることを意味する。
なお、電荷供給用キャパシタ15,16の容量値は、例えばメモリセルキャパシタ13,14の分極反転に要する電荷量を蓄積できる容量値に設定されている。また、この電荷供給用キャパシタ15,16は、ポリシリコン電極間にシリコン酸化膜等の絶縁膜を介在させたいわゆるMIM構造のものもよいし、これも強誘電体キャパシタにより構成してもよい。
この電荷供給用キャパシタ15,16を、データ蓄積用のメモリセルキャパシタ13,14と同様に強誘電体膜を有する構造とすると、通常の絶縁膜キャパシタに比べて大きな容量が得られ小面積で構成できるという効果と、製造プロセスによる特性の変動がメモリセルキャパシタ13,14と同程度に変動するため、メモリセルキャパシタ13,14の特性に対する電荷供給用キャパシタ15,16の容量値の影響が少ないという効果とがある。
また、電荷供給用キャパシタ15,16を、ポリシリコン電極間に一般的な絶縁膜を介在させた一般的なMIM構造とした場合には、両端の電圧に対して蓄積電荷量が単純なリニアな特性であるため必要な電荷量を電圧によって簡単に設定できる。
また、この実施形態では、キャパシタプレート線CPV1は固定電圧としているが、次の第7の実施形態でもあげるように、キャパシタプレート線CPV1を制御することによって、蓄積電荷量を制御することも可能である。
(第7の実施形態)
図10は、第7の実施形態の強誘電体メモリ装置の構成を示す電気回路図である。本実施形態に係る強誘電体メモリ装置においては、各ビット線BL,/BLに接続される2つのキャパシタプレート線CPV1,CPV2が設けられている。そして、メモリセル1内において、各データ蓄積ノードSN,/SNと各キャパシタプレート線CPV1,CPV2との間に、電荷供給用キャパシタ15,16がそれぞれ介設されている。また、各キャパシタプレート線CPV1,CPV2と各ビット線/BL,BLとの間に、NMOSトランジスタ17,18がそれぞれ介設されていて、各NMOSトランジスタ17,18のゲートが制御信号線CPCの信号により制御されるように構成されている。その他の構成は、既に説明した図17に示す従来の強誘電体メモリ装置と同じである。
本実施形態の強誘電体メモリ装置は、第6の実施形態における電荷供給用キャパシタ15,16の両電極のうちデータ蓄積ノードSN,/SNにつながる電極に対向する電極の電圧を制御することによって、メモリセルキャパシタ13,14に蓄積される電荷量を制御可能にしたものである。すなわち、制御回路からの信号で制御することによって蓄積電荷量を多くし効率的に分極反転させることもできるが、ここでは蓄積ノードSN,/SNに接続されるビット線BL,/BLと相補関係にあるビット線/BL,BLを、制御信号線CPCのスイッチ制御信号によりオン・オフするトランジスタを介して接続した構成としている。
次に、本実施形態に係る強誘電体メモリ装置の読み出し及び書き込み動作について、図11の動作タイミング図を参照しながら説明する。
まず、時間t60で、ビット線電圧制御信号線BP2に論理信号Lを供給すると、ビット線電圧制御回路2において、NMOSトランジスタ21,22がオフになり、ビット線BL,/BLに対する接地電圧VSSへのプリチャージが停止する。
次に、時間t61で、ワード線WLに論理信号Hを供給すると、メモリセルトランジスタ11,12がオンになり、データ蓄積ノードSN,/SNの電圧がそれぞれビット線BL,/BLの電圧と等しくなる。
次に、時間t62で、セルプレート線CPに論理信号Hを供給して、強誘電体膜で形成されたメモリセルキャパシタ13,14からビット線BL,/BLにデータを読み出す。
次に、時間t63で、センスアンプ制御信号線SAEに論理信号Hを供給して、センスアンプ回路3を動作させ、ビット線BL,/BLのデータ信号の電位差を電源電圧VDDと接地電圧VSSとの間の電位差まで増幅する。
次に、時間t64で、キャパシタプレート制御信号線CPCに論理信号Hを供給し、ここで、電荷供給用キャパシタ15,16につながる各キャパシタプレート線CPV1,CPV2の電位を固定する。
次に、時間t65で、セルプレート線CPに論理信号Lを供給してメモリセルキャパシタ13,14にHデータ書き込み動作を行う。
次に、時間t66で、ワード線WLに論理信号Lを供給すると、メモリセルトランジスタ11,12がオフになる。このとき、直前までメモリセルトランジスタがオンしていたことで、各データ蓄積ノードSN,/SNのうちHデータ書き込みが行なわれるメモリセルキャパシタ側のノードに、電源電圧VDDに相当する電荷が残留する。
次に、時間t67で、ビット線BLとビット線/BLとの論理電圧の高低で定めるデータを反転させる。この動作により、電荷供給用キャパシタ15,16につながるキャパシタプレート線CPV1,CPV2の電位の高低が逆転し、データ蓄積ノードSN,/SNのうちHデータ書き込みが行なわれるメモリセルキャパシタ側のノードにはさらに高い電圧が印加され、Lデータ書き込みが行なわれるメモリセルキャパシタ側のノードにはさらに低い電圧が印加される。この状態で、残留電荷によって強誘電体キャパシタの分極反転が継続して行える状態となる。
次に、時間t68で、キャパシタプレート制御信号線CPCに論理信号Lを供給して、NMOSトランジスタ18,19をオフにして、各キャパシタプレート線CPV1,CPV2とビット線/BL,BLとの間を電気的に切断する。
その後、時間t69で、アンプ制御信号線SAEに論理信号Lを供給してセンスアンプ回路3を停止させるとともに、ビット線電圧制御信号線BP2に論理信号Hを供給してビット線BL,/BLに対する接地電圧VSSへのプリチャージを開始し、ビット線BL、/BLの電圧をいずれも論理電圧Lにする。
本実施形態では、第6の実施形態に比べてより効果的に残留電荷による書き込み状態が可能となり、デバイスの高速動作も可能となる。
ここでは、キャパシタプレート線CPV1,CPV2をビット線の信号で制御しているが、ビット線とは別の制御信号線を用いて制御するような回路構成を採ることももちろん可能である。
(第8の実施形態)
図12は、第8の実施形態に係る強誘電体メモリ装置の構成を示す電気回路図である。本実施形態に係る強誘電体メモリ装置においては、2つのワード線WL1,WL2と2つのキャパシタプレート線CPV1,CPV2とが設けられている。そして、メモリセル1内において、ビット線BLとキャパシタプレート線CPV1との間には、メモリセルトランジスタ11とメモリセルキャパシタ13と介設され、ビット線/BLとキャパシタプレート線CPV2との間には、メモリセルトランジスタ12とメモリセルキャパシタ14と介設されている。さらに、ビット線BL,/BLに基準電圧を供給するためのリファレンス電圧供給回路4が設けられている。このリファレンス電圧供給回路4は、2つのNMOSトランジスタ45,46と、各NMOSトランジスタ45,46のオンオフを制御する2つのレファレンスワード線RWL1,RLW2と、基準電圧を供給するレファレンス電圧供給線VREFとにより構成されている。すなわち、NOMSトランジスタ45,46のオン・オフの切換により、ビット線BL,/BLに基準電圧を個別に供給できるように構成されている。その他の構成は、既に説明した図17に示す従来の強誘電体メモリ装置と同じである。
なお、リファレンス電圧を発生する回路自体は、各種の回路が公知であり、いずれを用いてもよい。例えば米国特許公報5,467,302号に開示されているものを用いることができる。
上述の第6の実施形態や第7の実施形態に係る強誘電体メモリ装置が、2つのメモリセルキャパシタに相補データを記憶させ、これを1ビットのデータとして利用するように構成されていたのに対して、本実施形態に係る強誘電体メモリ装置は、1つのメモリセルキャパシタで1ビットのデータを記憶する構成を有している。そして、この構造を実現するために、1本のビット線BL(又は/BL)にメモリセルからデータ用の信号が読み出され、それと対となったビット線/BL(又はBL)には、リファレンス電圧供給回路4から基準電圧が供給される。そして、メモリセルから読み出されたデータ用の信号と基準電圧をセンスアンプ回路3で比較増幅するように構成されている。
本実施形態においては、メモリセルキャパシタ13,14に対して並列に接続された付加したキャパシタ15,16は、上記第6または第7の実施形態と同様の効果を奏するように動作する。すなわち、本実施形態によると、1つのメモリセルキャパシタで1ビットのデータを記憶するように構成された強誘電体メモリ装置においても、上記第6又は第7の実施形態で説明したと同様の効果を発揮することができる。
(第9の実施形態)
図13は、第9の実施形態に係る強誘電体メモリ装置の構成を示す電気回路図である。同図に示すように、本実施形態の強誘電体メモリ装置においては、ビット線BLは、スイッチ制御信号SW1をゲートに受けるトランジスタ10を介してデータ線DLに接続されている。そして、ビット線BLにはメモリセル1とビット線電圧制御回路2とが接続され、データ線DLには、読み出し用キャパシタ制御回路5と書き込み用キャパシタ制御回路6とが接続されている。また、データ線DLは、センスアンプ制御信号線SAEの信号をゲートに受けるトランジスタ43を介してセンスアンプ回路3に接続される。
メモリセル1において、ビット線BLとセルプレート線CPとの間には、メモリセルトランジスタ11と強誘電体キャパシタであるメモリセルキャパシタ13とが直列に介設されている。ビット線電圧制御回路2には、ビット線電圧制御信号線BP2の信号をゲートに受けるトランジスタ21が配設されている。読み出し用キャパシタ制御回路5は、読み出し用キャパシタCRと、スイッチ制御信号線SWRCの信号をゲートに受けるトランジスタ51とにより構成されている。書き込み用キャパシタ制御回路6は、書き込み用キャパシタCWと、スイッチ制御信号線SWWCの信号をゲートに受けるトランジスタ61とにより構成されている。さらに、センスアンプ回路3には、データDLと対になるものとしてリファレンス電圧発生回路4に接続されたリファレンス電圧信号線VRがトランジスタ44を介して接続されている。そして、このトランジスタ44のゲートには、センスアンプ制御信号線SAEが接続されている。
なお、センスアンプ回路3及びリファレンス電圧供給回路4の構成は、上記各実施形態で説明したものを適用することができる。
第6〜第8の実施形態では、残留電荷を利用して書き込みを行なうための電荷供給用キャパシタを各メモリセル内に配置しているのに対して、本実施形態では、各メモリセルに共通に使用できる書き込み用キャパシタCWを配置した書き込み用キャパシタ制御回路6を設け、ビット線に、書き込み用キャパシタCWをトランジスタ61を介して接続している点が特徴である。すなわち、この書き込み用キャパシタCWに一度蓄積した電荷でメモリセルキャパシタ21の分極反転を行うように構成されている。この構造により、強誘電体キャパシタに対して、充分でかつ必要なだけの分極反転を行うことができ、データ保持能力が高くかつ劣化の少ない強誘電体メモリ装置を実現できるものである。
図14は、本実施形態に係る強誘電体メモリ装置の読み出し動作と再書き込み動作を示す動作タイミング図である。
まず、時間t71で、ビット線電圧制御信号線BP2に論理信号Lを供給すると、ビット線電圧制御回路2において、NMOSトランジスタ21がオフになり、ビット線BLに対する接地電圧VSSへのプリチャージが停止する。
次に、時間t72で、ワード線WLに論理信号Hを供給すると、メモリセルトランジスタ11がオンになり、データ蓄積ノードSNの電圧がビット線BLの電圧と等しくなる。また、スイッチ制御信号線SW1に論理信号Hを供給し、トランジスタ10をオンにして、ビット線BLとデータ線DLとを互いに電気的に接続状態にする。さらに、スイッチ制御信号線SWRCに論理信号Hを供給し、読み出し用キャパシタ制御回路51内のトランジスタ51をオンにして、読み出し用キャパシタCRとデータ線DLとを電気的に接続状態にする。
次に、時間t73で、セルプレート線CPに論理信号Hを供給して、強誘電体膜で形成されたメモリセルキャパシタ13からビット線BLにデータを読み出す。このとき、ビット線BLとデータ線DLは電気的に接続されているためデータ線DLにもデータが読み出される。
次に、時間t74で、スイッチ制御信号線SW1に論理信号Lを供給して、ビット線BLとデータ線DLとを互いに電気的遮断状態にする。
次に、時間t75で、センスアンプ制御信号線SAEに論理信号Hを供給し、センスアンプ回路3を動作させて、データ線DLのデータ信号の電位差を電源電圧VDDと接地電圧VSSとの間の電位差まで増幅する。また、セルプレート線CPに論理信号Lを供給するとともに、ビット線電圧制御信号線BP2に論理信号Hを供給してビット線BLを接地電圧VSSにプリチャージする。
次に、時間t76で、スイッチ制御信号線SWRCに論理信号Lを供給して読み出し用キャパシタCRとデータ線DLとを電気的遮断状態にするとともに、スイッチ制御信号線SWWCに論理信号Hを供給して、書き込み用キャパシタCWとデータ線DLとを電気的に接続状態にする。また、ビット線電圧制御信号線BP2に論理信号Lを供給してビット線BLに対する接地電圧VSSへのプリチャージを停止する。
次に、時間t77で、センスアンプ制御信号線SAEに論理信号Lを供給して、センスアンプ回路3の動作を停止させるとともにセンスアンプ回路3とデータ線DLとを電気的に切断する。
次に、時間t78で、スイッチ制御信号SW1に論理信号Hを供給する。これにより、ビット線BLとデータ線DLとが電気的に接続状態になり、データ線DLに接続されている書き込み用キャパシタCWに蓄積された電荷でメモリセルキャパシタ13の分極反転動作が行われる。
次に、時間t79で、ビット線電圧制御信号線BP2に論理信号Hを供給してビット線BLを接地電圧VSSにプリチャージする。
次に、時間t80で、ワード線WLに論理信号Lを供給して、スイッチ制御信号線SWRCに論理信号Hを供給する。これは、読み出し用キャパシタCRの電荷を引き抜きリセットするための動作である。
次に、時間t81で、各スイッチ制御信号SW1,SWRC,SWWCに論理信号Lを供給して、ビット線BLとデータ線DLとを電気的遮断状態にするとともに、読み出し用キャパシタ制御回路5及び書き込み用キャパシタ制御回路6の動作を停止させる。
ここで、読み出し用キャパシタCRは、既に特開平6−342597号公報に開示されているように、読み出し時にビット線BLへの適切な読み出し電圧を供給するためのものである。本実施形態では、残留電荷による書き込み動作を行うために、この読み出し用キャパシタCRとは別に書き込み用キャパシタCWを設けている点が特徴である。
本実施形態の強誘電体メモリ装置によると、上記第6〜第8の実施形態と同様に、残留電荷を利用した強誘電体キャパシタの分極反転動作を行なわせることができるとともに、書き込み用キャパシタCRの残留電荷を利用することで、強誘電体キャパシタに必要以上に高い書き込み用電圧が長時間印加されることがない。したがって、上記第6〜第8の実施形態と同様の効果を発揮することができる。加えて、各メモリセルに電荷供給用キャパシタを配置する代わりに、1つのビット線に接続される複数のメモリセルに共通の書き込み用キャパシタCRを設けたので、構成の簡素化された占有面積の小さい強誘電体メモリ装置を実現することができる。
なお、本実施形態では、読み出し用キャパシタ制御回路5と書き込み用キャパシタ制御回路6を別の回路で構成しているが、これらを共用してつまり共通のキャパシタを読み出し用キャパシタ及び書き込み用キャパシタとしても用いる構造にしてもよい。このように、キャパシタを共用化することにより回路が簡単になり小面積化にもつながる。
なお、本実施形態では、基準電圧を発生するレファレンス電圧発生回路4を設け、リファレンス電圧信号線VRを介して基準電圧をセンスアンプ回路3に供給するようにしているが、第1〜第7の実施形態で示したような相補データを記憶する構成にも、本実施形態の構成方法は適用できる。
また、本実施形態では、読み出し用キャパシタCRや書き込み用キャパシタCWの電極は固定としているが、第7の実施形態と同様な制御をすることにより、電荷による書き込みの効率を上げる構成とすることも可能である。
(第10の実施形態)
次に、第10の実施形態について説明する。上記第9の実施形態では、読み出しを行なうためのデータ線と書き込みを行なうためのデータ線を共通にしていたのに対して、本実施形態では、読み出し用データ線と書き込み用データ線と個別に設けた構造となっている。
図15は、第10の実施形態に係る強誘電体メモリ装置の構成を示す電気回路図である。同図に示すように、本実施形態の強誘電体メモリ装置においては、共通のビット線BLに、読み出し用データ線DLRと書き込み用データ線DLWとが接続されている。そして、ビット線BLにはメモリセル1とビット線電圧制御回路2とが接続され、読み出し用データ線DLRにはセンスアンプ回路3を内蔵する読み出しバッファ回路8が接続され、書き込み用データ線DLWには書き込みバッファ回路9が接続されている。
メモリセル1において、ビット線BLとセルプレート線CPとの間には、メモリセルトランジスタ11と強誘電体キャパシタであるメモリセルキャパシタ13とが直列に介設されている。ビット線電圧制御回路2には、ビット線電圧制御信号線BP2の信号をゲートに受けるトランジスタ21が配設されている。
読み出しバッファ回路8において、ビット線BLと読み出し用データ線DLRとの間にはスイッチ制御信号SW1をゲートに受けるトランジスタ10aが介設されている。また、読み出しバッファ回路8内には、読み出し用データ線DLRに接続される読み出し用キャパシタCRと、読み出し用データ線DLRに接続されセンスアンプ制御信号線SAEの信号により制御されるセンスアンプ回路3とが接続されている。センスアンプ回路3には、読み出し用データ線DLRと対になるものとしてリファレンス電圧供給回路4に接続されたリファレンス電圧線VRが接続されている。
書き込みバッファ回路9において、ビット線BLと書き込み用データ線DLWとの間にはスイッチ制御信号SW2をゲートに受けるトランジスタ10bが介設されている。また、書き込みバッファ回路9には、書き込み用データ線DLWに接続される書き込み用キャパシタCWと、書き込みバッファ7とが配設されている。書き込みバッファ7は、スイッチ制御信号線SW3をゲートに受けるトランジスタ91を介して、書き込み用データ線DLWに接続されている。また、書き込みバッファ7とセンスアンプ回路3とはグローバルデータGDL線を介してデータが電気的に接続可能な構成となっている。
なお、センスアンプ回路3及びリファレンス電圧供給回路4の構成は、上記各実施形態で説明したものを適用することができる。また、書き込みバッファには、例えば図15に示すような2段のインバータを直列に接続した構造のものがある。ただし、このような構造に限定されるものではなく、他の構造のバッファを用いてもよい。
図16は、本実施形態に係る強誘電体メモリ装置の読み出し動作と再書き込み動作を示す動作タイミング図である。
まず、時間t81で、ビット線電圧制御信号線BP2に論理信号Lを供給すると、ビット線電圧制御回路2において、NMOSトランジスタ21がオフになり、ビット線BLに対する接地電圧VSSへのプリチャージが停止する。
次に、時間t82で、ワード線WLに論理信号Hを供給すると、メモリセルトランジスタ11がオンになり、データ蓄積ノードSNの電圧がビット線BLの電圧と等しくなる。また、スイッチ制御信号線SW1に論理信号Hを供給し、トランジスタ10aをオンにして、ビット線BLと読み出し用データ線DLRとを互いに電気的に接続状態にする。
次に、時間t83で、セルプレート線CPに論理信号Hを供給して、強誘電体膜で形成されたメモリセルキャパシタ13からビット線BLにデータを読み出す。このとき、ビット線BLと読み出し用データ線DLRは電気的に接続されているためデータ線DLにもデータが読み出される。
次に、時間t84で、スイッチ制御信号線SW1に論理信号Lを供給して、ビット線BLと読み出し用データ線DLRとを互いに電気的遮断状態にする。
次に、時間t85で、センスアンプ制御信号線SAEに論理信号Hを供給し、センスアンプ回路3を動作させて、データ線DLのデータ信号の電位差を電源電圧VDDと接地電圧VSSとの間の電位差まで増幅する。もし、ビット線の電位をトランジスタのゲートにのみ入力する構成のセンスアンプを用いた場合にはこのときスイッチ制御信号SW1に論理信号Lを供給する必要はない。また、セルプレート線CPに論理信号Lを供給するとともに、ビット線電圧制御信号線BP2に論理信号Hを供給してビット線BLを接地電圧VSSにプリチャージする。
次に、時間t86で、スイッチ制御信号SW3に論理信号Hを供給すると、書き込み用データ線DLWには、センスアンプ回路3からグローバルデータ線GDL、書き込みバッファ回路7を通してデータがでてくる。スイッチ制御信号線SW1に論理信号Lを供給して読み出し用キャパシタCRと読み出し用データ線DLRとを電気的遮断状態にするとともに、スイッチ制御信号線SW2に論理信号Hを供給して、書き込み用キャパシタCWと書き込み用データ線DLWとを電気的に接続状態にする。また、ビット線電圧制御信号線BP2に論理信号Lを供給してビット線BLに対する接地電圧VSSへのプリチャージを停止する。
次に、時間t87で、センスアンプ制御信号線SAEに論理信号Lを供給して、センスアンプ回路3の動作を停止させるとともにセンスアンプ回路3と書き込み用データ線DLWとを電気的に切断する。
次に、時間t88で、スイッチ制御信号線SW2に論理信号Hを供給する。これにより、ビット線BLと書き込み用データ線DLWとが電気的に接続状態になり、書き込み用データ線DLWを介して書き込み用キャパシタCWに蓄積された電荷でメモリセルキャパシタ13の分極反転動作が行われる。
次に、時間t89で、ビット線電圧制御信号線BP2に論理信号Hを供給してビット線BLを接地電圧VSSにプリチャージする。
次に、時間t90で、ワード線WLに論理信号Lを供給して、スイッチ制御信号線SW1,SW2に論理信号Hを供給する。これは、読み出し用キャパシタCR及び書き込み用キャパシタCWの電荷を引き抜きリセットするための動作である。
次に、時間t91で、各スイッチ制御信号SW1,SW2,SW3に論理信号Lを供給して、ビット線BLと各データ線DLR,DLWとを電気的遮断状態にするとともに、読み出しバッファ回路8及び書き込みバッファ回路9の動作を停止させる。
本実施形態においても、書き込み用キャパシタCRの残留電荷を利用することで、強誘電体キャパシタに必要以上に高い書き込み用電圧が長時間印加されることがない。したがって、上記第6〜第8の実施形態と同様の効果を発揮することができる。また、各メモリセルに電荷供給用キャパシタを配置する代わりに、1つのビット線に接続される複数のメモリセルに共通の書き込み用キャパシタCRを設けたので、構成の簡素化された占有面積の小さい強誘電体メモリ装置を実現することができる。すなわち、上記第9の実施形態と同様の効果を発揮することができる。
ここで、本実施形態に係る強誘電体メモリ装置の場合、上記第9の実施形態のごとく読み出し用データ線と書き込み用データ線とを共通に使用するのではなく、読み出し用データ線と書き込み用データ線とを個別に設けている。このように両データ線を互いに分離することにより、例えばビット線の電位をトランジスタのゲートにのみ入力する構成のセンスアンプ回路を用いた場合、ビット線には電圧が供給されることがないため、ビット線と読み出し用のデータ線を分離しなくてもよくアクセス時間の高速化が可能となる。
なお、本実施形態では、1T1C型の構造つまりリファレンス電圧VRを用いる構成を採用したが、2T1C型の構造や、第1〜第7の実施形態で示したような相補データを記憶する2T2C型の構造にも、本実施形態の構成方法は適用できる。また、本実施形態では、読み出し用キャパシタCRや書き込み用キャパシタCWの電極は固定としているが、第7の実施形態と同様な制御をすることにより、電荷による書き込みの効率を上げる構成とすることも可能である。
なお、上記第1〜第5の実施形態の群と上記第5〜第10の実施形態の群とから、それぞれ1つの実施形態を選択してこの選択された2つの実施形態を互いに組み合わせることができる。
また、本発明の原理である残留電荷によって強誘電体キャパシタの分極反転を行う構成を含む強誘電体メモリ装置は本願発明に含まれる。
[産業上の利用可能性]
本発明の強誘電体メモリ装置は、例えば各種電子機器に収納される半導体メモリ装置として使用でき、特に、不揮発性のRAMに適している。
Claims (27)
- メモリセルと、
上記メモリセルに接続されたビット線と、
上記メモリセル内に設けられ、強誘電体膜と該強誘電体膜を挟む第1の電極及び第2の電極とにより構成された強誘電体キャパシタと、
上記メモリセル内に設けられ、上記ビット線と上記強誘電体キャパシタの上記第1の電極との間に介設されたメモリセルトランジスタと、
上記強誘電体キャパシタの上記第2の電極に接続されたセルプレート線と、
上記強誘電体キャパシタの上記第1の電極及び第2の電極に上記強誘電体膜を分極させるための電荷を残留させた状態で、上記第1の電極及び第2の電極への電圧の供給を停止させる制御手段とを備え、
上記制御手段は、上記ビット線の電圧が、上記セルプレート線の電圧よりも高くかつ上記セルプレート線の電圧に電源電圧を加えた電圧よりも低い電圧の状態で、上記メモリセルトランジスタをオフにすることを特徴とする強誘電体メモリ装置。 - 請求項1の強誘電体メモリ装置において、
上記メモリセルに接続されたもう1つのビット線と、
上記もう1つのビット線と上記強誘電体キャパシタの第2の電極との間に介在するもう1つのメモリセルトランジスタとをさらに備えていることを特徴とする強誘電体メモリ装置。 - 請求項1の強誘電体メモリ装置において、
上記メモリセルに接続されたもう1つのビット線と、
上記メモリセル内に設けられ、強誘電体膜と該強誘電体膜を挟む第1の電極及び第2の電極とにより構成されたもう1つの強誘電体キャパシタと、
上記もう1つのビット線と上記もう1つの強誘電体キャパシタとの間に介在するもう1つのメモリセルトランジスタとをさらに備えていることを特徴とする強誘電体メモリ装置。 - 請求項3の強誘電体メモリ装置において、
上記制御手段は、上記もう1つのビット線の電圧が上記セルプレート線の電圧よりも低い状態で上記もう1つのメモリセルトランジスタをオフによることを特徴とする強誘電体メモリ装置。 - 請求項4の強誘電体メモリ装置において、
上記制御手段は、上記もう1つのメモリセルトランジスタをオフにした後に上記セルプレート線の電圧を下げることを特徴とする強誘電体メモリ装置。 - 請求項4の強誘電体メモリ装置において、
上記制御手段は、上記もう1つのビット線をフローティング状態とした後に上記セルプレート線の電圧を下げることを特徴とする強誘電体メモリ装置。 - 請求項4の強誘電体メモリ装置において、
上記制御手段は、上記もう1つのビット線の電圧が、上記セルプレート線の電圧よりビルトイン電圧分だけ低い電圧の状態で上記もう1つのメモリセルトランジスタをオフすることを特徴とする強誘電体メモリ装置。 - メモリセルと、
上記メモリセルに接続されたビット線と、
上記メモリセル内に設けられ、強誘電体膜と該強誘電体膜を挟む第1の電極及び第2の電極とにより構成された強誘電体キャパシタと、
上記メモリセル内に設けられ、上記ビット線と上記強誘電体キャパシタの第1の電極との間に介設されたメモリトランジスタと、
上記強誘電体キャパシタの第2の電極に接続されたセルプレート線と、
誘電体膜と該誘電体膜を挟む第1の電極及び第2の電極とを有する電荷供給用キャパシタとを備え、
上記電荷供給用キャパシタの第1の電極と上記強誘電体キャパシタの第1の電極とは、互いに電荷の移動が可能に接続されていることを特徴とする強誘電体メモリ装置。 - 請求項8の強誘電体メモリ装置において、
上記電荷供給用キャパシタの第1の電極及び第2の電極はポリシリコンにより構成されていることを特徴とする強誘電体メモリ装置。 - 請求項8の強誘電体メモリ装置において、
上記電荷供給用キャパシタの誘電体膜は、強誘電体材料により構成されていることを特徴とする強誘電体メモリ装置。 - 請求項8〜10のうちいずれか1つの強誘電体メモリ装置において、
上記メモリセルに接続されたもう1つのビット線と、
上記もう1つのビット線と上記強誘電体キャパシタの第2の電極との間に介在するもう1つのメモリセルトランジスタとをさらに備えていることを特徴とする強誘電体メモリ装置。 - 請求項8〜11のうちいずれか1つの強誘電体メモリ装置において、
上記電荷供給用キャパシタの第2の電極は、固定電圧を受けるように構成されていることを特徴とする強誘電体メモリ装置。 - 請求項8〜10のうちいずれか1つの強誘電体メモリ装置において、
上記電荷供給用キャパシタの第1の電極が上記強誘電体キャパシタの第1の電極に接続された状態で、上記電荷供給用キャパシタの第2の電極の電圧の極性を反転させる制御手段をさらに備えていることを特徴とする強誘電体メモリ装置。 - 請求項8〜10のうちいずれか1つの強誘電体メモリ装置において、
上記メモリセルに接続されたもう1つのビット線と、
上記メモリセル内に設けられ、強誘電体膜と該強誘電体膜を挟む第1の電極及び第2の電極とにより構成されたもう1つの強誘電体キャパシタと、
上記もう1つのビット線と上記もう1つの強誘電体キャパシタとの間に介在するもう1つのメモリセルトランジスタと、
誘電体膜と該誘電体膜を挟む第1の電極及び第2の電極とを有するもう1つの電荷供給用キャパシタとをさらに備え、
上記もう1つの電荷供給用キャパシタの第1の電極と、上記もう1つの強誘電体キャパシタの第1の電極とは互いに電荷の移動が可能に接続されていることを特徴とする強誘電体メモリ装置。 - 請求項14の強誘電体メモリ装置において、
上記電荷供給用キャパシタ及び上記もう1つの電荷供給用キャパシタの各第2の電極に接続された共通の配線をさらに備えていることを特徴とする強誘電体メモリ装置。 - 請求項14の強誘電体メモリ装置において、
上記電荷供給用キャパシタ及び上記もう1つの電荷供給用キャパシタの各第2の電極にそれぞれ接続された第1の配線及び第2の配線をさらに備えていることを特徴とする強誘電体メモリ装置。 - 請求項16の強誘電体メモリ装置において、
上記第1の配線は上記もう1つのビット線に接続され、上記第2の配線は上記ビット線にそれぞれ接続されているとともに、
上記第1の配線に介設された第1のトランジスタと、
上記第2の配線に介設された第2のトランジスタとをさらに備えていることを特徴とする強誘電体メモリ装置。 - 請求項8の強誘電体メモリ装置において、
上記ビット線に接続されたデータ線をさらに備え、
上記電荷供給用キャパシタの第1の電極は、上記データ線に接続されていて、
書き込み状態において上記電荷供給用キャパシタの第1の電極が上記強誘電体キャパシタの第1の電極と接続状態であることを特徴とする強誘電体メモリ装置。 - 請求項18の強誘電体メモリ装置において、
誘電体膜と該誘電体膜を挟む第1の電極及び第2の電極とを有する読み出し用キャパシタをさらに備え、
上記読み出し用キャパシタの第1の電極は上記データ線に接続されていて、
読み出し状態において上記読み出しキャパシタの第1の電極が上記強誘電体キャパシタの第1の電極と接続状態であることを特徴とする強誘電体メモリ装置。 - 請求項18の強誘電体メモリ装置において、
誘電体膜と該誘電体膜を挟む第1の電極及び第2の電極とを有する読み出し用キャパシタと、
上記読み出し用キャパシタの第1の電極に接続されたもう1つのデータ線とをさらに備え、
読み出し状態において上記読み出し用キャパシタの第1の電極が上記強誘電体キャパシタの第1の電極と接続状態であることを特徴とする強誘電体メモリ装置。 - 請求項18の強誘電体メモリ装置において、
書き込み状態において上記電荷供給用キャパシタが上記強誘電体キャパシタの第1の電極に接続されており、かつ読み出し状態において上記電荷供給用キャパシタがビット線容量調整用の容量として接続されていることを特徴とする強誘電体メモリ装置。 - 請求項18の強誘電体メモリ装置において、
上記データ線に接続され、上記電荷供給用キャパシタを収納した書き込みバッファ回路と、
上記ビット線にトランジスタを介して接続された読み出し用データ線と、
上記読み出し用データ線に接続されたセンスアンプ回路とをさらに備えていることを特徴とする強誘電体メモリ装置。 - 請求項22の強誘電体メモリ装置において、
誘電体膜と該誘電体膜を挟む第1の電極及び第2の電極とにより構成され、該第1の電極が上記読み出し用データ線に接続されている読み出し用キャパシタをさらに備えていることを特徴とする強誘電体メモリ装置。 - 請求項8〜23のうちいずれか1つの強誘電体メモリ装置において、
上記強誘電体キャパシタの第1の電極及び第2の電極に上記強誘電体膜を分極させるための電荷を残留させた状態で、上記強誘電体キャパシタの第1の電極及び第2の電極への電圧の供給を停止させる制御手段をさらに備えていることを特徴とする強誘電体メモリ装置。 - メモリセル内に、強誘電体膜と該強誘電体膜を挟む第1の電極及び第2の電極とにより構成された強誘電体キャパシタと、上記第1の電極に接続されたトランジスタとを配設した強誘電体メモリ装置の駆動方法であって、
上記トランジスタをオンにして、上記トランジスタを介して上記第1の電極と上記第2の電極との間に、上記強誘電体膜を分極させるための電界を与える第1のステップと、
上記第1の電極及び第2の電極のうち少なくともいずれか一方の電極に、上記強誘電体膜を分極させるための電界を与える電荷を残留させた状態で、上記トランジスタをオフにする第2のステップとを含み、
上記第2のステップでは、上記第1のステップで上記強誘電体膜に与える電界よりも小さくかつ極性が同じ電界を上記強誘電体膜に与えるように、上記電荷を残留させることを特徴とする強誘電体メモリ装置の駆動方法。 - メモリセル内に、第1の強誘電体膜と該第1の強誘電体膜を挟む第1の電極及び第2の電極とにより構成された第1の強誘電体キャパシタと、第2の強誘電体膜と該第2の強誘電体膜を挟む第3の電極及び第4の電極とにより構成された第2の強誘電体キャパシタと、上記第1の電極に接続された第1のトランジスタと、上記第3の電極に接続された第2のトランジスタとを配設した強誘電体メモリ装置の駆動方法であって、
上記第1のトランジスタをオンにして、上記第1の電極に上記第2の電極よりも高い電圧を印加することにより、上記第1の電極と上記第2の電極との間に、上記第1の強誘電体膜を分極させるための電界を与えるステップと、
上記第1の電極に上記第2の電極の電圧よりも高い電圧が印加されている状態で上記第1のトランジスタをオフにするステップと、
上記第2のトランジスタをオンにして、上記第3の電極に上記第4の電極よりも低い電圧を印加することにより、上記第3の電極と上記第4の電極との間に、上記第2の強誘電体膜を分極させるための電界を与えるステップと、
上記第3の電極に上記第4の電極の電圧よりも低い電圧が印加されている状態で上記第2のトランジスタをオフにするステップとを含むことを特徴とする強誘電体メモリ装置の駆動方法。 - メモリセル内に、強誘電体膜と該強誘電体膜を挟む第1の電極及び第2の電極とにより構成された強誘電体キャパシタと、上記強誘電体キャパシタの上記第1の電極に接続されたトランジスタとを配設した強誘電体メモリ装置の駆動方法であって、
上記トランジスタをオンにして、上記トランジスタを介して上記強誘電体キャパシタの第1の電極と上記第2の電極との間に、上記強誘電体膜を分極させるための電界を与える第1のステップと、
上記第1の電極及び第2の電極のうち少なくともいずれか一方の電極に、上記強誘電体膜を分極させるための電界を与える電荷を残留させた状態で、上記トランジスタをオフにする第2のステップとを含み、
上記第1のステップでは、上記第1の電極に上記第2の電極よりも高い電圧を印加し、上記第2のステップでは、上記第1の電極に上記第2の電極の電圧よりも高い電圧が印加されている状態で上記トランジスタをオフにするか、
又は上記第1のステップでは、上記第1の電極に上記第2の電極よりも低い電圧を印加し、上記第2のステップでは、上記第1の電極に上記第2の電極の電圧よりも低い電圧が印加されている状態で上記トランジスタをオフにすることを特徴とする強誘電体メモリ装置の駆動方法。
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