JP3724825B2 - Multiple resonant tunneling circuit for signed digit multilevel logic operations - Google Patents

Description

【０００１】

【０００２】
【産業上の利用分野】
この発明は一般に集積回路に関し、より詳しくは共振トンネル効果（ｒｅｓｏｎａｎｔ ｔｕｎｎｅｌｉｎｇ）デバイスを備える多値論理回路に関する。
【０００３】
【従来の技術】
多値論理操作を実現する共振トンネル効果デバイスおよび方法に関連してこの発明の背景を説明するが、これはこの発明の範囲を制限するものではない。
【０００４】
共振トンネル効果デバイス
過去１０年間に、ヘテロエピタキシャル技術により、研究者は各種の超格子、量子井戸、共振トンネル効果構造の電気特性を研究した。共振トンネル効果ダイオードに関する最初の提言と研究はチャン（Ｃｈａｎｇ）、エサキ、ツ（Ｔｓｕ）によって報告され（応用物理学レター、２４、５９２ページ）、その後ソルナー（Ｓｏｌｌｎｅｒ）他がこれを展開して（応用物理学レター、４３、５８８ページ）、この構造に大きな負の差抵抗（以後ＮＤＲと呼ぶ）があることを観測した。電荷が量子井戸を通して移動するときは離散エネルギー状態だけをとることができるので、共振トンネル効果ダイオード（ＲＴＤ）の電流電圧関係にはピークができる。すなわちゼロから増加する電圧を加えるとダイオードの電流は増加し、次に、より大きい印加電圧の広い範囲で減少する。これまでに、エピタキシャルスタック（ｓｔａｃｋ）内での一連のＲＴＤの組み合わせから成る多重ピーク共振トンネル効果デバイス（以後Ｍ−ＲＴＤと呼ぶ）が示されている。最近テキサス・インスツルメンツ社で、室温において一つのヘテロ構造で１５の共振ピークを持つものが作られた。
【０００５】
ＲＴＤの初期の研究以来、多くの３端子共振トンネル効果デバイスが提案され、提示された（例えば、Ｆ．カパソ（Ｃａｐａｓｓｏ）、Ｓ．セン（Ｓｅｎ）、Ｆ．ベルトラム（Ｂｅｌｔｒａｍ）、高速度半導体デバイス（Ｓ．Ｍ．Ｓｚｅ，ｅｄ．）、４６５ページ、ジョンワイリー・アンド・サンズ社、ニューヨーク、を参照）。ＲＴＤを従来のトランジスタのいろいろの端子に結合することにより、共振トンネル効果トランジスタの大きなグループができた。これらのトランジスタの中で最も有望なものは、共振トンネル効果バイポーラトランジスタ（ＲＴＢＴ）（例えば、Ｆ．カパソ、Ｓ．セン、Ａ．Ｙ．チョー（Ｃｈｏ）、応用物理学レター、５１、５２６ページ、を参照）、共振トンネル効果熱電子トランジスタ（ＲＨＥＴ）（例えば、Ｎ．ヨコヤマ他、固体エレクトロニクス、３１、５７７ページ、を参照）、共振トンネル効果電界効果トランジスタ（ＲＴＦＥＴ）である。これらのデバイスは、ヘテロ接合バイポーラトランジスタや熱電子トランジスタや電界効果トランジスタのエミッタ端子にそれぞれＲＴＤを結合して作る。
【０００６】
共振トンネル効果ダイオードやトランジスタなどのナノ電子デバイスについては、従来のトランジスタが動作する寸法よりはるかに小さい寸法で動作する可能性を多くの研究所で研究中である。これらのデバイスの設計の目標は、量子効果自体を利用してナノメートル程度の寸法にすることである。このようなナノ電子デバイスは、例えば次の文献に記述されている。
米国特許番号４，５８１，６２１、「量子デバイス出力スイッチ」、リード（Ｒｅｅｄ）へ１９８６年４月８日に発行。
米国特許番号４，７０４，６２２、「負の相互コンダクタンスデバイス」、カパソ他へ１９８７年１１月３日に発行。
米国特許番号４，７２１，９８３、「３端子トンネル効果デバイス」、フレーザー（Ｆｒａｚｉｅｒ）へ１９８８年１月２６日に発行。
米国特許番号４，８４９，７９９、「共振トンネル効果トランジスタ」、カパソ他へ１９８９年７月１８日に発行。
米国特許番号４，８５１，８８６、「二値超格子トンネル効果デバイスと方法」、リー（Ｌｅｅ）他へ１９８９年７月２５日に発行。
米国特許番号４，８５３，７５３、「共振トンネル効果デバイスとデバイスの運転モード」、カパソ他へ１９８９年８月１日に発行。
米国特許番号４，９１２，５３１、「３端子量子デバイス」、リード他へ１９９０年３月２７日に発行
米国特許番号４，９５９，６９６、「３端子トンネル効果デバイスと方法」、フレンズリー（Ｆｒｅｎｓｌｅｙ）他へ１９９０年９月２５日に発行
米国特許番号４，９９９，６９７、「シーケンシャルクウエンチング共振トンネル効果トランジスタ」、カパソ他へ１９９１年３月１２日に発行。
【０００７】
【発明が解決しようとする課題】
多値論理
二進演算集積回路（ＩＣ）により埋め込み双対プロセッサや高性能のコンピュータの性能が格段に進歩したが、寸法の限界があるため従来のＩＣの速度と密度を更に増加させるには限度があった。紀元２０００年以後の早い時期には、量子の機械的効果によって従来のトランジスタの寸法は原理的な限界に達する（例えば、Ｒ．Ｔ．ベート（Ｂａｔｅ）、ナノ技術、１、１ページ、１９９０年、を参照）。寸法が約０．１μｍ以下になると従来のデバイスは漏れを生じるので、寸法を小さくしてもＩＣの性能を上げることができなくなる。
【０００８】
将来の超高性能のディジタルシステムでは、データの待ち時間を最小にするには１０ＧＨｚを超えるクロック速度が必要である。シリコンのＶＬＳＩ技術を基にした二進計算を用いる現在のシステムは、複雑なけた上げリップル減少方式を用いてかなり性能を上げることができよう。しかしあるクラスのシステムに対しては、データの待ち時間と超高速度計算の要件からこの方法は適当でなくなると思われる。
【０００９】
多値論理（以下ＭＶＬと呼ぶ）回路は速度と密度（同じ最小の空間に対して）を増加させる可能性を持っている。それは一つのＭＶＬ回路で多数の二進ビットを同時に処理できるからである。冗長な数体系を用いてリップルけた上げなし操作を行うことができる多値論理加算器および掛け算器の例については、例えば、Ｌ．Ｊ．ミチール（Ｍｉｃｈｅｅｌ）、ＭＶＬに関する国際シンポジウム議事録、１９９２年や、Ｊ．ゴトー（Ｇｏｔｏ）他、国際固体回路会議、１９９１年や、Ｍ．カネヤマ、Ｍ．ノムラ、Ｔ．ヒグチ、ＭＶＬに関する国際シンポジウム議事録、１９９０年、を参照されたい。現在まで、これらの方法は、従来の集積回路グループ（例えばＣＭＯＳやヘテロ接合ＥＣＬ）を用いるという前提で提案されている。
【００１０】
【課題を解決するための手段】
多重共振トンネル効果デバイスは、高密度で超高性能の多値論理演算集積回路を実現できる優れた利点があることが分かった。従来の技術（例えばＣＭＯＳやヘテロ接合ＥＣＬ）では複雑な回路や多数の要素が必要なので、ＭＶＬ ＩＣに用いるのは適当でないようである。共振トンネル効果デバイスは、量子的な寸法限界に達する前でも、超高速で超高密度の回路を実現できる新規な特性を持っている。多重の負の相互コンダクタンス領域を持つデバイスを用いる構造であれば多重二進ビットを非常に効率的に処理できるので、共振トンネル効果デバイスを用いて作った多値論理回路は従来のＩＣ技術による二進回路や多値回路より速度と密度が大きい。
【００１１】
一般に、またこの発明の一形式では、符号付きディジット範囲３基数４の語で表される二つの数の和を計算する加算器は、各入力語の対応するディジットを加算してディジットの和を作る加算回路と、電圧分割器を接続する多レベル折りたたみ回路を用いてディジットの和を中間和とけた上げディジットに分解する変換器回路と、中間和とけた上げディジットを加算して結果のディジットを作る第２の組の加算回路で構成する。和は同様に符号付きディジット範囲３基数４の語で表すことが望ましい。多レベル折りたたみ回路は、バイポーラトランジスタと多重ピーク共振トンネル効果ダイオードで構成する共振トンネル効果トランジスタを含むことが望ましい。
【００１２】
この発明の加算器には、従来の加算器に比べていくつかの技術的な利点がある。例えばここに説明する新しい加算器は、従来の加算器より速くて密度が高い。リップルけた上げは、ここに説明する望ましい実施態様によって除くことができる。回路の速度は入力語の幅には依らない。その他の技術的な利点は、以下の説明や図や特許請求の範囲から、この技術に精通した人には容易に明かである。
【００１３】
【実施例】
多値論理演算の利点を次の例で示す。ほとんどの従来のディジタルプロセッサは、基数２範囲２の命数法で数を表す。すなわち各ディジットの単位値は基数２の数列（１，２，４，８など）で増加し、各ディジットは二値の一方の値（０または１）だけをとる。従来のディジタルプロセッサの構造では、１回のプロセッササイクルでＮビットの数の対を加えることができる。しかしけた上げビットが加算器回路を伝播しなければならないので、二進の加算中に時間遅れが起こる。けた上げ伝搬遅れによってプロセッサの性能の上限が決まる。例えば簡単な二進演算を用いて基数２範囲２で表す次の数を加算すると、全加算動作に渡ってけた上げビットの長距離の伝播をしなければならない。
【数１】

【００１４】
多値表現を用いてデータのオペランドを符号化して処理すれば、けた上げ伝播の問題はなくなる。この方法は情報を表現するのにより大きい範囲を用いるので、リップルけた上げは起こらず、けた上げ伝播遅れはなくなる。上の例の数を基数２範囲３で表現すれば、けた上げを起こさずに加算することができる。この場合、ビットの各列は二進加算ではなくて数値加算を用いて個別に計算する。計算結果を範囲３で表せばけた上げリップルは必要ない。
【数２】

【００１５】
計算結果の範囲は大きいが、結果を表すのに用いる数体系の基数は変わらないことは重要である。すなわち、各ディジット位置の単位値は、やはり基数２の数列１，２，４，８などで増加する。範囲Ｎの命数法を用いて基数Ｍの数列で情報を符号化することを、冗長なディジットＭ，Ｎ符号化と呼ぶ。ディジットが正の値だけをとる場合は、この命数法は冗長な正ディジットＭ，Ｎ符号化と呼ぶ。従って、上の例の命数法は冗長な正ディジット２，３符号化である。正と負のディジット値をとることのできる命数法を、冗長な符号付きディジットＭ，Ｎ符号化と呼ぶ。
【００１６】
上に説明した冗長なディジット演算法の寸法決めと速度の利点は、多重共振トンネル効果デバイスを用いた回路によって非常に効率的に実現できることが分かった。
【００１７】
図１に、冗長な符号付きディジット４，３符号化により表した数の加算器の望ましい実施態様のブロック図を示す。ディジットは、−２，−１，０，１，２の値（すなわち符号付き範囲３命数法）をとる。この命数法の数列は基数４である。図１のブロック図は語幅が最大３ディジットの入力語用であるが、明らかにこの方法は任意の語幅に拡張してよい。
【００１８】
符号付き冗長なディジット４，３符号化を用いて基数４の情報を冗長な符号化（符号付き範囲３）表現で表示したので、リップルけた上げは決して起こらない。つまり任意の出力ディジット、例えばＲ_２は、等位または下位の最初の４入力ディジット、例えばＸ_２、Ｙ_２、Ｘ_１、Ｙ_１によって完全に決定されることになる。加算は次の３段階で行う。
段階１： Ｓ_ｉ＝Ｘ_ｉ＋Ｙ_ｉ
段階２： ４Ｃ_ｉ＋１＋Ｗ_ｉ＝Ｓ_ｉ
段階３： Ｒ_ｉ＝Ｗ_ｉ＋Ｃ_ｉ
ただし、結果の基数１０の値は次式で与えられる。
【数３】

ただし、ｎは出力語のディジットの数である。
【００１９】
図１において、入力ディジットの対（Ｘ_ｉ，Ｙ_ｉ）を先ず加算回路４０を用いて加算して出力ディジットの和 Ｓ_ｉ＝Ｘ_ｉ＋Ｙ_ｉ（上の段階１）を生成する。Ｓ_ｉは状態−４，−３，−２，−１，０，１，２，３，４をとり、従って符号付き範囲５である。次に各ディジットの和を、符号付き範囲５から符号付き範囲３への変換器（以後ＳＲ５−ＳＲ３変換器と呼ぶ）４２によって、けた上げディジットＣ_ｉ＋１、中間和Ｗ_ｉ、制御信号Ｅ_ｉ＋１に変換する。ＳＲ５−ＳＲ３変換器は、上の段階２の分解機能を行う。最後に別の加算回路４０により、隣接するＳＲ５−ＳＲ３変換器が共同して加算して、一つの範囲３の出力結果を得る（上の段階３）。制御信号Ｅ_ｉ＋１は次の上位の変換器で用いて、結果のディジットを符号付き範囲３にする。ここに示した加算器を拡張して、任意の語幅の二つの数の和を計算することができる。部分的な中間の結果だけを回路内で共同にするので、回路の速度は入力ディジットの数に依らない。
【００２０】
望ましい回路の実施態様の動作についての以下の説明では、入力と出力は電圧ではなくて状態を用いて表す。各状態に対応する電圧は設計の際に選択するものであり、電圧と状態との対応はこの技術の関係者には明かである。例えば、ある回路設計では、各状態と次の状態との差は０．３ボルトである。望ましい実施態様の加算器では、一般に回路の電圧は対応する状態に比例する。別の実施態様では、電圧と状態との関係は必ずしも厳密に線形や比例である必要はない。
【００２１】
加算回路４０の機能は、入力の和に比例する出力を発生する回路であればどれでもよい。このような回路はこの技術でよく知られている。
【００２２】
ＳＲ５−ＳＲ３変換器の望ましい実施態様のブロック図を図２に示す。比較器５８はディジット和をＳ_ｉを０．５と比較して制御信号Ｅ_ｉ＋１を発生する。Ｅ_ｉ＋１は次の上位の変換器の入力である。Ｓ_ｉが０．５より大きければＥ_ｉ＋１＝１であり、そうでなければＥ_ｉ＋１＝０である。
【００２３】
中間和サブ回路６０の入力はＳ_ｉとＥ_ｉの二つで、Ｅ_ｉは次の下位の変換器からの制御信号である。中間和サブ回路は出力Ｗ_ｉを出す。図３Ａと３Ｂは、中間和サブ回路６０の望ましい実施態様の略図である。図３Ａの回路は、入力Ｓ_ｉとＥ_ｉに依存する中間信号Ｍ_ｉとＮ_ｉを生成する。図３Ｂの回路は、Ｅ_ｉが高であればＷ_ｉ＝Ｎ_ｉ−Ｍ_ｉを出し、Ｅ_ｉが低であればＷ_ｉ＝Ｍ_ｉ−Ｎ_ｉを出す。これらの回路の動作について以下に説明する。
【００２４】
共振トンネル効果デバイス（ＲＴＤ）は、一つ以上の量子井戸を通る電荷キャリアの共振トンネル効果による負の差抵抗を示すデバイスである。図４および図５Ａ−５Ｃに示すように、印加したバイアスによってデバイス内の量子伝導状態が一つの電気接触内のフェルミレベルに合致したときにＲＴＤのＩ−Ｖ曲線にピークが発生する。図５Ａ、５Ｂ、５Ｃは、図４の点Ａ、Ｂ、Ｃでそれぞれ電圧を印加したときのＲＴＤの伝導帯のエネルギー図を示す。バイアス電圧のＩ−Ｖピークの位置は、デバイスを製作するのに用いたヘテロ構造の構成と層の厚さを制御することによって調整することができる。ＲＴＤを直列に結合すると、図６に示す例示のＩ−Ｖ特性のようなＩ−Ｖ特性を持つ多重ピークＲＴＤ（Ｍ−ＲＴＤ）を生成する。この例では、同じヘテロ構造内でＲＴＤを積み重ねて製作することにより、８ピークのＩ−Ｖ特性が得られた。繰り返すが、ピークの数とバイアスの分離は、製造工程中に制御できるパラメータである。
【００２５】
中間和サブ回路６０の動作を、中間和サブ回路の一部の略図である図７を参照して説明する。多レベル折りたたみ回路６４の望ましい実施態様は、共振トンネル効果トランジスタ５４と、Ｖ_ＣＣとコレクタとの間の負荷抵抗Ｒ_Ｌと、入力電圧源Ｖ_ＩＮを備える。共振トンネル効果トランジスタ５４の望ましい実施態様は、図に示すようにバイポーラトランジスタと、このトランジスタのエミッタに結合した多ピーク共振トンネル効果ダイオードの組み合わせ、またはエミッタに結合したＭ−ＲＴＤすなわち多重単一ピークＲＴＤを備える個別のトランジスタである。入力電圧Ｖ_ＩＮがゼロから増加するに従ってコレクタ電流は増加し始め、Ｖ_ＯＵＴはＶ_ＣＣから減少を始める。Ｖ_ＯＵＴは引き続き減少して、Ｍ−ＲＴＤ５２にかかる電圧は最初のピーク電圧に達する。入力電圧が増加し続けると、Ｍ−ＲＴＤ５２が動作して電流を制限し、Ｖ_ＯＵＴは増加する。Ｖ_ＩＮが更に増加するとこのサイクルを繰り返して、図８に示す入力−出力関係が生じる。この回路はほぼ「方形波」の伝達関数になることが分かる。レベル間の電圧の遷移は、負荷抵抗と、Ｍ−ＲＴＤ５２の山と谷の電流の差と、負荷デバイス（この図では抵抗Ｒ_Ｌであるが、能動的な負荷も考えられる）の積で決まる。同様にレベル間の遷移の傾斜は、主としてＭ−ＲＴＤ５２のＩ−Ｖ特性と負荷デバイスによって決まる。中間和サブ回路の望ましい実施態様（図３Ａ）は、２個のこれらの共振トンネル効果トランジスタ多レベル折りたたみ回路６４に電圧分割器を図のように接続したものである。
【００２６】
図３Ａにおいて、制御信号Ｅ_ｉが高であればトランジスタＱ_３に電流は流れない。Ｖ_ＲＥＦの選び方は、同様なＩ−Ｖ特性を持つＭ−ＲＴＤに対して、基準電圧Ｖ_ＲＥＦに対するＱ_２のベース電圧が同じ基準電圧に対するＱ_１のベース電圧の名目上半分になるようにする。この場合のＭ_ｉとＮ_ｉ対Ｓ_ｉの関係を図９に示す。Ｑ_１対Ｑ_２のベース電圧の分割により、図に示すようにＮ_ｉの状態はＭ_ｉの状態が２回変わる毎に１回だけ変わる。図３Ｂにおいては、やはり制御信号が高であればトランジスタＱ_８はオンでトランジスタＱ_９はオフになる。出力Ｗ_ｉはトランジスタＱ_４とＱ_５への入力だけに依存し、図から明かなようにＷ_ｉ＝Ｎ_ｉ−Ｍ_ｉである。図１０は、制御信号入力が高のときの中間和サブ回路の伝達関数を示す。
【００２７】
再び図３Ａにおいて、制御信号Ｅ_ｉが低のときはベース・エミッタ接合オン電圧の２倍の電圧がＱ_３のベースにかかる。導通しているトランジスタＱ_３のベース対エミッタ電圧がＤ_１またはＤ_２にかかる順バイアスダイオード電圧と実質的に同じであれば、Ｑ_３のエミッタの抵抗Ｒ_４にベース・エミッタ接合オン電圧がかかり、従ってＱ_３に流れる電流はＶ_ＲＥ／Ｒ_４である。このため、図１１に示すようにＮ_ｉ対Ｓ_ｉ特性は１状態（Ｖ_ＢＥＲ_３／Ｒ_４）だけ移動する。Ｍ_ｉの伝達関数は変わらない。図３Ｂにおいて再び制御信号Ｅ_ｉが低であれば、トランジスタＱ_９はオンでトランジスタＱ_８はオフになる。出力Ｗ_ｉはトランジスタＱ_６とＱ_７の入力にだけ依存し、図から明らかなように、Ｗ_ｉ＝Ｍ_ｉ−Ｎ_ｉである。図１２は、制御信号入力が低のときの中間和サブ回路の伝達関数を示す。
【００２８】
ＳＲ５−ＳＲ３変換器の最後のサブ回路はけた上げディジットサブ回路６２である。けた上げディジットサブ回路の入力はＳ_ｉとＥ_ｉで、上の段階２で定義したように、けた上げディジットＣ_ｉ＋１を発生する。けた上げディジットサブ回路の望ましい実施態様を図１３Ａと１３Ｂに示す。図に示すように、けた上げディジットサブ回路は、抵抗器Ｒ_７で構成する電圧分割器を接続した２個の共振トンネル効果多レベル折りたたみ回路６４と、基準電圧Ｖ_ＲＥＦＣとを備える。更に中間和サブ回路のものと同様な移動回路を図に示す。けた上げディジットサブ回路６２の動作について以下に説明する。
【００２９】
制御信号が
【数４】

のときはＱ_１０にもＱ_１１にも電流は流れない。トランジスタＱ_１２と抵抗器Ｒ_５と電流源により、図１４のＫ_ｉの伝達関数に示すように、状態が−２．５のとき（すなわちＳ_ｉ入力の「レベルが移動した」とき）、Ｋ_ｉ折りたたみ回路に最初の上向き遷移が起こる。電圧分割器回路により、入力状態Ｓ_ｉの１／４がＱ_１３のベースに与えられ、Ｓ_ｉの１／８がＱ_１４のベースに与えられて、Ｋ_ｉ折りたたみ回路は同じＳ_ｉ入力電圧範囲でＬ_ｉ回路の２倍の数の状態遷移を示す。この伝達関数を図１４に示す。Ｋ_ｉおよびＬ_ｉ折りたたみ回路の出力レベルは、多重共振トンネル効果デバイス５２の山と谷の電流とＲ_８の値によって決まる。出力Ｋ_ｉとＬ_ｉは図１３Ｂの回路に与えられ、出力Ｃ_ｉ＋１＝Ｌ_ｉ−Ｋ_ｉを発生する。得られるＣ_ｉ＋１の伝達関数を図１５に示す。
【００３０】
制御信号が
【数５】

のときはＱ_１０とＱ_１１に電流が流れ、入力Ｓ_ｉのレベルは更に移動する。図１６のＫ_ｉの伝達関数に示すように、Ｒ_６を適当に選べば、Ｋ_ｉ折りたたみ回路の入力の最初の上向き遷移は状態−１．５に移動する。Ｌ_ｉの遷移も同様に移動し、ベース電圧の２対１の関係は変わらない。Ｌ_ｉの伝達関数を図１６に示す。再び図１３Ｂの回路により、Ｃ_ｉ＋１＝Ｌ_ｉ−Ｋ_ｉになる。得られるＣ_ｉ＋１の伝達関数を図１７に示す。
【００３１】
望ましい共振トンネル効果デバイスのパラメータ
上に述べたＭ_ｉ、Ｎ_ｉ、Ｋ_ｉ、Ｌ_ｉ対Ｓ_ｉの伝達関数を発生するために、多ピーク共振トンネル効果デバイス５２は一般に少なくとも４個の共振ピークをほぼ等間隔の電圧で発生しなければならない。多ピーク共振トンネル効果ダイオードは、ＲＴＤの直列結合か、単一の結合した量子井戸ヘテロ構造を用いて得ることができる。ＲＴＤを直列に結合すると、結合の鎖の中のオフ共振ＲＴＤが望ましくない内部直列抵抗Ｒ_Ｓを生じる場合がある。この直列抵抗は、山と谷の電流の差と、負の差抵抗と正の直列抵抗Ｒ_Ｓの差と積に等しい大きさの電圧ヒステリシスを生じる。このヒステリシスの効果が現れるのは、累積した直列抵抗がＲＴＤの負の差抵抗を超えたときである。従って直列に接続することのできるＲＴＤの全数は一般に、使用するデバイスの累積した直列抵抗によって制限される。
【００３２】
共振トンネル効果デバイスの電気的特性は、部分的には構成要素の層の厚さによって決まる。３ピーク特性を示す共振トンネル効果ダイオード構造の一例を表１に示す。この構造はエピタキシャル形成した層の積み重ねで、層１を基板上に形成し、層２を層１の上に形成し、というようにする。
【表１】

この例のＭ−ＲＴＤのヒステリシスの測定値は３ｍＶより小さい。
【００３３】
ＭＶＬ回路のノイズマージンを十分にとるためには、Ｍ−ＲＴＤは一般に比較的に等しいピーク電流、比較的に等しい谷電流、比較的に等しい間隔のピーク電圧、適度の山と谷の比、低いヒステリシスを持たなければならない。表２は、いくつかのＭ−ＲＴＤパラメータの望ましい値を示す。
【表２】

【００３４】
同様に、バイポーラ・スイッチイング・トランジスタのパラメータにも、望ましい値を与えることができる。表３は、いくつかのトランジスタのパラメータの望ましい値を示す。
【表３】

【００３５】
この発明の別の実施態様では、望ましい実施態様から制御信号と関連する回路を除いてもよい。この別の実施態様では、出力語Ｒはやはり和Ｘ＋Ｙを表すが、必ずしも符号付きディジット範囲３基数４ではない。
【００３６】
上に述べた回路に関しては、多くの別の実施態様が可能である。共振トンネル効果多レベル折りたたみ回路は、一般にＭ−ＲＴＤ回路に関連して任意の電流スイッチイングデバイスで構成してよい。ダイオードは、バイポーラトランジスタのベースをコレクタに短絡したもので置き換えてよい。
【００３７】
次の表４は、いくつかの実施態様とその図の概要を示す。
【表４】

【００３８】
以上、いくつかの望ましい実施態様について詳細に説明した。この発明の範囲は、ここに述べたものとは異なるが特許請求の範囲には含まれる実施態様を含むものである。
【００３９】
内部および外部の接続は、抵抗的、容量的、直接的または間接的、中間の回路経由、その他、であってよい。実際の要素としては、シリコン、ガリウムひ素、またはその他の電子材料グループを用いた離散要素または完全な集積回路が考えられる。
【００４０】
例示の実施態様に関してこの発明を説明したが、この説明は制限的に解釈してはならない。例示の実施態様の各種の変形や組み合わせやこの発明の他の実施態様は、この説明を参照すればこの技術に精通した人には明かである。従って特許請求の範囲は、このような変形や実施態様を全て含むものである。
【００４１】
以上の説明に関して更に以下の項を開示する。
（１） 符号付きディジット範囲３基数４の語で表される二つの数の和を計算し、負の差抵抗を示す少なくとも１個のデバイスを備える装置。
（２） 前記デバイスは共振トンネル効果デバイスである、第１項記載の装置。
（３） 前記和は、符号付きディジット範囲３基数４の語で表される、第１項記載の装置。
【００４２】
（４） 加算回路Ａ（０），Ａ （１），．．．，Ａ（Ｌ）であって、Ａ（ｉ）の出力は２入力の和に比例する加算回路と、
変換器Ｋ（０），Ｋ（１），．．．， Ｋ（Ｌ）であって、変換器Ｋ（ｉ）の入力は前記Ａ（ｉ）の出力に接続し、第１出力Ｗ（ｉ）と第２出力Ｃ（ｉ＋１）は４Ｃ（ｉ＋１）＋Ｗ（ｉ）の入力であり、共振トンネル効果デバイスを備える変換器と、
加算回路Ｔ（１），Ｔ（２），．．．，Ｔ（Ｌ）であって、Ｔ（ｉ）の第１入力は前記Ｋ（ｉ）の第１出力に接続し、第２入力は前記Ｋ（ｉ−１）の第２出力に接続し、出力Ｒ（ｉ）はその２入力の和に比例する加算回路と、
を更に備え、
Ｒ（０）＝Ｗ（０）およびＲ（Ｌ＋１）＝Ｃ（Ｌ＋１）であって、Ｒ（０）からＲ（Ｌ＋１）までによって決まるＬ＋２ディジットを持つ基数４の語の値は前記二つの数の和である、
第１項記載の装置。
【００４３】
（５） 前記変換器は電圧分割器を接続する２個の共振トンネル効果多レベル折りたたみ回路を備える、第４項記載の装置。
（６） 前記共振トンネル効果多レベル折りたたみ回路は、エミッタに結合した一つまたは複数の共振トンネル効果デバイスを持つバイポーラトランジスタを備える、第５項記載の装置。
【００４４】
（７） 数ＡとＢを加算する装置であって、ＡとＢはそれぞれ符号付きディジット範囲３基数４の語ＸとＹで表され、Ｘはディジット状態Ｘ（０）からＸ（Ｌ）までを持ち、Ｙはディジット状態Ｙ（０）からＹ（Ｌ）までを持ち、前記装置は、
０からＬまでの番号の付いたＬ＋１個の入力加算回路であって、ｉ番目の入力加算回路はＸ（ｉ）に接続するＸ入力と、Ｙ（ｉ）に接続するＹ入力と、Ｘ（ｉ）＋Ｙ（ｉ）に比例する出力Ｓ（ｉ）を持つ入力加算回路と、
０からＬまでの番号の付いたＬ＋１個の符号付き範囲５から符号付き範囲３への変換器であって、ｉ番目の変換器回路の入力はＳ（ｉ）に接続し、出力はＷ（ｉ）とＣ（ｉ＋１）であって４Ｃ（ｉ＋１）＋Ｗ（ｉ）＝Ｓ（ｉ）であり、前記ｉ番目の変換器回路は少なくとも一つの共振トンネル効果ダイオードを備える変換器と、
１からＬまでの番号の付いたＬ個の出力加算回路であって、それぞれＷ（ｉ）に接続する第１入力と、Ｃ（ｉ）に接続する第２入力と、Ｗ（ｉ）＋Ｃ（ｉ）に比例する出力Ｒ（ｉ）を持つ出力加算回路と、
を備え、
前記数ＡとＢの和は符号付きディジット基数４の語Ｒで計算して表し、Ｒはディジット状態Ｒ（０）からＲ（Ｌ＋１）までを持ち、Ｒ（０）＝Ｗ（０）およびＲ（Ｌ＋１）＝Ｃ（Ｌ＋１）であり、前記和の基数１０の値は
【数６】

で与えられる装置。
【００４５】
（８） 前記ｉ番目の符号付き範囲５から符号付き範囲３への変換器は、
Ｓ（ｉ）が０．５以下の時は第１出力状態であり、Ｓ（ｉ）が０．５を超えるときは第２出力状態である出力Ｅ（ｉ＋１）と、
（ｉ−１）番目の変換器の前記出力Ｅ（ｉ＋１）に接続する入力Ｅ（ｉ）であって、Ｅ（ｉ）が前記第１出力状態に等しいときはＷ（ｉ）は状態−１，０，１，２に制限されまたＣ（ｉ＋１）は状態−１と０に制限され、Ｅ（ｉ）が前記第２出力状態に等しいときはＷ（ｉ）は状態−２，−１，０，１に制限されまたＣ（ｉ＋１）は状態０と１に制限される入力Ｅ（ｉ）と、
を備え、
前記数ＡとＢの和を符号付きディジット範囲３基数４の語Ｒで計算して表示し、Ｒはディジット状態Ｒ（０）からＲ（Ｌ＋１）までを持ち、Ｒ（０）＝Ｗ（０）およびＲ（Ｌ＋１）＝Ｃ（Ｌ＋１）であり、前記和の基数１０の値は
【数７】

で与えられる、第７項記載の装置。
【００４６】
（９） 符号付き範囲５のディジットを２ディジットの符号付き基数４の語に変換し、電圧分割回路を接続する２個の共振トンネル効果多レベル折りたたみ回路を備える装置。
【００４７】
（１０） 高密度で超高性能の多値論理演算集積回路を実現するための、極めて大きな利点を持つ共振トンネル効果デバイスを含む回路を開示する。多重の負の相互コンダクタンス領域を持つデバイスを用いる構造であれば多重二進ビットを非常に効率的に処理できるので、共振トンネル効果デバイスを用いて作った多値論理回路は、従来のＩＣ技術による二進回路や多値回路より速度と密度が大きい。この発明の一形式では、符号付きディジット範囲３基数４の語で表される二つの数の和を計算する加算器は、入力語ＸとＹの対応するディジットを加算してディジット和Ｓ_ｉを作る加算回路４０と、電圧分割器を結合する多レベル折りたたみ回路６４を用いてディジットの和を中間和とけた上げディジットに分解する符号付き範囲５から符号付き範囲３への変換器回路４２と、中間和とけた上げディジットを加算して結果のディジットを作る第２組の加算回路４０で構成する。和は同様に符号付きディジット範囲３基数４の語で表すことが望ましい。多レベル折りたたみ回路は共振トンネル効果トランジスタ（例えば、エミッタに結合する多重ピーク共振トンネル効果ダイオード５２を備えるバイポーラトランジスタ）を含むことが望ましい。
【図面の簡単な説明】
この発明の新規な特徴は特許請求の範囲に規定されている。しかし発明そのものもその他の特徴や利点も、詳細な説明を以下の図面に関連して読めば最も良く理解することができる。
【図１】冗長な符号付きディジット範囲３基数４の加算器の望ましい実施態様のブロック図。
【図２】符号付き範囲５から符号付き範囲３への変換器の望ましい実施態様のブロック図。
【図３】Ａは中間和サブ回路の望ましい実施態様の略図。
Ｂは中間和サブ回路の望ましい実施態様の略図。
【図４】代表的な共振トンネル効果ダイオードの電流−電圧特性のグラフ。
【図５】Ａは代表的な共振トンネル効果ダイオードの印加電圧を増加させたときの伝導帯のエネルギー図。Ｂは代表的な共振トンネル効果ダイオードの印加電圧を増加させたときの伝導帯のエネルギー図。Ｃは代表的な共振トンネル効果ダイオードの印加電圧を増加させたときの伝導帯のエネルギー図。
【図６】８ピーク共振トンネル効果ダイオードの電流−電圧特性図。
【図７】共振トンネル効果多レベル折りたたみ回路の略図。
【図８】図７の回路の伝達関数。
【図９】制御信号が高のときの中間値Ｍ_ｉとＮ_ｉ対Ｓ_ｉの伝達関数。
【図１０】制御信号が高のときの中間和サブ回路の伝達関数のグラフ。
【図１１】制御信号が低のときの中間値Ｍ_ｉとＮ_ｉ対Ｓ_ｉの伝達関数。
【図１２】制御信号が低のときの中間和サブ回路の伝達関数のグラフ。
【図１３】Ａはけた上げディジットサブ回路の望ましい実施態様の略図。
Ｂはけた上げディジットサブ回路の望ましい実施態様の略図。
【図１４】制御信号が低のときの中間値Ｋ_ｉとＬ_ｉ対Ｓ_ｉの伝達関数。
【図１５】制御信号が低のときのけた上げディジットサブ回路の伝達関数のグラフ。
【図１６】制御信号が高のときの中間値Ｋ_ｉとＬ_ｉ対Ｓ_ｉの伝達関数。
【図１７】制御信号が高のときのけた上げディジットサブ回路の伝達関数のグラフ。
【符号の説明】
４０ 加算回路
４２ 符号付き範囲５から符号付き範囲３への変換器（ＳＲ５−ＳＲ３変換器）
５２ 多重ピーク共振トンネル効果デバイス（Ｍ−ＲＴＤ）
５４ 共振トンネル効果トランジスタ
５８ 比較器
６０ 中間和サブ回路
６２ けた上げディジットサブ回路
６４ 折りたたみ回路[0001]

[0002]
[Industrial application fields]
The present invention relates generally to integrated circuits, and more particularly to multi-valued logic circuits with resonant tunneling devices.
[0003]
[Prior art]
Although the background of the present invention will be described in connection with resonant tunneling devices and methods that implement multi-valued logic operations, this is not intended to limit the scope of the invention.
[0004]
Resonant tunneling device
Over the past decade, researchers have studied the electrical properties of various superlattices, quantum wells, and resonant tunneling structures using heteroepitaxial technology. Initial proposals and research on resonant tunneling diodes were reported by Chang, Esaki, Tsu (Applied Physics Letters, pages 24, 592), which was later developed by Solner et al. ( Applied Physics Letter, 43, 588), it was observed that this structure has a large negative differential resistance (hereinafter referred to as NDR). Since only discrete energy states can be taken when charge moves through the quantum well, there is a peak in the current-voltage relationship of the resonant tunneling diode (RTD). That is, as the voltage increases from zero, the diode current increases and then decreases over a wide range of higher applied voltages. To date, multi-peak resonant tunneling devices (hereinafter referred to as M-RTDs) consisting of a series of RTD combinations in an epitaxial stack have been shown. Recently Texas Instruments made a heterostructure with 15 resonance peaks at room temperature.
[0005]
Since the initial work of RTD, many three-terminal resonant tunneling devices have been proposed and presented (eg, F. Capasso, S. Sen, F. Beltram, high speed semiconductor devices) (SM Sze, ed.), Page 465, John Wiley & Sons, New York). By coupling the RTD to various terminals of a conventional transistor, a large group of resonant tunneling transistors was created. The most promising of these transistors are resonant tunneling bipolar transistors (RTBT) (eg F. Capasso, S. Sen, AY Cho), Applied Physics Letters, pages 51, 526, ), Resonant tunneling thermionic transistors (RHET) (see, for example, N. Yokoyama et al., Solid State Electronics, pages 31 and 577), and resonant tunneling field effect transistors (RTFETs). These devices are made by coupling RTDs to the emitter terminals of heterojunction bipolar transistors, thermionic transistors, and field effect transistors, respectively.
[0006]
For nanoelectronic devices such as resonant tunneling diodes and transistors, many laboratories are investigating the possibility of operating at dimensions much smaller than those at which conventional transistors operate. The goal of the design of these devices is to use the quantum effect itself to achieve nanometer dimensions. Such nanoelectronic devices are described, for example, in the following documents.
Published on April 8, 1986 to US Pat. No. 4,581,621, “Quantum Device Output Switch”, Reed.
U.S. Pat. No. 4,704,622, “Negative transconductance device”, issued to Kapaso et al.
U.S. Pat. No. 4,721,983, “Three-terminal tunnel effect device”, issued to Frazier on January 26, 1988.
U.S. Pat. No. 4,849,799, “Resonant Tunneling Transistor”, issued to Capasso et al. On July 18, 1989.
U.S. Pat. No. 4,851,886, "Binary Superlattice Tunneling Device and Method", issued to Lee et al. On July 25, 1989.
U.S. Pat. No. 4,853,753, “Resonant Tunneling Device and Device Operation Mode”, issued to Kapaso et al.
U.S. Pat. No. 4,912,531, "3-terminal quantum device", issued to Reed et al. On March 27, 1990
U.S. Pat. No. 4,959,696, "Three-terminal tunnel effect device and method", issued to September 25, 1990 to Friendsley et al.
U.S. Pat. No. 4,999,697, “Sequential Quenching Resonant Tunneling Effect Transistor”, issued on March 12, 1991 to Kapaso et al.
[0007]
[Problems to be solved by the invention]
Multi-valued logic
Although the performance of embedded dual processors and high-performance computers has improved significantly with binary arithmetic integrated circuits (ICs), there are limits to further increasing the speed and density of conventional ICs due to dimensional limitations. Early in the year 2000 AD, the dimensions of conventional transistors reach their theoretical limits due to quantum mechanical effects (eg, RT Bate, Nanotechnology, 1, page 1, 1990). ). When the size is about 0.1 μm or less, the conventional device leaks, and therefore it is impossible to improve the performance of the IC even if the size is reduced.
[0008]
In future ultra high performance digital systems, clock speeds in excess of 10 GHz are required to minimize data latency. Current systems that use binary computations based on silicon VLSI technology will be able to significantly improve performance using complex carry ripple reduction schemes. However, for some classes of systems, this method may not be appropriate due to data latency and the requirement for very high speed calculations.
[0009]
Multi-valued logic (hereinafter referred to as MVL) circuits have the potential to increase speed and density (for the same minimal space). This is because a single MVL circuit can process many binary bits simultaneously. For examples of multi-valued logical adders and multipliers that can perform operations without ripple carry using a redundant number system, see, for example, L.A. J. et al. Michel, Minutes of International Symposium on MVL, 1992, J. Goto et al., International Solid State Circuit Conference, 1991, M.C. Kaneyama, M.M. Nomura, T. See Higuchi, Minutes of International Symposium on MVL, 1990. To date, these methods have been proposed on the premise of using conventional integrated circuit groups (eg, CMOS or heterojunction ECL).
[0010]
[Means for Solving the Problems]
The multi-resonance tunnel effect device has been found to have an excellent advantage of realizing a high-density and ultra-high performance multi-valued logic integrated circuit. Conventional techniques (such as CMOS and heterojunction ECL) require complex circuitry and many elements, and so do not appear to be suitable for use in MVL ICs. Resonant tunneling devices have new characteristics that can realize ultra-high-speed and high-density circuits even before reaching the quantum size limit. Since a structure using a device having multiple negative transconductance regions can process multiple binary bits very efficiently, a multi-valued logic circuit made using a resonant tunneling device is based on conventional IC technology. Speed and density are higher than those of binary and multilevel circuits.
[0011]
In general, and in one form of the invention, an adder that calculates the sum of two numbers represented by a signed digit range 3 radix-4 word adds the corresponding digits of each input word to give the sum of the digits The adder circuit to make, the converter circuit that decomposes the sum of the digits into an intermediate sum by using a multi-level folding circuit that connects the voltage divider, and the resulting digit by adding the intermediate sum and the carry digit It is composed of a second set of adder circuits. Similarly, the sum is preferably represented by a signed digit range 3 radix 4 word. The multilevel folding circuit preferably includes a resonant tunneling transistor comprised of a bipolar transistor and a multi-peak resonant tunneling diode.
[0012]
The adder of the present invention has several technical advantages over conventional adders. For example, the new adder described here is faster and more dense than conventional adders. Ripple carry can be eliminated by the preferred embodiment described herein. The speed of the circuit does not depend on the width of the input word. Other technical advantages are readily apparent to those skilled in the art from the following description, figures and claims.
[0013]
【Example】
The advantages of multi-valued logic operations are shown in the following example. Most conventional digital processors represent numbers in a radix-2 range-2 quotient system. That is, the unit value of each digit increases in a radix-2 sequence (1, 2, 4, 8, etc.), and each digit takes only one of the binary values (0 or 1). In conventional digital processor architectures, N-bit number pairs can be added in one processor cycle. However, since the carry bits must propagate through the adder circuit, a time delay occurs during binary addition. The carry propagation delay determines the upper limit of processor performance. For example, when the next number represented by the radix-2 range 2 is added using a simple binary operation, a long distance propagation of a carry bit over the full addition operation must be performed.
[Expression 1]

[0014]
If data operands are encoded and processed using a multi-value representation, the problem of carry propagation is eliminated. Since this method uses a larger range to represent the information, no ripple carry occurs and the carry propagation delay is eliminated. If the numbers in the above example are expressed in the radix-2 range 3, they can be added without causing any carry. In this case, each column of bits is calculated individually using numerical addition rather than binary addition. If the calculation result is expressed in the range 3, the rising ripple is not necessary.
[Expression 2]

[0015]
Although the range of calculation results is large, it is important that the base of the number system used to express the results does not change. That is, the unit value of each digit position also increases in the radix-2 series 1, 2, 4, 8, etc. Encoding information with a base M number sequence using a range N numerology is called redundant digit M, N encoding. If the digit takes only positive values, this quotient method is called redundant positive digit M, N encoding. Thus, the quotient method in the above example is a redundant positive digit 2,3 encoding. A numerology that can take positive and negative digit values is called redundant signed digit M, N encoding.
[0016]
It has been found that the sizing and speed advantages of the redundant digit algorithm described above can be realized very efficiently by a circuit using multiple resonant tunneling devices.
[0017]
FIG. 1 shows a block diagram of a preferred embodiment of the number of adders represented by redundant signed digit 4,3 encoding. The digits take values of -2, -1, 0, 1, 2 (that is, a signed range 3 life number method). The numeration sequence is radix-4. The block diagram of FIG. 1 is for input words with word widths up to 3 digits, but obviously this method may be extended to any word width.
[0018]
Since radix-4 information is displayed in redundantly encoded (signed range 3) representation using signed redundant digit 4,3 encoding, a ripple carry never occurs. Ie any output digit, eg R₂Is the first four input digits of equal or lower order, eg X₂, Y₂, X₁, Y₁Will be completely determined. Addition is performed in the following three stages.
Stage 1: S_i= X_i+ Y_i
Stage 2: 4C_{i + 1}+ W_i= S_i
Step 3: R_i= W_i+ C_i
However, the resulting radix 10 value is given by:
[Equation 3]

Where n is the number of digits in the output word.
[0019]
In FIG. 1, a pair of input digits (X_i, Y_i) Is first added using the adder circuit 40 and the sum of the output digits S_i= X_i+ Y_i(Step 1 above) is generated. S_iTakes states -4, -3, -2, -1, 0, 1, 2, 3, 4 and is therefore a signed range 5. Next, the sum of each digit is converted into a carry digit C by a converter 42 (hereinafter referred to as SR5-SR3 converter) 42 from a signed range 5 to a signed range 3._{i + 1}, Intermediate sum W_i, Control signal E_{i + 1}Convert to The SR5-SR3 converter performs the decomposition function of stage 2 above. Finally, by another adder circuit 40, adjacent SR5-SR3 converters jointly add to obtain an output result of one range 3 (upper stage 3). Control signal E_{i + 1}Is used in the next higher-order converter to make the resulting digit a signed range 3. The adder shown here can be extended to calculate the sum of two numbers of arbitrary word width. Since only partial intermediate results are shared within the circuit, the speed of the circuit does not depend on the number of input digits.
[0020]
In the following description of the operation of the preferred circuit embodiment, inputs and outputs are expressed using states rather than voltages. The voltage corresponding to each state is selected at the time of design, and the correspondence between the voltage and the state is obvious to those skilled in the art. For example, in a circuit design, the difference between each state and the next state is 0.3 volts. In the preferred embodiment adder, the voltage of the circuit is generally proportional to the corresponding state. In other embodiments, the relationship between voltage and state need not be strictly linear or proportional.
[0021]
The function of the adding circuit 40 may be any circuit that generates an output proportional to the sum of inputs. Such circuits are well known in the art.
[0022]
A block diagram of a preferred embodiment of the SR5-SR3 converter is shown in FIG. Comparator 58 converts the digit sum to S_iIs compared with 0.5 to control signal E_{i + 1}Is generated. E_{i + 1}Is the input of the next higher-order converter. S_iE is greater than 0.5_{i + 1}= 1, otherwise E_{i + 1}= 0.
[0023]
The input of the intermediate sum subcircuit 60 is S_iAnd E_iIn the two, E_iIs a control signal from the next lower converter. The intermediate sum subcircuit outputs W_iPut out. 3A and 3B are schematic diagrams of a preferred embodiment of the intermediate sum subcircuit 60. FIG. The circuit of FIG._iAnd E_iIntermediate signal M depending on_iAnd N_iIs generated. The circuit of FIG._iW is high_i= N_i-M_iE_iW is low_i= M_i-N_iPut out. The operation of these circuits will be described below.
[0024]
A resonant tunneling device (RTD) is a device that exhibits negative differential resistance due to resonant tunneling of charge carriers through one or more quantum wells. As shown in FIGS. 4 and 5A-5C, the RTD IV curve peaks when the applied bias causes the quantum conduction state in the device to match the Fermi level in one electrical contact. 5A, 5B, and 5C show energy diagrams of the conduction band of the RTD when voltages are respectively applied at points A, B, and C in FIG. The position of the bias voltage IV peak can be adjusted by controlling the heterostructure configuration and layer thickness used to fabricate the device. When RTDs are coupled in series, a multi-peak RTD (M-RTD) having IV characteristics such as the exemplary IV characteristics shown in FIG. 6 is generated. In this example, an RTD of 8 peaks was obtained by stacking and fabricating RTDs in the same heterostructure. Again, the peak number and bias separation are parameters that can be controlled during the manufacturing process.
[0025]
The operation of the intermediate sum subcircuit 60 will be described with reference to FIG. 7 which is a schematic diagram of a portion of the intermediate sum subcircuit. The preferred embodiment of multilevel folding circuit 64 includes resonant tunneling transistor 54 and V_CCResistance R between the collector and the collector_LAnd input voltage source V_INIs provided. The preferred embodiment of the resonant tunneling transistor 54 is a combination of a bipolar transistor and a multi-peak resonant tunneling diode coupled to the emitter of the transistor, as shown, or an M-RTD or multiple single peak RTD coupled to the emitter. Is a separate transistor. Input voltage V_INAs the current increases from zero, the collector current begins to increase and V_OUTIs V_CCBegins to decrease. V_OUTContinues to decrease and the voltage across M-RTD 52 reaches the first peak voltage. If the input voltage continues to increase, the M-RTD 52 operates to limit the current and V_OUTWill increase. V_INAs the value further increases, this cycle is repeated to produce the input-output relationship shown in FIG. It can be seen that this circuit is almost a "square wave" transfer function. The voltage transition between the levels depends on the load resistance, the difference in current between the peaks and valleys of the M-RTD 52, and the load device (in this figure, the resistance R_LHowever, active load is also considered). Similarly, the slope of the transition between levels is mainly determined by the IV characteristics of the M-RTD 52 and the load device. The preferred embodiment of the intermediate sum subcircuit (FIG. 3A) is a voltage divider connected to two of these resonant tunneling transistor multilevel folding circuits 64 as shown.
[0026]
In FIG. 3A, the control signal E_iIf Q is high, transistor Q₃Current does not flow through. V_REFIs selected with respect to an M-RTD having similar IV characteristics, with reference voltage V_REFQ for₂Q for the same reference voltage₁To be nominally half of the base voltage. M in this case_iAnd N_iVs. S_iThe relationship is shown in FIG. Q₁Vs Q₂As shown in the figure, N_iThe state of M_iIt changes only once every time the state changes. In FIG. 3B, if the control signal is still high, transistor Q₈Is on and transistor Q₉Turns off. Output W_iIs transistor Q₄And Q₅Depends only on the input to W_i= N_i-M_iIt is. FIG. 10 shows the transfer function of the intermediate sum subcircuit when the control signal input is high.
[0027]
Referring again to FIG. 3A, the control signal E_iWhen Q is low, a voltage twice the base-emitter junction ON voltage is Q₃Take on the base of. Conducting transistor Q₃The base-to-emitter voltage of D is₁Or D₂Q is substantially the same as the forward-biased diode voltage across₃Emitter resistance R₄Is applied with the base-emitter junction on-voltage, so Q₃The current flowing through_RE/ R₄It is. Therefore, as shown in FIG._iVs. S_iCharacteristic is 1 state (V_BER₃/ R₄) Just move. M_iThe transfer function of does not change. In FIG. 3B again the control signal E_iIs low, transistor Q₉Is on and transistor Q₈Turns off. Output W_iIs transistor Q₆And Q₇As is clear from the figure, it depends only on the input of W_i= M_i-N_iIt is. FIG. 12 shows the transfer function of the intermediate sum subcircuit when the control signal input is low.
[0028]
The last subcircuit of the SR5-SR3 converter is a carry digit subcircuit 62. The input of the carry digit subcircuit is S_iAnd E_iThen, as defined in step 2 above, carry digit C_{i + 1}Is generated. A preferred embodiment of the carry digit subcircuit is shown in FIGS. 13A and 13B. As shown in the figure, the carry digit subcircuit comprises a resistor R₇Two resonant tunneling multi-level folding circuits 64 connected to a voltage divider constituted by a reference voltage V_REFCWith. Further, a moving circuit similar to that of the intermediate sum subcircuit is shown in the figure. The operation of the carry digit subcircuit 62 will be described below.
[0029]
Control signal
[Expression 4]

Q when₁₀Q₁₁However, no current flows. Transistor Q₁₂And resistor R₅14 and K of FIG._iWhen the state is −2.5 (ie, S_iInput "level has moved"), K_iThe first upward transition occurs in the folding circuit. The voltage divider circuit causes the input state S_i1/4 of Q is Q₁₃Given to the base of S_i1/8 is Q₁₄Given to the base of K_iThe folding circuit is the same S_iL in the input voltage range_iShows twice as many state transitions as the circuit. This transfer function is shown in FIG. K_iAnd L_iThe output level of the folding circuit depends on the current of the peak and valley of the multiple resonant tunneling device 52 and the R₈Determined by the value of. Output K_iAnd L_iIs provided to the circuit of FIG._{i + 1}= L_i-K_iIs generated. C obtained_{i + 1}The transfer function is shown in FIG.
[0030]
Control signal
[Equation 5]

Q when₁₀And Q₁₁Current flows through the input S_iThe level moves further. K in FIG._iAs shown in the transfer function of R₆If you choose properly, K_iThe first upward transition of the input of the folding circuit moves to state -1.5. L_iSimilarly, the transition of the base voltage also moves, and the two-to-one relationship of the base voltage does not change. L_iThe transfer function is shown in FIG. Again by the circuit of FIG._{i + 1}= L_i-K_ibecome. C obtained_{i + 1}The transfer function is shown in FIG.
[0031]
Desirable resonant tunneling device parameters
M mentioned above_i, N_i, K_i, L_iVs. S_iIn order to generate the transfer function, the multi-peak resonant tunneling device 52 must generally generate at least four resonant peaks at approximately equally spaced voltages. Multi-peak resonant tunneling diodes can be obtained using RTD series coupling or single coupled quantum well heterostructures. When RTDs are coupled in series, off-resonant RTDs in the coupling chain are undesirable and the internal series resistance R_SMay occur. This series resistance is the difference between the peak and valley currents, the negative differential resistance and the positive series resistance R._SThis produces a voltage hysteresis with a magnitude equal to the difference between and the products. The effect of this hysteresis appears when the accumulated series resistance exceeds the RTD negative differential resistance. Thus, the total number of RTDs that can be connected in series is generally limited by the accumulated series resistance of the devices used.
[0032]
The electrical properties of a resonant tunneling device are determined in part by the layer thickness of the component. An example of a resonant tunneling diode structure exhibiting three peak characteristics is shown in Table 1. This structure is a stack of epitaxially formed layers, where layer 1 is formed on the substrate, layer 2 is formed on layer 1, and so on.
[Table 1]

The measured value of hysteresis of the M-RTD in this example is less than 3 mV.
[0033]
In order to provide sufficient noise margin for MVL circuits, M-RTDs generally have relatively equal peak currents, relatively equal valley currents, relatively equally spaced peak voltages, reasonable peak-to-valley ratios, and low Must have hysteresis. Table 2 shows desirable values for some M-RTD parameters.
[Table 2]

[0034]
Similarly, desirable values can be given to the parameters of the bipolar switching transistor. Table 3 shows desirable values for some transistor parameters.
[Table 3]

[0035]
In another embodiment of the present invention, circuitry associated with the control signal may be omitted from the preferred embodiment. In this alternative embodiment, the output word R still represents the sum X + Y, but not necessarily the signed digit range 3 radix 4.
[0036]
Many alternative embodiments are possible for the circuits described above. A resonant tunneling multi-level folding circuit may consist of any current switching device, generally in conjunction with an M-RTD circuit. The diode may be replaced with a bipolar transistor base shorted to the collector.
[0037]
Table 4 below outlines some embodiments and their figures.
[Table 4]

[0038]
A number of preferred embodiments have been described in detail above. The scope of the invention includes embodiments that are different from those described herein but fall within the scope of the claims.
[0039]
Internal and external connections may be resistive, capacitive, direct or indirect, via intermediate circuitry, etc. Actual elements could be discrete elements or fully integrated circuits using silicon, gallium arsenide, or other electronic material groups.
[0040]
While this invention has been described with reference to illustrative embodiments, this description should not be construed as limiting. Various modifications and combinations of the illustrated embodiments and other embodiments of the invention will be apparent to persons skilled in the art upon review of this description. Accordingly, the claims include all such modifications and embodiments.
[0041]
The following items are further disclosed with respect to the above description.
(1) Signed digit range 3 An apparatus comprising at least one device that calculates the sum of two numbers represented by a radix-4 word and exhibits a negative differential resistance.
(2) The apparatus according to item 1, wherein the device is a resonant tunneling device.
(3) The apparatus according to claim 1, wherein the sum is represented by a signed digit range 3 radix-4 word.
[0042]
(4) Adder circuits A (0), A (1),. . . , A (L), and the output of A (i) is proportional to the sum of two inputs;
Converters K (0), K (1),. . . , K (L), the input of the converter K (i) is connected to the output of the A (i), and the first output W (i) and the second output C (i + 1) are 4C (i + 1) + W A converter that is an input of (i) and comprises a resonant tunneling device;
Adder circuits T (1), T (2),. . . , T (L), the first input of T (i) is connected to the first output of K (i), the second input is connected to the second output of K (i-1), The output R (i) is an adder circuit proportional to the sum of the two inputs;
Further comprising
R (0) = W (0) and R (L + 1) = C (L + 1), and the value of a radix-4 word with L + 2 digits determined by R (0) to R (L + 1) is the two numbers Is the sum of
The apparatus of claim 1.
[0043]
(5) The apparatus of claim 4, wherein the converter comprises two resonant tunneling multi-level folding circuits connecting voltage dividers.
6. The apparatus of claim 5, wherein the resonant tunneling multilevel folding circuit comprises a bipolar transistor having one or more resonant tunneling devices coupled to an emitter.
[0044]
(7) Device for adding numbers A and B, where A and B are each represented by a signed digit range 3 radix 4 words X and Y, where X is a digit state X (0) to X (L) Y has digit states Y (0) to Y (L), and the device
L + 1 input adder circuits numbered from 0 to L, wherein the i-th input adder circuit has an X input connected to X (i), a Y input connected to Y (i), and X ( i) an input adder circuit having an output S (i) proportional to + Y (i);
A converter from L + 1 signed range 5 to signed range 3 numbered from 0 to L, the input of the i-th converter circuit is connected to S (i) and the output is W ( i) and C (i + 1), 4C (i + 1) + W (i) = S (i), wherein the i th converter circuit comprises at least one resonant tunneling diode;
L number of output adding circuits numbered from 1 to L, each having a first input connected to W (i), a second input connected to C (i), and W (i) + C ( an output adder circuit having an output R (i) proportional to i);
With
The sum of the numbers A and B is calculated and represented by a signed digit radix 4 word R, where R has digit states R (0) to R (L + 1), and R (0) = W (0) and R (L + 1) = C (L + 1), and the value of the radix 10 of the sum is
[Formula 6]

Equipment given in.
[0045]
(8) The converter from the i-th signed range 5 to the signed range 3 is:
When S (i) is 0.5 or less, the output state is the first output state. When S (i) exceeds 0.5, the output state E (i + 1) is the second output state;
(I-1) An input E (i) connected to the output E (i + 1) of the 1st converter, and when E (i) is equal to the first output state, W (i) is in state-1 , 0, 1, 2 and C (i + 1) is limited to states -1 and 0, and when E (i) is equal to the second output state, W (i) is in states -2, -1, An input E (i) limited to 0,1 and C (i + 1) limited to states 0 and 1, and
With
The sum of the numbers A and B is calculated and displayed in the signed digit range 3 radix 4 word R, where R has the digit states R (0) to R (L + 1), and R (0) = W (0 ) And R (L + 1) = C (L + 1), and the radix 10 value of the sum is
[Expression 7]

8. The apparatus according to claim 7, which is given by:
[0046]
(9) An apparatus comprising two resonant tunneling multi-level folding circuits that convert a signed range 5 digit to a 2-digit signed radix-4 word and connect a voltage divider circuit.
[0047]
(10) Disclosed is a circuit including a resonant tunneling device having extremely great advantages for realizing a high-density and ultra-high performance multi-valued logic integrated circuit. A structure using a device having multiple negative transconductance regions can process multiple binary bits very efficiently, so a multi-valued logic circuit made using a resonant tunneling device is based on conventional IC technology. Speed and density are higher than binary circuits and multi-value circuits. In one form of the invention, an adder that calculates the sum of two numbers represented by a word in a signed digit range 3 radix 4 adds the corresponding digits of the input words X and Y to add the digit sum S_iAnd a converter circuit 42 from a signed range 5 to a signed range 3 that uses a multi-level folding circuit 64 that combines voltage dividers to decompose the sum of digits into intermediate digits and a raised digit; And a second set of adder circuits 40 that add the intermediate sum and the carry digit to create the resulting digit. Similarly, the sum is preferably represented by a signed digit range 3 radix 4 word. The multilevel folding circuit preferably includes a resonant tunneling transistor (eg, a bipolar transistor with a multi-peak resonant tunneling diode 52 coupled to the emitter).
[Brief description of the drawings]
The novel features of the invention are set forth in the appended claims. However, the invention itself and other features and advantages are best understood when the detailed description is read in conjunction with the following drawings.
FIG. 1 is a block diagram of a preferred embodiment of a redundant signed digit range three radix-4 adder.
FIG. 2 is a block diagram of a preferred embodiment of a converter from signed range 5 to signed range 3;
FIG. 3A is a schematic diagram of a preferred embodiment of an intermediate sum subcircuit.
B is a schematic diagram of a preferred embodiment of an intermediate sum subcircuit.
FIG. 4 is a graph of current-voltage characteristics of a typical resonant tunneling diode.
FIG. 5A is an energy diagram of a conduction band when an applied voltage of a typical resonant tunneling diode is increased. B is an energy diagram of the conduction band when the voltage applied to a typical resonant tunneling diode is increased. C is an energy diagram of the conduction band when the voltage applied to a typical resonant tunneling diode is increased.
FIG. 6 is a current-voltage characteristic diagram of an 8-peak resonant tunneling effect diode.
FIG. 7 is a schematic diagram of a resonant tunneling multi-level folding circuit.
8 is a transfer function of the circuit of FIG.
FIG. 9 shows an intermediate value M when the control signal is high._iAnd N_iVs. S_iTransfer function.
FIG. 10 is a graph of the transfer function of the intermediate sum subcircuit when the control signal is high.
FIG. 11 shows an intermediate value M when the control signal is low._iAnd N_iVs. S_iTransfer function.
FIG. 12 is a graph of the transfer function of the intermediate sum subcircuit when the control signal is low.
FIG. 13 is a schematic diagram of a preferred embodiment of a carry digit subcircuit.
B is a schematic representation of a preferred embodiment of the carry digit subcircuit.
FIG. 14 shows an intermediate value K when the control signal is low._iAnd L_iVs. S_iTransfer function.
FIG. 15 is a graph of the transfer function of the carry digit subcircuit when the control signal is low.
FIG. 16 shows an intermediate value K when the control signal is high._iAnd L_iVs. S_iTransfer function.
FIG. 17 is a graph of the transfer function of the carry digit subcircuit when the control signal is high.
[Explanation of symbols]
40 Adder circuit
42 Converter from signed range 5 to signed range 3 (SR5-SR3 converter)
52 Multi-peak resonant tunneling device (M-RTD)
54 Resonant Tunneling Transistor
58 comparator
60 Intermediate sum subcircuit
62-digit digit sub-circuit
64 Folding circuit

Claims (3)

２個の数の和を計算する装置であって、
前記２個の数を表す符号付きディジット範囲３基数４の語と、
負性微分抵抗を示し、和を計算する少なくとも１個の装置と、
加算回路Ａ（０）、Ａ（１）、・・・、Ａ（Ｌ）であって、Ａ（ｉ）の出力はその２個の入力の和に比例する加算回路と、
変換器Ｋ（０）、Ｋ（１）、・・・、Ｋ（Ｌ）であって、変換器Ｋ（ｉ）の入力はＡ（ｉ）の前記出力に接続され、４Ｃ（ｉ＋１）＋Ｗ（ｉ）の入力について第１の出力Ｗ（ｉ）と第２の出力Ｃ（ｉ＋１）を有し、共振トンネルデバイスを備える変換器と、
加算回路Ｔ（１）、Ｔ（２）、・・・、Ｔ（Ｌ）であって、Ｔ（ｉ）の第１の入力はＫ（ｉ）の前記第１の出力に接続され、第２の入力はＫ（ｉ−１）の前記第２の出力に接続され、Ｒ（ｉ）の出力はその２個の入力の和に比例する加算回路を有し、
Ｒ（０）＝Ｗ（０）およびＲ（Ｌ＋１）＝Ｃ（Ｌ＋１）であって、Ｒ（０）からＲ（Ｌ＋１）までによって決められるＬ＋２ディジットを持つ基数４の語の値は、前記２個の数の和であり、
前記変換器は、電圧分割器によって接続される２個の共振トンネル多重折り畳み回路を有する前記装置。A device for calculating the sum of two numbers,
With the term signed digit range 3 radix 4 representing the number of two said,
Shows a negative differential resistance, and at least one device for calculating the sum,
Adder circuits A (0), A (1),..., A (L), the output of A (i) being proportional to the sum of the two inputs,
Converter K (0), K (1),..., K (L), and the input of converter K (i) is connected to the output of A (i) and 4C (i + 1) + W ( a converter having a first output W (i) and a second output C (i + 1) for the input of i) and comprising a resonant tunneling device;
Adder circuits T (1), T (2),..., T (L), the first input of T (i) being connected to the first output of K (i), and the second Is connected to the second output of K (i−1), the output of R (i) has an adder circuit proportional to the sum of the two inputs,
R (0) = W (0) and R (L + 1) = C (L + 1), and the value of a radix-4 word with L + 2 digits determined by R (0) to R (L + 1) is 2 The sum of the numbers,
The apparatus, wherein the converter comprises two resonant tunneling multiple folding circuits connected by a voltage divider. 請求項１に記載の装置であって、前記共振トンネル多重折り畳み回路が、エミッタに集積される１個以上の共振トンネルデバイスを備えるバイポーラトランジスタを有する前記装置。  2. The apparatus of claim 1, wherein the resonant tunneling multi-fold circuit comprises a bipolar transistor comprising one or more resonant tunneling devices integrated in an emitter. 符号付き範囲５ディジットを２ディジット符号付き基数４の語に変換する装置であって、
第１の共振トンネル多重折り畳み回路と、
第２の共振トンネル多重折り畳み回路と、
前記第１及び前記第２の共振トンネル多重折り畳み回路に接続され、符号付き範囲５ディジットの信号を２ディジット符号付き基数４の語に変換する電圧分割回路を有する前記装置。An apparatus for converting a signed range of 5 digits to a 2-digit signed radix-4 word,
A first resonant tunnel multiple folding circuit;
A second resonant tunnel multiple folding circuit;
The apparatus comprising a voltage divider circuit connected to the first and second resonant tunneling multi-fold circuits for converting a signed range 5 digit signal into a 2 digit signed radix-4 word.

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