JP3724825B2 - Multiple resonant tunneling circuit for signed digit multilevel logic operations - Google Patents
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Description
【0001】
【0002】
【産業上の利用分野】
この発明は一般に集積回路に関し、より詳しくは共振トンネル効果(resonant tunneling)デバイスを備える多値論理回路に関する。
【0003】
【従来の技術】
多値論理操作を実現する共振トンネル効果デバイスおよび方法に関連してこの発明の背景を説明するが、これはこの発明の範囲を制限するものではない。
【0004】
共振トンネル効果デバイス
過去10年間に、ヘテロエピタキシャル技術により、研究者は各種の超格子、量子井戸、共振トンネル効果構造の電気特性を研究した。共振トンネル効果ダイオードに関する最初の提言と研究はチャン(Chang)、エサキ、ツ(Tsu)によって報告され(応用物理学レター、24、592ページ)、その後ソルナー(Sollner)他がこれを展開して(応用物理学レター、43、588ページ)、この構造に大きな負の差抵抗(以後NDRと呼ぶ)があることを観測した。電荷が量子井戸を通して移動するときは離散エネルギー状態だけをとることができるので、共振トンネル効果ダイオード(RTD)の電流電圧関係にはピークができる。すなわちゼロから増加する電圧を加えるとダイオードの電流は増加し、次に、より大きい印加電圧の広い範囲で減少する。これまでに、エピタキシャルスタック(stack)内での一連のRTDの組み合わせから成る多重ピーク共振トンネル効果デバイス(以後M−RTDと呼ぶ)が示されている。最近テキサス・インスツルメンツ社で、室温において一つのヘテロ構造で15の共振ピークを持つものが作られた。
【0005】
RTDの初期の研究以来、多くの3端子共振トンネル効果デバイスが提案され、提示された(例えば、F.カパソ(Capasso)、S.セン(Sen)、F.ベルトラム(Beltram)、高速度半導体デバイス(S.M.Sze,ed.)、465ページ、ジョンワイリー・アンド・サンズ社、ニューヨーク、を参照)。RTDを従来のトランジスタのいろいろの端子に結合することにより、共振トンネル効果トランジスタの大きなグループができた。これらのトランジスタの中で最も有望なものは、共振トンネル効果バイポーラトランジスタ(RTBT)(例えば、F.カパソ、S.セン、A.Y.チョー(Cho)、応用物理学レター、51、526ページ、を参照)、共振トンネル効果熱電子トランジスタ(RHET)(例えば、N.ヨコヤマ他、固体エレクトロニクス、31、577ページ、を参照)、共振トンネル効果電界効果トランジスタ(RTFET)である。これらのデバイスは、ヘテロ接合バイポーラトランジスタや熱電子トランジスタや電界効果トランジスタのエミッタ端子にそれぞれRTDを結合して作る。
【0006】
共振トンネル効果ダイオードやトランジスタなどのナノ電子デバイスについては、従来のトランジスタが動作する寸法よりはるかに小さい寸法で動作する可能性を多くの研究所で研究中である。これらのデバイスの設計の目標は、量子効果自体を利用してナノメートル程度の寸法にすることである。このようなナノ電子デバイスは、例えば次の文献に記述されている。
米国特許番号4,581,621、「量子デバイス出力スイッチ」、リード(Reed)へ1986年4月8日に発行。
米国特許番号4,704,622、「負の相互コンダクタンスデバイス」、カパソ他へ1987年11月3日に発行。
米国特許番号4,721,983、「3端子トンネル効果デバイス」、フレーザー(Frazier)へ1988年1月26日に発行。
米国特許番号4,849,799、「共振トンネル効果トランジスタ」、カパソ他へ1989年7月18日に発行。
米国特許番号4,851,886、「二値超格子トンネル効果デバイスと方法」、リー(Lee)他へ1989年7月25日に発行。
米国特許番号4,853,753、「共振トンネル効果デバイスとデバイスの運転モード」、カパソ他へ1989年8月1日に発行。
米国特許番号4,912,531、「3端子量子デバイス」、リード他へ1990年3月27日に発行
米国特許番号4,959,696、「3端子トンネル効果デバイスと方法」、フレンズリー(Frensley)他へ1990年9月25日に発行
米国特許番号4,999,697、「シーケンシャルクウエンチング共振トンネル効果トランジスタ」、カパソ他へ1991年3月12日に発行。
【0007】
【発明が解決しようとする課題】
多値論理
二進演算集積回路(IC)により埋め込み双対プロセッサや高性能のコンピュータの性能が格段に進歩したが、寸法の限界があるため従来のICの速度と密度を更に増加させるには限度があった。紀元2000年以後の早い時期には、量子の機械的効果によって従来のトランジスタの寸法は原理的な限界に達する(例えば、R.T.ベート(Bate)、ナノ技術、1、1ページ、1990年、を参照)。寸法が約0.1μm以下になると従来のデバイスは漏れを生じるので、寸法を小さくしてもICの性能を上げることができなくなる。
【0008】
将来の超高性能のディジタルシステムでは、データの待ち時間を最小にするには10GHzを超えるクロック速度が必要である。シリコンのVLSI技術を基にした二進計算を用いる現在のシステムは、複雑なけた上げリップル減少方式を用いてかなり性能を上げることができよう。しかしあるクラスのシステムに対しては、データの待ち時間と超高速度計算の要件からこの方法は適当でなくなると思われる。
【0009】
多値論理(以下MVLと呼ぶ)回路は速度と密度(同じ最小の空間に対して)を増加させる可能性を持っている。それは一つのMVL回路で多数の二進ビットを同時に処理できるからである。冗長な数体系を用いてリップルけた上げなし操作を行うことができる多値論理加算器および掛け算器の例については、例えば、L.J.ミチール(Micheel)、MVLに関する国際シンポジウム議事録、1992年や、J.ゴトー(Goto)他、国際固体回路会議、1991年や、M.カネヤマ、M.ノムラ、T.ヒグチ、MVLに関する国際シンポジウム議事録、1990年、を参照されたい。現在まで、これらの方法は、従来の集積回路グループ(例えばCMOSやヘテロ接合ECL)を用いるという前提で提案されている。
【0010】
【課題を解決するための手段】
多重共振トンネル効果デバイスは、高密度で超高性能の多値論理演算集積回路を実現できる優れた利点があることが分かった。従来の技術(例えばCMOSやヘテロ接合ECL)では複雑な回路や多数の要素が必要なので、MVL ICに用いるのは適当でないようである。共振トンネル効果デバイスは、量子的な寸法限界に達する前でも、超高速で超高密度の回路を実現できる新規な特性を持っている。多重の負の相互コンダクタンス領域を持つデバイスを用いる構造であれば多重二進ビットを非常に効率的に処理できるので、共振トンネル効果デバイスを用いて作った多値論理回路は従来のIC技術による二進回路や多値回路より速度と密度が大きい。
【0011】
一般に、またこの発明の一形式では、符号付きディジット範囲3基数4の語で表される二つの数の和を計算する加算器は、各入力語の対応するディジットを加算してディジットの和を作る加算回路と、電圧分割器を接続する多レベル折りたたみ回路を用いてディジットの和を中間和とけた上げディジットに分解する変換器回路と、中間和とけた上げディジットを加算して結果のディジットを作る第2の組の加算回路で構成する。和は同様に符号付きディジット範囲3基数4の語で表すことが望ましい。多レベル折りたたみ回路は、バイポーラトランジスタと多重ピーク共振トンネル効果ダイオードで構成する共振トンネル効果トランジスタを含むことが望ましい。
【0012】
この発明の加算器には、従来の加算器に比べていくつかの技術的な利点がある。例えばここに説明する新しい加算器は、従来の加算器より速くて密度が高い。リップルけた上げは、ここに説明する望ましい実施態様によって除くことができる。回路の速度は入力語の幅には依らない。その他の技術的な利点は、以下の説明や図や特許請求の範囲から、この技術に精通した人には容易に明かである。
【0013】
【実施例】
多値論理演算の利点を次の例で示す。ほとんどの従来のディジタルプロセッサは、基数2範囲2の命数法で数を表す。すなわち各ディジットの単位値は基数2の数列(1,2,4,8など)で増加し、各ディジットは二値の一方の値(0または1)だけをとる。従来のディジタルプロセッサの構造では、1回のプロセッササイクルでNビットの数の対を加えることができる。しかしけた上げビットが加算器回路を伝播しなければならないので、二進の加算中に時間遅れが起こる。けた上げ伝搬遅れによってプロセッサの性能の上限が決まる。例えば簡単な二進演算を用いて基数2範囲2で表す次の数を加算すると、全加算動作に渡ってけた上げビットの長距離の伝播をしなければならない。
【数1】
【0014】
多値表現を用いてデータのオペランドを符号化して処理すれば、けた上げ伝播の問題はなくなる。この方法は情報を表現するのにより大きい範囲を用いるので、リップルけた上げは起こらず、けた上げ伝播遅れはなくなる。上の例の数を基数2範囲3で表現すれば、けた上げを起こさずに加算することができる。この場合、ビットの各列は二進加算ではなくて数値加算を用いて個別に計算する。計算結果を範囲3で表せばけた上げリップルは必要ない。
【数2】
【0015】
計算結果の範囲は大きいが、結果を表すのに用いる数体系の基数は変わらないことは重要である。すなわち、各ディジット位置の単位値は、やはり基数2の数列1,2,4,8などで増加する。範囲Nの命数法を用いて基数Mの数列で情報を符号化することを、冗長なディジットM,N符号化と呼ぶ。ディジットが正の値だけをとる場合は、この命数法は冗長な正ディジットM,N符号化と呼ぶ。従って、上の例の命数法は冗長な正ディジット2,3符号化である。正と負のディジット値をとることのできる命数法を、冗長な符号付きディジットM,N符号化と呼ぶ。
【0016】
上に説明した冗長なディジット演算法の寸法決めと速度の利点は、多重共振トンネル効果デバイスを用いた回路によって非常に効率的に実現できることが分かった。
【0017】
図1に、冗長な符号付きディジット4,3符号化により表した数の加算器の望ましい実施態様のブロック図を示す。ディジットは、−2,−1,0,1,2の値(すなわち符号付き範囲3命数法)をとる。この命数法の数列は基数4である。図1のブロック図は語幅が最大3ディジットの入力語用であるが、明らかにこの方法は任意の語幅に拡張してよい。
【0018】
符号付き冗長なディジット4,3符号化を用いて基数4の情報を冗長な符号化(符号付き範囲3)表現で表示したので、リップルけた上げは決して起こらない。つまり任意の出力ディジット、例えばR2は、等位または下位の最初の4入力ディジット、例えばX2、Y2、X1、Y1によって完全に決定されることになる。加算は次の3段階で行う。
段階1: Si=Xi+Yi
段階2: 4Ci+1+Wi=Si
段階3: Ri=Wi+Ci
ただし、結果の基数10の値は次式で与えられる。
【数3】
ただし、nは出力語のディジットの数である。
【0019】
図1において、入力ディジットの対(Xi,Yi)を先ず加算回路40を用いて加算して出力ディジットの和 Si=Xi+Yi(上の段階1)を生成する。Siは状態−4,−3,−2,−1,0,1,2,3,4をとり、従って符号付き範囲5である。次に各ディジットの和を、符号付き範囲5から符号付き範囲3への変換器(以後SR5−SR3変換器と呼ぶ)42によって、けた上げディジットCi+1、中間和Wi、制御信号Ei+1に変換する。SR5−SR3変換器は、上の段階2の分解機能を行う。最後に別の加算回路40により、隣接するSR5−SR3変換器が共同して加算して、一つの範囲3の出力結果を得る(上の段階3)。制御信号Ei+1は次の上位の変換器で用いて、結果のディジットを符号付き範囲3にする。ここに示した加算器を拡張して、任意の語幅の二つの数の和を計算することができる。部分的な中間の結果だけを回路内で共同にするので、回路の速度は入力ディジットの数に依らない。
【0020】
望ましい回路の実施態様の動作についての以下の説明では、入力と出力は電圧ではなくて状態を用いて表す。各状態に対応する電圧は設計の際に選択するものであり、電圧と状態との対応はこの技術の関係者には明かである。例えば、ある回路設計では、各状態と次の状態との差は0.3ボルトである。望ましい実施態様の加算器では、一般に回路の電圧は対応する状態に比例する。別の実施態様では、電圧と状態との関係は必ずしも厳密に線形や比例である必要はない。
【0021】
加算回路40の機能は、入力の和に比例する出力を発生する回路であればどれでもよい。このような回路はこの技術でよく知られている。
【0022】
SR5−SR3変換器の望ましい実施態様のブロック図を図2に示す。比較器58はディジット和をSiを0.5と比較して制御信号Ei+1を発生する。Ei+1は次の上位の変換器の入力である。Siが0.5より大きければEi+1=1であり、そうでなければEi+1=0である。
【0023】
中間和サブ回路60の入力はSiとEiの二つで、Eiは次の下位の変換器からの制御信号である。中間和サブ回路は出力Wiを出す。図3Aと3Bは、中間和サブ回路60の望ましい実施態様の略図である。図3Aの回路は、入力SiとEiに依存する中間信号MiとNiを生成する。図3Bの回路は、Eiが高であればWi=Ni−Miを出し、Eiが低であればWi=Mi−Niを出す。これらの回路の動作について以下に説明する。
【0024】
共振トンネル効果デバイス(RTD)は、一つ以上の量子井戸を通る電荷キャリアの共振トンネル効果による負の差抵抗を示すデバイスである。図4および図5A−5Cに示すように、印加したバイアスによってデバイス内の量子伝導状態が一つの電気接触内のフェルミレベルに合致したときにRTDのI−V曲線にピークが発生する。図5A、5B、5Cは、図4の点A、B、Cでそれぞれ電圧を印加したときのRTDの伝導帯のエネルギー図を示す。バイアス電圧のI−Vピークの位置は、デバイスを製作するのに用いたヘテロ構造の構成と層の厚さを制御することによって調整することができる。RTDを直列に結合すると、図6に示す例示のI−V特性のようなI−V特性を持つ多重ピークRTD(M−RTD)を生成する。この例では、同じヘテロ構造内でRTDを積み重ねて製作することにより、8ピークのI−V特性が得られた。繰り返すが、ピークの数とバイアスの分離は、製造工程中に制御できるパラメータである。
【0025】
中間和サブ回路60の動作を、中間和サブ回路の一部の略図である図7を参照して説明する。多レベル折りたたみ回路64の望ましい実施態様は、共振トンネル効果トランジスタ54と、VCCとコレクタとの間の負荷抵抗RLと、入力電圧源VINを備える。共振トンネル効果トランジスタ54の望ましい実施態様は、図に示すようにバイポーラトランジスタと、このトランジスタのエミッタに結合した多ピーク共振トンネル効果ダイオードの組み合わせ、またはエミッタに結合したM−RTDすなわち多重単一ピークRTDを備える個別のトランジスタである。入力電圧VINがゼロから増加するに従ってコレクタ電流は増加し始め、VOUTはVCCから減少を始める。VOUTは引き続き減少して、M−RTD52にかかる電圧は最初のピーク電圧に達する。入力電圧が増加し続けると、M−RTD52が動作して電流を制限し、VOUTは増加する。VINが更に増加するとこのサイクルを繰り返して、図8に示す入力−出力関係が生じる。この回路はほぼ「方形波」の伝達関数になることが分かる。レベル間の電圧の遷移は、負荷抵抗と、M−RTD52の山と谷の電流の差と、負荷デバイス(この図では抵抗RLであるが、能動的な負荷も考えられる)の積で決まる。同様にレベル間の遷移の傾斜は、主としてM−RTD52のI−V特性と負荷デバイスによって決まる。中間和サブ回路の望ましい実施態様(図3A)は、2個のこれらの共振トンネル効果トランジスタ多レベル折りたたみ回路64に電圧分割器を図のように接続したものである。
【0026】
図3Aにおいて、制御信号Eiが高であればトランジスタQ3に電流は流れない。VREFの選び方は、同様なI−V特性を持つM−RTDに対して、基準電圧VREFに対するQ2のベース電圧が同じ基準電圧に対するQ1のベース電圧の名目上半分になるようにする。この場合のMiとNi対Siの関係を図9に示す。Q1対Q2のベース電圧の分割により、図に示すようにNiの状態はMiの状態が2回変わる毎に1回だけ変わる。図3Bにおいては、やはり制御信号が高であればトランジスタQ8はオンでトランジスタQ9はオフになる。出力WiはトランジスタQ4とQ5への入力だけに依存し、図から明かなようにWi=Ni−Miである。図10は、制御信号入力が高のときの中間和サブ回路の伝達関数を示す。
【0027】
再び図3Aにおいて、制御信号Eiが低のときはベース・エミッタ接合オン電圧の2倍の電圧がQ3のベースにかかる。導通しているトランジスタQ3のベース対エミッタ電圧がD1またはD2にかかる順バイアスダイオード電圧と実質的に同じであれば、Q3のエミッタの抵抗R4にベース・エミッタ接合オン電圧がかかり、従ってQ3に流れる電流はVRE/R4である。このため、図11に示すようにNi対Si特性は1状態(VBER3/R4)だけ移動する。Miの伝達関数は変わらない。図3Bにおいて再び制御信号Eiが低であれば、トランジスタQ9はオンでトランジスタQ8はオフになる。出力WiはトランジスタQ6とQ7の入力にだけ依存し、図から明らかなように、Wi=Mi−Niである。図12は、制御信号入力が低のときの中間和サブ回路の伝達関数を示す。
【0028】
SR5−SR3変換器の最後のサブ回路はけた上げディジットサブ回路62である。けた上げディジットサブ回路の入力はSiとEiで、上の段階2で定義したように、けた上げディジットCi+1を発生する。けた上げディジットサブ回路の望ましい実施態様を図13Aと13Bに示す。図に示すように、けた上げディジットサブ回路は、抵抗器R7で構成する電圧分割器を接続した2個の共振トンネル効果多レベル折りたたみ回路64と、基準電圧VREFCとを備える。更に中間和サブ回路のものと同様な移動回路を図に示す。けた上げディジットサブ回路62の動作について以下に説明する。
【0029】
制御信号が
【数4】
のときはQ10にもQ11にも電流は流れない。トランジスタQ12と抵抗器R5と電流源により、図14のKiの伝達関数に示すように、状態が−2.5のとき(すなわちSi入力の「レベルが移動した」とき)、Ki折りたたみ回路に最初の上向き遷移が起こる。電圧分割器回路により、入力状態Siの1/4がQ13のベースに与えられ、Siの1/8がQ14のベースに与えられて、Ki折りたたみ回路は同じSi入力電圧範囲でLi回路の2倍の数の状態遷移を示す。この伝達関数を図14に示す。KiおよびLi折りたたみ回路の出力レベルは、多重共振トンネル効果デバイス52の山と谷の電流とR8の値によって決まる。出力KiとLiは図13Bの回路に与えられ、出力Ci+1=Li−Kiを発生する。得られるCi+1の伝達関数を図15に示す。
【0030】
制御信号が
【数5】
のときはQ10とQ11に電流が流れ、入力Siのレベルは更に移動する。図16のKiの伝達関数に示すように、R6を適当に選べば、Ki折りたたみ回路の入力の最初の上向き遷移は状態−1.5に移動する。Liの遷移も同様に移動し、ベース電圧の2対1の関係は変わらない。Liの伝達関数を図16に示す。再び図13Bの回路により、Ci+1=Li−Kiになる。得られるCi+1の伝達関数を図17に示す。
【0031】
望ましい共振トンネル効果デバイスのパラメータ
上に述べたMi、Ni、Ki、Li対Siの伝達関数を発生するために、多ピーク共振トンネル効果デバイス52は一般に少なくとも4個の共振ピークをほぼ等間隔の電圧で発生しなければならない。多ピーク共振トンネル効果ダイオードは、RTDの直列結合か、単一の結合した量子井戸ヘテロ構造を用いて得ることができる。RTDを直列に結合すると、結合の鎖の中のオフ共振RTDが望ましくない内部直列抵抗RSを生じる場合がある。この直列抵抗は、山と谷の電流の差と、負の差抵抗と正の直列抵抗RSの差と積に等しい大きさの電圧ヒステリシスを生じる。このヒステリシスの効果が現れるのは、累積した直列抵抗がRTDの負の差抵抗を超えたときである。従って直列に接続することのできるRTDの全数は一般に、使用するデバイスの累積した直列抵抗によって制限される。
【0032】
共振トンネル効果デバイスの電気的特性は、部分的には構成要素の層の厚さによって決まる。3ピーク特性を示す共振トンネル効果ダイオード構造の一例を表1に示す。この構造はエピタキシャル形成した層の積み重ねで、層1を基板上に形成し、層2を層1の上に形成し、というようにする。
【表1】
この例のM−RTDのヒステリシスの測定値は3mVより小さい。
【0033】
MVL回路のノイズマージンを十分にとるためには、M−RTDは一般に比較的に等しいピーク電流、比較的に等しい谷電流、比較的に等しい間隔のピーク電圧、適度の山と谷の比、低いヒステリシスを持たなければならない。表2は、いくつかのM−RTDパラメータの望ましい値を示す。
【表2】
【0034】
同様に、バイポーラ・スイッチイング・トランジスタのパラメータにも、望ましい値を与えることができる。表3は、いくつかのトランジスタのパラメータの望ましい値を示す。
【表3】
【0035】
この発明の別の実施態様では、望ましい実施態様から制御信号と関連する回路を除いてもよい。この別の実施態様では、出力語Rはやはり和X+Yを表すが、必ずしも符号付きディジット範囲3基数4ではない。
【0036】
上に述べた回路に関しては、多くの別の実施態様が可能である。共振トンネル効果多レベル折りたたみ回路は、一般にM−RTD回路に関連して任意の電流スイッチイングデバイスで構成してよい。ダイオードは、バイポーラトランジスタのベースをコレクタに短絡したもので置き換えてよい。
【0037】
次の表4は、いくつかの実施態様とその図の概要を示す。
【表4】
【0038】
以上、いくつかの望ましい実施態様について詳細に説明した。この発明の範囲は、ここに述べたものとは異なるが特許請求の範囲には含まれる実施態様を含むものである。
【0039】
内部および外部の接続は、抵抗的、容量的、直接的または間接的、中間の回路経由、その他、であってよい。実際の要素としては、シリコン、ガリウムひ素、またはその他の電子材料グループを用いた離散要素または完全な集積回路が考えられる。
【0040】
例示の実施態様に関してこの発明を説明したが、この説明は制限的に解釈してはならない。例示の実施態様の各種の変形や組み合わせやこの発明の他の実施態様は、この説明を参照すればこの技術に精通した人には明かである。従って特許請求の範囲は、このような変形や実施態様を全て含むものである。
【0041】
以上の説明に関して更に以下の項を開示する。
(1) 符号付きディジット範囲3基数4の語で表される二つの数の和を計算し、負の差抵抗を示す少なくとも1個のデバイスを備える装置。
(2) 前記デバイスは共振トンネル効果デバイスである、第1項記載の装置。
(3) 前記和は、符号付きディジット範囲3基数4の語で表される、第1項記載の装置。
【0042】
(4) 加算回路A(0),A (1),...,A(L)であって、A(i)の出力は2入力の和に比例する加算回路と、
変換器K(0),K(1),..., K(L)であって、変換器K(i)の入力は前記A(i)の出力に接続し、第1出力W(i)と第2出力C(i+1)は4C(i+1)+W(i)の入力であり、共振トンネル効果デバイスを備える変換器と、
加算回路T(1),T(2),...,T(L)であって、T(i)の第1入力は前記K(i)の第1出力に接続し、第2入力は前記K(i−1)の第2出力に接続し、出力R(i)はその2入力の和に比例する加算回路と、
を更に備え、
R(0)=W(0)およびR(L+1)=C(L+1)であって、R(0)からR(L+1)までによって決まるL+2ディジットを持つ基数4の語の値は前記二つの数の和である、
第1項記載の装置。
【0043】
(5) 前記変換器は電圧分割器を接続する2個の共振トンネル効果多レベル折りたたみ回路を備える、第4項記載の装置。
(6) 前記共振トンネル効果多レベル折りたたみ回路は、エミッタに結合した一つまたは複数の共振トンネル効果デバイスを持つバイポーラトランジスタを備える、第5項記載の装置。
【0044】
(7) 数AとBを加算する装置であって、AとBはそれぞれ符号付きディジット範囲3基数4の語XとYで表され、Xはディジット状態X(0)からX(L)までを持ち、Yはディジット状態Y(0)からY(L)までを持ち、前記装置は、
0からLまでの番号の付いたL+1個の入力加算回路であって、i番目の入力加算回路はX(i)に接続するX入力と、Y(i)に接続するY入力と、X(i)+Y(i)に比例する出力S(i)を持つ入力加算回路と、
0からLまでの番号の付いたL+1個の符号付き範囲5から符号付き範囲3への変換器であって、i番目の変換器回路の入力はS(i)に接続し、出力はW(i)とC(i+1)であって4C(i+1)+W(i)=S(i)であり、前記i番目の変換器回路は少なくとも一つの共振トンネル効果ダイオードを備える変換器と、
1からLまでの番号の付いたL個の出力加算回路であって、それぞれW(i)に接続する第1入力と、C(i)に接続する第2入力と、W(i)+C(i)に比例する出力R(i)を持つ出力加算回路と、
を備え、
前記数AとBの和は符号付きディジット基数4の語Rで計算して表し、Rはディジット状態R(0)からR(L+1)までを持ち、R(0)=W(0)およびR(L+1)=C(L+1)であり、前記和の基数10の値は
【数6】
で与えられる装置。
【0045】
(8) 前記i番目の符号付き範囲5から符号付き範囲3への変換器は、
S(i)が0.5以下の時は第1出力状態であり、S(i)が0.5を超えるときは第2出力状態である出力E(i+1)と、
(i−1)番目の変換器の前記出力E(i+1)に接続する入力E(i)であって、E(i)が前記第1出力状態に等しいときはW(i)は状態−1,0,1,2に制限されまたC(i+1)は状態−1と0に制限され、E(i)が前記第2出力状態に等しいときはW(i)は状態−2,−1,0,1に制限されまたC(i+1)は状態0と1に制限される入力E(i)と、
を備え、
前記数AとBの和を符号付きディジット範囲3基数4の語Rで計算して表示し、Rはディジット状態R(0)からR(L+1)までを持ち、R(0)=W(0)およびR(L+1)=C(L+1)であり、前記和の基数10の値は
【数7】
で与えられる、第7項記載の装置。
【0046】
(9) 符号付き範囲5のディジットを2ディジットの符号付き基数4の語に変換し、電圧分割回路を接続する2個の共振トンネル効果多レベル折りたたみ回路を備える装置。
【0047】
(10) 高密度で超高性能の多値論理演算集積回路を実現するための、極めて大きな利点を持つ共振トンネル効果デバイスを含む回路を開示する。多重の負の相互コンダクタンス領域を持つデバイスを用いる構造であれば多重二進ビットを非常に効率的に処理できるので、共振トンネル効果デバイスを用いて作った多値論理回路は、従来のIC技術による二進回路や多値回路より速度と密度が大きい。この発明の一形式では、符号付きディジット範囲3基数4の語で表される二つの数の和を計算する加算器は、入力語XとYの対応するディジットを加算してディジット和Siを作る加算回路40と、電圧分割器を結合する多レベル折りたたみ回路64を用いてディジットの和を中間和とけた上げディジットに分解する符号付き範囲5から符号付き範囲3への変換器回路42と、中間和とけた上げディジットを加算して結果のディジットを作る第2組の加算回路40で構成する。和は同様に符号付きディジット範囲3基数4の語で表すことが望ましい。多レベル折りたたみ回路は共振トンネル効果トランジスタ(例えば、エミッタに結合する多重ピーク共振トンネル効果ダイオード52を備えるバイポーラトランジスタ)を含むことが望ましい。
【図面の簡単な説明】
この発明の新規な特徴は特許請求の範囲に規定されている。しかし発明そのものもその他の特徴や利点も、詳細な説明を以下の図面に関連して読めば最も良く理解することができる。
【図1】冗長な符号付きディジット範囲3基数4の加算器の望ましい実施態様のブロック図。
【図2】符号付き範囲5から符号付き範囲3への変換器の望ましい実施態様のブロック図。
【図3】Aは中間和サブ回路の望ましい実施態様の略図。
Bは中間和サブ回路の望ましい実施態様の略図。
【図4】代表的な共振トンネル効果ダイオードの電流−電圧特性のグラフ。
【図5】Aは代表的な共振トンネル効果ダイオードの印加電圧を増加させたときの伝導帯のエネルギー図。Bは代表的な共振トンネル効果ダイオードの印加電圧を増加させたときの伝導帯のエネルギー図。Cは代表的な共振トンネル効果ダイオードの印加電圧を増加させたときの伝導帯のエネルギー図。
【図6】8ピーク共振トンネル効果ダイオードの電流−電圧特性図。
【図7】共振トンネル効果多レベル折りたたみ回路の略図。
【図8】図7の回路の伝達関数。
【図9】制御信号が高のときの中間値MiとNi対Siの伝達関数。
【図10】制御信号が高のときの中間和サブ回路の伝達関数のグラフ。
【図11】制御信号が低のときの中間値MiとNi対Siの伝達関数。
【図12】制御信号が低のときの中間和サブ回路の伝達関数のグラフ。
【図13】Aはけた上げディジットサブ回路の望ましい実施態様の略図。
Bはけた上げディジットサブ回路の望ましい実施態様の略図。
【図14】制御信号が低のときの中間値KiとLi対Siの伝達関数。
【図15】制御信号が低のときのけた上げディジットサブ回路の伝達関数のグラフ。
【図16】制御信号が高のときの中間値KiとLi対Siの伝達関数。
【図17】制御信号が高のときのけた上げディジットサブ回路の伝達関数のグラフ。
【符号の説明】
40 加算回路
42 符号付き範囲5から符号付き範囲3への変換器(SR5−SR3変換器)
52 多重ピーク共振トンネル効果デバイス(M−RTD)
54 共振トンネル効果トランジスタ
58 比較器
60 中間和サブ回路
62 けた上げディジットサブ回路
64 折りたたみ回路[0001]
[0002]
[Industrial application fields]
The present invention relates generally to integrated circuits, and more particularly to multi-valued logic circuits with resonant tunneling devices.
[0003]
[Prior art]
Although the background of the present invention will be described in connection with resonant tunneling devices and methods that implement multi-valued logic operations, this is not intended to limit the scope of the invention.
[0004]
Resonant tunneling device
Over the past decade, researchers have studied the electrical properties of various superlattices, quantum wells, and resonant tunneling structures using heteroepitaxial technology. Initial proposals and research on resonant tunneling diodes were reported by Chang, Esaki, Tsu (Applied Physics Letters, pages 24, 592), which was later developed by Solner et al. ( Applied Physics Letter, 43, 588), it was observed that this structure has a large negative differential resistance (hereinafter referred to as NDR). Since only discrete energy states can be taken when charge moves through the quantum well, there is a peak in the current-voltage relationship of the resonant tunneling diode (RTD). That is, as the voltage increases from zero, the diode current increases and then decreases over a wide range of higher applied voltages. To date, multi-peak resonant tunneling devices (hereinafter referred to as M-RTDs) consisting of a series of RTD combinations in an epitaxial stack have been shown. Recently Texas Instruments made a heterostructure with 15 resonance peaks at room temperature.
[0005]
Since the initial work of RTD, many three-terminal resonant tunneling devices have been proposed and presented (eg, F. Capasso, S. Sen, F. Beltram, high speed semiconductor devices) (SM Sze, ed.), Page 465, John Wiley & Sons, New York). By coupling the RTD to various terminals of a conventional transistor, a large group of resonant tunneling transistors was created. The most promising of these transistors are resonant tunneling bipolar transistors (RTBT) (eg F. Capasso, S. Sen, AY Cho), Applied Physics Letters, pages 51, 526, ), Resonant tunneling thermionic transistors (RHET) (see, for example, N. Yokoyama et al., Solid State Electronics, pages 31 and 577), and resonant tunneling field effect transistors (RTFETs). These devices are made by coupling RTDs to the emitter terminals of heterojunction bipolar transistors, thermionic transistors, and field effect transistors, respectively.
[0006]
For nanoelectronic devices such as resonant tunneling diodes and transistors, many laboratories are investigating the possibility of operating at dimensions much smaller than those at which conventional transistors operate. The goal of the design of these devices is to use the quantum effect itself to achieve nanometer dimensions. Such nanoelectronic devices are described, for example, in the following documents.
Published on April 8, 1986 to US Pat. No. 4,581,621, “Quantum Device Output Switch”, Reed.
U.S. Pat. No. 4,704,622, “Negative transconductance device”, issued to Kapaso et al.
U.S. Pat. No. 4,721,983, “Three-terminal tunnel effect device”, issued to Frazier on January 26, 1988.
U.S. Pat. No. 4,849,799, “Resonant Tunneling Transistor”, issued to Capasso et al. On July 18, 1989.
U.S. Pat. No. 4,851,886, "Binary Superlattice Tunneling Device and Method", issued to Lee et al. On July 25, 1989.
U.S. Pat. No. 4,853,753, “Resonant Tunneling Device and Device Operation Mode”, issued to Kapaso et al.
U.S. Pat. No. 4,912,531, "3-terminal quantum device", issued to Reed et al. On March 27, 1990
U.S. Pat. No. 4,959,696, "Three-terminal tunnel effect device and method", issued to September 25, 1990 to Friendsley et al.
U.S. Pat. No. 4,999,697, “Sequential Quenching Resonant Tunneling Effect Transistor”, issued on March 12, 1991 to Kapaso et al.
[0007]
[Problems to be solved by the invention]
Multi-valued logic
Although the performance of embedded dual processors and high-performance computers has improved significantly with binary arithmetic integrated circuits (ICs), there are limits to further increasing the speed and density of conventional ICs due to dimensional limitations. Early in the year 2000 AD, the dimensions of conventional transistors reach their theoretical limits due to quantum mechanical effects (eg, RT Bate, Nanotechnology, 1,
[0008]
In future ultra high performance digital systems, clock speeds in excess of 10 GHz are required to minimize data latency. Current systems that use binary computations based on silicon VLSI technology will be able to significantly improve performance using complex carry ripple reduction schemes. However, for some classes of systems, this method may not be appropriate due to data latency and the requirement for very high speed calculations.
[0009]
Multi-valued logic (hereinafter referred to as MVL) circuits have the potential to increase speed and density (for the same minimal space). This is because a single MVL circuit can process many binary bits simultaneously. For examples of multi-valued logical adders and multipliers that can perform operations without ripple carry using a redundant number system, see, for example, L.A. J. et al. Michel, Minutes of International Symposium on MVL, 1992, J. Goto et al., International Solid State Circuit Conference, 1991, M.C. Kaneyama, M.M. Nomura, T. See Higuchi, Minutes of International Symposium on MVL, 1990. To date, these methods have been proposed on the premise of using conventional integrated circuit groups (eg, CMOS or heterojunction ECL).
[0010]
[Means for Solving the Problems]
The multi-resonance tunnel effect device has been found to have an excellent advantage of realizing a high-density and ultra-high performance multi-valued logic integrated circuit. Conventional techniques (such as CMOS and heterojunction ECL) require complex circuitry and many elements, and so do not appear to be suitable for use in MVL ICs. Resonant tunneling devices have new characteristics that can realize ultra-high-speed and high-density circuits even before reaching the quantum size limit. Since a structure using a device having multiple negative transconductance regions can process multiple binary bits very efficiently, a multi-valued logic circuit made using a resonant tunneling device is based on conventional IC technology. Speed and density are higher than those of binary and multilevel circuits.
[0011]
In general, and in one form of the invention, an adder that calculates the sum of two numbers represented by a signed
[0012]
The adder of the present invention has several technical advantages over conventional adders. For example, the new adder described here is faster and more dense than conventional adders. Ripple carry can be eliminated by the preferred embodiment described herein. The speed of the circuit does not depend on the width of the input word. Other technical advantages are readily apparent to those skilled in the art from the following description, figures and claims.
[0013]
【Example】
The advantages of multi-valued logic operations are shown in the following example. Most conventional digital processors represent numbers in a radix-2 range-2 quotient system. That is, the unit value of each digit increases in a radix-2 sequence (1, 2, 4, 8, etc.), and each digit takes only one of the binary values (0 or 1). In conventional digital processor architectures, N-bit number pairs can be added in one processor cycle. However, since the carry bits must propagate through the adder circuit, a time delay occurs during binary addition. The carry propagation delay determines the upper limit of processor performance. For example, when the next number represented by the radix-2
[Expression 1]
[0014]
If data operands are encoded and processed using a multi-value representation, the problem of carry propagation is eliminated. Since this method uses a larger range to represent the information, no ripple carry occurs and the carry propagation delay is eliminated. If the numbers in the above example are expressed in the radix-2
[Expression 2]
[0015]
Although the range of calculation results is large, it is important that the base of the number system used to express the results does not change. That is, the unit value of each digit position also increases in the radix-2
[0016]
It has been found that the sizing and speed advantages of the redundant digit algorithm described above can be realized very efficiently by a circuit using multiple resonant tunneling devices.
[0017]
FIG. 1 shows a block diagram of a preferred embodiment of the number of adders represented by redundant signed
[0018]
Since radix-4 information is displayed in redundantly encoded (signed range 3) representation using signed
Stage 1: Si= Xi+ Yi
Stage 2: 4Ci + 1+ Wi= Si
Step 3: Ri= Wi+ Ci
However, the resulting
[Equation 3]
Where n is the number of digits in the output word.
[0019]
In FIG. 1, a pair of input digits (Xi, Yi) Is first added using the
[0020]
In the following description of the operation of the preferred circuit embodiment, inputs and outputs are expressed using states rather than voltages. The voltage corresponding to each state is selected at the time of design, and the correspondence between the voltage and the state is obvious to those skilled in the art. For example, in a circuit design, the difference between each state and the next state is 0.3 volts. In the preferred embodiment adder, the voltage of the circuit is generally proportional to the corresponding state. In other embodiments, the relationship between voltage and state need not be strictly linear or proportional.
[0021]
The function of the adding
[0022]
A block diagram of a preferred embodiment of the SR5-SR3 converter is shown in FIG.
[0023]
The input of the
[0024]
A resonant tunneling device (RTD) is a device that exhibits negative differential resistance due to resonant tunneling of charge carriers through one or more quantum wells. As shown in FIGS. 4 and 5A-5C, the RTD IV curve peaks when the applied bias causes the quantum conduction state in the device to match the Fermi level in one electrical contact. 5A, 5B, and 5C show energy diagrams of the conduction band of the RTD when voltages are respectively applied at points A, B, and C in FIG. The position of the bias voltage IV peak can be adjusted by controlling the heterostructure configuration and layer thickness used to fabricate the device. When RTDs are coupled in series, a multi-peak RTD (M-RTD) having IV characteristics such as the exemplary IV characteristics shown in FIG. 6 is generated. In this example, an RTD of 8 peaks was obtained by stacking and fabricating RTDs in the same heterostructure. Again, the peak number and bias separation are parameters that can be controlled during the manufacturing process.
[0025]
The operation of the
[0026]
In FIG. 3A, the control signal EiIf Q is high, transistor Q3Current does not flow through. VREFIs selected with respect to an M-RTD having similar IV characteristics, with reference voltage VREFQ for2Q for the same reference voltage1To be nominally half of the base voltage. M in this caseiAnd NiVs. SiThe relationship is shown in FIG. Q1Vs Q2As shown in the figure, NiThe state of MiIt changes only once every time the state changes. In FIG. 3B, if the control signal is still high, transistor Q8Is on and transistor Q9Turns off. Output WiIs transistor Q4And Q5Depends only on the input to Wi= Ni-MiIt is. FIG. 10 shows the transfer function of the intermediate sum subcircuit when the control signal input is high.
[0027]
Referring again to FIG. 3A, the control signal EiWhen Q is low, a voltage twice the base-emitter junction ON voltage is Q3Take on the base of. Conducting transistor Q3The base-to-emitter voltage of D is1Or D2Q is substantially the same as the forward-biased diode voltage across3Emitter resistance R4Is applied with the base-emitter junction on-voltage, so Q3The current flowing throughRE/ R4It is. Therefore, as shown in FIG.iVs. SiCharacteristic is 1 state (VBER3/ R4) Just move. MiThe transfer function of does not change. In FIG. 3B again the control signal EiIs low, transistor Q9Is on and transistor Q8Turns off. Output WiIs transistor Q6And Q7As is clear from the figure, it depends only on the input of Wi= Mi-NiIt is. FIG. 12 shows the transfer function of the intermediate sum subcircuit when the control signal input is low.
[0028]
The last subcircuit of the SR5-SR3 converter is a
[0029]
Control signal
[Expression 4]
Q when10Q11However, no current flows. Transistor Q12And resistor R514 and K of FIG.iWhen the state is −2.5 (ie, SiInput "level has moved"), KiThe first upward transition occurs in the folding circuit. The voltage divider circuit causes the
[0030]
Control signal
[Equation 5]
Q when10And Q11Current flows through the input SiThe level moves further. K in FIG.iAs shown in the transfer function of R6If you choose properly, KiThe first upward transition of the input of the folding circuit moves to state -1.5. LiSimilarly, the transition of the base voltage also moves, and the two-to-one relationship of the base voltage does not change. LiThe transfer function is shown in FIG. Again by the circuit of FIG.i + 1= Li-Kibecome. C obtainedi + 1The transfer function is shown in FIG.
[0031]
Desirable resonant tunneling device parameters
M mentioned abovei, Ni, Ki, LiVs. SiIn order to generate the transfer function, the multi-peak
[0032]
The electrical properties of a resonant tunneling device are determined in part by the layer thickness of the component. An example of a resonant tunneling diode structure exhibiting three peak characteristics is shown in Table 1. This structure is a stack of epitaxially formed layers, where
[Table 1]
The measured value of hysteresis of the M-RTD in this example is less than 3 mV.
[0033]
In order to provide sufficient noise margin for MVL circuits, M-RTDs generally have relatively equal peak currents, relatively equal valley currents, relatively equally spaced peak voltages, reasonable peak-to-valley ratios, and low Must have hysteresis. Table 2 shows desirable values for some M-RTD parameters.
[Table 2]
[0034]
Similarly, desirable values can be given to the parameters of the bipolar switching transistor. Table 3 shows desirable values for some transistor parameters.
[Table 3]
[0035]
In another embodiment of the present invention, circuitry associated with the control signal may be omitted from the preferred embodiment. In this alternative embodiment, the output word R still represents the sum X + Y, but not necessarily the signed
[0036]
Many alternative embodiments are possible for the circuits described above. A resonant tunneling multi-level folding circuit may consist of any current switching device, generally in conjunction with an M-RTD circuit. The diode may be replaced with a bipolar transistor base shorted to the collector.
[0037]
Table 4 below outlines some embodiments and their figures.
[Table 4]
[0038]
A number of preferred embodiments have been described in detail above. The scope of the invention includes embodiments that are different from those described herein but fall within the scope of the claims.
[0039]
Internal and external connections may be resistive, capacitive, direct or indirect, via intermediate circuitry, etc. Actual elements could be discrete elements or fully integrated circuits using silicon, gallium arsenide, or other electronic material groups.
[0040]
While this invention has been described with reference to illustrative embodiments, this description should not be construed as limiting. Various modifications and combinations of the illustrated embodiments and other embodiments of the invention will be apparent to persons skilled in the art upon review of this description. Accordingly, the claims include all such modifications and embodiments.
[0041]
The following items are further disclosed with respect to the above description.
(1) Signed
(2) The apparatus according to
(3) The apparatus according to
[0042]
(4) Adder circuits A (0), A (1),. . . , A (L), and the output of A (i) is proportional to the sum of two inputs;
Converters K (0), K (1),. . . , K (L), the input of the converter K (i) is connected to the output of the A (i), and the first output W (i) and the second output C (i + 1) are 4C (i + 1) + W A converter that is an input of (i) and comprises a resonant tunneling device;
Adder circuits T (1), T (2),. . . , T (L), the first input of T (i) is connected to the first output of K (i), the second input is connected to the second output of K (i-1), The output R (i) is an adder circuit proportional to the sum of the two inputs;
Further comprising
R (0) = W (0) and R (L + 1) = C (L + 1), and the value of a radix-4 word with L + 2 digits determined by R (0) to R (L + 1) is the two numbers Is the sum of
The apparatus of
[0043]
(5) The apparatus of
6. The apparatus of
[0044]
(7) Device for adding numbers A and B, where A and B are each represented by a signed
L + 1 input adder circuits numbered from 0 to L, wherein the i-th input adder circuit has an X input connected to X (i), a Y input connected to Y (i), and X ( i) an input adder circuit having an output S (i) proportional to + Y (i);
A converter from L + 1 signed
L number of output adding circuits numbered from 1 to L, each having a first input connected to W (i), a second input connected to C (i), and W (i) + C ( an output adder circuit having an output R (i) proportional to i);
With
The sum of the numbers A and B is calculated and represented by a signed
[Formula 6]
Equipment given in.
[0045]
(8) The converter from the i-th signed
When S (i) is 0.5 or less, the output state is the first output state. When S (i) exceeds 0.5, the output state E (i + 1) is the second output state;
(I-1) An input E (i) connected to the output E (i + 1) of the 1st converter, and when E (i) is equal to the first output state, W (i) is in state-1 , 0, 1, 2 and C (i + 1) is limited to states -1 and 0, and when E (i) is equal to the second output state, W (i) is in states -2, -1, An input E (i) limited to 0,1 and C (i + 1) limited to
With
The sum of the numbers A and B is calculated and displayed in the signed
[Expression 7]
8. The apparatus according to claim 7, which is given by:
[0046]
(9) An apparatus comprising two resonant tunneling multi-level folding circuits that convert a signed
[0047]
(10) Disclosed is a circuit including a resonant tunneling device having extremely great advantages for realizing a high-density and ultra-high performance multi-valued logic integrated circuit. A structure using a device having multiple negative transconductance regions can process multiple binary bits very efficiently, so a multi-valued logic circuit made using a resonant tunneling device is based on conventional IC technology. Speed and density are higher than binary circuits and multi-value circuits. In one form of the invention, an adder that calculates the sum of two numbers represented by a word in a signed
[Brief description of the drawings]
The novel features of the invention are set forth in the appended claims. However, the invention itself and other features and advantages are best understood when the detailed description is read in conjunction with the following drawings.
FIG. 1 is a block diagram of a preferred embodiment of a redundant signed digit range three radix-4 adder.
FIG. 2 is a block diagram of a preferred embodiment of a converter from signed
FIG. 3A is a schematic diagram of a preferred embodiment of an intermediate sum subcircuit.
B is a schematic diagram of a preferred embodiment of an intermediate sum subcircuit.
FIG. 4 is a graph of current-voltage characteristics of a typical resonant tunneling diode.
FIG. 5A is an energy diagram of a conduction band when an applied voltage of a typical resonant tunneling diode is increased. B is an energy diagram of the conduction band when the voltage applied to a typical resonant tunneling diode is increased. C is an energy diagram of the conduction band when the voltage applied to a typical resonant tunneling diode is increased.
FIG. 6 is a current-voltage characteristic diagram of an 8-peak resonant tunneling effect diode.
FIG. 7 is a schematic diagram of a resonant tunneling multi-level folding circuit.
8 is a transfer function of the circuit of FIG.
FIG. 9 shows an intermediate value M when the control signal is high.iAnd NiVs. SiTransfer function.
FIG. 10 is a graph of the transfer function of the intermediate sum subcircuit when the control signal is high.
FIG. 11 shows an intermediate value M when the control signal is low.iAnd NiVs. SiTransfer function.
FIG. 12 is a graph of the transfer function of the intermediate sum subcircuit when the control signal is low.
FIG. 13 is a schematic diagram of a preferred embodiment of a carry digit subcircuit.
B is a schematic representation of a preferred embodiment of the carry digit subcircuit.
FIG. 14 shows an intermediate value K when the control signal is low.iAnd LiVs. SiTransfer function.
FIG. 15 is a graph of the transfer function of the carry digit subcircuit when the control signal is low.
FIG. 16 shows an intermediate value K when the control signal is high.iAnd LiVs. SiTransfer function.
FIG. 17 is a graph of the transfer function of the carry digit subcircuit when the control signal is high.
[Explanation of symbols]
40 Adder circuit
42 Converter from signed
52 Multi-peak resonant tunneling device (M-RTD)
54 Resonant Tunneling Transistor
58 comparator
60 Intermediate sum subcircuit
62-digit digit sub-circuit
64 Folding circuit
Claims (3)
前記2個の数を表す符号付きディジット範囲3基数4の語と、
負性微分抵抗を示し、和を計算する少なくとも1個の装置と、
加算回路A(0)、A(1)、・・・、A(L)であって、A(i)の出力はその2個の入力の和に比例する加算回路と、
変換器K(0)、K(1)、・・・、K(L)であって、変換器K(i)の入力はA(i)の前記出力に接続され、4C(i+1)+W(i)の入力について第1の出力W(i)と第2の出力C(i+1)を有し、共振トンネルデバイスを備える変換器と、
加算回路T(1)、T(2)、・・・、T(L)であって、T(i)の第1の入力はK(i)の前記第1の出力に接続され、第2の入力はK(i−1)の前記第2の出力に接続され、R(i)の出力はその2個の入力の和に比例する加算回路を有し、
R(0)=W(0)およびR(L+1)=C(L+1)であって、R(0)からR(L+1)までによって決められるL+2ディジットを持つ基数4の語の値は、前記2個の数の和であり、
前記変換器は、電圧分割器によって接続される2個の共振トンネル多重折り畳み回路を有する前記装置。A device for calculating the sum of two numbers,
With the term signed digit range 3 radix 4 representing the number of two said,
Shows a negative differential resistance, and at least one device for calculating the sum,
Adder circuits A (0), A (1),..., A (L), the output of A (i) being proportional to the sum of the two inputs,
Converter K (0), K (1),..., K (L), and the input of converter K (i) is connected to the output of A (i) and 4C (i + 1) + W ( a converter having a first output W (i) and a second output C (i + 1) for the input of i) and comprising a resonant tunneling device;
Adder circuits T (1), T (2),..., T (L), the first input of T (i) being connected to the first output of K (i), and the second Is connected to the second output of K (i−1), the output of R (i) has an adder circuit proportional to the sum of the two inputs,
R (0) = W (0) and R (L + 1) = C (L + 1), and the value of a radix-4 word with L + 2 digits determined by R (0) to R (L + 1) is 2 The sum of the numbers,
The apparatus, wherein the converter comprises two resonant tunneling multiple folding circuits connected by a voltage divider.
第1の共振トンネル多重折り畳み回路と、
第2の共振トンネル多重折り畳み回路と、
前記第1及び前記第2の共振トンネル多重折り畳み回路に接続され、符号付き範囲5ディジットの信号を2ディジット符号付き基数4の語に変換する電圧分割回路を有する前記装置。An apparatus for converting a signed range of 5 digits to a 2-digit signed radix-4 word,
A first resonant tunnel multiple folding circuit;
A second resonant tunnel multiple folding circuit;
The apparatus comprising a voltage divider circuit connected to the first and second resonant tunneling multi-fold circuits for converting a signed range 5 digit signal into a 2 digit signed radix-4 word.
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