JP3724485B2 - 信号処理回路及び信号処理方法 - Google Patents

Description

本発明は、信号処理回路及び信号処理方法に係り、特に、光ディスク装置におけるＦＭ（Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）変調信号から生成されたディジタル信号を処理するための信号処理回路及び信号処理方法に関する。

従来、ＦＭ変調信号からディジタルＦＭ信号を生成する信号処理回路は、光ディスク装置等の再生系に設けられている。

図８に、従来の一例である信号処理回路のブロック図を示す。また、図９には、従来の信号処理回路での理想のタイミングチャートを示す。図８において、信号処理回路１０は、両エッジ検出回路１１、カウンタ回路１２、ラッチ回路１３、デジタルＬＰＦ回路１４で構成される。

両エッジ検出回路１１には、端子１５から図９（Ａ）に示すＦＭ変調信号が供給されている。両エッジ検出回路１１は、供給されたＦＭ変調信号を図９（Ｂ）に示すＦＭパルス信号に変換する。ＦＭパルス信号は、ＦＭ変調信号のレベルをゼロレベルより大きければＨｉｇｈ、小さければＬｏｗとなるように変換されている。両エッジ検出回路１１は、変換したＦＭパルス信号の立ち上がりエッジと立ち下がりエッジとを検出して図９（Ｃ）に示す両エッジ信号１８を生成する。この両エッジ信号はカウンタ回路１２とラッチ回路１３とデジタルＬＰＦ１４に供給される（１８）。

カウンタ回路１２には、端子１６からのクロックパルスと両エッジ検出回路１１からの両エッジ信号とが供給されている。カウンタ回路１２は、クロックパルスをカウントしてカウント値Ｑ１〜Ｑｎをラッチ回路１３に供給する（１９）。カウンタ回路１２は、両エッジ信号によりリセットされ、エッジ間をカウントする。

図９（Ｄ）のカウント値で説明すると、カウント値がＮ１までカウントされたとき、図９（Ｃ）に示す両エッジ信号のエッジ出力によりリセットされて、カウント値は０となる。リセットされた後、カウント値のカウントが再開されて、カウント値がＮ２までカウントされたときに両エッジ信号のエッジ出力によりリセットされる。このように、両エッジ信号によりリセットされる時のカウント値はＮ１、Ｎ２、Ｎ３、Ｎ４となる。

ラッチ回路１３には、カウンタ回路１２からのカウント値と両エッジ検出回路１１からの両エッジ信号とが供給されている。ラッチ回路１３は、両エッジ信号のエッジ出力のタイミングに基づいて、カウント値Ｑ１〜Ｑｎをラッチする。図９（Ｄ）のカウント値においては、ラッチ回路１３はカウント値Ｎ１、Ｎ２、Ｎ３、Ｎ４をそれぞれリセットされるタイミングでラッチする。ラッチされたカウント値はデジタルＬＰＦ１４に供給される。

デジタルＬＰＦ１４は、ラッチ回路１３からのカウント値と両エッジ検出回路１１からの両エッジ信号とが供給されている。デジタルＬＰＦ１４は、ラッチ回路１３から供給されたカウント値に基づいてデジタル処理を行い、ＦＭ変調信号の高域周波数成分を除去する。ディジタル処理が行われたＦＭ信号は、端子１７へ供給される。ディジタルＬＰＦ１４の出力ディジタルデータに基づいて信号処理が行われる。

このように、信号処理回路は、ＦＭ変調信号から生成されたＦＭパルス信号の両エッジ信号を検出し、この両エッジ信号のタイミングによりカウンタでクロック数をカウントし、カウント値に基づいてディジタル処理を行い、信号処理を行う。

また、図９に示すような理想のタイミングで信号処理を行う場合、ＦＭ変調信号に応じた信号やカウント値が得られ、また、正確なディジタルＦＭ信号を得ることができる。しかし、実際のＦＭ変調信号にはノイズが重畳されている。

図１０は、実際のＦＭ変調信号とゼロレベル近辺の拡大図を示す。図１０において、ゼロレベル近辺で、ＦＭ変調信号のノイズにより、ＦＭ変調信号とゼロレベルとが複数回交差してしまうため、信号の立ち上がりエッジ及び立ち下がりエッジのそれぞれが複数回検出される。従って、図８に示す両エッジ検出回路１１から供給される両エッジ信号が正確に検出されない。

図１１に、実際の信号処理回路でのタイミングチャートを示す。図１１（Ａ）はＦＭパルス信号、図１１（Ｂ）は両エッジ信号、図１１（Ｃ）はクロックパルス（ＣＬＫ）、図１１（Ｄ）はカウント値を示している。図１１（Ａ）〜（Ｄ）に示すタイミングチャートは、図１０に示す実際のノイズが発生したＦＭ変調信号により生成される。

図１１（Ａ）のＦＭパルス信号は、図１０に示すＦＭ変調信号のノイズによりゼロレベルと複数回交差するため、信号の立ち上がりの期間Ｔ１と立ち下がりの期間Ｔ２に、立ち上がり、立ち下りが複数発生する。期間Ｔ１、Ｔ２に発生する複数の立ち上がり、立ち下りは、チャタリングと呼ばれている。

このＦＭパルス信号に発生するチャタリングにより、図１１（Ｂ）に示すように期間Ｔ１、Ｔ２に複数のエッジが検出される。複数のエッジが検出されることにより、図１１（Ｃ）のクロックパルスのカウント開始位置を正確に決定することができず、図１１（Ｄ）のカウント値も正確に得ることができないという問題点があった。

従って、実際のＦＭ変調信号を信号処理回路で信号処理する場合、ＦＭ変調信号にノイズが発生するためにＦＭパルス信号にチャタリングが発生し、正確なディジタルＦＭ信号の信号処理を行うことができなかった。

そこで、チャタリングが発生したＦＭパルス信号を処理する場合にも正確なディジタルＦＭ信号を得ることができるように、以下に説明する方法を用いていた。

図１２に、従来のチャタリングを除去するためのタイミングチャートを示す。図１２（Ａ）はＦＭパルス信号、図１２（Ｂ）はチャタリング除去後ＦＭパルス信号、図１２（Ｃ）は両エッジ信号を示している。図１２（Ａ）のＦＭパルス信号は、両エッジ検出回路１１によりチャタリングが除去されて、図１２（Ｂ）のＦＭパルス信号となる。この図１２（Ｂ）のＦＭパルス信号を基に図１２（Ｃ）の両エッジ信号が生成される。

図１２（Ｂ）のチャタリング除去後ＦＭパルス信号は、例えば、タイミングｔ１でチャタリングが発生した場合、チャタリングがなくなるタイミングｔ２まで立ち上がりエッジは確定されない。その後、一定期間Ｔ３でＦＭパルス信号が同一レベルで継続され、タイミングｔ３でＦＭパルス信号は立ち上がりエッジ検出を確定する。この時、チャタリング除去後ＦＭパルス信号の立ち上がりエッジ検出を確定するまでの期間はＴｘである。

次に、タイミングｔ４でチャタリングが発生した場合、チャタリングがなくなるタイミングｔ５まで立ち下がりエッジは確定されない。その後、ＦＭパルス信号が同一レベルで、一定期間Ｔ３で継続され、タイミングｔ６でＦＭパルス信号は立ち下がりエッジ検出を確定する。この時、チャタリング除去後ＦＭパルス信号が立ち下がりエッジ検出を確定するまでの期間はＴｙである。

一方、ＦＭパルス信号にチャタリングが発生しないタイミングｔ７、タイミングｔ９では、各々一定期間Ｔ３を遅延し、立ち上がり、立ち下がりのエッジ検出を確定する。

このように、チャタリング除去後ＦＭパルス信号は、ＦＭパルス信号が一定期間同一のレベルに達した時に立ち上がり、立ち下がりのエッジ検出を確定する方法により生成される。この方法において、チャタリングが発生した場合、エッジ検出を確定するまでの期間の遅延量は、チャタリングがなくなるまでの期間と一定の期間との合計であり、チャタリングが発生しない場合、一定期間のみが遅延量となる。

上記のように、実際の信号にはノイズが存在し、この信号の立ち上がり、立ち下がりのエッジ検出の発生する周期が一定とならず、正確な信号処理が行えない。

また、ノイズを除去するために、ノイズが発生している期間及び一定期間を遅延させ、エッジ検出を確定する場合、ノイズの存在する時と存在しない時とではエッジを検出する時の遅延量が異なり、信号の周期が変化してしまう。それにより、カウンタ値が異常値になり、それに伴ないラッチ回路に保持される値も正常値に対し増減してしまう。その結果、正確な信号を得ることができない。

よって、本発明は上記の問題点を解決し、入力パルス信号を正確な周期で信号処理することができる信号処理回路及び信号処理方法を提供することを目的とする。

上記の課題を解決するために、請求項１に記載の発明は、入力パルス信号に応じたデジタル信号を生成する信号処理回路において、入力パルス信号と所定の位相差を有する位相差パルス信号を生成する位相差パルス信号生成手段と、位相差パルス信号生成手段で生成された位相差パルス信号に基づいて入力パルス信号のうちノイズ成分を許容する少なくとも一つのパルスを含む所定の期間を設定する設定手段と、設定手段で設定された所定の期間に、いずれか一方の極性でクロックパルスを出力するクロックパルス出力手段と、正極性で出力されるクロックパルスと負極性で出力される前記クロックパルスをそれぞれ独立してカウントするカウント手段と、位相差パルス信号生成手段で生成された位相差パルス信号及びカウント手段のカウント値を基に出力デジタル信号を出力する出力手段とを設けたことを特徴とする。

請求項１に記載の発明によれば、入力パルス信号と所定の位相差を有する位相差パルス信号を生成する位相差パルス信号生成手段と、位相差パルス信号生成手段で生成された位相差パルス信号に基づいて入力パルス信号のうちノイズ成分を許容する少なくとも一つのパルスを含む所定の期間を設定する設定手段と、設定手段で設定された所定の期間に、いずれか一方の極性でクロックパルスを出力するクロックパルス出力手段と、正極性で出力されるクロックパルスと負極性で出力される前記クロックパルスをそれぞれ独立してカウントするカウント手段と、位相差パルス信号生成手段で生成された位相差パルス信号及びカウント手段のカウント値を基に出力デジタル信号を出力する出力手段とを有することにより、複数のパルス信号のカウント値を得ることができ、これらの複数のパルス信号のカウント値を基に、より正確な出力デジタル信号を出力することができる。

また、請求項２に記載の発明は、クロックパルス出力手段が入力パルス信号が正極性のときにクロックパルスを出力する第一のクロックパルス出力手段と、入力パルス信号が負極性のときにクロックパルスを出力する第二のクロックパルス出力手段とを有し、カウント手段は、第一のクロックパルス出力手段からのクロックパルスをカウントする第一のカウント手段と、第二のクロックパルス出力手段からのクロックパルスをカウントする第二のカウント手段とを有することを特徴とする。

請求項２に記載の発明によれば、クロックパルス出力手段が第一のクロックパルス出力手段と、第二のクロックパルス出力手段とを有し、カウント手段は、第一のカウント手段と、第二のカウント手段とを有することにより、より精密な信号処理を行うことができる。

また、請求項３に記載の発明は、出力手段が位相差パルス信号のアップエッジに応じて第三のタイミング信号を出力するアップエッジ出力手段と、位相差パルス信号のダウンエッジに応じて第四のタイミング信号を出力するダウンエッジ出力手段と、第三のタイミング信号に応じて第一のカウント手段のカウント値をラッチする第一のラッチ手段と、第四のタイミング信号に応じて第二のカウント手段のカウント値をラッチする第二のラッチ手段とを有することを特徴とする。

請求項３に記載の発明によれば、出力手段が位相差パルス信号のアップエッジに応じて第三、第四のタイミング信号を出力するアップエッジ出力手段とダウンエッジ出力手段と、第三、第四のタイミング信号に応じてカウント値をラッチする第一、第二のラッチ手段とを有することにより、より精密な入力パルス信号の処理を行うことができ、出力される信号の精度を向上させることができる。

また、請求項４に記載の発明は、出力手段が第三のタイミング信号を遅延して第五のタイミング信号を出力する第一の遅延手段と、第四のタイミング信号を遅延して第六のタイミング信号を出力する第二の遅延手段とを有し、第一のカウント手段は、第五のタイミング信号に応じてリセットされ、第二のカウント手段は、第六のタイミング信号に応じてリセットされることを特徴とする。

請求項４に記載の発明によれば、出力手段が第三、第四のタイミング信号を遅延して第五、第六のタイミング信号を出力する第一、二の遅延手段とを有し、第一、第二のカウント手段がそれぞれ第五、第六のタイミング信号に応じてリセットされることにより、より精密な入力パルス信号の処理を行うことができ、出力される信号の精度を向上させることができる。

請求項５に記載の発明は、出力手段が位相差パルス信号の出力を遅延して遅延位相差パルス信号を出力する第三の遅延手段を有し、遅延位相差パルス信号の出力に応じて第一のラッチ手段にラッチされた第一のカウント値と第二ラッチ手段にラッチされた第二のカウント値の出力を切り替える切り替え手段を有することを特徴とする。

請求項５に記載の発明によれば、出力手段が遅延位相差パルス信号を出力する第三の遅延手段と、遅延位相差パルス信号の出力に応じて第一のカウント値と第二のカウント値の出力を切り替える切り替え手段とを有することにより、より精密な入力パルス信号の処理を行うことができ、出力される信号の精度を向上させることができる。

請求項６に記載の発明は、出力手段がデジタルローパスフィルタを含むことを特徴とする。

請求項６に記載の発明によれば、デジタルローパスフィルタを用いることにより、処理された信号に基づいて、より正確な出力デジタル信号を出力することができる。

請求項７に記載の発明は、入力パルス信号に応じたデジタル信号を生成する信号処理方法において、入力パルス信号と所定の位相差を有する位相差パルス信号を生成する位相差パルス信号生成手順と、位相差パルス信号生成手順で生成された位相差パルス信号に基づいて入力パルス信号のうちノイズ成分を許容する少なくとも一つのパルスを含む所定の期間を設定する設定手順と、設定手順で設定された所定の期間に、いずれか一方の極性でクロックパルスを出力するクロックパルス出力手順と、正極性で出力されるクロックパルスと負極性で出力されるクロックパルスをそれぞれ独立してカウントするカウント手順と、位相差パルス手順で生成された位相差パルス信号及びカウント手順のカウント値を基に出力デジタル信号を出力する出力手順と力パルス信号のうちノイズ成分を許容する少なくとも一つのパルスを含む所定の期間に、いずれか一方の極性でクロックパルスを出力するクロックパルス出力手順とを有することを特徴とする。

請求項７に記載の発明によれば、入力パルス信号と所定の位相差を有する位相差パルス信号を生成する位相差パルス信号生成手順と、位相差パルス信号生成手順で生成された位相差パルス信号に基づいて入力パルス信号のうちノイズ成分を許容する少なくとも一つのパルスを含む所定の期間を設定する設定手順と、設定手順で設定された所定の期間に、いずれか一方の極性でクロックパルスを出力するクロックパルス出力手順とを有することにより、複数のパルス信号のカウント値を得ることができ、これらの複数のパルス信号のカウント値を基に、より正確な出力デジタル信号を出力することができる。

本発明の信号処理回路によれば、入力パルス信号と所定の位相差を有する位相差パルス信号を生成する位相差パルス信号生成手段と、位相差パルス信号生成手段で生成された位相差パルス信号に基づいて入力パルス信号のうちノイズ成分を許容する少なくとも一つのパルスを含む所定の期間を設定する設定手段と、設定手段で設定された所定の期間に、いずれか一方の極性でクロックパルスを出力するクロックパルス出力手段と、正極性で出力されるクロックパルスと負極性で出力される前記クロックパルスをそれぞれ独立してカウントするカウント手段と、位相差パルス信号生成手段で生成された位相差パルス信号及びカウント手段のカウント値を基に出力デジタル信号を出力する出力手段とを有することにより、複数のパルス信号のカウント値を得ることができ、これらの複数のパルス信号のカウント値を基に、より正確な出力デジタル信号を出力することができる。また、ＰＬＬ回路などの位相差パルス生成手段により入力パルス信号と所定の位相差を有する位相差パルス信号を生成だけでカウントのタイミングを生成できるので、回路の簡略化を図ることができる。

図１は、本発明の一実施例の光ディスク装置のブロック図である。

図１において、光ディスク装置１００は、ディスク４０、光学系４１、スピンドルモータ４２、スレッドモータ４３、レーザドライバ４４、フロントモニタ４５、ＡＬＰＣ（Ａｂｓｏｌｕｔｅ Ｔｉｍｅ Ｉｎ Ｐｒｅｇｒｏｏｖｅ）４６、記憶補償回路４７、ウォブル信号処理部４８、ＲＦアンプ４９、フォーカス／トラッキングサーボ回路５０、送りサーボ回路５１、スピンドルサーボ回路５２、ＣＤエンコード／デコード回路５３、Ｄ／Ａコンバータ５４、オーディオアンプ５５、ＲＡＭ５６、５８、ＣＤ−ＲＯＭエンコード／デコード回路５７、インターフェース／バッファコントローラ５９、ＣＰＵ６０、ホストコンピュータ６１等で構成されている。

本発明の信号処理を行う信号処理回路はウォブル信号処理部４８に設けられている。この回路によりＦＭ変調信号が信号処理され、ディジタルＦＭ信号が生成される。また、記録系は、光学系４１、レーザドライバ４４、フロントモニタ４５、ＡＬＰＣ４６、記憶補償回路４７、ウォブル信号処理部４８等で構成される。これらの回路により、信号が光ディスク等の記憶媒体に記録される。

光学系４１は、ディスク４０の信号を読み取る光学ヘッドを示し、対物レンズ、アクチュエータ、１／４波長板、コリメータレンズ、ビームスプリッタ、発光素子（レーザーダイオード）、受光素子（光検出器）等から構成される。この光学系４１は、スレッドモータ４３、フォーカス／トラッキングサーボ回路５０によって制御される。

スレッドモータ４３は、送りサーボ回路５１の駆動制御により光ピックアップをディスク半径方向に移動させる。フォーカス／トラッキングサーボ回路５０は、フォーカスサーボとトラッキングサーボの制御を行う。

また、ディスク４０は、ＣＤ−Ｒ（追記型ディスク）、ＣＤ−ＲＷ（書換型ディスク）等であり、スピンドルモータ４２によって制御される。

スピンドルモータ４２は、スピンドルサーボ回路５２によってディスクを所定の回転数で回転するように制御されている。

上記、フォーカス／トラッキングサーボ回路５０、送りサーボ回路５１、スピンドルサーボ回路５２は、ＣＰＵ６０と、ＲＦアンプ４９からの信号を基に、制御が行われる。ＲＦアンプ４９は、再生信号を増幅するヘッドアンプである。ここに示すＲＦアンプ４９は、マトリクスアンプを含むもので、主信号の他に、各種サーボ信号を取り出して各サーボ制御回路に出力する。

これらの制御回路により所望のディスク４０の位置が決定され、光学系４１からディスク４０の信号がＲＦアンプ４９に送られる。このＲＦアンプ４９から、ＥＦＭ信号がＣＤエンコード／デコード回路５３に送られる。ＣＤエンコード／デコード回路５３は、ＣＩＲＣ（Ｃｒｏｓｓ Ｉｎｔｅｒｌｅａｖｅｄ Ｒｅｅｄ−ｓｏｌｏｍｏｎ Ｃｏｄｅ）のエンコード／デコード、ＥＦＭ（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）変調／復調、及び同期検出等の処理を行う。また、ＣＤエンコード／デコード回路５３は、ＣＰＵ６０からクロックパルスが送られ、復調の処理が行われる。復調された信号は、ＣＤ−ＲＯＭエンコード／デコード回路５７に送られる。このＣＤ−ＲＯＭエンコード／デコード回路５７では、ＣＤ−ＲＯＭ固有のＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｉｎｇ）のエンコード／デコード、ヘッダの検出等の処理を行う。その処理を行うためにＲＡＭ５６を用いてデータを一時的に格納する。処理後のデータはインターフェース／バッファコントローラ５９に送られる。このインターフェース／バッファコントローラ５９では、ホストコンピュータとのデータの送受、データバッファの制御を行う。その処理を行うためにＲＡＭ５８を用いてデータを一時的に格納する。

上記ＣＤ−ＲＯＭエンコード／デコード回路５７、インターフェース／バッファコントローラ５９もＣＰＵ６０によって制御される。インターフェース／バッファコントローラ５９での処理後、処理結果がホストコンピュータ６１に送られ、データに対応した処理が行われる。

一方、音声を出力する場合、ＣＤエンコード／デコード回路５３からの復調信号がＤ／Ａコンバータ５４に送られ、デジタルからアナログへ変換される。このアナログ変換された信号がオーディオアンプ５５により増幅され、このオーディオ信号が出力される。

このように、光ディスク装置１００は再生・記録処理が行われ、本発明の信号処理回路は、ウォブル信号処理部４８上に設けられ、ＦＭ変調信号から生成されたディジタルＦＭ信号の処理を行う。

図２に、本発明の一実施例の信号処理回路のブロック図を示す。図２において、ウォブル信号処理部４８に設けられた信号処理回路３０は、正極性ゲート７１、負極正ゲート７２、カウンタ回路（正極性）７３、カウンタ回路（負極性）７４、ラッチ回路７５、７６、切り替え回路７８、デジタルＬＰＦ７９、Ｒ−Ｓフリップフロップ７７、遅延回路８０、８１、８２、ＯＲゲート８３で構成される。

正極性ゲート７１、負極性ゲート７２は、ウォブルＦＭパルス信号端子８４とクロック端子８５と接続されている。正極性ゲート７１、負極性ゲート７２には、ウォブルＦＭパルス信号端子８４からゼロレベル７０、クロック端子８５からクロックパルス信号が供給される。

正極性ゲート７１は、ゼロレベルに対してＦＭ変調信号のレベルが大きい時、即ち、ＦＭパルス信号がハイレベルの時、クロックパルスをカウンタ回路７３に送る。負極性ゲート７２は、ゼロレベルに対してＦＭ変調信号レベルが小さい時、即ち、ＦＭパルス信号がローレベルの時、クロックパルスをカウンタ回路７４に送る。

カウンタ回路７３は、リセット入力とキャリー出力とを備えており、正極性ゲート７１から供給されるクロックパルスをカウントする。カウンタ回路７３は、リセット入力から入力された信号によりカウント値Ｑ１〜Ｑｎをリセットする。また、カウンタ回路７３は、カウントが所定値になるとキャリー出力からパルスを、遅延回路８１、ラッチ回路７６に出力する。

遅延回路８１は、カウンタ７３のキャリー出力を所定期間遅延し、カウンタ回路７４のリセット入力、Ｒ−Ｓフリップフロップ７７のセット、ＯＲゲート８３に供給する。

ラッチ回路７５は、カウンタ回路７３のカウント値を、カウンタ回路７４のキャリー出力によってラッチする。ラッチしたカウント値は切り替え回路７８のＢ入力に供給される。

カウンタ回路７４は、リセット入力とキャリー出力とを備えており、負極性ゲート７２から供給されるクロックパルスをカウントする。カウンタ回路７４は、リセット入力から入力されたパルスによりカウント値をリセットする。また、カウンタ回路７４は、カウントが所定値になるとキャリー出力からパルスを、遅延回路８０、ラッチ回路７５に出力する。

遅延回路８０は、カウンタ回路７４のキャリー出力を所定期間遅延し、カウンタ回路７３のリセット入力、Ｒ−Ｓフリップフロップ７７のリセット、ＯＲゲート８３に供給する。

ラッチ回路７６は、カウンタ回路７４のカウント値を、カウンタ回路７３のキャリー出力によってラッチする。ラッチしたカウント値は切り替え回路７８の入力Ａに送られる。

切り替え回路７８は、ラッチ回路７６、７５からＡ入力、Ｂ入力へ供給されたカウント値の出力をＲ−Ｓフリップフロップ７７からのパルスに応じて切り替える。

Ｒ−Ｓフリップフロップ７７は、リセット・セットを有するフリップフロップであり、Ｑ出力により切り替え回路７８の切り替えを制御する。Ｒ−Ｓフリップフロップ７７から出力されるＱ出力は、切り換え回路７８に送られる。

上記のＱ出力を基にＡ、Ｂ入力の出力が切り換えられる。切り換えられて出力されたＡ入力又はＢ入力はデジタルＬＰＦ７９に供給され、ディジタルＦＭ信号が端子８６から出力される。

デジタルＬＰＦ７９では、ＯＲゲート８３からの出力を遅延回路８２によって遅延されたパルスが供給される。デジタルＬＰＦ７９は、供給されたパルスを基にディジタルＦＭ信号を出力する。

このように、信号処理回路に正・負極性の２つのゲートを設けて、ＦＭパルス信号のハイレベルとローレベルとのカウント時のタイミングを得て、チャタリングを含むハイ又はロー期間をカウントすることによりＦＭパルス信号のハイ期間とロー期間とを確実に決定できる。

図３に、本発明の信号処理回路のタイミングチャートを示す。図３（Ａ）はＦＭパルス信号、図３（Ｂ）はクロックパルス（ＣＬＫ）、図３（Ｃ）は正極性ゲート、図３（Ｄ）は負極性ゲート、図３（Ｅ）は正極性カウント値、図３（Ｆ）は負極性カウント値、図３（Ｇ）はキャリーパルス（正）、図３（Ｈ）はキャリーパルス（負）、図３（Ｉ）は遅延（Ｄｅｌａｙ）パルス（正）、図３（Ｊ）は遅延（Ｄｅｌａｙ）パルス（負）、図３（Ｋ）はＲ−Ｓフリップフロップ、図３（Ｌ）は出力カウント値、図３（Ｍ）はＯＲゲート出力、図３（Ｎ）は遅延パルス（ＯＲ）を示している。

図３（Ａ）のＦＭパルス信号と図３（Ｂ）のクロックパルスは、正極性ゲートと負極性ゲートに供給される。正極性ゲートは、ＦＭパルス信号がローレベルの時はクローズになり、一方、負極性ゲートはオープンになり、図３（Ｃ）、（Ｄ）に示すように出力される。

時刻ｔ１において、ＦＭパルス信号がハイレベルに変化する。この時、正極性ゲートはオープンになり、カウンタ回路７３へクロックパルスを供給する。カウンタ回路７３は、供給されたクロックパルスをカウントする。この正極性のカウント値は図３（Ｅ）に示すようになる。

時刻ｔ１〜ｔ２では、ＦＭパルス信号にチャタリングが発生している。この時、正極性ゲートからのパルス供給が断続的になるので、正極性カウント値は緩やかに増加する。

カウンタ回路７３にクロックパルス信号が供給された時刻ｔ１から一定期間Ｔｃの経過後、カウンタ回路７３は図３（Ｇ）のキャリーパルス（正）を遅延回路８１、ラッチ回路７６に供給する。この時、時刻ｔ３である。また、ここで期間Ｔｃは、カウント値によって決定される。

時刻ｔ３において、カウンタ回路７３からのキャリーパルス（正）を基に、ラッチ回路７６がカウンタ回路７４のカウント値をラッチする。その後、カウンタ回路７３からのキャリーパルス（正）は遅延回路８１により遅延される。図３（Ｉ）に示す遅延された遅延パルス（正）はカウンタ回路７４のリセット入力に供給される。その後、カウンタ回路７４のカウント値はリセットされる。遅延回路８１による遅延パルス（正）は、ラッチ期間を考慮して設定される。

時刻ｔ２〜ｔ４の間は、ＦＭパルス信号のハイレベル状態が維持されるため、正極性カウント値は一定の増加を示す。

時刻ｔ４において、ＦＭパルス信号がローレベルに変化する。この時、負極性ゲートがオープンとなり、カウンタ回路７４にクロックパルスを供給する。カウンタ回路７４は、供給されたクロックパルスをカウントする。この負極性のカウント値は図３（Ｆ）に示すようになる。

時刻ｔ４〜ｔ５では、ＦＭパルス信号にチャタリングが発生している。この時、正極性ゲート７１と負極性ゲート７２から供給されるクロックパルスが断続的になる。従って、正極性カウント値と負極性カウント値は、緩やかに増加する。

カウンタ回路７４に、クロックパルス信号が供給された時刻ｔ４から一定期間Ｔｃの経過後に、カウンタ回路７４は図３（Ｈ）のキャリーパルス（負）をラッチ回路７５、正極性ゲート７１、遅延回路８０に供給する。この時、時刻ｔ６である。

時刻ｔ６の時、カウンター回路７４からのキャリーパルス（負）を基に、ラッチ回路７５がカウンター回路７３のカウント値をラッチする。その後、カウンター回路７４からのキャリーパルス（負）が遅延回路８０により遅延される。図３（Ｊ）に示す遅延された遅延パルス（負）はカウンタ回路７３のリセット入力に供給される。その後、カウンタ回路７３のカウント値はリセットされる。

時刻ｔ６〜ｔ７の間は、ＦＭパルス信号のローレベル状態が維持されるので、負極性カウント値は一定の増加を示す。

また、図３（Ｋ）に示すＲ−Ｓフリップフロップ７７は、遅延回路８１からの遅延パルス（正）によりセットされる。また、遅延回路８０からの遅延パルス（負）によりリセットされる。これらのセット、リセットに基づいて生成されたＱ出力は切り替え回路７８に供給される。

切り替え回路７８は、Ｑ出力がハイレベルの時にＡ入力を出力するように切り換え、ローレベルの時にＢ入力を出力するように切り替える。この出力は、図３（Ｌ）に示す出力カウント値となる。即ち、カウンタ回路７３のキャリーパルス（正）によりＡ入力の出力が切り換えられ、カウンタ回路７４のキャリーパルス（負）によりＢ入力の出力が切り換えられる。これらのキャリーパルスをＯＲゲート８３に供給すると、図３（Ｍ）に示すようなＯＲゲート出力が出力される。ＯＲゲート８３からの出力は、遅延回路８２に供給され、図３（Ｎ）に示すように遅延される。この遅延回路８２の遅延量は、切り換え回路７８での出力にかかる期間を考慮して決定される。

切り換え回路７８からの出力データと遅延回路８２で遅延されたクロックパルスは、デジタルＬＰＦ７９に送られる。デジタルＬＰＦ７９に送られたデータは、遅延されたクロックパルスに基づいて信号処理される。

このようにして、チャタリングが発生したＦＭパルス信号において、期間Ｔｃ、即ち、各極性のカウント値によって正・負極性ゲートが切り替えられることにより、より正確な周期のカウント値を得ることができる。従って、適確な信号処理を行うことができる。

一方、時刻ｔ７〜ｔ１０のように、チャタリングが発生しない場合、ＦＭパルス信号の立ち上がり、立ち下がり発生から期間Ｔｃの経過後に、負・正極性のゲートを切り換える。その後、上記と同様に、各カウンタ回路と各ラッチ回路を制御し、信号処理を行う。

このように、チャタリングが発生しない時にも期間Ｔｃ、即ち、各極性のカウント値によって正・負極性ゲートが切り替えられることにより、より正確な周期のカウント値を得ることができる。従って、クロックパルスをカウントするカウント手段がタイミング信号を生成し、このタイミング信号を基に入力パルス信号を制御することにより、パルスの周期を一定にし、信号処理の安定化を図ることができ、適確な信号処理を行うことができる。

図４に、図２に示す信号処理回路の変形例のブロック図を示す。図４に示す信号処理回路において、図２と同様の構成については、同符号を付して説明を省略する。図４において、信号処理回路３１は、ＡＮＤゲート８７、８８、インバータ８９、ハイゲートカウンタ９０、ローゲートカウンタ９３、カウンタ回路（正極性）９７、カウンタ回路（負極性）９５、ゲート回路９１、９４、ラッチ回路９６、９８、Ｒ−Ｓフリップフロップ９２、ハイエッジ出力回路９９、ローエッジ出力回路１０２、遅延回路１０１、１０３等で構成される。

ＡＮＤゲート８７は、ＦＭパルス信号端子８４とクロック端子８５と接続されている。ＡＮＤゲート８７は、供給されるクロックパルスとＦＭパルス信号とで論理積演算を行う。ＡＮＤゲート８８は、ＦＭパルス信号端子８４とインバータ８９と接続されている。ＡＮＤゲート８８は、クロックパルスとインバータ８９からのＦＭパルス信号の反転信号とで論理積演算を行う。

ハイゲートカウンタ９０は、ＡＮＤゲート８７からのクロックパルスをカウントする。ハイゲートカウンタ９０は、ＦＭパルス信号がハイレベルの期間にクロックパルスをカウントする。ハイゲートカウンタ９０は、カウントしたカウント値Ｑ１〜Ｑｎをゲート回路９１に供給する。

ゲート回路９１は、供給されたカウント値が所定値になった時、例えば、ＦＭパルス信号の最小半周期の半分の時間に相当する値になった時に、パルスをＲ−Ｓフリップフロップ９２のセット端子に供給する。

ローゲートカウンタ９３は、上記ハイゲートカウンタ９０と同様の構成であり、ＡＮＤゲート８８からのクロックパルスをカウントする。ローゲートカウンタ９３は、ＦＭパルス信号がローレベルの期間にクロックパルスをカウントする。ローゲートカウンタ９０は、カウントしたカウント値Ｑ１〜Ｑｎのうち下位ビットＱ１〜Ｑｋをゲート回路９４に供給する。

ゲート回路９４は、供給されたカウント値が所定値になった時、例えば、ＦＭパルス信号の最小半周期の半分の時間に相当する値になった時に、パルスをＲ−Ｓフリップフロップ９２のリセット端子に供給する。

Ｒ−Ｓフリップフロップ９２では、ゲート回路９１からセット端子にパルスが入力された場合、Ｑ出力がローゲートカウンタ９３に供給され、カウントを開始する。ゲート回路９４からリセット端子にパルスが入力された場合、反転Ｑ出力がハイゲートカウンタ９０に供給され、カウントを開始する。また、Ｑ出力は、切り替え回路７８、ハイエッジ出力回路９９、ローエッジ出力回路１０２に供給される。

ハイエッジ出力回路９９は、パルスを遅延回路１０１に供給し、Ｑ出力の立ち上がりエッジに応じてラッチ回路９６にパルスを供給する。遅延回路１０１は、ハイエッジ出力回路９９からのパルスを遅延して、カウンタ回路９５、ＯＲゲート８３に供給する。

ローエッジ出力回路１０２は、パルスを遅延回路１０３に供給し、Ｑ出力の立ち下がりエッジに応じてラッチ回路９８にパルスを供給する。遅延回路１０３は、ローエッジ出力回路１０２からのパルスを遅延して、カウンタ回路９７、ＯＲゲート８３に供給する。

カウンタ回路９５は、リセット入力とキャリー出力とを備えており、ＡＮＤゲート８８からのクロックパルスをカウントする。カウンタ回路９５は、ＦＭパルス信号がローレベルの期間にクロックパルスをカウントする。カウンタ回路９５は、カウント値Ｑ１〜Ｑｎをラッチ回路９６に供給する。また、カウンタ回路９５のカウント値は、遅延回路１０１からのパルスによりクリアされる。

ラッチ回路９６は、カウンタ回路９５のカウント値を、ハイエッジ出力回路９９からのパルスによってラッチする。ラッチしたカウント値は切り替え回路７８のＡ入力に供給される。

カウンタ回路９７は、上記カウンタ回路９５と同様の構成であり、ＡＮＤゲート８７からのクロックパルスをカウントする。カウンタ回路９７は、ＦＭパルス信号がハイレベルの期間にクロックパルスをカウントする。カウンタ回路９７は、カウント値Ｑ１〜Ｑｎをラッチ回路９８に供給する。また、カウンタ回路９７のカウント値は、遅延回路１０３からのパルスによりクリアされる。

ラッチ回路９８は、カウンタ回路９５のカウント値を、ローエッジ出力回路１０２からのパルスによってラッチする。ラッチしたカウント値は切り替え回路７８のＢ入力に供給される。

図５に、図４に示す信号処理回路のタイミングチャートを示す。図５（Ａ）はＦＭパルス信号、図５（Ｂ）はクロックパルス（ＣＬＫ）、図５（Ｃ）はＡＮＤゲート８７、図５（Ｄ）はインバータ８９、図５（Ｅ）はＡＮＤゲート８８、図５（Ｆ）はＲ−ＳＦＦセット入力、図５（Ｇ）はＲ−ＳＦＦリセット入力、図５（Ｈ）はＱ出力、図５（Ｉ）は反転Ｑ出力、図５（Ｊ）はハイエッジ出力、図５（Ｋ）はローエッジ出力、図５（Ｌ）は遅延パルス１０１、図５（Ｍ）は遅延パルス１０３を示している。

図５（Ａ）のＦＭパルス信号は、ＡＮＤゲート８７、インバータ８９に供給され、図５（Ｂ）のクロックパルスは、ＡＮＤゲート８７、８８に供給される。図５（Ｄ）のインバータは、図５（Ａ）のＦＭパルス信号の反転した信号を示している。ＡＮＤゲート８７は、クロックパルスとＦＭパルス信号を論理積演算して図５（Ｃ）に示すような信号を出力する。ＡＮＤゲート８８は、クロックパルスとＦＭパルス信号の反転信号を積算して図５（Ｅ）に示すような信号を出力する。

例えば、ローゲートカウンタ９３はＡＮＤゲート８８からのクロックパルスをカウントし、カウント値をゲート回路９４に供給する。ゲート回路９４は、カウント値が一定値になると、パルスをＲ−Ｓフリップフロップ９２のリセット入力へ供給する。

時刻ｔ１において、ローゲートカウンタ９３は、図５（Ｉ）に示すように反転Ｑ出力がハイレベルになると、カウント値がリセットされ、図５（Ｇ）に示すようにＲ―Ｓフリップフロップ９２のリセット入力にパルスが供給される。また、ハイゲートカウンタ９０は、図５（Ｈ）のＱ出力がローレベルの状態であるので、図５（Ｃ）のＡＮＤゲート８７からのクロックパルスをカウントする。

時刻ｔ２において、図５（Ｍ）に示す遅延回路１０３からの遅延パルスにより、カウンタ回路９７のカウント値がリセットされる。時刻ｔ１〜ｔ２の期間は、遅延回路１０３から出力されるパルスの遅延期間Ｔ４である。

時刻ｔ３において、ハイゲートカウンタ９０のカウント値が一定値となると、カウント値が図５（Ｆ）に示すようにＲ―Ｓフリップフロップ９２のセット入力に供給される。

Ｒ―Ｓフリップフロップ９２は、セット入力に応じて図５（Ｈ）のＱ出力をハイレベルにし、図５（Ｉ）の反転Ｑ出力をローレベルにする。Ｑ出力がハイレベルになることにより、ローゲートカウンタ９３は、図５（Ｅ）のＡＮＤゲート８８からのクロックパルスをカウントする。また、ハイゲートカウンタ９０では、Ｑ出力がローレベルとなることにより、カウント値がリセットされる。

また、図５（Ｊ）のハイエッジ出力は、Ｑ出力の立ち上がりエッジに応じてパルスをラッチ回路９６、遅延回路１０１に供給する。ラッチ回路９６は、ハイエッジ出力に応じてカウンタ回路９５のカウント値をラッチする。遅延回路１０１で遅延されたパルスは、図５（Ｌ）に示すように出力される。

時刻ｔ４において、図５（Ｌ）の遅延回路１０１からの遅延パルス１０１により、カウンタ回路９５のカウント値がリセットされる。時刻ｔ３〜ｔ４の期間は、遅延回路１０１から出力されるパルスの遅延期間Ｔ４である。

時刻ｔ５において、ローゲートカウンタ９３のカウント値が一定値になると、ゲート回路９４はパルスをＲ−Ｓフリップフロップ９２のリセット入力へ供給する。

Ｒ―Ｓフリップフロップ９２は、セット入力に応じて図５（Ｈ）のＱ出力をローレベルにし、図５（Ｉ）の反転Ｑ出力をハイレベルにする。反転Ｑ出力がハイレベルになることにより、ハイゲートカウンタ９０は、図５（Ｃ）のＡＮＤゲート８７からのクロックパルスをカウントする。また、ローゲートカウンタ９３では、反転Ｑ出力がローレベルとなることにより、カウント値がリセットされる。

また、図５（Ｋ）のローエッジ出力は、Ｑ出力の立ち上がりエッジに応じてパルスをラッチ回路９８、遅延回路１０３に供給する。ラッチ回路９８は、ハイエッジ出力に応じてカウンタ回路９７のカウント値をラッチする。遅延回路１０３で遅延されたパルスは、図５（Ｍ）に示すように出力される。

時刻ｔ６において、図５（Ｍ）の遅延回路１０３からの遅延パルス１０３により、カウンタ回路９７のカウント値がリセットされる。時刻ｔ５〜ｔ６の期間は、遅延回路１０３から出力されるパルスの遅延期間Ｔ４である。

切り替え回路８３では、Ｑ出力がハイレベルの時にＡ入力を出力するように、ローレベルの時にＢ入力を出力するように切り替える。即ち、遅延回路１０１からの信号によりＡ入力に切り替え、遅延回路１０３からの信号によりＢ入力に切り替える。

本変形例によれば、図２に示す信号処理回路と同様の作用効果を奏する。

図６は、図４に示す信号処理回路の変形例のブロック図を示す。また、図７は、図６に示す信号処理回路のタイミングチャートを示す。図６に示す信号処理回路において、図４と同様の構成については、同符号を付して説明を省略する。本変形例の信号処理回路は、図４の信号処理回路とはハイゲートカウンタ９０、ローゲートカウンタ９３、ゲート回路９１、９４、Ｒ−Ｓフリップフロップ９２に代えてＰＬＬ回路１０５、遅延回路１０４を設けた点で相違する。これらのＰＬＬ回路１０５、遅延回路１０４について以下に説明する。

ＰＬＬ回路１０５は、９０°位相比較回路１０６とＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１０７と１／Ｎ分周期１０８とで構成されている。ＰＬＬ回路１０５では、図７（Ａ）に示すＰＬＬ入力信号が供給されると、ＦＭパルス信号の周期と９０°位相の異なる図７（Ｂ）に示すＰＬＬ出力信号が出力される。９０°位相比較回路１０６は、ＦＭパルス信号とＰＬＬ回路１０５の出力信号との位相を比較して、位相差が９０°になるようにＦＭパルス信号を出力する。ＦＭパルス信号は、ＶＣＯ１０７へ供給される。ＶＣＯ１０７は、供給されるＦＭパルス信号に基づいて所定周波数のクロックパルスを生成する。生成されたクロックパルスは、１／Ｎ分周期１０８へ供給される。１／Ｎ分周期１０８は、ＶＣＯ１０７からのクロックパルスを所定の分周比（１／Ｎ）で分周し、位相差９０°のＦＭパルス信号を出力する。位相差９０°のＦＭパルス信号は、遅延回路１０４、ハイエッジ出力回路９９、ローエッジ出力回路１０２、９０°位相比較回路１０６に供給される。

遅延回路１０４は、ＰＬＬ１０５から供給されるＦＭパルス信号を遅延して切り替え回路７８に供給する。

また、カウンタ回路９５のカウント値は、遅延回路１０３からのパルスによりクリアされる。ラッチ回路９６は、供給されたカウンタ回路９５のカウント値を、ローエッジ出力回路１０２からのパルスによってラッチする。

カウンタ回路９７のカウント値は、遅延回路１０１からのパルスによりクリアされる。ラッチ回路９８は、供給されたカウンタ回路９７のカウント値を、ハイエッジ出力回路９９からのパルスによってラッチする。

図７（Ａ）理想のＰＬＬ入力信号（ＦＭパルス信号）、図７（Ｂ）はＰＬＬ出力信号、図７（Ｃ）実際のＦＭパルス信号（入力信号）、図７（Ｄ）はクロックパルス、図７（Ｅ）はＡＮＤゲート８７、図７（Ｆ）はインバータ８９、図７（Ｇ）はＡＮＤゲート８８、図７（Ｈ）はハイエッジ出力、図７（Ｉ）は遅延パルス１０１、図７（Ｊ）はローエッジ出力、図７（Ｋ）は遅延パルス１０３、図７（Ｌ）は遅延パルス１０４を示している。また、図５と同様のタイミングの信号は説明を省略する。

ＰＬＬ回路１０５は、図７（Ｃ）実際の入力信号が供給されると図７（Ｂ）のＰＬＬ出力信号を出力する。

時刻ｔ１において、図７（Ｂ）のＰＬＬ出力信号に応じて図７（Ｈ）に示すようにハイエッジ出力回路９９からパルスが出力される。このパルスに応じてラッチ回路９８がカウンタ回路９７のカウント値をラッチする。

時刻ｔ２において、図７（Ｉ）の遅延パルス１０１から出力されるパルスに応じてカウンタ回路９７がリセットされる。この後、再びカウンタ回路９７は図７（Ｅ）に示すＡＮＤゲート８７からのクロックパルスをカウントする。

時刻ｔ３において、図７（Ｂ）のＰＬＬ出力信号がローレベルになると、図７（Ｊ）に示すようにローエッジ出力回路１０２からＰＬＬ出力信号の立ち下りに応じてパルスが出力される。このパルスに応じてラッチ回路９６がカウンタ回路９５のカウント値をラッチする。

時刻ｔ４において、図７（Ｋ）の遅延パルス１０３から出力されるパルスに応じてカウンタ回路９５がリセットされる。この後、再びカウンタ回路９５は図７（Ｇ）に示すＡＮＤゲート８８からのクロックパルスをカウントする。

時刻ｔ５〜ｔ８においても同様の動作が繰り返される。

カウンタ回路９７は、遅延回路１０１のパルスによりリセットされるまでの期間（例えば時刻ｔ２〜ｔ６）において図７（Ｃ）の入力信号の正極性期間のクロックパルスをカウントする。

カウンタ回路９５は、遅延回路１０３のパルスによりリセットされるまでの期間（例えば時刻ｔ４〜ｔ８）において図７（Ｃ）の入力信号の負極性期間のクロックパルスをカウントする。

遅延回路１０４は、各カウンタ回路をリセットするタイミングで極性を反転した信号を、切り替え回路７８に供給する。切り替え回路７８では、遅延回路１０４からの信号によりカウント値がラッチされた側を出力するように切り替えられる。本実施例では、遅延回路１０４の出力信号が正極性の時にラッチ回路９８のカウント値が出力され、負極性の時にラッチ回路９６のカウント値が出力される。
即ち、時刻ｔ２でカウンタ回路９７がリセットされるタイミングで、時刻ｔ１でラッチしたカウント値をラッチ回路９８から出力するように切り替え回路７８で制御する。また、時刻ｔ４でカウンタ回路９５がリセットされるタイミングで、時刻ｔ３でラッチしたカウント値をラッチ回路９６から出力するように切り替え回路を制御する。

上記のように本変形例では、入力信号に対して位相が９０°異なるパルスをＰＬＬ回路により生成することにより、ハイ及びロー期間のカウントのタイミングを計っている。本変形例によれば、ＰＬＬ回路だけでカウントのタイミングを生成できるので、図４に示す信号処理回路に比べて回路の簡略化を図ることができる。

本発明の一実施例の光ディスク装置のブロック図である。 本発明の一実施例の信号処理回路のブロック図である。 本発明の信号処理回路のタイミングチャートを示す。 図２に示す信号処理回路の変形例のブロック図を示す。 図４に示す信号処理回路のタイミングチャートを示す。 図４に示す信号処理回路の変形例のブロック図を示す。 図６に示す信号処理回路のタイミングチャートを示す。 従来の信号処理回路での理想のタイミングチャートを示す。 従来の理想の信号処理回路でのタイミングチャートを示す。 実際のＦＭ変調信号とゼロレベル近辺の拡大図を示す。 実際の信号処理回路でのタイミングチャートを示す。 従来のチャタリングを除去するためのタイミングチャートを示す。

符号の説明

１０、３０、３１、３２ 信号処理回路
１１ 両エッジ検出回路
１２ カウンタ回路
１３、７５、７６、９６、９８ ラッチ回路
１４ デジタルＬＰＦ
１５ ＦＭ変調信号端子
１６ クロックパルス端子
１７ ディジタルＦＭ信号端子
４０ ディスク
４１ 光学系
４２ スピンドルモータ
４３ スレッドモータ
４４ レーザドライバ
４５ フロントモニタ
４６ ＡＬＰＣ
４７ 記憶補償回路
４８ ウォブル信号処理部
４９ ＲＦアンプ
５０ フォーカス／トラッキングサーボ回路
５１ 送りサーボ回路
５２ スピンドルサーボ回路
５３ ＣＤエンコード／デコード回路
５４ Ｄ／Ａコンバータ
５５ オーディオアンプ
５６、５８ ＲＡＭ
５７ ＣＤ−ＲＯＭエンコード／デコード回路
５９ インターフェース／バッファコントローラ
６０ ＣＰＵ
６１ ホストコンピュータ
７１ 正極性ゲート
７２ 負極正ゲート
７３、９７ カウンタ回路（正極性）
７４、９５ カウンタ回路（負極性）
７７、９２ Ｒ−Ｓフリップフロップ
７８ 切り替え回路
７９ デジタルＬＰＦ
８０、８１、８２、１０１、１０３、１０４ 遅延回路
８３ ＯＲゲート
８７、８８ ＡＮＤゲート
８９ インバータ
９０ ハイゲートカウンタ
９３ ローゲートカウンタ
９１、９４ ゲート回路
９９ ハイエッジ出力回路
１０２ ローエッジ出力回路
１００ 光ディスク装置
１０５ ＰＬＬ回路
１０６ ９０°位相比較回路
１０７ ＶＣＯ
１０８ １／Ｎ分周器

Claims (7)

1. 入力パルス信号に応じたデジタル信号を生成する信号処理回路において、
   前記入力パルス信号と所定の位相差を有する位相差パルス信号を生成する位相差パルス信号生成手段と、
   前記位相差パルス信号生成手段で生成された前記位相差パルス信号に基づいて前記入力パルス信号のうちノイズ成分を許容する少なくとも一つのパルスを含む所定の期間を設定する設定手段と、
   前記設定手段で設定された前記所定の期間に、いずれか一方の極性でクロックパルスを出力するクロックパルス出力手段と、
   正極性で出力される前記クロックパルスと負極性で出力される前記クロックパルスをそれぞれ独立してカウントするカウント手段と、
   前記位相差パルス信号生成手段で生成された前記位相差パルス信号及び前記カウント手段のカウント値を基に出力デジタル信号を出力する出力手段とを有することを特徴とする信号処理回路。
2. 前記クロックパルス出力手段は、
   前記入力パルス信号が正極性のときにクロックパルスを出力する第一のクロックパルス出力手段と、
   前記入力パルス信号が負極性のときにクロックパルスを出力する第二のクロックパルス出力手段とを有し、
   前記カウント手段は、
   前記第一のクロックパルス出力手段からのクロックパルスをカウントする第一のカウント手段と、
   前記第二のクロックパルス出力手段からのクロックパルスをカウントする第二のカウント手段とを有することを特徴とする請求項１記載の信号処理回路。
3. 前記出力手段は、
   前記位相差パルス信号のアップエッジに応じて第三のタイミング信号を出力するアップエッジ出力手段と、
   前記位相差パルス信号のダウンエッジに応じて第四のタイミング信号を出力するダウンエッジ出力手段と、
   前記第三のタイミング信号に応じて前記第一のカウント手段のカウント値をラッチする第一のラッチ手段と、
   前記第四のタイミング信号に応じて前記第二のカウント手段のカウント値をラッチする第二のラッチ手段とを有することを特徴とする請求項２記載の信号処理回路。
4. 前記出力手段は、
   前記第三のタイミング信号を遅延して第五のタイミング信号を出力する第一の遅延手段と、
   前記第四のタイミング信号を遅延して第六のタイミング信号を出力する第二の遅延手段とを有し、
   前記第一のカウント手段は、前記第五のタイミング信号に応じてリセットされ、
   前記第二のカウント手段は、前記第六のタイミング信号に応じてリセットされることを特徴とする請求項３記載の信号処理回路。
5. 前記出力手段は、
   前記位相差パルス信号の出力を遅延して遅延位相差パルス信号を出力する第三の遅延手段を有し、
   前記遅延位相差パルス信号の出力に応じて前記第一のラッチ手段にラッチされた第一のカウント値と前記第二のラッチ手段にラッチされた第二のカウント値の出力を切り替える切り替え手段を有することを特徴とする請求項３又は４記載の信号処理回路。
6. 前記出力手段は、
   デジタルローパスフィルタを含むことを特徴とする請求項１乃至５いずれか一項記載の信号処理回路。
7. 入力パルス信号に応じたデジタル信号を生成する信号処理方法において、
   前記入力パルス信号と所定の位相差を有する位相差パルス信号を生成する位相差パルス信号生成手順と、
   前記位相差パルス信号生成手順で生成された前記位相差パルス信号に基づいて前記入力パルス信号のうちノイズ成分を許容する少なくとも一つのパルスを含む所定の期間を設定する設定手順と、
   前記設定手順で設定された前記所定の期間に、いずれか一方の極性でクロックパルスを出力するクロックパルス出力手順と、
   正極性で出力される前記クロックパルスと負極性で出力される前記クロックパルスをそれぞれ独立してカウントするカウント手順と、
   前記位相差パルス手順で生成された位相差パルス信号及び前記カウント手順のカウント値を基に出力デジタル信号を出力する出力手順とを有することを特徴とする信号処理方法。

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