JP3723453B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3723453B2 JP3723453B2 JP2001012647A JP2001012647A JP3723453B2 JP 3723453 B2 JP3723453 B2 JP 3723453B2 JP 2001012647 A JP2001012647 A JP 2001012647A JP 2001012647 A JP2001012647 A JP 2001012647A JP 3723453 B2 JP3723453 B2 JP 3723453B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- electrode
- semiconductor chip
- bump
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
- H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05184—Tungsten [W] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
- H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0616—Random array, i.e. array with no symmetry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の属する技術分野】
本発明は、複数の半導体チップを対面させて電気的に接続する、いわゆるチップオンチップ(chip on chip、以下COCという)タイプの半導体装置に関する。さらに詳しくは、マルチチップ化し、第1の半導体チップの表面に複数個の第2の半導体チップが直接接続される場合に、第2の半導体チップ間同士で接続する配線が、第1の半導体の内部設計に依存することなく、第2の半導体チップ間で自由に接続を変更し得る半導体装置に関する。
【0002】
【従来の技術】
従来、たとえばメモリ素子とその論理回路の組合せなどのように、回路の組合せにより半導体装置が構成される場合、立体化による占有面積の縮小化、高周波回路の寄生容量などの低減化、回路の一部の汎用化(たとえばメモリ素子部を汎用化して駆動回路部分を用途に応じて変更する)、大集積回路では、その回路部分により製造条件の厳しさが異なり1チップ化が困難な場合があるなどのため、半導体回路を複数個のチップにより製造し、一方の半導体チップ(親チップ)上に他の半導体チップ(子チップ)を接続する構造の、COCタイプの半導体装置が用いられることがある。近年では、図11に示されるように、この子チップが複数個設けられるマルチチップ化の傾向にある。
【0003】
図11において、第1半導体チップ(親チップ)1の電極端子12上に第2半導体チップ(子チップ)2a、2bの電極端子22が、それぞれのバンプ電極11、21を介して接続されている。親チップ1は、リードフレームからなる図示しないアイランドにボンディングされ、親チップ1の外周側に設けられる図示しない各電極パッドは、アイランドの周囲に設けられる図示しないリードとそれぞれ金線などのワイヤにより電気的に接続され、その周囲が図示しない樹脂によりモールドされる。なお、17はパシベーション膜である。
【0004】
このように、COCタイプの半導体装置は、親チップ1と子チップ間はそれぞれ電極端子上に設けられるバンプ電極11、21などを介して接続され、親チップ1の周囲に設けられる電極パッドを介して、外部リードとワイヤを介して接続されている。したがって、親チップ1と子チップ2間の信号伝達に関しては、それぞれのバンプ電極を介して信号の授受が行われる。しかし、複数個ある子チップ2a、2b間で信号の授受を行う場合、親チップ1の半導体層中、または半導体層表面の絶縁膜中に配線を形成しておき、その配線の一部を電極端子として絶縁膜から露出させ、前述の子チップの電極端子と接続することによりお互いに信号の授受を行っている。
【0005】
【発明が解決しようとする課題】
前述のように、COCタイプの半導体装置で、親チップと子チップ間で信号の授受を行う場合には、親チップと子チップとのバンプ電極により接続することで問題ないが、複数個ある子チップ間で信号を授受する場合、一々親チップ内に形成される配線を介して行わなければならない。そのため、せっかく親チップなどを汎用化して、用途に応じた回路を子チップで形成するような場合でも、搭載する子チップに応じて、親チップ内に配線を形成する必要があり、親チップの汎用化に制約を受けるという問題がある。
【0006】
さらに、子チップの1つに外部から信号を伝達する必要のある場合があるが、その場合でも、親チップの電極パッドを介して親チップ内の配線を通じて子チップに伝達しなければならず、親チップの汎用性の妨げとなっている。
【0007】
さらに、前述の親チップと子チップとの接続は、Auなどのバンプ電極を介して行われるため、450℃程度の高温で行わないと、良好な電気的接続が得られない。しかし、その際、半導体基板も高温になると共に、バンプ電極にかかる圧力が半導体基板にもかかるため、バンプ電極の下側には、双方のチップ共に素子を形成することができず、半導体基板の利用効率が低下するという問題がある。
【0008】
本発明はこのような状況に鑑みてなされたもので、COCタイプの半導体装置において、第1半導体チップ内部の汎用化を図りながら、その上に搭載する第2半導体チップ間同士で信号の授受を行う必要のある場合でも、第1半導体チップの半導体装置内の設計を変更することなく、直接第2半導体チップ間で信号の授受を行えるような半導体装置を提供することを目的とする。
【0010】
本発明のさらに他の目的は、親チップと子チップとを接続する際に、高温で、バンプ電極部分に大きな圧力がかからなくすることにより、電極端子の下の半導体層にも素子を形成し得るようにし、集積度を充分に上げることができる半導体装置を提供することにある。
【0012】
【課題を解決するための手段】
本発明による半導体装置は、第1半導体チップの表面側に複数個の第2半導体チップがそれぞれの電極端子を介して接続され、かつ、該第2半導体チップの内の少なくとも2個は電極端子を介して直接電気的に接続される構造を有する半導体装置であって、前記直接電気的に接続される2個の第2半導体チップの電極端子のそれぞれに対応する部分における前記第1半導体チップのパシベーション膜の最表面に、バンプ電極がそれぞれ設けられ、かつ、該バンプ電極と同じ材料で該2つのバンプ電極を接続する配線が前記パシベーション膜の最表面に形成されることにより、前記2個の第2半導体チップが接続されている。ここに半導体チップとは、半導体集積回路(IC)のみならず、トランジスタ、ダイオード、キャパシタなどのディスクリート部品を含み、基板もシリコン基板やGaAsなどの半導体基板に限らず、他の基板上に形成される電子部品を意味する。
【0013】
この構造にすることにより、配線がパシベーション膜の最表面に形成されているため、大きな第1半導体チップ上にマウントされる第2半導体チップ間同士の接続が異なる場合でも、第1半導体チップの設計を変えて製造することなく、表面の電極端子にバンプ電極または第2半導体チップのバンプ電極と接合し得る金属膜を形成する際に、そのバンプ電極材料または金属膜の材料により、必要な電極端子間を接続する配線を形成することができ、所望の接続をすることができる。そのため、第2半導体チップを変更したり、第2半導体チップ間での接続構造を変えるような場合でも、第1半導体チップの設計を変更することなく汎用化することができ、非常に自由度が増す。
【0014】
また、第1半導体チップの表面側に複数個の第2半導体チップがそれぞれの電極端子を介して接続され、かつ、該第2半導体チップの内の少なくとも2個は電極端子を介して直接電気的に接続される構造を有する半導体装置であって、前記直接電気的に接続される2個の第2半導体チップの電極端子のそれぞれにバンプ電極が形成され、該バンプ電極のそれぞれに対応する部分における前記第1半導体チップのパシベーション膜の最表面に電極端子が形成され、該電極端子同士を連結する配線が、バリアメタル層を介して前記第2半導体チップのバンプ電極と接合し得る材料により前記第1半導体チップのパシベーション膜の最表面に形成されることにより、前記2個の第2半導体チップが接続されてもよい。ここに接合し得る材料とは、第2半導体チップのバンプ電極材料と同じ材料とか、ハンダに対するCuのようにバンプ電極材料と合金化しやすいなどの、低い温度でバンプ電極と接合しやすい材料を意味する。前記バンプ電極が少なくともAu層を有することが温度、湿度などに対する信頼性も高く好ましい。
【0017】
前記第1半導体チップと第2半導体チップの電極端子の接続部が、Au-Sn合金層を介して接続されることにより、300℃程度以下の低い温度で合金化して溶融し、回路素子に影響を及ぼすような温度にする必要がなく、電極端子の下側の半導体層にも素子を形成することができ、非常に高効率に回路素子を形成することができる。
【0022】
【発明の実施の形態】
つぎに、図面を参照しながら本発明の半導体装置およびその製法について説明をする。本発明による半導体装置は、図1にその一実施形態である断面構造ならびに配線部の断面および平面の説明図が示されるように、第1半導体チップ1の表面側に複数個の第2半導体チップ2a、2bがバンプ電極11、21を介して接合される場合に、複数個の第2半導体チップのうち、2個の第2半導体チップ2a、2bの電極端子22a、22b同士を直接接続する配線9が、第1半導体チップ1のパシベーション膜17の最表面に形成されている。
【0023】
図1に示される例では、その配線部の拡大説明図が図1(b)に示されるように、第1半導体チップ1および第2半導体チップ2a、2b共に、バンプ電極11、21が5〜30μm程度の厚さに形成され、第1半導体チップ1のバンプ電極11の形成と同時に、第2半導体チップ2a、2b間で直接接続する必要のある電極端子21a、21bに対応する電極端子12a間に配線9が形成されている。バンプ電極11、21自身は、従来と同様に形成され、たとえば図1(b)に示されるように、Alなどからなる電極端子12上に、バリアメタル層14がスパッタリング、真空蒸着などにより2層または3層構造で成膜してパターニングすることにより形成される。バリアメタル層14の第1層にはTiまたはCrが、第2層にはW、Pt、Ag、Cu、Niなどが、第3層にはAuなどが用いられ、全体で0.2〜2μm程度の厚さに形成される。そして、その上にバンプ電極11が、Au、Cuなどの金属を電解メッキなどの方法により前述の厚さに形成される。なお、第2半導体チップ2のバンプ電極21も同様に形成される。なお、図1では、電極端子が直接半導体層に設けられているように示されているが、半導体層に接続される場合も、層間絶縁膜内の配線に接続される場合もある。
【0024】
このバンプ電極11を形成する際に、第2半導体チップ2a、2bを直接接続する必要のある電極端子22a、22bに対応する第1半導体チップ1の電極端子12a同士が連結されるように、バリアメタル層14およびバンプ電極材料が設けられることにより、配線9が形成されている。したがって、バリアメタル層14をパターニングする際に、配線が形成されるようにパターニングするだけで、従来のバンプ電極11形成工程の作業だけで同時に配線9を形成することができる。この配線9は、バンプ電極11のように幅広に形成する必要はなく、図1(c)に配線9部の平面説明図が示されるように、配線部の幅が狭くなるようにパターニングされてもよい。
【0025】
バンプ11、21の接続部は、図2に説明図が示されるように、Auからなるバンプ電極11上にSn被膜11aが設けられることにより、Auの融点は、1064℃程度(同一金属同士であるため、加圧しながら加熱することにより、450℃程度で融着する)であるのに対して、Snの融点は、232℃程度であり、230℃程度になると溶融し、Auと共晶を形成して合金化し、280℃程度でAu-Sn合金からなる合金層3がその接合面に形成されて、両者のバンプ電極11、21が溶着する。すなわち、半導体基板に形成される回路素子などに対しては支障のない低い温度で両バンプ電極11、21を融着させることができる。
【0026】
このように、バンプ電極11、21には融点の高い金属を用い、融点の低い金属と合金化しやすい金属被膜をその接合面に設けて合金化させることにより、低い温度で接着することができ、しかもバンプとしては融点の高い金属で高い強度を維持することができる。すなわち、ハンダ付けの温度に対しては支障のない低い温度で両バンプ電極11、21を融着させることができる。なお、配線9上にはSn被膜が設けられないようにしてもよいし、設けられても構わない。また、第2半導体チップ側のバンプ電極のみにSn被膜を設けるようにしてもよい。また、この観点からは、AuとSnとに限られるものではない。
【0027】
前述の図2に示されるように、Sn被膜11aは一方のバンプ電極11のみに形成されることが、接合面の合金層を形成しやすいため好ましい。すなわち、AuとSnとの接触部が合金化して接合するため、両方のバンプにSn被膜が設けられていると、Sn被膜とSn被膜との接触部が直ちには接合せず、バンプ電極表面のAu層とSn被膜との接触部から合金化し、Auが接合部に拡散して合金化することにより接合するため、Au層とSn被膜とが接触するように形成されることが好ましい。しかし、両方のバンプ電極に設けるSn被膜を非常に薄くすることにより、容易にAuが拡散するため、両方のバンプ電極に形成してもよい。また、接合するバンプ電極同士に大小がある場合、小さい方のバンプ電極にSn被膜を設ける方が、接合部の合金化部分が少なく、後で分離する可能性のある場合には都合がよい。
【0028】
一方、接合した2つの半導体チップを取り外す可能性がなく、しっかりと接続するためには、図3に示されるように、バンプ電極11の上面だけではなく、側面周囲全体も被覆するようにSn被膜11aを形成することにより、合金化すれば合金層3は小さいバンプ電極11の周囲から大きい方のバンプ電極21にフィレット3aを形成し、強力に接合することができる。なお、図3において、電極パッドなどは省略して図示すると共に、図2と同じ部分には同じ符号を付してある。また、前述のバンプ電極の上面のみにSn被膜を設ける場合でも、バンプ電極に大小がある場合、大きい方のバンプ電極に形成すれば、接着強度を強くすることができる。
【0029】
前述の合金層は、完全な共晶合金になると、Au80wt%(重量%、以下同じ)、Sn20wt%になるが、接合時に充分に温度を上げる訳ではないため、接合部は完全な共晶合金にはなりにくい。しかし、完全な共晶合金にならなくても、Auが65wt%以上であれば、強固な接合が得られると共に、分離する場合でも300℃程度に加熱することにより、接合部のみを分離することができる。また、合金層を形成しないで、Au層のみが存在することが、機械的強度が強く好ましい。SnよりAuの拡散が10倍程度以上大きいため、たとえば接合時の温度、時間、Sn層の量などの調整により、Auが65wt%以上の合金層で、Au層が100wt%の部分が残るように接合することができる。さらに好ましくは、Au-Sn共晶層が0.8μm以上5μm以下であることが好ましい。このようにするには、Sn被膜の厚さを0.1〜4μm程度にすることにより得られる。この際、完全なAu層を残すためには、Au層(バンプ電極)の厚さを厚く形成することにより得られる。
【0030】
第1半導体チップ1は、たとえばデジタル信号プロセッサなどの論理回路などが半導体基板に形成され、その表面には層間絶縁膜や配線膜などが設けられ、最終的にメモリ素子などの第2半導体チップ2との接続用電極端子12と、外部リードとの接続用の電極パッド13がAlなどによりその表面に形成されている。この際、その表面に接続する第2半導体チップと直接には接続する必要はないが、複数の第2半導体チップ2a、2b間で接続する電極端子22a、22bに対応する部分にも電極端子12aを形成しておく。この電極端子12、12a上に前述のようにバリアメタル層14を介してバンプ電極11が形成されると共に、第2半導体チップ2a、2b間で接続する電極端子22a、22bに対応する電極端子12a同士を接続する配線9を、バンプ電極11と同じ材料で同時に形成する。なお、通常の第2半導体チップ2a、2bと直接接続する電極端子12には、配線は形成されないで、バンプ電極11のみが形成される。この回路素子(半導体素子)や半導体基板の表面に形成される配線、電極端子、絶縁膜などは、通常の半導体装置の製造工程と同様に形成される。なお、通常のシリコン基板でなくても、GaAsなど化合物半導体基板に形成されてもよい。
【0031】
第2半導体チップ2は、たとえばメモリ素子がマトリクス状に形成されたもので、第1半導体チップ1と接続される部分、複数個ある第2半導体チップ同士で接続される部分、外部リードなどに接続される部分などが電極端子22として半導体基板の表面に形成され、その電極端子22の表面にも前述の第1半導体チップ1と同様に、Auなどによりバンプ電極21が形成されている。このバンプ電極21の表面にも、前述のSn被膜が形成されていてもよい。また、第1半導体チップ1にはSn皮膜が形成されないで、第2半導体チップ2のバンプ電極21のみにSn被膜が形成されてもよい。この第2半導体チップ2は、このようなICでなくても、トランジスタ、ダイオード、キャパシタなどのディスクリート部品などで、半導体基板に形成されないものでもかまわない。とくに、静電破壊防止用の複合半導体装置にする場合、ディスクリートの保護ダイオードなどを第2半導体チップとして搭載することが、大容量の保護素子を内蔵することができるため好ましい。
【0032】
この第1半導体チップ1と第2半導体チップ2のバンプ電極11、21同士の接続は、たとえば第1半導体チップ1を加熱し得る基板ステージ上に載置して、マウンターにより第2半導体チップ2をそのバンプ同士が一致するように位置合せをして、加圧しながら300℃程度に加熱することにより、融着することができる。
【0033】
第1および第2の半導体チップ1、2の隙間には、後述するように、エポキシ樹脂、エポキシ-フェノール樹脂またはエラストマーなどからなる絶縁性樹脂が充填される。この接合された半導体チップ1、2a、2bは、通常の半導体装置の製造と同様に、リードフレームからなるダイアイランド4上にボンディングされ、さらに各リード5と金線などのワイヤ6によりボンディングされ、モールド成形により樹脂パッケージ8が形成される。そして、リードフレームから各リードが切断分離された後に、フォーミングされることにより、図1(a)に示されるような形状の半導体装置が得られる。
【0034】
図1に示される例は、第2半導体チップ2a、2bの電極端子の接続部のみが示されているが、図4に、第1半導体チップ1の平面説明図が示されるように、第1半導体チップ1の電極パッド13aから、第1半導体チップ1の内部配線を経由しないで、直接第2半導体チップ2b、2cに接続する配線9cを形成することもできるが、この点については後述する図9で詳述する。すなわち、図4に示される例では、たとえば3個の第2半導体チップ2a〜2cが搭載される構造になっており、第2半導体チップ2a、2b、2c間、および第2半導体チップ2b、2cと電極パッド13a間での電極端子の接続が複数組形成されており、このような場合でも、その第2半導体チップ2aと2b、2bと2c同士で接続する電極端子に対応する第1半導体チップ1の電極端子12a間、および電極端子12bと電極パッド13aとの間を接続する配線9、9cが、そのバンプ電極11と同時に形成されている。なお、図4では、バンプ電極11の下側の電極端子12、12a、12bの符号も付してある。図4において、13は通常の外部リードと接続用の電極パッドである。
【0035】
本発明の半導体装置によれば、第1半導体チップ上に複数個の第2半導体チップを接続するCOCタイプで、第2半導体チップ同士を接続する必要のある電極端子を、それぞれの電極端子に対応する第1半導体チップの部分に電極端子を形成しておき、その電極端子にバンプを形成する際、またはバンプと接合し得る金属膜を形成する際に、そのバンプまたは金属膜と同じ材料で、同時にその電極端子間を接続する配線を形成し、バンプ電極により第1半導体チップと第2半導体チップとを接合することにより、第2半導体チップ間の接続を行っているため、第2半導体チップの内容を変えることにより第2半導体チップ間の接続関係が変化させても、第1半導体チップの配線設計などを変更することなく、バンプ形成の際のパターニングを変えるだけで所望の接続をすることができる。
【0036】
すなわち、半導体層、またはその表面の絶縁膜中に配線を形成する方法では、第1半導体装置の設計を変形する必要があり、第1半導体チップの設計を変更しなければならないが、本発明によれば、パシベーション膜の最表面に接続用の配線を形成しているため、バンプ電極またはバンプ電極と接合し得る金属膜を設ける際に所望のパターンの配線を形成するだけで、第1半導体チップの設計仕様を全然変更する必要がない。
【0037】
前述の例では、第1半導体チップ1および第2半導体チップ2(2a、2b)の両方の電極端子にバンプ電極11、21が形成されていたが、バンプ電極はその接続部にあれば一方だけでもよい。また、配線9は、前述のようにバンプ電極11の厚さと同じ厚さにする必要はなく、通常の配線と同様の数μm以下でよい。この観点から、たとえば図5に示されるように、バンプ電極は第2半導体チップ2(2a、2b)のみに設け、第1半導体チップ1には、バリア層14と第2半導体チップ2のバンプ電極と同じ材料であるAu膜15を形成し、配線9もバリア層14とAu膜15により形成されてもよい。
【0038】
すなわち、図5において、第2半導体チップ2a、2b間を直接接続する電極端子22a、22bに対応する第1の半導体チップ1における電極端子12aの上およびその間には、バリアメタル層14を介して、たとえばAuなどからなる0.2〜0.7μm程度の厚さの金属膜(Au膜)15が設けられている(バリア層14は前述の例と同じ)。そして、第2半導体チップ2には、前述と同様にAuからなるバンプ電極21およびSn被膜23が形成されており、そのバンプ電極21と電極端子12a上のAu膜15とが融着する構造になっている。この例では、バンプ電極21上にSn被膜23が形成されているが、このようにバンプ電極21上またはAu膜15上にSn被膜が形成されることにより、バンプとの融着温度を下げることができる。なお、図示しない第1半導体チップ1と第2半導体チップ2との間で接続する電極端子12も同様にバリア層14およびAu膜15が形成され、Sn被膜などを介して第2半導体チップ2側に設けられるバンプ電極21とにより融着される。
【0039】
また、図6に示される例は、両方にバンプ電極がなく、配線同士のみで接続する例である。すなわち、第1半導体チップ1の配線9aと第2半導体チップ2の配線9bとがその一部の表面にSn被膜が形成され、他の部分には、たとえばポリイミド、SiO2などの絶縁膜31が設けられることにより、Sn被膜の設けられた部分のみで接合部32が形成され、接続することができる。この構造では、配線のAu層がバンプのように厚くなく、薄くなるため、接合後にSnが拡散しないAu層のみの部分ができない可能性が大きいが、わざわざバンプ電極を形成しなくてもよいため、工数低減を図れると共に、絶縁層を介して接合されるため、接合部のみに力がかかるという問題もなくなる。
【0040】
前述のように、第1半導体チップ1と第2半導体チップ2との間隙部には、絶縁性樹脂が充填されることが好ましい。すなわち、図7に示されるように、第1半導体チップ1と第2半導体チップ2とを接合した後に、その間隙部にポリイミドなどからなる絶縁性樹脂を滴下して硬化させることにより、アンダーフィル(絶縁性樹脂層)7を形成する。このようなアンダーフィル7が形成されることにより、面全体で両チップが接触するため、パンプ電極の下側の半導体層に形成される素子に損傷を来すという問題がなくなる。すなわち、半導体チップ周囲がモールド樹脂によりパッケージングされる際に、半導体チップ間の隙間にはモールド樹脂が侵入し難い。そのため、隙間が生じていると樹脂パッケージ8により両半導体チップが押し付けられ、バンプ電極部分のみでその圧力を吸収する必要があるため、前述のような問題が生じるが、アンダーフィル7が設けられることにより、そのような問題を引き起こすことがなくなる。
【0041】
この場合、ポリイミド(弾性率4.5GPa)を用いることがAuの弾性率と近いため好ましい。アンダーフィル7の弾性率がバンプ電極11、21と近いと、バンプ電極を融着してから温度が下がった場合でも、バンプ電極にかかる圧縮力と半導体チップの他の部分にかかる圧縮力とが均等になるため、力が分散してバンプ電極と共に面として第2半導体チップ2を支持することができ、バンプ電極部分のみに特別な力がかかることがなくなる。
【0042】
さらに、アンダーフィル7として使用する樹脂は、熱収縮率(熱膨張率)が4%以下のものを使用することが好ましい。熱収縮率が大きいと、硬化時に300℃程度に上げた温度が室温に下がったときに、バンプ電極であるAuの熱収縮率より大きくなり、バンプ電極部分のみに圧縮力として働き、その下の半導体層へのダメージが大きくなるからである。
【0043】
また、図1に示される例では、電極パッド12a表面と絶縁膜17表面とで段差があり、その上に設けられる配線9も平坦にならないため、接合を行いにくいという問題がある。これを解消するため、図8に示されるように、絶縁膜17上に、たとえばポリイミドなどからなる絶縁膜33を形成してから、配線9を形成することにより平坦な配線9となり、接合しやすくなるというメリットがある。
【0044】
上述の各例は、子チップである第2半導体チップ同士を配線で接続する例であったが、第2半導体チップに直接外部から信号を伝達したい場合もある。そのような場合でも、従来は、親チップである第1半導体チップにその接続用配線を絶縁膜内、または半導体層中に形成しておき、その配線端部の電極端子に第2半導体チップの電極端子を接続しなければならなかった。このような問題を解決する実施形態が図9に示されている。すなわち、第1半導体チップ1および第2半導体チップ2の接続は図1に示される例と同様であるが、第1半導体チップ1の外部接続用電極パッド13aに接続して、絶縁膜17の最表面に図1に示される配線9と同様の配線9cが形成され、第2半導体チップ2cが接続されることにより、電極パッド13aに接続される外部リードから直接第2半導体チップ2cに信号を伝達することができる。なお、6は外部リードと接続するワイヤであり、この配線9cおよび電極パッド13aは、図4の平面説明図に同じ符号で示されている部分と対応する。
【0045】
なお、このワイヤ6をボンディングする電極パッド13aにも、図9に示されるように、配線9cを連続して形成し、Au層およびSn被膜を形成しておくことにより、ワイヤボンディングの際に、超音波などで表面を擦りながらボンディングしなくても、容易にワイヤボンディングすることができる。
【0046】
この構造にすることにより、親チップである第1半導体チップの設計変更をすることなく、子チップである第2半導体チップの変更により、直接第2半導体チップに信号を外部から伝達する必要のある場合でも、第1半導体チップの外表面に配線を形成することにより、直接信号を伝達できるようになる。なお、この配線9cも、前述の図1に示される配線9と同様に、バンプ形成の際に同時に形成することができる。
【0047】
このワイヤボンディングをする外部接続用電極パッド13aの表面にAu層とSn被膜とを設ける方法は、COCタイプの半導体装置に限らず、また、絶縁膜最表面に配線を形成する半導体装置に限らず、通常の半導体装置に適用することができる。すなわち、図10に示されるように、COCタイプでなくても、半導体装置では必ず外部リードとAu線などで接続するため、ワイヤボンディングされる電極パッドを有しているが、このワイヤボンディングをする場合、超音波で擦りつけながら加熱して行っている。そのため、半導体層にも圧力がかかり、外部接続用電極パッド13aの下の半導体層にはトランジスタなどの素子を形成することはできず、半導体チップの縮小化に限界がある。しかし、この電極パッド13a上にもAu層19aを0.5〜1μm程度、Sn被膜19bを0.2〜0.4μm程度づつ設けておくことにより、前述のバンプ電極の接続と同様に、ワイヤボンディング時の250〜350℃への加熱によりAu-Sn合金層が形成され、超音波で擦ることなく、容易にボンディングすることができる。なお、図10において、14は前述と同様のTiWなどからなるバリアメタル層である。
【0048】
この構造にすることにより、電極パッド13a下の半導体層にトランジスタなどの回路素子20を形成しても、破損させたり、特性変動を来すことはない。その結果、ワイヤボンディング工程が容易になると共に、接着の信頼性が向上すると共に、その電極パッドの下にも素子形成をすることができるため、集積度の向上を図ることができる。
【0049】
以上の各例では、第1半導体チップ1の電極端子にバリア層とAu膜を設けたが、Au膜には限定されず、第2半導体チップ2に設けられるバンプ電極と融着しやすいバンプと接合し得る材料であればよい。
【0050】
【発明の効果】
以上説明したように、本発明によれば、第1半導体チップ上に2個以上の第2半導体チップをマウントするCOCタイプの半導体装置で、複数個の第2半導体チップ間で接続する必要がある場合でも、第1半導体チップのパシベーション膜の最表面に配線を形成することにより接続しているため、第2半導体チップを変更することに伴う第2半導体チップ間同士の配線仕様が異なっても、第1半導体チップの内部設計などを変更することなく、簡単に組み立てることができる。その結果、第1半導体チップの汎用性が向上し、種々のタイプの半導体装置に用いることができる。
【0051】
また、第2半導体チップ間の接続のみならず、外部リードとの接続用電極パッドと第2半導体チップを接続するための電極端子との間にも、絶縁膜の最表面に配線を形成することにより、第2の半導体チップに直接外部から信号を伝達する場合でも、第1半導体チップをそれ専用に作製しなくても、簡単に外部から信号を伝送することができる。
【0052】
さらに、接続部にAu層とSn層またはAu-Sn合金層を設けて行うことにより、Au-Sn共晶合金層が低温で形成されるため、接続の際に、超音波などをかけたり、高温にしなくてもよいため、電極パッドの直ぐ下の半導体層にも素子形成をすることができ、集積密度を向上させることができる。
【0053】
また、ワイヤボンディングをするための電極パッドにもAu層とSn層またはAu-Sn合金層を設けることにより、ワイヤボンディング時に超音波などにより圧力をかけなくても容易にワイヤボンディングをすることができる。その結果、電極パッドの下まで素子を形成することができ、半導体素子の集積度を向上させることができる。
【図面の簡単な説明】
【図1】本発明による半導体装置の一実施形態を示す断面説明図および配線部の拡大説明図である。
【図2】バンプ電極の接合部をAu-Sn合金層で形成した場合の説明図である。
【図3】図1のバンプ電極にSn被膜を一方のバンプ電極の全面に設ける場合の説明図である。
【図4】本発明による半導体装置の第1半導体チップの平面説明図である。
【図5】本発明による半導体装置の他の実施形態を示す配線部の拡大説明図である。
【図6】第1半導体チップと第2半導体チップとの接合部にバンプを形成しないで接合する例の説明図である。
【図7】第1半導体チップと第2半導体チップとの隙間に絶縁性樹脂を充填した例の説明図である。
【図8】図1に示される例の変形例を示す説明図である。
【図9】本発明による半導体装置の他の実施形態を説明する図である。
【図10】ワイヤボンディング用電極パッドにAu層とSn層とを設けてワイヤボンディングする例の説明図である。
【図11】従来のCOCタイプで2個のチップを1個のチップにマウントした例のチップ間の接続部を説明する図である。
【符号の説明】
1 第1半導体チップ
2(2a,2b) 第2半導体チップ
9 配線
11 バンプ電極
12 電極端子
17 パシベーション膜
21 バンプ電極
22 電極端子
Claims (4)
- 第1半導体チップの表面側に複数個の第2半導体チップがそれぞれの電極端子を介して接続され、かつ、該第2半導体チップの内の少なくとも2個は電極端子を介して直接電気的に接続される構造を有する半導体装置であって、前記直接電気的に接続される2個の第2半導体チップの電極端子のそれぞれに対応する部分における前記第1半導体チップのパシベーション膜の最表面に、バンプ電極がそれぞれ設けられ、かつ、該バンプ電極と同じ材料で該2つのバンプ電極を接続する配線が前記パシベーション膜の最表面に形成されることにより、前記2個の第2半導体チップが接続されてなる半導体装置。
- 第1半導体チップの表面側に複数個の第2半導体チップがそれぞれの電極端子を介して接続され、かつ、該第2半導体チップの内の少なくとも2個は電極端子を介して直接電気的に接続される構造を有する半導体装置であって、前記直接電気的に接続される2個の第2半導体チップの電極端子のそれぞれにバンプ電極が形成され、該バンプ電極のそれぞれに対応する部分における前記第1半導体チップのパシベーション膜の最表面に電極端子が形成され、該電極端子同士を連結する配線が、バリアメタル層を介して前記第2半導体チップのバンプ電極と接合し得る材料により前記第1半導体チップのパシベーション膜の最表面に形成されることにより、前記2個の第2半導体チップが接続されてなる半導体装置。
- 前記バンプ電極が少なくともAu層を有する請求項1または2記載の半導体装置。
- 前記第1半導体チップと第2半導体チップの電極端子の接続部が、Au-Sn合金層を介して接続されてなる請求項1ないし3のいずれか1項記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001012647A JP3723453B2 (ja) | 2000-09-12 | 2001-01-22 | 半導体装置 |
US09/950,058 US6635962B2 (en) | 2000-09-12 | 2001-09-12 | Chip on chip semiconductor device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000277345 | 2000-09-12 | ||
JP2000-277345 | 2000-09-12 | ||
JP2001012647A JP3723453B2 (ja) | 2000-09-12 | 2001-01-22 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002168959A Division JP4754763B2 (ja) | 2000-09-12 | 2002-06-10 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002164498A JP2002164498A (ja) | 2002-06-07 |
JP3723453B2 true JP3723453B2 (ja) | 2005-12-07 |
Family
ID=26599808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001012647A Expired - Lifetime JP3723453B2 (ja) | 2000-09-12 | 2001-01-22 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6635962B2 (ja) |
JP (1) | JP3723453B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002373910A (ja) * | 2000-09-12 | 2002-12-26 | Rohm Co Ltd | 半導体装置 |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3706573B2 (ja) * | 2001-11-22 | 2005-10-12 | 株式会社ルネサステクノロジ | 半導体パッケージ及び半導体パッケージの製造方法 |
JP3688249B2 (ja) * | 2002-04-05 | 2005-08-24 | Necエレクトロニクス株式会社 | 半導体装置の製造方法 |
KR20040004798A (ko) * | 2002-07-05 | 2004-01-16 | 삼성전자주식회사 | 멀티 칩 패키지 |
US20040262772A1 (en) * | 2003-06-30 | 2004-12-30 | Shriram Ramanathan | Methods for bonding wafers using a metal interlayer |
US7612443B1 (en) | 2003-09-04 | 2009-11-03 | University Of Notre Dame Du Lac | Inter-chip communication |
TWI273664B (en) * | 2004-03-26 | 2007-02-11 | Advanced Semiconductor Eng | Bumping process, bump structure, packaging process and package structure |
US8456015B2 (en) | 2005-06-14 | 2013-06-04 | Cufer Asset Ltd. L.L.C. | Triaxial through-chip connection |
US7538033B2 (en) | 2005-06-14 | 2009-05-26 | John Trezza | Post-attachment chip-to-chip connection |
US7838997B2 (en) | 2005-06-14 | 2010-11-23 | John Trezza | Remote chip attachment |
US7767493B2 (en) | 2005-06-14 | 2010-08-03 | John Trezza | Post & penetration interconnection |
US7786592B2 (en) | 2005-06-14 | 2010-08-31 | John Trezza | Chip capacitive coupling |
WO2006138492A2 (en) * | 2005-06-14 | 2006-12-28 | Cubic Wafer, Inc. | Post & penetration interconnection |
JP4728782B2 (ja) * | 2005-11-15 | 2011-07-20 | パナソニック株式会社 | 半導体装置およびその製造方法 |
JP4742844B2 (ja) * | 2005-12-15 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
TWI299896B (en) * | 2006-03-16 | 2008-08-11 | Advanced Semiconductor Eng | Method for forming metal bumps |
JP5217043B2 (ja) * | 2007-07-11 | 2013-06-19 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US7872332B2 (en) * | 2008-09-11 | 2011-01-18 | Micron Technology, Inc. | Interconnect structures for stacked dies, including penetrating structures for through-silicon vias, and associated systems and methods |
JP2012089578A (ja) * | 2010-10-15 | 2012-05-10 | Sanyo Electric Co Ltd | 半導体レーザ装置の製造方法、半導体レーザ装置および光装置 |
KR101764415B1 (ko) * | 2010-10-29 | 2017-08-16 | 삼성디스플레이 주식회사 | 터치패널 일체형 평판표시장치 |
WO2012107971A1 (ja) * | 2011-02-10 | 2012-08-16 | パナソニック株式会社 | 半導体装置及びその製造方法 |
US9620473B1 (en) | 2013-01-18 | 2017-04-11 | University Of Notre Dame Du Lac | Quilt packaging system with interdigitated interconnecting nodules for inter-chip alignment |
US20160308100A1 (en) * | 2015-04-17 | 2016-10-20 | Chipmos Technologies Inc | Semiconductor package and method of manufacturing thereof |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0658922B2 (ja) | 1982-12-24 | 1994-08-03 | 株式会社日立製作所 | 半導体装置 |
JPH09326465A (ja) | 1996-06-06 | 1997-12-16 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP3644205B2 (ja) * | 1997-08-08 | 2005-04-27 | 株式会社デンソー | 半導体装置及びその製造方法 |
JP2000223657A (ja) * | 1999-02-03 | 2000-08-11 | Rohm Co Ltd | 半導体装置およびそれに用いる半導体チップ |
-
2001
- 2001-01-22 JP JP2001012647A patent/JP3723453B2/ja not_active Expired - Lifetime
- 2001-09-12 US US09/950,058 patent/US6635962B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002373910A (ja) * | 2000-09-12 | 2002-12-26 | Rohm Co Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US6635962B2 (en) | 2003-10-21 |
US20020031904A1 (en) | 2002-03-14 |
JP2002164498A (ja) | 2002-06-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3723453B2 (ja) | 半導体装置 | |
KR100846270B1 (ko) | 반도체장치 및 그 제조방법 | |
US6552426B2 (en) | Semiconductor device and method of manufacturing same | |
US6350668B1 (en) | Low cost chip size package and method of fabricating the same | |
JP3787295B2 (ja) | 半導体装置 | |
EP0684644B1 (en) | Method for manufacturing bump leaded film carrier type semiconductor device | |
US6137185A (en) | Electrode structure of a wiring substrate of semiconductor device having expanded pitch | |
JP3546131B2 (ja) | 半導体チップパッケージ | |
KR100520660B1 (ko) | 반도체 웨이퍼와 반도체장치 및 그 제조방법 | |
US7420814B2 (en) | Package stack and manufacturing method thereof | |
US20020004258A1 (en) | Semiconductor device and method of fabricating the same, circuit board, and electronic equipment | |
JPH08213427A (ja) | 半導体チップおよびマルチチップ半導体モジュール | |
JP2005019493A (ja) | 半導体装置 | |
US6423580B2 (en) | Method for manufacturing a dual chip package | |
JP2005260053A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP4754763B2 (ja) | 半導体装置 | |
JP2000243785A (ja) | 半導体チップの製造方法 | |
US20030057569A1 (en) | Semiconductor device | |
JPH0462961A (ja) | 半導体装置およびその製造方法 | |
JP2001077297A (ja) | 半導体装置とその製造方法 | |
JP3947436B2 (ja) | 半導体装置 | |
JPH11233711A (ja) | 半導体装置およびその製造方法 | |
JP3674550B2 (ja) | 半導体装置 | |
JP3063691B2 (ja) | フレキシブルフィルム及びこれを有する半導体装置 | |
JPH08181171A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050722 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050915 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 7 |