JP3721100B2 - Scramble / descramble pattern generation circuit - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、光伝送システムに用いられるスクランブル／デスクランブルパターン発生回路に関する。
【０００２】
【従来の技術】
この種のスクランブル／デスクランブルパターン発生回路は、光伝送装置のデータ通信を行ううえで０の連続を禁止するために用いられている。
図３は従来のスクランブル／デスクランブルパターン発生回路の構成を示すブロック図である。スクランブル／デスクランブルパターンを生成するスクランブル／デスクランブルパターン生成回路３１ａ（以下、パターン生成回路３１ａ）の前段には、７個の各入力データ端子Ｄ１〜Ｄ７に対応して７個のオア回路３２ａ〜３２ｇが設けられ、各オア回路１３ａ〜１３ｇの出力は、各オア回路１３ａ〜１３ｇの一方の入力端子に印加されるＨレベルのイニシャライズ信号ＩＮＩによりスクランブル／デスクランブルの生成開始信号の位置の直前で１に初期化される。
【０００３】
イニシャライズ信号ＩＮＩによる初期化の後、各オア回路１３ａ〜１３ｇの出力がクロック信号ＣＬＫにより、パターン生成回路３１ａのデータ端子Ｄ１〜Ｄ７に取り込まれる。データ端子Ｄ１〜Ｄ７へのデータの取り込み後、イニシャライズ信号ＩＮＩはＬレベルになる。パターン生成回路３１ａはこのデータ端子Ｄ１〜Ｄ７から取り込んだデータについて所定のスクランブル／デスクランブルパターン処理を行って出力端子Ｙ１〜Ｙ１３５を介しスクランブル／デスクランブルパターンＳ１〜Ｓ１３５として出力する。この出力されたスクランブル／デスクランブルパターンＳ１〜Ｓ１３５のうち伝送路周波数で定められた７ビットデータがオア回路３２ａ〜３２ｇの他方の入力端子にフィードバックされる。このフィードバックされた７ビットデータはクロック信号ＣＬＫにより、パターン生成回路３１ａのデータ端子Ｄ１〜Ｄ７に同様に取り込まれ、パターン生成回路３１ａはこの取り込んだデータを同様にスクランブル／デスクランブルパターン処理して出力端子Ｙ１〜Ｙ１３５を介し次のスクランブル／デスクランブルパターンＳ１〜Ｓ１３５として出力する。
【０００４】
【発明が解決しようとする課題】
このような従来のスクランブル／デスクランブルパターン発生回路から発生するスクランブル／デスクランブルパターンは、一般に伝送路周波数に応じてデータ長が変わるため、同一のスクランブル／デスクランブルパターン発生回路では異なる伝送路周波数に対応することができない。このため、従来はそれぞれの伝送路周波数に対応したスクランブル／デスクランブルパターン発生回路をそれぞれＬＳＩで作っており、ＬＳＩの品種が増えてしまいＬＳＩの管理が煩雑になるとともにＬＳＩのコストアップを招くという問題があった。
【０００５】
したがって、本発明は、１つのスクランブル／デスクランブルパターン発生回路を異なる伝送路周波数で使用可能にすることを目的とする。
【０００６】
【課題を解決するための手段】
このような課題を解決するために本発明は、光伝送装置に用いられ伝送路上を伝送される伝送データのスクランブルまたはデスクランブルを行うためのスクランブルパターンまたはデスクランブルパターンを発生するスクランブル／デスクランブルパターン発生回路において、入力したデータをスクランブルパターン処理またはデスクランブルパターン処理して伝送路の周波数に応じたデータ長のスクランブルパターンまたはデスクランブルパターンとして生成し出力するパターン生成回路と、パターン生成回路により生成されたスクランブルパターンまたはデスクランブルパターンのうち、伝送路の周波数に応じたスクランブルパターンまたはデスクランブルパターンを選択しパターン生成回路に前記入力データとして帰還させるセレクタとを設けたものである。
この場合、セレクタは、パターン生成回路により生成されたスクランブルパターンまたはデスクランブルパターンのうち、最後に生成された所定ビット数のパターンをパターン生成回路に前記入力データとして帰還させるものである。
【０００８】
【発明の実施の形態】
以下、本発明について図面を参照して説明する。
（第１の実施の形態）
図１は、本発明に係るスクランブル／デスクランブルパターン発生回路の構成を示すブロック図である。本スクランブル／デスクランブルパターン発生回路は光伝送において使用される回路であり、セレクタ１１ａと、スクランブル／デスクランブルパターン生成回路１２ａと、オア回路１３ａ〜１３ｇとから構成される。
【０００９】
スクランブル／デスクランブルパターン生成回路１２ａは、スクランブル／デスクランブルパターンの生成後にこの生成されたスクランブル／デスクランブルパターンを帰還（フィードバック）させる構成となっており、セレクタ１１ａはスクランブル／デスクランブルパターン生成回路１２ａにより生成されたパラレルデータのデータ長を認識して切り替えを行うものである。また、このセレクタ１１ａは、帰還させるスクランブル／デスクランブルパターンを伝送路の周波数に応じて選択することにより一つのスクランブル／デスクランブルパターン生成回路１２ａで複数の伝送路周波数に応じたスクランブル／デスクランブルパターンを発生させることが可能なものである。これにより、複数の周波数の伝送路が接続される伝送装置において共通の１つのスクランブル／デスクランブルパターン発生回路で各伝送路周波数に応じたスクランブル／デスクランブルパターンを発生させることができ、従来のように各伝送路周波数毎にスクランブル／デスクランブルパターン生成回路を設ける必要がなく、したがって回路規模の増大を抑制できる。
【００１０】
図１を用い、本スクランブル／デスクランブルパターン発生回路をさらに詳細に説明する。
本スクランブル／デスクランブルパターン発生回路は、前述したように複数の伝送路周波数、即ち３種類の伝送路周波数１５５．５２Ｍｂｐｓ、６２２．０８Ｍｂｐｓ及び２４８８．３２Ｍｂｐｓのスクランブル／デスクランブルパターンの発生が可能な回路である。スクランブル／デスクランブルパターン生成回路１２ａの出力はスクランブル／デスクランブルパターン出力として回路外に出力されるとともに、セレクタ１１ａの入力側に帰還される。セレクタ１１ａはスクランブル／デスクランブルパターン生成回路１２ａのスクランブル／デスクランブルパターン出力のうち、入力端子ＳＥＬから入力した伝送路周波数に応じたデータ長を選択するセレクタであり、セレクタ１１ａの出力はオア回路１３ａ〜１３ｇに入力される。
【００１１】
オア回路１３ａ〜１３ｇは、データの先頭で全て１に初期化される。本スクランブル／デスクランブルパターン発生回路は、最大の伝送路周波数のスクランブル／デスクランブル生成回路１２ａを有し、生成されたスクランブル／デスクランブルパターンをもとに伝送路周波数が最大の伝送路周波数の１／ｎの場合、１／ｎのデータ長にて帰還することにより伝送路周波数が異なった場合でも対応可能とするものである。
【００１２】
次に、本スクランブル／デスクランブルパターン発生回路の動作を図１を参照して説明する。まず、伝送路周波数が最大の２４８８．３２Ｍｂｐｓのスクランブル／デスクランブルパターン発生の場合の動作を説明する。
スクランブル／デスクランブルパターンの生成開始に先立ち、Ｈレベルのイニシャライズ信号ＩＮＩが各オア回路１３ａ〜１３ｇの一方の入力端子に出力されることにより、オア回路１３ａ〜１３ｇの出力はスクランブル／デスクランブルの生成開始信号の位置の直前で１に初期化される。次に、スクランブル／デスクランブルパターン生成回路１２ａは、クロック信号ＣＬＫに同期して各オア回路１３ａ〜１３ｇの出力データ（全て値が１の７ビットデータ）をデータ端子Ｄ１〜Ｄ７から取り込み、入力したデータについて周知のスクランブル／デスクランブルパターン処理を行い、処理結果をスクランブル／デスクランブルパターンとして出力する。なお、各オア回路１３ａ〜１３ｇの出力データがデータ端子Ｄ１〜Ｄ７から取り込まれると、イニシャライズ信号ＩＮＩはＨレベルからＬレベルとなる。
【００１３】
このスクランブル／デスクランブルパターン生成回路１２ａから出力端子Ｙ１〜Ｙ１３５を介して出力されたスクランブルパターンＳ１〜Ｓ１３５は、生成多項式をもとにスクランブルパターン処理またはデスクランブルパターン処理されて生成されたパラレルデータが出力される。
【００１４】
スクランブル／デスクランブルパターン生成回路１２ａから出力されたスクランブル／デスクランブルパターンは、使用される伝送路周波数のデータ長にあわせて帰還される。即ち、スクランブル／デスクランブルパターン生成回路１２ａは、図示しない入力端子から伝送路周波数を入力してこの伝送路周波数に応じたデータ長のパラレルデータを生成するが、伝送路周波数が２４８８．３２Ｍｂｐｓの場合に１２８ビットのパラレルデータを生成したとすると、これら１２８ビットのパラレルデータのうち最後に生成された７ビットデータがセレクタ１１ａの入力側に帰還される。また、伝送路周波数が６２２．０８Ｍｂｐｓの場合に３２ビットのパラレルデータを生成したとすると、この３２ビットのパラレルデータのうち最後に生成された７ビットデータがセレクタ１１ａの入力側に帰還される。さらに、伝送路周波数が１５５．５２Ｍｂｐｓの場合に８ビットのパラレルデータを生成したとすると、このうち最後に生成された７ビットデータがセレクタ１１ａの入力側に帰還される。
【００１５】
セレクタ１１ａは、帰還された７ビットデータのうち、入力端子ＳＥＬから入力した伝送路周波数に応じて何れか１つを選択し、各オア回路１３ａ〜１３ｇを介してスクランブル／デスクランブルパターン生成回路１２ａの入力側（データ端子Ｄ１〜Ｄ７）に帰還させる。スクランブル／デスクランブルパターン生成回路１２ａは、クロック信号ＣＬＫに応じてこの７ビットデータを取り込むと、同様にスクランブル／デスクランブルパターン処理を行い、伝送路周波数に応じたビット数のスクランブル／デスクランブルパターンを出力する。
【００１６】
このように、本実施の形態によれば、単一のスクランブル／デスクランブルパターン回路１２ａにより伝送路周波数が２４８８．３２Ｍｂｐｓ，６２２．０８Ｍｂｐｓ，１５５．５２Ｍｂｐｓの３種類のスクランブル／デスクランブルパターンを発生することができるため回路規模を削減することができる。
【００１７】
（第２の実施の形態）
図２は、本スクランブル／デスクランブルパターン発生回路の第２の実施の形態を示すブロック図である。
本スクランブル／デスクランブルパターン発生回路の基本構成は、第１の実施の形態のように単一の回路で異なった伝送路周波数２４８８．３２Ｍｂｐｓ、１，６２２．０８Ｍｂｐｓ、及び４，１５５．５２Ｍｂｐｓに対応したスクランブルパターン及びデスクランブルパターンを発生させる構成であるため、図２に示すように本スクランブル／デスクランブルパターン発生回路（２１ａ，２２ａ，２３ａ〜２３ｇ）と、セレクタ２４ａ〜２４ｏと、オア回路２５ａ〜２５ｐとを組み合わせることにより、２４８８．３２Ｍｂｐｓ＊１，６２２．０８Ｍｂｐｓ＊４，１５５．５２Ｍｂｐｓ＊１６のパターンを単一の回路で発生することが可能になる。
【００１８】
【発明の効果】
以上説明したように本発明によれば、光伝送装置に用いられ伝送路上を伝送される伝送データのスクランブルまたはデスクランブルを行うためのスクランブルパターンまたはデスクランブルパターンを発生するスクランブル／デスクランブルパターン発生回路において、入力したデータをスクランブルパターン処理またはデスクランブルパターン処理して伝送路の周波数に応じたデータ長のスクランブルパターンまたはデスクランブルパターンとして生成し出力するパターン生成回路と、パターン生成回路により生成されたスクランブルパターンまたはデスクランブルパターンのうち、伝送路の周波数に応じたスクランブルパターンまたはデスクランブルパターンを選択しパターン生成回路に前記入力データとして帰還させるセレクタとを設けるようにしたので、共通の１つのスクランブル／デスクランブルパターン発生回路で各伝送路周波数に対応したスクランブルパターンまたはデスクランブルパターンを発生させることができ、したがってこの共通スクランブル／デスクランブルパターン発生回路がＬＳＩ化された場合、ＬＳＩの品種が削減されて１種類のみとなり、この結果、ＬＳＩの管理の煩雑化及びＬＳＩのコストアップを抑制できる。
【図面の簡単な説明】
【図１】 本発明に係るスクランブル／デスクランブルパターン発生回路の第１の実施の形態を示すブロック図である。
【図２】 上記スクランブル／デスクランブルパターン発生回路の第２の実施の形態を示すブロック図である。
【図３】 従来のスクランブル／デスクランブルパターン発生回路の構成を示すブロック図である。
【符号の説明】
１１ａ，２１ａ…セレクタ、１２ａ，２２ａ…スクランブル／デスクランブルパターン生成回路、１３ａ〜１３ｇ…オア回路、２４ａ〜２４ｏ…セレクタ、２５ａ〜２５ｐ…オア回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a scramble / descramble pattern generation circuit used in an optical transmission system.
[0002]
[Prior art]
This type of scramble / descramble pattern generation circuit is used for prohibiting the continuation of 0 in the data communication of the optical transmission apparatus.
FIG. 3 is a block diagram showing a configuration of a conventional scramble / descramble pattern generation circuit. Before the scramble / descramble pattern generation circuit 31a (hereinafter referred to as pattern generation circuit 31a) for generating a scramble / descramble pattern, seven OR circuits 32a to 32 corresponding to the seven input data terminals D1 to D7 are provided. 32g is provided, and the output of each of the OR circuits 13a to 13g is immediately before the position of the scramble / descramble generation start signal by the H level initialize signal INI applied to one input terminal of each of the OR circuits 13a to 13g. Initialized to 1.
[0003]
After initialization by the initialize signal INI, the outputs of the OR circuits 13a to 13g are taken into the data terminals D1 to D7 of the pattern generation circuit 31a by the clock signal CLK. After the data is taken into the data terminals D1 to D7, the initialization signal INI becomes L level. The pattern generation circuit 31a performs predetermined scramble / descramble pattern processing on the data fetched from the data terminals D1 to D7 and outputs the data as scramble / descramble patterns S1 to S135 via the output terminals Y1 to Y135. Among the output scramble / descramble patterns S1 to S135, 7-bit data determined by the transmission path frequency is fed back to the other input terminals of the OR circuits 32a to 32g. The fed back 7-bit data is similarly taken into the data terminals D1 to D7 of the pattern generation circuit 31a by the clock signal CLK, and the pattern generation circuit 31a outputs the obtained data after the scramble / descramble pattern processing in the same manner. The next scramble / descramble patterns S1 to S135 are output via the terminals Y1 to Y135.
[0004]
[Problems to be solved by the invention]
Since the scramble / descramble pattern generated from such a conventional scramble / descramble pattern generation circuit generally changes in data length according to the transmission line frequency, the same scramble / descramble pattern generation circuit has different transmission line frequencies. I can't respond. For this reason, conventionally, the scramble / descramble pattern generation circuit corresponding to each transmission line frequency is made by LSI, and the number of LSIs increases, making LSI management complicated and increasing the cost of LSI. There was a problem.
[0005]
Therefore, an object of the present invention is to enable one scramble / descramble pattern generation circuit to be used at different transmission line frequencies.
[0006]
[Means for Solving the Problems]
In order to solve such a problem, the present invention provides a scramble / descramble pattern for generating a scramble pattern or a descramble pattern for scrambling or descrambling transmission data used in an optical transmission apparatus and transmitted on a transmission path. In the generation circuit, a scramble pattern process or a descramble pattern process is performed on the input data to generate and output a scramble pattern or a descramble pattern having a data length corresponding to the frequency of the transmission path, and a pattern generation circuit. Selector that selects a scramble pattern or descramble pattern corresponding to the frequency of the transmission path from the scramble pattern or descramble pattern and feeds it back to the pattern generation circuit as the input data In which the provided.
In this case, the selector feeds back the pattern of the predetermined number of bits generated as the input data to the pattern generation circuit among the scramble pattern or the descrambling pattern generated by the pattern generation circuit.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
The present invention will be described below with reference to the drawings.
(First embodiment)
FIG. 1 is a block diagram showing a configuration of a scramble / descramble pattern generation circuit according to the present invention. The scramble / descramble pattern generation circuit is a circuit used in optical transmission, and includes a selector 11a, a scramble / descramble pattern generation circuit 12a, and OR circuits 13a to 13g.
[0009]
The scramble / descramble pattern generation circuit 12a is configured to feed back (feed back) the generated scramble / descramble pattern after the scramble / descramble pattern is generated. Is performed by recognizing the data length of the parallel data generated by. Further, the selector 11a selects a scramble / descramble pattern to be fed back according to the frequency of the transmission line, so that one scramble / descramble pattern generation circuit 12a can scramble / descramble the pattern according to a plurality of transmission line frequencies. Can be generated. As a result, a scramble / descramble pattern corresponding to each transmission line frequency can be generated by one common scramble / descramble pattern generation circuit in a transmission apparatus to which transmission lines of a plurality of frequencies are connected. In addition, it is not necessary to provide a scramble / descramble pattern generation circuit for each transmission line frequency, and therefore an increase in circuit scale can be suppressed.
[0010]
The scramble / descramble pattern generation circuit will be described in more detail with reference to FIG.
As described above, the scramble / descramble pattern generation circuit is a circuit capable of generating scramble / descramble patterns of a plurality of transmission line frequencies, that is, three kinds of transmission line frequencies of 155.52 Mbps, 622.08 Mbps, and 2488.32 Mbps. It is. The output of the scramble / descramble pattern generation circuit 12a is output to the outside as a scramble / descramble pattern output and is fed back to the input side of the selector 11a. The selector 11a is a selector for selecting a data length corresponding to the transmission line frequency input from the input terminal SEL from the scramble / descramble pattern output of the scramble / descramble pattern generation circuit 12a. The output of the selector 11a is the OR circuit 13a. To 13g.
[0011]
The OR circuits 13a to 13g are all initialized to 1 at the beginning of the data. This scramble / descramble pattern generation circuit has a scramble / descramble generation circuit 12a having the maximum transmission line frequency, and the transmission line frequency is 1 of the maximum transmission line frequency based on the generated scramble / descramble pattern. In the case of / n, feedback is possible with a data length of 1 / n, so that even when the transmission line frequency is different, it is possible to cope with it.
[0012]
Next, the operation of the scramble / descramble pattern generation circuit will be described with reference to FIG. First, the operation in the case of generating a scramble / descramble pattern of 2488.32 Mbps with the maximum transmission line frequency will be described.
Prior to the start of the generation of the scramble / descramble pattern, the H-level initialization signal INI is output to one input terminal of each of the OR circuits 13a to 13g, so that the outputs of the OR circuits 13a to 13g generate scramble / descramble. It is initialized to 1 immediately before the position of the start signal. Next, the scramble / descramble pattern generation circuit 12a receives and inputs the output data (7-bit data whose values are all 1) from the OR circuits 13a to 13g from the data terminals D1 to D7 in synchronization with the clock signal CLK. A known scramble / descramble pattern process is performed on the data, and the process result is output as a scramble / descramble pattern. Note that when the output data of each of the OR circuits 13a to 13g is taken in from the data terminals D1 to D7, the initialization signal INI changes from H level to L level.
[0013]
The scramble patterns S1 to S135 output from the scramble / descramble pattern generation circuit 12a via the output terminals Y1 to Y135 are parallel data generated by scramble pattern processing or descramble pattern processing based on a generator polynomial. Is output.
[0014]
The scramble / descramble pattern output from the scramble / descramble pattern generation circuit 12a is fed back in accordance with the data length of the transmission path frequency used. That is, the scramble / descramble pattern generation circuit 12a inputs a transmission line frequency from an input terminal (not shown) and generates parallel data having a data length corresponding to the transmission line frequency. When the transmission line frequency is 2488.32 Mbps, If 128-bit parallel data is generated, 7-bit data generated last among the 128-bit parallel data is fed back to the input side of the selector 11a. If 32-bit parallel data is generated when the transmission line frequency is 622.08 Mbps, the 7-bit data generated last among the 32-bit parallel data is fed back to the input side of the selector 11a. Further, assuming that 8-bit parallel data is generated when the transmission line frequency is 155.52 Mbps, the last generated 7-bit data is fed back to the input side of the selector 11a.
[0015]
The selector 11a selects one of the fed back 7-bit data according to the transmission line frequency input from the input terminal SEL, and scrambles / descramble pattern generation circuit 12a via each of the OR circuits 13a to 13g. To the input side (data terminals D1 to D7). When the scramble / descramble pattern generation circuit 12a captures the 7-bit data in accordance with the clock signal CLK, the scramble / descramble pattern generation circuit 12a similarly performs scramble / descramble pattern processing, and generates a scramble / descramble pattern having the number of bits corresponding to the transmission line frequency. Output.
[0016]
As described above, according to the present embodiment, a single scramble / descramble pattern circuit 12a generates three types of scramble / descramble patterns having transmission path frequencies of 2488.32 Mbps, 622.08 Mbps, and 155.52 Mbps. Therefore, the circuit scale can be reduced.
[0017]
(Second Embodiment)
FIG. 2 is a block diagram showing a second embodiment of the present scramble / descramble pattern generation circuit.
The basic configuration of the scramble / descramble pattern generation circuit corresponds to different transmission line frequencies of 2488.32 Mbps, 1,622.08 Mbps, and 4,155.52 Mbps in a single circuit as in the first embodiment. 2, the present scramble / descramble pattern generation circuit (21a, 22a, 23a-23g), selectors 24a-24o, and OR circuits 25a- In combination with 25p, a pattern of 2488.32 Mbps * 1, 622.08 Mbps * 4, 155.52 Mbps * 16 can be generated in a single circuit.
[0018]
【The invention's effect】
As described above, according to the present invention, a scramble / descramble pattern generation circuit for generating a scramble pattern or a descramble pattern for scrambling or descrambling transmission data used in an optical transmission apparatus and transmitted on a transmission path. Generating a scramble pattern or descramble pattern having a data length corresponding to the frequency of the transmission line and outputting the scramble pattern generated by the scramble pattern process or descramble pattern process, and a scramble generated by the pattern generation circuit A selector that selects a scramble pattern or a descramble pattern corresponding to the frequency of the transmission path from the pattern or the descramble pattern and feeds it back to the pattern generation circuit as the input data is provided. As a result, it is possible to generate a scramble pattern or descramble pattern corresponding to each transmission line frequency with a single common scramble / descramble pattern generation circuit. In this case, the number of LSIs is reduced to only one, and as a result, complexity of LSI management and LSI cost increase can be suppressed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of a scramble / descramble pattern generation circuit according to the present invention.
FIG. 2 is a block diagram showing a second embodiment of the scramble / descramble pattern generation circuit.
FIG. 3 is a block diagram showing a configuration of a conventional scramble / descramble pattern generation circuit.
[Explanation of symbols]
11a, 21a ... selector, 12a, 22a ... scramble / descramble pattern generation circuit, 13a-13g ... OR circuit, 24a-24o ... selector, 25a-25p ... OR circuit.

Claims (2)

光伝送装置に用いられ伝送路上を伝送される伝送データのスクランブルまたはデスクランブルを行うためのスクランブルパターンまたはデスクランブルパターンを発生するスクランブル／デスクランブルパターン発生回路において、
入力したデータをスクランブルパターン処理またはデスクランブルパターン処理して前記伝送路の周波数に応じたデータ長のスクランブルパターンまたはデスクランブルパターンとして生成し出力するパターン生成回路と、
前記パターン生成回路により生成されたスクランブルパターンまたはデスクランブルパターンのうち、前記伝送路の周波数に応じたスクランブルパターンまたはデスクランブルパターンを選択し前記パターン生成回路に前記入力データとして帰還させるセレクタと
を備えたことを特徴とするスクランブル／デスクランブルパターン発生回路。In a scramble / descramble pattern generation circuit for generating a scramble pattern or a descramble pattern for scramble or descramble transmission data used in an optical transmission device and transmitted on a transmission line,
A pattern generation circuit for generating and outputting a scramble pattern or a descramble pattern having a data length according to the frequency of the transmission line by performing scramble pattern processing or descrambling pattern processing on the input data;
A selector that selects a scramble pattern or descramble pattern corresponding to the frequency of the transmission path from among the scramble pattern or descramble pattern generated by the pattern generation circuit, and feeds back as the input data to the pattern generation circuit. A scramble / descramble pattern generation circuit characterized by the above. 請求項１において、
前記セレクタは、前記パターン生成回路により生成されたスクランブルパターンまたはデスクランブルパターンのうち、最後に生成された所定ビット数のパターンを前記パターン生成回路に前記入力データとして帰還させることを特徴とするスクランブル／デスクランブルパターン発生回路。In claim 1,
The selector feeds back a pattern of a predetermined number of bits generated from the scramble pattern or descramble pattern generated by the pattern generation circuit to the pattern generation circuit as the input data. Descramble pattern generation circuit.
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