JP3717901B2 - 状態出力回路および状態出力回路群 - Google Patents
状態出力回路および状態出力回路群 Download PDFInfo
- Publication number
- JP3717901B2 JP3717901B2 JP2003107816A JP2003107816A JP3717901B2 JP 3717901 B2 JP3717901 B2 JP 3717901B2 JP 2003107816 A JP2003107816 A JP 2003107816A JP 2003107816 A JP2003107816 A JP 2003107816A JP 3717901 B2 JP3717901 B2 JP 3717901B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- state
- holding
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、フィールド・プログラマブル・ゲート・アレイ(FPGA:Field Programmable Gate Array)に関するものであり、特に、FPGAで実現したデジタル回路を検証するための状態出力回路および状態出力回路群に関するものである。
【0002】
【従来の技術】
近年、半導体製造の多層配線技術や微細化技術の向上により、半導体集積回路の1チップの搭載ゲート規模も大きくなり、高性能・高機能の半導体集積回路が1チップで実現可能となっている。しかしながら、半導体集積回路の1チップの搭載ゲート規模が大きくなると、設計時のソフトウエアによるシミュレーション時間も膨大なものとなってしまう。そのため、FPGAで半導体集積回路の機能を実現して、実機による検証を行うことがある。
【0003】
また、PLL(Phase Locked Loop)、大規模高速メモリ、高速I/Oインターフェースを備えるFPGAもあり、専用の半導体集積回路を開発するよりも開発期間が短く低価格であるなどの理由から、FPGAを用いてシステムを開発することもある。
【0004】
ソフトウエアによるシミュレーションの場合、所望のノードを指定してシミュレーションを実行することで、FPGA内部の信号の変化を確認することができる。しかしながら、実機を用いて検証を行う場合には、確認したい信号を外部端子に出力しなければならない。
【0005】
従来技術では、FPGAなどの集積回路の内部情報を出力するために、所望の集積回路の回路記述から作成されたモジュールツリーと、新たに追加する内部ノードの指定情報に基づいて、内部ノードが関連するすべてのモジュールを抽出し、下層のモジュールからトップモジュールまで内部ノードの論理状態を伝達するように、モジュール引き数、宣言、モジュール呼び出し引数の回路記述を追加するモジュール変換処理を実行して、所望の集積回路の回路記述を任意の内部ノードの論理状態を出力する回路記述に修正する。そして、修正した回路記述をFPGAを用いて実現することで、FPGA内部の任意の内部ノードの論理状態を外部端子に出力するようにしている(たとえば、特許文献1参照)。
【0006】
【特許文献1】
特開平11−223663号公報
【0007】
【発明が解決しようとする課題】
しかしながら、従来技術では、任意の内部ノードに対して1つのシフトレジスタしか割り当てていない。そのため、意図した瞬間の内部ノードの論理状態を出力することはできるが、任意の時間より前の論理状態を出力することはできないという問題があった。すなわち、内部の論理状態を保持しておくことができないという問題があった。
【0008】
また、動作時に回路の不具合を発見し、シミュレーションを行うことがある。この場合、不具合が発生する際の回路動作の遷移を再現するために、FPGAの入力端子から入力した信号と内部の状態保持回路の論理状態とを保持しておく必要がある。入力端子に入力した信号に関しては、既存のトレース装置等で連続して保持することができる。しかしながら、内部の状態保持回路の論理状態に関しては、一般的に、入力端子の数に比べてその数は極めて多く、既存のトレース装置等で必要な信号をすべて保持することはできないという問題があった。
【0009】
任意の瞬間の状態のみを保持することが可能であったとしても、不具合が発生する時間が特定できなければ、適切な状態を保持することはできなという問題があった。たとえば、適当な時間で状態保持回路の論理状態を保持しても、FPGAの回路の不具合を解析するためのシミュレーションに十分な入力を得られなかったり、不具合の発生までにかなりの時間を要する入力を保持したりして、解析に時間がかかってしまうという問題があった。
【0010】
この発明は上記に鑑みてなされたもので、FPGA回路内部の状態保持回路の任意の時間より前の論理状態を外部端子に出力し、出力した論理状態を用いてシミュレーションパターンを生成する状態出力回路および状態出力回路群を得ることを目的としている。
【0011】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかる状態出力回路は、フィールド・プログラマブル・ゲート・アレイ内に組み込まれ、該フィールド・プログラマブル・ゲート・アレイ内部の状態保持素子の論理状態を該フィールド・プログラマブル・ゲート・アレイの外部端子に出力する状態出力回路において、前記状態出力回路に前記状態保持素子の論理状態を取り込むための取り込み信号がアサートの場合、前記状態保持素子に入力される信号である第1の外部入力信号を選択し、前記取り込み信号がネゲートの場合、第1の内部保持信号を選択する第1のセレクタと、前記第1のセレクタが選択した信号をラッチして、該ラッチした信号である前記第1の内部保持信号を前記第1のセレクタと第2のセレクタとに出力する第1の状態保持回路と、第2の状態保持回路に任意の値を設定するための保持選択信号がアサートの場合、外部端子から入力される第2の外部入力信号を選択し、前記保持選択信号がネゲートの場合、前記第1の状態保持回路から出力される前記第1の内部保持信号を選択する前記第2のセレクタと、前記取り込み信号がアサートの場合、前記第2のセレクタが選択した信号を選択し、前記取り込み信号がネゲートの場合、第2の内部保持信号を選択する前記第3のセレクタと、前記第3のセレクタが選択した信号をラッチして、該ラッチした信号である前記第2の内部保持信号を前記第3のセレクタと第4のセレクタとに出力する第2の状態保持回路と、前記状態保持素子に保持する信号を選択するための書き込み選択信号がアサートの場合、前記第2の状態保持回路から出力される前記第2の内部保持信号を選択し、前記書き込み選択信号がネゲートの場合、前記第1の外部入力信号を選択して前記状態保持素子に出力する前記第4のセレクタと、を備え、前記取り込み信号がアサートであって、かつ前記保持選択信号がネゲートの場合、前記第1の状態保持回路と前記第2の状態保持回路とがシフトレジスタとして動作し、前記取り込み信号がネゲートの場合、前記第1の状態保持回路および前記第2の状態保持回路がそれぞれの状態を保持し、前記取り込み信号がアサートであって、かつ前記保持選択信号がアサートの場合、前記第2の状態保持回路は前記第2の外部入力信号を前記第2の内部保持信号として出力することを特徴とする。
【0013】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる状態出力回路および状態出力回路群の好適な実施の形態を詳細に説明する。
【0014】
実施の形態1.
図1〜図3を用いてこの発明の実施の形態1を説明する。図1は、この発明における実施の形態1の状態出力回路1の構成を示す回路図である。状態出力回路1は、第1の状態保持回路であるフリップフロップ11と、第2の状態保持回路であるフリップフロップ12と、フリップフロップ11がラッチするデータを選択する第1のセレクタであるセレクタ13と、フリップフロップ12がラッチするデータを選択する第3のセレクタであるセレクタ14とを備えている。
【0015】
セレクタ13は、端子LDから入力される信号が“H”の時に端子DIから入力される信号を、端子LDから入力される信号が“L”の時にフリップフロップ11の出力である内部保持信号HOLD1を選択して、フリップフロップ11の端子Dに出力する。
【0016】
フリップフロップ11は、端子CKから入力される信号の立上りで、端子Dに入力される信号をラッチする。すなわち、端子LDから入力される信号が“L”の時には、自出力である内部保持信号HOLD1を、端子LDから入力される信号が“H”の時には、端子DIから入力される信号をラッチする。そして、内部保持信号HOLD1をセレクタ13とセレクタ14とに出力する。
【0017】
セレクタ14は、端子LDから入力される信号が“H”の時に内部保持信号HOLD1を、端子LDから入力される信号が“L”の時にフリップフロップ12の出力である内部保持信号HOLD2を選択して、フリップフロップ12の端子Dに出力する。
【0018】
フリップフロップ12は、端子CKから入力される信号の立上りで、端子Dに入力される信号をラッチする。すなわち、端子LDから入力される信号が“L”の時には、自出力である内部保持信号HOLD2を、端子LDから入力される信号が“H”の時には、フリップフロップ11から出力される内部保持信号HOLD1をラッチする。そして、内部保持信号HOLD2をセレクタ14と端子HOとに出力する。
【0019】
図2は、この発明における実施の形態1の状態出力回路1を用いてFPGA内部の状態保持素子であるフリップフロップ2の論理状態を外部端子に出力する際の接続を示すブロック図である。フリップフロップ2は、所望の機能を実現したFPGA内部のフリップフロップであり、端子Tに入力された信号の立上りで、端子Dに入力された信号をラッチする。
【0020】
外部端子から入力されるユーザー入力信号DINは、フリップフロップ2の端子Dおよび状態出力回路1の端子DIに入力される。フリップフロップ2の出力であるユーザー出力信号DOUTは外部端子に出力される。なお、ユーザー入力信号DINおよびユーザー出力信号DOUTは、図示していないFPGA内部の他の回路の入力として接続されている場合もある。
【0021】
外部端子から入力されるシステムクロックCLKは、フリップフロップ2の端子Tおよび状態出力回路1の端子CKに入力される。外部端子から入力される取り込み信号LOADは、状態出力回路1の端子LDに入力される。状態出力回路1の端子HOから出力される保持信号HOUTは外部端子に出力される。
【0022】
図3のタイムチャートを参照して、フリップフロップ2の論理状態を外部に出力する状態出力回路1の動作を説明する。
【0023】
ユーザー入力信号DINは、周期TのシステムクロックCLKの立下りに同期して、D0、D1、D2、…、D23と変化する。フリップフロップ2は、システムクロックCLKの立上りでユーザー入力信号DINをラッチして、ユーザー出力信号DOUTを出力する。この場合、ユーザー出力信号DOUTは、クロックの立上りに同期してD0、D1、D2、…、D23と変化する。
【0024】
一方、取り込み信号LOADを、周期Pでアサート(この場合“H”)にする。この場合、対象となるフリップフロップ2がシステムクロックCLKの立上りでデータをラッチしているので、システムクロックCLKの立下りからシステムクロックCLKの周期Tの期間、取り込み信号LOADを“H”にする。
【0025】
取り込み信号LOADが“H”になると、セレクタ13は、ユーザー入力信号DINを選択して、フリップフロップ11の端子Dに出力する。また、セレクタ14は、フリップフロップ11が出力する内部保持信号HOLD1を選択して、フリップフロップ12の端子Dに出力する。
【0026】
フリップフロップ11は、システムクロックCLKの立上りで、セレクタ13が選択したユーザー入力信号DINをラッチして、内部保持信号HOLD1をセレクタ13とセレクタ14とに出力する。フリップフロップ12は、システムクロックCLKの立上りで、セレクタ14が選択した内部保持信号HOLD1をラッチして、内部保持信号HOLD2をセレクタ14と状態出力回路1の端子HOとに出力する。状態出力回路1の端子HOから出力される内部保持信号HOLD2は、保持信号HOUTとしてFPGAの外部端子に出力される。
【0027】
取り込み信号LOADがネゲート(この場合“L”)になると、セレクタ13は、フリップフロップ11が出力する内部保持信号HOLD1を選択して、フリップフロップ11の端子Dに出力する。セレクタ14は、フリップフロップ12が出力する内部保持信号HOLD2を選択して、フリップフロップ12の端子Dに出力する。
【0028】
フリップフロップ11は、システムクロックCLKの立上りで、セレクタ13が選択した内部保持信号HOLD1、すなわち、自出力をラッチする。これにより、フリップフロップ11は、取り込み信号LOADが“H”になるまでの間、内部保持信号HOLD1を保持する。
【0029】
フリップフロップ12は、システムクロックCLKの立上りで、セレクタ14が選択した内部保持信号HOLD2、すなわち、自出力をラッチする。これにより、フリップフロップ12は、取り込み信号LOADが“H”になるまでの間、内部保持信号HOLD2を保持する。
【0030】
このようにこの実施の形態1では、取り込み信号LOADがアサートの場合、第1の状態保持回路であるフリップフロップ11が対象となる状態保持素子であるフリップフロップ2がラッチするユーザー入力信号DINをラッチするとともに、第1の状態保持回路であるフリップフロップ11と第2の状態保持回路であるフリップフロップ12とが2段のシフレジスタとして動作し,取り込み信号LOADがネゲートの場合、第1の状態保持回路であるフリップフロップ11と第2の状態保持回路であるフリップフロップ12が、それぞれ自出力をラッチする保持状態となるようにしている。これにより、取り込み信号LOADの1周期分から2周期までの期間、対象となる状態保持素子であるフリップフロップ2の任意のタイミングの論理状態を外部端子に出力することができる。
【0031】
なお、ユーザー入力信号DIN、システムクロックCLKおよび取り込み信号LOADは、外部端子から入力される信号として説明したが、FPGA内部の他の回路からの信号でもよい。
【0032】
また、ユーザー入力信号DIN入力をシステムクロックCLKの立下りに同期して入力して説明したが、ユーザー入力信号DINを入力するタイミングは、ユーザー入力信号DINをラッチするフリップフロップ2およびフリップフロップ11のそれぞれのセットアップタイムおよびホールドタイムを満足するように入力すればよい。
【0033】
さらに、取り込み信号LOADをアサートにするタイミングおよび期間については、フリップフロップ11がユーザー入力信号DINを、フリップフロップ12が内部保持信号HOLD1をラッチするためのセットアップタイムおよびホールドタイムを満足するように入力すればよい。
【0034】
実施の形態2.
図4〜図6を用いてこの発明の実施の形態2を説明する。図4は、この発明における実施の形態2の状態出力回路3の構成を示す回路図である。この実施の形態2の状態出力回路3は、実施の形態1の状態出力回路に、端子Sから入力される信号に基づいて、第2の状態保持回路であるフリップフロップ32がラッチするデータとして、端子HINから入力される信号と第1の状態保持回路であるフリップフロップ31の出力とを選択する第2のセレクタであるセレクタ35が追加された構成となっている。
【0035】
状態出力回路3は、第1の状態保持回路であるフリップフロップ31と、第2の状態保持回路であるフリップフロップ32と、フリップフロップ31がラッチするデータを選択する第1のセレクタであるセレクタ33と、フリップフロップ32がラッチするデータを選択する第3のセレクタであるセレクタ34,第2のセレクタであるセレクタ35とを備えている。
【0036】
セレクタ33は、端子LDから入力される信号が“H”の時に端子DIから入力される信号を、端子LDから入力される信号が“L”の時にフリップフロップ31の出力である内部保持信号HOLD1を選択して、フリップフロップ31の端子Dに出力する。
【0037】
フリップフロップ31は、端子CKから入力される信号の立上りで、端子Dに入力される信号をラッチする。すなわち、端子LDから入力される信号が“L”の時には、自出力である内部保持信号HOLD1を、端子LDから入力される信号が“H”の時には、端子DIから入力される信号をラッチする。そして、内部保持信号HOLD1をセレクタ33とセレクタ35とに出力する。
【0038】
セレクタ35は、端子Sから入力される信号が“H”の時に端子HINから入力される信号を、端子Sから入力される信号が“L”の時にフリップフロップ31の出力である内部保持信号HOLD1を選択して、セレクタ34に出力する。
【0039】
セレクタ34は、端子LDから入力される信号が“H”の時にセレクタ35の出力を、端子LDから入力される信号が“L”の時にフリップフロップ32の出力である内部保持信号HOLD2を選択して、フリップフロップ32の端子Dに出力する。
【0040】
フリップフロップ32は、端子CKから入力される信号の立上りで、端子Dに入力される信号をラッチする。すなわち、端子LDから入力される信号が“H”かつ端子Sから入力される信号が“H”の場合には、端子HINから入力される信号を、端子LDから入力される信号が“H”かつ端子Sから入力される信号が“L”の場合には、フリップフロップ31の出力である内部保持信号HOLD1を、端子LDから入力される信号が“L”の場合には、端子Sから入力される信号に関係なく自出力である内部保持信号HOLD2をラッチする。そして、内部保持信号HOLD2をセレクタ34と端子HOとに出力する。
【0041】
つぎに、この発明における実施の形態2の状態出力回路3を用いてFPGA内部の複数のフリップフロップの論理状態を外部端子に出力する場合を説明する。図5は、2つのフリップフロップ2a,2bの論理状態を2つの状態出力回路3a、3bを用いて外部に出力する場合の構成を示すブロック図である。図5において、状態出力回路3a,3bは、この実施の形態2の状態出力回路3を示している。また、フリップフロップ2a,2bは、所望の機能を実現したFPGA内部のフリップフロップであり、端子Tに入力された信号の立上りで、端子Dに入力された信号をラッチする。
【0042】
外部端子から入力されるユーザー入力信号DINは、フリップフロップ2aの端子Dおよび状態出力回路3aの端子DIに入力される。フリップフロップ2aの出力であるユーザー内部信号DATAは、フリップフロップ2bの端子Dおよび状態出力回路3bの端子DIに出力される。フリップフロップ2bの出力であるユーザー出力信号DOUTは外部端子に出力される。なお、ユーザー入力信号DIN、ユーザー出力信号DOUTは、図示していないFPGA内部の他の回路の入力として接続されている場合もある。また、フリップフロップ2aとフリップフロップ2bと間に、FPGA内部の他の回路がある場合には、フリップフロップ2bの端子Dに入力される信号を状態出力回路3bの端子DIに入力すればよい。
【0043】
外部端子から入力されるシステムクロックCLKは、フリップフロップ2a,2bの端子Tと状態出力回路3a,3bの端子CKとに入力される。外部端子から入力される取り込み信号LOADは、状態出力回路3a,3bの端子LDに入力される。外部端子から入力される保持選択信号SELは、状態出力回路3a,3bの端子Sに入力される。
【0044】
状態出力回路3aの端子HINは、固定値(この場合“L”)が入力される。状態出力回路3aの端子HOから出力される内部保持信号HOLD2は、状態出力回路3bの端子HINに出力される。状態出力回路3bの端子HOから出力される内部保持信号HOLD2は、保持信号HOUTとして外部端子に出力される。
【0045】
図6のタイムチャートを参照して、フリップフロップ2a,2bの論理状態を外部に出力する状態出力回路3a,3bの動作を説明する。
【0046】
ユーザー入力信号DINは、D1、D2、D3、…、D22と変化する。フリップフロップ2aは、システムクロックCLKの立上りでユーザー入力信号DINをラッチして、ユーザー内部信号DATAを出力する。この場合、ユーザー内部信号DATAは、D1、D2、D3、…、D22と変化する。フリップフロップ2bは、システムクロックCLKの立上りでユーザー内部信号DATAをラッチして、ユーザー出力信号DOUTを出力する。この場合、ユーザー出力信号DOUTは、D1、D2、D3、…、D21と変化する。
【0047】
一方、保持選択信号SELがネゲート(この場合“L”)かつ取り込み信号LOADがアサート(この場合“H”)の時、状態出力回路3aのセレクタ33はユーザー入力信号DINを、状態出力回路3bのセレクタ33はユーザー内部信号DATAをそれぞれ選択する。したがって、状態出力回路3aのフリップフロップ31はユーザー入力信号DINを、状態出力回路3bのフリップフロップ31はユーザー内部信号DATAをそれぞれラッチする。また、保持選択信号SELが“L”であるので、状態出力回路3a,3bのセレクタ35は内部保持信号HOLD1を選択する。また、取り込み信号LOADが“H”であるので、状態出力回路3a,3bのセレクタ34は、セレクタ35の出力、すなわち、内部保持信号HOLD1を選択する。したがって、状態出力回路3a,3bのフリップフロップ32は、内部保持信号HOLD1をラッチして内部保持信号HOLD2を状態出力回路3a,3bのそれぞれの端子HOに出力する。
【0048】
取り込み信号LOADがネゲート(この場合“L”)に変化すると、状態出力回路3aのセレクタ33は内部保持信号HOLD1を、セレクタ34は内部保持信号HOLD2をそれぞれ選択する。状態出力回路3bのセレクタ33およびセレクタ34も、それぞれ内部保持信号HOLD1および内部保持信号HOLD2を選択する。したがって、取り込み信号が“H”になるまで、それぞれの状態を保持する。すなわち、保持選択信号SELが“L”の場合には、状態出力回路3a,3bは、取り込み信号LOADが“H”になった時のユーザー入力信号DINとユーザー内部信号DATAを保持するシフトレジスタとして動作する。
【0049】
保持選択信号SELがアサート(この場合“H”)になると、状態出力回路3aのセレクタ35は、固定値“L”を選択する。また、状態出力回路3bのセレクタ35は、端子HINに入力されている状態出力回路3aの内部保持信号HOLD2を選択する。
【0050】
取り込み信号LOADが“H”になると、状態出力回路3a,3bのセレクタ34は、セレクタ35の出力を選択する。すなわち、状態出力回路3aのセレクタ34は固定値“L”を選択し、状態出力回路3bのセレクタ34は状態出力回路3aの内部保持信号HOLD2を選択する。これにより、状態出力回路3aのフリップフロップ32は、“L”を、状態出力回路3bのフリップフロップ32は、状態出力回路3aの内部保持信号HOLD2をラッチする。
【0051】
取り込み信号LOADが“L”になると、状態出力回路3a,3bのセレクタ34は、それぞれの内部保持信号HOLD2を選択する。したがって、状態出力回路3a,3bの内部保持信号HOLD2は、取り込み信号LOADが“H”になるまで保持される。
【0052】
このようにこの実施の形態2では、第2の状態保持回路であるフリップフロップ32にラッチするデータを選択する第3のセレクタであるセレクタ34の前段に、端子Sから入力される保持選択信号SELがアサートの場合、端子HINから入力された信号を選択し、端子Sから入力される保持選択信号SELがネゲートの場合、第1の状態保持回路であるフリップフロップ31の出力を選択する第2のセレクタであるセレクタ35を追加して、第2の状態保持回路であるフリップフロップ32に、任意の値を設定できるようにした。すなわち、複数の状態出力回路を直列接続した場合に、保持選択信号SELをアサートにしておき、取り込み信号LOADを周期的にアサートにすることで、直列接続した状態出力回路の第2の状態保持回路であるフリップフロップ32が接続されてシフトレジスタとして動作するようにした。これにより、外部端子を増やすことなく、FPGA内部の複数のフリップフロップの論理状態を出力することができる。
【0053】
なお、ユーザー入力信号DIN、システムクロックCLK、取り込み信号LOADおよび保持選択信号SELは、外部端子から入力される信号として説明したが、FPGA内部の他の回路からの信号でもよい。
【0054】
また、ユーザー入力信号DIN入力をシステムクロックCLKの立下りに同期して入力して説明したが、ユーザー入力信号DINを入力するタイミングは、ユーザー入力信号DINをラッチするフリップフロップ2aのセットアップタイムおよびホールドタイムを満足するように入力すればよい。
【0055】
さらに、取り込み信号LOADをアサートにするタイミングおよび期間については、状態出力回路3a,3bのフリップフロップ31,32が端子Dに入力されたデータをラッチするためのセットアップタイムおよびホールドタイムを満足するようにすればよい。
【0056】
さらにまた、フリップフロップ2a,2bと状態出力回路3bとは,直接接続されているが、他の回路であってもよいし、接続はこれに限るものではない。
【0057】
実施の形態3.
図7〜図9を用いてこの発明の実施の形態3を説明する。図7は、この発明における実施の形態3の状態出力回路4の構成を示す回路図である。この実施の形態3の状態出力回路4は、実施の形態2の状態出力回路3に、端子DSから入力される信号に基づいて、端子DIから入力される信号または内部保持信号HOLD2を選択して端子DOに出力する第4のセレクタであるセレクタ40が追加されている。実施の形態2の状態出力回路3と同じ回路については同一符号を付し、重複する説明を省略する。
【0058】
セレクタ40は、端子DSから入力される信号が“L”の時に端子DIから入力される信号を、端子DSから入力される信号が“H”の時にフリップフロップ32の出力である内部保持信号HOLD2を選択して、端子DOに出力する。
【0059】
図8は、状態出力回路4a,4bを用いてFPGA内部のフリップフロップ5a,5bに任意の値を設定する場合の構成を示すブロック図である。図8において、状態出力回路4a,4bは、この実施の形態3の状態出力回路4を示している。また、フリップフロップ5a,5bは、所望の機能を実現したFPGA内部のフリップフロップであり、端子Tに入力された信号の立上りで、端子Dに入力された信号をラッチする。
【0060】
外部端子から入力されるユーザー入力信号DINは、状態出力回路4aの端子DIに入力される。外部端子から入力される書き込み信号WDIは、状態出力回路4aの端子HINに入力される。外部端子から入力されるユーザー選択信号DSELは、状態出力回路4a,4bの端子DSに入力される。外部端子から入力される書き込み選択信号WSELは、状態出力回路4a,4bの端子Sに入力される。外部端子から入力される取り込み信号LOADは、状態出力回路4a,4bの端子LDに入力される。外部端子から入力されるシステムクロックCLKは、状態出力回路4a,4bの端子CKに入力される。
【0061】
状態出力回路4aの端子HOから出力される内部保持信号HOLD2は、状態出力回路4bの端子HINに出力される。状態出力回路4bの端子HOから出力される内部保持信号HOLD2は、保持信号HOUTとして外部端子に出力される。
【0062】
状態出力回路4aの端子DOの出力であるユーザー内部信号DATA1は、フリップフロップ5aの端子Dに出力される。フリップフロップ5aの出力であるユーザー内部信号DATA2は、状態出力回路4bの端子DIに出力される。状態出力回路4bの端子DOの出力であるユーザー内部信号DATA3は、フリップフロップ5bの端子Dに出力される。フリップフロップ5bの出力であるユーザー出力信号DOUTは、外部端子に出力される。なお、ユーザー入力信号DIN、およびユーザー出力信号DOUTは、図示していないFPGA内部の他の回路の入力として接続されている場合もある。また、フリップフロップ5aと状態出力回路4bとが、直接接続されているが、FPGA回路の他の回路があってもよい。
【0063】
つぎに、フリップフロップ5a,5bの論理状態を出力する動作を簡単に説明する。ユーザー選択信号DSELを“L”にすると、状態出力回路4aのセレクタ40はユーザー入力信号DINを選択してフリップフロップ5aの端子Dに、状態出力回路4bのセレクタ40はフリップフロップ5aの出力であるユーザー内部信号DATA2を選択してフリップフロップ5bの端子Dに出力する。すなわち、ユーザー内部信号DATA3は、ユーザー内部信号DATA2の値となる。したがって、フリップフロップ5a,5bは、所望の機能を実現するための通常の信号をラッチする動作を行う。
【0064】
また、書き込み選択信号WSELが状態出力回路4a,4bの端子Sに接続されている。すなわち、書き込み選択信号WSELは、状態出力回路4a,4bのセレクタ35が内部保持信号HOLD1を出力するか、端子HINからの入力を選択するかを決定する。したがって、書き込み選択信号WSELを実施の形態2の保持選択信号SELと同様に変化させることで、実施の形態2の状態出力回路3a,3bと同様に取り込み信号LOADが“H”になった時のフリップフロップ5a,5bの論理状態を保持して外部端子に出力する動作となる。
【0065】
つぎに、図9のタイムチャートを参照して、フリップフロップ5a,5bに任意の値を設定する場合の状態出力回路4a,4bの動作を説明する。
【0066】
ユーザー選択信号DSELをネゲート(この場合は“L”)に、書き込み選択信号WSELと取り込み信号LOADとをそれぞれアサート(この場合は“H”)にする。これにより、状態出力回路4aのセレクタ35は書き込み信号WDIを、状態出力回路4aのセレクタ34はセレクタ35の出力を選択する。したがって、状態出力回路4aのフリップフロップ32は、システムクロックCLKの立ち上がりで書き込み信号WDIをラッチする。
【0067】
また、状態出力回路4bのセレクタ35は状態出力回路4aのフリップフロップ32の出力である内部保持信号HOLD2を、状態出力回路4bのセレクタ34はセレクタ35の出力を選択する。しがたって、状態出力回路4bのフリップフロップ32は、システムクロックCLKの立ち上がりで状態出力回路4aのフリップフロップ32の出力である内部保持信号HOLD2をラッチする。
【0068】
このように、ユーザー選択信号DSELが“L”、書き込み選択信号WSELと取り込み信号LOADとがそれぞれ“H”の場合、状態出力回路4aのフリップフロップ32と状態出力回路4bのフリップフロップ32とが、シフトレジスタとして動作して、書き込み信号WDIの値を順次、状態出力回路4a,4bのフリップフロップ32に設定する。
【0069】
図9のタイムチャートの場合は、書き込み選択信号WSELと取り込み信号LOADとがそれぞれ“H”の時に、書き込み信号WDIがDb、Daとなっている。したがって、状態出力回路4aのフリップフロップ32は、Db、Daをラッチして状態出力回路4aの内部保持信号HOLD2をDb、Daにする。また、状態出力回路4bのフリップフロップ32は、Dbをラッチして状態出力回路4bの内部保持信号HOLD2をDbにする。ここで書き込み選択信号WSELと取り込み信号LOADとがそれぞれネゲート(この場合は“L”)になるので、状態出力回路4aのフリップフロップ32はDaを、状態出力回路4bのフリップフロップ32はDbを保持する。
【0070】
ユーザー入力信号DINは、D0、D1、D2、…、D19と変化する。ユーザー選択信号DSELが“L”の場合、状態出力回路4a,4bのセレクタ40は端子DIから入力される信号を選択する。したがって、フリップフロップ5aはユーザー入力信号DINを、フリップフロップ5bはユーザー内部信号DATA2をラッチする。
【0071】
ユーザー選択信号DSELをシステムクロックCLKの立下りから1周期分だけアサート(この場合は“H)”にする。状態出力回路4a、4bのセレクタ40は、ユーザー選択信号DSELが“H”の期間だけ、フリップフロップ32の出力である内部保持信号HOLD2を選択して端子DOに出力する。これにより、ユーザー内部信号DATA1はDa、ユーザー内部信号DATA3はDbになる。システムクロックCLKの立ち上がりで、フリップフロップ5aはユーザー内部信号DATA1を、フリップフロップ5bはユーザー内部信号DATA3をラッチする。すなわち、フリップフロップ5aはDaをラッチしてユーザー内部信号DATA2をDaに、フリップフロップ5bはDbをラッチしてユーザー出力信号DOUTをDbにする。
【0072】
このようにこの実施の形態3では、実施の形態2の状態出力回路3に、端子DSから入力されるユーザー選択信号DSELがアサートの場合、第2の状態保持回路であるフリップフロップ32の出力である内部保持信号HOLD2を選択し、端子DSから入力されるユーザー選択信号DSELがネゲートの場合、端子DIから入力された信号を選択する第4のセレクタであるセレクタ40を追加して、端子Sから入力される書き込み選択信号WSELおよび端子LDから入力される取り込み信号LOADをアサートにして第2の状態保持回路であるフリップフロップ32に設定した任意の値と端子DIから入力される信号とを選択して出力するようにした。これにより、FPAG内部の対象となっているフリップフロップの論理状態を外部端子に出力するとともに、対象となっているフリップフロップに任意の値を設定することができる。
【0073】
また、複数の状態出力回路を直列に接続して、書き込み選択信号WSELおよび取り込み信号LOADをアサートにすることで、直列接続した状態出力回路の第2の状態保持回路であるフリップフロップ32を接続し、シフトレジスタとして動作させて任意の値を設定した後、システムクロックCLK1周期分だけユーザー選択信号DSELをアサートにすることで、外部端子を増やすことなくFPGA内部の複数のフリップフロップに任意の値を設定することができる。
【0074】
なお、ユーザー入力信号DIN、システムクロックCLK、取り込み信号LOAD、書き込み選択信号WSELおよびユーザー選択信号DSELは、外部端子から入力される信号として説明したが、FPGA内部の他の回路からの信号でもよい。
【0075】
また、ユーザー入力信号DIN入力をシステムクロックCLKの立下りに同期して入力して説明したが、ユーザー入力信号DINを入力するタイミングは、ユーザー入力信号DINをラッチするフリップフロップ5aのセットアップタイムおよびホールドタイムを満足するように入力すればよい。
【0076】
さらに、取り込み信号LOADおよび書き込み選択信号WSELをアサートにするタイミングおよび期間については、状態出力回路4a,4bのフリップフロップ31,32が端子Dに入力されたデータをラッチするためのセットアップタイムおよびホールドタイムを満足するようにすればよい。
【0077】
実施の形態4.
図10および図11を用いてこの発明の実施の形態4を説明する。この実施の形態4では、実施の形態1〜3の状態出力回路を用いてFPGA回路内部のフリップフロップの論理状態を外部端子に出力した保持信号と、既存のトレース装置により取り込んだFPGA回路の外部入力端子の入力信号に基づいて、FPGA回路の回路記述を用いてシミュレーションを行うためのシミュレーションパターンを生成するパターン生成部について説明する。
【0078】
図10は、この発明における実施の形態4のパターン生成部7の入出力関連図である。内部状態記憶部71は、FPGA回路を実動作させた時のFPGA回路内部のn(nは自然数)個のフリップフロップの論理状態をn個の状態出力回路3を用いて実施の形態2で説明した手順にしたがって、周期的にFPGA回路の外部端子に出力した保持信号HOUT(図5参照)を記憶する。
【0079】
入力信号記憶部72は、たとえば、既存のトレース装置を用いて生成したFPGA回路を実動作させて内部状態記憶部71に記憶されている保持信号HOUTをFPGA回路の外部端子に出力した際のFPGA回路の入力信号と取り込み信号LOADを記憶する。以下、入力信号記憶部72に記憶されている入力信号をトレース入力信号とし、入力信号記憶部72に記憶されている取り込み信号をトレース取り込み信号とする。
【0080】
パターン生成部7は、内部状態記憶部71に記憶されている保持信号HOUTと、入力信号記憶部72に記憶されているトレース入力信号およびトレース取り込み信号とに基づいて、実施の形態3の状態出力回路4をn個用いてFPGA回路内の各フリップフロップに任意の論理状態を設定可能にした回路記述のシミュレーションパターン73を生成する。すなわち、実施の形態3で説明した書き込み手順にしたがって、FPGA回路の回路記述の各フリップフロップに実動作させたFPGA回路の任意の時刻の論理状態を設定して、実動作させたFPGA回路の動作をFPGA回路の回路記述を用いたシミュレーションで再現するためのシミュレーションパターン73を生成する。
【0081】
つぎに、FPGA回路のフリップフロップ数nが2の場合を例にあげて、パターン生成部7の動作を説明する。ここでは、内部状態記憶部71には、図6のタイムチャートに示した保持信号HOUTが記憶されているものとする。また、実動作させるFPGA回路は図5に示した接続であり、FPGA回路の回路記述は図8に示した接続となっており、図5に示したフリップフロップ2a,2bが図8に示したフリップフロップ5a,5bに対応するものとする。
【0082】
パターン生成部7は、内部状態記憶部71の保持信号HOUTを読み出し、フリップフロップ2a,2bの論理状態である保持信号HOUTの“D2”,“D3”を図11に示すように、システムクロックCLKの立下りで変化させて書き込み信号WDIに入力するパターンを生成する。
【0083】
パターン生成部7は、書き込み信号WDIに入力した“D3”を状態出力回路4aのフリップフロップ32(図7参照)に、書き込み信号WDIに入力した“D2”を状態出力回路4bのフリップフロップ32にそれぞれラッチするために、書き込み信号WDIに“D2”,“D3”を入力している期間だけ書き込み選択信号WSELおよび取り込み信号LOADをアサート(この場合は“H”)にするパターンを生成する。
【0084】
パターン生成部7は、状態出力回路4aのフリップフロップ32から出力される内部保持信号HOLD2(この場合は“D3”)をフリップフロップ5aに、状態出力回路4bのフリップフロップ32から出力される内部保持信号HOLD2(この場合は“D2”)をフリップフロップ5bにラッチするために、書き込み選択信号WSELおよび取り込み信号LOADをネゲート(この場合は“L”)に変化させた時刻からシステムクロック1周期の期間だけ、ユーザー選択信号DSELをアサート(この場合は“H”)にするパターンを生成する。
【0085】
パターン生成部7は、入力信号記憶部72に記憶されているFPGA回路の入力信号を読み出して、フリップフロップ5aの論理状態が“D3”、フリップフロップ5bの論理状態が“D2”の時のトレース入力信号を回路記述のFPGA回路の入力端子に入力するようにタイミングを調整して入力信号のパターンを生成する。
【0086】
図6に示したように、時刻t1においてフリップフロップ5bの論理状態が“D2”になり、ユーザー出力信号DOUTに“D2”が出力されてから、時刻t2において保持信号HOUTに“D2”が出力されるまでには取り込み信号LOADの周期Pだけ遅延がある。したがって、FPGA回路の回路記述の入力端子には、取り込み信号LOADの周期Pだけ前のトレース入力信号を入力しなければならない。フリップフロップ5aの論理状態を“D3”に、フリップフロップ5bの論理状態を“D2”に設定した場合、時刻t1におけるトレース入力信号を、FPGA回路の回路記述の入力端子に入力するようにタイミングを調整する。
【0087】
図11の場合は、入力信号記憶部72に記憶されている取り込み信号L1が、図6の時刻t1の取り込み信号LOADに、入力信号記憶部72に記憶されている取り込み信号L2が図6の時刻t2の取り込み信号LOADに対応している。パターン生成部7は、FPGA回路の回路記述の各入力端子にトレース取り込み信号L1が“L”に変化した時刻のトレース入力信号を、ユーザー選択信号DSELが“L”に変化したタイミングで入力信号として入力するパターンを生成する。
【0088】
このようにしてパターン生成部7は、FPGA回路の回路記述のパターンを生成して、シミュレーションパターン73として出力する。なお、トレース取り込み信号は、シミュレーションパターン73に出力する必要はない。
【0089】
このようにこの実施の形態4では、パターン生成部7が、FPGA回路内部のフリップフロップの論理状態を状態出力回路を用いて出力した保持信号HOUTと、既存のトレース装置を用いてFPGA回路の入力信号をトレースした入力信号に基づいて、任意の時間のFPGA回路内部のフリップフロップの値を設定した後、設定した値のタイミングに対応するFPGA回路の入力信号をFPGA回路に入力するシミュレーションパターン73を生成するようにした。これにより、実動作時の任意の時間のFPGA回路の状態を、状態出力回路を含むFPGA回路の回路記述のシミュレーションで再現することができ、不具合が生じた場合の解析を効率よく行うことができる。
【0090】
なお、書き込み信号WDIをクロックの立下りに同期して入力するようにしたが、状態出力回路4のフリップフロップ32のセットアップタイムおよびホールドタイムを満足するようにすればよい。
【0091】
また、書き込み選択信号WSEL、取り込み信号LOADおよびユーザー選択信号DSELをアサートにするタイミングについても、これらの信号に制御されてデータをラッチするフリップフロップのセットアップタイムおよびホールドタイムを満足するようにすればよい。
【0092】
さらに、実施の形態2の状態出力回路3を用いて保持信号HOUTを出力して内部状態記憶部71に記憶する例をあげて説明したが、保持信号HOUTを出力する際に用いる状態出力回路は、これに限るものではなく、実施の形態1の状態出力回路1または実施の形態3の状態出力回路4を用いてもよい。
【0093】
さらにまた、実施の形態1〜4では、フリップフロップ2,2a,2b,5a,5b,11,12,31,32はクロックの立ち上がりで動作するものとして説明したが、クロックの立下りで動作してもかまわない。
【0094】
【発明の効果】
以上説明したように、この発明における状態出力回路によれば、取り込み信号がアサートであって、かつ保持選択信号がネゲートの場合、第1の状態保持回路が対象となる状態保持素子がラッチする信号をラッチするとともに、第1の状態保持回路と第2の状態保持回路とが2段のシフレジスタとして動作し、取り込み信号がネゲートの場合、第1の状態保持回路と第2の状態保持回路とが、それぞれ自出力をラッチする保持状態となるようにしているため、取り込み信号の1周期分から2周期までの期間、対象となる状態保持素子の任意のタイミングの論理状態を外部端子に出力することができる。また、この発明における状態出力回路によれば、取り込み信号がアサートであって、かつ保持選択信号がアサートの場合、第2の状態保持回路に第2の外部入力信号の値を設定できるようにしているため、複数の状態出力回路を直列接続した場合に、保持選択信号をアサートにしておき、取り込み信号を周期的にアサートにすることで、直列接続した状態出力回路の第2の状態保持回路が接続されてシフトレジスタとして動作することができ、外部端子を増やすことなく、FPGA内部の複数のフリップフロップの論理状態を出力することができる。さらに、この発明における状態出力回路によれば、状態保持素子に保持する信号を選択するための書き込み選択信号がアサートの場合、第2の状態保持回路から出力される前記第2の内部保持信号を選択し、書き込み選択信号がネゲートの場合、第1の外部入力信号を選択して出力するようにしているため、フィールド・プログラマブル・ゲート・アレイ内部の対象となっている状態保持素子に任意の値を設定することができる。
【図面の簡単な説明】
【図1】 この発明における実施の形態1の状態出力回路の構成を示す回路図である。
【図2】 この発明における実施の形態1の状態出力回路を含むFPGA回路の接続を示すブロック図である。
【図3】 この発明における実施の形態1の状態出力回路の動作を説明するためのタイムチャートである。
【図4】 この発明における実施の形態2の状態出力回路の構成を示す回路図である。
【図5】 この発明における実施の形態2の状態出力回路を含むFPGA回路の接続を示すブロック図である。
【図6】 この発明における実施の形態2の状態出力回路の動作を説明するためのタイムチャートである。
【図7】 この発明における実施の形態3の状態出力回路の構成を示す回路図である。
【図8】 この発明における実施の形態3の状態出力回路を含むFPGA回路の接続を示すブロック図である。
【図9】 この発明における実施の形態3の状態出力回路の動作を説明するためのタイムチャートである。
【図10】 この発明における実施の形態4のパターン生成装置の入出力を示す概念図である。
【図11】 この発明における実施の形態4のパターン生成装置の出力を示すタイムチャートである。
【符号の説明】
1,3,3a,3b,4,4a,4b 状態保持回路、2,2a,2b,5a,5b,11,12,31,32 フリップフロップ、7 パターン生成装置、13,14,33,34,35,40 セレクタ、71 内部状態記憶部、72入力信号記憶部、73 シミュレーションパターン。
Claims (5)
- フィールド・プログラマブル・ゲート・アレイ内に組み込まれ、該フィールド・プログラマブル・ゲート・アレイ内部の状態保持素子の論理状態を該フィールド・プログラマブル・ゲート・アレイの外部端子に出力する状態出力回路において、
前記状態出力回路に前記状態保持素子の論理状態を取り込むための取り込み信号がアサートの場合、前記状態保持素子に入力される信号である第1の外部入力信号を選択し、前記取り込み信号がネゲートの場合、第1の内部保持信号を選択する第1のセレクタと、
前記第1のセレクタが選択した信号をラッチして、該ラッチした信号である前記第1の内部保持信号を前記第1のセレクタと第2のセレクタとに出力する第1の状態保持回路と、
第2の状態保持回路に任意の値を設定するための保持選択信号がアサートの場合、外部端子から入力される第2の外部入力信号を選択し、前記保持選択信号がネゲートの場合、前記第1の状態保持回路から出力される前記第1の内部保持信号を選択する前記第2のセレクタと、
前記取り込み信号がアサートの場合、前記第2のセレクタが選択した信号を選択し、前記取り込み信号がネゲートの場合、第2の内部保持信号を選択する前記第3のセレクタと、
前記第3のセレクタが選択した信号をラッチして、該ラッチした信号である前記第2の内部保持信号を前記第3のセレクタと第4のセレクタとに出力する第2の状態保持回路と、
前記状態保持素子に保持する信号を選択するための書き込み選択信号がアサートの場合、前記第2の状態保持回路から出力される前記第2の内部保持信号を選択し、前記書き込み選択信号がネゲートの場合、前記第1の外部入力信号を選択して前記状態保持素子に出力する前記第4のセレクタと、
を備え、
前記取り込み信号がアサートであって、かつ前記保持選択信号がネゲートの場合、前記第1の状態保持回路と前記第2の状態保持回路とがシフトレジスタとして動作し、前記取り込み信号がネゲートの場合、前記第1の状態保持回路および前記第2の状態保持回路がそれぞれの状態を保持し、前記取り込み信号がアサートであって、かつ前記保持選択信号がアサートの場合、前記第2の状態保持回路は前記第2の外部入力信号を前記第2の内部保持信号として出力することを特徴とする状態出力回路。 - フィールド・プログラマブル・ゲート・アレイ内に組み込まれ、該フィールド・プログラマブル・ゲート・アレイ内部の複数の状態保持素子の論理状態を該フィールド・プログラマブル・ゲート・アレイの外部端子に出力する状態出力回路群であって、
請求項1に記載の状態出力回路を複数個シリアルに設け、前段の状態出力回路の第2の状態保持回路から出力される第2の内部保持信号を、後段の状態出力回路の第2の外部入力信号として入力して、取り込み信号および保持選択信号がアサートの場合、前記前段の状態出力回路の第2の状態保持回路と前記後段の状態出力回路の第2の状態保持回路とがシフトレジスタを構成されることを特徴とする状態出力回路群。 - フィールド・プログラマブル・ゲート・アレイ内に組み込まれ、該フィールド・プログラマブル・ゲート・アレイ内部の複数の状態保持素子の論理状態を該フィールド・プログラマブル・ゲート・アレイの外部端子に出力する状態出力回路群であって、
前記状態出力回路に前記状態保持素子の論理状態を取り込むための取り込み信号がアサートの場合、前記状態保持素子に入力される信号を選択し、前記取り込み信号がネゲートの場合、第1の内部保持信号を選択する第1のセレクタと、
前記第1のセレクタが選択した信号をラッチして、該ラッチした信号である前記第1の内部保持信号を前記第1のセレクタと第2のセレクタとに出力する第1の状態保持回路と、
第2の状態保持回路に任意の値を設定するための保持選択信号がアサートの場合、外部から入力される第1の外部入力信号を選択し、前記保持選択信号がネゲートの場合、前記第1の状態保持回路から出力される前記第1の内部保持信号を選択する前記第2のセレクタと、
前記取り込み信号がアサートの場合、前記第2のセレクタが選択した信号を選択し、前記取り込み信号がネゲートの場合、第2の内部保持信号を選択する第3のセレクタと、
前記第3のセレクタが選択した信号をラッチして、該ラッチした信号である前記第2の内部保持信号を前記第3のセレクタに出力する第2の状態保持回路と、
を有し、
前記取り込み信号がアサートの場合、前記第1の状態保持回路と前記第2の状態保持回路とがシフトレジスタとして動作し、前記取り込み信号がネゲートの場合、前記第1の状態保持回路および前記第2の状態保持回路がそれぞれの状態を保持する状態出力回路を複数個シリアルに設け、
前段の状態出力回路の第2の状態保持回路から出力される第2の内部保持信号を、後段の状態出力回路の第1の外部入力信号として入力して、取り込み信号および保持選択信号がアサートの場合、前記前段の状態出力回路の第2の状態保持回路と前記後段の状態出力回路の第2の状態保持回路とがシフトレジスタを構成されることを特徴とする状態出力回路群。 - 請求項1に記載の状態出力回路が組み込まれたフィールド・プログラマブル・ゲート・アレイの回路記述のシミュレーションパターンを生成するシミュレーションパターン生成装置であって、
前記請求項1に記載の状態出力回路の第2の状態保持回路から出力される第2の内部保持信号である保持信号を記憶する内部状態記憶部と、
前記保持信号を取得した際のフィールド・プログラマブル・ゲート・アレイの外部入力端子の入力信号を記憶する入出力信号記憶部と、
前記保持信号を前記第2の外部入力信号として入力して前記第2の状態保持回路に設定した後、前記書き込み選択信号をアサートにして前記第2の状態保持回路に設定された保持信号を前記状態保持素子に設定し、前記入力信号記憶部に記憶されている外部入力端子の入力信号を前記状態保持素子が前記保持信号を保持していた時刻に対応させて外部入力端子に入力するシミュレーションパターンを生成するパターン生成部、
を備えたことを特徴とするシミュレーションパターン生成装置。 - 請求項3に記載の状態出力回路群が組み込まれたフィールド・プログラマブル・ゲート・アレイの回路記述のシミュレーションパターンを生成するシミュレーションパターン生成装置であって、
前記請求項2または3に記載の状態出力回路群によって構成されるシフトレジスタの最終段となる状態出力回路の第2の状態保持回路から出力される第2の内部保持信号を保持信号として記憶する内部状態記憶部と、
前記保持信号を取得した際のフィールド・プログラマブル・ゲート・アレイの外部入力信号の入力信号を記憶する入力信号記憶部と、
前記保持信号を初段の状態出力回路の第1の外部入力信号として入力して前記各状態保持回路の第2の状態保持回路に設定した後、書き込み選択信号をアサートにして前記各第2の状態保持回路に設定された保持信号を前記各状態保持素子に設定し、前記入力信号記憶部に記憶されている外部入力端子の入力信号を前記各状態保持素子が前記保持信号を保持していた時刻に対応させて外部入力端子に入力するシミュレーションパターンを生成するパターン生成部、
をさらに備えたことを特徴とするシミュレーションパターン生成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003107816A JP3717901B2 (ja) | 2003-04-11 | 2003-04-11 | 状態出力回路および状態出力回路群 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003107816A JP3717901B2 (ja) | 2003-04-11 | 2003-04-11 | 状態出力回路および状態出力回路群 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004318241A JP2004318241A (ja) | 2004-11-11 |
JP3717901B2 true JP3717901B2 (ja) | 2005-11-16 |
Family
ID=33469545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003107816A Expired - Fee Related JP3717901B2 (ja) | 2003-04-11 | 2003-04-11 | 状態出力回路および状態出力回路群 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3717901B2 (ja) |
-
2003
- 2003-04-11 JP JP2003107816A patent/JP3717901B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004318241A (ja) | 2004-11-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4322548B2 (ja) | データ形式変換回路 | |
US7574638B2 (en) | Semiconductor device tested using minimum pins and methods of testing the same | |
JP2002289776A (ja) | 半導体装置 | |
US9989590B2 (en) | Self-test circuit in integrated circuit, and data processing circuit | |
US20070129923A1 (en) | Dynamic synchronizer simulation | |
CN108459876B (zh) | 用于缩减面积的控制寄存器电路的方法与装置 | |
WO2000014621A9 (en) | Synchronous polyphase clock distribution system | |
US9684332B2 (en) | Timing control circuit | |
JP2002312410A (ja) | 論理設計された集積回路に対するレイアウト設計及びタイミング調整の方法及び装置並びにこの方法を実行するためのプログラム及びこのプログラムが記録されたコンピュータ読み取り可能な記録媒体 | |
JP3717901B2 (ja) | 状態出力回路および状態出力回路群 | |
CN104639124A (zh) | 提高时序器件输入信号的建立时间和保持时间裕量的方法和电路 | |
JP2008047121A (ja) | 半導体集積回路の間接シミュレーション方法及び装置 | |
JP2003346498A (ja) | Bist回路 | |
US7134060B2 (en) | Semiconductor integrated circuit including operation test circuit and operation test method thereof | |
JP3699019B2 (ja) | スキャン用フリップフロップおよびスキャンテスト回路 | |
JP2009180532A (ja) | 標準セルおよび半導体装置 | |
JP4866194B2 (ja) | 集積回路及びリコンフィギュラブル回路の入力データ制御方法 | |
JPH10133768A (ja) | クロックシステム、半導体装置、半導体装置のテスト方法、及びcad装置 | |
JP4388641B2 (ja) | 集積回路の試験装置 | |
JP2013050318A (ja) | 出力制御スキャンフリップフロップ、それを備えた半導体集積回路及び半導体集積回路の設計方法 | |
JP3629019B2 (ja) | 半導体集積回路 | |
US11736108B2 (en) | Method for performing divided-clock phase synchronization in multi-divided-clock system, synchronization control circuit, synchronization control sub-circuit, and electronic device | |
JP2011008844A (ja) | 半導体装置 | |
JP2001257566A (ja) | イネーブル付きラッチ回路 | |
JP2000353939A (ja) | クロック信号同期式フリップフロップ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050421 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050728 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050830 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050831 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080909 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090909 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090909 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100909 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110909 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110909 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120909 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130909 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |