JP3717569B2 - Word line driving circuit for semiconductor memory device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は半導体記憶装置のワード線駆動回路に関し、半導体記憶装置のワード線をセルフブーストにより駆動する回路に関する。
近年、半導体記憶装置の微細化、高速化が進み、微細化によってダイナミックRAMにおいてはセル容量の確保が困難となってきている。このため、セル容量を無駄なく使うためのワード線ブーストが行われている。このワード線駆動回路としてNチャネルトランジスタを使用した場合、このトランジスタを使ったセルフブーストを行う。
【0002】
【従来の技術】
図5は従来のワード線駆動回路の一例の回路図を示す。同図中、端子10より選択信号SELXが入来し、CMOS構成のインバータ11で反転される。インバータ出力はトランスミッションゲートとしてのNチャネルMOSトランジスタm01を通してワード線ドライバのNチャネルMOSトランジスタm02のゲートに供給される。トランジスタm02はドレインに電圧信号WDZが供給され、ソースをワード線WLに接続されている。
【0003】
ここで、トランジスタm01のゲート電圧VSRZは電源電圧Vccにトランジスタm01のスレッショールド電圧Vth( m01)を加算した値より低い値に設定されている。図6に示す時点t0 で信号SELXが立下がると、インバータ11の出力端子であるNode2の電圧が立上がり、これによってトランジスタm02のゲートであるNode1のプリチャージが開始される。
【0004】
しかし、トランジスタm01のゲート電圧VSRZはVcc+Vthより低く設定されているためNode1は電圧(Vcc−α)までプリチャージされる。その後、時点t1 でトランジスタm02のドレインに印加される電圧WDZがVppレベルまで立上がる。このときトランジスタm02はチャネルが形成されており、チャネル−ゲート間容量によってセルフ・ブーストされてNode1は電圧(Vpp+α)まで上昇する。この結果、ワード線WLは電圧Vppまで上昇する。
【0005】
また、従来は図7に示す如く、ワード線WLは金属配線151 〜154 と、メモリセルのトランジスタ(セルトランジスタ)のゲートとなるポリシリコン配線161 〜164 との2層配線で行われている。金属配線151 〜154 夫々とポリシリコン配線161 〜164 とは所定間隔毎に接続点171 〜174 を設け接続することにより、ワード線WLのCR時定数を低減している。
【0006】
【発明が解決しようとする課題】
近年、セルアレイ上の微細な金属配線の欠陥による歩留り低下を防止するためサブワードドライバ技術が用いられている。サブワードドライバ技術では従来のワード線駆動回路の最終段に相当するサブワードドライバをセルアレイ内の接続点171 〜174 対応位置に分散配置し、サブワードドライバでセルトランジスタのポリシリコンのゲートをドライブする。
【0007】
このようにセルアレイ内にサブワードドライバを分散配置するためにサブワードドライバを小型化してチップサイズを縮小することが必要とされている。
ところで、サブワードドライバを小型化すると次のような問題が生じる。トランジスタm01のチャネル幅は、狭チャネル効果によるスレッショールド電圧の上昇から、あまり小さくできない。トランジスタm02のチャネル幅はチップサイズからあまり大きくできない。またワード線WLがつながるトランジスタm02のチャネル幅はワード線WLが短かくなっている為、ドライブ力の点で小さくても十分であり、あまり大きくする必要はない。
【0008】
このため、チャネル幅の比(m02のチャネル幅)/(m01のチャネル幅)の値が小さくなってしまう。このチャネル幅の比が小さくなるとトランジスタm02のセルフブースト効率が低下し、Node1の電圧があまり上昇しなくなるという問題があった。これを回避するためにNode1のプリチャージ電圧を上げようとして電圧VSRZを上げると、トランジスタmo1のサブスレッショールド電流によりNode1の電位低下が大きくなり、ワード線を高電位に保っていなければならない規格時間tRASが大きくなったとき、この規格を満足できない。そしてワード線WLのレベルを低下させるワード線立下げ時にトランジスタm02のゲート・ソース間電圧VGSが低下してしまい、立下げスピードが遅くなるという問題がある。
【0009】
本発明は上記の点に鑑みなされたもので、ワード線選択時の第2のMOSトランジスタのサブスレッショールド電流を低減して第1のノードの電位低下を抑制し、かつワード線立下げを高速に行うことのできる半導体記憶装置のワード線駆動回路を提供することを目的とする。
【0010】
【課題を解決するための手段】
請求項1に記載の発明は、半導体記憶装置のワード線を駆動する半導体記憶装置のワード線駆動回路において、
高電位側電源より高電位の第1のワード選択信号の供給点とワード線とをソースとドレインとに接続された第1のMOSトランジスタと、
上記第1のMOSトランジスタのゲートである第1のノードと第2のノードとをソースとドレインとに接続され、ゲートに高電位側電源電圧より高く上記高電位側電源電圧に自トランジスタのスレッショールド電圧を加算した値より低い値の電圧を印加された第2のMOSトランジスタと、
上記第2のノードと高電位側電源とをソースとドレインとに接続され、ゲートに第2のワード選択信号を供給される第3のMOSトランジスタと、
一端を上記第2のノードに接続されており他端にポンプ信号を供給されて上記第2のノードを高電位側電源より高電位に上昇させるキャパシタとを有する。
【0011】
このように、キャパシタによって第2のノードを高電位側電源より高い電位に上昇させることで第2のMOSトランジスタのゲート・ソース間電圧を小さくし、サブスレッショールド電流を低減して、ワード線選択時に第1のノードの電位低下を抑制できる。
【0012】
請求項2に記載の発明は、請求項1記載の半導体記憶装置のワード線駆動回路において、前記キャパシタはMOSトランジスタを用いる。
このようにMOSトランジスタのゲート・ソース間容量を利用するMOSキャパシタを使用することにより、回路構成が簡単になる。
【0013】
請求項3に記載の発明は、請求項1又は2記載の半導体記憶装置のワード線駆動回路において、
前記第3のMOSトランジスタを導通させて第2のノードを高電位側電源まで上昇させ、
次に、前記第1のワード選択信号を高電位側電源より高電位まで上昇させて、前記第1のMOSトランジスタのセルフブーストにより第1のノードを高電位側電源より高電位まで上昇させ、
次に、前記昇圧手段により第2のノードを高電位側電源より高電位に上昇させる。
【0014】
このように第1のノードをセルフブーストによって高電位に上昇させてワード線のプリチャージを行うときに第2のノードを高電位に上昇させるため、第2のMOSトランジスタのゲート・ソース間電圧を小さくできるため、第2のMOSトランジスタのサブスレッショールド電流を低減でき、第1のノードの電位低下を抑制し、かつワード線立下げを高速に行うことが可能となり、換言すれば、その分だけ第2のMOSトランジスタのゲート電圧を上昇させることが可能となる。
【0015】
請求項4に記載の発明は、請求項1乃至3のいずれか1項記載の半導体記憶装置のワード線駆動回路において、
前記第1のMOSトランジスタ及び第2のMOSトランジスタを複数のメモリブロックに対応して設け、
前記第3のMOSトランジスタ及び昇圧手段を前記第1のワード選択信号又は第2のワード選択信号を生成する行デコーダ部に設ける。
【0016】
このように、第1及び第2のMOSトランジスタを複数のメモリブロックに対応して設けるサブワードドライバ技術に適用したとき、第1及び第2のMOSトランジスタを小型にしてもセルフブーストによってワード線のプリチャージが可能となる。
【0017】
【発明の実施の形態】
図1は本発明回路の一実施例の回路図を示す。同図中、端子20,21夫々には第2の選択信号SELZ,SELX夫々が入来し、NチャネルMOSトランジスタm11,m12夫々のゲートに供給される。第3のMOSトランジスタm11のドレインは高電位側電源である電源Vccに接続され、トランジスタm11のソースはトランジスタm12のドレインと接続され、トランジスタm12のソースは接地されている。
【0018】
トランジスタm11のソースである第2のノードNode2はトランスミッションゲートである第2のNチャネルMOSトランジスタm01のソース、及びMOSキャパシタとしてのNチャネルMOSトランジスタm03のゲートに接続されている。トランジスタm01はドレインをワード線ドライバの第1のNチャネルMOSトランジスタm02のゲート(第1のノードNode1)に接続され、ゲートに電圧VSRZを印加されている。トランジスタm03のソース・ドレイン間は端子22に共通に接続されており、端子22からポンプ信号PUMPZを供給される。トランジスタm02はドレインに第2の選択信号WDZが供給され、ソースをワード線WLに接続されている。
【0019】
ここで、トランジスタm01のゲート電圧VSRZは電源電圧Vccにトランジスタm01のスレッショールド電圧Vth(m01)を加算した値より低い値に設定されている。図2に示す時点t10で信号SELXが立下がると共に信号SELZが立上がるとトランジスタm12がオフ、トランジスタm11がオンし、トランジスタm01を通してNode1のプリチャージが開始される。なお、信号SELZはVccにトランジスタm11のスレッショールド電圧Vth(m11)を加算した値以上であるのでNode2は電圧Vccまで立上がり、VSRZ<Vcc+Vth(m01)であるため、Node1は電圧(Vcc−α)までプリチャージされる。
【0020】
その後、時点t11でトランジスタm02のドレインに印加される信号WDZが電源電圧Vccより高いVppレベルまで立上がる。このときトランジスタm02はチャネルが形成されているため、チャネル−ゲート間容量によってセルフ・ブーストされてNode1は電圧(Vpp+α) まで上昇する。その結果、ワード線WLは電圧Vppまで上昇する。
【0021】
更に、時点t12で信号PUMPZが立上がり、トランジスタm03のチャネル−ゲード間容量によってブーストされてNode2の電位は電源電圧Vccより高く上昇する。ここで、トランジスタm01のゲート電圧VSRZはNode1のプリチャージ電圧を上げるために、できるだけ高く設定されているが、このNode2の電位が上昇することによってトランジスタm01のゲート・ソース間電圧VGSは小さくなり、サブスレッショールド電流が減少する。これによってNode1の電位低下を抑えることができ、規格時間tRASが大きくなってもNode1の電位低下が小さいためこの規格を満足できる。またNode1の電位低下が抑えられるため、ワード線立下げ時にトランジスタmo2のゲート・ソース間電圧VGSの低下が抑制され高速のワード線立下げ動作を行うことができる。
【0022】
なお、従来回路のインバータ11の代りにNチャネルMOSトランジスタm11,m12を用いているのは、ポンプ信号PUMPZが立上がったときインバータ11ではPチャネルMOSトランジスタを通して電流が流れNode2の電位が低下するので、これを防止するためである。
【0023】
図3は本発明を適用したDRAMの半導体チップの平面図を示す。同図中、半導体チップ30上にはメモリセルアレイ領域31〜34が形成されている。メモリセルアレイ領域31,32間、及び33,34間は周辺回路領域とされ、メモリセルアレイ領域31,33間、及び32,34間にはパッド列35,36が設けられている。
【0024】
図4は各メモリセルアレイ領域31〜34内のワード線駆動回路の回路構成図を示す。同図中、メインワードデコーダ40は行アドレスをデコードして選択信号SELZ,SELXを生成してドライバ部41の端子20,21夫々に供給する。ドライバ部41はトランジスタm11,m12,m03で構成されている。
【0025】
各メモリセルアレイ領域内は複数のメモリブロック43に分割されており、各メモリブロック43がメモリセルアレイであると共に、メモリブロック43も行列配置されている。各メモリブロック43にはサブワードドライバ群44,45及びセンスアンプアレイ46が併設されている。
【0026】
サブワードドライバ群44,45にはワード線WL毎にサブワードドライバ50が設けられてている。サブワードドライバ50はトランジスタm01,m02及びNチャネルMOSトランジスタm20から構成されている。NチャネルMOSトランジスタm20はゲートに選択信号SELXを供給され、ドレインをワード線WLに接続され、ソースを接地されており、選択信号SELXがハイレベル時にワード線WLをローレベルとするためのトランジスタである。
【0027】
上記メインワードデコーダ40内のドライバ部41と各サブワードドライバ50との間は金属配線51,52によって接続されている。金属配線51はNode2に対応し、金属配線52は選択信号SELXを供給するためのものである。
【0028】
【発明の効果】
上述の如く、請求項1に記載の発明は、半導体記憶装置のワード線を駆動する半導体記憶装置のワード線駆動回路において、
高電位側電源より高電位の第1のワード選択信号の供給点とワード線とをソースとドレインとに接続された第1のMOSトランジスタと、
上記第1のMOSトランジスタのゲートである第1のノードと第2のノードとをソースとドレインとに接続され、ゲートに高電位側電源電圧より高く上記高電位側電源電圧に自トランジスタのスレッショールド電圧を加算した値より低い値の電圧を印加された第2のMOSトランジスタと、
上記第2のノードと高電位側電源とをソースとドレインとに接続され、ゲートに第2のワード選択信号を供給される第3のMOSトランジスタと、
一端を上記第2のノードに接続されており他端にポンプ信号を供給されて上記第2のノードを高電位側電源より高電位に上昇させるキャパシタとを有する。
【0029】
このように、キャパシタによって第2のノードを高電位側電源より高い電位に上昇させることで第2のMOSトランジスタのゲート・ソース間電圧を小さくし、サブスレッショールド電流を低減して、ワード線選択時に第1のノードの電位低下を抑制できる。
【0030】
また、請求項2に記載の発明は、請求項1記載の半導体記憶装置のワード線駆動回路において、前記キャパシタはMOSトランジスタを用いる。
このようにMOSトランジスタのゲート・ソース間容量を利用するMOSキャパシタを使用することにより、回路構成が簡単になる。
【0031】
また、請求項3に記載の発明は、請求項1又は2記載の半導体記憶装置のワード線駆動回路において、
前記第3のMOSトランジスタを導通させて第2のノードを高電位側電源まで上昇させ、
次に、前記第1のワード選択信号を高電位側電源より高電位まで上昇させて、前記第1のMOSトランジスタのセルフブーストにより第1のノードを高電位側電源より高電位まで上昇させ、
次に、前記昇圧手段により第2のノードを高電位側電源より高電位に上昇させる。
【0032】
このように第1のノードをセルフブーストによって高電位に上昇させてワード線のプリチャージを行うときに第2のノードを高電位に上昇させるため、第2のMOSトランジスタのゲート・ソース間電圧を小さくできるため、第2のMOSトランジスタのサブスレッショールド電流を低減でき、第1のノードの電位低下を抑制し、かつワード線立下げを高速に行うことが可能となり、換言すれば、その分だけ第2のMOSトランジスタのゲート電圧を上昇させることが可能となる。
【0033】
また、請求項4に記載の発明は、請求項1乃至3のいずれか1項記載の半導体記憶装置のワード線駆動回路において、
前記第1のMOSトランジスタ及び第2のMOSトランジスタを複数のメモリブロックに対応して設け、
前記第3のMOSトランジスタ及び昇圧手段を前記第1のワード選択信号又は第2のワード選択信号を生成する行デコーダ部に設ける。
【0034】
このように、第1及び第2のMOSトランジスタを複数のメモリブロックに対応して設けるサブワードドライバ技術に適用したとき、第1及び第2のMOSトランジスタを小型してもセルフブーストによってワード線のプリチャージが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施例の回路図である。
【図2】図1の回路動作を説明するための信号波形図である。
【図3】DRAMの半導体チップの平面図である。
【図4】サブワードドライバ技術に適用した本発明回路の回路図である。
【図5】従来回路の一例の回路図である。
【図6】図1の回路動作を説明するための信号波形図である。
【図7】従来のワード線の配線を説明するための図である。
【符号の説明】
m01〜m03,m11,m12 NチャネルMOSトランジスタ
30 半導体チップ
31〜34 メモリセルアレイ領域
35,36 パッド列
40 メインワードデコーダ
41 ドライバ部
43 メモリブロック
44,45 サブワードドライバ群
46 センスアンプアレイ
50 サブワードドライバ
51,52 金属配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a word line driving circuit of a semiconductor memory device, and relates to a circuit for driving a word line of a semiconductor memory device by self-boost.
In recent years, semiconductor memory devices have been miniaturized and speeded up, and it has become difficult to secure cell capacity in dynamic RAM due to miniaturization. For this reason, word line boost is performed to use cell capacity without waste. When an N-channel transistor is used as the word line driving circuit, self-boost using this transistor is performed.
[0002]
[Prior art]
FIG. 5 is a circuit diagram showing an example of a conventional word line driving circuit. In the figure, a selection signal SELX comes from a
[0003]
Here, the gate voltage VSRZ of the transistor m01 is set to a value lower than the value obtained by adding the threshold voltage Vth (m01) of the transistor m01 to the power supply voltage Vcc. When the signal SELX at t 0 shown in FIG. 6 falls, the rising Node2 voltage of an output terminal of the inverter 11, thereby precharging the Node1 is the gate of the transistor m02 is started.
[0004]
However, since the gate voltage VSRZ of the transistor m01 is set lower than Vcc + Vth, Node1 is precharged up to the voltage (Vcc-α). Thereafter, the voltage WDZ applied at time t 1 to the drain of the transistor m02 rises to Vpp level. At this time, the channel of the transistor m02 is formed and is self-boosted by the channel-gate capacitance, and Node1 rises to the voltage (Vpp + α). As a result, the word line WL rises to the voltage Vpp.
[0005]
Conventionally, as shown in FIG. 7, the word line WL is formed by a two-layer wiring of metal wirings 15 1 to 15 4 and polysilicon wirings 16 1 to 16 4 serving as gates of transistors (cell transistors) of the memory cells. It has been broken. The metal wirings 15 1 to 15 4 and the polysilicon wirings 16 1 to 16 4 are connected by providing connection points 17 1 to 17 4 at predetermined intervals, thereby reducing the CR time constant of the word line WL.
[0006]
[Problems to be solved by the invention]
In recent years, sub-word driver technology has been used to prevent yield reduction due to fine metal wiring defects on a cell array. In the sub word driver technology, sub word drivers corresponding to the final stage of the conventional word line driving circuit are distributed and arranged at positions corresponding to connection points 17 1 to 17 4 in the cell array, and the gates of polysilicon of the cell transistors are driven by the sub word drivers.
[0007]
Thus, in order to disperse and arrange the sub word drivers in the cell array, it is necessary to reduce the size of the sub word drivers and reduce the chip size.
By the way, if the sub word driver is downsized, the following problems occur. The channel width of the transistor m01 cannot be made too small due to an increase in the threshold voltage due to the narrow channel effect. The channel width of the transistor m02 cannot be increased so much from the chip size. In addition, the channel width of the transistor m02 to which the word line WL is connected is small in terms of drive power because the word line WL is short, and it is not necessary to make it too large.
[0008]
For this reason, the value of the ratio of channel width (channel width of m02) / (channel width of m01) becomes small. When the channel width ratio is reduced, the self-boost efficiency of the transistor m02 is lowered, and there is a problem that the voltage of Node1 does not increase so much. In order to avoid this, when the voltage VSRZ is increased to increase the precharge voltage of Node1, the potential drop of Node1 increases due to the subthreshold current of the transistor mo1, and the word line must be kept at a high potential. When the time tRAS increases, this standard cannot be satisfied. When the word line is lowered to reduce the level of the word line WL, the gate-source voltage V GS of the transistor m02 is lowered, and there is a problem that the falling speed is slowed down.
[0009]
The present invention has been made in view of the above points, and reduces the subthreshold current of the second MOS transistor when the word line is selected, suppresses the potential drop of the first node, and lowers the word line. An object is to provide a word line driving circuit of a semiconductor memory device which can be performed at high speed.
[0010]
[Means for Solving the Problems]
The invention according to claim 1 is a word line driving circuit of a semiconductor memory device for driving a word line of the semiconductor memory device.
A first MOS transistor in which a supply point of a first word selection signal having a higher potential than the high potential side power supply and a word line are connected to a source and a drain;
Is connected to the first node and the second node is the gate of said first MOS transistor to the source and drain, self-transistor threshold of the high-potential-side power supply voltage higher the high-potential-side power supply voltage from the gate A second MOS transistor to which a voltage having a value lower than the sum of the Schold voltages is applied ;
A third MOS transistor in which the second node and the high-potential side power supply are connected to the source and drain, and a second word selection signal is supplied to the gate;
One end of the capacitor is connected to the second node, and the other end is supplied with a pump signal to raise the second node to a higher potential than the high potential side power supply.
[0011]
In this way, the capacitor raises the second node to a higher potential than the high-potential-side power supply, thereby reducing the gate-source voltage of the second MOS transistor, reducing the subthreshold current, and reducing the word line. The potential drop of the first node can be suppressed during selection.
[0012]
According to a second aspect of the present invention, in the word line driving circuit of the semiconductor memory device according to the first aspect, the capacitor uses a MOS transistor .
The use of the MOS capacitor that utilizes the gate-source capacitance of the MOS transistor in this way simplifies the circuit configuration.
[0013]
According to a third aspect of the present invention, in the word line driving circuit of the semiconductor memory device according to the first or second aspect,
Conducting the third MOS transistor to raise the second node to the high potential side power supply;
Next, the first word selection signal is raised from the high potential side power source to a higher potential, and the first node is raised from the high potential side power source to a higher potential by the self-boost of the first MOS transistor,
Next, the boosting means raises the second node to a higher potential than the high potential side power supply.
[0014]
In this way, when the first node is raised to a high potential by self-boost and the word line is precharged, the second node is raised to a high potential. Therefore, the gate-source voltage of the second MOS transistor is increased. Therefore, the subthreshold current of the second MOS transistor can be reduced, the potential drop of the first node can be suppressed, and the word line can be lowered at high speed. As a result, the gate voltage of the second MOS transistor can be increased.
[0015]
According to a fourth aspect of the present invention, in the word line driving circuit of the semiconductor memory device according to any one of the first to third aspects,
The first MOS transistor and the second MOS transistor are provided corresponding to a plurality of memory blocks,
The third MOS transistor and the boosting means are provided in a row decoder section for generating the first word selection signal or the second word selection signal.
[0016]
Thus, when applied to the sub word driver technology in which the first and second MOS transistors are provided corresponding to a plurality of memory blocks, the word line pre-correction is performed by self-boosting even if the first and second MOS transistors are made small. Charging is possible.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a circuit diagram of an embodiment of the circuit of the present invention. In the figure, second selection signals SELZ and SELX are respectively input to
[0018]
The second node Node2 that is the source of the transistor m11 is connected to the source of the second N-channel MOS transistor m01 that is a transmission gate and the gate of the N-channel MOS transistor m03 that is a MOS capacitor. The transistor m01 has a drain connected to the gate (first node Node1) of the first N-channel MOS transistor m02 of the word line driver, and a voltage VSRZ is applied to the gate. The source and drain of the transistor m03 are connected in common to the terminal 22, and the pump signal PUMPZ is supplied from the terminal 22. The transistor m02 has the drain supplied with the second selection signal WDZ and the source connected to the word line WL.
[0019]
Here, the gate voltage VSRZ of the transistor m01 is set to a value lower than the value obtained by adding the threshold voltage Vth (m01) of the transistor m01 to the power supply voltage Vcc. The signal SELX time t 10 shown in FIG. 2 the transistor m12 the signal SELZ rises with falls off, the transistor m11 is turned on, the precharge of Node1 through the transistor m01 is started. Since the signal SELZ is equal to or higher than the value obtained by adding the threshold voltage Vth (m11) of the transistor m11 to Vcc, Node2 rises to the voltage Vcc and VSRZ <Vcc + Vth (m01). ) Is precharged.
[0020]
Thereafter, it rises signals WDZ applied at time t 11 to the drain of the transistor m02 is to a higher Vpp level than the power supply voltage Vcc. At this time, since the channel of the transistor m02 is formed, Node1 is raised to the voltage (Vpp + α) by being self-boosted by the channel-gate capacitance. As a result, the word line WL rises to the voltage Vpp.
[0021]
Furthermore, the signal PUMPZ rises at time t 12, the channel of the transistor m03 - potential of being boosted Node2 by Gade capacitance rises higher than the power supply voltage Vcc. Here, the gate voltage VSRZ of the transistor m01 is to raise the precharge voltage of Node1, has been set as high as possible, the voltage V GS between the gate and source of the transistor m01 by the potential of this Node2 increases decreases The subthreshold current decreases. As a result, the potential drop of Node 1 can be suppressed, and even if the standard time tRAS is increased, the potential drop of Node 1 is small, so this standard can be satisfied. Further, since the reduction potential of Node1 is suppressed, lowering of the gate-source voltage V GS of the transistor mo2 when the word line start-lowering is suppressed can be performed faster word line start-lowering operation.
[0022]
Note that N-channel MOS transistors m11 and m12 are used in place of the inverter 11 of the conventional circuit because when the pump signal PUMPZ rises, current flows through the P-channel MOS transistor in the inverter 11 and the potential of Node2 is lowered. This is to prevent this.
[0023]
FIG. 3 is a plan view of a DRAM semiconductor chip to which the present invention is applied. In the figure, memory
[0024]
FIG. 4 shows a circuit configuration diagram of the word line driving circuit in each of the memory
[0025]
Each memory cell array region is divided into a plurality of memory blocks 43. Each
[0026]
The sub
[0027]
The driver section 41 in the
[0028]
【The invention's effect】
As described above, the invention according to claim 1 is a word line driving circuit of a semiconductor memory device for driving a word line of a semiconductor memory device.
A first MOS transistor in which a supply point of a first word selection signal having a higher potential than the high potential side power supply and a word line are connected to a source and a drain;
Is connected to the first node and the second node is the gate of said first MOS transistor to the source and drain, self-transistor threshold of the high-potential-side power supply voltage higher the high-potential-side power supply voltage from the gate A second MOS transistor to which a voltage having a value lower than the sum of the Schold voltages is applied ;
A third MOS transistor in which the second node and the high-potential side power supply are connected to the source and drain, and a second word selection signal is supplied to the gate;
One end of the capacitor is connected to the second node, and the other end is supplied with a pump signal to raise the second node to a higher potential than the high potential side power supply.
[0029]
In this way, the capacitor raises the second node to a higher potential than the high-potential-side power supply, thereby reducing the gate-source voltage of the second MOS transistor, reducing the subthreshold current, and reducing the word line. The potential drop of the first node can be suppressed during selection.
[0030]
According to a second aspect of the present invention, in the word line driving circuit of the semiconductor memory device according to the first aspect, the capacitor uses a MOS transistor .
By using the MOS capacitor that utilizes the gate-source capacitance of the MOS transistor in this way, the circuit configuration is simplified.
[0031]
According to a third aspect of the present invention, in the word line driving circuit of the semiconductor memory device according to the first or second aspect,
Conducting the third MOS transistor to raise the second node to the high potential side power supply;
Next, the first word selection signal is raised from the high potential side power source to a higher potential, and the first node is raised from the high potential side power source to a higher potential by the self-boost of the first MOS transistor,
Next, the boosting means raises the second node to a higher potential than the high potential side power supply.
[0032]
In this way, when the first node is raised to a high potential by self-boost and the word line is precharged, the second node is raised to a high potential. Therefore, the voltage between the gate and the source of the second MOS transistor is increased. Since it can be reduced, the subthreshold current of the second MOS transistor can be reduced, the potential drop of the first node can be suppressed, and the word line can be lowered at high speed. As a result, the gate voltage of the second MOS transistor can be increased.
[0033]
According to a fourth aspect of the present invention, in the word line driving circuit of the semiconductor memory device according to any one of the first to third aspects,
The first MOS transistor and the second MOS transistor are provided corresponding to a plurality of memory blocks,
The third MOS transistor and the boosting means are provided in a row decoder section for generating the first word selection signal or the second word selection signal.
[0034]
Thus, when applied to the sub word driver technology in which the first and second MOS transistors are provided corresponding to a plurality of memory blocks, the word line pre-correction is performed by self-boosting even if the first and second MOS transistors are downsized. Charging is possible.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of an embodiment of the present invention.
2 is a signal waveform diagram for explaining the circuit operation of FIG. 1; FIG.
FIG. 3 is a plan view of a semiconductor chip of a DRAM.
FIG. 4 is a circuit diagram of a circuit of the present invention applied to a sub word driver technique.
FIG. 5 is a circuit diagram of an example of a conventional circuit.
6 is a signal waveform diagram for explaining the circuit operation of FIG. 1; FIG.
FIG. 7 is a diagram for explaining a conventional word line wiring;
[Explanation of symbols]
m01-m03, m11, m12 N-
Claims (4)
高電位側電源より高電位の第1のワード選択信号の供給点とワード線とをソースとドレインとに接続された第1のMOSトランジスタと、
上記第1のMOSトランジスタのゲートである第1のノードと第2のノードとをソースとドレインとに接続され、ゲートに高電位側電源電圧より高く上記高電位側電源電圧に自トランジスタのスレッショールド電圧を加算した値より低い値の電圧を印加された第2のMOSトランジスタと、
上記第2のノードと高電位側電源とをソースとドレインとに接続され、ゲートに第2のワード選択信号を供給される第3のMOSトランジスタと、
一端を上記第2のノードに接続されており他端にポンプ信号を供給されて上記第2のノードを高電位側電源より高電位に上昇させるキャパシタとを有することを特徴とする半導体記憶装置のワード線駆動回路。In a word line driving circuit of a semiconductor memory device that drives a word line of the semiconductor memory device,
A first MOS transistor in which a supply point of a first word selection signal having a higher potential than the high potential side power supply and a word line are connected to a source and a drain;
Is connected to the first node and the second node is the gate of said first MOS transistor to the source and drain, self-transistor threshold of the high-potential-side power supply voltage higher the high-potential-side power supply voltage from the gate A second MOS transistor to which a voltage having a value lower than the sum of the Schold voltages is applied ;
A third MOS transistor in which the second node and the high-potential side power supply are connected to the source and drain, and a second word selection signal is supplied to the gate;
A capacitor having one end connected to the second node and a pump signal supplied to the other end to raise the second node to a higher potential than the high potential side power supply. Word line drive circuit.
前記キャパシタはMOSトランジスタを用いたことを特徴とする半導体記憶装置のワード線駆動回路。The word line driving circuit of the semiconductor memory device according to claim 1,
A word line driving circuit of a semiconductor memory device, wherein the capacitor uses a MOS transistor.
前記第3のMOSトランジスタを導通させて第2のノードを高電位側電源まで上昇させ、
次に、前記第1のワード選択信号を高電位側電源より高電位まで上昇させて、前記第1のMOSトランジスタのセルフブーストにより第1のノードを高電位側電源より高電位まで上昇させ、
次に、前記昇圧手段により第2のノードを高電位側電源より高電位に上昇させることを特徴とする半導体記憶装置のワード線駆動回路。The word line driving circuit of the semiconductor memory device according to claim 1,
Conducting the third MOS transistor to raise the second node to the high potential side power supply;
Next, the first word selection signal is raised to a higher potential than the high potential side power source, and the first node is raised to a higher potential than the high potential side power source by the self-boost of the first MOS transistor,
Next, a word line driving circuit of a semiconductor memory device, wherein the boosting means raises the second node to a higher potential than the high potential side power supply.
前記第1のMOSトランジスタ及び第2のMOSトランジスタを複数のメモリブロックに対応して設け、
前記第3のMOSトランジスタ及び昇圧手段を前記第1のワード選択信号又は第2のワード選択信号を生成する行デコーダ部に設けたことを特徴とする半導体記憶装置のワード線駆動回路。The word line driving circuit of the semiconductor memory device according to claim 1,
The first MOS transistor and the second MOS transistor are provided corresponding to a plurality of memory blocks,
A word line driving circuit of a semiconductor memory device, wherein the third MOS transistor and the boosting means are provided in a row decoder section for generating the first word selection signal or the second word selection signal.
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