JP3717569B2

JP3717569B2 - Word line driving circuit for semiconductor memory device

Info

Publication number: JP3717569B2
Application number: JP31836295A
Authority: JP
Inventors: 浩由富田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-12-06
Filing date: 1995-12-06
Publication date: 2005-11-16
Anticipated expiration: 2015-12-06
Also published as: JPH09161479A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置のワード線駆動回路に関し、半導体記憶装置のワード線をセルフブーストにより駆動する回路に関する。
近年、半導体記憶装置の微細化、高速化が進み、微細化によってダイナミックＲＡＭにおいてはセル容量の確保が困難となってきている。このため、セル容量を無駄なく使うためのワード線ブーストが行われている。このワード線駆動回路としてＮチャネルトランジスタを使用した場合、このトランジスタを使ったセルフブーストを行う。
【０００２】
【従来の技術】
図５は従来のワード線駆動回路の一例の回路図を示す。同図中、端子１０より選択信号ＳＥＬＸが入来し、ＣＭＯＳ構成のインバータ１１で反転される。インバータ出力はトランスミッションゲートとしてのＮチャネルＭＯＳトランジスタｍ０１を通してワード線ドライバのＮチャネルＭＯＳトランジスタｍ０２のゲートに供給される。トランジスタｍ０２はドレインに電圧信号ＷＤＺが供給され、ソースをワード線ＷＬに接続されている。
【０００３】
ここで、トランジスタｍ０１のゲート電圧ＶＳＲＺは電源電圧Ｖccにトランジスタｍ０１のスレッショールド電圧Ｖth( ｍ０１）を加算した値より低い値に設定されている。図６に示す時点ｔ₀で信号ＳＥＬＸが立下がると、インバータ１１の出力端子であるＮｏｄｅ２の電圧が立上がり、これによってトランジスタｍ０２のゲートであるＮｏｄｅ１のプリチャージが開始される。
【０００４】
しかし、トランジスタｍ０１のゲート電圧ＶＳＲＺはＶcc＋Ｖthより低く設定されているためＮｏｄｅ１は電圧（Ｖcc−α）までプリチャージされる。その後、時点ｔ₁でトランジスタｍ０２のドレインに印加される電圧ＷＤＺがＶppレベルまで立上がる。このときトランジスタｍ０２はチャネルが形成されており、チャネル−ゲート間容量によってセルフ・ブーストされてＮｏｄｅ１は電圧（Ｖpp＋α）まで上昇する。この結果、ワード線ＷＬは電圧Ｖppまで上昇する。
【０００５】
また、従来は図７に示す如く、ワード線ＷＬは金属配線１５₁〜１５₄と、メモリセルのトランジスタ（セルトランジスタ）のゲートとなるポリシリコン配線１６₁〜１６₄との２層配線で行われている。金属配線１５₁〜１５₄夫々とポリシリコン配線１６₁〜１６₄とは所定間隔毎に接続点１７₁〜１７₄を設け接続することにより、ワード線ＷＬのＣＲ時定数を低減している。
【０００６】
【発明が解決しようとする課題】
近年、セルアレイ上の微細な金属配線の欠陥による歩留り低下を防止するためサブワードドライバ技術が用いられている。サブワードドライバ技術では従来のワード線駆動回路の最終段に相当するサブワードドライバをセルアレイ内の接続点１７₁〜１７₄対応位置に分散配置し、サブワードドライバでセルトランジスタのポリシリコンのゲートをドライブする。
【０００７】
このようにセルアレイ内にサブワードドライバを分散配置するためにサブワードドライバを小型化してチップサイズを縮小することが必要とされている。
ところで、サブワードドライバを小型化すると次のような問題が生じる。トランジスタｍ０１のチャネル幅は、狭チャネル効果によるスレッショールド電圧の上昇から、あまり小さくできない。トランジスタｍ０２のチャネル幅はチップサイズからあまり大きくできない。またワード線ＷＬがつながるトランジスタｍ０２のチャネル幅はワード線ＷＬが短かくなっている為、ドライブ力の点で小さくても十分であり、あまり大きくする必要はない。
【０００８】
このため、チャネル幅の比（ｍ０２のチャネル幅）／（ｍ０１のチャネル幅）の値が小さくなってしまう。このチャネル幅の比が小さくなるとトランジスタｍ０２のセルフブースト効率が低下し、Ｎｏｄｅ１の電圧があまり上昇しなくなるという問題があった。これを回避するためにＮｏｄｅ１のプリチャージ電圧を上げようとして電圧ＶＳＲＺを上げると、トランジスタｍｏ１のサブスレッショールド電流によりＮｏｄｅ１の電位低下が大きくなり、ワード線を高電位に保っていなければならない規格時間ｔＲＡＳが大きくなったとき、この規格を満足できない。そしてワード線ＷＬのレベルを低下させるワード線立下げ時にトランジスタｍ０２のゲート・ソース間電圧Ｖ_GSが低下してしまい、立下げスピードが遅くなるという問題がある。
【０００９】
本発明は上記の点に鑑みなされたもので、ワード線選択時の第２のＭＯＳトランジスタのサブスレッショールド電流を低減して第１のノードの電位低下を抑制し、かつワード線立下げを高速に行うことのできる半導体記憶装置のワード線駆動回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、半導体記憶装置のワード線を駆動する半導体記憶装置のワード線駆動回路において、
高電位側電源より高電位の第１のワード選択信号の供給点とワード線とをソースとドレインとに接続された第１のＭＯＳトランジスタと、
上記第１のＭＯＳトランジスタのゲートである第１のノードと第２のノードとをソースとドレインとに接続され、ゲートに高電位側電源電圧より高く上記高電位側電源電圧に自トランジスタのスレッショールド電圧を加算した値より低い値の電圧を印加された第２のＭＯＳトランジスタと、
上記第２のノードと高電位側電源とをソースとドレインとに接続され、ゲートに第２のワード選択信号を供給される第３のＭＯＳトランジスタと、
一端を上記第２のノードに接続されており他端にポンプ信号を供給されて上記第２のノードを高電位側電源より高電位に上昇させるキャパシタとを有する。
【００１１】
このように、キャパシタによって第２のノードを高電位側電源より高い電位に上昇させることで第２のＭＯＳトランジスタのゲート・ソース間電圧を小さくし、サブスレッショールド電流を低減して、ワード線選択時に第１のノードの電位低下を抑制できる。
【００１２】
請求項２に記載の発明は、請求項１記載の半導体記憶装置のワード線駆動回路において、前記キャパシタはＭＯＳトランジスタを用いる。
このようにＭＯＳトランジスタのゲート・ソース間容量を利用するＭＯＳキャパシタを使用することにより、回路構成が簡単になる。
【００１３】
請求項３に記載の発明は、請求項１又は２記載の半導体記憶装置のワード線駆動回路において、
前記第３のＭＯＳトランジスタを導通させて第２のノードを高電位側電源まで上昇させ、
次に、前記第１のワード選択信号を高電位側電源より高電位まで上昇させて、前記第１のＭＯＳトランジスタのセルフブーストにより第１のノードを高電位側電源より高電位まで上昇させ、
次に、前記昇圧手段により第２のノードを高電位側電源より高電位に上昇させる。
【００１４】
このように第１のノードをセルフブーストによって高電位に上昇させてワード線のプリチャージを行うときに第２のノードを高電位に上昇させるため、第２のＭＯＳトランジスタのゲート・ソース間電圧を小さくできるため、第２のＭＯＳトランジスタのサブスレッショールド電流を低減でき、第１のノードの電位低下を抑制し、かつワード線立下げを高速に行うことが可能となり、換言すれば、その分だけ第２のＭＯＳトランジスタのゲート電圧を上昇させることが可能となる。
【００１５】
請求項４に記載の発明は、請求項１乃至３のいずれか１項記載の半導体記憶装置のワード線駆動回路において、
前記第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタを複数のメモリブロックに対応して設け、
前記第３のＭＯＳトランジスタ及び昇圧手段を前記第１のワード選択信号又は第２のワード選択信号を生成する行デコーダ部に設ける。
【００１６】
このように、第１及び第２のＭＯＳトランジスタを複数のメモリブロックに対応して設けるサブワードドライバ技術に適用したとき、第１及び第２のＭＯＳトランジスタを小型にしてもセルフブーストによってワード線のプリチャージが可能となる。
【００１７】
【発明の実施の形態】
図１は本発明回路の一実施例の回路図を示す。同図中、端子２０，２１夫々には第２の選択信号ＳＥＬＺ，ＳＥＬＸ夫々が入来し、ＮチャネルＭＯＳトランジスタｍ１１，ｍ１２夫々のゲートに供給される。第３のＭＯＳトランジスタｍ１１のドレインは高電位側電源である電源Ｖccに接続され、トランジスタｍ１１のソースはトランジスタｍ１２のドレインと接続され、トランジスタｍ１２のソースは接地されている。
【００１８】
トランジスタｍ１１のソースである第２のノードＮｏｄｅ２はトランスミッションゲートである第２のＮチャネルＭＯＳトランジスタｍ０１のソース、及びＭＯＳキャパシタとしてのＮチャネルＭＯＳトランジスタｍ０３のゲートに接続されている。トランジスタｍ０１はドレインをワード線ドライバの第１のＮチャネルＭＯＳトランジスタｍ０２のゲート（第１のノードＮｏｄｅ１）に接続され、ゲートに電圧ＶＳＲＺを印加されている。トランジスタｍ０３のソース・ドレイン間は端子２２に共通に接続されており、端子２２からポンプ信号ＰＵＭＰＺを供給される。トランジスタｍ０２はドレインに第２の選択信号ＷＤＺが供給され、ソースをワード線ＷＬに接続されている。
【００１９】
ここで、トランジスタｍ０１のゲート電圧ＶＳＲＺは電源電圧Ｖccにトランジスタｍ０１のスレッショールド電圧Ｖth（ｍ０１）を加算した値より低い値に設定されている。図２に示す時点ｔ₁₀で信号ＳＥＬＸが立下がると共に信号ＳＥＬＺが立上がるとトランジスタｍ１２がオフ、トランジスタｍ１１がオンし、トランジスタｍ０１を通してＮｏｄｅ１のプリチャージが開始される。なお、信号ＳＥＬＺはＶccにトランジスタｍ１１のスレッショールド電圧Ｖth（ｍ１１）を加算した値以上であるのでＮｏｄｅ２は電圧Ｖccまで立上がり、ＶＳＲＺ＜Ｖcc＋Ｖth（ｍ０１）であるため、Ｎｏｄｅ１は電圧（Ｖcc−α）までプリチャージされる。
【００２０】
その後、時点ｔ₁₁でトランジスタｍ０２のドレインに印加される信号ＷＤＺが電源電圧Ｖccより高いＶppレベルまで立上がる。このときトランジスタｍ０２はチャネルが形成されているため、チャネル−ゲート間容量によってセルフ・ブーストされてＮｏｄｅ１は電圧（Ｖpp＋α) まで上昇する。その結果、ワード線ＷＬは電圧Ｖppまで上昇する。
【００２１】
更に、時点ｔ₁₂で信号ＰＵＭＰＺが立上がり、トランジスタｍ０３のチャネル−ゲード間容量によってブーストされてＮｏｄｅ２の電位は電源電圧Ｖccより高く上昇する。ここで、トランジスタｍ０１のゲート電圧ＶＳＲＺはＮｏｄｅ１のプリチャージ電圧を上げるために、できるだけ高く設定されているが、このＮｏｄｅ２の電位が上昇することによってトランジスタｍ０１のゲート・ソース間電圧Ｖ_GSは小さくなり、サブスレッショールド電流が減少する。これによってＮｏｄｅ１の電位低下を抑えることができ、規格時間ｔＲＡＳが大きくなってもＮｏｄｅ１の電位低下が小さいためこの規格を満足できる。またＮｏｄｅ１の電位低下が抑えられるため、ワード線立下げ時にトランジスタｍｏ２のゲート・ソース間電圧Ｖ_GSの低下が抑制され高速のワード線立下げ動作を行うことができる。
【００２２】
なお、従来回路のインバータ１１の代りにＮチャネルＭＯＳトランジスタｍ１１，ｍ１２を用いているのは、ポンプ信号ＰＵＭＰＺが立上がったときインバータ１１ではＰチャネルＭＯＳトランジスタを通して電流が流れＮｏｄｅ２の電位が低下するので、これを防止するためである。
【００２３】
図３は本発明を適用したＤＲＡＭの半導体チップの平面図を示す。同図中、半導体チップ３０上にはメモリセルアレイ領域３１〜３４が形成されている。メモリセルアレイ領域３１，３２間、及び３３，３４間は周辺回路領域とされ、メモリセルアレイ領域３１，３３間、及び３２，３４間にはパッド列３５，３６が設けられている。
【００２４】
図４は各メモリセルアレイ領域３１〜３４内のワード線駆動回路の回路構成図を示す。同図中、メインワードデコーダ４０は行アドレスをデコードして選択信号ＳＥＬＺ，ＳＥＬＸを生成してドライバ部４１の端子２０，２１夫々に供給する。ドライバ部４１はトランジスタｍ１１，ｍ１２，ｍ０３で構成されている。
【００２５】
各メモリセルアレイ領域内は複数のメモリブロック４３に分割されており、各メモリブロック４３がメモリセルアレイであると共に、メモリブロック４３も行列配置されている。各メモリブロック４３にはサブワードドライバ群４４，４５及びセンスアンプアレイ４６が併設されている。
【００２６】
サブワードドライバ群４４，４５にはワード線ＷＬ毎にサブワードドライバ５０が設けられてている。サブワードドライバ５０はトランジスタｍ０１，ｍ０２及びＮチャネルＭＯＳトランジスタｍ２０から構成されている。ＮチャネルＭＯＳトランジスタｍ２０はゲートに選択信号ＳＥＬＸを供給され、ドレインをワード線ＷＬに接続され、ソースを接地されており、選択信号ＳＥＬＸがハイレベル時にワード線ＷＬをローレベルとするためのトランジスタである。
【００２７】
上記メインワードデコーダ４０内のドライバ部４１と各サブワードドライバ５０との間は金属配線５１，５２によって接続されている。金属配線５１はＮｏｄｅ２に対応し、金属配線５２は選択信号ＳＥＬＸを供給するためのものである。
【００２８】
【発明の効果】
上述の如く、請求項１に記載の発明は、半導体記憶装置のワード線を駆動する半導体記憶装置のワード線駆動回路において、
高電位側電源より高電位の第１のワード選択信号の供給点とワード線とをソースとドレインとに接続された第１のＭＯＳトランジスタと、
上記第１のＭＯＳトランジスタのゲートである第１のノードと第２のノードとをソースとドレインとに接続され、ゲートに高電位側電源電圧より高く上記高電位側電源電圧に自トランジスタのスレッショールド電圧を加算した値より低い値の電圧を印加された第２のＭＯＳトランジスタと、
上記第２のノードと高電位側電源とをソースとドレインとに接続され、ゲートに第２のワード選択信号を供給される第３のＭＯＳトランジスタと、
一端を上記第２のノードに接続されており他端にポンプ信号を供給されて上記第２のノードを高電位側電源より高電位に上昇させるキャパシタとを有する。
【００２９】
このように、キャパシタによって第２のノードを高電位側電源より高い電位に上昇させることで第２のＭＯＳトランジスタのゲート・ソース間電圧を小さくし、サブスレッショールド電流を低減して、ワード線選択時に第１のノードの電位低下を抑制できる。
【００３０】
また、請求項２に記載の発明は、請求項１記載の半導体記憶装置のワード線駆動回路において、前記キャパシタはＭＯＳトランジスタを用いる。
このようにＭＯＳトランジスタのゲート・ソース間容量を利用するＭＯＳキャパシタを使用することにより、回路構成が簡単になる。
【００３１】
また、請求項３に記載の発明は、請求項１又は２記載の半導体記憶装置のワード線駆動回路において、
前記第３のＭＯＳトランジスタを導通させて第２のノードを高電位側電源まで上昇させ、
次に、前記第１のワード選択信号を高電位側電源より高電位まで上昇させて、前記第１のＭＯＳトランジスタのセルフブーストにより第１のノードを高電位側電源より高電位まで上昇させ、
次に、前記昇圧手段により第２のノードを高電位側電源より高電位に上昇させる。
【００３２】
このように第１のノードをセルフブーストによって高電位に上昇させてワード線のプリチャージを行うときに第２のノードを高電位に上昇させるため、第２のＭＯＳトランジスタのゲート・ソース間電圧を小さくできるため、第２のＭＯＳトランジスタのサブスレッショールド電流を低減でき、第１のノードの電位低下を抑制し、かつワード線立下げを高速に行うことが可能となり、換言すれば、その分だけ第２のＭＯＳトランジスタのゲート電圧を上昇させることが可能となる。
【００３３】
また、請求項４に記載の発明は、請求項１乃至３のいずれか１項記載の半導体記憶装置のワード線駆動回路において、
前記第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタを複数のメモリブロックに対応して設け、
前記第３のＭＯＳトランジスタ及び昇圧手段を前記第１のワード選択信号又は第２のワード選択信号を生成する行デコーダ部に設ける。
【００３４】
このように、第１及び第２のＭＯＳトランジスタを複数のメモリブロックに対応して設けるサブワードドライバ技術に適用したとき、第１及び第２のＭＯＳトランジスタを小型してもセルフブーストによってワード線のプリチャージが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例の回路図である。
【図２】図１の回路動作を説明するための信号波形図である。
【図３】ＤＲＡＭの半導体チップの平面図である。
【図４】サブワードドライバ技術に適用した本発明回路の回路図である。
【図５】従来回路の一例の回路図である。
【図６】図１の回路動作を説明するための信号波形図である。
【図７】従来のワード線の配線を説明するための図である。
【符号の説明】
ｍ０１〜ｍ０３，ｍ１１，ｍ１２ＮチャネルＭＯＳトランジスタ
３０半導体チップ
３１〜３４メモリセルアレイ領域
３５，３６パッド列
４０メインワードデコーダ
４１ドライバ部
４３メモリブロック
４４，４５サブワードドライバ群
４６センスアンプアレイ
５０サブワードドライバ
５１，５２金属配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a word line driving circuit of a semiconductor memory device, and relates to a circuit for driving a word line of a semiconductor memory device by self-boost.
In recent years, semiconductor memory devices have been miniaturized and speeded up, and it has become difficult to secure cell capacity in dynamic RAM due to miniaturization. For this reason, word line boost is performed to use cell capacity without waste. When an N-channel transistor is used as the word line driving circuit, self-boost using this transistor is performed.
[0002]
[Prior art]
FIG. 5 is a circuit diagram showing an example of a conventional word line driving circuit. In the figure, a selection signal SELX comes from a terminal 10 and is inverted by an inverter 11 having a CMOS structure. The inverter output is supplied to the gate of the N channel MOS transistor m02 of the word line driver through the N channel MOS transistor m01 as a transmission gate. In the transistor m02, the voltage signal WDZ is supplied to the drain, and the source is connected to the word line WL.
[0003]
Here, the gate voltage VSRZ of the transistor m01 is set to a value lower than the value obtained by adding the threshold voltage Vth (m01) of the transistor m01 to the power supply voltage Vcc. When the signal SELX at t ₀ shown in FIG. 6 falls, the rising Node2 voltage of an output terminal of the inverter 11, thereby precharging the Node1 is the gate of the transistor m02 is started.
[0004]
However, since the gate voltage VSRZ of the transistor m01 is set lower than Vcc + Vth, Node1 is precharged up to the voltage (Vcc-α). Thereafter, the voltage WDZ applied at time t ₁ to the drain of the transistor m02 rises to Vpp level. At this time, the channel of the transistor m02 is formed and is self-boosted by the channel-gate capacitance, and Node1 rises to the voltage (Vpp + α). As a result, the word line WL rises to the voltage Vpp.
[0005]
Conventionally, as shown in FIG. 7, the word line WL is formed by a two-layer wiring of metal wirings 15 ₁ to 15 ₄ and polysilicon wirings 16 _{1 to} 16 _{4 serving} as gates of transistors (cell transistors) of the memory cells. It has been broken. The metal wirings 15 ₁ to 15 ₄ and the polysilicon wirings 16 _{1 to} 16 ₄ are connected by providing connection points 17 _{1 to} 17 ₄ at predetermined intervals, thereby reducing the CR time constant of the word line WL.
[0006]
[Problems to be solved by the invention]
In recent years, sub-word driver technology has been used to prevent yield reduction due to fine metal wiring defects on a cell array. In the sub word driver technology, sub word drivers corresponding to the final stage of the conventional word line driving circuit are distributed and arranged at positions corresponding to connection points 17 _{1 to} 17 ₄ in the cell array, and the gates of polysilicon of the cell transistors are driven by the sub word drivers.
[0007]
Thus, in order to disperse and arrange the sub word drivers in the cell array, it is necessary to reduce the size of the sub word drivers and reduce the chip size.
By the way, if the sub word driver is downsized, the following problems occur. The channel width of the transistor m01 cannot be made too small due to an increase in the threshold voltage due to the narrow channel effect. The channel width of the transistor m02 cannot be increased so much from the chip size. In addition, the channel width of the transistor m02 to which the word line WL is connected is small in terms of drive power because the word line WL is short, and it is not necessary to make it too large.
[0008]
For this reason, the value of the ratio of channel width (channel width of m02) / (channel width of m01) becomes small. When the channel width ratio is reduced, the self-boost efficiency of the transistor m02 is lowered, and there is a problem that the voltage of Node1 does not increase so much. In order to avoid this, when the voltage VSRZ is increased to increase the precharge voltage of Node1, the potential drop of Node1 increases due to the subthreshold current of the transistor mo1, and the word line must be kept at a high potential. When the time tRAS increases, this standard cannot be satisfied. When the word line is lowered to reduce the level of the word line WL, the gate-source voltage V _GS of the transistor m02 is lowered, and there is a problem that the falling speed is slowed down.
[0009]
The present invention has been made in view of the above points, and reduces the subthreshold current of the second MOS transistor when the word line is selected, suppresses the potential drop of the first node, and lowers the word line. An object is to provide a word line driving circuit of a semiconductor memory device which can be performed at high speed.
[0010]
[Means for Solving the Problems]
The invention according to claim 1 is a word line driving circuit of a semiconductor memory device for driving a word line of the semiconductor memory device.
A first MOS transistor in which a supply point of a first word selection signal having a higher potential than the high potential side power supply and a word line are connected to a source and a drain;
Is connected to the first node and the second node is the gate of said first MOS transistor to the source and drain, self-transistor threshold of the high-potential-side power supply voltage higher the high-potential-side power supply voltage from the gate A second MOS transistor to which a voltage having a value lower than the sum of the Schold voltages is applied ;
A third MOS transistor in which the second node and the high-potential side power supply are connected to the source and drain, and a second word selection signal is supplied to the gate;
One end of the capacitor is connected to the second node, and the other end is supplied with a pump signal to raise the second node to a higher potential than the high potential side power supply.
[0011]
In this way, the capacitor raises the second node to a higher potential than the high-potential-side power supply, thereby reducing the gate-source voltage of the second MOS transistor, reducing the subthreshold current, and reducing the word line. The potential drop of the first node can be suppressed during selection.
[0012]
According to a second aspect of the present invention, in the word line driving circuit of the semiconductor memory device according to the first aspect, the capacitor uses a MOS transistor .
The use of the MOS capacitor that utilizes the gate-source capacitance of the MOS transistor in this way simplifies the circuit configuration.
[0013]
According to a third aspect of the present invention, in the word line driving circuit of the semiconductor memory device according to the first or second aspect,
Conducting the third MOS transistor to raise the second node to the high potential side power supply;
Next, the first word selection signal is raised from the high potential side power source to a higher potential, and the first node is raised from the high potential side power source to a higher potential by the self-boost of the first MOS transistor,
Next, the boosting means raises the second node to a higher potential than the high potential side power supply.
[0014]
In this way, when the first node is raised to a high potential by self-boost and the word line is precharged, the second node is raised to a high potential. Therefore, the gate-source voltage of the second MOS transistor is increased. Therefore, the subthreshold current of the second MOS transistor can be reduced, the potential drop of the first node can be suppressed, and the word line can be lowered at high speed. As a result, the gate voltage of the second MOS transistor can be increased.
[0015]
According to a fourth aspect of the present invention, in the word line driving circuit of the semiconductor memory device according to any one of the first to third aspects,
The first MOS transistor and the second MOS transistor are provided corresponding to a plurality of memory blocks,
The third MOS transistor and the boosting means are provided in a row decoder section for generating the first word selection signal or the second word selection signal.
[0016]
Thus, when applied to the sub word driver technology in which the first and second MOS transistors are provided corresponding to a plurality of memory blocks, the word line pre-correction is performed by self-boosting even if the first and second MOS transistors are made small. Charging is possible.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a circuit diagram of an embodiment of the circuit of the present invention. In the figure, second selection signals SELZ and SELX are respectively input to terminals 20 and 21 and supplied to the gates of N-channel MOS transistors m11 and m12. The drain of the third MOS transistor m11 is connected to the power supply Vcc that is the high potential side power supply, the source of the transistor m11 is connected to the drain of the transistor m12, and the source of the transistor m12 is grounded.
[0018]
The second node Node2 that is the source of the transistor m11 is connected to the source of the second N-channel MOS transistor m01 that is a transmission gate and the gate of the N-channel MOS transistor m03 that is a MOS capacitor. The transistor m01 has a drain connected to the gate (first node Node1) of the first N-channel MOS transistor m02 of the word line driver, and a voltage VSRZ is applied to the gate. The source and drain of the transistor m03 are connected in common to the terminal 22, and the pump signal PUMPZ is supplied from the terminal 22. The transistor m02 has the drain supplied with the second selection signal WDZ and the source connected to the word line WL.
[0019]
Here, the gate voltage VSRZ of the transistor m01 is set to a value lower than the value obtained by adding the threshold voltage Vth (m01) of the transistor m01 to the power supply voltage Vcc. The signal SELX time t ₁₀ shown in FIG. 2 the transistor m12 the signal SELZ rises with falls off, the transistor m11 is turned on, the precharge of Node1 through the transistor m01 is started. Since the signal SELZ is equal to or higher than the value obtained by adding the threshold voltage Vth (m11) of the transistor m11 to Vcc, Node2 rises to the voltage Vcc and VSRZ <Vcc + Vth (m01). ) Is precharged.
[0020]
Thereafter, it rises signals WDZ applied at time t ₁₁ to the drain of the transistor m02 is to a higher Vpp level than the power supply voltage Vcc. At this time, since the channel of the transistor m02 is formed, Node1 is raised to the voltage (Vpp + α) by being self-boosted by the channel-gate capacitance. As a result, the word line WL rises to the voltage Vpp.
[0021]
Furthermore, the signal PUMPZ rises at time t _12, the channel of the transistor m03 - potential of being boosted Node2 by Gade capacitance rises higher than the power supply voltage Vcc. Here, the gate voltage VSRZ of the transistor m01 is to raise the precharge voltage of Node1, has been set as high as possible, the voltage V _GS between the gate and source of the transistor m01 by the potential of this Node2 increases decreases The subthreshold current decreases. As a result, the potential drop of Node 1 can be suppressed, and even if the standard time tRAS is increased, the potential drop of Node 1 is small, so this standard can be satisfied. Further, since the reduction potential of Node1 is suppressed, lowering of the gate-source voltage V _GS of the transistor mo2 when the word line start-lowering is suppressed can be performed faster word line start-lowering operation.
[0022]
Note that N-channel MOS transistors m11 and m12 are used in place of the inverter 11 of the conventional circuit because when the pump signal PUMPZ rises, current flows through the P-channel MOS transistor in the inverter 11 and the potential of Node2 is lowered. This is to prevent this.
[0023]
FIG. 3 is a plan view of a DRAM semiconductor chip to which the present invention is applied. In the figure, memory cell array regions 31 to 34 are formed on a semiconductor chip 30. Between the memory cell array regions 31, 32 and 33, 34 is a peripheral circuit region, and between the memory cell array regions 31, 33, and 32, 34, pad rows 35, 36 are provided.
[0024]
FIG. 4 shows a circuit configuration diagram of the word line driving circuit in each of the memory cell array regions 31 to 34. In the figure, the main word decoder 40 decodes the row address to generate selection signals SELZ and SELX and supplies them to the terminals 20 and 21 of the driver section 41, respectively. The driver unit 41 includes transistors m11, m12, and m03.
[0025]
Each memory cell array region is divided into a plurality of memory blocks 43. Each memory block 43 is a memory cell array, and the memory blocks 43 are also arranged in a matrix. Each memory block 43 is provided with sub word driver groups 44 and 45 and a sense amplifier array 46.
[0026]
The sub word driver groups 44 and 45 are provided with a sub word driver 50 for each word line WL. The sub word driver 50 includes transistors m01 and m02 and an N channel MOS transistor m20. The N-channel MOS transistor m20 is a transistor for supplying a selection signal SELX to the gate, connecting a drain to the word line WL, grounding the source, and setting the word line WL to a low level when the selection signal SELX is at a high level. is there.
[0027]
The driver section 41 in the main word decoder 40 and each sub word driver 50 are connected by metal wirings 51 and 52. The metal wiring 51 corresponds to Node2, and the metal wiring 52 is for supplying a selection signal SELX.
[0028]
【The invention's effect】
As described above, the invention according to claim 1 is a word line driving circuit of a semiconductor memory device for driving a word line of a semiconductor memory device.
A first MOS transistor in which a supply point of a first word selection signal having a higher potential than the high potential side power supply and a word line are connected to a source and a drain;
Is connected to the first node and the second node is the gate of said first MOS transistor to the source and drain, self-transistor threshold of the high-potential-side power supply voltage higher the high-potential-side power supply voltage from the gate A second MOS transistor to which a voltage having a value lower than the sum of the Schold voltages is applied ;
A third MOS transistor in which the second node and the high-potential side power supply are connected to the source and drain, and a second word selection signal is supplied to the gate;
One end of the capacitor is connected to the second node, and the other end is supplied with a pump signal to raise the second node to a higher potential than the high potential side power supply.
[0029]
In this way, the capacitor raises the second node to a higher potential than the high-potential-side power supply, thereby reducing the gate-source voltage of the second MOS transistor, reducing the subthreshold current, and reducing the word line. The potential drop of the first node can be suppressed during selection.
[0030]
According to a second aspect of the present invention, in the word line driving circuit of the semiconductor memory device according to the first aspect, the capacitor uses a MOS transistor .
By using the MOS capacitor that utilizes the gate-source capacitance of the MOS transistor in this way, the circuit configuration is simplified.
[0031]
According to a third aspect of the present invention, in the word line driving circuit of the semiconductor memory device according to the first or second aspect,
Conducting the third MOS transistor to raise the second node to the high potential side power supply;
Next, the first word selection signal is raised from the high potential side power source to a higher potential, and the first node is raised from the high potential side power source to a higher potential by the self-boost of the first MOS transistor,
Next, the boosting means raises the second node to a higher potential than the high potential side power supply.
[0032]
In this way, when the first node is raised to a high potential by self-boost and the word line is precharged, the second node is raised to a high potential. Therefore, the voltage between the gate and the source of the second MOS transistor is increased. Since it can be reduced, the subthreshold current of the second MOS transistor can be reduced, the potential drop of the first node can be suppressed, and the word line can be lowered at high speed. As a result, the gate voltage of the second MOS transistor can be increased.
[0033]
According to a fourth aspect of the present invention, in the word line driving circuit of the semiconductor memory device according to any one of the first to third aspects,
The first MOS transistor and the second MOS transistor are provided corresponding to a plurality of memory blocks,
The third MOS transistor and the boosting means are provided in a row decoder section for generating the first word selection signal or the second word selection signal.
[0034]
Thus, when applied to the sub word driver technology in which the first and second MOS transistors are provided corresponding to a plurality of memory blocks, the word line pre-correction is performed by self-boosting even if the first and second MOS transistors are downsized. Charging is possible.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of an embodiment of the present invention.
2 is a signal waveform diagram for explaining the circuit operation of FIG. 1; FIG.
FIG. 3 is a plan view of a semiconductor chip of a DRAM.
FIG. 4 is a circuit diagram of a circuit of the present invention applied to a sub word driver technique.
FIG. 5 is a circuit diagram of an example of a conventional circuit.
6 is a signal waveform diagram for explaining the circuit operation of FIG. 1; FIG.
FIG. 7 is a diagram for explaining a conventional word line wiring;
[Explanation of symbols]
m01-m03, m11, m12 N-channel MOS transistor 30 Semiconductor chip 31-34 Memory cell array region 35, 36 Pad row 40 Main word decoder 41 Driver unit 43 Memory block 44, 45 Subword driver group 46 Sense amplifier array 50 Subword driver 51, 52 metal wiring

Claims

半導体記憶装置のワード線を駆動する半導体記憶装置のワード線駆動回路において、
高電位側電源より高電位の第１のワード選択信号の供給点とワード線とをソースとドレインとに接続された第１のＭＯＳトランジスタと、
上記第１のＭＯＳトランジスタのゲートである第１のノードと第２のノードとをソースとドレインとに接続され、ゲートに高電位側電源電圧より高く上記高電位側電源電圧に自トランジスタのスレッショールド電圧を加算した値より低い値の電圧を印加された第２のＭＯＳトランジスタと、
上記第２のノードと高電位側電源とをソースとドレインとに接続され、ゲートに第２のワード選択信号を供給される第３のＭＯＳトランジスタと、
一端を上記第２のノードに接続されており他端にポンプ信号を供給されて上記第２のノードを高電位側電源より高電位に上昇させるキャパシタとを有することを特徴とする半導体記憶装置のワード線駆動回路。In a word line driving circuit of a semiconductor memory device that drives a word line of the semiconductor memory device,
A first MOS transistor in which a supply point of a first word selection signal having a higher potential than the high potential side power supply and a word line are connected to a source and a drain;
Is connected to the first node and the second node is the gate of said first MOS transistor to the source and drain, self-transistor threshold of the high-potential-side power supply voltage higher the high-potential-side power supply voltage from the gate A second MOS transistor to which a voltage having a value lower than the sum of the Schold voltages is applied ;
A third MOS transistor in which the second node and the high-potential side power supply are connected to the source and drain, and a second word selection signal is supplied to the gate;
A capacitor having one end connected to the second node and a pump signal supplied to the other end to raise the second node to a higher potential than the high potential side power supply. Word line drive circuit.

請求項１記載の半導体記憶装置のワード線駆動回路において、
前記キャパシタはＭＯＳトランジスタを用いたことを特徴とする半導体記憶装置のワード線駆動回路。The word line driving circuit of the semiconductor memory device according to claim 1,
A word line driving circuit of a semiconductor memory device, wherein the capacitor uses a MOS transistor.

請求項１又は２記載の半導体記憶装置のワード線駆動回路において、
前記第３のＭＯＳトランジスタを導通させて第２のノードを高電位側電源まで上昇させ、
次に、前記第１のワード選択信号を高電位側電源より高電位まで上昇させて、前記第１のＭＯＳトランジスタのセルフブーストにより第１のノードを高電位側電源より高電位まで上昇させ、
次に、前記昇圧手段により第２のノードを高電位側電源より高電位に上昇させることを特徴とする半導体記憶装置のワード線駆動回路。The word line driving circuit of the semiconductor memory device according to claim 1,
Conducting the third MOS transistor to raise the second node to the high potential side power supply;
Next, the first word selection signal is raised to a higher potential than the high potential side power source, and the first node is raised to a higher potential than the high potential side power source by the self-boost of the first MOS transistor,
Next, a word line driving circuit of a semiconductor memory device, wherein the boosting means raises the second node to a higher potential than the high potential side power supply.

請求項１乃至３のいずれか１項記載の半導体記憶装置のワード線駆動回路において、
前記第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタを複数のメモリブロックに対応して設け、
前記第３のＭＯＳトランジスタ及び昇圧手段を前記第１のワード選択信号又は第２のワード選択信号を生成する行デコーダ部に設けたことを特徴とする半導体記憶装置のワード線駆動回路。The word line driving circuit of the semiconductor memory device according to claim 1,
The first MOS transistor and the second MOS transistor are provided corresponding to a plurality of memory blocks,
A word line driving circuit of a semiconductor memory device, wherein the third MOS transistor and the boosting means are provided in a row decoder section for generating the first word selection signal or the second word selection signal.