JP3710703B2

JP3710703B2 - Semiconductor integrated circuit

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Publication number: JP3710703B2
Application number: JP2000356090A
Authority: JP
Inventors: 昌貴近藤; 清人大田; 裕之山崎; 利一鈴木; 雅庸廣瀬
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2000-11-22
Filing date: 2000-11-22
Publication date: 2005-10-26
Anticipated expiration: 2020-11-22
Also published as: US6628162B2; US20020075067A1; JP2002163888A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に半導体集積回路に内蔵された電源電圧発生回路及びかかる半導体集積回路の検査方法に関する。
【０００２】
【従来の技術】
ビット線とワード線との交点に備えられた容量素子に電荷を蓄積して情報記録を行うメモリ素子であるダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）においては、回路の微細化に伴い、電源電圧も低下する傾向にある。
【０００３】
このため、ＤＲＡＭが備える容量もサイズの低下に伴って減少傾向にあり、読み出し動作や書き込み動作において、容量素子に蓄積される電荷量も減少することから、リークに対する影響を小さくすることで読み出し動作や書き込み動作に対して充分余裕を持たせることができるよう、読み出し動作や書き込み動作終了後におけるビット線の電位を、電源電圧ＶＤＤの半分に設定したメモリ回路が広く用いられている。
【０００４】
図１３は、電源電圧ＶＤＤの半分の電圧を発生する目的で通常用いられている代表的な電源電圧発生回路の構成図である。図１３において、抵抗Ｒ１及びＲ２、トランジスタＱ１及びＱ２により作られる参照電位ＶＭに対し、トランジスタＱ３及びＱ４のゲートに印加される電位は、トランジスタＱ１及びＱ２のしきい値電圧をＶＴとして、それぞれ（ＶＭ＋ＶＴ）及び（ＶＭ−ＶＴ）で表わされる。
【０００５】
この電源電圧発生回路では、トランジスタＱ３及びＱ４のゲート電圧が一定であることから、トランジスタＱ３及びＱ４を流れる電流Ｉｄｓ３及びＩｄｓ４はそれぞれ、（数１）のように表される。
【０００６】
（数１）
Ｉｄｓ３＝（β／２）・（Ｗ／Ｌ）・（ＶＭ−ＶＢＰ）²
Ｉｄｓ４＝−（β／２）・（Ｗ／Ｌ）・（ＶＭ−ＶＢＰ）²
したがって、出力ＶＢＰの電圧がＶＭと等しくなるときにＩｄｓ３＝０及びＩｄｓ４＝０となることで回路が安定となる。そして、電圧ＶＢＰの上昇もしくは低下に対して（数１）の関係を保ちながら出力段トランジスタＱ３あるいはＱ４のゲート・ソース間電圧が変化するために、ＶＤＤあるいはＶＳＳから出力ＶＢＰに供給される電流によって出力ＶＢＰの昇圧あるいは降圧動作が行なわれ、出力ＶＢＰの電位を一定に保つ動作が行なわれている。
【０００７】
【発明が解決しようとする課題】
しかしながら、このような電源電圧発生回路では、出力段トランジスタＱ３及びＱ４に印加されるゲート電圧が一定であるために、ゲート・ソース間電圧の変化で供給できる電流の変化量はあまり大きくならず、過渡応答特性がそれほど良くないという特徴を有している。
【０００８】
そして、過渡応答特性を良くするためには、出力段トランジスタＱ３及びＱ４の能力を大きくする必要があり、それには出力段トランジスタＱ３及びＱ４の面積を広くするという方法が第一に考えられる。
【０００９】
しかしながら、面積を広くするという方法では、（１）電源電圧発生回路自体の面積が大きくなってしまうという問題点と、（２）面積の増加に伴って電源電圧発生回路が消費する電流も増加するという問題点が生じることとなる。
【００１０】
図１４に、出力電圧ＶＢＰと出力バッファの電流能力ＩＢＰの関係をグラフに示す。出力段トランジスタＱ３及びＱ４の面積をそれぞれｓ（Ｑ３）及びｓ（Ｑ４）と表したとき、出力段トランジスタＱ３及びＱ４の面積を変更したＱ３’及びＱ４’（ゲート長をＷからＷ’へ、ゲート幅をＬからＬ’へと変更したもの）について、電流ＩＢＰは（Ｗ’／Ｗ）・（Ｌ／Ｌ’）倍となり、電流能力は向上しているが、同時にリーク電流Ｉｌｅａｋも大きくなってしまうということで、面積が大きくなるほど効果的に電流能力が増加するというものではないことが明らかである。
【００１１】
以上のように、通常用いられているビット線プリチャージ電源電圧発生回路では、課題として過渡応答特性の向上が必要であるものの、電源電圧発生回路のレイアウト面積を過剰に増加させないで過渡応答特性の向上を実現するためには、出力ＶＢＰの変化に対し、電圧を所定の値に戻すための電流を供給する出力段のトランジスタが、積極的に電流を流すことができるような回路とすることが必要となる。
【００１２】
本発明は、上記問題点を克服するべく、電源電圧発生回路のレイアウト面積を過剰に増加させないで過渡応答特性の向上を図ることができる半導体集積回路及びかかる半導体集積回路における検査方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために本発明にかかる半導体集積回路は、機能回路と、前記機能回路の動作に使用される電源電圧発生回路を備えた半導体集積回路であって、前記電源電圧発生回路において、作動点に微小な電圧差を有する参照電圧が入力される一対の差動増幅器によって出力段を形成するトランジスタ群を駆動し、前記一対の差動増幅器と異なる差動増幅器において、前記一対の差動増幅器に入力される前記参照電圧のいずれよりも小さい参照電圧と、前記トランジスタ群のうち対応するトランジスタからの出力電圧との大小比較を行い、出力段を形成する他のトランジスタを駆動し、前記電源電圧発生回路が、それぞれ直列に接続された第一の抵抗器と、第二の抵抗器と、第三の抵抗器と、第四の抵抗器を備えるとともに、第一の差動増幅器と、第二の差動増幅器と、第三の差動増幅器と、第一のトランジスタと、第二のトランジスタと、第三のトランジスタを備えており、前記第一の抵抗器は前記第二の抵抗器と接続された端子と反対側の端子を前記第一の電源電位に接続し、前記第四の抵抗器は前記第三の抵抗器と接続された端子と反対側の端子を前記接地電位に接続したものであって、前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのゲート端子が、前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の出力にそれぞれ接続され、前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのソース端子が、前記第一の電源電位あるいは前記接地電位のいずれかに接続され、前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのドレイン端子が出力端子に接続されたものであって、前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の一方の入力が前記出力端子に接続され、前記第一の差動増幅器の他方の入力には前記第一の抵抗器と前記第二の抵抗器の間で作られる第一の参照電圧が、前記第二の差動増幅器の他方の入力には前記第二の抵抗器と前記第三の抵抗器の間で作られる第二の参照電圧が、前記第三の差動増幅器の他方の入力には前記第三の抵抗器と前記第四の抵抗器の間で作られる第三の参照電圧が、それぞれ入力される構成であり、前記電源電圧発生回路を構成する差動増幅器のうち、前記第一の差動増幅器の動作電源電圧を、前記第一の電源電圧よりも高い値を持つ第二の電源電圧により駆動させ、前記第二の差動増幅器あるいは前記第三の差動増幅器は前記第一の電源電圧で駆動させることを特徴とする。
【００１４】
かかる構成により、出力電圧が微小に変化した場合、急激に変化した場合それぞれについて動作する増幅器を異ならせることができ、電圧変化に対して短時間で所定の電圧に戻すことが可能となる。
【００１６】
また、所定の電源電圧を発生させるために電流供給を行うトランジスタのゲート電圧を変化させることができるので、出力電圧が所定の値から変動したときの電流供給能力を大きく変化させることができる。また、それぞれの差動増幅器の参照電圧を変化させているため、電流消費が起こらない電圧領域を作ることが容易であることから、電源電圧発生回路の動作時の消費電流あるいは半導体集積回路の製造バラツキに起因する回路内部における異常電流を抑制することも可能となる。
【００１９】
さらに、差動増幅器の動作電源を駆動トランジスタの動作電源と独立させることで、差動増幅器が動作する出力電圧設定を広くとることができる。
【００２６】
また、本発明にかかる他の構成の半導体集積回路は、機能回路と、前記機能回路の動作に使用される電源電圧発生回路を備えた半導体集積回路であって、前記電源電圧発生回路において、作動点に微小な電圧差を有する参照電圧が入力される一対の差動増幅器によって出力段を形成するトランジスタ群を駆動し、前記一対の差動増幅器と異なる差動増幅器において、前記一対の差動増幅器に入力される前記参照電圧のいずれよりも小さい参照電圧と、前記トランジスタ群のうち対応するトランジスタからの出力電圧との大小比較を行い、出力段を形成する他のトランジスタを駆動し、前記電源電圧発生回路が、それぞれ直列に接続された第一の抵抗器と、第二の抵抗器と、第三の抵抗器と、第四の抵抗器を備えるとともに、
第一の差動増幅器と、第二の差動増幅器と、第三の差動増幅器と、第一のトランジスタと、第二のトランジスタと、第三のトランジスタを備えており、前記第一の抵抗器は前記第二の抵抗器と接続された端子と反対側の端子を前記第一の電源電位に接続し、前記第四の抵抗器は前記第三の抵抗器と接続された端子と反対側の端子を前記接地電位に接続したものであって、前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのゲート端子が、前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の出力にそれぞれ接続され、前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのソース端子が、前記第一の電源電位あるいは前記接地電位のいずれかに接続され、前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのドレイン端子が出力端子に接続されたものであって、前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の一方の入力には、前記電源電圧発生回路自体の出力が入力され、前記第一の差動増幅器の他方の入力には前記第一の抵抗器と前記第二の抵抗器の間で作られる第一の参照電圧が、前記第二の差動増幅器の他方の入力には前記第二の抵抗器と前記第三の抵抗器の間で作られる第二の参照電圧が、前記第三の差動増幅器の他方の入力には前記第三の抵抗器と前記第四の抵抗器の間で作られる第三の参照電圧が、それぞれ入力される構成であり、前記電源電圧発生回路で供給される電源電圧を回路全体に分配する配線と、前記供給される電源電圧のうち最も遠い位置から電圧を測定するための配線を独立して備えており、前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の一方の入力が、前記電源電圧を測定するための配線の終端に接続されていることを特徴とする。
かかる構成により、電源電圧直下で電圧の検出を行うだけではなく、回路全体の電源供給を確認した後に電源回路の動作制御を行うことができ、半導体集積回路全体の回路規模が大きくなった場合であっても、電源が充分に供給されていないなどの問題を解決し、電源電圧発生回路を適用する場合の制限事項を緩和することができる。また、電源電圧直下で電圧の検出を行うだけではなく、回路全体の電源供給を確認した後に電源回路の動作制御を行うことができ、半導体集積回路全体の回路規模が大きくなった場合であっても、電源が充分に供給されていないなどの問題を解決し、電源電圧発生回路を適用する場合の制限事項を緩和することができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態にかかる半導体集積回路について、図面を参照しながら説明する。図１は本発明の実施の形態にかかる半導体集積回路の概略ブロック図であり、図２は、図１で示される半導体集積回路をトランジスタレベルで記述した実装レベルにおける例示図である。
【００３０】
図１において、抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４で作られる参照電位から、参照電圧ＶＡ、ＶＢ及びＶＣが作られる。第１の参照電圧ＶＡは、差動増幅器ＡＭＰ１の負入力に、第２の参照電圧ＶＢは差動増幅器ＡＭＰ２の負入力にそれぞれ印加されるものとする。また、差動増幅器ＡＭＰ１及びＡＭＰ２それぞれの正入力にはＶＢＰが印加されるものとする。
【００３１】
さらに、差動増幅器ＡＭＰ１の出力はＮチャネルトランジスタＱ５のゲート端子に、差動増幅器ＡＭＰ２の出力はＰチャネルトランジスタＱ４のゲート端子にそれぞれ印加されており、トランジスタＱ４のソース端子は電源電圧ＶＤＤに、ドレイン端子は出力ＶＢＰに接続されるものとする。トランジスタＱ５も同様にソース端子を接地電圧ＶＳＳに、ドレイン端子をＶＢＰに接続する構成をなしている。
【００３２】
加えて、図１に示されるように、この回路では第３の参照電圧ＶＣを、第３の差動増幅器ＡＭＰ３の負入力に接続した構成となっており、差動増幅器ＡＭＰ３は正入力にＶＢＰを接続し、出力がＰチャネルトランジスタＱ６のゲート端子に接続された構成となっている。トランジスタＱ６は、ソース端子に電源電圧ＶＤＤを、ドレイン端子に出力ＶＢＰを接続したものであり、トランジスタＱ６のサイズはトランジスタＱ４及びＱ５のサイズに対して大きく、トランジスタＱ６の電流能力もトランジスタＱ４及びＱ５の電流能力に対して充分大きなものとする。
【００３３】
図２に示される半導体集積回路においては、外部からの制御端子として、２系統の制御信号／ＣＴＲＬ、／ＣＴＡＣＴを備えている。この制御信号／ＣＴＲＬ、／ＣＴＡＣＴは、双方ともに通常はハイレベルであるものとする。制御信号／ＣＴＲＬから入力される信号がローレベルに変化すると、電圧変換回路Ｘ６を介して、Ｑ６１のゲート端子に印加される電圧は第２の電源電圧ＶＰＰと等しいハイレベルとなり、Ｑ６１が非活性状態となることで差動増幅器ＡＭＰ１への電源電圧ＶＰＰの供給を停止する。
【００３４】
さらに、インバータＸ７によって制御信号／ＣＴＲＬの反転信号を生成するが、制御信号／ＣＴＲＬがローレベルの時にＮチャネルトランジスタＱ１５がオン状態となり、トランジスタＱ５に印加されるゲート電位をローレベルに固定する。同時に、ＡＭＰ２の構成要素であるＰチャネルトランジスタＱ２５もオン状態となり、トランジスタＱ４のゲート電位をハイレベルとして、トランジスタＱ３及びＱ４による出力ＶＢＰへの電流供給を停止させるとともに、制御信号／ＣＴＲＬによってトランジスタＱ２６はオフ状態となるために、差動増幅器ＡＭＰ１及びＡＭＰ２は双方ともに停止状態となる。
【００３５】
一方、第２の制御信号／ＣＴＡＣＴは、差動増幅器ＡＭＰ３の動作状態を制御する働きを有している。制御信号／ＣＴＡＣＴがハイレベルのときには、トランジスタＱ３５がオフ状態、トランジスタＱ３６がオン状態となり、差動増幅器ＡＭＰ３が活性化されることによってトランジスタＱ６への電流供給が行われる。しかし、制御信号／ＣＴＡＣＴがローレベルとなると、トランジスタＱ６のゲート端子に与えられる電位が電源電圧ＶＤＤになると同時にトランジスタＱ３６がオフ状態となり、差動増幅器ＡＭＰ３が停止状態となる。
【００３６】
抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４で作られる参照電圧ＶＡ、ＶＢ及びＶＣは、それぞれ違った値をとることができる。本実施の形態においては、ＶＡ、ＶＢ及びＶＣには、それぞれ電圧差が設けてある。これによって、差動増幅器ＡＭＰ１及びＡＭＰ２の電圧設定は、それぞれ出力ＶＢＰが参照電圧ＶＡより高い場合、あるいは出力ＶＢＰが参照電圧ＶＢより低い場合に動作するように設定されており、ＶＡ＞ＶＢＰ＞ＶＢの電圧範囲では差動増幅器ＡＭＰ１及びＡＭＰ２による比較動作は行なわれない。これは、拡散による回路の製造工程でのばらつきを要因とする、トランジスタのしきい値変動に対して誤動作を起こさないことを目的としており、この設定によりトランジスタＱ４及びＱ５が電流供給を行なわない電圧領域を設定している。
【００３７】
また、参照電圧ＶＣは、ＶＣ＜ＶＢの関係が成り立つ電圧に設定されており、差動増幅器ＡＭＰ３によって駆動されるトランジスタＱ６が供給する電流によって出力ＶＢＰが過剰に昇圧されることをを防止している機能を有することを特徴とするものである。
【００３８】
さらに、図２に示すように差動増幅器ＡＭＰ１及びＡＭＰ２の極性をそれぞれ対称なものにしている。すなわち、ＮチャネルトランジスタであるＱ５を駆動する差動増幅器ＡＭＰ１は、ＮチャネルトランジスタＱ１３及びＱ１４によりカレントミラー回路が構成されており、参照電圧ＶＡと出力電圧ＶＢＰの入力電圧比較にＰチャネルトランジスタＱ１１及びＱ１２を用いたものであると同時に、ＰチャネルトランジスタＱ４を駆動する差動増幅器ＡＭＰ２の構成としてＰチャネルトランジスタＱ２３及びＱ２４によってカレントミラー回路が、参照電圧ＶＢ及び出力電圧ＶＢＰが入力されるトランジスタとしてＮチャネルトランジスタＱ２１及びＱ２２を用いた構成となっている。
【００３９】
かかる構成によって、ＮチャネルトランジスタＱ５が駆動される電圧に出力電圧ＶＢＰがある時、ＰチャネルトランジスタＱ４を流れる貫通電流を抑制する、またＰチャネルトランジスタＱ４が駆動される電圧にある時はＮチャネルトランジスタＱ５の貫通電流を抑制する効果が得られると同時に、図３（ａ)に示されるように、ＶＢＰの電圧変化に対するトランジスタＱ４及びＱ５の電流能力が対称となる特性を示す。
【００４０】
図３（ｂ）に、差動増幅器ＡＭＰ１、ＡＭＰ２及びＡＭＰ３で駆動されるトランジスタＱ４、Ｑ５及びＱ６による、出力電圧ＶＢＰの変動特性を示す。出力電圧ＶＢＰが急激に低くなり、ＶＢＰ＜ＶＣの関係が成立するときには、差動増幅器ＡＭＰ２とＡＭＰ３が同時に反応し、出力電圧ＶＢＰを参照電圧ＶＣまで戻そうとする。以降は差動増幅器ＡＭＰ２のみが出力電圧ＶＢＰを参照電圧ＶＢまで戻す動作を行なう。また、ＶＢＰ＞ＶＡの関係が成立するときには、差動増幅器ＡＭＰ１により出力電圧ＶＢＰを参照電圧ＶＡまで戻そうとする動作を行なう。
【００４１】
また、図２に示されるように、差動増幅器ＡＭＰ３の電流源として用いられるトランジスタＱ３７が通常の電流源とは独立して備えられており、トランジスタＱ３７のソース端子には接地電位が、ゲート端子には制御信号ＢＯＯＳＴが入力される。このＢＯＯＳＴは通常ローレベルであり、最大の電圧値ＶＤＤとしたハイレベルとなる論理制御信号であり、これは電源の外部から導入されるものであって、半導体装置内部に備えられた論理回路の出力であっても、半導体装置外部端子からの与えられる入力のいずれであっても良いものとする。
【００４２】
次に、図４に示された半導体集積回路に備えられた抵抗の調整手段について説明を行う。抵抗Ｒ１は、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、及びＲ１Ａ、さらにヒューズＦ１１、Ｆ１２、Ｆ１３及びＦ１４で構成され、ヒューズＦ１１からＦ１４はそれぞれ抵抗Ｒ１１からＲ１４の両端の端子に接続しており、通常は全体の抵抗をＲ１Ａとして使用するものである。抵抗Ｒ４も同様に、抵抗Ｒ４１、Ｒ４２、Ｒ４３、Ｒ４４、Ｒ４ＡとＲ４１からＲ４４それぞれの両端に接続されたヒューズＦ４１からＦ４４にて構成するものである。抵抗の倍率は、Ｒ１２＝２×Ｒ１１、Ｒ１３＝２×Ｒ１２、Ｒ１４＝２×Ｒ１３と倍々に大きくなるように設定してある。Ｒ４１からＲ４４も同様で、ヒューズの切断に応じ、最大Ｒ１１×１５、Ｒ４１×１５の抵抗の増分を行えるよう設計を行っている。
【００４３】
また、本発明では、電源回路が動作可能である電圧調整範囲を広くとるために、差動増幅器の動作電圧を調整することを行っており、その詳細は以下に示す通りである。
【００４４】
図１における差動増幅器ＡＭＰ１をトランジスタで記述した回路を図５に示す。図５においては、差動増幅器ＡＭＰ１を駆動する電圧を、第一の電源電圧ＶＤＤより高い値である第二の電源電圧ＶＰＰとした構成としている。
【００４５】
そして、ＰチャネルトランジスタＱ１６及びＮチャネルトランジスタＱ１７によって降圧された電圧ＶＣＵＲを作り、ＶＣＵＲをＰチャネルトランジスタＱ１８のゲート端子に入力する回路構成をなす。Ｑ１８は、ソース端子をＶＰＰに、ドレイン端子を差動増幅器ＡＭＰ１のノードＶＵＰに接続したもので、差動増幅器ＡＭＰ１を活性化させる電流源となるものである。
【００４６】
この機能が有する効果について図５、図６、図７及び図８を参照しながら説明する。まず、図６は従来の差動増幅器ＡＭＰ１の電流供給源をＶＤＤとした回路を示し、図５に示す本実施の形態にかかる半導体集積回路との比較を目的としたものである。
【００４７】
図６においては、図５に示す回路と同様に、ＮチャネルトランジスタＱ１３及びＱ１４で構成されるカレントミラー回路、差動増幅動作を行う入力トランジスタをＰチャネルトランジスタＱ１１及びＱ１２によって構成されているが、電流供給源であるＰチャネルトランジスタＱ１１８のドレイン端子を内部ノードＶＵＰに、ゲート端子を接地電位ＶＳＳに、ソース端子を第一の電源電位ＶＤＤに、それぞれ接続している。
【００４８】
それぞれの回路について、目標の参照電位をＶＡとＶＢの中間ＶＲＥＦと記述した時、ＶＲＥＦ＝１．２５Ｖに設定し、ＶＤＤ＝１.８Ｖ、ＶＰＰ＝３．３Ｖとして出力ＶＢＰを０Ｖから１．８Ｖまで変動させた場合における図５、図６それぞれに示す差動増幅回路の内部ノードＶＵＰの電圧変化を、図７及び図８のグラフ特性図に示す。
【００４９】
なお、図７及び図８においては、各々図５及び図６に含まれる一対の差動増幅器ＡＭＰ１、ＡＭＰ２の各ノードにおける電圧をプロットしており、差動増幅器への入力ＶＢＰに対する電圧依存性を示すものとなっている。
【００５０】
本発明の実施の形態において採用する回路（図５）における結果を示す図７のグラフでは、ＶＢＰが目標電圧ＶＲＥＦと等しい時のトランジスタＱ１８のドレイン−ソース間の電位差は約１．２Ｖであり、ＶＢＰがＶＲＥＦよりも大きい場合、小さい場合どちらの電圧設定の場合であっても、トランジスタＱ１８への電流供給能力を失うことはなく、設定電圧に制約を有しない。
【００５１】
一方、従来の回路（図６）における結果を示した図８のグラフでは、目標電圧ＶＲＥＦにＶＢＰが近付くとき、ノードＶＵＰの電圧がＶＤＤに限りなく近くなり、電流源となるトランジスタＱ１１８のドレイン−ソース間の電位差は約５０ｍＶと見積もられる。その結果、Ｑ１１８には電流がほとんど流れなくなり、差動増幅器が正常に動作しない。
【００５２】
このように、本実施の形態によれば、第一の電源電圧ＶＤＤより高い値である第二の電源電圧ＶＰＰを電流供給源とすることで、ＶＢＰの設定電圧に特に制約がなくなり、差動増幅器が正常に動作しなくなることを未然に回避することが可能となる。
【００５３】
また、制御信号／ＣＴＲＬは、電源回路の外部から入力される信号であり、ＤＲＡＭの制御回路内に設けられた論理回路の出力信号、あるいは半導体装置の外部入力端子から直接入力される信号のいずれかの方法によって生成されるものとする。
【００５４】
制御信号ＣＴＡＣＴを生成する回路を図９に、また、その動作タイミングチャートを図１０に示す。
【００５５】
図９において、ＤＲＡＭの制御回路で作られるロウアドレスストローブ信号／ＲＡＳの反転信号をクロックで同期させた信号ＩＲＡＳ、センスアンプ起動信号ＳＥ、並びに前述の制御信号／ＣＴＲＬによって、制御信号ＣＴＡＣＴが生成される。
【００５６】
すなわち、ＩＲＡＳをバッファＸ７Ａにより所定の時間遅延させた信号と、ＩＲＡＳをインバータＸ７Ｂにより論理反転させた信号について、Ｘ７Ｃにより論理積の否定をとる。一方、ＩＲＡＳをインバータＸ７Ｂにより論理反転させた信号とタイムアウト信号について、Ｘ７Ｍにより論理和の否定を取ることで、ＩＲＡＳの立ち下がりエッジに同期した所定の幅を持つパルスが生成される。これらの信号を２個の論理積の否定Ｘ７Ｄ、Ｘ７Ｅで構成されるフリップフロップのセット端子に入力することで、内部ノードＴＩＭＥＲがハイレベルとなる。
【００５７】
このとき、トランジスタＱ７１がオフとなることで、内部ノードＭ７１は、インバータＸ７Ｈの働きでローレベルへと変化しようとするが、Ｘ７Ｈの出力とＭ７１の間に設けられた抵抗Ｒ７１、及びＭ７１と接地電位との間に設けられた容量Ｃ７１によって、Ｍ７１の電位は図１０に示すように緩やかに変化する。
【００５８】
Ｍ７１の電位がインバータＸ７Ｊのスイッチングレベルを下回ると、インバータＸ７ＫならびにトランジスタＱ７２の入力レベルはハイレベルに変化するが、その時も、抵抗Ｒ７２及び容量Ｃ７２の働きでノードＭ７２の電位が緩やかに変化し、Ｍ７２の電圧がインバータＸ７Ｌのスイッチングレベルを下回ったときに、出力ＴＩＭＥＯＵＴはローレベルからハイレベルへと変化する。この信号は、論理和の否定Ｘ７Ｍにより、ノードＲＥＳＥＴがローレベルからハイレベルへと変化し、ノードＴＩＭＥＲがローレベルとなることで、タイミング生成回路Ｘ７Ｔの全体が、ノードＭ７１及びＭ７２がハイレベルとなることで初期状態に戻る。
【００５９】
上述のように、タイミング生成回路Ｘ７Ｔで生成される、所定の期間ハイレベルになる信号ＴＩＭＥＲと、ＩＲＡＳ、ＳＥの論理和をＸ７Ｆでとった信号がメモリ活性化時における、ＶＢＰ電源回路の活性タイミングとなる。
【００６０】
この信号は、制御信号／ＣＴＲＬがハイレベルであれば、論理積Ｘ７Ｇをそのまま通過し、ＣＴＡＣＴとして出力されるが、制御信号／ＣＴＲＬがローレベルにあるときには制御信号／ＣＴＲＬの出力が優先され、ＣＴＡＣＴも常時ローレベルとなる。制御信号／ＣＴＲＬがローレベルの時には、前述したように差動増幅器ＡＭＰ１及びＡＭＰ２の動作が停止するが、このように差動増幅器ＡＭＰ３も同時に停止することになる。
【００６１】
従って、制御信号／ＣＴＲＬをローレベルとすることで、出力ＶＢＰを外部から印加する検査が実行可能となる。
【００６２】
検査の手順としては、まず制御信号／ＣＴＲＬをローレベルに設定し、出力ＶＢＰその他電源電圧の外部印加によりメモリ動作が充分行なえる素子を抜き出し、その位置情報と、最適な出力電圧ＶＢＰその他の電圧値を記録することを行う。
【００６３】
しかる後に、第二の手順として出力電圧ＶＢＰを調整するためにヒューズＦ１１からＦ１４あるいはＦ４１からＦ４４の切断を行い、出力電圧ＶＢＰの最適化を行う。
【００６４】
そして、第三の手順として各種電源回路を動作させた状態での各種ファンクションテストを実行する。本半導体集積回路を適用するＤＲＡＭの制御回路では、冗長アドレスのみを選択したメモリセルへの書き込み／読み出し動作を行なうテストモードを備えているが、この冗長アドレスへのアクセスを行なうテストモードに対しても出力電圧ＶＢＰを外部印加するモード、すなわち制御信号／ＣＴＲＬをローレベルに設定するモードが定義されており、出力電圧ＶＢＰの適正化と冗長救済アドレスの使用可否、あるいは欠陥の有無を検査した後に電源回路を適用した各種ファンクションテストを行うことにより、全体の検査に必要とされる時間の短縮を実現することで検査コストの削減を行っている。
【００６５】
さらに、本発明の実施の形態にかかる半導体集積回路では、図１１に示されるように、出力電圧ＶＢＰと差動増幅器の一方の入力端子とを、独立して備えることが可能である。かかる適用例としては、図１２に示されるようなＤＲＡＭの電源配線の配置例が挙げられる。図１２において、メモリセルアレイに配置される各ビット線に対して電源を供給する電源配線系統となるＷ１と、Ｗ１で配置される最も遠い箇所からＷ１とは独立した、差動増幅器の一方の入力に接続される電圧検知のための電源配線系統となるＷ２を備えることが可能となり、もっとも電源が供給されにくい箇所の電圧変動に対してタイミングを決定することができ、すなわち電源供給の安定化を実現することが可能となる。
【００６６】
なお、本実施の形態においては、抵抗を抵抗器の記号で示したが、抵抗の材料として比抵抗率の高い導体材料、すなわちポリシリコン等のような材料に特に限定されるものではなく、例えばＭＯＳトランジスタのゲート端子とドレイン端子を共通の配線で接続した半導体による抵抗素子等に置き換えても良い。
【００６７】
【発明の効果】
以上のように本発明にかかる半導体集積回路によれば、出力電圧ＶＢＰの変動を抑制するために駆動されるトランジスタが、ゲート電圧が動的に変化するために、電圧変動に対する電流能力特性が鋭くなり、過渡応答特性が鋭くなると同時に、駆動トランジスタの面積を小さく抑えることが可能となる。
【００６８】
また、一方のトランジスタを駆動する差動増幅器の電源電圧に、回路の他の部分に用いている電源電圧よりも高い第二の電源電圧を導入しているため、差動増幅器が動作する電圧領域が広くとれ、電源の動作設定範囲を広く取ることが可能となる。
【００６９】
さらに、電源電圧回路が、検査のために回路の動作を停止させる機能を有するため、電源が非動作状態における検査を容易に行うことが可能となる。したがって、電源を動作させた状態での検査の前に、あらかじめ欠陥や検査規格を満たさないサンプルを落とすことができるので、電源を動作させた状態で検査を行なうサンプルの個数を限定することができ、検査時間を短縮することができ、検査コストの低減が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体集積回路の構成図
【図２】本発明の実施の形態にかかる半導体集積回路の回路図
【図３】本発明の実施の形態にかかる半導体集積回路の動作特性図
【図４】本発明の実施の形態にかかる半導体集積回路における電圧調整手段の説明図
【図５】本発明の実施の形態にかかる半導体集積回路における特性改善後の差動増幅器の回路図
【図６】特性改善前の差動増幅器の回路図
【図７】本発明の実施の形態にかかる半導体集積回路における特性改善後の動作特性図
【図８】特性改善前の半導体集積回路の動作特性図
【図９】本発明の実施の形態にかかる半導体集積回路における制御信号発生回路の例示図
【図１０】制御信号発生回路のタイミングチャート図
【図１１】本発明の実施の形態にかかる半導体集積回路における電源電圧出力部と検出入力部を分離させた場合の例示図
【図１２】ＤＲＡＭにおける電源配線配置の例示図
【図１３】従来のビット線プリチャージ回路の例示図
【図１４】従来のビット線プリチャージ回路の動作特性図
【符号の説明】
ＶＡ第一の参照電圧
ＶＢ第二の参照電圧
ＶＣ第三の参照電圧
ＶＢＰビット線プリチャージ電位
ＶＤＤ第一の電源電圧
ＶＰＰ第二の電源電圧
ＡＭＰ１、ＡＭＰ２、ＡＭＰ３差動増幅器
Ｑ１〜Ｑ６１ＭＯＳトランジスタ
Ｘ６電圧変換回路
Ｘ７インバータ
Ｆ１１、Ｆ１２、Ｆ１３、Ｆ１４、Ｆ４１、Ｆ４２、Ｆ４３、Ｆ４４ヒューズ
ＶＵＰ差動増幅器の内部ノード
／ＣＴＲＬ定電圧回路停止信号（負論理）
ＲＡＳロウアドレスストローブ信号
ＩＲＡＳロウアドレスストローブ信号のクロック同期信号
ＳＥセンスアンプ起動信号
ＳＥＴフリップフロップのセット側入力
ＲＥＳＥＴフリップフロップのリセット側入力
ＴＩＭＥＲタイマー回路の出力信号
Ｍ７１、Ｍ７２抵抗・容量遅延回路内部ノード
ＣＴＡＣＴメモリ活性状態を判定する制御信号
ＶＢＰＤＥＴビット線プリチャージ電位検出端子
Ｗ１ビット線プリチャージ電位電源配線
Ｗ２ビット線プリチャージ電位電圧測定配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit, and more particularly to a power supply voltage generation circuit built in the semiconductor integrated circuit and a method for inspecting the semiconductor integrated circuit.
[0002]
[Prior art]
In a dynamic random access memory (DRAM), which is a memory element that stores information by accumulating electric charges in a capacitive element provided at the intersection of a bit line and a word line, the power supply voltage also decreases as the circuit becomes finer Tend to.
[0003]
For this reason, the capacity of the DRAM is also decreasing as the size is reduced, and the amount of charge accumulated in the capacitor element is reduced in the read operation and the write operation. In addition, a memory circuit in which the potential of the bit line after the end of the read operation or the write operation is set to a half of the power supply voltage VDD is widely used so that a sufficient margin can be provided for the write operation.
[0004]
FIG. 13 is a configuration diagram of a typical power supply voltage generation circuit that is normally used for the purpose of generating a voltage half the power supply voltage VDD. In FIG. 13, the potentials applied to the gates of the transistors Q3 and Q4 with respect to the reference potential VM created by the resistors R1 and R2 and the transistors Q1 and Q2, respectively, with the threshold voltage of the transistors Q1 and Q2 as VT ( VM + VT) and (VM-VT).
[0005]
In this power supply voltage generation circuit, since the gate voltages of the transistors Q3 and Q4 are constant, the currents Ids3 and Ids4 flowing through the transistors Q3 and Q4 are expressed as (Equation 1), respectively.
[0006]
(Equation 1)
Ids3 = (β / 2) · (W / L) · (VM-VBP)²
Ids4 =-(β / 2) · (W / L) · (VM-VBP)²
Therefore, when the voltage of the output VBP becomes equal to VM, the circuit becomes stable because Ids3 = 0 and Ids4 = 0. Since the gate-source voltage of the output stage transistor Q3 or Q4 changes while maintaining the relationship of (Equation 1) with respect to the rise or fall of the voltage VBP, the current supplied from the VDD or VSS to the output VBP The operation of stepping up or down the output VBP is performed, and the operation of keeping the potential of the output VBP constant is performed.
[0007]
[Problems to be solved by the invention]
However, in such a power supply voltage generation circuit, since the gate voltage applied to the output stage transistors Q3 and Q4 is constant, the amount of change in the current that can be supplied by the change in the gate-source voltage is not so large. The transient response characteristic is not so good.
[0008]
In order to improve the transient response characteristics, it is necessary to increase the capacity of the output stage transistors Q3 and Q4. For this purpose, a method of widening the area of the output stage transistors Q3 and Q4 is considered first.
[0009]
However, in the method of increasing the area, (1) the problem that the area of the power supply voltage generation circuit itself becomes large, and (2) the current consumed by the power supply voltage generation circuit increases with the increase in area. The problem will arise.
[0010]
FIG. 14 is a graph showing the relationship between the output voltage VBP and the current capacity IBP of the output buffer. When the areas of the output stage transistors Q3 and Q4 are expressed as s (Q3) and s (Q4), respectively, the areas of the output stage transistors Q3 and Q4 are changed to Q3 ′ and Q4 ′ (the gate length is changed from W to W ′, The current IBP is (W ′ / W) · (L / L ′) times as long as the gate width is changed from L to L ′), and the current capability is improved, but at the same time, the leakage current Ileak is also increased. Therefore, it is clear that the current capacity is not effectively increased as the area is increased.
[0011]
As described above, the normally used bit line precharge power supply voltage generation circuit needs to improve the transient response characteristics as a problem, but the transient response characteristics can be improved without excessively increasing the layout area of the power supply voltage generation circuit. In order to realize the improvement, a circuit in which an output stage transistor that supplies a current for returning the voltage to a predetermined value in response to a change in the output VBP can actively flow a current is used. Necessary.
[0012]
In order to overcome the above problems, the present invention provides a semiconductor integrated circuit capable of improving transient response characteristics without excessively increasing the layout area of a power supply voltage generating circuit, and an inspection method for such a semiconductor integrated circuit. With the goal.
[0013]
[Means for Solving the Problems]
  In order to achieve the above object, a semiconductor integrated circuit according to the present invention is a semiconductor integrated circuit comprising a functional circuit and a power supply voltage generation circuit used for the operation of the functional circuit, and in the power supply voltage generation circuit, A pair of differential amplifiers that input a reference voltage having a minute voltage difference at an operating point drives a transistor group that forms an output stage, and the pair of differential amplifiers is different from the pair of differential amplifiers. Comparing a reference voltage smaller than any of the reference voltages input to the amplifier with an output voltage from a corresponding transistor in the transistor group, driving another transistor forming an output stage, and driving the power source The voltage generation circuit includes a first resistor, a second resistor, a third resistor, and a fourth resistor connected in series, respectively, and a first difference. An amplifier, a second differential amplifier, a third differential amplifier, a first transistor, a second transistor, and a third transistor, wherein the first resistor is the second transistor The terminal opposite to the terminal connected to the first resistor is connected to the first power supply potential, and the fourth resistor is connected to the ground connected to the terminal opposite to the terminal connected to the third resistor. The gate terminals of the first transistor, the second transistor, and the third transistor are connected to a potential, and the first differential amplifier, the second differential amplifier, and the third transistor are connected to each other. Each of the first transistor, the second transistor, and the third transistor.SourceA terminal is connected to either the first power supply potential or the ground potential, and the first transistor, the second transistor, and the third transistordrainA terminal connected to an output terminal, and one input of the first differential amplifier, the second differential amplifier, and the third differential amplifier is connected to the output terminal; A first reference voltage generated between the first resistor and the second resistor is provided at the other input of the one differential amplifier, and the other input of the second differential amplifier is provided at the other input. A second reference voltage created between a second resistor and the third resistor is connected to the third resistor and the fourth resistor at the other input of the third differential amplifier. The third reference voltage generated between the first and second differential amplifiers is input to the first reference amplifier among the differential amplifiers constituting the power supply voltage generating circuit. Driven by a second power supply voltage having a value higher than the power supply voltage of the second differential amplifier or the second power supply voltage. The differential amplifier is characterized in that is driven by the first power supply voltage.
[0014]
With such a configuration, when the output voltage changes slightly, when the output voltage changes abruptly, it is possible to change the amplifier that operates for each, and it is possible to return to a predetermined voltage in a short time with respect to the voltage change.
[0016]
  Also,Since the gate voltage of a transistor that supplies current to generate a predetermined power supply voltage can be changed, the current supply capability when the output voltage fluctuates from a predetermined value can be greatly changed.TheIn addition, since the reference voltage of each differential amplifier is changed, it is easy to create a voltage region where current consumption does not occur. Therefore, current consumption during operation of the power supply voltage generation circuit or manufacture of a semiconductor integrated circuit It is also possible to suppress abnormal current inside the circuit due to variations.
[0019]
  further,By making the operation power supply of the differential amplifier independent of the operation power supply of the drive transistor, the output voltage setting for operating the differential amplifier can be widened.The
[0026]
  A semiconductor integrated circuit having another configuration according to the present invention is a semiconductor integrated circuit including a functional circuit and a power supply voltage generating circuit used for the operation of the functional circuit. A pair of differential amplifiers that drive a transistor group that forms an output stage by a pair of differential amplifiers to which a reference voltage having a minute voltage difference is input at a point, and that are different from the pair of differential amplifiers. A reference voltage smaller than any of the reference voltages input to the output voltage is compared with the output voltage from the corresponding transistor in the transistor group to drive other transistors forming the output stage, and the power supply voltage The generation circuit includes a first resistor, a second resistor, a third resistor, and a fourth resistor, each connected in series,
  A first differential amplifier; a second differential amplifier; a third differential amplifier; a first transistor; a second transistor; and a third transistor; The second terminal is connected to the first power supply potential on the opposite side of the terminal connected to the second resistor, and the fourth resistor is opposite to the terminal connected to the third resistor. Are connected to the ground potential, and the gate terminals of the first transistor, the second transistor, and the third transistor are connected to the first differential amplifier and the second differential, respectively. An amplifier and an output of the third differential amplifier, respectively, the first transistor, the second transistor and the third transistor;SourceA terminal is connected to either the first power supply potential or the ground potential, and the first transistor, the second transistor, and the third transistordrainA terminal connected to an output terminal, and one input of the first differential amplifier, the second differential amplifier, and the third differential amplifier is connected to the power supply voltage generating circuit itself. An output is input, and a first reference voltage generated between the first resistor and the second resistor is input to the other input of the first differential amplifier, and the second differential amplifier The other input of the second resistor has a second reference voltage created between the second resistor and the third resistor, and the other input of the third differential amplifier has the third resistor. And a third reference voltage created between the fourth resistor and the fourth resistor, respectively, and a wiring for distributing the power supply voltage supplied by the power supply voltage generation circuit to the entire circuit, and the supply Wiring for measuring the voltage from the farthest position of the power supply voltage,PreviousOne input of the first differential amplifier, the second differential amplifier, and the third differential amplifier is connected to an end of a wiring for measuring the power supply voltage. .
  With this configuration, not only can the voltage be detected directly under the power supply voltage, but also operation control of the power supply circuit can be performed after confirming the power supply of the entire circuit, and the circuit scale of the entire semiconductor integrated circuit has increased. Even in such a case, problems such as insufficient supply of power can be solved, and restrictions in applying the power supply voltage generation circuit can be relaxed. In addition to detecting the voltage directly under the power supply voltage, the operation control of the power supply circuit can be performed after confirming the power supply of the entire circuit, and the circuit scale of the entire semiconductor integrated circuit is increased. However, it is possible to solve the problem that the power is not sufficiently supplied and to relax the restrictions when the power supply voltage generation circuit is applied.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a semiconductor integrated circuit according to an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a schematic block diagram of a semiconductor integrated circuit according to an embodiment of the present invention, and FIG. 2 is an exemplary diagram at a mounting level describing the semiconductor integrated circuit shown in FIG. 1 at a transistor level.
[0030]
In FIG. 1, reference voltages VA, VB, and VC are created from reference potentials created by resistors R1, R2, R3, and R4. It is assumed that the first reference voltage VA is applied to the negative input of the differential amplifier AMP1, and the second reference voltage VB is applied to the negative input of the differential amplifier AMP2. Further, it is assumed that VBP is applied to the positive inputs of the differential amplifiers AMP1 and AMP2.
[0031]
  Further, the output of the differential amplifier AMP1 is applied to the gate terminal of the N-channel transistor Q5, and the output of the differential amplifier AMP2 is applied to the gate terminal of the P-channel transistor Q4.SourceTerminal is at power supply voltage VDD,drainThe terminal is connected to the output VBP. Similarly for transistor Q5SourceTerminal to ground voltage VSS,drainThe terminal is connected to VBP.
[0032]
  In addition, as shown in FIG. 1, in this circuit, the third reference voltage VC is connected to the negative input of the third differential amplifier AMP3, and the differential amplifier AMP3 is connected to the positive input VBP. And the output is connected to the gate terminal of the P-channel transistor Q6. Transistor Q6 isSourcePower supply voltage VDD to the terminaldrainThe output VBP is connected to the terminal, and the size of the transistor Q6 is larger than the size of the transistors Q4 and Q5, and the current capability of the transistor Q6 is also sufficiently larger than the current capability of the transistors Q4 and Q5.
[0033]
The semiconductor integrated circuit shown in FIG. 2 includes two systems of control signals / CTRL and / CTACT as external control terminals. Both of the control signals / CTRL and / CTACT are normally at a high level. When the signal input from the control signal / CTRL changes to a low level, the voltage applied to the gate terminal of Q61 via the voltage conversion circuit X6 becomes a high level equal to the second power supply voltage VPP, and Q61 is inactivated. As a result, the supply of the power supply voltage VPP to the differential amplifier AMP1 is stopped.
[0034]
Further, an inverted signal of control signal / CTRL is generated by inverter X7. When control signal / CTRL is at a low level, N-channel transistor Q15 is turned on, and the gate potential applied to transistor Q5 is fixed at a low level. At the same time, the P-channel transistor Q25, which is a component of the AMP2, is also turned on, the gate potential of the transistor Q4 is set to the high level, the current supply to the output VBP by the transistors Q3 and Q4 is stopped, and the transistor Q26 is controlled by the control signal / CTRL. Since both are in the off state, the differential amplifiers AMP1 and AMP2 are both stopped.
[0035]
On the other hand, the second control signal / CTACT has a function of controlling the operating state of the differential amplifier AMP3. When the control signal / CTACT is at a high level, the transistor Q35 is turned off, the transistor Q36 is turned on, and the differential amplifier AMP3 is activated to supply current to the transistor Q6. However, when the control signal / CTACT becomes low level, the potential applied to the gate terminal of the transistor Q6 becomes the power supply voltage VDD, and at the same time, the transistor Q36 is turned off, and the differential amplifier AMP3 is stopped.
[0036]
The reference voltages VA, VB, and VC generated by the resistors R1, R2, R3, and R4 can take different values. In the present embodiment, voltage differences are provided for VA, VB, and VC, respectively. Thus, the voltage settings of the differential amplifiers AMP1 and AMP2 are set so as to operate when the output VBP is higher than the reference voltage VA or when the output VBP is lower than the reference voltage VB, respectively. VA> VBP> VB In the voltage range, the comparison operation by the differential amplifiers AMP1 and AMP2 is not performed. The purpose of this is to prevent malfunctions caused by fluctuations in the threshold value of the transistor caused by variations in the circuit manufacturing process due to diffusion. With this setting, the voltage at which the transistors Q4 and Q5 do not supply current. An area is set.
[0037]
The reference voltage VC is set to a voltage that satisfies the relationship VC <VB, and prevents the output VBP from being excessively boosted by the current supplied by the transistor Q6 driven by the differential amplifier AMP3. It has the function which has.
[0038]
Further, as shown in FIG. 2, the polarities of the differential amplifiers AMP1 and AMP2 are made symmetrical. That is, in the differential amplifier AMP1 that drives the N-channel transistor Q5, the N-channel transistors Q13 and Q14 form a current mirror circuit, and the P-channel transistor Q11 and the output voltage VBP are compared for the input voltage comparison. At the same time as using Q12, the differential amplifier AMP2 for driving the P-channel transistor Q4 is configured as a current mirror circuit by P-channel transistors Q23 and Q24, and N is used as a transistor to which the reference voltage VB and output voltage VBP are input. The channel transistors Q21 and Q22 are used.
[0039]
With this configuration, when the output voltage VBP is the voltage for driving the N channel transistor Q5, the through current flowing through the P channel transistor Q4 is suppressed, and when the voltage for driving the P channel transistor Q4 is at the N channel transistor, The effect of suppressing the through current of Q5 is obtained, and at the same time, as shown in FIG. 3A, the current capability of the transistors Q4 and Q5 is symmetrical with respect to the voltage change of VBP.
[0040]
FIG. 3B shows the fluctuation characteristics of the output voltage VBP by the transistors Q4, Q5 and Q6 driven by the differential amplifiers AMP1, AMP2 and AMP3. When the output voltage VBP decreases rapidly and the relationship VBP <VC is established, the differential amplifiers AMP2 and AMP3 react simultaneously to attempt to return the output voltage VBP to the reference voltage VC. Thereafter, only the differential amplifier AMP2 returns the output voltage VBP to the reference voltage VB. When the relationship VBP> VA is established, the differential amplifier AMP1 performs an operation for returning the output voltage VBP to the reference voltage VA.
[0041]
  Further, as shown in FIG. 2, a transistor Q37 used as a current source of the differential amplifier AMP3 is provided independently of a normal current source.SourceA ground potential is input to the terminal, and a control signal BOOST is input to the gate terminal. This BOOST is a logic control signal which is normally at a low level and is at a high level with the maximum voltage value VDD, and is introduced from the outside of the power supply, and is a logic circuit provided inside the semiconductor device. Either an output or an input given from an external terminal of the semiconductor device may be used.
[0042]
Next, resistance adjusting means provided in the semiconductor integrated circuit shown in FIG. 4 will be described. The resistor R1 includes resistors R11, R12, R13, R14, and R1A, and fuses F11, F12, F13, and F14. The fuses F11 to F14 are connected to terminals at both ends of the resistors R11 to R14, respectively. Uses the entire resistance as R1A. Similarly, the resistor R4 includes resistors R41, R42, R43, R44, R4A, and fuses F41 to F44 connected to both ends of R41 to R44. The magnification of the resistance is set to be twice as large as R12 = 2 × R11, R13 = 2 × R12, and R14 = 2 × R13. The same applies to R41 to R44, and the design is such that a maximum resistance increase of R11 × 15 and R41 × 15 can be made according to the blow of the fuse.
[0043]
In the present invention, the operating voltage of the differential amplifier is adjusted in order to widen the voltage adjustment range in which the power supply circuit can operate, the details of which are as follows.
[0044]
FIG. 5 shows a circuit in which the differential amplifier AMP1 in FIG. 1 is described as a transistor. In FIG. 5, the voltage for driving the differential amplifier AMP1 is set to the second power supply voltage VPP that is higher than the first power supply voltage VDD.
[0045]
  Then, a voltage VCUR stepped down by the P-channel transistor Q16 and the N-channel transistor Q17 is generated, and a circuit configuration is formed in which VCUR is input to the gate terminal of the P-channel transistor Q18. Q18 isSourceTerminal to VPP,Drain terminalIs connected to the node VUP of the differential amplifier AMP1, and becomes a current source for activating the differential amplifier AMP1.
[0046]
The effect of this function will be described with reference to FIG. 5, FIG. 6, FIG. 7, and FIG. First, FIG. 6 shows a circuit in which the current supply source of the conventional differential amplifier AMP1 is set to VDD, and is intended for comparison with the semiconductor integrated circuit according to the present embodiment shown in FIG.
[0047]
In FIG. 6, as in the circuit shown in FIG. 5, the current mirror circuit composed of N-channel transistors Q <b> 13 and Q <b> 14 and the input transistor that performs differential amplification operation are composed of P-channel transistors Q <b> 11 and Q <b> 12. The drain terminal of the P-channel transistor Q118, which is a current supply source, is connected to the internal node VUP, the gate terminal is connected to the ground potential VSS, and the source terminal is connected to the first power supply potential VDD.
[0048]
For each circuit, when the target reference potential is described as an intermediate VREF between VA and VB, VREF = 1.25V is set, VDD = 1.8V, VPP = 3.3V, and the output VBP is changed from 0V to 1.8V. FIG. 7 and FIG. 8 are graph characteristic diagrams showing the voltage change of the internal node VUP of the differential amplifier circuit shown in FIGS.
[0049]
7 and 8, the voltages at the nodes of the pair of differential amplifiers AMP1 and AMP2 included in FIGS. 5 and 6 are plotted, respectively, and the voltage dependency on the input VBP to the differential amplifier is shown. It is meant to be shown.
[0050]
In the graph of FIG. 7 showing the result in the circuit (FIG. 5) employed in the embodiment of the present invention, the potential difference between the drain and source of the transistor Q18 when VBP is equal to the target voltage VREF is about 1.2V. When VBP is larger than VREF or smaller, the current supply capability to the transistor Q18 is not lost regardless of the voltage setting, and the setting voltage is not restricted.
[0051]
On the other hand, in the graph of FIG. 8 showing the result in the conventional circuit (FIG. 6), when VBP approaches the target voltage VREF, the voltage at the node VUP becomes as close as possible to VDD, and the drain − of the transistor Q118 serving as the current source The potential difference between the sources is estimated to be about 50 mV. As a result, almost no current flows through Q118, and the differential amplifier does not operate normally.
[0052]
As described above, according to the present embodiment, the second power supply voltage VPP, which is higher than the first power supply voltage VDD, is used as the current supply source, so that there is no particular restriction on the set voltage of VBP, and the differential It is possible to prevent the amplifier from operating normally.
[0053]
The control signal / CTRL is a signal input from the outside of the power supply circuit, and is either an output signal of a logic circuit provided in the DRAM control circuit or a signal input directly from an external input terminal of the semiconductor device. It shall be generated by any method.
[0054]
FIG. 9 shows a circuit for generating the control signal CTACT, and FIG. 10 shows an operation timing chart thereof.
[0055]
In FIG. 9, a control signal CTACT is generated by a signal IRAS, a sense amplifier activation signal SE, and the control signal / CTRL described above, which are synchronized with the inverted signal of the row address strobe signal / RAS generated by the DRAM control circuit. The
[0056]
That is, the logical product of the signal obtained by delaying the IRAS by the buffer X7A for a predetermined time and the signal obtained by logically inverting the IRAS by the inverter X7B are obtained by X7C. On the other hand, with respect to the signal obtained by logically inverting the IRAS by the inverter X7B and the timeout signal, the logical sum is negated by the X7M, thereby generating a pulse having a predetermined width synchronized with the falling edge of the IRAS. By inputting these signals to the set terminal of a flip-flop composed of two NANDs X7D and X7E, the internal node TIMER becomes high level.
[0057]
At this time, when the transistor Q71 is turned off, the internal node M71 attempts to change to a low level by the action of the inverter X7H. However, the resistors R71 and M71 provided between the output of X7H and M71 are grounded. The potential of M71 changes gently as shown in FIG. 10 by the capacitor C71 provided between the potential and the potential.
[0058]
When the potential of M71 falls below the switching level of the inverter X7J, the input level of the inverter X7K and the transistor Q72 changes to a high level, but at that time, the potential of the node M72 gradually changes due to the action of the resistor R72 and the capacitor C72. When the voltage of M72 falls below the switching level of the inverter X7L, the output TIMEOUT changes from the low level to the high level. This signal is generated when the node RESET changes from the low level to the high level due to the logical sum X7M and the node TIMER becomes the low level, so that the entire timing generation circuit X7T has the nodes M71 and M72 at the high level. Thus, the initial state is restored.
[0059]
As described above, the activation timing of the VBP power supply circuit when the signal generated by the timing generation circuit X7T, which is at a high level for a predetermined period, and the signal obtained by ORing the IRAS and SE with X7F is the memory activation. It becomes.
[0060]
If the control signal / CTRL is at a high level, this signal passes through the logical product X7G as it is and is output as CTACT. However, when the control signal / CTRL is at a low level, the output of the control signal / CTRL has priority. CTACT is also always at a low level. When the control signal / CTRL is at a low level, the operations of the differential amplifiers AMP1 and AMP2 are stopped as described above, and thus the differential amplifier AMP3 is also stopped simultaneously.
[0061]
Therefore, by setting the control signal / CTRL to a low level, it is possible to perform an inspection in which the output VBP is applied from the outside.
[0062]
As an inspection procedure, first, the control signal / CTRL is set to a low level, an output VBP and other elements capable of performing a memory operation sufficiently by externally applying a power supply voltage are extracted, and the position information and the optimum output voltage VBP and other voltages are extracted. Record the value.
[0063]
Thereafter, as a second procedure, in order to adjust the output voltage VBP, the fuses F11 to F14 or F41 to F44 are cut, and the output voltage VBP is optimized.
[0064]
Then, as a third procedure, various function tests are performed in a state where various power supply circuits are operated. The DRAM control circuit to which the present semiconductor integrated circuit is applied has a test mode for performing a write / read operation to a memory cell in which only a redundant address is selected. Also, a mode in which the output voltage VBP is externally applied, that is, a mode in which the control signal / CTRL is set to a low level, is defined. By performing various function tests using power supply circuits, the inspection cost is reduced by reducing the time required for the entire inspection.
[0065]
Furthermore, in the semiconductor integrated circuit according to the embodiment of the present invention, as shown in FIG. 11, the output voltage VBP and one input terminal of the differential amplifier can be provided independently. As an example of such application, there is an example of the arrangement of the power supply wiring of the DRAM as shown in FIG. In FIG. 12, W1 which is a power supply wiring system for supplying power to each bit line arranged in the memory cell array, and one input of the differential amplifier independent of W1 from the farthest place arranged by W1 It is possible to provide W2 as a power supply wiring system for voltage detection connected to the power supply, and it is possible to determine the timing with respect to the voltage fluctuation of the place where the power is most difficult to be supplied, that is, to stabilize the power supply. It can be realized.
[0066]
In the present embodiment, the resistance is indicated by a resistor symbol, but the resistance material is not particularly limited to a conductor material having a high specific resistivity, that is, a material such as polysilicon. The gate terminal and the drain terminal of the MOS transistor may be replaced with a semiconductor resistance element connected by a common wiring.
[0067]
【The invention's effect】
As described above, according to the semiconductor integrated circuit of the present invention, the transistor driven to suppress the fluctuation of the output voltage VBP has a sharp current capability characteristic against the voltage fluctuation because the gate voltage dynamically changes. As a result, the transient response characteristic becomes sharp, and at the same time, the area of the driving transistor can be suppressed to a small value.
[0068]
In addition, since the second power supply voltage higher than the power supply voltage used for the other part of the circuit is introduced into the power supply voltage of the differential amplifier that drives one transistor, the voltage region in which the differential amplifier operates Therefore, it is possible to widen the operation setting range of the power source.
[0069]
Furthermore, since the power supply voltage circuit has a function of stopping the operation of the circuit for inspection, it is possible to easily perform inspection when the power supply is not operating. Therefore, samples that do not satisfy defects or inspection standards can be dropped before inspection with the power supply in operation, so that the number of samples to be inspected with the power supply in operation can be limited. The inspection time can be shortened, and the inspection cost can be reduced.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a semiconductor integrated circuit according to an embodiment of the present invention.
FIG. 2 is a circuit diagram of a semiconductor integrated circuit according to an embodiment of the present invention.
FIG. 3 is an operating characteristic diagram of the semiconductor integrated circuit according to the embodiment of the present invention.
FIG. 4 is an explanatory diagram of voltage adjusting means in the semiconductor integrated circuit according to the embodiment of the present invention.
FIG. 5 is a circuit diagram of the differential amplifier after the characteristic improvement in the semiconductor integrated circuit according to the embodiment of the present invention.
FIG. 6 is a circuit diagram of a differential amplifier before characteristic improvement.
FIG. 7 is an operational characteristic diagram after the characteristic improvement in the semiconductor integrated circuit according to the embodiment of the present invention;
FIG. 8 is an operational characteristic diagram of the semiconductor integrated circuit before the characteristic improvement.
FIG. 9 is an exemplary diagram of a control signal generation circuit in the semiconductor integrated circuit according to the embodiment of the invention.
FIG. 10 is a timing chart of the control signal generation circuit.
FIG. 11 is an exemplary diagram when the power supply voltage output unit and the detection input unit are separated in the semiconductor integrated circuit according to the embodiment of the present invention;
FIG. 12 is a view showing an example of a power supply wiring arrangement in a DRAM.
FIG. 13 is an exemplary diagram of a conventional bit line precharge circuit.
FIG. 14 is an operation characteristic diagram of a conventional bit line precharge circuit.
[Explanation of symbols]
VA first reference voltage
VB Second reference voltage
VC Third reference voltage
VBP Bit line precharge potential
VDD First power supply voltage
VPP second power supply voltage
AMP1, AMP2, AMP3 differential amplifier
Q1-Q61 MOS transistors
X6 Voltage conversion circuit
X7 inverter
F11, F12, F13, F14, F41, F42, F43, F44 fuse
Internal node of VUP differential amplifier
/ CTRL Constant voltage circuit stop signal (negative logic)
RAS row address strobe signal
IRAS Row address strobe signal clock synchronization signal
SE sense amplifier start signal
Set side input of SET flip-flop
Reset input of RESET flip-flop
TIMER Timer circuit output signal
M71, M72 Resistance / capacitance delay circuit internal node
CTACT Control signal for determining memory active state
VBPPDET Bit line precharge potential detection terminal
W1 Bit line precharge potential power supply wiring
W2 Bit line precharge potential voltage measurement wiring

Claims

機能回路と、前記機能回路の動作に使用される電源電圧発生回路を備えた半導体集積回路であって、
前記電源電圧発生回路において、作動点に微小な電圧差を有する参照電圧が入力される一対の差動増幅器によって出力段を形成するトランジスタ群を駆動し、
前記一対の差動増幅器と異なる差動増幅器において、前記一対の差動増幅器に入力される前記参照電圧のいずれよりも小さい参照電圧と、前記トランジスタ群のうち対応するトランジスタからの出力電圧との大小比較を行い、出力段を形成する他のトランジスタを駆動し、
前記電源電圧発生回路が、それぞれ直列に接続された第一の抵抗器と、第二の抵抗器と、第三の抵抗器と、第四の抵抗器を備えるとともに、
第一の差動増幅器と、第二の差動増幅器と、第三の差動増幅器と、第一のトランジスタと、第二のトランジスタと、第三のトランジスタを備えており、
前記第一の抵抗器は前記第二の抵抗器と接続された端子と反対側の端子を前記第一の電源電位に接続し、前記第四の抵抗器は前記第三の抵抗器と接続された端子と反対側の端子を前記接地電位に接続したものであって、
前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのゲート端子が、前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の出力にそれぞれ接続され、
前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのソース端子が、前記第一の電源電位あるいは前記接地電位のいずれかに接続され、
前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのドレイン端子が出力端子に接続されたものであって、
前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の一方の入力が前記出力端子に接続され、前記第一の差動増幅器の他方の入力には前記第一の抵抗器と前記第二の抵抗器の間で作られる第一の参照電圧が、前記第二の差動増幅器の他方の入力には前記第二の抵抗器と前記第三の抵抗器の間で作られる第二の参照電圧が、前記第三の差動増幅器の他方の入力には前記第三の抵抗器と前記第四の抵抗器の間で作られる第三の参照電圧が、それぞれ入力される構成であり、
前記電源電圧発生回路を構成する差動増幅器のうち、前記第一の差動増幅器の動作電源電圧を、前記第一の電源電圧よりも高い値を持つ第二の電源電圧により駆動させ、前記第二の差動増幅器あるいは前記第三の差動増幅器は前記第一の電源電圧で駆動させることを特徴とする半導体集積回路。A semiconductor integrated circuit comprising a functional circuit and a power supply voltage generation circuit used for the operation of the functional circuit,
In the power supply voltage generation circuit, a transistor group forming an output stage is driven by a pair of differential amplifiers to which a reference voltage having a minute voltage difference is input at an operating point;
In a differential amplifier different from the pair of differential amplifiers, a reference voltage smaller than any of the reference voltages input to the pair of differential amplifiers and an output voltage from a corresponding transistor in the transistor group Compare, drive other transistors that form the output stage,
The power supply voltage generation circuit includes a first resistor, a second resistor, a third resistor, and a fourth resistor, each connected in series.
A first differential amplifier, a second differential amplifier, a third differential amplifier, a first transistor, a second transistor, and a third transistor;
The first resistor connects the terminal opposite to the terminal connected to the second resistor to the first power supply potential, and the fourth resistor is connected to the third resistor. A terminal opposite to the terminal connected to the ground potential,
Gate terminals of the first transistor, the second transistor, and the third transistor are connected to outputs of the first differential amplifier, the second differential amplifier, and the third differential amplifier, respectively. And
The source terminals of the first transistor, the second transistor, and the third transistor are connected to either the first power supply potential or the ground potential,
The drain terminals of the first transistor, the second transistor, and the third transistor are connected to an output terminal,
One input of the first differential amplifier, the second differential amplifier, and the third differential amplifier is connected to the output terminal, and the other input of the first differential amplifier is connected to the first input. A first reference voltage created between one resistor and the second resistor is connected to the other input of the second differential amplifier with the second resistor and the third resistor. A second reference voltage created between the third resistor and the fourth resistor at the other input of the third differential amplifier, respectively. The configuration that is entered,
Among the differential amplifiers constituting the power supply voltage generation circuit, the operating power supply voltage of the first differential amplifier is driven by a second power supply voltage having a value higher than the first power supply voltage, and the first 2. A semiconductor integrated circuit, wherein the second differential amplifier or the third differential amplifier is driven by the first power supply voltage.

機能回路と、前記機能回路の動作に使用される電源電圧発生回路を備えた半導体集積回路であって、
前記電源電圧発生回路において、作動点に微小な電圧差を有する参照電圧が入力される一対の差動増幅器によって出力段を形成するトランジスタ群を駆動し、
前記一対の差動増幅器と異なる差動増幅器において、前記一対の差動増幅器に入力される前記参照電圧のいずれよりも小さい参照電圧と、前記トランジスタ群のうち対応するトランジスタからの出力電圧との大小比較を行い、出力段を形成する他のトランジスタを駆動し、
前記電源電圧発生回路が、それぞれ直列に接続された第一の抵抗器と、第二の抵抗器と、第三の抵抗器と、第四の抵抗器を備えるとともに、
第一の差動増幅器と、第二の差動増幅器と、第三の差動増幅器と、第一のトランジスタと、第二のトランジスタと、第三のトランジスタを備えており、
前記第一の抵抗器は前記第二の抵抗器と接続された端子と反対側の端子を前記第一の電源電位に接続し、前記第四の抵抗器は前記第三の抵抗器と接続された端子と反対側の端子を前記接地電位に接続したものであって、
前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのゲート端子が、前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の出力にそれぞれ接続され、
前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのソース端子が、前記第一の電源電位あるいは前記接地電位のいずれかに接続され、
前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのドレイン端子が出力端子に接続されたものであって、
前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の一方の入力には、前記電源電圧発生回路自体の出力が入力され、前記第一の差動増幅器の他方の入力には前記第一の抵抗器と前記第二の抵抗器の間で作られる第一の参照電圧が、前記第二の差動増幅器の他方の入力には前記第二の抵抗器と前記第三の抵抗器の間で作られる第二の参照電圧が、前記第三の差動増幅器の他方の入力には前記第三の抵抗器と前記第四の抵抗器の間で作られる第三の参照電圧が、それぞれ入力される構成であり、
前記電源電圧発生回路で供給される電源電圧を回路全体に分配する配線と、前記供給される電源電圧のうち最も遠い位置から電圧を測定するための配線を独立して備えており、
前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の一方の入力が、前記電源電圧を測定するための配線の終端に接続されていることを特徴とする半導体集積回路。A semiconductor integrated circuit comprising a functional circuit and a power supply voltage generation circuit used for the operation of the functional circuit,
In the power supply voltage generation circuit, a transistor group forming an output stage is driven by a pair of differential amplifiers to which a reference voltage having a minute voltage difference is input at an operating point;
In a differential amplifier different from the pair of differential amplifiers, a reference voltage smaller than any of the reference voltages input to the pair of differential amplifiers and an output voltage from a corresponding transistor in the transistor group Compare, drive other transistors that form the output stage,
The power supply voltage generation circuit includes a first resistor, a second resistor, a third resistor, and a fourth resistor, each connected in series.
A first differential amplifier, a second differential amplifier, a third differential amplifier, a first transistor, a second transistor, and a third transistor;
The first resistor connects the terminal opposite to the terminal connected to the second resistor to the first power supply potential, and the fourth resistor is connected to the third resistor. A terminal opposite to the terminal connected to the ground potential,
Gate terminals of the first transistor, the second transistor, and the third transistor are connected to outputs of the first differential amplifier, the second differential amplifier, and the third differential amplifier, respectively. And
The source terminals of the first transistor, the second transistor, and the third transistor are connected to either the first power supply potential or the ground potential,
The drain terminals of the first transistor, the second transistor, and the third transistor are connected to an output terminal,
The output of the power supply voltage generation circuit itself is input to one input of the first differential amplifier, the second differential amplifier, and the third differential amplifier. The other input has a first reference voltage created between the first resistor and the second resistor, and the other input of the second differential amplifier has the second resistor. A second reference voltage created between the third resistor and a second reference voltage created between the third resistor and the fourth resistor at the other input of the third differential amplifier. Three reference voltages are input respectively.
A wiring for distributing the power supply voltage supplied by the power supply voltage generation circuit to the entire circuit and a wiring for measuring a voltage from the farthest position among the supplied power supply voltages are provided independently,
And wherein the pre-Symbol first differential amplifier, the one input of said second differential amplifier and the third differential amplifier is connected to the end of the wire for measuring the power supply voltage A semiconductor integrated circuit.