JP3709034B2 - バウンダリスキャン対応集積回路の設計支援装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、バウンダリスキャン対応集積回路の設計支援装置に関する。
【0002】
【従来の技術】
従来、PCB(Printed Circuit Board)(印刷回路基板)の検査は主にインサーキットテスト方法より行われてきた。インサーキットテスト方法による検査では、PCB(以下、単に「ボード」という)上に形成された各信号線上にテスタ用プローブピンを接触させるためのテストパッドを設け、これにテスタから直接プロービングすることにより、ボードに実装された各IC(集積回路)の入力値の制御と出力値の観測を行う。
【0003】
しかし、最近、ボード上への部品の実装の高密度化と各部品のパッケージの多ピン化が進み、その結果、インサーキットテスト方法におけるプロービングが非常に困難となった。そのため、インサーキットテスト方法に代わるテスト法として「バウンダリスキャン(boundary scan)によるボードテスト法」がLSI(大規模集積回路)のベンダの間で構成するJTAG(Joint Test Action Groupe)によって提案され、IEEE(Institute of Electrical and Electronics Engineers)において規格IEEE1149.1として標準化された。
【0004】
バウンダリスキャンによるボードテスト法では、ボード上の各ICの内部にバウンダリスキャンレジスタから成るスキャンチェーン(「バウンダリスキャンチェーン」と呼ばれる)を組み込んでおき、ICの外部からバウンダリスキャンチェーンのシフト操作が行えるようにする。そして、IC内部のバウンダリスキャンレジスタは、入力パッドから受け取るべき信号値をロードしたり、バウンダリスキャンレジスタに保持された値を出力パッドへ直接セットできるようにする。このような構成によれば、IC内部に組み込まれたバウンダリスキャンレジスタが上記のインサーキットテスト方法におけるテストパッドとして機能する。したがって、バウンダリスキャンによるボードテスト法によれば、プローブピンを物理的に接触させることなく、ボード上の信号線のショートやオープン等の故障検査を実施できるようになる。
【0005】
ボード上の各ICに組み込まれたバウンダリスキャンチェーン(以下「BSチェーン」という)の内容は、ボードテスト時にテスタからテストアクセスポート(Test Access Port)(以下「TAP」という)を介して制御し観測することが可能であり、このような機構を利用して被試験ボードをテストするためのテストパターンが、ボードテスト用ATPG(Automatic Test Pattern Generator)によって生成される。このボードテスト用ATPGによるテストパターン生成の際には、各ICについてBSDL(Boundary Scan Description Language)ファイルが必要となる。このBSDLファイルは、IC内のバウンダリスキャンレジスタのBSチェーンの構成を記述したものであって、ボードテスト用ATPGによるテストパターン生成の際にICの内部モデルの代用となる。具体的には、ICパッケージのデバイスピンすなわち外部端子に関する情報(入力と出力の種別、ポート名とピン番号の対応など)、実施可能なバウンダリスキャンによるボードテストの命令の命令名と命令コード、および、バウンダリスキャンレジスタの接続順序と各バウンダリスキャンレジスタが制御し観測するデバイスピンのポート名が記述されている。このようなBSDLファイルはICメーカによって作成されて提供される。
【0006】
【発明が解決しようとする課題】
しかし現状では、BSDLファイルは手作業で作成される場合がほとんどであるため、提供されるBSDLファイルの信頼性が低く、バウンダリスキャンレジスタの接続順序の記述が誤っていたり、各バウンダリスキャンレジスタに対応するデバイスピンのポート名の記述が誤っていたりというような単純なミスが多い。このため、ボードテスタの技術者は、BSDLにおける記述の誤りの修正に多くの時間を費やしている。一方、LSI設計用CAD(Computer Aided Design)ツールの中には、バウンダリスキャンを設計対象のIC内に自動的に挿入してBSDLファイルを自動作成する機能を有するものもある。しかし、このBSDLファイルにはICのパッケージのデバイスピンの情報が加味されていないため、ボードテスト用ATPGで使用するには、そのBSDLファイルを手作業で修正する必要があり、その結果、BSDLファイルに誤りが混入するおそれがある。
【0007】
また、BSチェーンが組み込まれたICでは、BSチェーンの接続順序がICのパッケージにおけるデバイスピンの配置と整合せず、レイアウトにおける配線の効率が悪くなることがある。この場合には、BSチェーンの組み込みによってICのコストが大きく上昇することになる。
【0008】
そこで本発明では、レイアウトにおける配線効率が劣化しないようにBSチェーンをICに組み込み、かつそのようなBSチェーンに対応するBSDLファイルを自動的に作成することを可能とするバウンダリスキャン対応集積回路の設計支援装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
上記課題を解決するために成された本発明に係る第1の設計支援装置では、バウンダリスキャン対応集積回路の設計支援装置において、
前記集積回路の論理回路としての構成を示す論理接続情報を格納する第1格納手段と、
前記集積回路に組み込まれたバウンダリスキャンチェーンによって実行することができるボードテストの命令の命令名および命令コードを記述したテスト命令記述ファイルを格納する第2格納手段と、
前記バウンダリスキャンチェーンを構成する各バウンダリスキャンセルの機能および端子を記述したバウンダリスキャンセル情報ファイルを格納する第3格納手段と、
前記集積回路の各外部端子のポート名およびピン番号を示す情報を含むパッケージ端子データを格納する第4格納手段と、
前記バウンダリスキャンチェーンの接続順序が前記パッケージ端子データによって示される前記ピン番号の順序で前記集積回路の各外部端子のピンの配置に対応するように前記論理接続情報を変更し、該変更後の論理接続情報を出力するバウンダリスキャンチェーン最適化手段と、
バウンダリスキャンチェーン最適化手段によって変更された後の前記論理接続情報を用いて前記バウンダリスキャンチェーンの接続関係を調べるとともに、前記テスト命令記述ファイル、前記バウンダリスキャンセル情報ファイル、および前記パッケージ端子データを参照することにより、前記集積回路の外部端子のポート名およびピン番号を示す情報、前記バウンダリスキャンチェーンで実行可能なボードテストの命令の命令名および命令コードを示す情報、ならびに、前記バウンダリスキャンチェーンを構成する各バウンダリスキャンセルを該バウンダリスキャンセルの前段または次段の入力または出力パッドに対するポート名および該バウンダリスキャンセルの機能名とともに前記バウンダリスキャンチェーンの接続順に示す情報を抽出し、抽出された情報をBSDLのフォーマットで記述したファイルとして出力するBSDLファイル作成手段と、
を備えた構成としている。
【0010】
本発明に係る第2の設計支援装置では、上記第1の設計支援装置において、
前記バウンダリスキャンチェーン最適化手段によって変更された後の論理接続情報により示されるバウンダリスキャンチェーンの接続順序と、該バウンダリスキャンチェーンを構成する各バウンダリスキャンセルの前段または次段の入力または出力パッドに対するポート名とに基づき、前記集積回路内部のバウンダリスキャン機構を検査するためのテストパターンを生成するテストパターン生成手段を更に備えることを特徴としている。
【0011】
【発明の効果】
本発明に係る第1の設計支援装置によれば、バウンダリスキャンチェーン最適化手段により、バウンダリスキャンチェーンの接続順序がパッケージ端子データによって示されるピン番号の順序でICの各外部端子のピンの配置に対応するようにICの論理接続情報が変更されるため、そのバウンダリスキャンチェーンの組み込まれるICのレイアウトにおいて配線効率が向上する。また、ICのパッケージが変わって外部端子の配置が変更された場合であっても、本設計支援装置により、バウンダリスキャンチェーンの接続順序が外部端子の配置に合ったICの論理接続情報が容易に得られる。これらにより、ICへのバウンダリスキャンチェーンの組み込みによるコストの増大を抑えることができる。さらに、本設計支援装置によれば、BSDLファイル作成手段により、ICの外部端子の情報が加味されたBSDLファイルが自動的に作成されるため、従来とは異なり、BSDLファイルの手修正が不要となる。これにより、バウンダリスキャン方式によるボードテストにおける作業効率が向上する。
【0012】
本発明に係る第2の設計支援装置によれば、テストパターン作成手段により、ICに組み込まれるバウンダリスキャン機構を検査するためのテストパターンが生成されるため、これを用いることにより、ボードの組み立てを行う前にIC単体でバウンダリスキャンチェーンの検査を行うことができる。また、このテストパターンをICの設計段階における論理検証に利用すると、マスク改訂の回避によるコスト低減においても効果がある。
【0013】
【発明の実施の形態】
<1 実施形態の全体構成>
図2は、本発明の一実施形態であるバウンダリスキャン対応ICの設計支援装置(以下、単に「設計支援装置」という)のハードウェア構成を示す概略ブロック図である。本設計支援装置のハードウェアは、ワークステーションなどのコンピュータシステムであって、プロセッサ(CPU)101とメモリ102と入出力コントローラ103とがバスに接続された構成となっており、入出力コントローラ103には、CRTディスプレイ等の表示装置104、ハードディスク装置等の外部記憶装置105、キーボードやマウス等の入力装置106が接続されている。そして、メモリ102に格納される所定のプログラムをCPU101が実行することにより、バウンダリスキャン方式のボードテスト用のATPGによるテストパターン生成の際に必要なBSDLファイルの作成機能や、レイアウトにおける配線効率の悪くならないようにBSチェーンをICに組み込むための機能等、バウンダリスキャン対応ICの開発を支援するための機能が実現される。
【0014】
図1は、本設計支援装置の構成を概念的に示す機能ブロック図である。この図に示すように、本設計支援装置は、概念的には、BSDLファイル作成の対象となるICの論理回路としての構成を示す論理接続情報、バウンダリスキャンセル情報ファイル、パッケージ端子データおよびテスト命令記述ファイルをそれぞれ格納する第1〜第4格納部11〜14と、BSチェーン最適化部22と、BSDLファイル作成部24と、テストパターン作成部26と、BSチェーン最適化後のICの論理接続情報(詳細は後述)、BSDLファイルおよびテストパターンをそれぞれ格納するための第5〜第7格納部31〜33とから構成される。これらのうち第1〜第7格納部11〜14、31〜33は外部記憶装置105によって実現され、他の機能ブロック22、24、26は、メモリ102に格納される所定のプログラムによって実現される。
【0015】
上記構成の設計支援装置は、テスト対象のボードに実装される各ICについての所定の情報、すなわち、第1〜第4格納手段11〜14のそれぞれに格納されたICの論理接続情報、バウンダリスキャンセル情報ファイル(以下「BSセル情報ファイル」という)、パッケージ端子データ、およびテスト命令記述ファイルを読み込み、これらを用いて、各ICに対し、BSチェーンの接続順序の最適化されたICの論理接続情報の生成や、BSDLファイルの作成、BSチェーンによるバウンダリスキャン機構を検査するためのテストパターンの生成を行う。ここで入力データとなるICの論理接続情報、BSセル情報ファイル、パッケージ端子データ、およびテスト命令記述ファイルの内容は以下の通りである。
【0016】
ICの論理接続情報は、ボードに実装するICの論理回路としての構成を示す接続情報であって、そのICの論理設計の結果として得られるものである。この論理接続情報は、Verilog-HDLやVHDLのようなハードウェア記述言語で記述されたものでもよい。本設計支援装置は、このICの論理接続情報を第1格納部11から読み込んで、所定のデータ構造によりメモリ102上にデータベース化する。
【0017】
BSセル情報ファイルは、i)BSチェーンを構成するバウンダリスキャンセル(以下「BSセル」という)の入力であるスキャンインやBSセルの出力であるスキャンアウト等の端子情報と、ii)各BSセルについて、そのBSセルは入力I/Oパッドの次段に置かれて外部から信号を入力するものであるか、出力I/Oパッドの前段に置かれて外部へ信号を出力するものであるか等の機能(以下、このような機能を示す名称を「機能名」という)を定義する情報とを記述したファイルである。このBSセル情報ファイルは、例えばICの設計者によりエディタを用いて作成される。図3に、このBSセル情報ファイルの一例を示す。本設計支援装置は、このようなBSセル情報ファイルを第2格納部12から読み込んでメモリ102上にデータベース化し、メモリ102上の前記論理接続情報とリンクさせて保持する。図4に、BSセル情報ファイルの内容をこのようにしてメモリ102上にデータベース化するためのデータ構造の一例を示す。この例では、BSチェーンを構成する各BSセルに対して一つの構造体201が用意されている。各構造体201は、IC内部の論理回路の接続情報を示すデータに含まれるポインタによって指し示され、BSチェーンにおける各BSセル間の接続関係を示す情報等を保持している(この構造体によって保持される情報も論理接続情報の一部であり、以下、この構造体を「BSチェーン情報構造体」という)。すなわち、各BSチェーン情報構造体201は、ICの外部端子のポート名およびピン番号(デバイスピン番号)とともに、BSチェーンの接続順序を示す数値であるチェーン接続オーダと、次段のBSセルを指し示すポインタとを保持している。また、BSセルのセル名、スキャンインの端子名、スキャンアウトの端子名および機能名から成るBSセル情報を保持するための構造体202が用意されており(以下、この構造体を「BSセル情報構造体」という)、各BSチェーン情報構造体201は、対応するBSセル情報構造体202を指し示すポインタも保持している。なお、上記の構造体201および202は、例えばC言語における「構造体」により実現することができる。
【0018】
パッケージ端子データは、ICの外部端子の番号(デバイスピン番号)とポート名と種類(入力ピンか出力ピン)とを羅列したものである。図5に、パッケージ端子データの一例を示す。例えば、パッドの配置図や端子表を編集するためのパッケージ端子表編集装置から、このようなパッケージ端子データをファイルとして出力することができる。
【0019】
テスト命令記述ファイルは、バウンダリスキャン方式によるボードテストの命令のうち対象とするICで使用可能な命令の命令名と命令コードを羅列したものであって、例えば、ICの設計者によりエディタを用いて作成される。このテスト命令記述ファイルには、BYPASS命令やEXTEST命令等、規格IEEE1149.1として標準化されている命令を記述することができるが、これに加えてユーザ定義の命令を記述することもできる。図6に、テスト命令記述ファイルの一例を示す。
【0020】
次に、本設計支援装置を構成する機能ブロックであるBSチェーン最適化部22、BSDLファイル作成部24、およびテストパターン作成部26について説明する。
BSチェーン最適化部22は、第1格納部11からICの論理接続情報を、第2格納部12からBSセル情報ファイルを、第3格納部13からパッケージ端子データを、それぞれ読み込み、読み込まれた情報に基づき、効率のよいレイアウトができるようにBSチェーンの接続順序を最適化すべく、ICの論理接続情報を修正し、修正後のICの論理接続情報を「BSチェーン最適化後の論理接続情報」として第5格納部31に出力する。
【0021】
BSDLファイル作成部24は、テスト命令記述ファイル14を第4格納部14から読み込み、これと、BSチェーン最適化部22により得られたBSチェーン最適化後の論理接続情報(これにはBSセル情報もリンクされている)と、パッケージ端子データとから、そのICに対するBSDLファイルを作成し、これを第6格納部32に出力する。
【0022】
テストパターン作成部26は、BSチェーン最適化部22によってメモリ102上に得られたBSチェーン最適化後の論理接続情報に基づき、ICに組み込まれたBSチェーンによって実現されるバウンダリスキャン機構を検査するためのテストパターンを第7格納部33に出力する。
【0023】
<2 実施形態の動作>
規格IEEE1149.1によれば、BSチェーンは、ICの外部からのTAP(テストアクセスポート)を介してシフト操作が可能であって、スキャンインのポート名を「TDI」と、スキャンアウトのポート名を「TDO」と定めている。BSセルは基本的に入力I/Oパッドの次段と出力I/Oパッドの前段に挿入される。これらのBSセルは互いに接続されて上記BSチェーンを構成する。このBSチェーンの入口がポートTDIであり、出口がポートTDOである。この場合の接続順序はTDOに近いものから順にカウントされ、そのカウント値が「チェーン接続オーダ」を示す数値となっている(図4参照)。
【0024】
図7(a)に、このようなBSチェーンの構成例を示す。以下では、この構成のBSチェーンが組み込まれたICに対する論理接続情報、BSセル情報ファイル、パッケージ端子データおよびテスト命令記述ファイルが、予め第1〜第4格納部11〜14にそれぞれ格納されているものとして、上記設計支援装置の動作を説明する。なお、規格IEEE1149.1によれば、テストクロックポート(TCK)やモードセレクトポート(TMS)の他、IC内部にTAPコントローラや命令レジスタ、BYPASSレジスタが必要であるが、図7(a)では、実施形態の説明に最低必要となるTDI、TDO、I/Oパッド、BSセルのみを示している。
【0025】
本設計支援装置では、まずBSチェーン最適化部22が、前述のように、図7(a)の例に対応するICの論理接続情報、BSセル情報ファイルおよびパッケージ端子データを読み込む。これにより、ICの論理接続情報とBSセル情報とがリンクされてメモリ102上にデータベース化される。このデータベース化のためのデータ構造の形式は図4に示した通りであり、図7(a)に対しては図8に示すデータ構造が生成される。図8において、P1,P2,P3はBSチェーン情報構造体201のアドレス(ポインタ)であって、これらによって各BSチェーン情報構造体201がBSチェーンの接続順序でリンクされることにより、一方向リスト(以下「BSチェーンリスト」という)が形成される。また、P01,P02は、BSチェーンを構成する各BSセルに関する情報が保持されているBSセル情報構造体202のアドレス(ポインタ)である。
【0026】
図7(a)の例では、ICの外部端子のポート名をその外部端子に接続されるI/Oパッドに対応するBSセルの接続順に並べるとB→C→Aとなり、これをBSチェーンの接続順序を示すものとみなすことができるが、この接続順序はICのデバイスピン(外部端子)の並びとは整合していない。しかし、ICに対するレイアウトにおける配線効率を考慮すると、BSセルの接続順序はI/Oパッドの接続先であるパッケージのデバイスピンの並びに従うことが望ましい。
【0027】
<2.1 BSチェーン最適化>
そこで本設計支援装置におけるBSチェーン最適化部22は、BSチェーンの接続順序をパッケージのデバイスピンの並び、すなわちICの外部端子の配置に合うように変更し、この変更を反映させたICの論理接続情報をBSチェーン最適化後の論理接続情報として第5格納部31にファイルとして出力する。以下、図7(a)のBSチェーンを例に、BSチェーン最適化部22によるBSチェーンの並び替えの手順(BSチェーンの接続順序変更の手順)を説明する。
【0028】
図9は、BSチェーン最適化部22によるBSチェーンの並び替えの手順を示すフローチャートである。この図に示すように、まずステップS10において、各BSチェーン情報構造体201がリンクされて形成されるBSチェーンリストのリンクを解除する。これは、BSチェーンにおける隣接するBSセルのスキャンイン端子とスキャンアウト端子との接続を切断することを意味する。
【0029】
次にステップS20において、キューを作成し、図10(a)に示すように、各BSチェーン情報構造体201へのポインタをキューに格納し、ステップS30において、キューに格納されたポインタに対しパッケージのデバイスピン番号によりソーティングを行う。これによりキュー内のポインタは、図10(b)に示すようにデバイスピン番号順に並ぶ。ところで、デバイスピン番号はパッケージにおけるデバイスピンの配置順にカウントした値が対応している。したがって、このソーティングにより、各BSチェーン情報構造体201へのポインタはパッケージにおけるデバイスピンの配置に応じた順序でキューに格納された状態となる。なお図10において、「head」がキューの先頭を、「tail」がキューの最後尾をそれぞれ示している。また、各ポインタP1〜P3の下に記載された括弧内のアルファベットおよび数値は、そのポインタで指し示されるBSチェーン情報構造体201に対応するBSセルに接続されるI/Oパッドに対するポート名およびデバイスピン番号をそれぞれ示している。
【0030】
上記のようなソーティングを行った後、ステップS40において、キューの先頭からポインタを1個取り出し、取り出したポインタに対応するBSチェーン情報構造体201に、次段のBSセルへのポインタとして空値「NULL」を設定する。これは、キューから取り出したポインタに対応するBSセルは、接続順序変更後のBSチェーンの先頭のBSセルであることを意味する。したがって、その先頭のBSセルのスキャンアウト端子soには、BSチェーンのスキャンアウトのポートTDOの端子が接続されることになる。以降、ステップS50〜S80により、キューの先頭からポインタを1個ずつ取り出し、そのポインタの指し示すBSチェーン情報構造体201に、直前にキューから取り出したポインタ(prev)を次段のBSセルへのポインタとして設定していく。これは、直前にキューから取り出したポインタに対応するBSセルのスキャンイン端子siに、新たにキューから取り出したポインタに対応するBSセルのスキャンアウト端子soを接続することを意味する。
【0031】
このようにして、キューの先頭からポインタが一つずつ取り出されてBSチェーン情報構造体201がリンクされていく。そして、キューに格納されるポインタが無くなると、ステップS90へ進む。この時点で、キューから最後に取り出したポインタに対応するBSセルは、接続順序変更後のBSチェーンの最後尾のBSセルである。したがって、そのポインタに対応するBSセルのスキャンイン端子siには、BSチェーンのスキャンインのポートTDIの端子が接続されることになる。
【0032】
BSチェーン最適化部22によって実行される以上のような処理により、図8に示したデータ構造は図11に示すデータ構造に変更される。これは、図7(a)によって示される構成のBSチェーンが図7(b)によって示される構成に変更されたことを意味する。BSチェーン最適化部22は、上記のようにしてBSチェーンの並び替えの手順を実行した後に、図7(b)の構成に対応する論理接続情報(図11参照)をBSチェーン最適化後のICの論理接続情報として第5格納部31に出力する。図7(b)からわかるように、変更後のBSチェーンの接続順序はパッケージのデバイスピンの配置に対応したものとなっているため、BSチェーン最適化後のICの論理接続情報に基づくICのレイアウトにおいて配線効率が向上する。
【0033】
<2.2 BSDLファイルの作成>
本設計支援装置では、次にBSDLファイル作成部24が、上記BSチェーン並び替え後の図11のデータ構造を参照することにより接続順序変更後のBSチェーン(以下「最適化BSチェーン」という)を走査して最適化BSチェーンの接続情報を調べ、テスト命令記述ファイル、BSセル情報ファイルおよびパッケージ端子データを参照してBSDLファイルを作成する。
【0034】
BSDLファイルは3つの部分から構成される。第1の部分は、パッケージのデバイスピン番号とポート名を羅列したリストであって、このリストの作成に必要な情報はパッケージ端子データ(図5)から得ることができる。第2の部分は、ボードテストの命令の命令名と命令コードを羅列したリストであって、このリストの作成に必要な情報はテスト命令記述ファイル(図6)から得ることができる。第3の部分は、BSチェーンを構成する各BSセルを、ポートTDOからポートTDIに向かう順に、BSセルの前段または次段のI/Oパッドの機能名(「input」や「output」など)とともに羅列したリストであって、このリストの作成に必要な情報は、図11のデータ構造を参照してBSチェーンを走査しBSチェーンの接続情報を調べることにより得ることができる。図11のデータ構造では、各BSチェーン情報構造体201がアドレスポインタによりBSチェーンの接続順にリンクしているため、アドレスポインタによってこのリンクを辿ることにより、BSチェーンの走査を容易に行うことができる。さらにこのデータ構造では、BSセル情報構造体202がBSチェーン情報構造体201にリンクしているため、BSセルの機能名も容易に得ることができる。
【0035】
BSDLファイル作成部24は、上記のようにして、上記第1〜第3の部分に対応するリストの作成に必要な情報を得た後、これらの情報をBSDLのフォーマットに従って第6格納部32に出力する。図12は、図7(b)に対応するBSチェーン最適化後のICの論理接続情報と、図3に示したBSセル情報ファイルと、図5に示したパッケージ端子データと、図6に示したテスト命令記述ファイルとから作成されたBSDLファイルを示す。図12に示したBSDLファイルでは、記述301が上記第1の部分に、記述302が上記第2の部分に、記述303が上記第3の部分に、それぞれ相当する。
【0036】
<2.3 バウンダリスキャン機構検査用テストパターンの作成>
本設計支援装置では、次にテストパターン作成部26が、ICに組み込まれるバウンダリスキャン機構を検査するためのテストパターンを作成する。ここでICは、BSチェーン最適化後のICの論理接続情報に基づいて作製されるものである。図11のデータ構造では、各BSチェーン情報構造体201がアドレスポインタによりBSチェーンの接続順にリンクしており、各デバイスピンのポート名の参照も容易であるため、入力用の各デバイスピン(各入力ポート)に与えるテストパターンとBSチェーンに与えるスキャンインデータ(ポートTDIから入力するテストパターンとしてのデータ)とを決めれば、これに対する期待値は自明である。例えば、EXTEST命令では、ICの入力ポート(入力デバイスピン)へ与えられた信号値(以下「パラレル入力」という)のキャプチャ(捕捉)とICの出力ポート(出力デバイスピン)から出力させる信号値(以下「パラレル出力」という)のアップデータ(更新)とをBSチェーンを使用して行う。このため、パラレル入力に対するスキャンアウトデータ(ポートTDOから出力されるデータ)の期待値と、スキャンインデータに対するパラレル出力の期待値とは自明である。
【0037】
そこでテストパターン作成部26は、パラレル入力とこれに対するスキャンアウトデータの期待値、および、スキャンインデータとこれに対するパラレル出力の期待値を求め、これらをテストパターン用フォーマットに従って第7格納部33に出力する。このようにして作成されるテストパターンの一例として、図7(b)に示したBSチェーンによるバウンダリスキャン機構を検査するためのテストパターンの一部を図13に示す。図13では、信号値の属性を明確にするために、入力される信号値を「1」、「0」で表し、出力される信号値を「H」、「L」で表している。図13に示した例では、サイクル1〜3、5〜7においてシリアル入出力が行われ、サイクル4、8においてパラレル入出力が行われる。
【0038】
本設計支援装置によれば、以上のようにして、ボードに実装するICに対するBSチェーン最適化後のICの論理接続情報、BSDLファイル、およびバウンダリスキャン機構検査用テストパターンが自動的に作成される。そして、この論理接続情報を用いてBSチェーンが組み込まれたICが作製され、このBSDLファイルを用いてボードテスト用ATPGによりテストパターンが生成され、このテストパターンを用いてそのIC内部のバウンダリスキャン機構の検査が行われる。
【0039】
<3 効果>
上記実施形態の設計支援装置によれば、BSチェーン最適化部22において、BSチェーンの接続順序がデバイスピン番号順となるように変更され(図10、図11)、その変更に対応した新たな論理接続情報としてBSチェーン最適化後のICの論理接続情報が出力され、これに基づいてICが製造される。したがって、製造すべきICでは、BSチェーンの接続順序がパッケージのデバイスピンの配置に対応したものとなるため(図7(b)参照)、そのICのレイアウトにおける配線効率が向上する。また、ICのパッケージが変わってデバイスピンの配置が変更された場合でも、本実施形態の設計支援装置により、変更後のデバイスピンの配置に対応したBSチェーン最適化後の論理接続情報が容易に得られる。
【0040】
また、本実施形態の設計支援装置によれば、BSDLファイル作成部24において、BSチェーンの接続情報が調べられ、パッケージ端子データが使用されてデバイスピン情報が加味されたBSDLファイルが自動的に作成されるため、従来とは異なり、BSDLファイルの手修正が不要となる。
【0041】
さらに、本実施形態の設計支援装置によれば、テストパターン作成部26において、IC内部のバウンダリスキャン機構を検査するためのテストパターンが生成されるため、これを用いることにより、ボードの組み立てを行う前にIC単体でバウンダリスキャン機構の検査を行うことができる。
【図面の簡単な説明】
【図1】 本発明の一実施形態であるバウンダリスキャン対応ICの設計支援装置の構成を示す機能ブロック図。
【図2】 前記実施形態のバウンダリスキャン対応ICの設計支援装置のハードウェア構成を示すブロック図。
【図3】 BSセル情報ファイルの一例を示す図。
【図4】 BSセル情報ファイルの内容をICの論理接続情報とリンクしてメモリ上にデータベース化するためのデータ構造の一例を示す図。
【図5】 パッケージ端子データの一例を示す図。
【図6】 テスト命令記述ファイルの一例を示す図。
【図7】 接続順序変更前のBSチェーンの構成を示す図(a)、および、接続順序変更後のBSチェーンの構成を示す図(b)。
【図8】 接続順序変更前のBSチェーンに対応するデータ構造を示す図。
【図9】 BSチェーンの並び替えの手順を示すフローチャート。
【図10】 BSチェーンの並び替えに使用されるキューを示す図。
【図11】 接続順序変更後のBSチェーンに対応するデータ構造を示す図。
【図12】 BSDLファイルの内容を示す図。
【図13】 BSチェーンに対するテストパターンの一例を示す図。
【符号の説明】
11 …第1格納部(ICの論理接続情報の格納部)
12 …第2格納部(BSセルの格納部)
13 …第3格納部(パッケージ端子データの格納部)
14 …第4格納部(テスト命令記述ファイルの格納部)
22 …BSチェーン最適化部
24 …BSDLファイル作成部
26 …テストパターン作成部
31 …第5格納部(BSチェーン最適化後のICの論理接続情報の格納部)
32 …第6格納部(BSDLファイルの格納部)
33 …第7格納部(バウンダリスキャン機構検査用テストパターンの格納部)
Claims (3)
- バウンダリスキャン対応集積回路の設計支援装置において、
前記集積回路の論理回路としての構成を示す論理接続情報を格納する第1格納手段と、
前記集積回路に組み込まれたバウンダリスキャンチェーンによって実行することができるボードテストの命令の命令名および命令コードを記述したテスト命令記述ファイルを格納する第2格納手段と、
前記バウンダリスキャンチェーンを構成する各バウンダリスキャンセルの機能および端子を記述したバウンダリスキャンセル情報ファイルを格納する第3格納手段と、
前記集積回路の各外部端子のポート名およびピン番号を示す情報を含むパッケージ端子データを格納する第4格納手段と、
前記バウンダリスキャンチェーンの接続順序が前記パッケージ端子データによって示される前記ピン番号の順序で前記集積回路の各外部端子のピンの配置に対応するように前記論理接続情報を変更し、該変更後の論理接続情報を出力するバウンダリスキャンチェーン最適化手段と、
バウンダリスキャンチェーン最適化手段によって変更された後の前記論理接続情報を用いて前記バウンダリスキャンチェーンの接続関係を調べるとともに、前記テスト命令記述ファイル、前記バウンダリスキャンセル情報ファイル、および前記パッケージ端子データを参照することにより、前記集積回路の外部端子のポート名およびピン番号を示す情報、前記バウンダリスキャンチェーンで実行可能なボードテストの命令の命令名および命令コードを示す情報、ならびに、前記バウンダリスキャンチェーンを構成する各バウンダリスキャンセルを該バウンダリスキャンセルの前段または次段の入力または出力パッドに対するポート名および該バウンダリスキャンセルの機能名とともに前記バウンダリスキャンチェーンの接続順に示す情報を抽出し、抽出された情報をBSDLのフォーマットで記述したファイルとして出力するBSDLファイル作成手段と、
を備えることを特徴とする設計支援装置。 - 請求項1に記載の設計支援装置において、
前記バウンダリスキャンチェーン最適化手段によって変更された後の論理接続情報により示されるバウンダリスキャンチェーンの接続順序と、該バウンダリスキャンチェーンを構成する各バウンダリスキャンセルの前段または次段の入力または出力パッドに対するポート名とに基づき、前記集積回路内部のバウンダリスキャン機構を検査するためのテストパターンを生成するテストパターン生成手段を更に備えることを特徴とする設計支援装置。 - 第1格納手段と、第2格納手段と、第3格納手段と、第4格納手段とを備え、バウンダリスキャン対応集積回路の設計支援装置を用いてバウンダリスキャン対応集積回路の設計を支援する設計支援方法において、
前記集積回路の論理回路としての構成を示す論理接続情報を前記第1格納手段に格納する工程と、
前記集積回路に組み込まれたバウンダリスキャンチェーンによって実行することができるボードテストの命令の命令名および命令コードを記述したテスト命令記述ファイルを前記第2格納手段に格納する工程と、
前記バウンダリスキャンチェーンを構成する各バウンダリスキャンセルの機能および端子を記述したバウンダリスキャンセル情報ファイルを前記第3格納手段に格納する工程と、
前記集積回路の各外部端子のポート名およびピン番号を示す情報を含むパッケージ端子データを前記第4格納手段に格納する工程と、
前記バウンダリスキャンチェーンの接続順序が前記パッケージ端子データによって示される前記ピン番号の順序で前記集積回路の各外部端子のピンの配置に対応するように前記論理接続情報を変更し、該変更後の論理接続情報を出力する工程と、
前記変更された後の前記論理接続情報を用いて前記バウンダリスキャンチェーンの接続関係を調べるとともに、前記テスト命令記述ファイル、前記バウンダリスキャンセル情報 ファイル、および前記パッケージ端子データを参照することにより、前記集積回路の外部端子のポート名およびピン番号を示す情報、前記バウンダリスキャンチェーンで実行可能なボードテストの命令の命令名および命令コードを示す情報、ならびに、前記バウンダリスキャンチェーンを構成する各バウンダリスキャンセルを該バウンダリスキャンセルの前段または次段の入力または出力パッドに対するポート名および該バウンダリスキャンセルの機能名とともに前記バウンダリスキャンチェーンの接続順に示す情報を抽出し、抽出された情報をBSDLのフォーマットで記述したファイルとして出力する工程とを含むことを特徴とする設計支援方法。
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