JP3708906B2

JP3708906B2 - Memory system

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Publication number: JP3708906B2
Application number: JP2002183522A
Authority: JP
Inventors: 春希戸田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-06-24
Filing date: 2002-06-24
Publication date: 2005-10-19
Anticipated expiration: 2016-11-11
Also published as: JP2003077288A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置の不良アドレスを検出して不良救済を行うメモリシステムに関する。
【０００２】
【従来の技術】
メモリの容量が大きい場合、その容量を有効に利用するためには、アドレスを与えた時に複数のデータを同時にメモリとやり取りできることが重要となってきている。すなわち、多ビット構成のメモリである。同時にやり取りできるデータ量が増えると、それだけデータの転送効率が上がり、高速データ転送メモリとしてメモリの容量を有効に利用できる。この際、同時にデータ転送される各ビットのアドレス空間は同一であり、外からアドレスで区別することはできない。換言すれば、同時に入出力されるデータのアドレスは全て同じであり、メモリの外部からはＩ／Ｏの違いのみとして識別される。
【０００３】
一方、メモリの容量が大きくなると、より進んだ微細加工技術を駆使して製造が行われ、製造工程での塵やゴミの存在、あるいは製造プロセスの揺らぎ等に対して製品としての良品率、すなわち歩留まりが敏感に依存するようになる。よって、データの記憶場所であるメモリセルの全てが完璧であるような完全良品の割合は当然少なくなる。このため、本来必要な容量のメモリセルに加えて、予め冗長用のメモリセルを設け、不良が発生したメモリセルを上記冗長用のメモリセルに置換して救済するリダンダンシー技術により歩留まりを向上させることが必要になる。
【０００４】
図１５は、従来の多ビットメモリの概略構成例を示すブロック図である。行列状にメモリセルが配列されたメモリセルアレイ１１−１〜１１−ｎにはそれぞれ、行デコーダ１２−１〜１２−ｎ、センスアンプ１３−１〜１３−ｎ、及びカラムスイッチ１４−１〜１４−ｎが設けられている。行アドレス信号が上記各行デコーダ１２−１〜１２−ｎに供給されると、メモリセルアレイ１１−１〜１１−ｎ中の選択された行のメモリセルのデータは、センスアンプ１３−１〜１３−ｎによってセンス増幅された後、ラッチされる。上記センスアンプ１３−１〜１３−ｎはそれぞれ、カラムスイッチ１４−１〜１４−ｎを介して列毎にＤＱ線１５，１５，…に共通接続されている。上記カラムスイッチ１４−１〜１４−ｎ及びＤＱデコーダ１６には列アドレス信号が供給される。カラムスイッチ１４−１〜１４−ｎは、列アドレス信号にしたがってＤＱ線１５，１５，…にどのセンスアンプ１３−１〜１３−ｎを接続するかの選択動作を行う。選択されたセンスアンプにラッチされているデータは、上記ＤＱ線１５，１５，…上に読み出される。また、ＤＱデコーダ１６は、ＤＱ線１５，１５，…の選択動作を行う。ＤＱデコーダ１６で選択されたＤＱ線１５，１５，…上に読み出されたデータは、ＤＱバッファ（ＤＱＢ）１７−１〜１７−ｍを介して出力される。あるいは、ＤＱバッファ１７−１〜１７−ｍに入力された書き込みデータが、ＤＱデコーダ１６で選択されたＤＱ線１５，１５，…、カラムスイッチ１４−１〜１４−ｎ、及びセンスアンプ１３−１〜１３−ｎをそれぞれ介してメモリセルアレイ１１−１〜１１−ｎ中のメモリセルに書き込まれる。なお、ここでどのＤＱ線１５がどのＩ／Ｏに属するかは固定されている。
【０００５】
このような構成の多ビットメモリに、どのようにカラムのリダンダンシーを取り込むかの一例を模式的に示したのが図１６である。図１６では図１５の列アドレス信号によるデコードに関係する部分のみを抽出して示している。メモリの外部からは列アドレス信号が与えられてカラムが選択されるので、この列アドレス信号を用いて不良カラムを特定し、スペアのカラムと置き換える動作を行うようにしている。各メモリセルアレイ１１−１〜１１−ｎに共通のＤＱ線をオーバーレイドＤＱ線１５ａ，１５ａ，…と呼ぶ。このオーバーレイドＤＱ線１５ａ，１５ａ，…の各々には、４つのセンスアンプを有するセンスアンプ回路１３ａ，１３ａ，…がそれぞれカラムスイッチ１４ａ，１４ａ，…を介して選択的に接続されている。オーバーレイドＤＱ線１５ａ，１５ａ，…の８ペア毎に１ペアのスペアＤＱ線１５ｂ，１５ｂが設けられている。スペアＤＱ線１５ｂ，１５ｂには、４つのスペアセンスアンプを有するスペアセンスアンプ回路１３ｂがスペアカラムスイッチ１４ｂを介して接続されている。８ペアのＤＱ線１５ａ，１５ａ，…のいずれかに不良カラムが属していれば、そのＤＱ線をまるごとスペアのＤＱ線１５ｂ，１５ｂへと置換する。８ペアのＤＱ線１５ａ，１５ａ，…と１ペアのスペアＤＱ線１５ｂ，１５ｂは一つのＩ／Ｏに属し、ＤＱデコーダ１６−１，１６−２，…によって選択的にＤＱバッファ１７−１，１７−２，…に接続される。上記ＤＱバッファ１７−１，１７−２，…はそれぞれ、ＲＷＤ（リードライトデータ）バス１８−１，１８−２，…に接続されており、Ｉ／Ｏデータがメモリ外部に出力、あるいはメモリ外部から入力される。
【０００６】
フューズボックス１９は、スペアＤＱ線１５ｂ，１５ｂを使用するか否かを示す１ビットのフューズ回路１９ａと、８ペアのオーバーレイドＤＱ線１５ａ，１５ａ，…のどれが不良であるかを示す３ビットのフューズ回路１９ｂ，１９ｃ，１９ｄの計４ビットにより構成されており、これらのフューズ回路１９ｂ，１９ｃ，１９ｄに不良ＤＱ線のアドレスを指定しておき、列アドレス信号の上記不良ＤＱ線に対応するビットが上記３ビットと一致した時にＤＱデコーダ１６−１，１６−２，…をスペアＤＱ線１５ｂ，１５ｂを選択するように切り替える。このフューズビットを構成するフューズ回路１９ａ〜１９ｄ中にはそれぞれフューズ素子が設けられており、電流またはレーザー等によって溶断され、プログラムされるのが一般的である。
【０００７】
しかしながら、上記のような構成では、どれか一つのＩ／Ｏのみでスペアを使う必要があっても同一アドレスの他の全てのＩ／Ｏでも置換が起きる。Ｉ／Ｏの数が少なく、一つのＩ／Ｏに属するＤＱ線の数が多い場合は大きな問題はないが、多ビットになればなるほどスペアの数も多くなり且つ必要のない置き換えが同時に生じることになる。このため、上述した多ビットメモリのリダンダンシーシステム及びリダンダンシー方式は無駄が多くなる。
【０００８】
また、上記構成の半導体記憶装置を用いた種々のシステムにおいて、経年変化等によってメモリセルに不良が発生した場合、システムに組み込んだ後ではリダンダンシー技術を適用できない。
【０００９】
【発明が解決しようとする課題】
上記のように従来のメモリシステムは、不良救済が非効率的であるという問題があった。
【００１１】
更に、従来のメモリシステムは、経年変化等によってメモリセルに不良が発生した場合、システムに組み込んだ後ではリダンダンシー技術を適用できず、メモリセルの不良がシステム全体の不良になってしまうという問題があった。
【００１２】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、効率的な不良救済が行えるメモリシステムを提供することにある。
【００１４】
この発明の別の目的は、経年変化等によってメモリセルに不良が発生した場合、システムに組み込んだ後でも救済が可能なメモリシステムを提供することにある。
【００１５】
【課題を解決するための手段】
この発明の一態様に係るメモリシステムは、メモリチップと、前記メモリチップからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを制御するＣＰＵと、前記メモリチップと前記ＣＰＵとの間でデータの授受を行うためのバスとを備え、
前記メモリチップは、メモリセルが行列状に配列された複数のメモリセルアレイと、前記複数のメモリセルアレイの各々に対応して設けられ、行アドレス信号に基づいて前記メモリセルアレイの行を選択する行デコーダと、前記複数のメモリセルアレイの各々に対応して設けられ、前記行デコーダによって選択された行のメモリセルから読み出されたデータが供給されるセンスアンプ回路と、前記各センスアンプ回路に対応して設けられ、前記複数のメモリセルアレイで共用されるＤＱ線と、前記各センスアンプ回路に対応して設けられ、列アドレス信号に基づいて前記ＤＱ線に接続するセンスアンプ回路の選択動作を行うカラムスイッチと、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレス信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う複数のＤＱデコーダと、これらＤＱデコーダに対応して設けられ、前記ＤＱデコーダで選択されたＤＱ線上のデータがＩ／Ｏ毎に供給される複数のＤＱバッファと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤＱ線と、スペアメモリセルと、前記スペアメモリセルから読み出されたデータが供給されるスペアセンスアンプ回路と、前記スペアＤＱ線への前記スペアセンスアンプ回路の接続の選択動作を行うスペアカラムスイッチと、不良が発生したＤＱ線のアドレスを記憶する第１の記憶部と、Ｉ／Ｏ毎に設けられ、不良が発生したＤＱ線が属するＩ／Ｏを記憶する第２の記憶部と、前記複数のメモリセルアレイ中のメモリセルに不良が発生したときに、この不良メモリセルを前記スペアメモリセルに置換するためのフューズ部と、前記ＣＰＵから供給されるアドレスとコマンドに応答して、前記メモリセルアレイからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを行う読み出し及び書き込み部と、前記ＣＰＵから前記バスを介して供給されたデータを前記読み出し及び書き込み部に供給する入力部と、前記読み出し及び書き込み部によって前記メモリセルアレイから読み出されたデータを前記バスを介して前記ＣＰＵに供給する出力部と、前記ＣＰＵから供給された外部クロックから内部クロックを生成し、この内部クロックに基づいて前記読み出し及び書き込み部、前記入力部及び前記出力部を制御する内部クロック生成部と、前記ＣＰＵから供給されるフューズプログラム信号に基づいて、不良アドレスを前記フューズ部にプログラムするフューズプログラム部とを具備し、
前記ＣＰＵから前記メモリセルアレイ中のメモリセルにデータを書き込んだ後、このデータを読み出してベリファイを行い、不一致のときに前記ＣＰＵから前記フューズプログラム部にフューズプログラム信号を供給し、前記フューズプログラム部で前記フューズ部に不良アドレスをプログラムし、前記フューズ部にプログラムされたアドレスに基づいて、不良が発生したメモリセルをスペアメモリセルに置換し、前記第１の記憶部に記憶されたアドレスがアクセスされた時に、前記第２の記憶部に記憶されたＩ／Ｏに属し、且つ前記第１の記憶部に記憶されたアドレスのＤＱ線、このＤＱ線に接続されたセンスアンプ回路、及びこのセンスアンプ回路を選択するカラムスイッチをそれぞれ、前記スペアＤＱ線、前記スペアセンスアンプ回路及び前記スペアカラムスイッチに置き換えるようにしてなり、前記スペアＤＱ線、前記スペアセンスアンプ回路及び前記スペアカラムスイッチを各Ｉ／Ｏに属するＤＱ線で共用するように構成した。
また、この発明の一態様に係るメモリシステムは、メモリチップと、前記メモリチップからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを制御するＣＰＵと、前記メモリチップと前記ＣＰＵとの間でデータの授受を行うためのバスとを備え、
前記メモリチップは、メモリセルが行列状に配列された複数のメモリセルアレイと、前記複数のメモリセルアレイの各々に対応して設けられ、行アドレス信号に基づいて前記メモリセルアレイの行を選択する行デコーダと、前記複数のメモリセルアレイにそれぞれ対応して設けられ、前記行デコーダによって選択された行のメモリセルから読み出されたデータが供給される複数のセンスアンプ回路と、前記各センスアンプ回路に対応して設けられ、前記複数のメモリセルアレイで共用されるＤＱ線と、前記各センスアンプ回路に対応して設けられ、列アドレス信号に基づいて前記ＤＱ線に接続するセンスアンプ回路の選択動作を行うカラムスイッチと、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレス信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う複数のＤＱデコーダと、これらＤＱデコーダに対応して設けられ、前記ＤＱデコーダで選択されたＤＱ線上のデータがＩ／Ｏ毎に供給される複数のＤＱバッファと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤＱ線と、スペアメモリセルと、前記スペアメモリセルから読み出されたデータが供給される複数のスペアセンスアンプ回路と、前記スペアＤＱ線への前記スペアセンスアンプ回路の接続の選択動作を行うスペアカラムスイッチと、前記各スペアセンスアンプ回路に対応して設けられ、不良が発生したＤＱ線のアドレスを記憶し、記憶したアドレスへのアクセスを検知する第１の検知部と、置き換えるべきアドレスのＤＱ線がアクセスされたか否かの情報がＩ／Ｏ毎に記憶され、前記第１の検知部でアドレスのアクセスが検知されたとき、前記情報に基づいてＩ／Ｏ毎に前記ＤＱ線の置換すべきアドレスのアクセスを検知する第２の検知部と、前記第２の検知部で検知された置換すべき前記ＤＱ線から前記ＤＱ線に対応するＤＱバッファへ伸びるデータパスと、前記第２の検知部で前記ＤＱ線を置換すべきことが検知されたときに、置換すべき前記スペアＤＱ線から前記ＤＱ線に対応するＤＱバッファに対応するスペアセンスアンプ回路へ伸びるデータパスとを切り替える切り替え部と、前記複数のメモリセルアレイ中のメモリセルに不良が発生したときに、この不良メモリセルを前記スペアメモリセルに置換するためのフューズ部と、前記ＣＰＵから供給されるアドレスとコマンドに応答して、前記メモリセルアレイからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを行う読み出し及び書き込み部と、前記ＣＰＵから前記バスを介して供給されたデータを前記読み出し及び書き込み部に供給する入力部と、前記読み出し及び書き込み部によって前記メモリセルアレイから読み出されたデータを前記バスを介して前記ＣＰＵに供給する出力部と、前記ＣＰＵから供給された外部クロックから内部クロックを生成し、この内部クロックに基づいて前記読み出し及び書き込み部、前記入力部及び前記出力部を制御する内部クロック生成部と、前記ＣＰＵから供給されるフューズプログラム信号に基づいて、不良アドレスを前記フューズ部にプログラムするフューズプログラム部とを具備し、
前記ＣＰＵから前記メモリセルアレイ中のメモリセルにデータを書き込んだ後、このデータを読み出してベリファイを行い、不一致のときに前記ＣＰＵから前記フューズプログラム部にフューズプログラム信号を供給し、前記フューズプログラム部で前記フューズ部に不良アドレスをプログラムし、前記フューズ部にプログラムされたアドレスに基づいて、不良が発生したメモリセルをスペアメモリセルに置換する。
更に、この発明の一態様に係るメモリシステムは、メモリチップと、前記メモリチップからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを制御するＣＰＵと、前記メモリチップと前記ＣＰＵとの間でデータの授受を行うためのバスとを備え、
前記メモリチップは、メモリセルが行列状に配列された複数のメモリセルアレイと、前記複数のメモリセルアレイの各々に対応して設けられ、行アドレス信号に基づいて前記メモリセルアレイの行を選択する行デコーダと、前記複数のメモリセルアレイにそれぞれ対応して設けられ、前記行デコーダによって選択された行のメモリセルから読み出されたデータが供給される複数のセンスアンプ回路と、前記各センスアンプ回路に対応して設けられ、前記複数のメモリセルアレイで共用されるＤＱ線と、前記各センスアンプ回路に対応して設けられ、列アドレス信号に基づいて前記ＤＱ線に接続するセンスアンプ回路の選択動作を行うカラムスイッチと、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレス信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う複数のＤＱデコーダと、これらＤＱデコーダに対応して設けられ、前記ＤＱデコーダで選択されたＤＱ線上のデータがＩ／Ｏ毎に供給される複数のＤＱバッファと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤＱ線と、スペアメモリセルと、前記スペアメモリセルから読み出されたデータが供給される複数のスペアセンスアンプ回路と、前記スペアＤＱ線への前記スペアセンスアンプ回路の接続の選択動作を行うスペアカラムスイッチと、前記各スペアセンスアンプ回路に対応して設けられ、不良が発生したＤＱ線のアドレスを記憶し、記憶したアドレスへのアクセスを検知する第１の検知部と、置き換えるべきアドレスのＤＱ線がアクセスされたか否かの情報がＩ／Ｏ毎に記憶され、前記第１の検知部でアドレスのアクセスが検知されたとき、前記情報に基づいてＩ／Ｏ毎に前記ＤＱ線の置換すべきアドレスのアクセスを検知する第２の検知部と、置換すべきメモリセルアレイのアクセスを検知する第３の検知部と、前記第２の検知部で検知された置換すべき前記ＤＱ線から前記ＤＱ線に対応するＤＱバッファへ伸びるデータパスと、前記第２の検知部で前記ＤＱ線を置換すべきことが検知されたときに、置換すべき前記スペアＤＱ線から前記ＤＱ線に対応するＤＱバッファに対応するスペアセンスアンプ回路へ伸びるデータパスとを切り替える切り替え部と、前記複数のメモリセルアレイ中のメモリセルに不良が発生したときに、この不良メモリセルを前記スペアメモリセルに置換するためのフューズ部と、前記ＣＰＵから供給されるアドレスとコマンドに応答して、前記メモリセルアレイからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを行う読み出し及び書き込み部と、前記ＣＰＵから前記バスを介して供給されたデータを前記読み出し及び書き込み部に供給する入力部と、前記読み出し及び書き込み部によって前記メモリセルアレイから読み出されたデータを前記バスを介して前記ＣＰＵに供給する出力部と、前記ＣＰＵから供給された外部クロックから内部クロックを生成し、この内部クロックに基づいて前記読み出し及び書き込み部、前記入力部及び前記出力部を制御する内部クロック生成部と、前記ＣＰＵから供給されるフューズプログラム信号に基づいて、不良アドレスを前記フューズ部にプログラムするフューズプログラム部とを具備し、
前記ＣＰＵから前記メモリセルアレイ中のメモリセルにデータを書き込んだ後、このデータを読み出してベリファイを行い、不一致のときに前記ＣＰＵから前記フューズプログラム部にフューズプログラム信号を供給し、前記フューズプログラム部で前記フューズ部に不良アドレスをプログラムし、前記フューズ部にプログラムされたアドレスに基づいて、不良が発生したメモリセルをスペアメモリセルに置換する。
【００１７】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１は、この発明の第１の実施の形態に係る半導体記憶装置のリダンダンシーシステム及びリダンダンシー方式について説明するためのもので、図１５に示した多ビットメモリにおける列アドレス信号によるデコードに関係する部分のみを抽出して模式的に示している。すなわち、図１に示した回路が図１６に示した従来の回路と異なるのは、Ｉ／Ｏ毎にスペアＤＱ線１５ｂ，１５ｂを設けるのではなく、複数のＩ／Ｏをまとめて置換の対象とするスペアＤＱ線１５ｃ，１５ｃを設けた点にある。スペアＤＱ線１５ｃ，１５ｃには、スペアカラムスイッチ１４ｃを介してスペアセンスアンプ回路１３ｃ及びスペアメモリセルが接続されている。各Ｉ／Ｏには、図１６のスペアＤＱ線１５ｂ，１５ｂを除いた８ペアのＤＱ線１５ａ，１５ａ，…が属している。スペアＤＱ線１５ｃ，１５ｃは各Ｉ／Ｏに共通であり、全てのＤＱデコーダ１６−１，１６−２，…にスペアＤＱ線１５ｃ，１５ｃが共通接続されている。センスアンプ回路のどれをＤＱ線に接続するかはスペアＤＱ線１５ｃ，１５ｃも正規のＤＱ線１５ａ，１５ａも同じであり、列アドレス信号によって選択されるカラムスイッチ１４ａまたは１４ｃによって選択される。フューズボックス２０は、一つのＩ／Ｏに属し、列アドレス信号で選択される８つのＤＱ線ペア１５ａ，１５ａ，…のどれが不良ＤＱ線であるかを識別する３ビットのフューズ回路２０ａ，２０ｂ，２０ｃから構成されている。また、Ｉ／Ｏ毎に設けた１ビットのフューズ回路２１−１，２１−２，…はそれぞれ、スペアＤＱ線１５ｃ，１５ｃを用いるか否かを指定するためのものである。
【００１８】
図２は、上記図１に示した回路におけるフューズボックス２０の構成例を示している。各フューズ回路２０ａ〜２０ｃ中にはそれぞれ、フューズ素子Ｆ１，Ｆ２、Ｐチャネル型ＭＯＳトランジスタＱ１〜Ｑ４、Ｎチャネル型ＭＯＳトランジスタＱ５，Ｑ６、インバータ回路ＩＮＶ１〜ＩＮＶ４、及びアンドゲート２３，２４，２５等が含まれている。図２ではフューズ回路２０ａの回路構成のみを詳細に示し、フューズ回路２０ｂ，２０ｃはブロック化して示しているが、フューズ回路２０ｂ，２０ｃもフューズ回路２０ａと実質的に同じ構成になっている。
【００１９】
信号ＢＰＲＳＴは、ＭＯＳトランジスタＱ１，Ｑ５のゲート及びＭＯＳトランジスタＱ３，Ｑ６のゲートにそれぞれ供給される。ＭＯＳトランジスタＱ１のソース，ドレイン、フューズ素子Ｆ１及びＭＯＳトランジスタＱ５のドレイン，ソースは、電源ＶccとＶss間に直列接続される。上記ＭＯＳトランジスタＱ１のドレインとフューズ素子Ｆ１との接続ノードＮ１には、ＭＯＳトランジスタＱ２のドレイン及びインバータ回路ＩＮＶ１の入力端が接続されている。ＭＯＳトランジスタＱ２のソースは電源Ｖccに接続され、ゲートは上記インバータ回路ＩＮＶ１の出力端に接続されている。ＭＯＳトランジスタＱ２とインバータ回路ＩＮＶ１はラッチ回路を構成しており、ノードＮ１の電位をラッチする。インバータ回路ＩＮＶ２の入力端は上記インバータ回路ＩＮＶ１の出力端に接続され、出力端はアンドゲート２３の一方の入力端に接続される。上記アンドゲート２３の他方の入力端には列アドレスの１ビットＡ０が入力され、このアンドゲート２３の出力がアンドゲート２５の一方の入力端に供給される。
【００２０】
また、ＭＯＳトランジスタＱ３のソース，ドレイン、フューズ素子Ｆ２及びＭＯＳトランジスタＱ６のドレイン，ソースは、電源ＶccとＶss間に直列接続される。上記ＭＯＳトランジスタＱ３のドレインとフューズ素子Ｆ２との接続ノードＮ２には、ＭＯＳトランジスタＱ４のドレイン及びインバータ回路ＩＮＶ３の入力端が接続されている。上記ＭＯＳトランジスタＱ４のソースは電源Ｖccに接続され、ゲートは上記インバータ回路ＩＮＶ３の出力端に接続されている。ＭＯＳトランジスタＱ４とインバータ回路ＩＮＶ３はラッチ回路を構成しており、ノードＮ２の電位をラッチする。インバータ回路ＩＮＶ４の入力端は上記インバータ回路ＩＮＶ３の出力端に接続され、出力端はアンドゲート２４の一方の入力端に接続される。上記アンドゲート２４の他方の入力端には上記列アドレスの１ビットＡ０の相補信号／Ａ０（／は反転信号、すなわちバーを意味する）が入力され、このアンドゲート２４の出力が上記アンドゲート２５の他方の入力端に供給される。
【００２１】
更に、フューズ回路２０ｂには列アドレスの１ビットＡ１とその相補信号／Ａ１が入力され、フューズ回路２０ｃには列アドレスの１ビットＡ２とその相補信号／Ａ２が入力される。
【００２２】
上記信号ＢＰＲＳＴは、アクセスが始まる前には“Ｌ”レベルとなり、ＭＯＳトランジスタＱ１，Ｑ３をオン状態、ＭＯＳトランジスタＱ５，Ｑ６をオフ状態にしてノードＮ１，Ｎ２をプリチャージし、その後“Ｈ”レベルとなってフューズＦ１またはＦ２が切断されたか否かの状態を保持するための信号である。リダンダンシーを行う場合には、上記フューズＦ１またはＦ２のいずれか一方を切断し、両方のヒューズを共に切断することはない。フューズ素子Ｆ１またはＦ２が切断されたアドレスビットでは、フューズ回路中のアンドゲート２５の出力信号Ｂｊ（ｊ＝０〜２）が“Ｈ”レベルとなる。
【００２３】
各フューズ回路２０ａ〜２０ｃ中のアンドゲート２５の出力信号Ｂ０，Ｂ１，Ｂ２はそれぞれアンドゲート２６に供給され、不良ＤＱ線のアドレスと切断されたフューズ素子のビットが全て一致した時、換言すれば、入力された不良ＤＱ線のアドレスとフューズボックス２０に記憶されたアドレスが一致した時、このアンドゲート２６の出力信号ＲＤＱが“Ｈ”レベルとなる。
【００２４】
図３は上記図１に示した回路におけるフューズ回路２１−１，２１−２，…の構成例を示している。このフューズ回路は、上記図２に示したフューズ回路における相補型回路の一方と実質的に等しく構成されている。各フューズ回路２１−１，２１−２，…中にはそれぞれ、フューズ素子Ｆ３、Ｐチャネル型ＭＯＳトランジスタＱ７，Ｑ８、Ｎチャネル型ＭＯＳトランジスタＱ９、インバータ回路ＩＮＶ５，ＩＮＶ６、及びアンドゲート２７等が含まれている。信号ＢＰＲＳＴは、上記ＭＯＳトランジスタＱ７，Ｑ９のゲートにそれぞれ供給される。ＭＯＳトランジスタＱ７のソース，ドレイン、フューズ素子Ｆ３及びＭＯＳトランジスタＱ９のドレイン，ソースは、電源ＶccとＶss間に直列接続されている。上記ＭＯＳトランジスタＱ７のドレインとフューズ素子Ｆ３との接続ノードＮ３には、ＭＯＳトランジスタＱ８のドレイン及びインバータ回路ＩＮＶ５の入力端が接続されている。ＭＯＳトランジスタＱ８のソースは電源Ｖccに接続され、ゲートは上記インバータ回路ＩＮＶ５の出力端に接続されている。ＭＯＳトランジスタＱ８とインバータ回路ＩＮＶ５はラッチ回路を構成しており、ノードＮ３の電位をラッチする。インバータ回路ＩＮＶ６の入力端は上記インバータ回路ＩＮＶ５の出力端に接続され、出力端はアンドゲート２７の一方の入力端に接続される。上記アンドゲート２７の他方の入力端には上記アンドゲート２６から出力された信号ＲＤＱが入力される。
【００２５】
フューズ回路２１−１を代表的に詳細に示したが、各Ｉ／Ｏに対応して設けた他のフューズ回路２１−２，…も上記フューズ回路２１−１と同じ構成になっている。
【００２６】
各フューズ回路２２−１，２２−２，…中のアンドゲート２７の出力信号ＦＢＭＴＣ０，ＦＢＭＴＣ１，…はそれぞれオアゲート２８に供給され、このオアゲート２８の出力信号ＳＲとこの信号ＳＲをインバータ回路２９で反転した信号ＳＮによってデータ経路が切り替えられる。不良が発生したＩ／Ｏに属するフューズ回路中のフューズ素子Ｆ３が切断されると、インバータ回路ＩＮＶ６の出力が“Ｈ”レベルとなり、入力された不良ＤＱ線に対応するアドレスとフューズボックス２０に記憶されたアドレスとが一致して信号ＲＤＱが“Ｈ”レベルとなった時に、この不良ＤＱ線に属するＩ／Ｏに対応して設けたフューズ回路のアンドゲート２７の出力信号が“Ｈ”レベルとなり、オアゲート２８の出力信号ＳＲが “Ｈ”レベル、インバータ回路２９の出力信号ＳＮが“Ｌ”レベルとなる。一方、不良が発生していないＩ／Ｏに対応するフューズ回路は、オアゲート２８の出力信号ＳＲが“Ｌ”レベル、インバータ回路２９の出力信号ＳＮが“Ｈ”レベルとなる。
【００２７】
図４は、リダンダンシーを行ったときに、不良ＤＱ線から対応するＩ／Ｏに属するメモリセルからＤＱバッファへのデータパスを、スペアメモリセルから上記ＤＱバッファへのデータパスに切り替えるためのデータパス切り替え回路を簡略化して示しており、各オーバーレイドＤＱ線１５ａ，１５ａ，…毎に設けられている。この回路は、クロックトインバータ回路３０，３１とインバータ回路３２を含んで構成されている。上記クロックトインバータ回路３０の入力端にはオーバーレイドＤＱ線１５ａが接続され、クロック入力端には上記図３に示した回路の出力信号ＳＮが供給される。上記クロックトインバータ回路３１の入力端にはスペアオーバーレイドＤＱ線１５ｃが接続され、クロック入力端には信号ＳＲが供給される。上記クロックトインバータ回路３０，３１の出力端はインバータ３２の入力端に接続され、このインバータ３２の出力端がＤＱバッファ１７の入力端に接続される。クロックトインバータ回路３０は、信号ＳＮが“Ｈ”レベルの時にインバータ回路として動作し、“Ｌ”レベルの時に出力端がハイインピーダンス状態となる。同様に、クロックトインバータ回路３１は、信号ＳＲが“Ｈ”レベルの時にインバータ回路として動作し、“Ｌ”レベルの時に出力端がハイインピーダンス状態となる。
【００２８】
よって、入力されたアドレスと上記フューズボックス２０の各ビットが不一致の時には、オーバーレイドＤＱ線１５ａが選択され、このオーバーレイドＤＱ線１５ａ上の信号がクロックトインバータ回路３０及びインバータ回路３２を介してＤＱバッファ１７に供給される。一方、入力されたアドレスと上記フューズボックス２０の各ビットが一致した時（オーバーレイドＤＱ線１５ａが不良の時）には、スペアオーバーレイドＤＱ線１５ｃが選択され、このスペアオーバーレイドＤＱ線１５ｃ上の信号がクロックトインバータ回路３１及びインバータ回路３２を介してＤＱバッファ１７に供給される。
【００２９】
このような半導体記憶装置のリダンダンシーシステム及びリダンダンシー方式によれば、不良が発生した一つのＩ／Ｏに属するメモリセルのみで置換が行われるので、多ビット化が進行しても効率的に救済できる。また、スペアメモリセル、スペアセンスアンプ回路１３ｃ、スペアカラムスイッチ１４ｃ及びスペアＤＱ線１５ｃ，１５ｃは各Ｉ／Ｏに共通であり、各Ｉ／Ｏ毎にこれらを設ける必要がなく、各Ｉ／Ｏ毎に不良ＤＱ線が存在するか否かを記憶する１ビットのフューズ回路２１−１，２１−２，…を設ければ済むので、高集積化にも寄与できる。
【００３０】
図５は、この発明の第２の実施の形態に係る半導体記憶装置のリダンダンシーシステム及びリダンダンシー方式について説明するためのもので、上記図１に示したシステム及び方式をスペアＤＱ線に属する４つのセンスアンプに対してもそれぞれ独立に用いることができるようにしたものである。すなわち、第１の実施の形態では、スペアを必要とするＩ／Ｏのみでスペア置換が行われるが、あるＩ／ＯでスペアＤＱ線１５ｃ，１５ｃが使用されると、他のＩ／ＯではもはやスペアＤＱ線を用いることはできない。また、スペアへの置換は、スペアセンスアンプ回路１３ｃ中の４つのセンスアンプまとめてであり、この４つのセンスアンプの組は固定されている。そこで、この第２の実施の形態では、更に効率的なリダンダンシーシステム及びリダンダンシー方式を提供しようとするものである。
【００３１】
図５に示す回路において、上記図１に示した回路と同一部分には同じ符号を付している。各Ｉ／Ｏに属するセンスアンプ回路１３ａ，１３ａ，…中のセンスアンプの数は、４×８（ペア）＝３２であり、これを選択するには５ビットのフューズ回路が必要である。また、スペアＤＱ線１５ｃ，１５ｃに設けられているスペアセンスアンプ回路１３ｃ中の４つのスペアセンスアンプの各々が独立に置換を受け付けられるので、５ビットよりなる４つのフューズボックス３３〜３６を設けている。スペアＤＱ線１５ｃ，１５ｃは、各ＤＱデコーダ１６−１，１６−２，…に共通であり、このスペアＤＱ線１５ｃ，１５ｃは４つの異なるＤＱ線１５ａ，１５ａ，…に属していた４つのセンスアンプ回路１３ａ中の１つのセンスアンプを置換できるようになっている。４つのスペアセンスアンプの各々が、どのＩ／Ｏで使用されるかを示すために、４ビットのフューズ回路を備えたフューズボックス３７−１，３７−２，…を各Ｉ／Ｏ毎に設けている。この４ビットのフューズボックス３７−１，３７−２，…の各々は、どれか一つのＩ／Ｏのみで使用することができ、列アドレス信号が不良カラムを指示したときに、そのフューズボックスが使用されていることを示すＩ／ＯでのみスペアＤＱ線１５ｃ，１５ｃがＤＱデコーダ１６−１，１６−２，…によって選択される。
【００３２】
図６ないし図８はそれぞれ、図５に示した回路における、フューズボックス３３の構成例、フューズボックス３７−１の構成例、及びデータパス切り替え回路の構成例をそれぞれ示している。
【００３３】
図６に示す如く、フューズボックス３３は、フューズ回路３３ａ〜３３ｅで構成されており、各フューズ回路３３ａ〜３３ｅ中には、フューズ素子Ｆ１，Ｆ２、Ｐチャネル型ＭＯＳトランジスタＱ１〜Ｑ４、Ｎチャネル型ＭＯＳトランジスタＱ５，Ｑ６、インバータ回路ＩＮＶ１〜ＩＮＶ４、及びアンドゲート２３，２４，２５等が含まれている。この図６ではフューズ回路３３ａの回路構成を詳細に示し、フューズ回路３３ｂ〜３３ｅはブロック化して示しているが、フューズ回路３３ｂ〜３３ｅもフューズ回路３３ａと実質的に同じ回路構成になっている。そして、各フューズ回路３３ａ〜３３ｅには信号ＢＰＲＳＴが供給されると共に、各フューズ回路毎に列アドレスの１ビットＡ０，／Ａ０〜Ａ４，／Ａ４が供給される。そして、各フューズ回路３３ａ〜３３ｅの出力信号Ｂ０〜Ｂ４がアンドゲート３８に供給され、このアンドゲート３８から信号ＲＤＱ０が出力される。
【００３４】
フューズボックス３４〜３６は、上記フューズボックス３３と実質的に同じ回路構成であり、各フューズボックス３４〜３６から信号ＲＤＱ１〜ＲＤＱ３が出力される。
【００３５】
図７は、上記図５に示した回路におけるフューズボックス３７−１の構成例を示している。このフューズボックス３７−１は、フューズ回路３７−１ａ〜３７−１ｄで構成されている。各フューズ回路は、上記図３に示した回路と同様に構成されており、フューズ回路３７−１ａ中にはそれぞれフューズ素子Ｆ３、Ｐチャネル型ＭＯＳトランジスタＱ７，Ｑ８、Ｎチャネル型ＭＯＳトランジスタＱ９、インバータ回路ＩＮＶ５，ＩＮＶ６、及びアンドゲート２７等が含まれている。各フューズ回路３７−１ａ〜３７−１ｄの出力信号ＦＢＭＴＣ０〜ＦＢＭＴＣ３はそれぞれオアゲート３８に供給され、このオアゲート３８の出力信号ＳＲとこの信号ＳＲをインバータ回路３９で反転した信号ＳＮによってデータ経路が切り替えられる。
【００３６】
図８は、データパスを切り替える回路を簡略化して示しており、オーバーレイドＤＱ線１５ａ毎に設けられている。この回路は、クロックトインバータ回路４０，４１とインバータ回路４２を含んで構成されている。上記クロックトインバータ回路４０の入力端にはオーバーレイドＤＱ線１５ａが接続され、クロック入力端には上記図７に示した回路の出力信号ＳＮが供給される。上記クロックトインバータ回路４１の入力端にはスペアオーバーレイドＤＱ線１５ｃが接続され、クロック入力端には信号ＳＲが供給される。上記クロックトインバータ回路４０，４１の出力端はインバータ４２の入力端に接続され、このインバータ４２の出力端がＤＱバッファ１７の入力端に接続される。クロックトインバータ回路４０は、信号ＳＮが“Ｈ”レベルの時にインバータ回路として動作し、“Ｌ”レベルの時に出力端がハイインピーダンス状態となる。また、クロックトインバータ回路４１は、信号ＳＲが“Ｈ”レベルの時にインバータ回路として動作し、“Ｌ”レベルの時に出力端がハイインピーダンス状態となる。
【００３７】
よって、入力されたアドレスと上記フューズボックス２０の各ビットが不一致の時には、オーバーレイドＤＱ線１５ａ上の信号がクロックトインバータ回路４０，インバータ回路４２を介してＤＱバッファ１７に供給される。一方、入力されたアドレスと上記フューズボックス２０の各ビットが一致した時には、スペアオーバーレイドＤＱ線１５ｃ上の信号がクロックトインバータ回路４１，インバータ回路４２を介してＤＱバッファ１７に供給される。
【００３８】
このような構成並びに方式によれば、不良が発生した一つのＩ／Ｏのみで置換が行われるので、多ビット化が進行しても効率的に救済できる。また、スペアメモリセル、スペアセンスアンプ回路１３ｃ、スペアカラムスイッチ１４ｃ及びスペアＤＱ線１５ｃ，１５ｃは各Ｉ／Ｏに共通であり、各Ｉ／Ｏ毎にこれらを設ける必要がないので高集積化にも寄与できる。スペアへの置換は、センスアンプ回路１３ｃ中の４つのスペアセンスアンプを、それぞれ異なるＩ／Ｏに属するセンスアンプに対しても独立に行うことができるので、より効率的な置換が行える。
【００３９】
図９は、この発明の第３の実施の形態に係る半導体記憶装置のリダンダンシーシステム及びリダンダンシー方式について説明するためのもので、メモリセルアレイのカラム構成にも着目して具体的に示している。すなわち、上述した第１，第２の実施の形態に係る半導体記憶装置のリダンダンシーシステム及びリダンダンシー方式では、全てのスペアＤＱ線がＤＱデコーダに共通に接続されていた。このため、スペアＤＱ線の容量は、他の正規のＤＱ線に比べるとかなり大きくなり、データ転送のスピードにアンバランスが生じる可能性がある。また、図１５に示したように、メモリはｎ個のメモリセルアレイから構成されており、このメモリセルアレイに共通にＤＱ線１５，１５，…が設けられているが、全てのセルアレイで同時に同じ列アドレスでスペアへの置換が生じるようになっている。この結果、実際にスペアＤＱ線を用いる必要がないメモリセルアレイがアクセスされているときでも、これを区別する手段がないので、スペアへの置換が生じる。そこで、これから説明する第３の実施の形態では、これらの点を改良し更に救済効率を向上させている。
【００４０】
１つのメモリセルアレイには１２８ペアのオーバーレイドＤＱ線１５ａ，１５ａ，…が設けられており、各ペアのオーバーレイドＤＱ線１５ａ，１５ａ，…に対してセンスアンプ回路１３ｄが設けられている。各センスアンプ回路１３ｄ中には８つのセンスアンプが設けられ、１０２４のセンスアンプが存在する。オーバーレイドＤＱ線１５ａ，１５ａの８ペアで一つのＩ／Ｏを構成しており、全部では１６のＩ／Ｏが存在することになる。また、独立に活性化されるメモリセルアレイの数は４つとし、これを区別する行アドレスのビットとしてｒ０とｒ１を割り振っている。
【００４１】
まず、一つのＩ／Ｏには、８×８＝６４個のセンスアンプが設けられているので、これを指定するためには６ビットが必要であり、一つのカラムの置き換えに関して６ビットのフューズ回路を有するフューズボックスが必要になる。一方、スペアセンスアンプ回路１３ｃ中のスペアセンスアンプの数は４つであり、このそれぞれを任意のカラムと置き換え可能にするためには、４つのフューズボックスが必要となる。よって、６ビットのフューズ回路を備えた４つのフューズボックス４３〜４６からなるフューズブロック４７を設けている。更に、独立に活性化できるメモリセルアレイが４つあり、この各々で独立にスペアセンスアンプへの置き換えを可能にするために、各々のメモリセルアレイに対して上記と同様なフューズブロック４８，４９，５０を設けている。ここで、フューズブロック４８には行アドレスのビットとしてｒ０＝０，ｒ１＝０が割り付けられ、フューズブロック４９には行アドレスのビットとしてｒ０＝１，ｒ１＝０が割り付けられている。また、フューズブロック５０には行アドレスのビットとしてｒ０＝０，ｒ１＝１が割り付けられ、フューズブロック４７には行アドレスのビットとしてｒ０＝１，ｒ１＝１が割り付けられている。
【００４２】
選択されたメモリセルアレイに送られた列アドレスの６ビットと一致したフューズボックスからの信号ＲＤＱ０〜ＲＤＱ３に従ってスペアセンスアンプがスペアＤＱ線１５ｃ，１５ｃに接続され、このスペアＤＱ線１５ｃ，１５ｃ上のデータがスペアＤＱバッファ（ＳＤＱＢ）５１でセンス増幅される。
【００４３】
４ビットのフューズボックス５２−１，５２−２，…は、正規のＤＱバッファ１７−１，１７−２，…にそれぞれ対応して設けている。フューズボックス５２−１，５２−２，…は、４つのスペアセンスアンプのどれがどのＩ／Ｏで使われているかを示すものである。このフューズビットのいずれかが示すスペアセンスアンプが使われると、そのＩ／Ｏではスペアが使用される可能性があるが、どのメモリセルアレイが活性化されているかが分からないと確定しない。そこで、どのメモリセルアレイが選択されているときに、どのＩ／Ｏでスペアが使用されているかを示すために、メモリセルアレイの数分、すなわち、今の場合、４ビットのフューズボックス５３−１，５３−２，…を各ＤＱバッファ１７−１，１７−２，…に更に設けている。そして、どのメモリセルアレイが活性化されているのかを示す行アドレスの２ビットｒ０，ｒ１によって生成された信号が４つのフューズビットのどれかと一致した場合、そのＩ／Ｏで不良カラムが選択されるとスペアが使われる。すなわちスペアセンスアンプを示すフューズからと活性化セルアレイを示すフューズからの信号がそのＤＱバッファで同時に生じたアクセスであり、そのＩ／Ｏではスペアが選択される。スペアの選択は、データパス切り替え回路５４−１，５４−２，…で、ＤＱバッファ１７−１，１７−２，…からのデータ転送路をスペアＤＱバッファ５１からのデータ転送路に変えて用いることによって行う。スペアＤＱ線１５ｃ，１５ｃと正規のＤＱ線１５ａ，１５ａの負荷容量の差をできるだけなくすために、データセンスバッファであるＤＱバッファ１７−１，１７−２，…とスペアＤＱバッファ５１の入出力データパスでスペアへの切り替えを行うようにしている。スペア使用時と普通の場合での各Ｉ／ＯでのＲＷＤ線１８−１，１８−２，…の負荷の違いは、スペアＤＱバッファ５１の駆動能力で調整できる。
【００４４】
図１０は、上記図９に示した回路におけるフューズボックス４３の構成例を示している。フューズボックス４３は、フューズ回路４３ａ〜４３ｆで構成されており、各フューズ回路４３ａ〜４３ｆ中には、フューズ素子Ｆ１，Ｆ２、Ｐチャネル型ＭＯＳトランジスタＱ１〜Ｑ４、Ｎチャネル型ＭＯＳトランジスタＱ５，Ｑ６、インバータ回路ＩＮＶ１〜ＩＮＶ４、及びアンドゲート２３，２４，２５等が含まれている。この図１０ではフューズ回路４３ａの回路構成を詳細に示し、フューズ回路４３ｂ〜４３ｆはブロック化して示しているが、フューズ回路４３ｂ〜４３ｆもフューズ回路４３ａと実質的に同じ回路構成になっている。そして、各フューズ回路４３ａ〜４３ｆには信号ＢＰＲＳＴが供給されると共に、各フューズ回路毎に列アドレスの１ビットＡ０，／Ａ０〜Ａ５，／Ａ５が供給される。そして、各フューズ回路４３ａ〜４３ｆの出力信号Ｂ０〜Ｂ５がアンドゲート５５に供給され、このアンドゲート５５から信号ＲＤＱ０が出力される。
【００４５】
フューズボックス４４〜４６は、上記フューズボックス４３と実質的に同じ回路構成であり、各フューズボックス４４〜４６から同様に信号ＲＤＱ１〜ＲＤＱ３が出力される。また、フューズブロック４８〜５０も上記フューズボックス４３〜４６のブロック４７と同様に構成されている。
【００４６】
図１１は、上記図９に示した回路におけるフューズボックス５２−１及び５３−１とこれらに関係する回路部を示している。フューズブロック４７〜５０から出力される４つのセンスアンプにそれぞれ対応する信号ＲＤＱ０〜ＲＤＱ３はそれぞれ、各センスアンプ毎にオアゲート５６−１〜５６−４に供給される。オアゲート５６−１には、ブロック４７から出力された信号ＲＤＱ０−４７、ブロック４８から出力された信号ＲＤＱ０−４８、ブロック４９から出力された信号ＲＤＱ０−４９及びブロック５０から出力された信号ＲＤＱ０−５０が供給され、このオアゲート５６−１の出力信号がフューズ回路５２−１ａ中のアンドゲート２７に供給される。オアゲート５６−２には信号ＲＤＱ１−４７，信号ＲＤＱ１−４８，ＲＤＱ１−４９，信号ＲＤＱ１−５０が供給され、このオアゲート５６−２の出力信号がフューズ回路５２−１ｂ中のアンドゲートに供給される。オアゲート５６−３には信号ＲＤＱ２−４７，信号ＲＤＱ２−４８，ＲＤＱ２−４９，信号ＲＤＱ２−５０が供給され、このオアゲート５６−３の出力信号がフューズ回路５２−１ｃ中のアンドゲートに供給される。同様に、オアゲート５６−４には信号ＲＤＱ３−４７，信号ＲＤＱ３−４８，ＲＤＱ３−４９，信号ＲＤＱ３−５０が供給され、このオアゲート５６−４の出力信号がフューズ回路５２−１ｄ中のアンドゲートに供給される。そして、各フューズ回路５２−１ａ〜５２−１ｄの出力信号ＦＢＭＴＣ０〜ＦＢＭＴＣ３がオアゲート５８に供給される。
【００４７】
また、メモリセルアレイの行のブロックを識別するために、アンドゲート５７−１〜５７−４を設けており、これらアンドゲート５７−１〜５７−４にはそれぞれロウアドレスｒ０，ｒ１が（０，０），（１，０），（０，１），（１，１）のそれぞれが供給される。各アンドゲート５７−１〜５７−４の出力信号は、フューズ回路５３−１ａ〜５３−１ｄ中のアンドゲート２７に供給され、これらフューズ回路５３−１ａ〜５３−１ｄの出力信号ＲＢＭＴＣ０〜ＲＢＭＴＣ３がオアゲート５９に供給される。上記オアゲート５８，５９の出力信号はアンドゲート６０に供給され、このアンドゲート６０の出力信号ＳＲとこの信号ＳＲをインバータ回路６１で反転した信号ＳＮによってデータ経路が切り替えが行われる。
【００４８】
なお、図１１では、フューズボックス５２−１と５３−１を例にとって説明したが、フューズボックス５２−２，…並びに５３−２，…も同様に構成されている。
【００４９】
図１２は、図９におけるデータパス切り替え回路５４の概略構成を示している。この回路は、クロックトインバータ回路６２，６３とインバータ回路６４を含んで構成されている。上記クロックトインバータ回路６２の入力端にはＤＱバッファ１７の出力端が接続され、クロック入力端には上記図１１に示した回路の出力信号ＳＮが供給される。上記クロックトインバータ回路６３の入力端にはスペアＤＱバッファ５１の出力端が接続され、クロック入力端には信号ＳＲが供給される。上記クロックトインバータ回路６２，６３の出力端はインバータ６４の入力端に接続され、このインバータ６４の出力端がＲＷＤバス１８に接続される。
クロックトインバータ回路６２は、信号ＳＮが“Ｈ”レベルの時にインバータ回路として動作し、“Ｌ”レベルの時に出力端がハイインピーダンス状態となる。
また、クロックトインバータ回路６３は、信号ＳＲが“Ｈ”レベルの時にインバータ回路として動作し、“Ｌ”レベルの時に出力端がハイインピーダンス状態となる。
【００５０】
このような構成によれば、不良が発生した一つのＩ／Ｏのみで置換が行われるので、多ビット化が進行しても効率的に救済できる。また、スペアメモリセル、スペアセンスアンプ回路１３ｃ、スペアカラムスイッチ１４ｃ及びスペアＤＱ線１５ｃ，１５ｃは各Ｉ／Ｏに共通であり、各Ｉ／Ｏ毎にこれらを設ける必要がないので高集積化にも寄与できる。スペアへの置換は、センスアンプ回路１３ｃ中の４つのスペアセンスアンプを、それぞれ異なるＩ／Ｏに属するセンスアンプに対しても独立に行うことができ、より効率的な置換が行える。更に、スペアＤＱバッファ５１を設け、ＤＱバッファ１７−１，１７−２，…とスペアＤＱバッファ５１の入出力データパスでスペアへの切り替えを行うので、スペアＤＱ線１５ｃ，１５ｃと正規のＤＱ線１５ａ，１５ａの負荷容量の差を小さくでき、データ転送のスピードを均等化できる。しかも、一つのメモリセルアレイ中で異なるＩ／Ｏの同一列アドレスでスペアの使用要求がある場合、すなわち二つ以上のＩ／Ｏでスペアセンスアンプ選択フューズビットとセルアレイ選択フューズビットの双方が同じビットが選択状態にある場合は、複数のＩ／Ｏで同時にスペアＤＱバッファの選択が生じてしまうが、この場合を除いて、すなわち同時に二つ以上のＩ／Ｏでスペアを使用する必要が生じる場合を除いて、メモリセルアレイ上のカラムの位置に対して任意位置からスペアへの置き換えが可能となる。
【００５１】
図１３は、上述したようなメモリチップをシステムに組み込んだ状態の一部を抽出して概略構成を示すブロック図である。メモリチップ１００は、基本的には上述した各実施の形態で説明した構成と同様になっている。このメモリチップ１００は、バス（アドレスバス、コマンドバス、データバス）１０１を介してＣＰＵ１０２に接続され、ＣＰＵ１０２からアドレス及びコマンドを受け、且つこのＣＰＵ１０２との間でデータの授受を行うようになっている。上記メモリチップ１００中には、メモリセルアレイ１０３、読み出し・書き込み回路１０４、入力回路１０５、出力回路１０６、同期回路１０７、クロックバッファ１０８、及びフューズプログラム回路１０９等が含まれている。上記ＣＰＵ１０２から出力されたクロック信号ＣＫは、クロックバッファ１０８に入力され、このクロックバッファ１０８の出力がメモリチップ１００の内部クロックＣＬＫとして用いられる。この内部クロックＣＬＫは読み出し・書き込み回路１０４及び同期回路１０７に供給される。上記読み出し・書き込み回路１０４は、ＣＰＵ１０２からバス１０１を介してアドレスとコマンドを受け、上記内部クロックＣＬＫに同期してメモリセルアレイ１０３からのデータの読み出し、及びメモリセルアレイ１０３へのデータの書き込みを行う。同期回路１０７は、クロック信号ＣＫと内部クロック信号ＣＬＫとのずれ（スキュー）を取り除くもので、このずれを取り除いた内部クロック信号ＣＫ´が上記入力回路１０５及び出力回路１０６に供給され、これらの回路１０５，１０６が信号ＣＫ´に同期して動作する。上記フューズプログラム回路１０９は、ＣＰＵ１０２からフューズプログラム信号ＦＰを受け、上記読み出し・書き込み回路１０４を制御して不良ＤＱ線から対応するＤＱバッファへのデータパスを、スペアＤＱ線からＤＱバッファへのデータパスに切り替えるようになっている。
【００５２】
上記のような構成において、経年変化等によってメモリチップ（メモリセル）１００に不良が発生した場合、ＣＰＵ１０２からメモリセルアレイ１０３中の各メモリセルにデータを書き込み、このデータを読み出してベリファイを行う。そして、不一致のときにＣＰＵ１０２からフューズプログラム回路１０９にフューズプログラム信号ＦＰを供給し、フューズプログラム回路１０９で前述した各実施の形態におけるフューズボックスに不良アドレスをプログラムし、不良ＤＱ線から対応するＤＱバッファへのデータパスを、スペアＤＱ線からＤＱバッファへのデータパスに切り替えて不良が発生したメモリセルをスペアメモリセルに置換する。これによって、システムに組み込んだ後で、経年変化等によってメモリセルに不良が発生した場合でもシステムそのものを不良にすることなく救済が可能となる。
【００５３】
図１４は、上記図１３に示したメモリシステムにおけるリダンダンシー方式について説明するためのフローチャートである。まず、システムの電源を立ち上げ（ステップ１）、ＣＰＵ１０２からメモリチップ１００にアドレス及びデータを与えて書き込みを行う（ステップ２）。次に、ＣＰＵ１０２から同じアドレスを与えてメモリチップ１００の上記書き込みを行ったアドレスからＣＰＵ１０２にデータを読み出し（ステップ３）、この読み出したデータと書き込んだデータとを比較する（ステップ４）。そして、両データが一致しているときには、全てのアドレスに対してテストを行ったか否か判定し（ステップ５）、全てのアドレスに対してテストを行っていないと判定されたときには、アドレスを変更して（ステップ７）、ステップ２からステップ６の動作を順次繰り返す。そして、ステップ５で書き込んだデータと読み出したデータとが全てのアドレスで一致していたと判定されると、メモリチップ１００は正常動作をしているものと判断してテストを終了する（ステップ７）。
【００５４】
一方、ステップ４で両データの不一致が検出されたときには、使用されているフューズボックスの数を確認し（ステップ８）、使用可能なフューズが残っているか否か判定する（ステップ９）。使用可能なフューズが残っていると判定された場合には、ＣＰＵ１０２からフューズプログラム信号ＦＰを発生してフューズプログラム回路１０９に供給し（ステップ１０）、不良アドレスをフューズにプログラムする（ステップ１１）。その後、ステップ６に戻ってアドレスを変更し、ステップ２に戻って上述した動作を繰り返す。一方、ステップ９で使用可能なフューズが残っていないと判定された場合には、メモリ不良としてシステムを停止する（ステップ１２）。
【００５５】
上記のような方式によれば、メモリチップ１００をシステムに組み込んだ後で経年変化等によって不良が発生しても、使用可能なフューズ（スペアメモリセル）が存在すれば容易に救済可能である。また、使用可能なフューズボックスの数を確認しつつテストを行うので、使用可能なフューズボックスがない場合に無駄なテスト動作を繰り返すこともない。
【００５６】
なお、上記図１３に示したシステムにおいて、ＣＰＵ１０２からフューズプログラム回路に１０９に信号線を介してフューズプログラム信号ＦＰを独立した信号として与える場合を例にとって説明したが、ＣＰＵ１０２からバス１０１を介してコマンドで入力するように構成しても良い。
【００５７】
【発明の効果】
以上説明したように、この発明によれば、効率的な不良救済が行えるメモリシステムが得られる。また、システムに組み込んだ後で、経年変化等によってメモリセルに不良が発生した場合にも救済が可能なメモリシステムが得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、多ビットメモリにおける列アドレス信号によるデコードに関係する部分のみを抽出して模式的に示す回路図。
【図２】図１に示した回路におけるフューズボックスの構成例を示す回路図。
【図３】図１に示した回路におけるフューズ回路の構成例を示す回路図。
【図４】図１に示した回路において、リダンダンシーを行った時に、不良ＤＱ線からＤＱバッファへのデータパスを、スペアメモリセルから上記ＤＱバッファへのデータパスに切り替えるためのデータパス切り替え回路を簡略化して示す回路図。
【図５】この発明の第２の実施の形態に係る半導体記憶装置について説明するためのもので、多ビットメモリにおける列アドレス信号によるデコードに関係する部分のみを抽出して模式的に示す回路図。
【図６】図５に示した回路において、各Ｉ／Ｏに属するセンスアンプ回路中のセンスアンプを選択するためのフューズボックスの構成例を示す回路図。
【図７】図５に示した回路において、スペアセンスアンプ回路中のセンスアンプがどのＩ／Ｏで使用されているかを示すためのフューズボックスの構成例を示す回路図。
【図８】図５に示した回路において、リダンダンシーを行った時に、不良ＤＱ線からＤＱバッファへのデータパスを、スペアメモリセルから上記ＤＱバッファへのデータパスに切り替えるためのデータパス切り替え回路を簡略化して示す回路図。
【図９】この発明の第３の実施の形態に係る半導体記憶装置について説明するためのもので、多ビットメモリにおける列アドレス信号によるデコードに関係する部分のみを抽出して模式的に示す回路図。
【図１０】図９に示した回路において、各Ｉ／Ｏに属するセンスアンプ回路中のセンスアンプを独立に活性化できるメモリセルアレイ毎に選択するためのフューズボックスの構成例を示す回路図。
【図１１】図９に示した回路において、スペアセンスアンプ回路中のセンスアンプのどれがどのＩ／Ｏで使用されているかを示すためのフューズボックス、メモリセルアレイが選択されている時にどのＩ／Ｏでスペアが使用されているかを示すフューズボックス及びこれらに関係する回路部の構成例を示す回路図。
【図１２】図９におけるデータパス切り替え回路の概略構成を示す回路図。
【図１３】この発明の第４の実施の形態に係るメモリシステムの概略構成を示すブロック図。
【図１４】図１３に示したメモリシステムにおけるリダンダンシー方式について説明するためのフローチャート。
【図１５】従来の多ビットメモリの概略構成例を示すブロック図。
【図１６】図１５の多ビットメモリに、どのようにカラムのリダンダンシーを取り込むかの一例を模式的に示した回路図。
【符号の説明】
１１−１〜１１−ｎ…メモリセルアレイ、１２−１〜１２−ｎ…行デコーダ、１３−１〜１３−ｎ，１３ａ，１３ｄ…センスアンプ、１３ｃ…スペアセンスアンプ、１４−１〜１４−ｎ，１４ａ，１４ｄ…カラムスイッチ、１４ｃ…スペアカラムスイッチ、１５…ＤＱ線、１５ａ…オーバーレイドＤＱ線、１５ｃ…スペアオーバーレイドＤＱ線、１６，１６−１，１６−２…ＤＱデコーダ、１７−１〜１７−ｍ…ＤＱバッファ、１８−１，１８−２…ＲＷＤバス、２０，３３〜３６，４３〜４６，５２−１，５２−２，５３−１，５３−２…フューズボックス、２０ａ〜２０ｃ，２１−１，２１−２，３３ａ〜３３ｅ，３７−１，３７−２，４３ａ〜４３ｆ…フューズ回路、３０，３１，４０，４１，６２，６３…クロックトインバータ回路、３２，４２，６４…インバータ回路、４７〜５０…フューズボックスのブロック、５１…スペアＤＱバッファ、５４−１，５４−２，５４…データパス切り替え回路、１００…メモリチップ、１０１…バス、１０２…ＣＰＵ、１０３…メモリセルアレイ、１０４…読み出し・書き込み回路、１０５…入力回路、１０６…出力回路、１０７…同期回路、１０８…クロックバッファ、１０９…フューズプログラム回路。[0001]
BACKGROUND OF THE INVENTION
  The present invention provides a memory system for detecting a defective address of a semiconductor memory device and repairing the defect.Stem.
[0002]
[Prior art]
When the capacity of the memory is large, in order to use the capacity effectively, it is important that a plurality of data can be simultaneously exchanged with the memory when an address is given. That is, it is a multi-bit memory. As the amount of data that can be exchanged at the same time increases, the data transfer efficiency increases, and the capacity of the memory can be used effectively as a high-speed data transfer memory. At this time, the address space of each bit to which data is transferred simultaneously is the same, and cannot be distinguished from the outside by an address. In other words, the addresses of data input / output at the same time are all the same, and are identified as only I / O differences from the outside of the memory.
[0003]
On the other hand, when the memory capacity increases, manufacturing is performed using more advanced microfabrication technology, and the yield rate of products as a product against the presence of dust and debris in the manufacturing process or fluctuations in the manufacturing process, that is, Yield is sensitively dependent. Therefore, the percentage of completely good products in which all of the memory cells as data storage locations are perfect is naturally reduced. For this reason, in addition to a memory cell having a necessary capacity, a redundancy memory cell is provided in advance, and the yield is improved by a redundancy technique in which a defective memory cell is replaced with the redundancy memory cell and repaired. Is required.
[0004]
FIG. 15 is a block diagram showing a schematic configuration example of a conventional multi-bit memory. The memory cell arrays 11-1 to 11-n in which the memory cells are arranged in a matrix form have row decoders 12-1 to 12-n, sense amplifiers 13-1 to 13-n, and column switches 14-1 to 14, respectively. -N is provided. When the row address signal is supplied to each of the row decoders 12-1 to 12-n, the data of the memory cells in the selected row in the memory cell arrays 11-1 to 11-n are sense amplifiers 13-1 to 13-. After being sense amplified by n, it is latched. The sense amplifiers 13-1 to 13-n are commonly connected to the DQ lines 15, 15,... For each column via the column switches 14-1 to 14-n. A column address signal is supplied to the column switches 14-1 to 14-n and the DQ decoder 16. The column switches 14-1 to 14-n perform a selection operation of which sense amplifiers 13-1 to 13-n are connected to the DQ lines 15, 15,... According to the column address signal. The data latched by the selected sense amplifier is read onto the DQ lines 15, 15,. Further, the DQ decoder 16 performs an operation of selecting the DQ lines 15, 15,. The data read onto the DQ lines 15, 15,... Selected by the DQ decoder 16 are output via DQ buffers (DQB) 17-1 to 17-m. Alternatively, the write data input to the DQ buffers 17-1 to 17-m are the DQ lines 15, 15,... Selected by the DQ decoder 16, the column switches 14-1 to 14-n, and the sense amplifier 13-1. Are written into the memory cells in the memory cell arrays 11-1 to 11-n through .about.13-n, respectively. Here, which DQ line 15 belongs to which I / O is fixed.
[0005]
FIG. 16 schematically shows an example of how column redundancy is taken into the multi-bit memory having such a configuration. In FIG. 16, only the portion related to the decoding by the column address signal of FIG. 15 is extracted and shown. Since a column address signal is given from the outside of the memory to select a column, an operation of specifying a defective column using this column address signal and replacing it with a spare column is performed. DQ lines common to the memory cell arrays 11-1 to 11-n are referred to as overlaid DQ lines 15a, 15a,. .. Are connected to each of the overlaid DQ lines 15a, 15a,... Via four column switches 14a, 14a,. One pair of spare DQ lines 15b and 15b is provided for every 8 pairs of overlaid DQ lines 15a, 15a,. A spare sense amplifier circuit 13b having four spare sense amplifiers is connected to the spare DQ lines 15b and 15b via a spare column switch 14b. If a defective column belongs to any of the 8 pairs of DQ lines 15a, 15a,..., The entire DQ line is replaced with spare DQ lines 15b, 15b. The eight pairs of DQ lines 15a, 15a,... And the pair of spare DQ lines 15b, 15b belong to one I / O, and are selectively selected by the DQ decoders 16-1, 16-2,. 17-2,... The DQ buffers 17-1, 17-2,... Are connected to RWD (read / write data) buses 18-1, 18-2,. It is input from.
[0006]
The fuse box 19 has a 1-bit fuse circuit 19a indicating whether or not to use the spare DQ lines 15b and 15b, and 3 bits indicating which of the 8 pairs of the overlaid DQ lines 15a, 15a,. The fuse circuits 19b, 19c, and 19d are composed of a total of 4 bits. The addresses of the defective DQ lines are designated in these fuse circuits 19b, 19c, and 19d, and correspond to the defective DQ lines of the column address signal. When the bit matches the above 3 bits, the DQ decoders 16-1, 16-2,... Are switched to select the spare DQ lines 15b, 15b. In each of the fuse circuits 19a to 19d constituting the fuse bit, a fuse element is provided and is generally melted and programmed by an electric current or a laser.
[0007]
However, in the configuration as described above, even if it is necessary to use a spare with only one of the I / Os, replacement occurs for all other I / Os with the same address. There is no big problem when the number of I / Os is small and the number of DQ lines belonging to one I / O is large, but as the number of bits increases, the number of spares increases and unnecessary replacement occurs simultaneously. become. For this reason, the above-described redundancy system and redundancy system for a multi-bit memory are wasteful.
[0008]
In addition, in various systems using the semiconductor memory device having the above-described configuration, when a failure occurs in a memory cell due to secular change or the like, the redundancy technique cannot be applied after being incorporated into the system.
[0009]
[Problems to be solved by the invention]
As described above, the conventional memory system has a problem that the defect remedy is inefficient.
[0011]
  In addition, conventional memorythe system,When a failure occurs in a memory cell due to aging or the like, there is a problem that the redundancy technique cannot be applied after being incorporated into the system, and the failure of the memory cell becomes a failure of the entire system.
[0012]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a memory system capable of efficient defect repair.
[0014]
  Another object of the present invention is to provide a memory that can be remedied even after being incorporated into a system when a failure occurs in a memory cell due to secular change or the like.Provide systemThere is.
[0015]
[Means for Solving the Problems]
  Of this inventionAccording to one aspectThe memory system includes a memory chip, a CPU that controls reading of data from the memory chip or writing of data to the memory cell, and a bus for transferring data between the memory chip and the CPU. And
  The memory chip isA plurality of memory cell arrays in which memory cells are arranged in a matrix; a row decoder provided corresponding to each of the plurality of memory cell arrays; and selecting a row of the memory cell array based on a row address signal; A sense amplifier circuit provided corresponding to each of the memory cell arrays, supplied with data read from a memory cell in a row selected by the row decoder, and provided corresponding to each sense amplifier circuit; A DQ line shared by a plurality of memory cell arrays, a column switch provided corresponding to each of the sense amplifier circuits and performing a selection operation of a sense amplifier circuit connected to the DQ line based on a column address signal; and the DQ A plurality of DQ devices are connected to each I / O, and the DQ line selection operation is performed for each I / O based on the column address signal. Shared by the DQ lines belonging to each I / O, and a plurality of DQ buffers provided corresponding to these DQ decoders and supplied with data on the DQ lines selected by the DQ decoder for each I / O. Spare DQ lines to beA spare memory cell;A spare sense amplifier circuit to which data read from the spare memory cell is supplied, a spare column switch for selecting connection of the spare sense amplifier circuit to the spare DQ line, and a defective DQ line A first storage unit that stores an address; a second storage unit that is provided for each I / O and stores an I / O to which a defective DQ line belongs;SaidpluralWhen a defect occurs in a memory cell in the memory cell array, a fuse unit for replacing the defective memory cell with the spare memory cell, and in response to an address and a command supplied from the CPU, the memory cell array A read / write unit that reads data from or writes data to the memory cell, an input unit that supplies data supplied from the CPU via the bus to the read / write unit, and the read and write unit An output unit for supplying data read from the memory cell array by the writing unit to the CPU via the bus and an internal clock from an external clock supplied from the CPU are generated, and the reading is performed based on the internal clock. And controlling the writing unit, the input unit and the output unit A clock generator, on the basis of a fuse program signal supplied from the CPU, and the defective address; and a fuse program unit for programming the fuse unit,
  After writing data from the CPU to the memory cells in the memory cell array, this data is read and verified, and when there is a mismatch, a fuse program signal is supplied from the CPU to the fuse program unit. A defective address is programmed in the fuse portion, and based on the address programmed in the fuse portion, a defective memory cell is replaced with a spare memory cell,When the address stored in the first storage unit is accessed, the DQ line of the address belonging to the I / O stored in the second storage unit and stored in the first storage unit, The sense amplifier circuit connected to the DQ line and the column switch for selecting the sense amplifier circuit are replaced with the spare DQ line, the spare sense amplifier circuit, and the spare column switch, respectively. The spare sense amplifier circuit and the spare column switch are shared by the DQ lines belonging to each I / O.
In addition, a memory system according to one embodiment of the present invention includes a memory chip, a CPU that controls reading of data from the memory chip or writing of data to the memory cell, and between the memory chip and the CPU. And a bus for sending and receiving data on
The memory chip includes a plurality of memory cell arrays in which memory cells are arranged in a matrix, and a row decoder provided corresponding to each of the plurality of memory cell arrays, and selecting a row of the memory cell array based on a row address signal A plurality of sense amplifier circuits provided corresponding to the plurality of memory cell arrays, respectively, to which data read from memory cells in a row selected by the row decoder is supplied, and corresponding to the sense amplifier circuits. Established A DQ line shared by the plurality of memory cell arrays; a column switch provided corresponding to each of the sense amplifier circuits and performing a selection operation of a sense amplifier circuit connected to the DQ line based on a column address signal; The DQ lines are connected to each I / O, and a plurality of DQ decoders for selecting the DQ lines for each I / O based on the column address signal are provided corresponding to the DQ decoders, A plurality of DQ buffers to which data on the DQ line selected by the DQ decoder is supplied for each I / O, a spare DQ line shared by the DQ lines belonging to each I / O, a spare memory cell, and the spare memory A plurality of spare sense amplifier circuits to which data read from a cell is supplied, and a spare color amplifier for selecting connection of the spare sense amplifier circuit to the spare DQ line A switch, a first detection unit that is provided corresponding to each of the spare sense amplifier circuits, stores an address of a defective DQ line, and detects access to the stored address; and a DQ line of an address to be replaced Is stored for each I / O, and when an address access is detected by the first detector, the DQ line should be replaced for each I / O based on the information. A second detector for detecting access of an address; a data path extending from the DQ line to be replaced detected by the second detector to a DQ buffer corresponding to the DQ line; and the second detector When it is detected that the DQ line should be replaced, the data path extends from the spare DQ line to be replaced to a spare sense amplifier circuit corresponding to the DQ buffer corresponding to the DQ line. A switching unit for switching the memory cell, a fuse unit for replacing the defective memory cell with the spare memory cell when a defect occurs in a memory cell in the plurality of memory cell arrays, an address and a command supplied from the CPU In response to the data, a read / write unit for reading data from the memory cell array or writing data to the memory cell, and data supplied from the CPU via the bus are input to the read / write unit. An input unit for supplying, an output unit for supplying data read from the memory cell array by the read / write unit to the CPU via the bus, and an internal clock from an external clock supplied from the CPU , The read and write unit based on the internal clock, An internal clock generation unit that controls the input unit and the output unit, and a fuse program unit that programs a defective address in the fuse unit based on a fuse program signal supplied from the CPU,
After writing data from the CPU to the memory cells in the memory cell array, this data is read and verified, and when there is a mismatch, a fuse program signal is supplied from the CPU to the fuse program unit. A defective address is programmed in the fuse portion, and a memory cell in which a failure has occurred is replaced with a spare memory cell based on the address programmed in the fuse portion.
Furthermore, a memory system according to one embodiment of the present invention includes a memory chip, a CPU that controls reading of data from the memory chip or writing of data to the memory cell, and between the memory chip and the CPU. And a bus for sending and receiving data on
The memory chip includes a plurality of memory cell arrays in which memory cells are arranged in a matrix, and a row decoder provided corresponding to each of the plurality of memory cell arrays, and selecting a row of the memory cell array based on a row address signal A plurality of sense amplifier circuits provided corresponding to the plurality of memory cell arrays, respectively, to which data read from memory cells in a row selected by the row decoder is supplied, and corresponding to the sense amplifier circuits. And a DQ line shared by the plurality of memory cell arrays and a sense amplifier circuit provided corresponding to each sense amplifier circuit and connected to the DQ line based on a column address signal. A column switch and the DQ line are connected for each I / O, and the DQ line is selected based on the column address signal. A plurality of DQ decoders for each I / O, a plurality of DQ buffers provided corresponding to these DQ decoders and supplied on a DQ line selected by the DQ decoder for each I / O, and each IQ A spare DQ line shared by DQ lines belonging to / O, a spare memory cell, a plurality of spare sense amplifier circuits supplied with data read from the spare memory cell, and the spare to the spare DQ line Spare column switch for selecting the connection of the sense amplifier circuit, and corresponding to each spare sense amplifier circuit. Information on whether or not the DQ line of the address to be replaced has been accessed, and the first detection unit for storing the address of the DQ line where the failure has occurred and detecting the access to the stored address is stored for each I / O. A second detection unit that detects access of the address to be replaced for each I / O based on the information when an access to the address is detected by the first detection unit; A third detector for detecting access to the memory cell array to be replaced; a data path extending from the DQ line to be replaced detected by the second detector to a DQ buffer corresponding to the DQ line; When it is detected that the DQ line is to be replaced by the two detection units, a data extending from the spare DQ line to be replaced to a spare sense amplifier circuit corresponding to the DQ buffer corresponding to the DQ line A switching unit for switching between tapas, a fuse unit for replacing the defective memory cell with the spare memory cell when a defect occurs in a memory cell in the plurality of memory cell arrays, and an address supplied from the CPU In response to the command, a read / write unit that reads data from the memory cell array or writes data to the memory cell, and reads and writes data supplied from the CPU via the bus An input unit supplied to the unit, an output unit for supplying data read from the memory cell array by the read and write unit to the CPU through the bus, and an internal clock from an external clock supplied from the CPU. Generate and read and write based on this internal clock Inclusive unit, comprising an internal clock generator for controlling the input section and the output section, based on the fuse program signal supplied from the CPU, and a fuse program unit for programming a defective address in the fuse unit,
After writing data from the CPU to the memory cells in the memory cell array, this data is read and verified, and when there is a mismatch, a fuse program signal is supplied from the CPU to the fuse program unit. A defective address is programmed in the fuse portion, and a memory cell in which a failure has occurred is replaced with a spare memory cell based on the address programmed in the fuse portion.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a diagram for explaining a redundancy system and redundancy system for a semiconductor memory device according to the first embodiment of the present invention, and is related to decoding by a column address signal in the multi-bit memory shown in FIG. Only extracted is shown schematically. That is, the circuit shown in FIG. 1 is different from the conventional circuit shown in FIG. 16 in that the spare DQ lines 15b and 15b are not provided for each I / O, but a plurality of I / Os are replaced together. The spare DQ lines 15c and 15c are provided. A spare sense amplifier circuit 13c and a spare memory cell are connected to the spare DQ lines 15c and 15c through a spare column switch 14c. To each I / O, 8 pairs of DQ lines 15a, 15a,... Excluding the spare DQ lines 15b, 15b of FIG. Spare DQ lines 15c and 15c are common to each I / O, and spare DQ lines 15c and 15c are commonly connected to all DQ decoders 16-1, 16-2,. Which of the sense amplifier circuits is connected to the DQ line is the same for both the spare DQ lines 15c and 15c and the normal DQ lines 15a and 15a, and is selected by the column switch 14a or 14c selected by the column address signal. The fuse box 20 belongs to one I / O and is a 3-bit fuse circuit 20a, 20b that identifies which of the eight DQ line pairs 15a, 15a,... Selected by the column address signal is a defective DQ line. , 20c. Further, 1-bit fuse circuits 21-1, 21-2,... Provided for each I / O are for designating whether or not to use spare DQ lines 15c, 15c, respectively.
[0018]
FIG. 2 shows a configuration example of the fuse box 20 in the circuit shown in FIG. In each of the fuse circuits 20a to 20c, fuse elements F1 and F2, P channel type MOS transistors Q1 to Q4, N channel type MOS transistors Q5 and Q6, inverter circuits INV1 to INV4, AND gates 23, 24, 25, etc. It is included. In FIG. 2, only the circuit configuration of the fuse circuit 20a is shown in detail, and the fuse circuits 20b and 20c are shown in blocks, but the fuse circuits 20b and 20c have substantially the same configuration as the fuse circuit 20a.
[0019]
Signal BPRST is supplied to the gates of MOS transistors Q1, Q5 and the gates of MOS transistors Q3, Q6, respectively. The source and drain of the MOS transistor Q1, the fuse element F1, and the drain and source of the MOS transistor Q5 are connected in series between the power supplies Vcc and Vss. The drain of the MOS transistor Q1 and the input terminal of the inverter circuit INV1 are connected to the connection node N1 between the drain of the MOS transistor Q1 and the fuse element F1. The source of the MOS transistor Q2 is connected to the power supply Vcc, and the gate is connected to the output terminal of the inverter circuit INV1. MOS transistor Q2 and inverter circuit INV1 form a latch circuit, and latch the potential of node N1. The input terminal of the inverter circuit INV 2 is connected to the output terminal of the inverter circuit INV 1, and the output terminal is connected to one input terminal of the AND gate 23. One bit A0 of the column address is input to the other input terminal of the AND gate 23, and the output of the AND gate 23 is supplied to one input terminal of the AND gate 25.
[0020]
The source and drain of the MOS transistor Q3, the fuse element F2, and the drain and source of the MOS transistor Q6 are connected in series between the power sources Vcc and Vss. The drain of the MOS transistor Q4 and the input terminal of the inverter circuit INV3 are connected to the connection node N2 between the drain of the MOS transistor Q3 and the fuse element F2. The source of the MOS transistor Q4 is connected to the power supply Vcc, and the gate is connected to the output terminal of the inverter circuit INV3. MOS transistor Q4 and inverter circuit INV3 form a latch circuit, and latch the potential of node N2. The input terminal of the inverter circuit INV4 is connected to the output terminal of the inverter circuit INV3, and the output terminal is connected to one input terminal of the AND gate 24. A complementary signal / A0 of 1 bit A0 of the column address (/ means an inverted signal, that is, a bar) is input to the other input terminal of the AND gate 24, and the output of the AND gate 24 is the AND gate 25. Is supplied to the other input terminal.
[0021]
Further, 1 bit A1 of the column address and its complementary signal / A1 are input to the fuse circuit 20b, and 1 bit A2 of the column address and its complementary signal / A2 are input to the fuse circuit 20c.
[0022]
The signal BPRST becomes “L” level before the access starts, the MOS transistors Q1 and Q3 are turned on, the MOS transistors Q5 and Q6 are turned off, and the nodes N1 and N2 are precharged, and then the “H” level. This is a signal for maintaining the state of whether or not the fuse F1 or F2 has been cut. When redundancy is performed, either one of the fuses F1 or F2 is cut, and both fuses are not cut. In the address bit in which the fuse element F1 or F2 is cut, the output signal Bj (j = 0 to 2) of the AND gate 25 in the fuse circuit becomes “H” level.
[0023]
The output signals B0, B1, B2 of the AND gates 25 in the fuse circuits 20a to 20c are respectively supplied to the AND gates 26. In other words, when the addresses of the defective DQ lines and the bits of the cut fuse elements all match, in other words When the address of the input defective DQ line matches the address stored in the fuse box 20, the output signal RDQ of the AND gate 26 becomes "H" level.
[0024]
3 shows a configuration example of the fuse circuits 21-1, 21-2,... In the circuit shown in FIG. This fuse circuit is configured substantially the same as one of the complementary circuits in the fuse circuit shown in FIG. Each fuse circuit 21-1, 21-2,... Includes a fuse element F3, P channel type MOS transistors Q7, Q8, N channel type MOS transistor Q9, inverter circuits INV5, INV6, and AND gate 27, etc. It is. The signal BPRST is supplied to the gates of the MOS transistors Q7 and Q9, respectively. The source and drain of the MOS transistor Q7, the fuse element F3, and the drain and source of the MOS transistor Q9 are connected in series between the power supplies Vcc and Vss. A connection node N3 between the drain of the MOS transistor Q7 and the fuse element F3 is connected to the drain of the MOS transistor Q8 and the input terminal of the inverter circuit INV5. The source of the MOS transistor Q8 is connected to the power supply Vcc, and the gate is connected to the output terminal of the inverter circuit INV5. MOS transistor Q8 and inverter circuit INV5 form a latch circuit, and latch the potential of node N3. The input terminal of the inverter circuit INV6 is connected to the output terminal of the inverter circuit INV5, and the output terminal is connected to one input terminal of the AND gate 27. The signal RDQ output from the AND gate 26 is input to the other input terminal of the AND gate 27.
[0025]
The fuse circuit 21-1 is representatively shown in detail, but the other fuse circuits 21-2,... Provided corresponding to each I / O have the same configuration as the fuse circuit 21-1.
[0026]
The output signals FBMTC0, FBMTC1,... Of the AND gate 27 in each fuse circuit 22-1, 22-2,... Are supplied to the OR gate 28, respectively, and the output signal SR of this OR gate 28 and this signal SR are inverted by the inverter circuit 29. The data path is switched by the signal SN. When the fuse element F3 in the fuse circuit belonging to the defective I / O is disconnected, the output of the inverter circuit INV6 becomes “H” level, and the address corresponding to the inputted defective DQ line and the fuse box 20 are stored. When the signal RDQ becomes "H" level when the address matches, the output signal of the AND gate 27 of the fuse circuit provided corresponding to the I / O belonging to this defective DQ line becomes "H" level. The output signal SR of the OR gate 28 becomes “H” level, and the output signal SN of the inverter circuit 29 becomes “L” level. On the other hand, in the fuse circuit corresponding to the I / O in which no defect has occurred, the output signal SR of the OR gate 28 is at the “L” level and the output signal SN of the inverter circuit 29 is at the “H” level.
[0027]
FIG. 4 shows a data path for switching the data path from the memory cell belonging to the corresponding I / O to the DQ buffer from the defective DQ line to the data path from the spare memory cell to the DQ buffer when redundancy is performed. The switching circuit is shown in a simplified manner, and is provided for each overlaid DQ line 15a, 15a,. This circuit includes clocked inverter circuits 30 and 31 and an inverter circuit 32. The overlaid DQ line 15a is connected to the input terminal of the clocked inverter circuit 30, and the output signal SN of the circuit shown in FIG. 3 is supplied to the clock input terminal. A spare overlaid DQ line 15c is connected to the input terminal of the clocked inverter circuit 31, and a signal SR is supplied to the clock input terminal. The output terminals of the clocked inverter circuits 30 and 31 are connected to the input terminal of the inverter 32, and the output terminal of the inverter 32 is connected to the input terminal of the DQ buffer 17. The clocked inverter circuit 30 operates as an inverter circuit when the signal SN is at “H” level, and the output terminal is in a high impedance state when the signal SN is at “L” level. Similarly, the clocked inverter circuit 31 operates as an inverter circuit when the signal SR is at “H” level, and the output terminal is in a high impedance state when the signal SR is at “L” level.
[0028]
Therefore, when the input address and each bit of the fuse box 20 do not match, the overlaid DQ line 15a is selected, and the signal on the overlaid DQ line 15a is transmitted via the clocked inverter circuit 30 and the inverter circuit 32. It is supplied to the DQ buffer 17. On the other hand, when the input address matches each bit of the fuse box 20 (when the overlaid DQ line 15a is defective), the spare overlaid DQ line 15c is selected and the spare overlaid DQ line 15c is selected. Is supplied to the DQ buffer 17 through the clocked inverter circuit 31 and the inverter circuit 32.
[0029]
According to such a redundancy system and redundancy system of a semiconductor memory device, replacement is performed only with memory cells belonging to one I / O in which a failure has occurred, so that even if the number of bits increases, it can be efficiently remedied. . Further, the spare memory cell, spare sense amplifier circuit 13c, spare column switch 14c and spare DQ lines 15c and 15c are common to each I / O, and it is not necessary to provide each I / O. Since it is sufficient to provide 1-bit fuse circuits 21-1, 21-2,... For storing whether or not there is a defective DQ line every time, it is possible to contribute to higher integration.
[0030]
FIG. 5 is a diagram for explaining a redundancy system and a redundancy system of a semiconductor memory device according to the second embodiment of the present invention. The system and system shown in FIG. 1 are divided into four senses belonging to a spare DQ line. The amplifiers can be used independently of each other. In other words, in the first embodiment, spare replacement is performed only with an I / O that requires a spare, but when spare DQ lines 15c and 15c are used in a certain I / O, other I / Os Spare DQ lines can no longer be used. Further, the replacement with the spare is a combination of the four sense amplifiers in the spare sense amplifier circuit 13c, and the set of the four sense amplifiers is fixed. Therefore, this second embodiment is intended to provide a more efficient redundancy system and redundancy system.
[0031]
In the circuit shown in FIG. 5, the same parts as those in the circuit shown in FIG. The number of sense amplifiers in the sense amplifier circuits 13a, 13a,... Belonging to each I / O is 4 × 8 (pair) = 32, and a 5-bit fuse circuit is required to select this. Since each of the four spare sense amplifiers in the spare sense amplifier circuit 13c provided on the spare DQ lines 15c and 15c can accept replacement independently, four fuse boxes 33 to 36 each having 5 bits are provided. Yes. The spare DQ lines 15c, 15c are common to the DQ decoders 16-1, 16-2,..., And the spare DQ lines 15c, 15c belong to four senses belonging to four different DQ lines 15a, 15a,. One sense amplifier in the amplifier circuit 13a can be replaced. In order to indicate which I / O is used by each of the four spare sense amplifiers, fuse boxes 37-1, 37-2,... Each having a 4-bit fuse circuit are provided for each I / O. ing. Each of the 4-bit fuse boxes 37-1, 37-2,... Can be used by only one I / O, and when the column address signal indicates a defective column, The spare DQ lines 15c and 15c are selected by the DQ decoders 16-1, 16-2,... Only in the I / O indicating that they are being used.
[0032]
6 to 8 respectively show a configuration example of the fuse box 33, a configuration example of the fuse box 37-1, and a configuration example of the data path switching circuit in the circuit shown in FIG.
[0033]
As shown in FIG. 6, the fuse box 33 is composed of fuse circuits 33a to 33e, and in each of the fuse circuits 33a to 33e, fuse elements F1 and F2, P channel type MOS transistors Q1 to Q4, an N channel type. MOS transistors Q5, Q6, inverter circuits INV1-INV4, AND gates 23, 24, 25, and the like are included. In FIG. 6, the circuit configuration of the fuse circuit 33a is shown in detail, and the fuse circuits 33b to 33e are shown in blocks, but the fuse circuits 33b to 33e have substantially the same circuit configuration as the fuse circuit 33a. A signal BPRST is supplied to each of the fuse circuits 33a to 33e, and 1 bit A0, / A0 to A4, / A4 of the column address is supplied to each fuse circuit. The output signals B0 to B4 of the fuse circuits 33a to 33e are supplied to the AND gate 38, and the signal RDQ0 is output from the AND gate 38.
[0034]
The fuse boxes 34 to 36 have substantially the same circuit configuration as the fuse box 33, and signals RDQ1 to RDQ3 are output from the fuse boxes 34 to 36, respectively.
[0035]
FIG. 7 shows a configuration example of the fuse box 37-1 in the circuit shown in FIG. The fuse box 37-1 includes fuse circuits 37-1a to 37-1d. Each fuse circuit is configured in the same manner as the circuit shown in FIG. 3, and in the fuse circuit 37-1a, a fuse element F3, P-channel MOS transistors Q7 and Q8, an N-channel MOS transistor Q9, an inverter, respectively. Circuits INV5 and INV6, an AND gate 27, and the like are included. The output signals FBMTC0 to FBMTC3 of the fuse circuits 37-1a to 37-1d are respectively supplied to the OR gate 38, and the data path is switched by the output signal SR of the OR gate 38 and the signal SN obtained by inverting the signal SR by the inverter circuit 39. .
[0036]
FIG. 8 shows a simplified circuit for switching data paths, which is provided for each overlaid DQ line 15a. This circuit includes clocked inverter circuits 40 and 41 and an inverter circuit 42. The overlaid DQ line 15a is connected to the input terminal of the clocked inverter circuit 40, and the output signal SN of the circuit shown in FIG. 7 is supplied to the clock input terminal. A spare overlay DQ line 15c is connected to the input terminal of the clocked inverter circuit 41, and a signal SR is supplied to the clock input terminal. The output terminals of the clocked inverter circuits 40 and 41 are connected to the input terminal of the inverter 42, and the output terminal of the inverter 42 is connected to the input terminal of the DQ buffer 17. The clocked inverter circuit 40 operates as an inverter circuit when the signal SN is at “H” level, and the output terminal is in a high impedance state when the signal SN is at “L” level. The clocked inverter circuit 41 operates as an inverter circuit when the signal SR is at “H” level, and the output terminal is in a high impedance state when the signal SR is at “L” level.
[0037]
Therefore, when the input address does not match each bit of the fuse box 20, the signal on the overlaid DQ line 15 a is supplied to the DQ buffer 17 via the clocked inverter circuit 40 and the inverter circuit 42. On the other hand, when the input address matches each bit of the fuse box 20, the signal on the spare overlay DQ line 15 c is supplied to the DQ buffer 17 via the clocked inverter circuit 41 and the inverter circuit 42.
[0038]
According to such a configuration and method, since replacement is performed with only one I / O in which a failure has occurred, it can be efficiently remedied even when the number of bits is increased. Further, the spare memory cell, spare sense amplifier circuit 13c, spare column switch 14c and spare DQ lines 15c and 15c are common to each I / O, and it is not necessary to provide them for each I / O. Can also contribute. The spare replacement can be performed more efficiently because the four spare sense amplifiers in the sense amplifier circuit 13c can be independently performed for the sense amplifiers belonging to different I / Os.
[0039]
FIG. 9 is a diagram for explaining the redundancy system and redundancy system of the semiconductor memory device according to the third embodiment of the present invention, and specifically shows the column configuration of the memory cell array. That is, in the redundancy system and redundancy system of the semiconductor memory device according to the first and second embodiments described above, all the spare DQ lines are commonly connected to the DQ decoder. For this reason, the capacity of the spare DQ line is considerably larger than that of other regular DQ lines, and there is a possibility that the speed of data transfer is unbalanced. As shown in FIG. 15, the memory is composed of n memory cell arrays, and DQ lines 15, 15,... Are provided in common in this memory cell array. Replacement to spare by address occurs. As a result, even when a memory cell array that does not actually need to use a spare DQ line is being accessed, there is no means for distinguishing this, so replacement with a spare occurs. Therefore, in the third embodiment to be described, these points are improved and the relief efficiency is further improved.
[0040]
One pair of overlayed DQ lines 15a, 15a,... Is provided in one memory cell array, and a sense amplifier circuit 13d is provided for each pair of overlaid DQ lines 15a, 15a,. Each sense amplifier circuit 13d is provided with eight sense amplifiers, and there are 1024 sense amplifiers. One pair of overlayed DQ lines 15a and 15a constitutes one I / O, and there are 16 I / Os in total. In addition, the number of memory cell arrays activated independently is four, and r0 and r1 are assigned as row address bits for distinguishing them.
[0041]
First, since 8 × 8 = 64 sense amplifiers are provided in one I / O, 6 bits are required to specify this, and a 6-bit fuse is used for replacing one column. A fuse box with a circuit is required. On the other hand, the number of spare sense amplifiers in the spare sense amplifier circuit 13c is four, and four fuse boxes are required to replace each of them with an arbitrary column. Therefore, a fuse block 47 including four fuse boxes 43 to 46 having a 6-bit fuse circuit is provided. Further, there are four memory cell arrays that can be activated independently. In order to enable independent replacement with spare sense amplifiers, fuse blocks 48, 49, 50 similar to the above are provided for each memory cell array. Is provided. Here, r0 = 0 and r1 = 0 are assigned to the fuse block 48 as row address bits, and r0 = 1 and r1 = 0 are assigned to the fuse block 49 as row address bits. Also, r0 = 0 and r1 = 1 are assigned to the fuse block 50 as row address bits, and r0 = 1 and r1 = 1 are assigned to the fuse block 47 as row address bits.
[0042]
Spare sense amplifiers are connected to spare DQ lines 15c and 15c in accordance with signals RDQ0 to RDQ3 from the fuse box coinciding with the 6 bits of the column address sent to the selected memory cell array, and the data on spare DQ lines 15c and 15c. Is amplified by a spare DQ buffer (SDQB) 51.
[0043]
The 4-bit fuse boxes 52-1, 52-2,... Are provided corresponding to the regular DQ buffers 17-1, 17-2,. The fuse boxes 52-1, 52-2,... Indicate which of the four spare sense amplifiers are used in which I / O. If a spare sense amplifier indicated by one of the fuse bits is used, there is a possibility that a spare is used in the I / O, but it cannot be determined unless the memory cell array is activated. Therefore, in order to indicate which I / O is used as a spare when which memory cell array is selected, the number of memory cell arrays, that is, in this case, a 4-bit fuse box 53-1, 53-2,... Are further provided in each DQ buffer 17-1, 17-2,. When the signal generated by the two bits r0 and r1 of the row address indicating which memory cell array is activated matches any of the four fuse bits, the defective column is selected by the I / O. And spares are used. That is, the signals from the fuse indicating the spare sense amplifier and the fuse indicating the activated cell array are simultaneously generated in the DQ buffer, and the spare is selected in the I / O. The spare is selected by using the data path switching circuits 54-1, 54-2,... By changing the data transfer path from the DQ buffers 17-1, 17-2,... To the data transfer path from the spare DQ buffer 51. By doing. In order to eliminate the difference in load capacity between the spare DQ lines 15c and 15c and the regular DQ lines 15a and 15a as much as possible, input / output data of the DQ buffers 17-1, 17-2,. Switching to a spare is performed with a pass. The difference in the load on the RWD lines 18-1, 18-2,... At each I / O when the spare is used and when the spare is used can be adjusted by the drive capability of the spare DQ buffer 51.
[0044]
FIG. 10 shows a configuration example of the fuse box 43 in the circuit shown in FIG. The fuse box 43 includes fuse circuits 43a to 43f. In each of the fuse circuits 43a to 43f, fuse elements F1 and F2, P channel type MOS transistors Q1 to Q4, N channel type MOS transistors Q5 and Q6, Inverter circuits INV1 to INV4, AND gates 23, 24, and 25 are included. In FIG. 10, the circuit configuration of the fuse circuit 43a is shown in detail, and the fuse circuits 43b to 43f are shown in blocks, but the fuse circuits 43b to 43f have substantially the same circuit configuration as the fuse circuit 43a. A signal BPRST is supplied to each fuse circuit 43a to 43f, and 1 bit A0, / A0 to A5, / A5 of the column address is supplied to each fuse circuit. Then, output signals B0 to B5 of the fuse circuits 43a to 43f are supplied to the AND gate 55, and a signal RDQ0 is output from the AND gate 55.
[0045]
The fuse boxes 44 to 46 have substantially the same circuit configuration as the fuse box 43, and signals RDQ1 to RDQ3 are similarly output from the respective fuse boxes 44 to 46. Also, the fuse blocks 48 to 50 are configured in the same manner as the block 47 of the fuse boxes 43 to 46.
[0046]
FIG. 11 shows fuse boxes 52-1 and 53-1 in the circuit shown in FIG. 9 and circuit portions related to them. Signals RDQ0 to RDQ3 respectively corresponding to the four sense amplifiers output from the fuse blocks 47 to 50 are supplied to the OR gates 56-1 to 56-4 for each sense amplifier. The OR gate 56-1 includes signals RDQ0-47 output from the block 47, signals RDQ0-48 output from the block 48, signals RDQ0-49 output from the block 49, and signals RDQ0-50 output from the block 50. And the output signal of the OR gate 56-1 is supplied to the AND gate 27 in the fuse circuit 52-1a. The OR gate 56-2 is supplied with the signals RDQ1-47, RDQ1-48, RDQ1-49, and RDQ1-50, and the output signal of the OR gate 56-2 is supplied to the AND gate in the fuse circuit 52-1b. . A signal RDQ2-47, a signal RDQ2-48, a RDQ2-49, and a signal RDQ2-50 are supplied to the OR gate 56-3, and an output signal of the OR gate 56-3 is supplied to an AND gate in the fuse circuit 52-1. . Similarly, a signal RDQ3-47, a signal RDQ3-48, a RDQ3-49, and a signal RDQ3-50 are supplied to the OR gate 56-4, and an output signal of the OR gate 56-4 is supplied to an AND gate in the fuse circuit 52-1d. Supplied. Then, output signals FBMTC0 to FBMTC3 of the fuse circuits 52-1a to 52-1d are supplied to the OR gate 58.
[0047]
In addition, AND gates 57-1 to 57-4 are provided in order to identify the blocks in the row of the memory cell array, and row addresses r0 and r1 are respectively set to (0, 0), (1, 0), (0, 1), (1, 1) are supplied. The output signals of the AND gates 57-1 to 57-4 are supplied to the AND gate 27 in the fuse circuits 53-1a to 53-1d, and the output signals RBMTC0 to RBMTC3 of the fuse circuits 53-1a to 53-1d are output. It is supplied to the OR gate 59. The output signals of the OR gates 58 and 59 are supplied to the AND gate 60, and the data path is switched by the output signal SR of the AND gate 60 and the signal SN obtained by inverting the signal SR by the inverter circuit 61.
[0048]
11, the fuse boxes 52-1 and 53-1 have been described as an example, but the fuse boxes 52-2,... And 53-2,.
[0049]
FIG. 12 shows a schematic configuration of the data path switching circuit 54 in FIG. This circuit includes clocked inverter circuits 62 and 63 and an inverter circuit 64. The output terminal of the DQ buffer 17 is connected to the input terminal of the clocked inverter circuit 62, and the output signal SN of the circuit shown in FIG. 11 is supplied to the clock input terminal. The output terminal of the spare DQ buffer 51 is connected to the input terminal of the clocked inverter circuit 63, and the signal SR is supplied to the clock input terminal. The output terminals of the clocked inverter circuits 62 and 63 are connected to the input terminal of the inverter 64, and the output terminal of the inverter 64 is connected to the RWD bus 18.
The clocked inverter circuit 62 operates as an inverter circuit when the signal SN is at “H” level, and the output terminal is in a high impedance state when the signal SN is at “L” level.
The clocked inverter circuit 63 operates as an inverter circuit when the signal SR is at “H” level, and the output terminal is in a high impedance state when the signal SR is at “L” level.
[0050]
According to such a configuration, replacement is performed with only one I / O in which a failure has occurred, so that even if the number of bits is increased, it can be efficiently remedied. Further, the spare memory cell, spare sense amplifier circuit 13c, spare column switch 14c and spare DQ lines 15c and 15c are common to each I / O, and it is not necessary to provide them for each I / O. Can also contribute. The spare replacement can be performed independently for the four spare sense amplifiers in the sense amplifier circuit 13c with respect to the sense amplifiers belonging to different I / Os, so that more efficient replacement can be performed. Further, a spare DQ buffer 51 is provided, and the spare DQ lines 15c, 15c and the regular DQ line are switched to the spare by the input / output data path of the DQ buffers 17-1, 17-2,. The difference in load capacity between 15a and 15a can be reduced, and the data transfer speed can be equalized. In addition, if there is a spare use request at the same column address of different I / O in one memory cell array, that is, both the spare sense amplifier selection fuse bit and the cell array selection fuse bit are the same bit in two or more I / Os. Is in the selected state, spare DQ buffers are selected simultaneously for a plurality of I / Os. Except in this case, that is, when it is necessary to use spares for two or more I / Os simultaneously. Except for the above, it is possible to replace the column position on the memory cell array from an arbitrary position to a spare.
[0051]
FIG. 13 is a block diagram showing a schematic configuration by extracting a part of the state in which the memory chip as described above is incorporated in the system. The memory chip 100 basically has the same configuration as that described in each of the above embodiments. The memory chip 100 is connected to the CPU 102 via a bus (address bus, command bus, data bus) 101, receives addresses and commands from the CPU 102, and exchanges data with the CPU 102. Yes. The memory chip 100 includes a memory cell array 103, a read / write circuit 104, an input circuit 105, an output circuit 106, a synchronization circuit 107, a clock buffer 108, a fuse program circuit 109, and the like. The clock signal CK output from the CPU 102 is input to the clock buffer 108, and the output of the clock buffer 108 is used as the internal clock CLK of the memory chip 100. This internal clock CLK is supplied to the read / write circuit 104 and the synchronization circuit 107. The read / write circuit 104 receives an address and a command from the CPU 102 via the bus 101, and reads data from the memory cell array 103 and writes data to the memory cell array 103 in synchronization with the internal clock CLK. The synchronization circuit 107 removes a deviation (skew) between the clock signal CK and the internal clock signal CLK, and the internal clock signal CK ′ from which the deviation is removed is supplied to the input circuit 105 and the output circuit 106. 105 and 106 operate in synchronization with the signal CK ′. The fuse program circuit 109 receives the fuse program signal FP from the CPU 102 and controls the read / write circuit 104 to change the data path from the defective DQ line to the corresponding DQ buffer and the data path from the spare DQ line to the DQ buffer. It is supposed to switch to.
[0052]
In the above configuration, when a defect occurs in the memory chip (memory cell) 100 due to aging or the like, data is written from the CPU 102 to each memory cell in the memory cell array 103, and this data is read and verified. When there is a mismatch, the CPU 102 supplies a fuse program signal FP to the fuse program circuit 109, and the fuse program circuit 109 programs a defective address in the fuse box in each of the above-described embodiments, and a corresponding DQ buffer from the defective DQ line. The data path to is switched to the data path from the spare DQ line to the DQ buffer, and the defective memory cell is replaced with a spare memory cell. As a result, even if a failure occurs in a memory cell due to aging or the like after being incorporated into the system, it is possible to relieve the system itself without making it defective.
[0053]
FIG. 14 is a flowchart for explaining a redundancy method in the memory system shown in FIG. First, the system power is turned on (step 1), and writing is performed by giving an address and data from the CPU 102 to the memory chip 100 (step 2). Next, the same address is given from the CPU 102 and data is read to the CPU 102 from the address where the above-mentioned writing of the memory chip 100 is performed (step 3), and the read data is compared with the written data (step 4). If both data match, it is determined whether or not all addresses have been tested (step 5). If it is determined that all addresses have not been tested, the address is changed. (Step 7), the operation from Step 2 to Step 6 is sequentially repeated. If it is determined that the data written in step 5 and the read data match at all addresses, it is determined that the memory chip 100 is operating normally and the test is terminated (step 7). .
[0054]
On the other hand, when a mismatch between the two data is detected in step 4, the number of used fuse boxes is confirmed (step 8), and it is determined whether or not usable fuses remain (step 9). If it is determined that usable fuses remain, a fuse program signal FP is generated from the CPU 102 and supplied to the fuse program circuit 109 (step 10), and a defective address is programmed into the fuse (step 11). Thereafter, the process returns to step 6 to change the address, and the process returns to step 2 to repeat the above-described operation. On the other hand, if it is determined in step 9 that no usable fuse remains, the system is stopped as a memory failure (step 12).
[0055]
According to the above-described method, even if a defect occurs due to secular change after the memory chip 100 is incorporated into the system, it can be easily remedied if there is a usable fuse (spare memory cell). Further, since the test is performed while confirming the number of usable fuse boxes, the useless test operation is not repeated when there is no usable fuse box.
[0056]
In the system shown in FIG. 13, the case where the fuse program signal FP is given as an independent signal from the CPU 102 to the fuse program circuit 109 via the signal line has been described as an example. You may comprise so that it may input in.
[0057]
【The invention's effect】
  As described above, according to the present invention, it is possible to obtain a memory system capable of efficient defect repair.Also in the systemMemory that can be remedied even if a memory cell malfunctions due to aging etc.The system is obtained.
[Brief description of the drawings]
FIG. 1 is a circuit diagram schematically illustrating a semiconductor memory device according to a first embodiment of the present invention, in which only a portion related to decoding by a column address signal in a multi-bit memory is extracted. .
2 is a circuit diagram showing a configuration example of a fuse box in the circuit shown in FIG. 1. FIG.
3 is a circuit diagram showing a configuration example of a fuse circuit in the circuit shown in FIG. 1;
4 shows a data path switching circuit for switching a data path from a defective DQ line to a DQ buffer to a data path from a spare memory cell to the DQ buffer when redundancy is performed in the circuit shown in FIG. The circuit diagram simplified and shown.
FIG. 5 is a circuit diagram schematically showing only a portion related to decoding by a column address signal in a multi-bit memory for explaining a semiconductor memory device according to a second embodiment of the present invention; .
6 is a circuit diagram showing a configuration example of a fuse box for selecting a sense amplifier in a sense amplifier circuit belonging to each I / O in the circuit shown in FIG. 5;
7 is a circuit diagram showing a configuration example of a fuse box for indicating which I / O a sense amplifier in a spare sense amplifier circuit is used in the circuit shown in FIG. 5;
8 shows a data path switching circuit for switching a data path from a defective DQ line to a DQ buffer to a data path from a spare memory cell to the DQ buffer when redundancy is performed in the circuit shown in FIG. The circuit diagram simplified and shown.
FIG. 9 is a circuit diagram schematically illustrating a semiconductor memory device according to a third embodiment of the present invention, in which only a portion related to decoding by a column address signal in a multi-bit memory is extracted. .
10 is a circuit diagram showing a configuration example of a fuse box for selecting each memory cell array capable of independently activating sense amplifiers in sense amplifier circuits belonging to each I / O in the circuit shown in FIG. 9;
FIG. 11 shows a fuse box for indicating which I / O of a sense amplifier in a spare sense amplifier circuit is used in which I / O in the circuit shown in FIG. 9, which I / O when a memory cell array is selected. The circuit diagram which shows the structural example of the fuse box which shows whether the spare is used by O, and the circuit part related to these.
12 is a circuit diagram showing a schematic configuration of a data path switching circuit in FIG. 9;
FIG. 13 is a block diagram showing a schematic configuration of a memory system according to a fourth embodiment of the invention.
FIG. 14 is a flowchart for explaining a redundancy method in the memory system shown in FIG. 13;
FIG. 15 is a block diagram showing a schematic configuration example of a conventional multi-bit memory.
FIG. 16 is a circuit diagram schematically showing an example of how column redundancy is taken into the multi-bit memory of FIG. 15;
[Explanation of symbols]
11-1 to 11-n: Memory cell array, 12-1 to 12-n: Row decoder, 13-1 to 13-n, 13a, 13d: Sense amplifier, 13c: Spare sense amplifier, 14-1 to 14-n , 14a, 14d ... column switch, 14c ... spare column switch, 15 ... DQ line, 15a ... overlay DQ line, 15c ... spare overlay DQ line, 16, 16-1, 16-2 ... DQ decoder, 17-1 17-m ... DQ buffer, 18-1, 18-2 ... RWD bus, 20, 33-36, 43-46, 52-1, 52-2, 53-1, 53-2 ... fuse box, 20a- 20c, 21-1, 21-2, 33a to 33e, 37-1, 37-2, 43a to 43f ... fuse circuit, 30, 31, 40, 41, 62, 63 ... clocked inverter circuit 32, 42, 64 ... inverter circuit, 47-50 ... fuse box block, 51 ... spare DQ buffer, 54-1, 54-2, 54 ... data path switching circuit, 100 ... memory chip, 101 ... bus, 102 ... CPU, 103 ... Memory cell array, 104 ... Read / write circuit, 105 ... Input circuit, 106 ... Output circuit, 107 ... Synchronous circuit, 108 ... Clock buffer, 109 ... Fuse program circuit.

Claims

メモリチップと、前記メモリチップからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを制御するＣＰＵと、前記メモリチップと前記ＣＰＵとの間でデータの授受を行うためのバスとを備え、
前記メモリチップは、メモリセルが行列状に配列された複数のメモリセルアレイと、前記複数のメモリセルアレイの各々に対応して設けられ、行アドレス信号に基づいて前記メモリセルアレイの行を選択する行デコーダと、前記複数のメモリセルアレイの各々に対応して設けられ、前記行デコーダによって選択された行のメモリセルから読み出されたデータが供給されるセンスアンプ回路と、前記各センスアンプ回路に対応して設けられ、前記複数のメモリセルアレイで共用されるＤＱ線と、前記各センスアンプ回路に対応して設けられ、列アドレス信号に基づいて前記ＤＱ線に接続するセンスアンプ回路の選択動作を行うカラムスイッチと、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレス信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う複数のＤＱデコーダと、これらＤＱデコーダに対応して設けられ、前記ＤＱデコーダで選択されたＤＱ線上のデータがＩ／Ｏ毎に供給される複数のＤＱバッファと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤＱ線と、スペアメモリセルと、前記スペアメモリセルから読み出されたデータが供給されるスペアセンスアンプ回路と、前記スペアＤＱ線への前記スペアセンスアンプ回路の接続の選択動作を行うスペアカラムスイッチと、不良が発生したＤＱ線のアドレスを記憶する第１の記憶部と、Ｉ／Ｏ毎に設けられ、不良が発生したＤＱ線が属するＩ／Ｏを記憶する第２の記憶部と、前記複数のメモリセルアレイ中のメモリセルに不良が発生したときに、この不良メモリセルを前記スペアメモリセルに置換するためのフューズ部と、前記ＣＰＵから供給されるアドレスとコマンドに応答して、前記メモリセルアレイからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを行う読み出し及び書き込み部と、前記ＣＰＵから前記バスを介して供給されたデータを前記読み出し及び書き込み部に供給する入力部と、前記読み出し及び書き込み部によって前記メモリセルアレイから読み出されたデータを前記バスを介して前記ＣＰＵに供給する出力部と、前記ＣＰＵから供給された外部クロックから内部クロックを生成し、この内部クロックに基づいて前記読み出し及び書き込み部、前記入力部及び前記出力部を制御する内部クロック生成部と、前記ＣＰＵから供給されるフューズプログラム信号に基づいて、不良アドレスを前記フューズ部にプログラムするフューズプログラム部とを具備し、
前記ＣＰＵから前記メモリセルアレイ中のメモリセルにデータを書き込んだ後、このデータを読み出してベリファイを行い、不一致のときに前記ＣＰＵから前記フューズプログラム部にフューズプログラム信号を供給し、前記フューズプログラム部で前記フューズ部に不良アドレスをプログラムし、前記フューズ部にプログラムされたアドレスに基づいて、不良が発生したメモリセルをスペアメモリセルに置換し、
前記第１の記憶部に記憶されたアドレスがアクセスされた時に、前記第２の記憶部に記憶されたＩ／Ｏに属し、且つ前記第１の記憶部に記憶されたアドレスのＤＱ線、このＤＱ線に接続されたセンスアンプ回路、及びこのセンスアンプ回路を選択するカラムスイッチをそれぞれ、前記スペアＤＱ線、前記スペアセンスアンプ回路及び前記スペアカラムスイッチに置き換えるようにしてなり、
前記スペアＤＱ線、前記スペアセンスアンプ回路及び前記スペアカラムスイッチを各Ｉ／Ｏに属するＤＱ線で共用するように構成したことを特徴とするメモリシステム。 A memory chip, a CPU for controlling reading of data from the memory chip or writing of data to the memory cell, and a bus for transferring data between the memory chip and the CPU,
The memory chip includes a plurality of memory cell arrays in which memory cells are arranged in a matrix, and a row decoder provided corresponding to each of the plurality of memory cell arrays, and selecting a row of the memory cell array based on a row address signal A sense amplifier circuit provided corresponding to each of the plurality of memory cell arrays and supplied with data read from a memory cell in a row selected by the row decoder, and corresponding to each sense amplifier circuit. And a DQ line shared by the plurality of memory cell arrays and a column provided corresponding to each of the sense amplifier circuits for selecting a sense amplifier circuit connected to the DQ line based on a column address signal A switch and the DQ line are connected for each I / O, and the selection operation of the DQ line is performed based on the column address signal. A plurality of DQ decoders, a plurality of DQ buffers provided corresponding to these DQ decoders, to which data on a DQ line selected by the DQ decoder is supplied for each I / O, and each I / O A spare DQ line shared by the DQ line, a spare memory cell, a spare sense amplifier circuit to which data read from the spare memory cell is supplied, and connection of the spare sense amplifier circuit to the spare DQ line A spare column switch that performs a selection operation, a first storage unit that stores an address of a defective DQ line, and a first storage unit that is provided for each I / O and stores an I / O to which the defective DQ line belongs. and second storage unit, when the defect occurs in the memory cell in said plurality of memory cell array, a fuse portion for replacing the defective memory cell in the spare memory cell In response to an address and a command supplied from the CPU, a read / write unit for reading data from the memory cell array or writing data to the memory cell, and supplied from the CPU via the bus An input unit for supplying the read data to the read / write unit, an output unit for supplying the data read from the memory cell array by the read / write unit to the CPU via the bus, and a supply from the CPU. An internal clock is generated from the external clock, an internal clock generation unit that controls the read / write unit, the input unit, and the output unit based on the internal clock, and a fuse program signal supplied from the CPU The defective address is programmed into the fuse section. The program program department,
After writing data from the CPU to the memory cells in the memory cell array, this data is read and verified, and when there is a mismatch, a fuse program signal is supplied from the CPU to the fuse program unit. A defective address is programmed in the fuse portion, and based on the address programmed in the fuse portion, a defective memory cell is replaced with a spare memory cell,
When the address stored in the first storage unit is accessed, the DQ line of the address belonging to the I / O stored in the second storage unit and stored in the first storage unit, The sense amplifier circuit connected to the DQ line and the column switch for selecting the sense amplifier circuit are replaced with the spare DQ line, the spare sense amplifier circuit, and the spare column switch, respectively.
A memory system, wherein the spare DQ line, the spare sense amplifier circuit, and the spare column switch are shared by DQ lines belonging to each I / O.

メモリチップと、前記メモリチップからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを制御するＣＰＵと、前記メモリチップと前記ＣＰＵとの間でデータの授受を行うためのバスとを備え、
前記メモリチップは、メモリセルが行列状に配列された複数のメモリセルアレイと、前記複数のメモリセルアレイの各々に対応して設けられ、行アドレス信号に基づいて前記メモリセルアレイの行を選択する行デコーダと、前記複数のメモリセルアレイにそれぞれ対応して設けられ、前記行デコーダによって選択された行のメモリセルから読み出されたデータが供給される複数のセンスアンプ回路と、前記各センスアンプ回路に対応して設けられ、前記複数のメモリセルアレイで共用されるＤＱ線と、前記各センスアンプ回路に対応して設けられ、列アドレス信号に基づいて前記ＤＱ線に接続するセンスアンプ回路の選択動作を行うカラムスイッチと、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレス信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う複数のＤＱデコーダと、これらＤＱデコーダに対応して設けられ、前記ＤＱデコーダで選択されたＤＱ線上のデータがＩ／Ｏ毎に供給される複数のＤＱバッファと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤＱ線と、スペアメモリセルと、前記スペアメモリセルから読み出されたデータが供給される複数のスペアセンスアンプ回路と、前記スペアＤＱ線への前記スペアセンスアンプ回路の接続の選択動作を行うスペアカラムスイッチと、前記各スペアセンスアンプ回路に対応して設けられ、不良が発生したＤＱ線のアドレスを記憶し、記憶したアドレスへのアクセスを検知する第１の検知部と、置き換えるべきアドレスのＤＱ線がアクセスされたか否かの情報がＩ／Ｏ毎に記憶され、前記第１の検知部でアドレスのアクセスが検知されたとき、前記情報に基づいてＩ／Ｏ毎に前記ＤＱ線の置換すべきアドレスのアクセスを検知する第２の検知部と、前記第２の検知部で検知された置換すべき前記ＤＱ線から前記ＤＱ線に対応するＤＱバッファへ伸びるデータパスと、前記第２の検知部で前記ＤＱ線を置換すべきことが検知されたときに、置換すべき前記スペアＤＱ線から前記ＤＱ線に対応するＤＱバッファに対応するスペアセンスアンプ回路へ伸びるデータパスとを切り替える切り替え部と、前記複数のメモリセルアレイ中のメモリセルに不良が発生したときに、この不良メモリセルを前記スペアメモリセルに置換するためのフューズ部と、前記ＣＰＵから供給されるアドレスとコマンドに応答して、前記メモリセルアレイからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを行う読み出し及び書き込み部と、前記ＣＰＵから前記バスを介して供給されたデータを前記読み出し及び書き込み部に供給する入力部と、前記読み出し及び書き込み部によって前記メモリセルアレイから読み出されたデータを前記バスを介して前記ＣＰＵに供給する出力部と、前記ＣＰＵから供給された外部クロックから内部クロックを生成し、この内部クロックに基づいて前記読み出し及び書き込み部、前記入力部及び前記出力部を制御する内部クロック生成部と、前記ＣＰＵから供給されるフューズプログラム信号に基づいて、不良アドレスを前記フューズ部にプログラムするフューズプログラム部とを具備し、
前記ＣＰＵから前記メモリセルアレイ中のメモリセルにデータを書き込んだ後、このデータを読み出してベリファイを行い、不一致のときに前記ＣＰＵから前記フューズプログラム部にフューズプログラム信号を供給し、前記フューズプログラム部で前記フューズ部に不良アドレスをプログラムし、前記フューズ部にプログラムされたアドレスに基づいて、不良が発生したメモリセルをスペアメモリセルに置換することを特徴とするメモリシステム。 A memory chip, a CPU for controlling reading of data from the memory chip or writing of data to the memory cell, and a bus for transferring data between the memory chip and the CPU,
The memory chip includes a plurality of memory cell arrays in which memory cells are arranged in a matrix, and a row decoder provided corresponding to each of the plurality of memory cell arrays, and selecting a row of the memory cell array based on a row address signal A plurality of sense amplifier circuits provided corresponding to the plurality of memory cell arrays, respectively, to which data read from memory cells in a row selected by the row decoder is supplied, and corresponding to the sense amplifier circuits. and provided et al is, and the DQ line is shared by the plurality of memory cell arrays, said provided corresponding to each sense amplifier circuit, the selection operation of the sense amplifier circuit connected to the DQ line based on the column address signal A column switch to be performed and the DQ line are connected to each I / O, and the DQ line selection operation is performed based on the column address signal. A plurality of DQ decoders for each I / O, a plurality of DQ buffers provided corresponding to these DQ decoders and supplied on a DQ line selected by the DQ decoder for each I / O, and each IQ A spare DQ line shared by DQ lines belonging to / O, a spare memory cell, a plurality of spare sense amplifier circuits supplied with data read from the spare memory cell, and the spare to the spare DQ line A spare column switch for selecting the connection of the sense amplifier circuit and a spare column switch provided corresponding to each of the spare sense amplifier circuits, storing the address of the DQ line where the defect has occurred, and detecting access to the stored address 1 and information on whether or not the DQ line of the address to be replaced has been accessed are stored for each I / O. A second detection unit that detects access of an address to be replaced on the DQ line for each I / O based on the information, and a replacement detected by the second detection unit A data path extending from the DQ line to a DQ buffer corresponding to the DQ line, and when the second detection unit detects that the DQ line should be replaced, the spare DQ line to be replaced is replaced with the DQ line. A switching unit for switching a data path extending to a spare sense amplifier circuit corresponding to a DQ buffer corresponding to a line, and when a failure occurs in a memory cell in the plurality of memory cell arrays, the defective memory cell is replaced with the spare memory cell In response to an address and a command supplied from the CPU, or a fuse section for replacing the A read / write unit for writing data to the memory cell, an input unit for supplying data supplied from the CPU via the bus to the read / write unit, and the memory cell array by the read / write unit An output unit that supplies data read from the CPU to the CPU via the bus, an internal clock is generated from an external clock supplied from the CPU, and the read / write unit and the input are generated based on the internal clock. And an internal clock generation unit that controls the output unit, and a fuse program unit that programs a defective address in the fuse unit based on a fuse program signal supplied from the CPU,
After writing data from the CPU to the memory cells in the memory cell array, this data is read and verified, and when there is a mismatch, a fuse program signal is supplied from the CPU to the fuse program unit. A memory system , wherein a defective address is programmed in the fuse portion, and a memory cell in which a failure has occurred is replaced with a spare memory cell based on the address programmed in the fuse portion .

メモリチップと、前記メモリチップからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを制御するＣＰＵと、前記メモリチップと前記ＣＰＵとの間でデータの授受を行うためのバスとを備え、
前記メモリチップは、メモリセルが行列状に配列された複数のメモリセルアレイと、前記複数のメモリセルアレイの各々に対応して設けられ、行アドレス信号に基づいて前記メモリセルアレイの行を選択する行デコーダと、前記複数のメモリセルアレイにそれぞれ対応して設けられ、前記行デコーダによって選択された行のメモリセルから読み出されたデータが供給される複数のセンスアンプ回路と、前記各センスアンプ回路に対応して設けられ、前記複数のメモリセルアレイで共用されるＤＱ線と、前記各センスアンプ回路に対応して設けられ、列アドレス信号に基づいて前記ＤＱ線に接続するセンスアンプ回路の選択動作を行うカラムスイッチと、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレス信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う複数のＤＱデコーダと、これらＤＱデコーダに対応して設けられ、前記ＤＱデコーダで選択されたＤＱ線上のデータがＩ／Ｏ毎に供給される複数のＤＱバッファと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤＱ線と、スペアメモリセルと、前記スペアメモリセルから読み出されたデータが供給される複数のスペアセンスアンプ回路と、前記スペアＤＱ線への前記スペアセンスアンプ回路の接続の選択動作を行うスペアカラムスイッチと、前記各スペアセンスアンプ回路に対応して設けられ、不良が発生したＤＱ線のアドレスを記憶し、記憶したアドレスへのアクセスを検知する第１の検知部と、置き換えるべきアドレスのＤＱ線がアクセスされたか否かの情報がＩ／Ｏ毎に記憶され、前記第１の検知部でアドレスのアクセスが検知されたとき、前記情報に基づいてＩ／Ｏ毎に前記ＤＱ線の置換すべきアドレスのアクセスを検知する第２の検知部と、置換すべきメモリセルアレイのアクセスを検知する第３の検知部と、前記第２の検知部で検知された置換すべき前記ＤＱ線から前記ＤＱ線に対応するＤＱバッファへ伸びるデータパスと、前記第２の検知部で前記ＤＱ線を置換すべきことが検知されたときに、置換すべき前記スペアＤＱ線から前記ＤＱ線に対応するＤＱバッファに対応するスペアセンスアンプ回路へ伸びるデータパスとを切り替える切り替え部と、前記複数のメモリセルアレイ中のメモリセルに不良が発生したときに、この不良メモリセルを前記スペアメモリセルに置換するためのフューズ部と、前記ＣＰＵから供給されるアドレスとコマンドに応答して、前記メモリセルアレイからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを行う読み出し及び書き込み部と、前記ＣＰＵから前記バスを介して供給されたデータを前記読み出し及び書き込み部に供給する入力部と、前記読み出し及び書き込み部によって前記メモリセルアレイから読み出されたデータを前記バスを介して前記ＣＰＵに供給する出力部と、前記ＣＰＵから供給された外部クロックから内部クロックを生成し、この内部クロックに基づいて前記読み出し及び書き込み部、前記入力部及び前記出力部を制御する内部クロック生成部と、前記ＣＰＵから供給されるフューズプログラム信号に基づいて、不良アドレスを前記フューズ部にプログラムするフューズプログラム部とを具備し、
前記ＣＰＵから前記メモリセルアレイ中のメモリセルにデータを書き込んだ後、このデータを読み出してベリファイを行い、不一致のときに前記ＣＰＵから前記フューズプログラム部にフューズプログラム信号を供給し、前記フューズプログラム部で前記フューズ部に不良アドレスをプログラムし、前記フューズ部にプログラムされたアドレスに基づいて、不良が発生したメモリセルをスペアメモリセルに置換することを特徴とするメモリシステム。 A memory chip, a CPU for controlling reading of data from the memory chip or writing of data to the memory cell, and a bus for transferring data between the memory chip and the CPU,
The memory chip includes a plurality of memory cell arrays in which memory cells are arranged in a matrix, and a row decoder provided corresponding to each of the plurality of memory cell arrays, and selecting a row of the memory cell array based on a row address signal A plurality of sense amplifier circuits provided corresponding to the plurality of memory cell arrays, respectively, to which data read from memory cells in a row selected by the row decoder is supplied, and corresponding to the sense amplifier circuits. And a DQ line shared by the plurality of memory cell arrays and a sense amplifier circuit provided corresponding to each sense amplifier circuit and connected to the DQ line based on a column address signal. A column switch and the DQ line are connected for each I / O, and the DQ line is selected based on the column address signal. A plurality of DQ decoders for each I / O, a plurality of DQ buffers provided corresponding to these DQ decoders and supplied on a DQ line selected by the DQ decoder for each I / O, and each IQ A spare DQ line shared by DQ lines belonging to / O, a spare memory cell, a plurality of spare sense amplifier circuits supplied with data read from the spare memory cell, and the spare to the spare DQ line A spare column switch for selecting the connection of the sense amplifier circuit and a spare column switch provided corresponding to each of the spare sense amplifier circuits, storing the address of the DQ line where the defect has occurred, and detecting access to the stored address 1 and information on whether or not the DQ line of the address to be replaced has been accessed are stored for each I / O. A second detection unit that detects access of the address to be replaced on the DQ line for each I / O based on the information, and a third detection unit that detects access of the memory cell array to be replaced. A detection unit, a data path extending from the DQ line to be replaced detected by the second detection unit to a DQ buffer corresponding to the DQ line, and the DQ line should be replaced by the second detection unit A switching unit for switching a data path extending from the spare DQ line to be replaced to a spare sense amplifier circuit corresponding to a DQ buffer corresponding to the DQ line, and a memory cell in the plurality of memory cell arrays When a failure occurs in the memory, a fuse unit for replacing the defective memory cell with the spare memory cell, and an address and a command supplied from the CPU. In response, a read and write unit for reading data from the memory cell array or writing data to the memory cell, and supplying data supplied from the CPU via the bus to the read and write unit Generating an internal clock from an input unit, an output unit that supplies data read from the memory cell array by the read and write unit to the CPU via the bus, and an external clock supplied from the CPU, Based on the internal clock, the read / write unit, the internal clock generation unit for controlling the input unit and the output unit, and the fuse address are programmed in the fuse unit based on the fuse program signal supplied from the CPU. A fuse program section,
After writing data from the CPU to the memory cells in the memory cell array, this data is read and verified, and when there is a mismatch, a fuse program signal is supplied from the CPU to the fuse program unit. A memory system , wherein a defective address is programmed in the fuse portion, and a memory cell in which a failure has occurred is replaced with a spare memory cell based on the address programmed in the fuse portion .

前記内部クロック生成部は、前記ＣＰＵから供給された外部クロックに基づいて内部クロックを生成して前記読み出し及び書き込み回路に供給するクロックバッファと、このクロックバッファから出力された内部クロックから前記外部クロックに対してのスキューを取り除き、このスキューが取り除かれた内部クロックを前記入力部及び前記出力部に出力する同期回路とを備えることを特徴とする請求項１乃至３いずれか１つの項に記載のメモリシステム。The internal clock generation unit generates an internal clock based on an external clock supplied from the CPU and supplies the internal clock to the read / write circuit, and converts the internal clock output from the clock buffer to the external clock. 4. The memory according to claim 1, further comprising: a synchronization circuit that removes skew from the skew and outputs an internal clock from which the skew has been removed to the input unit and the output unit. 5. system.