JP3708561B2

JP3708561B2 - Output circuit

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Publication number: JP3708561B2
Application number: JP17531993A
Authority: JP
Inventors: 正紀林越
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1993-07-15
Filing date: 1993-07-15
Publication date: 2005-10-19
Anticipated expiration: 2020-10-19
Also published as: JPH0730386A

Description

【０００１】
【産業上の利用分野】
この発明は出力回路に関し、特に、半導体記憶装置などの半導体装置に内蔵される出力回路に関する。
【０００２】
【従来の技術】
図２３は一般的な半導体装置の全体の構成を概略的に示す図である。図２３において、半導体装置１００は、たとえばデータ信号である外部信号Ｄｉｎを受けて内部信号を生成する入力回路１０２と、入力回路１０２から与えられた信号に対し必要な処理を実行する内部回路１０４と、内部回路１０４により処理された内部信号を装置外部へ出力するための出力回路１０６を含む。外部からの入力信号Ｄｉｎはデータ信号であってもよく、また制御信号であってもよい。また出力回路１０６から出力される信号Ｄｏｕｔは、データ信号であってもよく、制御信号であってもよい。
【０００３】
入力回路１０２は、外部信号Ｄｉｎをバッファ処理して内部信号を生成する。
出力回路１０６は、内部回路１０４からの内部信号をバッファ処理して外部信号Ｄｏｕｔを生成する。この出力回路１０６は、また、外部装置とのインタフェースをとるために、内部信号の電圧レベルの変換を実行する機能を備えていてもよい。
【０００４】
図２４は図２３に示す出力回路の構成の一例を示す図である。図２４において、出力回路１０６は、内部信号Ｄに従って出力制御信号ＮＯＨおよびＮＯＬを生成するドライブ回路１１０と、このドライブ回路１１０の出力ＭＯＨおよびＮＯＬに従って外部信号Ｄｏｕｔを生成する出力段１１２を含む。出力段１１２は、電源電位Ｖｃｃ供給ノードと出力ノード９との間に設けられ、そのゲートに出力制御信号ＮＯＨを受けるｎチャネルＭＯＳトランジスタ１と、出力ノード９と接地電位ＧＮＤ供給ノードとの間に設けられ、そのゲートに出力制御信号ＮＯＬを受けるｎチャネルＭＯＳトランジスタ２を含む。次に動作について説明する。
【０００５】
まず図２５に示す動作波形図を参照して、ローレベルの信号を出力する場合の動作について説明する。
【０００６】
信号出力時以外、ドライブ回路１１０は、出力制御信号ＮＯＨおよびＮＯＬをともにローレベルに設定する。これにより、出力段１１２において、ＭＯＳトランジスタ１（以下、充電トランジスタ１と称す）およびＭＯＳトランジスタ２（以下、放電トランジスタ２と称す）はともにオフ状態にあり、出力ノード９はハイインピーダンス状態Ｚにある。
【０００７】
たとえば内部読出データ信号である内部信号Ｄがドライブ回路１１０へ与えられると、ドライブ回路１１０は、出力制御信号ＮＯＬをハイレベルに立上げるとともに、出力制御信号ＮＯＨをローレベルに維持する。これにより、放電トランジスタ２がオン状態となり、充電トランジスタ１がオフ状態となり、出力ノード９は放電トランジスタ２を介して放電され、出力信号Ｄｏｕｔはローレベルへと立下がる。
【０００８】
次に、図２６に示す動作波形図を参照して、ハイレベルの信号を出力する場合の動作について説明する。この場合、内部信号Ｄがハイレベルに確定すると、ドライブ回路１１０は、出力制御信号ＮＯＨをハイレベル（“Ｈ”）に立上げ、一方、出力制御信号ＮＯＬはローレベル（“Ｌ”）に維持する。これにより、充電トランジスタ１がオン状態、放電トランジスタ２がオフ状態となり、出力ノード９は充電トランジスタ１を介して電源電位Ｖｃｃレベルにまで充電される。これにより、外部信号Ｄｏｕｔはハイインピーダンス状態Ｚからハイレベル状態に確定する。
【０００９】
通常、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）などの半導体記憶装置においては、アクセス時間を短くするために、出力回路１０６の出力ノード駆動力は大きくされる。すなわち、充電トランジスタ１および放電トランジスタ２のサイズ（またはゲート幅とゲート長の比、Ｗ／Ｌ）は大きくされる。それにより、充電トランジスタ１および放電トランジスタ２の電流供給力を大きくし、出力ノード９を高速で充放電して、短時間で出力信号Ｄｏｕｔを確定状態に設定する。
【００１０】
【発明が解決しようとする課題】
半導体装置のパッケージ実装時においては、出力ノード９は、リードフレームに形成されたリード端子に接続される。リードにはインダクタンス成分が存在する。そのパッケージを含めた等価回路を図２７に示す。
【００１１】
図２７において、出力ノード９と出力端子１１の間に、リードの寄生抵抗Ｒｒおよび寄生インダクタンスＬｒが存在する。なお、外部端子１１には、外部負荷Ｃｒが付随する。このようなインダクタンス成分Ｌｒが存在する場合、このインダクタンスには電流変化に比例する電圧が生成される。充電トランジスタ１および放電トランジスタ２のサイズが大きくされているため、動作時においては出力ノード９における電流変化率ｄｉ／ｄｔが大きくなる。この大きな電流変化に伴ってインダクタンスにおいて電圧が誘起される。この場合、インダクタンスＬｒに大きな電流変化が生じるため、図２８に示すように、出力波形にオーバーシュートおよびアンダーシュートなどのリンギングが生じる。
【００１２】
出力ノード９（または外部端子１１）における信号のハイレベル／ローレベルの判定については、ＴＴＬレベルを用いた場合、Ｄｏｕｔ≧２．４Ｖでハイレベルであり、Ｄｏｕｔ≦０．４Ｖでローレベルである。
【００１３】
電源電位Ｖｃｃが５Ｖの場合、ハイレベル出力の場合には、出力リンギングが生じても、ハイレベル判定レベルＶＯＨｍｉｎ＝２．４Ｖに対して十分マージンが存在するため、論理レベル判定に誤りは生じない。
【００１４】
しかしながら、ローレベル出力の場合には、ローレベル判定レベルＶＯＬｍａｘ＝０．４Ｖに対してはあまりマージンは存在しない。したがって、このローレベル出力時において出力リンギングが生じた場合、図２８に示す領域Ａの部分で、出力ノード９における電圧がローレベル判定レベルＶＯＬｍａｘを超えてしまう。この時点で外部データのローレベル／ハイレベルの判定を行なった場合には、誤ったデータが読取られてしまう。したがって、この出力ノード９における出力信号Ｄｏｕｔの電位レベルが安定した状態までデータの判定を行なうことができず、アクセス時間が長くなるという問題が生じる。このローレベル出力の安定状態は出力信号Ｄｏｕｔがローレベル判定レベルＶＯＬｍａｘよりも低い電位レベルで振動している期間を含む。
【００１５】
また、半導体記憶装置の場合でなく、一般の半導体装置においても、オーバーシュートまたはアンダーシュートなどのリンギングが生じた場合、信号が安定状態となるまで論理レベルの判定を待つ必要があり、その半導体装置の動作速度が結果として遅くなる。また、複数の出力端子が同一論理レベルへ変化する場合、このようなオーバーシュートまたはアンダーシュートが充電トランジスタまたは放電トランジスタを介して電源線または接地線へフィードバックされ、装置内部の回路の電源電位または接地電位レベルが変動し、内部回路が誤動作するという問題が生じる。
【００１６】
特に、最近チップ内部にパッドを設けるＬＯＣ（リード・オン・チップ）の場合、リードの長さが長くなり、インダクタンス成分が応じて増加するため、Ｌ・ｄｉ／ｄｔが応じて大きくなり、出力リンギンク振幅が大きくなるという問題が生じる。
【００１７】
このオーバーシュートまたはアンダーシュートのような出力リンギングを抑える方法として、図２９に示すように、ダンピング抵抗３を出力ノード９と出力端子１１との間に設けることが一般に行なわれる。ダンピング抵抗３の抵抗値Ｒは比較的大きな値に設定される。このダンピング抵抗３により、流れる電流量を制限するとともに、電流変化率ｄｉ／ｄｔを小さくしてオーバーシュートまたはアンダーシュートなどのリンギングの発生を防止する。
【００１８】
しかしながら、図２９に示す構成の場合、ダンピング抵抗３が設けられているため、放電時において、出力端子１１の電位が接地電位レベルよりも高くなり、ローレベル判定レベルＶＯＬｍａｘに対するマージンが小さくなるという欠点が生じる。また同様に、ハイレベル出力時においても、ダンピング抵抗３を介して外部端子１１が駆動されるため、このダンピング抵抗３を介して流れる電流により電圧降下が生じ、出力信号ＤｏｕｔのハイレベルＶＯＨが低下するという問題が生じる。このハイレベルの電圧レベルの低下は、動作電源電圧として外部電源電圧ＥｘｔＶｃｃを用いても、外部電源電圧ＥｘｔＶｃｃが３．３Ｖ、１．５Ｖと低下した場合、同様にハイレベルの安定時間の遅延、誤判定が生じる。このような問題は、最近のＧＴＬレベルなどの低電源電圧回路において重要な問題となる。また、ダンピング抵抗３の電流制限機能により出力端子１１の充放電時間が長くなり、アクセス時間の増加となどの問題が生じる。
【００１９】
このダンピング抵抗による充放電時間が長くなるという欠点をなくすことを目的として、出力ノード９と放電トランジスタ２との間にプログラマブル抵抗ＰＲを設ける構成が特開平４−９０６２０号公報に示されている。このプログラマブル抵抗ＰＲは、この半導体装置の適用用途に合せてその抵抗値が設定される。アンダーシュートなどのリンギングを防止することを図る。しかしながら、この構成においても、出力ノード９と放電トランジスタ２との間にプログラマブル抵抗ＰＲが設けられるため、この抵抗値に従って出力ノード９の電位が接地電位レベルよりも浮上がり、ローレベル判定レベルＶＯＬｍａｘに対するマージンが小さくなるという問題が生じる。
【００２０】
それゆえ、この発明の目的は、動作速度を低下させることなく効果的に出力リンギングを抑制することのできる出力回路を提供するとである。
【００２１】
この発明の他の目的は、アクセス時間を長くすることなく効果的に出力データのリンギングを抑制することのできる半導体記憶装置における出力回路を提供することである。
【００２２】
【課題を解決するための手段】
この発明に係る出力回路は、要約すれば、少なくとも放電側トランジスタを２個並列に設け、一方の放電トランジスタと出力ノードとの間にダンピング抵抗を挿入したものである。
【００２３】
請求項１に係る出力回路は、出力ノードに接続される配線層と第１の電位供給ノードとの間に接続され、内部信号に従って出力ノードを第１の電位レベルへと駆動する第１のトランジスタ素子と、この第１のトランジスタ素子と並列に設けられ、その一方端が出力ノードに接続される定抵抗素子と、この定抵抗素子の他方端と第１の電位供給ノードとの間に接続され内部信号に従って第１のトランジスタ素子と同一または遅いタイミングでオン状態となり、出力ノードを第１の電位レベルへと駆動する第２のトランジスタ素子とを備える。この第２のトランジスタ素子は、電流駆動力が第１のトランジスタ素子よりも大きく、かつ飽和状態時のオン抵抗値が定抵抗素子の抵抗値よりも小さくされている。第１のトランジスタ素子は、出力ノードに結合される第１の負荷を第１の期間内で第１の電位レベルへ駆動することができかつこの第１の負荷よりも大きな第２の負荷を前記第１の期間内で前記第１の電位レベルに駆動するのには不十分な電流駆動力を有し、かつ第１のトランジスタ素子、第２のトランジスタ素子および定抵抗素子の合計の電流駆動力は、第２の負荷を第１の期間内で第１の電位レベルに駆動することが可能である。
【００２４】
好ましくは、第１のトランジスタ素子は第２のトランジスタ素子よりも速いタイミングで導通状態とされる。
【００２５】
好ましくはまた、第１のトランジスタ素子の制御電極と出力ノードとの間に容量素子がさらに設けられる。
【００２６】
請求項４に係る出力回路は、第１の内部信号に応答して出力ノードを電源電位レベルへと充電する第１のトランジスタ素子と、この第１のトランジスタ素子と並列に設けられ、かつ第１のトランジスタ素子の電流駆動力よりも大きな電流駆動力を有し、第１の内部信号と同一の論理を有する第２の内部信号に応答して第１のトランジスタと同一または遅いタイミングでオン状態となり、出力ノードを電源電位レベルへ充電する第２のトランジスタ素子と、この第２のトランジスタ素子の飽和状態時のオン抵抗値よりも大きな抵抗値を有し、その一方端が出力ノードにショートされる配線層に接続されかつ他方端が第２のトランジスタ素子に接続される第１の定抵抗素子と、第３の内部信号に応答して出力ノードを接地電位レベルへと放電する第３のトランジスタ素子と、この第３のトランジスタ素子と並列に設けられ、かつ第３のトランジスタ素子よりも大きな電流駆動力を有し、第３の内部信号と同一の論理を有する第４の内部信号に応答して第３のトランジスタと同一または遅いタイミングでオン状態となり、出力ノードを接地電位レベルへと放電する第４のトランジスタ素子と、出力ノードに接続される配線層と第４のトランジスタ素子との間に第４のトランジスタ素子と直列に設けられかつ第４のトランジスタ素子の飽和状態時のオン抵抗値よりも大きな抵抗値を有する第２の定抵抗素子を備える。第１ないし第４の内部信号は、それぞれメイン内部信号に従って生成される。
第１のトランジスタ素子の電流駆動力は、第１の期間内で出力ノードに結合される第１の負荷を電源電位レベルに駆動することができかつ第１の負荷よりも大きな第２の負荷を第１の期間内で電源電位レベルに駆動するには不十分な大きさであり、第１のトランジスタ素子、第２のトランジスタ素子および第１の定抵抗素子の合計の電流駆動力は、第１の期間内で第２の負荷を前記電源電位レベルに駆動することが可能である。
また、第３のトランジスタ素子の電流駆動力は、第１の負荷を第１の期間内で接地電位レベルへ駆動することができかつ第１の期間内で第２の負荷を接地ノードへ駆動するのには不十分な大きさであり、かつ第３のトランジスタ、第４のトランジスタおよび第２の定抵抗素子の合計の電流駆動力は第２の負荷を第１の期間内で接地電位レベルへ駆動することが可能である。
【００２８】
【作用】
請求項１に係る出力回路においては、定抵抗素子がダンピング抵抗として機能し、電流駆動力の大きな第２のトランジスタ素子による充電または放電は緩やかにされ、リンギングが抑制される。また、第１のトランジスタ素子はダンピング抵抗によるアクセス時間の増加を緩和するとともに出力ノードを第１の電位レベルに設定する。また、第１および第２のトランジスタ素子および定抵抗素子の電流駆動力を調整することにより、出力負荷にかかわらず所定期間内で出力ノードを安定に第１の電位レベルに駆動することができる。
【００２９】
この第１のトランジスタ素子を第２のトランジスタ素子よりも速いタイミングで導通状態とする場合、第１のトランジスタ素子のサイズは、出力負荷が小さい場合でも出力リンギングが生じない小さな電流変化率ｄｉ／ｄｔを与えるような程度に設定される。まず第１のトランジスタ素子が緩やかに出力ノードを第１の電位レベルへと駆動し、次いで第２のトランジスタ素子がこの第１のトランジスタ素子の駆動力の不足を補う。第１および第２のトランジスタ素子がともにオン状態となり、電流量が増加しても、抵抗素子によりその電流変化率の変動は抑制され、効果的に出力リンギングが生じるのが防止される。
【００３０】
また出力ノードの第１のトランジスタ素子との間に設けられる容量素子は、この出力ノードの電位変化を第１のトランジスタ素子のゲートへフィードバックし、第１のトランジスタ素子のゲート電位を調節して第１のトランジスタにより、出力ノードにおける電流変化率が大きくなるのを防止する。
【００３１】
請求項４に係る出力回路においては、充電用トランジスタおよび放電用トランジスタ両者が分割されており、それぞれの一方のトランジスタに設けられた定抵抗素子がダンピング抵抗として機能し、オーバーシュートおよびアンダーシュートなどのリンギングをともに効果的に抑制することができる。また、ダンピング抵抗の設けられていない比較的電流駆動力の小さな第１および第３のトランジスタ素子により、ダンピング抵抗挿入によるアクセスの遅れを緩和することができるとともに、ダンピング抵抗による出力信号電位レベルの低下および浮上がりをともに効果的に抑制することができる。また、第１のトランジスタ素子、第２のトランジスタ素子および第１の定抵抗素子の電流駆動力、ならびに第３のトランジスタ素子、第４のトランジスタ素子および第２の定抵抗素子の電流駆動力を調整することにより出力負荷の大きさに係らず、所定期間内に出力ノードを電源電位または接地電位レベルに充放電することができる。
【００３３】
【実施例】
図１はこの発明に従う出力回路を備える半導体装置の全体の構成を概略的に示す図である。図１においては、半導体装置の一例として、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が示される。図１において、ＤＲＡＭは、行および列のマトリクス状に配列される複数のメモリセルを有するメモリセルアレイ１０と、図示しないアドレスバッファからの内部ロウアドレス信号をデコードし、メモリセルアレイ１０における対応の行（ワード線）を選択状態へ駆動するロウデコーダ１２と、図示しないアドレスバッファからの内部コラムアドレス信号をデコードし、メモリセルアレイ１０における対応の列（ビット線対）を選択状態とする列選択信号を発生するコラムデコーダ１４と、メモリセルアレイ１０における選択行に接続されるメモリセルのデータを検知し増幅するセンスアンプとコラムデコーダ１４からの列選択信号に応答して対応の列を内部データ線に接続するＩＯゲートを含む。図１において、センスアンプとＩＯゲートは１つのブロック１６で示す。
【００３４】
ＤＲＡＭはさらに、外部から与えられる制御信号、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥに応答して各種内部制御信号を発生するクロック発生回路２０と、メモリセルアレイ１０の選択されたメモリセルのデータを増幅するプリアンプ１８と、プリアンプ１８からの内部読出データＺＤＤとクロック発生回路２０からの出力許可信号ＯＥＭに応答して出力信号Ｄｏｕｔを発生する出力回路３０を含む。
【００３５】
図１においては、１ビットのデータ信号が出力される構成が示されるが、×４、×８などの多ビット構成が用いられてもよい。またデータ入力ピン端子とデータ出力端子が共通に用いられるＤＱ共通配置が用いられてもよく、またデータ出力端子とデータ入力端子が別々に設けられるＤＱ分離配置が用いられてもよい。
【００３６】
出力回路３０は、プリアンプ１８からの内部読出信号ＺＤＤとクロック発生回路２０からの出力許可信号ＯＥＭに応答して内部信号である出力制御信号ＮＯＨ、ＮＯＬ１およびＮＯＬ２を発生する出力制御回路２２と、電源電位供給ノードと出力ノード９との間に設けられ、出力制御信号ＮＯＨをゲートに受けるｎチャネルＭＯＳトランジスタ１と、出力ノード９と接地電位供給ノードとの間に設けられ、そのゲートに出力制御信号ＮＯＬ１を受けるｎチャネルＭＯＳトランジスタ２ａと、ＭＯＳトランジスタ２と並列に設けられ、その一方端が出力ノード９に接続される抵抗素子４と、抵抗素子４の他方端と接地電位供給ノードとの間に設けられ、そのゲートに出力制御信号ＮＯＬ２を受けるｎチャネルＭＯＳトランジスタ２ｂを含む。
【００３７】
トランジスタ２ａのサイズは、出力負荷が小さい場合においても出力リンギングが生じない程度に設定される。すなわち、ＭＯＳトランジスタ（以下、第１の放電トランジスタと称す）２ａの電流駆動力は比較的小さくされる。
【００３８】
抵抗４の抵抗値は、ＭＯＳトランジスタ（以下、第２の放電トランジスタと称す）２ｂのオン抵抗よりも十分大きな値に設定される。第１の放電トランジスタ２ａと第２の放電トランジスタ２ｂのそれぞれのサイズは、異なっていてもよいが、好ましくは両者は同じサイズに設定される。
【００３９】
また、抵抗４の抵抗値Ｒと第２の放電トランジスタ２ｂのオン抵抗Ｒ（２ｂ）との和は、図２９に示す従来の放電トランジスタ２のオン抵抗Ｒ（２）とほぼ等しい値となるように設定される。ここで、ＭＯＳトランジスタのオン抵抗は、そのゲート電圧、およびドレイン電圧により変化するが、ここでは飽和状態となったときのＭＯＳトランジスタの抵抗値を基準とする。
【００４０】
出力回路３０に外部電源電位ＥｘｔＶｃｃが与えられているのは、この図１に示す半導体記憶装置は内部降圧回路を利用しており、内部でこの外部電圧ＥｘｔＶｃｃを降圧してメモリセルアレイ１０の駆動部に与えている構成を利用するためである。
【００４１】
図２は、図１に示す出力制御回路の具体的構成を示す図である。図２において、出力制御回路２２は、プリアンプからの内部読出信号ＺＤＤを反転するインバータ回路４１と、インバータ回路４１の出力と出力許可信号ＯＥＭを受ける２入力ＮＡＮＤ回路４２と、ＮＡＮＤ回路４２の出力を反転するインバータ回路４３と、内部読出信号ＺＤＤと出力許可信号ＯＥＭを受ける２入力ＮＡＮＤ回路４４と、ＮＡＮＤ回路４４の出力を反転するインバータ回路４５と、出力許可信号ＯＥＭを所定時間遅延させる遅延回路４６と、内部読出し信号ＺＤＤ、出力許可信号ＯＥＭおよび遅延回路４６の出力を受ける３入力ＮＡＮＤ回路４７と、ＮＡＮＤ回路４７の出力を反転するインバータ回路４８を含む。
【００４２】
インバータ回路４３から出力制御信号ＮＯＨが出力され、インバータ回路４５から出力制御信号ＮＯＬ１が出力され、インバータ回路４８から出力制御信号ＮＯＬ２が出力される。遅延回路４６を設けることにより、出力許可信号ＯＥＭの立上がりを所定時間遅延させるため、ＮＡＮＤ回路４７をこの所定時間経過後にイネーブル状態とすることができる。次に動作について説明する。
【００４３】
半導体記憶装置においてデータを読出す動作は、通常のＤＲＡＭと同様である。すなわち、クロック発生回路２０からの制御信号の制御の下に、ロウデコーダ１２およびコラムデコーダ１４によりメモリセルアレイ１０における行および列に対する選択動作が実行される。続いて、ブロック１６におけるセンスアンプによるセンス動作が実行され、ブロック１６におけるＩＯゲートがコラムデコーダ１４の出力により導通して、このロウデコーダ１２およびコラムデコーダ１４により選択された行および列の交差部に位置するメモリセルのデータがプリアンプ１８へ与えられる。
【００４４】
プリアンプ１８の出力である内部読出データＺＤＤが確定状態となるまで、出力許可信号ＯＥＭはローレベルであり、出力回路３０はディスエイブル状態にある。すなわち、出力制御回路２２からの出力制御信号ＮＯＨ、ＮＯＬ１およびＮＯＬ２はすべてローレベルであり、充電トランジスタ１、第１および第２の放電トランジスタ２ａおよび２ｂはすべてオフ状態になり、出力信号Ｄｏｕｔはハイインピーダンス状態にある。
【００４５】
出力許可信号ＯＥＭがハイレベルへ立上がると、出力回路３０がイネーブル状態とされ、内部読出データＺＤＤに対応する出力信号Ｄｏｕｔが出力される。内部読出データがハイレベルの場合の出力回路３０の動作をその動作波形図である図３を併せて参照して説明する。
【００４６】
出力許可信号ＯＥＭがハイレベルへ立上がるとき、内部読出データＺＤＤはハイレベルで安定状態にある。インバータ回路４１の出力がローレベルであるため、ＮＡＮＤ回路４２の出力がハイレベルとなり、出力制御信号ＮＯＨはローレベルを維持する。
【００４７】
一方、ＮＡＮＤ回路４４は、その両入力がともにハイレベルであるため、ローレベルの信号を出力する。したがって、出力制御信号ＮＯＬ１はハイレベルへ立上がる。この出力制御信号ＮＯＬ１より、第１の放電トランジスタ２ａがオン状態となり、出力ノード９をリンギングが生じない速度で放電する。
【００４８】
このとき、まだ遅延回路４６の出力はローレベルであるため、ＮＡＮＤ回路４７の出力はハイレベルであり、したがって、出力制御信号ＮＯＬ２はローレベルにあり、第２の放電トランジスタ２ｂはオフ状態にある。
【００４９】
遅延回路４６の有する遅延時間Ｔが経過した後、遅延回路４６の出力がハイレベルへ立上がり、応じて出力制御信号ＮＯＬ２がハイレベルへ立上がる。これにより、第２の放電トランジスタ２ｂがオン状態となり、抵抗４を介して出力ノード９を接地電位レベルへと放電する。
【００５０】
第１および第２の放電トランジスタ２ａおよび２ｂが共にオン状態となったとき、出力ノード９には大きな電流が流れる可能性がある。しかしながら、抵抗４により、この大きな電流変化は緩和され、出力ノード９の電位は緩やかに変化し、これにより出力リンギングの発生が防止される。
【００５１】
このときまた出力ノード９は第１の放電トランジスタ２ａを介して接地電位レベルまで放電され、ダンピング抵抗挿入によるローレベル電位の浮上りは防止される。
【００５２】
出力許可信号ＯＥＭがローレベルへ立下がると、応じてＮＡＮＤ回路４４および４７の出力がハイレベルへと立上がり、出力制御信号ＮＯＬ１およびＮＯＬ２はともにローレベルへと立下がり、第１および第２の放電トランジスタ２ａおよび２ｂはともにオフ状態となり、出力ノード９はハイインピーダンス状態となる。次にこの発明に従う出力回路の作用効果について説明する。
【００５３】
図４は、この発明における抵抗の効果を説明するための図である。図４（ａ）に従来の出力回路の放電トランジスタを示し、図４（ｂ）に本実施例の第２の放電トランジスタおよび抵抗素子を示す。図４（ａ）において、従来の出力回路の放電トランジスタＴｒａは、オン抵抗Ｒａを有する。一方、図４（ｂ）に示す本実施例における第２の放電トランジスタおよびＴｒｂおよび抵抗素子はそれぞれオン抵抗Ｒｂおよび抵抗値Ｒｄを有する。本実施例においては、
Ｒａ≒Ｒｂ＋Ｒｄ，Ｒｄ＞＞Ｒｂ
の関係が満足するように第２の放電トランジスタのオン抵抗値および抵抗素子の抵抗値Ｒｄが設定される。
【００５４】
出力ノード９における出力信号Ｄｏｕｔにおけるリンギングを抑制するためには、この出力ノード９における電流変化率ｄｉ／ｄｔをできるだけ小さくするのが好ましい。図４（ａ）に示すように、ダンピング抵抗が設けられていない場合、放電トランジスタＴｒａがオン状態となるとき、そのゲート電圧が変化し、またそれに応じてドレイン電圧も変化する。一般に、ＭＯＳトランジスタを流れる電流は、以下の式で表わされる。
【００５５】
（ｉ）非飽和領域：｜ＶＤＳ｜＜｜ＶＧＳ−ＶＴＨ｜
ＩＤＳ＝Ｋ・｛２（ＶＧＳ−ＶＴＨ）・ＶＤＳ−ＶＤＳ｝ …（１）
（ii）飽和領域：｜ＶＤＳ｜≧｜ＶＧＳ−ＶＴＨ｜
ＩＤＳ＝Ｋ・（ＶＧＳ−ＶＴＨ）² …（２）
ここで、ＫはＭＯＳトランジスタのサイズ、ゲート絶縁膜の膜厚等に依存する定数であり、ＶＤＳはＭＯＳトランジスタのドレインソース間電圧、ＶＧＳはＭＯＳトランジスタのゲート−ソース間電圧、およびＶＴＨはＭＯＳトランジスタのしきい値電圧を示す。
【００５６】
放電トランジスタＴｒａがオン状態となるとき、上式（１）および（２）から見られるように、ＭＯＳトランジスタはまず飽和領域で動作し、続いて、ゲート電圧の上昇およびドレイン電圧の低下に伴って非飽和領域で動作する。このとき、ＭＯＳトランジスタを流れる電流ＩＤＳの特性が変化する。すなわち、放電トランジスタＴｒａの抵抗値Ｒａが大きく変化する。この放電トランジスタＴｒａの抵抗値Ｒａの変化に伴って電流変化率ｄｉ／ｄｔも変化するため、その大きな電流駆動力による大きな電流変化率がさらに大きくなり、図４（ｃ）に示すように、リンギングが発生する原因となる。
【００５７】
この放電トランジスタＴｒａの抵抗変化の影響をなくすために、大きな抵抗値のダンピング抵抗（抵抗値ＲＤ）を挿入すると、このダンピング抵抗ＲＤにより電流変化率は小さくされるものの、放電速度が低下し、図４（ｄ）に破線で示すように、ローレベルに到達する時間が長くなる。
【００５８】
一方、図４（ｂ）に示す本実施例においては、ダンピング機能を備える抵抗を放電トランジスタＴｒｂと出力ノード９との間に挿入しても、この経路における抵抗値ＲｄおよびＲｂの和（Ｒｄ＋Ｒｂ）は従来の放電トランジスタＴｒａの抵抗値（最小のオン抵抗値）Ｒａとほぼ同様の値とされる。また抵抗値Ｒｄは放電トランジスタＴｒｂの抵抗値Ｒｄよりも十分大きな値に設定される。この場合、出力ノード９を流れる電流の放電速度は、従来の放電トランジスタＴｒａを用いたそれとほぼ同様とすることができ、大きな駆動力を持つ放電トランジスタＴｒａとほぼ同様の放電時間で出力ノード９を放電することができる。
【００５９】
またこのとき、ダンピング用抵抗の抵抗値Ｒｄが放電用トランジスタＴｒｂの抵抗値Ｒｂよりも十分大きな値に設定されているため、放電用トランジスタＴｒｂの抵抗値Ｒｂの変動はほぼ無視することができ、リンギング発生の原因を取除くことができる。すなわち、ダンピング用抵抗の抵抗値Ｒｄが放電トランジスタＴｒｂの抵抗値Ｔｒｂよりも十分大きければ、放電トランジスタが導通したとき、この放電トランジスタＴｒｂの抵抗変化はほぼ無視することができる。したがって、このダンピング用抵抗Ｒｄと放電トランジスタＴｒｂからなる放電経路の抵抗値をほぼ一定とすることができ、一定の電流量で出力ノード９を放電することができ、電流変化率ｄｉ／ｄｔを小さくしてリンギングを効果的に抑制することができる。
【００６０】
このとき、出力ノード９の放電電流ｉは図４（ａ）に示す従来の放電トランジスタが放電する電流値とほぼ同じ大きさである。したがって、出力ノード９の放電速度を従来の出力回路のそれと同様とすることができ、アクセス時間が長くなることは効果的に防止される（図４（ｄ）参照）。
【００６１】
図５は、本発明の実施例の作用効果を説明するための図である。図５においては、出力ノード９と接地電位との間に第１の放電トランジスタＴｒ１が設けられ、この第１の放電トランジスタＴｒ１と並列に出力ノード９と接地電位との間にダンピング用抵抗４および第２の放電トランジスタＴｒ２が設けられる。
【００６２】
第１の放電トランジスタＴｒ１のサイズは、小さな出力負荷の場合でもリンギングが生じないようにするために、そのサイズは小さくされる。第２の放電トランジスタＴｒ２のサイズは、高速で出力ノード９を放電するために、比較的大きくされる。ダンピング用の抵抗４は抵抗値Ｒｄを有する。次に動作について説明する。
【００６３】
いま出力制御信号ＮＯＬ１がハイレベルへ立上がると、第１の放電トランジスタＴｒ１がオン状態となり、出力ノード９が接地電位レベルへと向かって放電される。第１の放電トランジスタＴｒ１はその電流駆動力は比較的小さくされている。したがって図５（ｂ）の曲線ＩまたはＩＩに示すように、出力負荷が比較的小さければリンギングを生じることなく時間ｔ１の間に出力ノード９を接地電位レベルへ放電することができる。
【００６４】
しかしながら、出力負荷が大きくなると、図５（ｂ）の曲線ＩＩＩに示すように、時間ｔ１の間に出力ノード９を接地電位レベルへ放電することができなくなる場合が生じる。このため、第２の出力制御信号ＮＯＬ２をハイレベルへ立上げ、第２の放電トランジスタＴｒ２をオン状態とする。第２の放電トランジスタＴｒ２はそのサイズが比較的大きくされており、高速で出力ノード９を接地電位レベルへと放電する。この第２の放電トランジスタＴｒ２がオン状態となると、出力ノード９の電位が急激に変化する可能性がある。このとき、ダンピング用の抵抗４が設けられているため、その電流制限機能によりほぼ一定の速度で出力ノード９を放電することができる。したがって、図５（ｂ）の曲線ＩＩＩに示すように、リンギングを生じることなく時間ｔ２の間で出力ノード９を接地電位レベルにまで放電することができる。
【００６５】
この図５（ａ）に示す構成の場合、第２の放電トランジスタＴｒ２のサイズは大きく設計されており、大きな電流駆動力を持っている。しかしながら、この第２の放電トランジスタＴｒ２のサイズは第１の放電トランジスタＴｒ１と同じであってもよい。同時に２つの放電トランジスタがオン状態となり、出力ノード９を放電するため、結果として、大きな電流駆動力をもって出力ノード９を放電することができるためである。
【００６６】
［第２の実施例］
図６はこの発明の第２の実施例である出力回路の構成を示す図である。この図６に示す出力回路は、第１の放電トランジスタ２ａのゲートと出力ノード９との間に設けられたフィードバック容量５を備える。他の構成は図１に示す出力回路と同様である。第１の放電トランジスタ２ａがオン状態となったとき、出力制御信号ＮＯＬ１はハイレベル（または遷移期間中）である。第１の放電トランジスタ２ａのオン状態に応答して出力ノード９はその電位が変化する。この出力ノード９の電位変化が急激な場合、フィードバックトランジスタ５を介して第１の放電トランジスタ２ａにフィードバックされる。すなわち、出力ノード９の電位が急激に低下した場合、フィードバック容量５を介して第１の放電トランジスタ２ａのゲート電位が低下し、これにより第１の放電トランジスタ２ａのコンダクタンスが小さくなり、その放電電流が小さくされる。これにより、出力ノード９における急激な電位変化が抑制される。
【００６７】
充電トランジスタ１がオン状態となったとき、出力ノード９はハイレベルへ充電される。このとき出力制御信号ＮＯＬ１はローレベルである。出力制御回路に含まれるインバータ回路４５（図２参照）の放電用トランジスタの駆動力は大きくされている。これにより、出力ノード９の充電時における第１の放電トランジスタ２ａのゲート電位の容量結合による上昇を防止する。これにより、第１の放電トランジスタ２ａが誤ってオン状態となることはなく、出力ノード９を高速で充電することができる。
【００６８】
また出力ノード９の放電時において、出力制御信号ＮＯＬ１はハイレベルに立上げられるが、このとき、出力ノード９の電位変化がフィードバック容量５を介して第１の放電トランジスタ２ａのゲートへ確実に伝播されるようにするために、この図２に示すインバータ回路４５の出力段の充電トランジスタの駆動力は比較的小さくされる。
【００６９】
この図６に示す出力回路の構成は、出力負荷が小さく、急激な電位変化が出力ノード９に起きる可能性が高い場合に効果的である。
【００７０】
［第３の実施例］
図７はこの発明の第３の実施例である出力回路の構成を示す図である。この図７に示す出力回路においては、出力ノード９と第１の放電トランジスタ２ａとの間に抵抗４が設けられる。第２の放電トランジスタ２ｂは出力ノード９にダンピング抵抗を介さずに接続される。第１の放電トランジスタ２ａのサイズは第２の放電トランジスタ２ｂのサイズと同じとされる。この図７に示す出力回路の場合、第１の放電トランジスタ２ａがオン状態となったとき、この抵抗４のダンピング機能により、出力ノード９の急激な電位変化は防止される。第１の放電トランジスタ２ａにより、出力ノード９の電位レベルを十分低い電位レベルにまで放電した後に第２の放電トランジスタ２ｂをオン状態とすれば、出力ノード９におけるアンダーシュートの振幅は０または十分小さくすることができる。これにより、同一サイズの第１および第２の放電トランジスタ２ａおよび２ｂを用いても、出力ノード９を出力リンギングを生じさせることなく高速で放電することができる。この図７に示す出力回路の構成においては、第１および第２の放電トランジスタ２ａおよび２ｂの電流駆動力が比較的大きく、出力負荷が小さい場合であっても、抵抗４により確実に出力リンギングの発生を防止することができる。
【００７１】
［第４の実施例］
図８はこの発明の第４の実施例である出力回路の構成を示す図である。図８に示す出力回路は、第１の放電トランジスタ２ａと出力ノード９との間に抵抗４が設けられる。第２の放電トランジスタ２ｂの一方導通端子は出力ノード９に接続されるとともに、容量５を介してゲートに接続される。この図８に示す出力回路の構成の場合、まず第１の放電トランジスタ２ａがオン状態となり、次いで第２の放電トランジスタ２ｂがオン状態となる。この第２の放電トランジスタ２ｂがオン状態となるときには、第１および第２の放電トランジスタ２ａおよび２ｂがともにオン状態となって出力ノード９を放電するため、出力ノード９の電位変化が急激になる可能性が生じる。このとき、出力ノード９の電位低下を容量５を介して第２の放電トランジスタ２ｂのゲートへフィードバックすることにより、この第２の放電トランジスタ２ｂのゲート電位を低下させて、そのコンダクタンスを小さくし、出力ノードの急激な電位低下を防止する。これにより、効果的に出力リンギングを防止することができる。
【００７２】
［第５の実施例］
図９はこの発明の第５の実施例である出力回路の構成を示す図である。図９に示す出力回路は、出力ノード９と接地電位との間に設けられる第１の放電トランジスタ２ａと、その一方端が出力ノード９に接続される抵抗４と、抵抗４の他方端と接地電位との間に接続される第２の放電トランジスタ２ｂを備える。第１および第２の放電トランジスタ２ａおよび２ｂは同じ出力制御信号ＮＯＬを受ける。すなわち、この図９に示す出力回路においては、第１および第２の放電トランジスタ２ａおよび２ｂが同じタイミングでオン状態となる。この場合においても、第１の放電トランジスタ２ａのサイズが、比較的小さな出力負荷を駆動するとき出力リンギングが生じない程度に設計されていれば、２つの放電トランジスタ２ａおよび２ｂが同時にオン状態となっても、出力ノード９における急激な電位変化は、抵抗４により防止され、この出力ノード９における出力リンギングを防止することができる。第２の放電トランジスタ２ｂのサイズは、第１の放電トランジスタ２ａのサイズよりも大きくされてもよく、また同じとされてもよい。
【００７３】
［第６の実施例］
図１０はこの発明の第６の実施例である出力回路の構成を示す図である。図１０に示す出力回路は、図９に示す出力回路の構成に加えて、さらに、出力ノード９と第１の放電トランジスタ２ａのゲートの間に設けられたフィードバック容量５を備える。第１の放電トランジスタ２ａと第２の放電トランジスタ２ｂはともに、出力制御信号ＮＯＬより同一タイミングでオン状態となる。図１０に示す出力回路の構成の場合、第１および第２の放電トランジスタ２ａおよび２ｂがともにオン状態となったとき、出力ノード９における急激な電位変化は、フィードバック容量５を介して第１の放電トランジスタ２ａのゲートへ伝達される。これにより第１の放電トランジスタ２ａのゲート電位が低下し、そのコンダクタンスが小さくなり、第１の放電トランジスタ２ａを介して流れる電流量が減少する。第２の放電トランジスタ２ｂを介して流れる電流はダンピング用の抵抗４により制限される。したがって、出力ノード９における急激な電位変化が防止され、出力リンギングの発生を効果的に防止することができる。
【００７４】
［第７の実施例］
図１１はこの発明の第７の実施例である出力回路の構成を示す図である。図１１において、出力回路は、出力ノード９と接地電位との間に接続され、そのゲートに出力制御信号ＮＯＬ１を受ける第１の放電トランジスタ２ａと、出力ノード９にその一方端が接続される抵抗４と、抵抗４の他方端と接地電位との間に接続されるとともにそのゲートに出力制御信号ＮＯＬ２を受ける第２の放電トランジスタ２ｂと、電源電位供給ノードと出力ノード９との間に設けられ、そのゲートに出力制御信号ＮＯＨ１を受ける第１の充電トランジスタ１ａと、その一方端が出力ノード９に接続される抵抗６と、抵抗６の他方端と電源電位供給ノードとの間に接続され、そのゲートに出力制御信号ＮＯＨ２を受ける第２の充電トランジスタ１ｂを含む。
【００７５】
第１の放電トランジスタ２ａと第２の放電トランジスタ２ｂと抵抗４の関係は図１に示す出力回路のそれと同様である。また同様に第１の充電回路１ａと第２の充電トランジスタ１ｂと抵抗６の関係は放電用トランジスタおよび抵抗のそれと同じである。次に、この図１１に示す出力回路の動作をその動作波形図である図１２を参照して説明する。
【００７６】
まず、図１２（Ａ）を参照して、出力信号Ｄｏｕｔがハイレベルとなるときの動作について説明する。この信号出力前は、出力制御信号ＮＯＬ１、ＮＯＬ２、ＮＯＨ１、およびＮＯＨ２はすべてローレベルであり、トランジスタ１ａ、１ｂ、２ａ、および２ｂはすべてオフ状態にある。したがって、出力ノード９はハイインピーダンス状態にある。
【００７７】
信号出力時において、出力制御信号ＮＯＨ１がハイレベルへ立上がる。これにより、出力ノード９が第１の充電トランジスタ１ａを介して充電される。第１の充電トランジスタ１ａの電流駆動力は、比較的小さな出力負荷を駆動した場合においても、出力リンギングが生じない程度の値に設定される。したがって、出力ノード９においては、急激な電位変化は生じず、なだらかに充電される。
【００７８】
次いで、出力制御信号ＮＯＨ２がハイレベルへ立上がり、第２の充電トランジスタ１ｂがオン状態となる。これにより、出力ノード９は第２の充電トランジスタ１ｂを介して充電される。第２の充電トランジスタ１ｂのサイズは、第１の充電トランジスタ１ａのそれと同じまたはそれ以上である。抵抗６の抵抗値は第２の充電トランジスタ１ｂの抵抗値よりも十分大きく設定されている。したがって、出力ノード９は一定の抵抗値で第２の充電トランジスタ１ｂを介して充電され、出力リンギングの発生を確実に防止することができる。
【００７９】
次に図１２（Ｂ）を参照して、ローレベルの出力信号を発生する場合の動作について説明する。この場合、出力制御信号ＮＯＨ１およびＮＯＨ２はともにローレベルに固定される。出力制御信号ＮＯＬ１がハイレベルに立上がり、所定時間経過後に出力制御信号ＮＯＬ２がハイレベルへ立上がる。この放電トランジスタ２ａおよび２ｂによる出力ノード９の放電動作は図１に示す出力回路における動作と同じである。したがって、抵抗４の存在により、一定の抵抗値で出力ノード９を放電することができ、出力リンギング（アンダーシュート）の発生を確実に防止することができる。
【００８０】
外部電源電位ＥｘｔＶｃｃが５Ｖであり、出力ハイレベル判定レベルＶＯＨｍｉｎが２．４Ｖの場合には、ハイレベルにおいてリンギングが生じても十分なマージンが存在するため、出力信号Ｄｏｕｔの論理レベルの誤判定は生じない。
【００８１】
しかしながら図１３に示すように、電源電圧Ｖｃｃが低くなった場合（たとえば３．３または１．５Ｖ）、ハイレベル判定レベルＶＯＨｍｉｎと電源電圧Ｖｃｃとの間の差が小さくなる。したがってこの場合において、図１３において破線で示すようにオーバーシュートが存在した場合、ハイレベルの信号をローレベルと判定する場合が生じる。このような誤判定を避けるためには、アンダーシュートの場合と同様に、出力信号Ｄｏｕｔの判定時点を遅くする必要がある。
【００８２】
しかしながら、図１１に示す出力回路を用いれば、このようなオーバーシュートおよびアンダーシュートの発生を確実に防止することができるため、アクセス時間を短縮することができ、高速動作する半導体記憶装置などの半導体装置を実現することができる。
【００８３】
［第８の実施例］
図１４はこの発明の第８の実施例である出力回路の構成を示す図である。図１４に示す出力回路は、第１および第２の充電トランジスタ１ａおよび１ｂが同じ出力制御信号ＮＯＨにより同一タイミングで導通状態となり、また第１および第２の放電トランジスタ２ａおよび２ｂが同じ出力制御信号ＮＯＬにより同一タイミングでオン状態となる点が図１１に示す出力回路の構成と異なっている。他の点は同じである。この図１４に示す構成の出力回路においても、抵抗４および６により、一定の電流で出力ノード９を充放電することができ、出力ノード９における出力リンギングの発生を防止することができる。
【００８４】
同一タイミングで２つの出力ドライブトランジスタをオン状態とする場合、両ドライブトランジスタは同一サイズとされてもよい。この場合、回路のレイアウトが容易となる。
【００８５】
この図１４に示す出力回路の構成において、充電用トランジスタ１ａおよび１ｂと放電トランジスタ２ａおよび２ｂの一方においてのみ、２つのトランジスタがオン状態となるタイミングが異ならされる構成が用いられてもよい。
【００８６】
さらに、第１の充電トランジスタ１ａのゲートと出力ノード９の間にフィードバック容量が設けられてもよい。
【００８７】
さらに、出力ノード９と第１の放電トランジスタ２ａのゲートとの間にフィードバック容量が設けられてもよい。
【００８８】
［第９の実施例］
図１５はこの発明の第９の実施例である出力回路の構成を示す図である。図１５において、出力回路は、電源電圧供給ノードと出力ノード９の間に設けられ、そのゲートに出力制御信号ＮＯＨを受ける充電トランジスタ１と、その一方端が出力ノード９に接続される抵抗４と、抵抗４の他方端と接地電位ノードとの間に設けられ、そのゲートに出力制御信号ＮＯＬを受ける放電トランジスタと、出力ノード９と放電トランジスタ２のゲートとの間に設けられるフィードバック容量５を備える。
【００８９】
図１５に示す出力回路の構成の場合、放電トランジスタ２の電流駆動力が比較的大きくても、抵抗４のダンピング機能により、出力ノード９の電位変化を緩やかとすることができ、アンダーシュートの発生を防止することができる。このとき、また併せてフィードバック容量５により、出力ノード９の急激な電位変化は放電トランジスタ２のゲートへフィードバックされるため、効果的にこの出力ノード９を流れる電流を変化を小さくすることができ、出力ノード９の放電時における出力リンギングの発生を確実に防止することができる。
【００９０】
また外部電源電圧ＥｘｔＶｃｃが５Ｖなどの場合、出力ノード９充電時におけるリンギングが発生しても、そのハイレベル判定に対するマージンは十分大きい。したがって、出力ノード９放電時におけるリンギング（アンダーシュート）の発生を防止することにより、出力信号Ｄｏｕｔの論理判定タイミングを速くすることができ、高速アクセスが可能となる。
【００９１】
また出力ノード９の充電トランジスタ１による充電時において、この出力ノード９の充電電流はまたフィードバックキャパシタ５へも流れ込む。したがって、この出力ノード９におけるハイレベル信号出力時の電位変化を緩和することができ、出力リンギング（オーバーシュート）の発生を防止することができる。この場合、出力制御信号ＮＯＬを出力する回路の出力段の充電トランジスタの駆動力が比較的小さく、放電トランジスタの駆動力は大きくされる（出力ノード９充電時における放電用トランジスタ２のゲート電位の浮上りを防止するためである）。
【００９２】
［第１０の実施例］
図１６はこの発明の第１０の実施例である出力回路の構成を示す図である。図１６において、出力回路は、電源電位供給ノードと出力ノード９の間に設けられる充電トランジスタ１と、その一方端が出力ノード９に接続される抵抗４と、抵抗４の他方端と接地電位供給ノードとの間に接続される放電トランジスタ２と、抵抗４の他方端と放電トランジスタ２のゲートとの間に接続されるフィードバック容量５を備える。充電トランジスタ１のゲートへは出力制御信号ＮＯＨが与えられ、放電トランジスタ２のゲートへは出力制御信号ＮＯＬが与えられる。
【００９３】
この図１６に示す出力回路においては、抵抗４の抵抗値は比較的小さくされる。出力ノード９におけるローレベルの電位レベルの浮上りを最小とするためである。この場合、出力ノード９放電時において、放電トランジスタ２の抵抗変化の影響が現われて出力ノード９における電位変化が急激になることが考えられる。この出力ノード９の電位変化は抵抗４の他方端に伝達される。この電位変化は放電トランジスタ２のゲートへフィードバックされるため、この急激な電位変化を防止する方向に放電用トランジスタ２のコンダクタンスが調節される。これにより、出力ノード９を小さな電流変化率ｄｉ／ｄｔで放電することができ、出力リンギングの発生を防止することができる。
【００９４】
すなわちこの図１６に示す出力回路の場合、比較的大きな電流駆動力を持つ放電トランジスタ２を用いて出力ノード９の放電動作を行なっても、抵抗４の抵抗値によりその電流が制限され、電流変化率を比較的小さくすることができるとともに、フィードバック容量５により、電流変化率の急激な変化をなくすことができ、出力ノード９の出力リンギングの発生を防止することができる。
【００９５】
この抵抗４の抵抗値と放電用トランジスタ２の駆動力の関係は図１５に示す出力回路の構成においても同じである。しかしながらこの図１６に示す出力回路の構成においては、フィードバック容量５を、ポリシリコンを電極とするキャパシタで構成した場合、放電用トランジスタ２の上層にこのフィードバック容量５を形成することができ、レイアウトが容易となるとともに、面積の利用効率が改善され、出力回路の占有面積を小さくすることができる。
【００９６】
またこの図１６に示す出力回路の構成においては、充電トランジスタ１のオン状態のときに、抵抗４を介してフィードバック容量５が充電される。このとき、抵抗４の他方端の電位は抵抗４の抵抗値と容量５の容量値の積で決定される時定数で電位が上昇する。したがって、この充電動作時における出力ノード９の電位の急激な上昇を吸収することができ、出力ノード９の電位の立上がりを緩和させることができ、ハイレベル信号出力時の出力リンギングの発生を抑制することができる。
【００９７】
［第１１の実施例］
図１７はこの発明の第１１の実施例である出力回路の構成を示す図である。図１７において、出力回路は、出力ノード９と電源電位供給ノードとの間に設けられるｐチャネルＭＯＳトランジスタ５０を備える。充電用ＭＯＳトランジスタ５０のゲートへは、出力制御信号ＺＮＯＨが与えられる。出力制御信号ＺＮＯＨは、先の各実施例において述べた出力制御信号ＮＯＨの論理反転信号である。
【００９８】
出力ノード９を放電するために、第１の放電トランジスタ２ａ、第２の放電トランジスタ２ｂおよび抵抗４が設けられる。これらのトランジスタ２ａ、２ｂおよび抵抗４の接続形態およびサイズ／抵抗値の関係は図１に示す出力回路のそれと同じである。
【００９９】
ハイレベルの信号出力時においては、出力制御信号ＺＮＯＨがローレベルとなり、出力制御信号ＮＯＬ１およびＮＯＬ２がローレベルとなる。ローレベル信号出力時においては、出力制御信号ＺＮＯＨがハイレベルとなり、出力制御信号ＮＯＬ１およびＮＯＬ２が順次ローレベルからハイレベルへ立上がる。この図１７に示す出力回路はＣＭＯＳ構成を備える。図１７に示すようなＣＭＯＳ構成の出力回路であっても、効果的に出力リンギングの発生を抑制することができる。特に、ＣＭＯＳ構成の場合、充電側にも、ダンピング用の抵抗などを設け、オーバーシュートの発生をも抑制すれば、出力ノード９による出力リンギングによるラッチアップ現象の発生および電源電位の変動をも抑制することができ、内部回路を安定に動作せさることができる。ＣＭＯＳ回路の場合、１つのウェル内にｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタが構成されるため、出力リンギングによりラッチアップが起きる可能性が存在するためである。
【０１００】
［第１２の実施例］
図１８はこの発明に従う出力回路のレイアウトを示す図である。図１８において、出力回路は、第１のトランジスタ形成領域６０と、第２のトランジスタ形成領域７０とを含む。第１のトランジスタ形成領域６０では、第１の不純物領域と第２の不純物領域が間隔をおいて交互に形成される。これらの第１および第２の不純物領域には、各不純物領域と電気的コンタクトをとるための第１層アルミニウム配線層からなる電極取出層６２および６４が設けられる。第１の電極層６２は、第２層アルミニウム配線層からなる接地線２１０とスルーホール（ＴＨ）領域９２において接続される。この接地線２１０と平行に第２層アルミニウム配線層からなる信号線ＮＯＬ１および第２の信号線ＮＯＬ２が設けられる。第１の信号線ＮＯＬ１は、コンタクト領域９１を介して第１のトランジスタ形成領域６０に形成されたゲート電極層６３と選択的に接続される。
【０１０１】
第２の不純物層上に形成された第２の電極層６４はそれぞれ第２の不純物層に対応して設けられた抵抗体２００における一方端においてコンタクト領域２０１を介して選択的に接続される。この第２の電極層は第１アルミニウム配線層で形成される。
【０１０２】
第２のトランジスタ形成領域７０は、第３の不純物領域層および第４の不純物層がそれぞれ間隔をおいて交互に形成される。第３の不純物層上には、第１層アルミニウム配線層からなる第３の電極層７２ａおよび７２が形成され、第４の不純物層上には、第１層アルミニウム配線層からなる第４の電極層７４が形成される。第３の電極層７２と第４の電極層７４の間にゲート電極層７３が形成される。第３の電極層７２と第３の不純物層はコンタクト孔を介して電気的に接続され、第４の不純物層と第４の電極層７４はコンタクト孔を介して接続される。ゲート電極層７３は、コンタクト領域９３を介して第２の信号線ＮＯＬ２に選択的に接続される。第３の電極層７２は、第１の電極層６２と同様スルーホール領域９２において第２層アルミニウム層からなる接地線２１０に接続される。
【０１０３】
第４の不純物領域それぞれに対応して抵抗体２００が設けられる。第４の電極層７４はそれぞれ対応の抵抗体とコンタクト領域２０１を介して選択的に接続される。第１および第２のトランジスタ形成領域６０および７０の境界において、第２および第３の不純物層は同一領域で形成されるため、対応の電極層に対し符号６２ａ、７２ａを付す。
【０１０４】
抵抗体２００はそれぞれコンタクト領域２０１、コンタクト領域２０２、コンタクト領域２０３、２０５およびスルーホール領域２０４を含む。抵抗体２００形成領域上に第２層アルミニウム配線層からなる出力信号線２１４が形成される。出力信号線２１４は、出力ノードであるパッド２１６に接続される。
【０１０５】
抵抗体２００形成領域を間に挟んで第１および第２のトランジスタ形成領域と対向して第３のトランジスタ形成領域８０が配置される。第３のトランジスタ形成領域８０では第５および第６の不純物領域が交互に間をおいて形成される。これら第５および第６の不純物層上には、第１層アルミニウム配線層からなる第５の電極層８１と第６の電極層８４が設けられる。第５の電極層８１および第６の電極層８４はそれぞれ第５の不純物層および第６の不純物層とコンタクト孔を介して接続される。
【０１０６】
第５の電極層８１は、第２層アルミニウム配線層からなる電源線２１２にスルーホール領域９９において接続される。
【０１０７】
第５および第６の電極層の間にゲート電極層８３が形成される。電源線２１２と並行して出力信号ＮＯＨを伝達するための第２層アルミニウム配線層からなる信号線ＮＯＨが設けられる。信号線ＮＯＨはコンタクト領域９６においてゲート電極層９６と選択的に接続される。第６の電極層８４はそれぞれ対応の抵抗体においてコンタクト領域２０５を介して接続される。この第６の電極層８４は抵抗体２００に設けられたスルーホール領域２０４を介して出力信号線２１４に選択的に接続される。
【０１０８】
図１８に示すように、同一サイズのトランジスタを平行に設け、これらのトランジスタを選択的に作動状態とすることにより、必要とされるトランジスタサイズを容易に実現することができる。また同一サイズのトランジスタを複数個配列しているため、同一パターンが繰り返されており、レイアウトが容易である。
【０１０９】
抵抗体２００の領域において、コンタクト領域２０１、２０２、２０３および２０５を第１層アルミニウム配線層で選択的にショートさせることにより、その下部に設けられた抵抗体（ポリシリコン（ＰＢ））の長さを調節することができ、所望の値の抵抗値を実現することができる。またスルーホール領域２０４をコンタクト領域２０１側に設け、出力信号線２１４と第４の電極層７４とを接続する構成とすれば、充電側トランジスタに抵抗を接続することができる。スルーホール領域の位置変更のみにより回路構成を容易に変更することができる。次にこのレイアウトの詳細構成について説明する。
【０１１０】
図１９は、２つの放電用単位トランジスタのレイアウトを示す図である。図１９においては、第２のトランジスタ形成領域内に形成された２つの単位放電トランジスタのレイアウトを示す。図１９において、第３の不純物層に対する電極取出層である第３の電極層７２ｂおよび７２ｃは、スルーホール領域９２において、第２層アルミニウム配線層からなる接地線２０２に接続される。この接地線２１０と並行に信号線ＮＯＬ２が配設される。第３の電極層７２ｂおよび７２ｃの内側にゲート電極層７３ａおよび７３ｂが配設される。このゲート電極層７３ａおよび７３ｂはそれぞれコンタクト領域９３ａおよび９３ｂを介して第１層アルミニウム配線層に接続される。
【０１１１】
信号線ＮＯＬ２は、第２層アルミニウム配線層によりスルーホール領域９３ｃにおいて第１層アルミニウム配線層と接続される。すなわちコンタクト領域９３ａおよび９３ｂとスルーホール領域９３ｃを介して第１層および第２層アルミニウム配線層により選択的に信号線ＮＯＬ２に接続される。このとき、常時コンタクト領域９３ａおよび９３ｂを介してゲート電極層７３ａおよび７３ｂに対しコンタクトがとられている。コンタクト領域９３ａおよび９３ｂの一方とスルーホール領域９３ｃを介して信号線ＮＯＬ２が接続されてもよい。
【０１１２】
ゲート電極層７３ａおよび７３ｂの間に、第４の不純物領域に対する電極取出層である第１層アルミニウム配線層からなる第４の電極層７４が配設される。この第４の電極層７４は抵抗体２００のコンタクト領域２０１と選択的に接続される。抵抗体２００はポリシリコン（ＰＢ）からなる下地抵抗体で構成される。この下地の抵抗体とはそれぞれコンタクト領域２０２を介して第１層アルミニウム配線層２０２、２０３、および２０５が設けられる。このコンタクト領域２０５は第７の電極層８４と選択的に接続される。
【０１１３】
これらコンタクト領域に形成された第１層アルミニウム配線層を選択的に第１層アルミニウム配線層によりショートすることにより所望の抵抗値を実現することができる。スルーホール領域２０４においては、この第１層アルミニウム配線層からなる第７の電極層８４がその下層に設けられ、出力信号線層と選択的に接続される。コンタクト領域２０１，２０２、２０３および２０５を第１層アルミニウム配線層ですべて短絡すれば、抵抗が存在しない状態を実現することができる。
【０１１４】
抵抗体２００は第１のトランジスタ形成領域の第２の不純物領域に対して設けられた第２の電極層に対しても設けられている。したがって、信号ＮＯＬ１に従って動作するトランジスタに対しても所望の抵抗値のダンピング抵抗を設けることができる。信号線ＮＯＬ２とスルーホール領域９３ｃにおけるゲート電極層７３ａおよび７３ａに対する電気的接続を適当に調節すれば、所望の数のトランジスタを作動状態とすることができる。すなわち並列に動作するＭＯＳトランジスタを設けることができる。これは等価的にトランジスタサイズを調節することに対応する。
【０１１５】
またスルーホール領域２０４をコンタクト領域２０１とコンタクト領域２０２の間の領域に配設すれば、充電用トランジスタに対しダンピング用の抵抗を付加することができる。
【０１１６】
図２０は、図１９に示す抵抗体部の断面構造を示す図である。図２０に示すように、最下層にポリシリコン抵抗体（ＰＢ）２００が配設され、このポリシリコン抵抗（ＰＢ）の所定領域上にコンタクト領域２０２、２０３および２０５が形成される。コンタクト領域２０５において、第１層アルミニウム配線層からなる第７の電極層８４が抵抗体２００に選択的に接続される。コンタクト領域２０１において、第４の電極層７４が選択的に抵抗体２００に接続される。第７の電極層８４は、スルーホール領域２０４を介して出力信号線２１４に接続される。このとき、コンタクト領域２０２および２０３に対し第３の電極層７４を選択的に第１層アルミニウム配線層によりショートすれば、所望の値の抵抗を実現することができる。たとえばコンタクト領域２０１とコンタクト領域２０２とを第１層アルミニウム配線層でショートすれば、このコンタクト領域２０２とコンタクト領域２０５の間の抵抗体２００の抵抗がダンピング抵抗として放電用トランジスタに付加されることになる。
【０１１７】
図２１は、図１８に示す第１および第２のトランジスタ形成領域の等価回路を示す図である。図２１において、第１のトランジスタ形成領域ＴＲ１は、半導体基板（またはウェル領域）表面に互いに間隔をおいて交互に形成される第１の不純物層６６および第２の不純物層６７を含む。第１の不純物層６６と第２の不純物層６７の間の基板表面上にゲート電極層６３が形成される。ゲート電極層６３はコンタクト領域９１を介して信号線ＮＯＬ１へ選択的に接続される。第１の不純物層６６は接地線２１０に接続される。
【０１１８】
第２のトランジスタ形成領域ＴＲ２は、第１のトランジスタ形成領域ＴＲ１から連続して、互いに間隔をおいて交互に形成される第３の不純物領域７６と第４の不純物領域７７を含む。第１のトランジスタ形成領域ＴＲ１と第２のトランジスタ形成領域ＴＲ２の境界に位置する不純物領域６６（７６）は両領域において共有される。この不純物層６６（７６）は接地線２１０に接続される。第３の不純物層７６は接地線２１０に接続される。この第３の不純物層７６ｂと第４の不純物層７７の間にゲート電極層７３が形成される。ゲート電極層７３はコンタクト領域９３を介して信号線ＮＯＬ２に選択的に接続される。
【０１１９】
図２１には示さないが、第２の不純物領域６３および第４の不純物領域７７は、抵抗体２００に選択的に接続され、次いで出力信号線に接続される。
【０１２０】
図２２は、この出力回路の電気的等価回路を示す図である。図２２において、同一サイズの放電用単位トランジスタＤＴ１〜ＤＴ６が並列に設けられる。トランジスタＤＴ１〜ＤＴ６の一方導通端子はその抵抗値がプログラム可能である抵抗体２００ａ〜２００ｃを介して出力信号線２１４に選択的に接続される。トランジスタＤＴ１〜ＤＴ６から他方導通端子は接地電位に接続される。トランジスタＤＴ１およびＤＴ２のゲートはコンタクト領域９３Ａを介して信号線ＮＯＬ２に接続される。トランジスタＤＴ３およびＤＴ４のゲートはコンタクト領域９３Ｂを介して信号線ＮＯＬ２に接続される。トランジスタＤＴ５およびＤＴ６のゲートはコンタクト領域９３Ｃを介して信号線ＮＯＬ２に接続される。
【０１２１】
トランジスタＤＴ１〜ＤＴ６のうちの所望の数のトランジスタに対しコンタクト領域において必要な電気的接続をとる。同一サイズのトランジスタＤＴ１〜ＤＴ６のうち作動状態とされたトランジスタにより出力信号線２１４の放電速度は決定される。作動状態とされたトランジスタＤＴの数に比例してこの出力信号線２１４の放電速度は増加する。したがって、このトランジスタＤＴ１〜ＤＴ６を選択的に作動状態とすることは、出力放電用トランジスタのサイズを変更していることと等価である。これにより容易に所望のサイズの出力トランジスタを得ることができ、使用用途に応じてその電流駆動力が最適な値に設定された放電用トランジスタを実現することができる。
【０１２２】
この構成は、第１のトランジスタ形成領域に形成されたトランジスタおよび第３のトランジスタ形成領域に形成された充電用トランジスタに対しても同様である。したがって、単に配線工程における配線接続のみで所望の特性を有する放電用トランジスタおよび充電用トランジスタならびにダンピング抵抗を実現することができ、使用用途に応じた出力駆動特性を備える出力回路を容易に実現することができる。
【０１２３】
【発明の効果】
請求項１の発明に従えば、出力回路において出力ノードを第１の電位レベルに駆動するトランジスタを２つ並列に設け、一方のトランジスタと出力ノードの間に定抵抗素子を挿入したため、出力リンギングを効果的に抑制することができる。また、定抵抗挿入によるアクセス時間の増加または動作速度の低下を緩和することができるとともに、他方のトランジスタにより、出力ノードは第１の電位レベルにまで確実に駆動されるため、この出力ノードにおける電位レベルをダンピング抵抗の影響を受けることなく確実に第１の電位レベルにまで駆動することができる。
【０１２４】
この２つのトランジスタの動作タイミングを異ならせれば、一方のトランジスタのサイズを出力負荷が小さい場合にも出力リンギングが生じない程度に設定することにより任意の出力負荷に対しても出力リンギングが発生することなく高速で出力ノードを第１の電位レベルへと駆動することができる。
【０１２５】
また他方トランジスタのゲートと出力ノードの間にフィードバック容量を設ければ、出力ノードの急激な電位変化に従ってこの他方トランジスタのコンダクタンスを調節することができ、出力ノードの急激な電位変化を確実に防止することができ、出力リンギングを確実に防止することができる。
【０１２６】
請求項４の発明に従えば、出力ノード充電用のトランジスタおよび出力ノード放電用のトランジスタをそれぞれともに互いに並列に設けられた２つのトランジスタ素子で構成し、一方のトランジスタ素子と出力ノードとの間に定抵抗を挿入している。これにより、出力ノード充電時および放電時におけるオーバーシュートおよびアンダーシュートなどのリンギングを確実にアクセス時間の増加および動作タイミングの速度の低下をもたらすことなく防止することができ、高速動作する半導体装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例である半導体装置の要部の構成を概略的に示す図である。
【図２】図１に示す出力制御回路の具体的構成例を示す図である。
【図３】図２に示す出力制御回路の動作を示す信号波形図である。
【図４】この発明の一実施例におけるダンピング用抵抗の効果を説明するための図である。
【図５】この発明における出力回路の作用効果を説明するための図である。
【図６】この発明の第２の実施例である出力回路の構成を示す図である。
【図７】この発明の第３の実施例である出力回路の構成を示す図である。
【図８】この発明の第４の実施例である出力回路の構成を示す図である。
【図９】この発明の第５の実施例である出力回路の構成を示す図である。
【図１０】この発明の第６の実施例である出力回路の構成を示す図である。
【図１１】この発明の第７の実施例である出力回路の構成を示す図である。
【図１２】図１１に示す出力回路の動作を示す信号波形図である。
【図１３】図１１に示す出力回路の信号信号波形を示す図である。
【図１４】この発明の第８の実施例である出力回路の構成を示す図である。
【図１５】この発明の第９の実施例である出力回路の構成を示す図である。
【図１６】この発明の第１０の実施例である出力回路の構成を示す図である。
【図１７】この発明の第１１の実施例である出力回路の構成を示す図である。
【図１８】この発明の出力回路のレイアウトを示す図である。
【図１９】図１８に示すレイアウトの部分拡大図である。
【図２０】図１９に示す抵抗体領域の断面構造を示す図である。
【図２１】図２０に示す第１および第２のトランジスタ形成領域の概略断面構造を示す図である。
【図２２】図２０に示す出力回路のレイアウトにおける１つのトランジスタ形成領域の電気的等価回路を示す図である。
【図２３】一般的な半導体装置の全体の構成を概略的に示す図である。
【図２４】従来の出力回路の構成を示す図である。
【図２５】図２４に示す出力回路の動作を示す信号波形図である。
【図２６】図２４に示す出力回路の動作を示す信号波形図である。
【図２７】従来の出力回路の問題点を説明するための図である。
【図２８】従来の出力回路における問題点を説明するための信号波形図である。
【図２９】従来の出力回路の変形例を示す図である。
【図３０】図２９に示す出力回路の問題点を説明するための図である。
【図３１】従来の出力回路に対する改良例を示す図である。
【符号の説明】
１充電トランジスタ
１ａ第１の充電トランジスタ
１ｂ第２の充電トランジスタ
２放電トランジスタ
２ａ第１の放電トランジスタ
２ｂ第２の放電トランジスタ
４抵抗
５フィードバック容量
６抵抗
２２出力制御回路
３０出力回路
５０充電用トランジスタ
６０第１のトランジスタ形成領域
６２第１の不純物層に対する電極層
６３ゲート電極層
６４第２の不純物層に対する電極層
７０第２のトランジスタ形成領域
７２第３の不純物層に対する電極層
７３ゲート電極層
７４第４の不純物層に対する電極層
８０第３のトランジスタ形成領域
８１第５の不純物層に対する電極層
８３ゲート電極層
８４第６の不純物層に対する電極取出層
９０コンタクト領域
９１コンタクト領域
９３コンタクト領域
９５コンタクト領域
９６コンタクト領域
９２スルーホール領域
９９スルーホール領域
２００抵抗体
２０１コンタクト領域
２０２コンタクト領域
２０３コンタクト領域
２０４スルーホール領域
２０５コンタクト領域
２１０接地線
２１２電源線
２１４出力信号線
２１６出力パッド[0001]
[Industrial application fields]
The present invention relates to an output circuit, and more particularly to an output circuit incorporated in a semiconductor device such as a semiconductor memory device.
[0002]
[Prior art]
FIG. 23 schematically shows an entire configuration of a general semiconductor device. In FIG. 23, a semiconductor device 100 includes an input circuit 102 that receives an external signal Din that is a data signal, for example, and generates an internal signal, and an internal circuit 104 that executes necessary processing on the signal supplied from the input circuit 102. And an output circuit 106 for outputting an internal signal processed by the internal circuit 104 to the outside of the apparatus. The external input signal Din may be a data signal or a control signal. The signal Dout output from the output circuit 106 may be a data signal or a control signal.
[0003]
The input circuit 102 generates an internal signal by buffering the external signal Din.
The output circuit 106 buffers the internal signal from the internal circuit 104 and generates an external signal Dout. The output circuit 106 may also have a function of converting the voltage level of the internal signal in order to interface with an external device.
[0004]
FIG. 24 shows an example of the configuration of the output circuit shown in FIG. 24, output circuit 106 includes a drive circuit 110 that generates output control signals NOH and NOL according to internal signal D, and an output stage 112 that generates external signal Dout according to outputs MOH and NOL of drive circuit 110. Output stage 112 is provided between power supply potential Vcc supply node and output node 9, n channel MOS transistor 1 receiving output control signal NOH at its gate, and between output node 9 and ground potential GND supply node. An n channel MOS transistor 2 is provided which receives an output control signal NOL at its gate. Next, the operation will be described.
[0005]
First, the operation in the case of outputting a low level signal will be described with reference to the operation waveform diagram shown in FIG.
[0006]
Except when a signal is output, drive circuit 110 sets both output control signals NOH and NOL to a low level. Thereby, in output stage 112, both MOS transistor 1 (hereinafter referred to as charge transistor 1) and MOS transistor 2 (hereinafter referred to as discharge transistor 2) are in the off state, and output node 9 is in high impedance state Z. .
[0007]
For example, when internal signal D, which is an internal read data signal, is applied to drive circuit 110, drive circuit 110 raises output control signal NOL to a high level and maintains output control signal NOH at a low level. As a result, the discharge transistor 2 is turned on, the charge transistor 1 is turned off, the output node 9 is discharged through the discharge transistor 2, and the output signal Dout falls to a low level.
[0008]
Next, the operation when a high level signal is output will be described with reference to the operation waveform diagram shown in FIG. In this case, when the internal signal D is fixed at the high level, the drive circuit 110 raises the output control signal NOH to the high level (“H”), while the output control signal NOL is maintained at the low level (“L”). To do. As a result, charging transistor 1 is turned on and discharging transistor 2 is turned off, and output node 9 is charged to power supply potential Vcc level through charging transistor 1. Thereby, the external signal Dout is determined from the high impedance state Z to the high level state.
[0009]
In general, in a semiconductor memory device such as a dynamic random access memory (DRAM), the output node driving force of the output circuit 106 is increased in order to shorten the access time. That is, the size of the charge transistor 1 and the discharge transistor 2 (or the ratio of the gate width to the gate length, W / L) is increased. As a result, the current supply capability of the charge transistor 1 and the discharge transistor 2 is increased, the output node 9 is charged and discharged at high speed, and the output signal Dout is set to a definite state in a short time.
[0010]
[Problems to be solved by the invention]
When the package of the semiconductor device is mounted, the output node 9 is connected to a lead terminal formed on the lead frame. An inductance component exists in the lead. An equivalent circuit including the package is shown in FIG.
[0011]
In FIG. 27, a lead parasitic resistance Rr and a parasitic inductance Lr exist between the output node 9 and the output terminal 11. The external terminal 11 is accompanied by an external load Cr. When such an inductance component Lr exists, a voltage proportional to the current change is generated in this inductance. Since the sizes of the charge transistor 1 and the discharge transistor 2 are increased, the current change rate di / dt at the output node 9 increases during operation. With this large current change, a voltage is induced in the inductance. In this case, since a large current change occurs in the inductance Lr, ringing such as overshoot and undershoot occurs in the output waveform as shown in FIG.
[0012]
Regarding the determination of the high level / low level of the signal at the output node 9 (or the external terminal 11), when the TTL level is used, the Dout ≧ 2.4V is the high level, and the Dout ≦ 0.4V is the low level. .
[0013]
When the power supply potential Vcc is 5V, in the case of a high level output, even if output ringing occurs, there is a sufficient margin for the high level determination level VOHmin = 2.4V, so that no error occurs in the logic level determination. .
[0014]
However, in the case of a low level output, there is not much margin for the low level determination level VOLmax = 0.4V. Therefore, when output ringing occurs during this low level output, the voltage at the output node 9 exceeds the low level determination level VOLmax in the region A shown in FIG. If the external data is determined to be low level / high level at this time, erroneous data is read. Therefore, data cannot be determined until the potential level of output signal Dout at output node 9 is stable, resulting in a problem that the access time becomes long. This stable state of the low level output includes a period in which the output signal Dout oscillates at a potential level lower than the low level determination level VOLmax.
[0015]
Also, in the case of ringing such as overshoot or undershoot not only in the case of a semiconductor memory device but also in a general semiconductor device, it is necessary to wait for the determination of the logic level until the signal becomes stable. As a result, the operation speed becomes slower. In addition, when a plurality of output terminals change to the same logic level, such overshoot or undershoot is fed back to the power supply line or ground line via the charge transistor or discharge transistor, and the power supply potential or ground of the circuit inside the device The potential level fluctuates, causing a problem that the internal circuit malfunctions.
[0016]
In particular, in the case of a LOC (lead-on-chip) in which a pad is recently provided inside a chip, the length of the lead increases and the inductance component increases accordingly, so that L · di / dt increases according to the output ringing. The problem that the amplitude becomes large arises.
[0017]
As a method of suppressing output ringing such as overshoot or undershoot, it is generally performed to provide a damping resistor 3 between the output node 9 and the output terminal 11 as shown in FIG. The resistance value R of the damping resistor 3 is set to a relatively large value. This damping resistor 3 limits the amount of current flowing and reduces the current change rate di / dt to prevent ringing such as overshoot or undershoot.
[0018]
However, in the configuration shown in FIG. 29, since the damping resistor 3 is provided, the potential of the output terminal 11 becomes higher than the ground potential level at the time of discharging, and the margin for the low level determination level VOLmax is reduced. Occurs. Similarly, at the time of high level output, since the external terminal 11 is driven via the damping resistor 3, a voltage drop occurs due to the current flowing through the damping resistor 3, and the high level VOH of the output signal Dout decreases. Problem arises. Even if the external power supply voltage ExtVcc is used as the operation power supply voltage, the high level voltage level is reduced when the external power supply voltage ExtVcc drops to 3.3 V and 1.5 V, similarly to the delay of the high level stabilization time, A misjudgment occurs. Such a problem becomes an important problem in a low power supply voltage circuit such as a recent GTL level. In addition, the current limiting function of the damping resistor 3 increases the charge / discharge time of the output terminal 11 and causes problems such as an increase in access time.
[0019]
Japanese Patent Laid-Open No. 4-90620 discloses a configuration in which a programmable resistor PR is provided between the output node 9 and the discharge transistor 2 in order to eliminate the disadvantage that the charging / discharging time due to the damping resistor becomes long. The resistance value of the programmable resistor PR is set according to the application application of the semiconductor device. Try to prevent ringing such as undershoot. However, even in this configuration, since programmable resistor PR is provided between output node 9 and discharge transistor 2, the potential of output node 9 rises from the ground potential level in accordance with this resistance value, and is low with respect to low level determination level VOLmax. There arises a problem that the margin becomes small.
[0020]
SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide an output circuit capable of effectively suppressing output ringing without reducing the operation speed.
[0021]
Another object of the present invention is to provide an output circuit in a semiconductor memory device capable of effectively suppressing ringing of output data without increasing the access time.
[0022]
[Means for Solving the Problems]
In summary, the output circuit according to the present invention is such that at least two discharge-side transistors are provided in parallel, and a damping resistor is inserted between one discharge transistor and the output node.
[0023]
  The output circuit according to claim 1 is connected between the wiring layer connected to the output node and the first potential supply node, and drives the output node to the first potential level according to the internal signal. An element, a constant resistance element provided in parallel with the first transistor element, one end of which is connected to the output node, and connected between the other end of the constant resistance element and the first potential supply node. And a second transistor element that is turned on at the same or later timing as the first transistor element in accordance with the internal signal and drives the output node to the first potential level. The second transistor element has a current driving capability of the first transistor element.Bigger thanIn addition, the on-resistance value in the saturated state is made smaller than the resistance value of the constant resistance element.The first transistor element is capable of driving a first load coupled to the output node to a first potential level within a first period and providing a second load greater than the first load. Current driving capability that is insufficient to drive to the first potential level within the first period, and the total current driving capability of the first transistor element, the second transistor element, and the constant resistance element The second load can be driven to the first potential level within the first period.
[0024]
Preferably, the first transistor element is turned on at a timing faster than that of the second transistor element.
[0025]
Preferably, a capacitive element is further provided between the control electrode of the first transistor element and the output node.
[0026]
  The output circuit according to claim 4 is provided in parallel with the first transistor element that charges the output node to the power supply potential level in response to the first internal signal, and the first transistor element. Current drive capability of transistor elementsBigger thanIn response to a second internal signal having current driving capability and having the same logic as the first internal signalTurns on at the same or later timing as the first transistor,A second transistor element that charges the output node to the power supply potential level, and a wiring having a resistance value larger than the on-resistance value in the saturation state of the second transistor element and having one end shorted to the output node A first constant resistance element connected to the layer and having the other end connected to the second transistor element; a third transistor element discharging the output node to the ground potential level in response to the third internal signal; The third transistor element is provided in parallel with the third transistor element.Bigger thanHas current driving capability and is the same as the third internal signalofIn response to a fourth internal signal having logicTurns on at the same or later timing as the third transistor,A fourth transistor element for discharging the output node to the ground potential level; and a fourth transistor element provided in series with the fourth transistor element between the wiring layer connected to the output node and the fourth transistor element. A second constant resistance element having a resistance value larger than the on-resistance value when the element is saturated is provided.The first to fourth internal signals are generated according to the main internal signals, respectively.
  The current driving capability of the first transistor element is such that a first load coupled to the output node can be driven to the power supply potential level within the first period and a second load larger than the first load can be driven. The size is insufficient to drive to the power supply potential level within the first period, and the total current driving capability of the first transistor element, the second transistor element, and the first constant resistance element is the first It is possible to drive the second load to the power supply potential level within the period.
  Further, the current driving capability of the third transistor element can drive the first load to the ground potential level within the first period and drive the second load to the ground node within the first period. And the total current drivability of the third transistor, the fourth transistor, and the second constant resistance element brings the second load to the ground potential level within the first period. It is possible to drive.
[0028]
[Action]
  In the output circuit according to the first aspect, the constant resistance element functions as a damping resistance, charging or discharging by the second transistor element having a large current driving capability is moderated, and ringing is suppressed. Also,The first transistor element alleviates an increase in access time due to the damping resistor and sets the output node to the first potential level.Further, by adjusting the current driving power of the first and second transistor elements and the constant resistance element, the output node can be stably driven to the first potential level within a predetermined period regardless of the output load.
[0029]
When the first transistor element is turned on at a timing faster than that of the second transistor element, the first transistor element has a small current change rate di / dt that does not cause output ringing even when the output load is small. Is set so as to give First, the first transistor element gently drives the output node to the first potential level, and then the second transistor element compensates for the lack of driving capability of the first transistor element. Even if both the first and second transistor elements are turned on and the amount of current increases, the resistance element suppresses fluctuations in the rate of change in current and effectively prevents output ringing.
[0030]
The capacitor provided between the output node and the first transistor element feeds back the potential change of the output node to the gate of the first transistor element, and adjusts the gate potential of the first transistor element to adjust the first potential. The transistor 1 prevents the current change rate at the output node from increasing.
[0031]
  In the output circuit according to the fourth aspect, both the charging transistor and the discharging transistor are divided, and the constant resistance element provided in each one of the transistors functions as a damping resistor, such as overshoot and undershoot. Both ringing can be effectively suppressed. Also,The first and third transistor elements having a relatively small current driving capability in which no damping resistor is provided can alleviate the delay in access due to the insertion of the damping resistor, and lower the output signal potential level and the floating due to the damping resistor. Both rises can be effectively suppressed.Further, the current driving power of the first transistor element, the second transistor element, and the first constant resistance element, and the current driving power of the third transistor element, the fourth transistor element, and the second constant resistance element are adjusted. Thus, the output node can be charged and discharged to the power supply potential or the ground potential level within a predetermined period regardless of the size of the output load.
[0033]
【Example】
FIG. 1 schematically shows a whole structure of a semiconductor device including an output circuit according to the present invention. In FIG. 1, a dynamic random access memory (DRAM) is shown as an example of a semiconductor device. In FIG. 1, a DRAM decodes a memory cell array 10 having a plurality of memory cells arranged in a matrix of rows and columns, and an internal row address signal from an address buffer (not shown), and The row decoder 12 for driving the word line) to the selected state and the internal column address signal from the address buffer (not shown) are decoded to generate a column selection signal for selecting the corresponding column (bit line pair) in the memory cell array 10 In response to a column selection signal from column decoder 14, a sense amplifier for detecting and amplifying data in a memory cell connected to a selected row in memory cell array 10, and a column selection signal from column decoder 14, the corresponding column is connected to the internal data line. Includes IO gate. In FIG. 1, the sense amplifier and the IO gate are indicated by one block 16.
[0034]
The DRAM further generates clocks for generating various internal control signals in response to externally applied control signals, row address strobe signal / RAS, column address strobe signal / CAS, write enable signal / WE and output enable signal / OE. In response to the circuit 20, the preamplifier 18 for amplifying the data of the selected memory cell of the memory cell array 10, the internal read data ZDD from the preamplifier 18 and the output permission signal OEM from the clock generation circuit 20 are generated. Output circuit 30.
[0035]
Although FIG. 1 shows a configuration in which a 1-bit data signal is output, a multi-bit configuration such as × 4 or × 8 may be used. A DQ common arrangement in which the data input pin terminal and the data output terminal are used in common may be used, or a DQ separation arrangement in which the data output terminal and the data input terminal are provided separately may be used.
[0036]
Output circuit 30 includes an output control circuit 22 that generates output control signals NOH, NOL1, and NOL2 that are internal signals in response to internal read signal ZDD from preamplifier 18 and output permission signal OEM from clock generation circuit 20, and a power supply. An n-channel MOS transistor 1 provided between the potential supply node and the output node 9 and receiving the output control signal NOH at its gate, and provided between the output node 9 and the ground potential supply node. An n-channel MOS transistor 2a that receives NOL1, a resistance element 4 provided in parallel with MOS transistor 2 and having one end connected to output node 9, and between the other end of resistance element 4 and a ground potential supply node An n channel MOS transistor 2b provided for receiving output control signal NOL2 at its gate is provided.
[0037]
The size of the transistor 2a is set to such an extent that no output ringing occurs even when the output load is small. That is, the current driving capability of the MOS transistor (hereinafter referred to as the first discharge transistor) 2a is made relatively small.
[0038]
The resistance value of the resistor 4 is set to a value sufficiently larger than the on-resistance of the MOS transistor (hereinafter referred to as the second discharge transistor) 2b. The first discharge transistor 2a and the second discharge transistor 2b may have different sizes, but preferably both are set to the same size.
[0039]
Further, the sum of the resistance value R of the resistor 4 and the on-resistance R (2b) of the second discharge transistor 2b is substantially equal to the on-resistance R (2) of the conventional discharge transistor 2 shown in FIG. Set to Here, the on-resistance of the MOS transistor varies depending on its gate voltage and drain voltage, but here, the resistance value of the MOS transistor when the MOS transistor is saturated is used as a reference.
[0040]
The reason why external power supply potential ExtVcc is applied to output circuit 30 is that the semiconductor memory device shown in FIG. 1 uses an internal voltage down converter, and internally reduces the external voltage ExtVcc to drive part of memory cell array 10. This is to use the configuration given in
[0041]
FIG. 2 is a diagram showing a specific configuration of the output control circuit shown in FIG. In FIG. 2, an output control circuit 22 inverts an internal read signal ZDD from a preamplifier, a 2-input NAND circuit 42 receiving an output of the inverter circuit 41 and an output permission signal OEM, and an output of the NAND circuit 42. Inverting inverter circuit 43, two-input NAND circuit 44 receiving internal read signal ZDD and output permission signal OEM, inverter circuit 45 inverting the output of NAND circuit 44, and delay circuit 46 delaying output permission signal OEM for a predetermined time A three-input NAND circuit 47 that receives the internal read signal ZDD, the output permission signal OEM, and the output of the delay circuit 46, and an inverter circuit 48 that inverts the output of the NAND circuit 47.
[0042]
An output control signal NOH is output from the inverter circuit 43, an output control signal NOL1 is output from the inverter circuit 45, and an output control signal NOL2 is output from the inverter circuit 48. By providing the delay circuit 46, the rise of the output permission signal OEM is delayed for a predetermined time, so that the NAND circuit 47 can be enabled after the predetermined time has elapsed. Next, the operation will be described.
[0043]
The operation of reading data in the semiconductor memory device is the same as that of a normal DRAM. That is, under the control of the control signal from the clock generation circuit 20, the row decoder 12 and the column decoder 14 perform a selection operation for the rows and columns in the memory cell array 10. Subsequently, a sense operation by the sense amplifier in the block 16 is executed, and the IO gate in the block 16 is turned on by the output of the column decoder 14, and at the intersection of the row and column selected by the row decoder 12 and the column decoder 14. Data of the located memory cell is supplied to the preamplifier 18.
[0044]
Until the internal read data ZDD which is the output of the preamplifier 18 is in a definite state, the output permission signal OEM is at a low level and the output circuit 30 is in a disabled state. That is, the output control signals NOH, NOL1 and NOL2 from the output control circuit 22 are all at a low level, the charging transistor 1, the first and second discharge transistors 2a and 2b are all turned off, and the output signal Dout is high. It is in an impedance state.
[0045]
When output permission signal OEM rises to a high level, output circuit 30 is enabled and output signal Dout corresponding to internal read data ZDD is output. The operation of output circuit 30 when the internal read data is at a high level will be described with reference to FIG.
[0046]
When output permission signal OEM rises to a high level, internal read data ZDD is at a high level and in a stable state. Since the output of the inverter circuit 41 is at the low level, the output of the NAND circuit 42 is at the high level, and the output control signal NOH maintains the low level.
[0047]
On the other hand, the NAND circuit 44 outputs a low level signal because both inputs thereof are at a high level. Therefore, the output control signal NOL1 rises to a high level. In response to the output control signal NOL1, the first discharge transistor 2a is turned on, and the output node 9 is discharged at a speed that does not cause ringing.
[0048]
At this time, since the output of the delay circuit 46 is still at the low level, the output of the NAND circuit 47 is at the high level. Therefore, the output control signal NOL2 is at the low level, and the second discharge transistor 2b is in the off state. .
[0049]
After the delay time T of the delay circuit 46 has elapsed, the output of the delay circuit 46 rises to a high level, and the output control signal NOL2 rises to a high level accordingly. As a result, the second discharge transistor 2b is turned on, and the output node 9 is discharged to the ground potential level via the resistor 4.
[0050]
When both the first and second discharge transistors 2a and 2b are turned on, a large current may flow through the output node 9. However, this large current change is mitigated by the resistor 4, and the potential of the output node 9 changes gently, thereby preventing the occurrence of output ringing.
[0051]
At this time, the output node 9 is also discharged to the ground potential level via the first discharge transistor 2a, and the rise of the low level potential due to the insertion of the damping resistor is prevented.
[0052]
When output permission signal OEM falls to the low level, the outputs of NAND circuits 44 and 47 rise accordingly, and output control signals NOL1 and NOL2 both fall to the low level, and the first and second discharges. Transistors 2a and 2b are both turned off, and output node 9 is in a high impedance state. Next, the function and effect of the output circuit according to the present invention will be described.
[0053]
FIG. 4 is a diagram for explaining the effect of resistance in the present invention. FIG. 4A shows a discharge transistor of a conventional output circuit, and FIG. 4B shows a second discharge transistor and a resistance element of this embodiment. In FIG. 4A, the discharge transistor Tra of the conventional output circuit has an on-resistance Ra. On the other hand, the second discharge transistor, Trb, and resistance element in this embodiment shown in FIG. 4B have an on-resistance Rb and a resistance value Rd, respectively. In this example,
Ra≈Rb + Rd, Rd >> Rb
The on-resistance value of the second discharge transistor and the resistance value Rd of the resistance element are set so that the above relationship is satisfied.
[0054]
In order to suppress ringing in the output signal Dout at the output node 9, it is preferable to reduce the current change rate di / dt at the output node 9 as much as possible. As shown in FIG. 4A, when no damping resistor is provided, when the discharge transistor Tra is turned on, its gate voltage changes, and the drain voltage also changes accordingly. In general, a current flowing through a MOS transistor is expressed by the following equation.
[0055]
(I) Non-saturation region: | VDS | <| VGS-VTH |
IDS = K · {2 (VGS−VTH) · VDS−VDS} (1)
(Ii) Saturation region: | VDS | ≧ | VGS−VTH |
IDS = K · (VGS−VTH)²  ... (2)
Here, K is a constant depending on the size of the MOS transistor, the film thickness of the gate insulating film, etc., VDS is the drain-source voltage of the MOS transistor, VGS is the gate-source voltage of the MOS transistor, and VTH is the MOS transistor. The threshold voltage is shown.
[0056]
When the discharge transistor Tra is turned on, as can be seen from the above formulas (1) and (2), the MOS transistor first operates in the saturation region, and subsequently, as the gate voltage increases and the drain voltage decreases. Operates in the non-saturated region. At this time, the characteristic of the current IDS flowing through the MOS transistor changes. That is, the resistance value Ra of the discharge transistor Tra changes greatly. Since the current change rate di / dt also changes with the change of the resistance value Ra of the discharge transistor Tra, the large current change rate due to the large current driving force is further increased, and as shown in FIG. Cause the occurrence.
[0057]
If a damping resistance (resistance value RD) having a large resistance value is inserted in order to eliminate the influence of the resistance change of the discharge transistor Tra, the current change rate is reduced by the damping resistance RD, but the discharge rate is reduced. As indicated by a broken line in 4 (d), the time to reach the low level becomes longer.
[0058]
On the other hand, in this embodiment shown in FIG. 4B, even if a resistor having a damping function is inserted between the discharge transistor Trb and the output node 9, the sum of resistance values Rd and Rb in this path (Rd + Rb) Is substantially the same value as the resistance value (minimum on-resistance value) Ra of the conventional discharge transistor Tra. The resistance value Rd is set to a value sufficiently larger than the resistance value Rd of the discharge transistor Trb. In this case, the discharge rate of the current flowing through the output node 9 can be made substantially the same as that using the conventional discharge transistor Tra, and the output node 9 can be discharged at a discharge time substantially the same as that of the discharge transistor Tra having a large driving force. Can be discharged.
[0059]
At this time, since the resistance value Rd of the damping resistor is set to a value sufficiently larger than the resistance value Rb of the discharging transistor Trb, the fluctuation of the resistance value Rb of the discharging transistor Trb can be almost ignored. The cause of ringing can be removed. That is, if the resistance value Rd of the damping resistor is sufficiently larger than the resistance value Trb of the discharge transistor Trb, the resistance change of the discharge transistor Trb can be almost ignored when the discharge transistor is turned on. Therefore, the resistance value of the discharge path composed of the damping resistor Rd and the discharge transistor Trb can be made substantially constant, the output node 9 can be discharged with a constant amount of current, and the current change rate di / dt can be reduced. Thus, ringing can be effectively suppressed.
[0060]
At this time, the discharge current i of the output node 9 is approximately the same as the current value discharged by the conventional discharge transistor shown in FIG. Therefore, the discharge speed of the output node 9 can be made the same as that of the conventional output circuit, and the access time is effectively prevented from being lengthened (see FIG. 4D).
[0061]
FIG. 5 is a diagram for explaining the function and effect of the embodiment of the present invention. In FIG. 5, a first discharge transistor Tr1 is provided between the output node 9 and the ground potential, and the damping resistor 4 and the output node 9 and the ground potential are connected in parallel with the first discharge transistor Tr1. A second discharge transistor Tr2 is provided.
[0062]
The size of the first discharge transistor Tr1 is reduced in order to prevent ringing even in the case of a small output load. The size of the second discharge transistor Tr2 is made relatively large in order to discharge the output node 9 at high speed. The damping resistor 4 has a resistance value Rd. Next, the operation will be described.
[0063]
When output control signal NOL1 rises to a high level now, first discharge transistor Tr1 is turned on, and output node 9 is discharged toward the ground potential level. The first discharge transistor Tr1 has a relatively small current driving capability. Therefore, as shown by curve I or II in FIG. 5B, if the output load is relatively small, output node 9 can be discharged to the ground potential level during time t1 without ringing.
[0064]
However, when the output load increases, as shown by curve III in FIG. 5B, the output node 9 may not be discharged to the ground potential level during time t1. For this reason, the second output control signal NOL2 is raised to the high level, and the second discharge transistor Tr2 is turned on. Second discharge transistor Tr2 has a relatively large size and discharges output node 9 to the ground potential level at high speed. When the second discharge transistor Tr2 is turned on, the potential of the output node 9 may change abruptly. At this time, since the damping resistor 4 is provided, the output node 9 can be discharged at a substantially constant speed by the current limiting function. Therefore, as shown by curve III in FIG. 5B, output node 9 can be discharged to the ground potential level during time t2 without ringing.
[0065]
In the case of the configuration shown in FIG. 5A, the size of the second discharge transistor Tr2 is designed to be large and has a large current driving capability. However, the size of the second discharge transistor Tr2 may be the same as that of the first discharge transistor Tr1. This is because the two discharge transistors are simultaneously turned on to discharge the output node 9, and as a result, the output node 9 can be discharged with a large current driving capability.
[0066]
[Second Embodiment]
FIG. 6 is a diagram showing a configuration of an output circuit according to a second embodiment of the present invention. The output circuit shown in FIG. 6 includes a feedback capacitor 5 provided between the gate of the first discharge transistor 2 a and the output node 9. Other configurations are the same as those of the output circuit shown in FIG. When the first discharge transistor 2a is turned on, the output control signal NOL1 is at a high level (or during the transition period). In response to the ON state of the first discharge transistor 2a, the potential of the output node 9 changes. When the potential change of the output node 9 is abrupt, it is fed back to the first discharge transistor 2 a via the feedback transistor 5. That is, when the potential of the output node 9 rapidly decreases, the gate potential of the first discharge transistor 2a decreases via the feedback capacitor 5, thereby reducing the conductance of the first discharge transistor 2a, and the discharge current thereof. Is reduced. Thereby, a rapid potential change at the output node 9 is suppressed.
[0067]
When the charging transistor 1 is turned on, the output node 9 is charged to a high level. At this time, the output control signal NOL1 is at a low level. The driving capability of the discharging transistor of the inverter circuit 45 (see FIG. 2) included in the output control circuit is increased. This prevents an increase due to capacitive coupling of the gate potential of the first discharge transistor 2a when the output node 9 is charged. Thus, the first discharge transistor 2a is not accidentally turned on, and the output node 9 can be charged at high speed.
[0068]
Further, when the output node 9 is discharged, the output control signal NOL1 is raised to a high level. At this time, the potential change of the output node 9 is reliably propagated to the gate of the first discharge transistor 2a via the feedback capacitor 5. In order to achieve this, the driving power of the charging transistor at the output stage of the inverter circuit 45 shown in FIG. 2 is made relatively small.
[0069]
The configuration of the output circuit shown in FIG. 6 is effective when the output load is small and there is a high possibility that an abrupt potential change will occur at the output node 9.
[0070]
[Third embodiment]
FIG. 7 is a diagram showing the configuration of an output circuit according to a third embodiment of the present invention. In the output circuit shown in FIG. 7, resistor 4 is provided between output node 9 and first discharge transistor 2a. The second discharge transistor 2b is connected to the output node 9 without a damping resistor. The size of the first discharge transistor 2a is the same as the size of the second discharge transistor 2b. In the case of the output circuit shown in FIG. 7, when the first discharge transistor 2a is turned on, a sudden potential change of the output node 9 is prevented by the damping function of the resistor 4. If the second discharge transistor 2b is turned on after the potential level of the output node 9 is discharged to a sufficiently low potential level by the first discharge transistor 2a, the amplitude of the undershoot at the output node 9 is 0 or sufficiently small. can do. Thereby, even if the first and second discharge transistors 2a and 2b having the same size are used, the output node 9 can be discharged at high speed without causing output ringing. In the configuration of the output circuit shown in FIG. 7, even if the current driving capability of the first and second discharge transistors 2a and 2b is relatively large and the output load is small, the output ringing is surely performed by the resistor 4. Occurrence can be prevented.
[0071]
[Fourth embodiment]
FIG. 8 is a diagram showing the configuration of an output circuit according to a fourth embodiment of the present invention. In the output circuit shown in FIG. 8, a resistor 4 is provided between the first discharge transistor 2 a and the output node 9. One conduction terminal of the second discharge transistor 2 b is connected to the output node 9 and to the gate via the capacitor 5. In the configuration of the output circuit shown in FIG. 8, the first discharge transistor 2a is first turned on, and then the second discharge transistor 2b is turned on. When the second discharge transistor 2b is turned on, both the first and second discharge transistors 2a and 2b are turned on to discharge the output node 9, so that the potential change of the output node 9 is abrupt. A possibility arises. At this time, the potential drop of the output node 9 is fed back to the gate of the second discharge transistor 2b via the capacitor 5, thereby reducing the gate potential of the second discharge transistor 2b and reducing its conductance. Prevents a sudden drop in potential at the output node. Thereby, output ringing can be effectively prevented.
[0072]
[Fifth embodiment]
FIG. 9 is a diagram showing the configuration of an output circuit according to a fifth embodiment of the present invention. The output circuit shown in FIG. 9 includes a first discharge transistor 2a provided between the output node 9 and the ground potential, a resistor 4 having one end connected to the output node 9, and the other end of the resistor 4 connected to the ground. A second discharge transistor 2b connected to the potential is provided. First and second discharge transistors 2a and 2b receive the same output control signal NOL. That is, in the output circuit shown in FIG. 9, the first and second discharge transistors 2a and 2b are turned on at the same timing. Also in this case, if the size of the first discharge transistor 2a is designed so that no output ringing occurs when driving a relatively small output load, the two discharge transistors 2a and 2b are simultaneously turned on. However, a sudden potential change at the output node 9 is prevented by the resistor 4, and output ringing at the output node 9 can be prevented. The size of the second discharge transistor 2b may be larger than or the same as the size of the first discharge transistor 2a.
[0073]
[Sixth embodiment]
FIG. 10 is a diagram showing the configuration of an output circuit according to a sixth embodiment of the present invention. The output circuit shown in FIG. 10 further includes a feedback capacitor 5 provided between the output node 9 and the gate of the first discharge transistor 2a in addition to the configuration of the output circuit shown in FIG. Both the first discharge transistor 2a and the second discharge transistor 2b are turned on at the same timing from the output control signal NOL. In the case of the configuration of the output circuit shown in FIG. 10, when both the first and second discharge transistors 2 a and 2 b are turned on, an abrupt potential change at the output node 9 is generated via the feedback capacitor 5 through the first capacitance. It is transmitted to the gate of the discharge transistor 2a. As a result, the gate potential of the first discharge transistor 2a is lowered, its conductance is reduced, and the amount of current flowing through the first discharge transistor 2a is reduced. The current flowing through the second discharge transistor 2b is limited by the damping resistor 4. Therefore, a sudden potential change at output node 9 is prevented, and the occurrence of output ringing can be effectively prevented.
[0074]
[Seventh embodiment]
FIG. 11 is a diagram showing the configuration of an output circuit according to a seventh embodiment of the present invention. In FIG. 11, the output circuit is connected between output node 9 and the ground potential, and has a gate connected to first discharge transistor 2a receiving output control signal NOL1, and a resistor having one end connected to output node 9. 4, a second discharge transistor 2 b connected between the other end of resistor 4 and the ground potential and receiving output control signal NOL 2 at its gate, and provided between power supply potential supply node and output node 9. The first charging transistor 1a receiving the output control signal NOH1 at its gate, one end of the resistor 6 connected to the output node 9, and the other end of the resistor 6 connected to the power supply potential supply node, A second charging transistor 1b receiving output control signal NOH2 is included at its gate.
[0075]
The relationship between the first discharge transistor 2a, the second discharge transistor 2b, and the resistor 4 is the same as that of the output circuit shown in FIG. Similarly, the relationship between the first charging circuit 1a, the second charging transistor 1b, and the resistor 6 is the same as that of the discharging transistor and the resistor. Next, the operation of the output circuit shown in FIG. 11 will be described with reference to FIG.
[0076]
First, an operation when the output signal Dout becomes a high level will be described with reference to FIG. Before this signal output, the output control signals NOL1, NOL2, NOH1, and NOH2 are all at the low level, and the transistors 1a, 1b, 2a, and 2b are all in the off state. Therefore, output node 9 is in a high impedance state.
[0077]
At the time of signal output, the output control signal NOH1 rises to a high level. As a result, the output node 9 is charged via the first charging transistor 1a. The current driving capability of the first charging transistor 1a is set to a value that does not cause output ringing even when a relatively small output load is driven. Accordingly, the output node 9 is charged gently without causing a rapid potential change.
[0078]
Next, the output control signal NOH2 rises to a high level, and the second charging transistor 1b is turned on. Thereby, the output node 9 is charged through the second charging transistor 1b. The size of the second charging transistor 1b is the same as or larger than that of the first charging transistor 1a. The resistance value of the resistor 6 is set sufficiently larger than the resistance value of the second charging transistor 1b. Therefore, the output node 9 is charged through the second charging transistor 1b with a constant resistance value, and the occurrence of output ringing can be reliably prevented.
[0079]
Next, with reference to FIG. 12B, an operation when a low-level output signal is generated will be described. In this case, output control signals NOH1 and NOH2 are both fixed at a low level. The output control signal NOL1 rises to a high level, and after a predetermined time elapses, the output control signal NOL2 rises to a high level. The discharge operation of output node 9 by discharge transistors 2a and 2b is the same as the operation in the output circuit shown in FIG. Therefore, the presence of the resistor 4 can discharge the output node 9 with a constant resistance value, and can reliably prevent the occurrence of output ringing (undershoot).
[0080]
When the external power supply potential ExtVcc is 5V and the output high level determination level VOHmin is 2.4V, there is a sufficient margin even if ringing occurs at the high level. Does not occur.
[0081]
However, as shown in FIG. 13, when the power supply voltage Vcc becomes low (for example, 3.3 or 1.5 V), the difference between the high level determination level VOHmin and the power supply voltage Vcc becomes small. Therefore, in this case, when an overshoot exists as shown by a broken line in FIG. 13, a high level signal may be determined as a low level. In order to avoid such erroneous determination, it is necessary to delay the determination time point of the output signal Dout as in the case of undershoot.
[0082]
However, if the output circuit shown in FIG. 11 is used, the occurrence of such overshoot and undershoot can be surely prevented, so that the access time can be shortened and a semiconductor such as a semiconductor memory device that operates at high speed. An apparatus can be realized.
[0083]
[Eighth embodiment]
FIG. 14 is a diagram showing a configuration of an output circuit according to an eighth embodiment of the present invention. In the output circuit shown in FIG. 14, the first and second charge transistors 1a and 1b are turned on at the same timing by the same output control signal NOH, and the first and second discharge transistors 2a and 2b are the same output control signal. 11 is different from the configuration of the output circuit shown in FIG. 11 in that it is turned on at the same timing by NOL. The other points are the same. Also in the output circuit having the configuration shown in FIG. 14, the resistors 4 and 6 can charge and discharge the output node 9 with a constant current, and the occurrence of output ringing at the output node 9 can be prevented.
[0084]
When two output drive transistors are turned on at the same timing, both drive transistors may have the same size. In this case, the circuit layout becomes easy.
[0085]
In the configuration of the output circuit shown in FIG. 14, a configuration may be used in which the timings at which the two transistors are turned on are different only in one of charging transistors 1a and 1b and discharging transistors 2a and 2b.
[0086]
Furthermore, a feedback capacitor may be provided between the gate of the first charging transistor 1 a and the output node 9.
[0087]
Further, a feedback capacitor may be provided between the output node 9 and the gate of the first discharge transistor 2a.
[0088]
[Ninth Embodiment]
FIG. 15 is a diagram showing the configuration of the output circuit according to the ninth embodiment of the present invention. In FIG. 15, the output circuit is provided between the power supply voltage supply node and the output node 9, the charge transistor 1 receiving the output control signal NOH at its gate, and the resistor 4 having one end connected to the output node 9 A discharge transistor provided between the other end of resistor 4 and the ground potential node and receiving output control signal NOL at its gate, and feedback capacitor 5 provided between output node 9 and the gate of discharge transistor 2. .
[0089]
In the case of the configuration of the output circuit shown in FIG. 15, even if the current driving capability of the discharge transistor 2 is relatively large, the potential change of the output node 9 can be moderated by the damping function of the resistor 4, and an undershoot occurs. Can be prevented. At this time, since the potential change of the output node 9 is also fed back to the gate of the discharge transistor 2 by the feedback capacitor 5, the change in the current flowing through the output node 9 can be effectively reduced. It is possible to reliably prevent the occurrence of output ringing when the output node 9 is discharged.
[0090]
When the external power supply voltage ExtVcc is 5V or the like, even if ringing occurs when the output node 9 is charged, the margin for the high level determination is sufficiently large. Therefore, by preventing the occurrence of ringing (undershoot) when the output node 9 is discharged, the logic determination timing of the output signal Dout can be accelerated, and high-speed access is possible.
[0091]
Further, the charging current of the output node 9 also flows into the feedback capacitor 5 during charging by the charging transistor 1 of the output node 9. Therefore, the potential change at the time of output of the high level signal at the output node 9 can be mitigated, and the occurrence of output ringing (overshoot) can be prevented. In this case, the driving capability of the charging transistor in the output stage of the circuit that outputs the output control signal NOL is relatively small, and the driving capability of the discharging transistor is increased (the floating of the gate potential of the discharging transistor 2 when the output node 9 is charged). This is to prevent the problem).
[0092]
[Tenth embodiment]
FIG. 16 is a diagram showing the configuration of an output circuit according to the tenth embodiment of the present invention. 16, the output circuit includes a charging transistor 1 provided between a power supply potential supply node and an output node 9, a resistor 4 having one end connected to the output node 9, and the other end of the resistor 4 and a ground potential supply. A discharge transistor 2 connected between the nodes and a feedback capacitor 5 connected between the other end of the resistor 4 and the gate of the discharge transistor 2 are provided. The output control signal NOH is applied to the gate of the charging transistor 1, and the output control signal NOL is applied to the gate of the discharge transistor 2.
[0093]
In the output circuit shown in FIG. 16, the resistance value of resistor 4 is made relatively small. This is to minimize the rise of the low-level potential level at the output node 9. In this case, when the output node 9 is discharged, the influence of the resistance change of the discharge transistor 2 appears, and the potential change at the output node 9 may be abrupt. This potential change at the output node 9 is transmitted to the other end of the resistor 4. Since this potential change is fed back to the gate of the discharge transistor 2, the conductance of the discharge transistor 2 is adjusted in a direction to prevent this sudden potential change. Thereby, the output node 9 can be discharged at a small current change rate di / dt, and the occurrence of output ringing can be prevented.
[0094]
That is, in the case of the output circuit shown in FIG. 16, even if the discharge operation of the output node 9 is performed using the discharge transistor 2 having a relatively large current driving capability, the current is limited by the resistance value of the resistor 4, and the current change The rate can be made relatively small, and the feedback capacitor 5 can eliminate a rapid change in the current change rate, thereby preventing the occurrence of output ringing at the output node 9.
[0095]
The relationship between the resistance value of the resistor 4 and the driving force of the discharging transistor 2 is the same in the configuration of the output circuit shown in FIG. However, in the configuration of the output circuit shown in FIG. 16, when the feedback capacitor 5 is formed of a capacitor using polysilicon as an electrode, the feedback capacitor 5 can be formed in the upper layer of the discharge transistor 2, and the layout is improved. In addition, the area utilization efficiency is improved and the area occupied by the output circuit can be reduced.
[0096]
In the configuration of the output circuit shown in FIG. 16, the feedback capacitor 5 is charged via the resistor 4 when the charging transistor 1 is in the on state. At this time, the potential at the other end of the resistor 4 increases with a time constant determined by the product of the resistance value of the resistor 4 and the capacitance value of the capacitor 5. Therefore, a sudden rise in the potential of output node 9 during this charging operation can be absorbed, the rise in the potential of output node 9 can be mitigated, and the occurrence of output ringing during high-level signal output is suppressed. be able to.
[0097]
[Eleventh embodiment]
FIG. 17 is a diagram showing the configuration of an output circuit according to the eleventh embodiment of the present invention. 17, the output circuit includes a p-channel MOS transistor 50 provided between output node 9 and the power supply potential supply node. Output control signal ZNOH is applied to the gate of charging MOS transistor 50. The output control signal ZNOH is a logic inversion signal of the output control signal NOH described in the previous embodiments.
[0098]
In order to discharge the output node 9, a first discharge transistor 2a, a second discharge transistor 2b, and a resistor 4 are provided. The connection form of these transistors 2a and 2b and the resistor 4 and the relationship between the size / resistance value are the same as those of the output circuit shown in FIG.
[0099]
When a high level signal is output, the output control signal ZNOH is at a low level, and the output control signals NOL1 and NOL2 are at a low level. At the time of outputting the low level signal, the output control signal ZNOH becomes the high level, and the output control signals NOL1 and NOL2 sequentially rise from the low level to the high level. The output circuit shown in FIG. 17 has a CMOS configuration. Even an output circuit having a CMOS configuration as shown in FIG. 17 can effectively suppress the occurrence of output ringing. In particular, in the case of a CMOS configuration, if a resistor for damping is also provided on the charging side to suppress the occurrence of overshoot, the occurrence of latch-up phenomenon due to output ringing by the output node 9 and the fluctuation of the power supply potential are also suppressed. The internal circuit can be operated stably. This is because in the case of a CMOS circuit, since a p-channel MOS transistor and an n-channel MOS transistor are formed in one well, there is a possibility that latch-up occurs due to output ringing.
[0100]
[Twelfth embodiment]
FIG. 18 shows a layout of the output circuit according to the present invention. In FIG. 18, the output circuit includes a first transistor formation region 60 and a second transistor formation region 70. In the first transistor formation region 60, the first impurity region and the second impurity region are alternately formed with an interval. In these first and second impurity regions, electrode lead layers 62 and 64 made of a first-layer aluminum wiring layer for making electrical contact with each impurity region are provided. The first electrode layer 62 is connected to the ground line 210 made of the second aluminum wiring layer in the through hole (TH) region 92. In parallel with the ground line 210, a signal line NOL1 and a second signal line NOL2 made of a second level aluminum wiring layer are provided. The first signal line NOL1 is selectively connected to the gate electrode layer 63 formed in the first transistor formation region 60 through the contact region 91.
[0101]
The second electrode layer 64 formed on the second impurity layer is selectively connected through the contact region 201 at one end of the resistor 200 provided corresponding to the second impurity layer. The second electrode layer is formed of a first aluminum wiring layer.
[0102]
In the second transistor formation region 70, the third impurity region layer and the fourth impurity layer are alternately formed at intervals. Third electrode layers 72a and 72 made of a first aluminum wiring layer are formed on the third impurity layer, and a fourth electrode made of the first aluminum wiring layer is formed on the fourth impurity layer. Layer 74 is formed. A gate electrode layer 73 is formed between the third electrode layer 72 and the fourth electrode layer 74. The third electrode layer 72 and the third impurity layer are electrically connected via a contact hole, and the fourth impurity layer and the fourth electrode layer 74 are connected via a contact hole. The gate electrode layer 73 is selectively connected to the second signal line NOL2 through the contact region 93. The third electrode layer 72 is connected to the ground line 210 made of the second aluminum layer in the through-hole region 92 in the same manner as the first electrode layer 62.
[0103]
Resistors 200 are provided corresponding to the fourth impurity regions, respectively. The fourth electrode layer 74 is selectively connected to the corresponding resistor through the contact region 201. Since the second and third impurity layers are formed in the same region at the boundary between the first and second transistor formation regions 60 and 70, reference numerals 62a and 72a are assigned to the corresponding electrode layers.
[0104]
Resistor 200 includes contact region 201, contact region 202, contact regions 203 and 205, and through-hole region 204, respectively. An output signal line 214 made of a second level aluminum wiring layer is formed on the resistor 200 formation region. The output signal line 214 is connected to a pad 216 that is an output node.
[0105]
A third transistor formation region 80 is disposed opposite to the first and second transistor formation regions with the resistor 200 formation region interposed therebetween. In the third transistor formation region 80, the fifth and sixth impurity regions are alternately formed. A fifth electrode layer 81 and a sixth electrode layer 84 made of a first aluminum wiring layer are provided on the fifth and sixth impurity layers. The fifth electrode layer 81 and the sixth electrode layer 84 are connected to the fifth impurity layer and the sixth impurity layer through contact holes, respectively.
[0106]
The fifth electrode layer 81 is connected in the through-hole region 99 to the power supply line 212 made of the second-layer aluminum wiring layer.
[0107]
A gate electrode layer 83 is formed between the fifth and sixth electrode layers. In parallel with power supply line 212, signal line NOH made of a second level aluminum wiring layer for transmitting output signal NOH is provided. The signal line NOH is selectively connected to the gate electrode layer 96 in the contact region 96. The sixth electrode layer 84 is connected to the corresponding resistor via the contact region 205. The sixth electrode layer 84 is selectively connected to the output signal line 214 via a through hole region 204 provided in the resistor 200.
[0108]
As shown in FIG. 18, by providing transistors of the same size in parallel and selectively turning on these transistors, the required transistor size can be easily realized. In addition, since a plurality of transistors of the same size are arranged, the same pattern is repeated and the layout is easy.
[0109]
In the region of the resistor 200, the contact regions 201, 202, 203 and 205 are selectively short-circuited by the first aluminum wiring layer, so that the length of the resistor (polysilicon (PB)) provided therebelow is shortened. And a desired resistance value can be realized. Further, if the through-hole region 204 is provided on the contact region 201 side and the output signal line 214 and the fourth electrode layer 74 are connected, a resistor can be connected to the charge-side transistor. The circuit configuration can be easily changed only by changing the position of the through-hole region. Next, the detailed configuration of this layout will be described.
[0110]
FIG. 19 is a diagram showing a layout of two discharge unit transistors. FIG. 19 shows a layout of two unit discharge transistors formed in the second transistor formation region. In FIG. 19, third electrode layers 72b and 72c, which are electrode extraction layers for the third impurity layer, are connected to ground line 202 made of the second aluminum wiring layer in through-hole region 92. A signal line NOL2 is disposed in parallel with the ground line 210. Gate electrode layers 73a and 73b are disposed inside third electrode layers 72b and 72c. Gate electrode layers 73a and 73b are connected to the first aluminum wiring layer through contact regions 93a and 93b, respectively.
[0111]
The signal line NOL2 is connected to the first aluminum wiring layer in the through hole region 93c by the second aluminum wiring layer. That is, the first and second aluminum wiring layers are selectively connected to signal line NOL2 through contact regions 93a and 93b and through-hole region 93c. At this time, the gate electrode layers 73a and 73b are always in contact with each other through the contact regions 93a and 93b. Signal line NOL2 may be connected to one of contact regions 93a and 93b and through hole region 93c.
[0112]
Between the gate electrode layers 73a and 73b, a fourth electrode layer 74 made of a first-layer aluminum wiring layer, which is an electrode extraction layer for the fourth impurity region, is disposed. The fourth electrode layer 74 is selectively connected to the contact region 201 of the resistor 200. The resistor 200 is composed of a base resistor made of polysilicon (PB). First-layer aluminum wiring layers 202, 203, and 205 are provided through the contact region 202, respectively, with the underlying resistor. This contact region 205 is selectively connected to the seventh electrode layer 84.
[0113]
A desired resistance value can be realized by selectively short-circuiting the first-layer aluminum wiring layer formed in these contact regions with the first-layer aluminum wiring layer. In the through-hole region 204, a seventh electrode layer 84 made of the first aluminum wiring layer is provided in the lower layer, and is selectively connected to the output signal line layer. If all the contact regions 201, 202, 203, and 205 are short-circuited by the first-layer aluminum wiring layer, a state in which no resistance exists can be realized.
[0114]
The resistor 200 is also provided for the second electrode layer provided for the second impurity region of the first transistor formation region. Therefore, a damping resistor having a desired resistance value can be provided for a transistor operating in accordance with signal NOL1. By appropriately adjusting the electrical connection of the signal line NOL2 and the gate electrode layers 73a and 73a in the through-hole region 93c, a desired number of transistors can be activated. That is, MOS transistors that operate in parallel can be provided. This corresponds to adjusting the transistor size equivalently.
[0115]
Further, if the through-hole region 204 is disposed in a region between the contact region 201 and the contact region 202, a damping resistor can be added to the charging transistor.
[0116]
20 is a diagram showing a cross-sectional structure of the resistor portion shown in FIG. As shown in FIG. 20, a polysilicon resistor (PB) 200 is disposed in the lowermost layer, and contact regions 202, 203, and 205 are formed on a predetermined region of this polysilicon resistor (PB). In the contact region 205, the seventh electrode layer 84 made of the first aluminum wiring layer is selectively connected to the resistor 200. In the contact region 201, the fourth electrode layer 74 is selectively connected to the resistor 200. The seventh electrode layer 84 is connected to the output signal line 214 via the through hole region 204. At this time, if the third electrode layer 74 is selectively short-circuited by the first aluminum wiring layer with respect to the contact regions 202 and 203, a desired value of resistance can be realized. For example, if the contact region 201 and the contact region 202 are short-circuited by the first aluminum wiring layer, the resistance of the resistor 200 between the contact region 202 and the contact region 205 is added to the discharging transistor as a damping resistor. Become.
[0117]
FIG. 21 is a diagram showing an equivalent circuit of the first and second transistor formation regions shown in FIG. In FIG. 21, the first transistor formation region TR1 includes a first impurity layer 66 and a second impurity layer 67 which are alternately formed on the surface of the semiconductor substrate (or well region) at intervals. A gate electrode layer 63 is formed on the substrate surface between the first impurity layer 66 and the second impurity layer 67. Gate electrode layer 63 is selectively connected to signal line NOL 1 through contact region 91. First impurity layer 66 is connected to ground line 210.
[0118]
The second transistor formation region TR2 includes a third impurity region 76 and a fourth impurity region 77 that are continuously formed from the first transistor formation region TR1 and alternately spaced from each other. Impurity region 66 (76) located at the boundary between first transistor formation region TR1 and second transistor formation region TR2 is shared by both regions. The impurity layer 66 (76) is connected to the ground line 210. Third impurity layer 76 is connected to ground line 210. A gate electrode layer 73 is formed between the third impurity layer 76 b and the fourth impurity layer 77. Gate electrode layer 73 is selectively connected to signal line NOL 2 through contact region 93.
[0119]
Although not shown in FIG. 21, the second impurity region 63 and the fourth impurity region 77 are selectively connected to the resistor 200 and then connected to the output signal line.
[0120]
FIG. 22 is a diagram showing an electrical equivalent circuit of the output circuit. In FIG. 22, discharge unit transistors DT1 to DT6 of the same size are provided in parallel. One conduction terminals of the transistors DT1 to DT6 are selectively connected to the output signal line 214 via resistors 200a to 200c whose resistance values are programmable. The other conduction terminals of transistors DT1 to DT6 are connected to the ground potential. The gates of transistors DT1 and DT2 are connected to signal line NOL2 through contact region 93A. The gates of transistors DT3 and DT4 are connected to signal line NOL2 through contact region 93B. The gates of transistors DT5 and DT6 are connected to signal line NOL2 through contact region 93C.
[0121]
Necessary electrical connection is made in the contact region to a desired number of transistors DT1 to DT6. The discharge speed of the output signal line 214 is determined by the activated transistor among the transistors DT1 to DT6 of the same size. The discharge rate of the output signal line 214 increases in proportion to the number of transistors DT that are activated. Therefore, selectively operating the transistors DT1 to DT6 is equivalent to changing the size of the output discharge transistor. Thus, an output transistor having a desired size can be easily obtained, and a discharge transistor whose current driving capability is set to an optimum value according to the intended use can be realized.
[0122]
This configuration is the same for the transistor formed in the first transistor formation region and the charging transistor formed in the third transistor formation region. Therefore, it is possible to realize a discharge transistor and a charging transistor and a damping resistor having desired characteristics simply by wiring connection in a wiring process, and easily realize an output circuit having output drive characteristics according to the use application. Can do.
[0123]
【The invention's effect】
According to the first aspect of the present invention, in the output circuit, two transistors for driving the output node to the first potential level are provided in parallel, and between one transistor and the output node.ConstantresistanceelementTherefore, output ringing can be effectively suppressed. Also,ConstantAn increase in access time or a decrease in operation speed due to the resistance insertion can be mitigated, and the output node is reliably driven to the first potential level by the other transistor, so that the potential level at the output node is damped. The first potential level can be reliably driven without being affected by the resistance.
[0124]
If the operation timings of the two transistors are different, the output ringing can be generated for any output load by setting the size of one of the transistors so that no output ringing occurs even when the output load is small. And the output node can be driven to the first potential level at high speed.
[0125]
If a feedback capacitor is provided between the gate of the other transistor and the output node, the conductance of the other transistor can be adjusted in accordance with the sudden change in potential of the output node, and the sudden change in potential of the output node can be reliably prevented. Output ringing can be reliably prevented.
[0126]
According to the invention of claim 4, the two transistors in which the output node charging transistor and the output node discharging transistor are both provided in parallel with each otherelementOne transistor consisting ofelementAnd the output nodeConstantA resistor is inserted. As a result, ringing such as overshoot and undershoot during charging and discharging of the output node can be surely prevented without causing an increase in access time and a decrease in speed of operation timing, and a semiconductor device that operates at high speed is obtained. be able to.
[Brief description of the drawings]
FIG. 1 schematically shows a structure of a main part of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a diagram showing a specific configuration example of an output control circuit shown in FIG. 1;
FIG. 3 is a signal waveform diagram showing an operation of the output control circuit shown in FIG. 2;
FIG. 4 is a diagram for explaining the effect of a damping resistor in one embodiment of the present invention.
FIG. 5 is a diagram for explaining the operation effect of the output circuit according to the present invention.
FIG. 6 is a diagram showing a configuration of an output circuit according to a second embodiment of the present invention.
FIG. 7 is a diagram showing a configuration of an output circuit according to a third embodiment of the present invention.
FIG. 8 is a diagram showing a configuration of an output circuit according to a fourth embodiment of the present invention.
FIG. 9 is a diagram showing a configuration of an output circuit according to a fifth embodiment of the present invention.
FIG. 10 is a diagram showing a configuration of an output circuit according to a sixth embodiment of the present invention.
FIG. 11 is a diagram showing a configuration of an output circuit according to a seventh embodiment of the present invention.
12 is a signal waveform diagram showing an operation of the output circuit shown in FIG.
13 is a diagram showing signal signal waveforms of the output circuit shown in FIG.
FIG. 14 is a diagram showing a configuration of an output circuit according to an eighth embodiment of the present invention.
FIG. 15 is a diagram showing a configuration of an output circuit according to a ninth embodiment of the present invention.
FIG. 16 is a diagram showing a configuration of an output circuit according to a tenth embodiment of the present invention.
FIG. 17 is a diagram showing a configuration of an output circuit according to an eleventh embodiment of the present invention.
FIG. 18 is a diagram showing a layout of an output circuit according to the present invention.
19 is a partially enlarged view of the layout shown in FIG.
20 is a view showing a cross-sectional structure of the resistor region shown in FIG. 19;
FIG. 21 is a diagram showing a schematic cross-sectional structure of first and second transistor formation regions shown in FIG. 20;
22 is a diagram showing an electrical equivalent circuit of one transistor formation region in the layout of the output circuit shown in FIG. 20;
FIG. 23 is a diagram schematically showing an overall configuration of a general semiconductor device.
FIG. 24 is a diagram showing a configuration of a conventional output circuit.
25 is a signal waveform diagram representing an operation of the output circuit shown in FIG. 24. FIG.
26 is a signal waveform diagram representing an operation of the output circuit shown in FIG. 24. FIG.
FIG. 27 is a diagram for explaining a problem of a conventional output circuit.
FIG. 28 is a signal waveform diagram for explaining problems in the conventional output circuit.
FIG. 29 is a diagram showing a modification of a conventional output circuit.
30 is a diagram for explaining problems of the output circuit shown in FIG. 29. FIG.
FIG. 31 is a diagram showing an improved example of a conventional output circuit.
[Explanation of symbols]
1 Charging transistor
1a First charging transistor
1b Second charging transistor
2 Discharge transistor
2a First discharge transistor
2b Second discharge transistor
4 resistance
5 Feedback capacity
6 Resistance
22 Output control circuit
30 Output circuit
50 Charging transistor
60 First transistor formation region
62 Electrode layer for first impurity layer
63 Gate electrode layer
64 Electrode layer for second impurity layer
70 Second transistor formation region
72 Electrode layer for third impurity layer
73 Gate electrode layer
74 Electrode layer for fourth impurity layer
80 Third transistor formation region
81 Electrode layer for fifth impurity layer
83 Gate electrode layer
84 Electrode extraction layer for the sixth impurity layer
90 contact area
91 Contact area
93 Contact area
95 Contact area
96 contact area
92 Through-hole area
99 Through-hole area
200 resistors
201 Contact area
202 contact area
203 Contact area
204 Through-hole area
205 contact area
210 Grounding wire
212 Power line
214 Output signal line
216 Output pad

Claims

内部信号に従って出力ノードへ前記内部信号に対応する出力信号を出力する出力回路であって、
前記出力ノードとショートする配線層と、
前記配線層と第１の電位供給ノードとの間に設けられ、それぞれに直接接続され、前記内部信号に従って前記出力ノードを第１の電位レベルへと駆動する第１のトランジスタ素子と、
前記第１のトランジスタ素子と並列に設けられ、かつ前記配線層に接続される一方端を有する定抵抗素子と、
前記定抵抗素子の他方端と前記第１の電位供給ノードとの間に接続され、前記内部信号に従って前記第１のトランジスタ素子と同一または遅いタイミングでオン状態となり、前記出力ノードを前記第１の電位レベルへと駆動する、電流駆動力が前記第１のトランジスタ素子よりも大きく、かつ飽和状態時のオン抵抗値が前記定抵抗素子の抵抗値よりも小さい第２のトランジスタ素子とを備え、
前記第１のトランジスタ素子は、前記出力ノードに結合される第１の負荷を第１の期間内で前記第１の電位レベルへ駆動することができかつ前記第１の負荷よりも大きな第２の負荷を前記第１の期間内で前記第１の電位レベルに駆動するのには不十分な電流駆動力を有し、かつさらに前記第１のトランジスタ素子、前記第２のトランジスタ素子および前記定抵抗素子の合計の電流駆動力は、前記第２の負荷を前記第１の期間内で前記第１の電位レベルに駆動することが可能である、出力回路。An output circuit that outputs an output signal corresponding to the internal signal to an output node according to the internal signal,
A wiring layer short-circuited with the output node;
A first transistor element which is provided between the wiring layer and the first potential supply node and is directly connected to each other and drives the output node to the first potential level according to the internal signal;
A constant resistance element provided in parallel with the first transistor element and having one end connected to the wiring layer;
Connected between the other end of the constant resistance element and the first potential supply node, is turned on at the same or later timing as the first transistor element according to the internal signal, and the output node is connected to the first potential supply node. driven to potential levels, larger than the current driving force of the first transistor element, and a second transistor element on resistance value at the time of saturation is less than the resistance value of the constant resistance element,
The first transistor element can drive a first load coupled to the output node to the first potential level within a first period and is larger than the first load. A current drivability that is insufficient to drive a load to the first potential level within the first period; and further, the first transistor element, the second transistor element, and the constant resistance An output circuit , wherein the total current driving capability of the element is capable of driving the second load to the first potential level within the first period .

前記第１のトランジスタ素子は、前記第２のトランジスタ素子よりも早いタイミングで導通状態とされる、請求項１記載の出力回路。 The output circuit according to claim 1, wherein the first transistor element is rendered conductive at an earlier timing than the second transistor element.

前記第１のトランジスタ素子の制御電極と前記出力ノードとの間に接続される容量素子手段をさらに備える、請求項１または２記載の出力回路。 The output circuit according to claim 1, further comprising capacitive element means connected between a control electrode of the first transistor element and the output node.

メイン内部信号に従って生成される第１の内部信号に応答して出力ノードを電源電位レベルへ充電する第１のトランジスタ素子、
前記第１のトランジスタ素子と前記出力ノードトをショートする配線層、
前記第１のトランジスタ素子と並列に設けられ、前記メイン内部信号に従って生成されかつ前記第１の内部信号と同一の論理を有する第２の内部信号に応答して前記第１のトランジスタ素子と同一または遅いタイミングでオン状態となり、前記出力ノードを前記電源電位レベルへと充電する、電流駆動力が前記第１のトランジスタ素子よりも大きな第２のトランジスタ素子、
前記第２のトランジスタ素子と前記配線層との間に設けられ、前記第２のトランジスタ素子の飽和状態のオン抵抗値よりも大きな抵抗値を有する第１の定抵抗素子、
前記メイン内部信号に従って生成される第３の内部信号に応答して前記出力ノードを接地電位レベルへと放電する、前記配線層に直接接続された第３のトランジスタ素子、
前記第３のトランジスタ素子と並列に設けられ、前記メイン内部信号に従って生成されかつ前記第３の内部信号と同一の論理を有する第４の内部信号に応答して前記第３のトランジスタ素子と同一または遅いタイミングでオン状態となり、前記出力ノードを接地電位レベルへと放電する、電流駆動力が前記第３のトランジスタ素子よりも大きな第４のトランジスタ素子、および
前記配線層と前記第４のトランジスタ素子との間に設けられ、前記第４のトランジスタ素子の飽和状態のオン抵抗値よりも大きな抵抗値を有する第２の定抵抗素子を備え、
前記第１のトランジスタ素子の電流駆動力は、第１の期間内で前記出力ノードに結合される第１の負荷を前記電源電位レベルに駆動することができかつ前記第１の負荷よりも大きな第２の負荷を前記第１の期間内で前記電源電位レベルに駆動するには不十分な大きさであり、前記第１のトランジスタ素子、前記第２のトランジスタ素子および前記第１の定抵抗素子の合計の電流駆動力は、前記第１の期間内で前記第２の負荷を前記電源電位レベルに駆動することが可能であり、かつ
前記第３のトランジスタ素子の電流駆動力は、前記第１の負荷を前記第１の期間内で前記接地電位レベルへ駆動することができかつ前記第１の期間内で前記第２の負荷を前記接地ノードへ駆動するのには不十分な大きさであり、かつ前記第３のトランジスタ、前記第４のトランジスタおよび前記第２の定抵抗素子の合計の電流駆動力は前記第２の負荷を前記第１の期間内で前記接地電位レベルへ駆動することが可能である、出力回路。 A first transistor element for charging an output node to a power supply potential level in response to a first internal signal generated according to a main internal signal ;
A wiring layer for short-circuiting the first transistor element and the output node;
The same as the first transistor element in response to a second internal signal provided in parallel with the first transistor element and generated according to the main internal signal and having the same logic as the first internal signal; A second transistor element that is turned on at a later timing and charges the output node to the power supply potential level, and has a larger current driving capability than the first transistor element;
A first constant resistance element provided between the second transistor element and the wiring layer and having a resistance value larger than a saturation ON resistance value of the second transistor element;
A third transistor element connected directly to the wiring layer for discharging the output node to a ground potential level in response to a third internal signal generated according to the main internal signal ;
The same as the third transistor element in response to a fourth internal signal provided in parallel with the third transistor element and generated according to the main internal signal and having the same logic as the third internal signal, or A fourth transistor element that is turned on at a later timing and discharges the output node to a ground potential level, and has a current driving capability larger than that of the third transistor element; and the wiring layer and the fourth transistor element; Provided with a second constant resistance element having a resistance value greater than the ON resistance value of the saturation state of the fourth transistor element ,
The current driving capability of the first transistor element is such that a first load coupled to the output node can be driven to the power supply potential level within a first period and is larger than the first load. Of the first transistor element, the second transistor element, and the first constant resistance element are not large enough to drive the second load to the power supply potential level within the first period. A total current drivability is capable of driving the second load to the power supply potential level within the first period; and
The current driving force of the third transistor element, the second load in the first load can be driven into the pre-Symbol ground potential level in the first period and in the first period The current driving capability of the third transistor, the fourth transistor, and the second constant resistance element is insufficient to drive to the ground node, and the second load is An output circuit capable of being driven to the ground potential level within the first period .