JP3703427B2

JP3703427B2 - MOS field effect transistor

Info

Publication number: JP3703427B2
Application number: JP2001365582A
Authority: JP
Inventors: 信一近澤; 和夫山岸
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2001-11-30
Filing date: 2001-11-30
Publication date: 2005-10-05
Anticipated expiration: 2021-11-30
Also published as: JP2003168798A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ電界効果トランジスタに関し、特にノーマリ・オン型の縦型ＭＯＳ電界効果トランジスタに関する。
【０００２】
【従来の技術】
従来のノーマリ・オン型の縦型ＭＯＳ電界効果トランジスタについて、図４を参照して説明する。図において、Ａはチップ内部の素子動作領域としてのセル部で、セル部Ａにはトランジスタ機能を有する単位セルＢが同一パターンでチップ平面方向に多数繰り返し配置され、これらの単位セルＢが並列接続されている。セル部Ａは、Ｄ端子に接続されるドレイン電極１が裏面に電気的接触して設けられた高濃度ｎ型であるｎ^＋型半導体基板２の表面にエピタキシャル成長により形成した低濃度ｎ型であるｎ⁻型ドレイン層３の表面層およびドレイン層３上に構成されている。
【０００３】
単位セルＢについて説明すると、ドレイン層３の表面層にｐ型ベース領域４が形成され、ベース領域４の表面層にｎ型ソース領域５が形成されている。ベース領域４のドレイン層３とソース領域５間表面層には、ノーマリ・オン型とするために、ｎ型チャネル領域６が形成されている。そして、隣接する各単位セルＢのベース領域４に形成されたソース領域５の一部間に跨って、ソース領域５およびチャネル領域６上は薄いシリコン酸化膜からなるゲート酸化膜７と、ドレイン層３上は厚いシリコン酸化膜８とを介して、多結晶シリコンからなりＧ端子に接続されるゲート電極９が形成されている。そして、ゲート電極９から層間絶縁膜１０により絶縁されてベース領域４とソース領域５とに共通に電気的接触しＳ端子に接続されるソース電極１１が形成されている。
【０００４】
上記構成のＭＯＳ電界効果トランジスタの動作について説明する。Ｄ端子とＳ端子間に正の電圧を印加した状態で、Ｇ端子とＳ端子間に電圧印加がないときは、ゲート電極９への電圧印加がなく、チャネル領域６のキャリアがそのままであるため、ドレイン層３とソース領域５間が導通状態であり、ＭＯＳ電界効果トランジスタはオン状態である。Ｄ端子とＳ端子間に正の電圧を印加した状態で、Ｇ端子とＳ端子間に負電圧が印加されると、ゲート電極９へ負電圧が印加され、チャネル領域６からキャリアが追い払われるため、ドレイン層３とソース領域５間が非導通状態となり、ＭＯＳ電界効果トランジスタはオフ状態となる。
【０００５】
次に、上述のＭＯＳ電界効果トランジスタの製造方法を、図５（ａ）〜（ｃ）、図６（ｄ）〜（ｆ）を参照して説明する。
（ａ）第１工程は、この工程の完了後を図５（ａ）に示すように、ｎ^＋型半導体基板２の表面上にｎ型不純物であるリンまたはヒ素を低濃度に含んだｎ⁻型ドレイン層３をエピタキシャル成長させ、その表面上に熱酸化法により、例えば膜厚１２０００Åのシリコン酸化膜２１を形成する。そして、フォトリソグラフィ法およびエッチング法により、各単位セルＢのベース領域４の形成予定領域上のシリコン酸化膜２１を除去し、パターン化されたシリコン酸化膜２１をマスクにして、ｐ型不純物であるボロンをイオン注入および熱拡散してベース領域４を形成する。
（ｂ）第２工程は、この工程の完了後を図５（ｂ）に示すように、第１工程完了後、シリコン酸化膜２１とフォトリソグラフィ法によるレジストパターン２２とをマスクにして、ベース領域４表面層のソース領域５の形成予定領域にヒ素をイオン注入および熱拡散してにソース領域５を形成する。
（ｃ）第３工程は、この工程の完了後を図５（ｃ）に示すように、第２工程完了後、レジストパターン２２を除去して後、フォトリソグラフィ法およびエッチング法により、各単位セルＢのチャネル領域６の形成予定領域上のシリコン酸化膜２１を除去し、新たにパターン化されたシリコン酸化膜８とフォトリソグラフィ法によるレジストパターン２３とをマスクにして、ヒ素をイオン注入および熱拡散してベース領域４のドレイン層３とソース領域５間表面層にチャネル領域６を形成する。
（ｄ）第４工程は、この工程の完了後を図６（ｄ）に示すように、第３工程完了後、レジストパターン２３を除去して後、熱酸化法により薄いシリコン酸化膜からなるゲート酸化膜７を形成し、その後、ウェーハ表面にＬＰＣＶＤ法によりポリシリコン膜２４を被着させる。
（ｅ）第５工程は、この工程の完了後を図６（ｅ）に示すように、第４工程完了後、ポリシリコン膜２４およびゲート酸化膜７をフォトリソグラフィ法およびエッチング法により選択的に除去して、隣接する各単位セルＢのベース領域４に形成されたソース領域５の一部間に跨って、ソース領域５およびチャネル領域６上はゲート酸化膜７と、ドレイン層３上は厚いシリコン酸化膜８とを介して、ゲート電極９を形成する。その後、ウェーハ上にＣＶＤ法により層間絶縁膜１０を被着させる。
（ｆ）第６工程は、この工程の完了後を図６（ｆ）に示すように、第５工程完了後、層間絶縁膜１０をフォトリソグラフィ法およびエッチング法により選択的に除去してソース領域５およびベース領域４表面を露出させ、その後、ウェーハ上に真空蒸着によりアルミニウム膜を被着し、このアルミニウム膜をフォトリソグラフィ法およびエッチング法により選択的に除去して、ソース領域５およびベース領域４と電気的接触するソース電極１１を形成する。そして、半導体基板２の裏面に金属を蒸着してドレイン電極１を形成する。
【０００６】
【発明が解決しようとする課題】
ところで、ＭＯＳ電界効果トランジスタは、構造的にゲート容量を有しており、チャネル面積が大きくなるほど、また、ゲート酸化膜が薄くなるほど容量が大きくなり、この容量は高周波動作を阻害するため、高周波動作を向上させる上で限界が生じる。また、上述の従来のＭＯＳ電界効果トランジスタでは、ゲート電極９がゲート酸化膜７を介してチャネル領域６からソース領域５の一部上にもオーバーラップしており、これによってもゲート容量が大きくなる。
本発明は上記問題点に鑑み、ゲートが有する容量を低減したＭＯＳ電界効果トランジスタを提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明のＭＯＳ電界効果トランジスタは、半導体基板に形成した一導電型ドレイン層と、ドレイン層に形成した複数の他導電型ベース領域と、ベース領域に形成した一導電型ソース領域と、ベース領域のドレイン層とソース領域間に形成した一導電型チャネル領域と、チャネル領域上にゲート酸化膜を介して形成したゲート電極とを有するＭＯＳ電界効果トランジスタにおいて、ゲート電極がソース領域上にオーバーラップされず、かつ、ゲート電極のチャネル領域上でのチャネル長方向寸法がチャネル長より短いことを特徴とする。
上記ＭＯＳ電界効果トランジスタにおいて、ゲート電極のチャネル領域上でのチャネル長方向寸法がチャネル長の５０〜７０％の範囲であることを特徴とする。
【０００８】
【発明の実施の形態】
以下、この発明の一実施例のノーマリ・オン型の縦型ＭＯＳ電界効果トランジスタについて図１を参照して説明する。図において、Ａはチップ内部の素子動作領域としてのセル部で、セル部Ａにはトランジスタ機能を有する単位セルＢが同一パターンでチップ平面方向に多数繰り返し配置され、これらの単位セルＢが並列接続されている。セル部Ａは、Ｄ端子に接続されるドレイン電極３１が裏面に電気的接触して設けられた高濃度一導電型であるｎ^＋型半導体基板３２の表面にエピタキシャル成長により形成した低濃度一導電型であるｎ⁻型ドレイン層３３の表面層およびドレイン層３３上に構成されている。
【０００９】
単位セルＢについて説明すると、ドレイン層３３の表面層にｐ型ベース領域３４が形成され、ベース領域３４の表面層にｎ型ソース領域３５が形成されている。ベース領域３４のソース領域３５とドレイン層３３間表面層には、ノーマリ・オン型とするために、ｎ型チャネル領域３６が形成されている。そして、隣接する各単位セルＢのチャネル領域３６間に跨って、ｎ型チャネル領域３６上は薄いシリコン酸化膜からなるゲート酸化膜３７と、ドレイン層３３上は厚いシリコン酸化膜３８とを介して、多結晶シリコンからなりＧ端子に接続されるゲート電極３９が形成されている。このゲート電極３９は、チャネル領域３６上において、チャネル長方向寸法がチャネル長より短い構成としている。そして、ゲート電極３９から層間絶縁膜４０により絶縁されてベース領域３４とソース領域３５とに共通に電気的接触しＳ端子に接続されるソース電極４１が形成されている。
【００１０】
上記構成のＭＯＳ電界効果トランジスタの動作について説明する。Ｄ端子とＳ端子間に正の電圧を印加した状態で、Ｇ端子とＳ端子間に電圧印加がないときは、ゲート電極３９への電圧印加がなく、チャネル領域３６のキャリアがそのままであるため、ドレイン層３３とソース領域３５間が導通状態であり、ＭＯＳ電界効果トランジスタはオン状態である。このときのオン抵抗は、ゲート電極３９を上記構成にしたことにより大きくなることはなく、従来のゲート電極９の場合と同一にすることができる。Ｄ端子とＳ端子間に正の電圧を印加した状態で、Ｇ端子とＳ端子間に負電圧が印加されると、ゲート電極３９へ負電圧が印加され、ゲート電極３９直下のチャネル領域３６からキャリアが追い払われることにより、チャネル領域３６全体からキャリアが追い払われなくても、チャネル領域３６の一部からキャリアが追い払われだけで、ドレイン層３３とソース領域３５間が非導通状態となり、ＭＯＳ電界効果トランジスタはオフ状態となる。尚、ゲート電極３９のチャネル領域３６上でのチャネル長方向寸法は短いほどゲート容量を低減できるが、あまり短くなり過ぎると、ＭＯＳ電界効果トランジスタのオフ動作のとき、ドレイン層３３とソース領域３５間を非導通状態にすることができなくなるため、適正範囲に設定する必要があり、チャネル長の５０〜７０％が適正範囲であり、このとき、ゲート容量を２０〜３０％低減することができる。
【００１１】
次に、上述のＭＯＳ電界効果トランジスタの製造方法を、図２（ａ）〜（ｃ）、図３（ｄ）〜（ｆ）を参照して説明する。
（ａ）第１工程は、この工程の完了後を図２（ａ）に示すように、ｎ^＋型半導体基板３２の表面上にｎ型不純物であるリンまたはヒ素を低濃度に含んだｎ⁻型ドレイン層３３をエピタキシャル成長させ、その表面上に熱酸化法により、例えば膜厚１２０００Åのシリコン酸化膜５１を形成する。そして、フォトリソグラフィ法およびエッチング法により、各単位セルＢのベース領域３４の形成予定領域上のシリコン酸化膜５１を除去し、パターン化されたシリコン酸化膜５１をマスクにして、ｐ型不純物であるボロンをイオン注入および熱拡散してベース領域３４を形成する。
（ｂ）第２工程は、この工程の完了後を図２（ｂ）に示すように、第１工程完了後、シリコン酸化膜５１とフォトリソグラフィ法によるレジストパターン５２とをマスクにして、ベース領域３４表面層のソース領域３５の形成予定領域にヒ素をイオン注入および熱拡散してソース領域３５を形成する。
（ｃ）第３工程は、この工程の完了後を図２（ｃ）に示すように、第２工程完了後、レジストパターン５２を除去して後、フォトリソグラフィ法およびエッチング法により、各単位セルＢのチャネル領域３６の形成予定領域上のシリコン酸化膜５１を除去し、新たにパターン化されたシリコン酸化膜３８とフォトリソグラフィ法によるレジストパターン５３とをマスクにして、ヒ素をイオン注入および熱拡散してベース領域３４のドレイン層３３とソース領域３５間表面層にチャネル領域３６を形成する。
（ｄ）第４工程は、この工程の完了後を図３（ｄ）に示すように、第３工程完了後、レジストパターン５３を除去して後、熱酸化法により薄いシリコン酸化膜からなるゲート酸化膜３７を形成し、その後、ウェーハ表面にＬＰＣＶＤ法によりポリシリコン膜５４を被着させる。
（ｅ）第５工程は、この工程の完了後を図３（ｅ）に示すように、第４工程完了後、このポリシリコン膜５４およびゲート酸化膜３７をフォトリソグラフィ法およびエッチング法により選択的に除去して、隣接する各単位セルＢのチャネル領域３６間に跨って、チャネル領域３６上はゲート酸化膜３７と、ドレイン層３３上は厚いシリコン酸化膜３８とを介して、ゲート電極３９を形成する。このときゲート電極３９は、チャネル領域３６上において、チャネル長方向寸法がチャネル長より短くなるように形成する。その後、ウェーハ上にＣＶＤ法により層間絶縁膜４０を被着させる。
（ｆ）第６工程は、この工程の完了後を図３（ｆ）に示すように、第５工程完了後、層間絶縁膜４０をフォトリソグラフィ法およびエッチング法により選択的に除去してソース領域３５およびベース領域３４表面を露出させ、その後、ウェーハ上に真空蒸着によりアルミニウム膜を被着し、このアルミニウム膜をフォトリソグラフィ法およびエッチング法により選択的に除去して、ソース領域３５およびベース領域３４と電気的接触するソース電極４１を形成する。そして、半導体基板３２の裏面に金属を蒸着してドレイン電極３１を形成する。
【００１２】
以上に説明したように、ゲート電極３９をソース領域３５上にオーバーラップさせず、かつ、ゲート電極３９のチャネル領域３６上でのチャネル長方向寸法を、ＭＯＳ電界効果トランジスタのオフ動作のときドレイン層３３とソース領域３５間が導通状態とならない程度に、チャネル長より短い構成としているので、ゲート容量が削減でき、高周波動作を向上させることができる。
【００１３】
尚、上記実施例において、一導電型としてｎ型および他導電型としてｐ型で説明したが、一導電型としてｐ型および他導電型としてｎ型であってもよい。
【００１４】
【発明の効果】
本発明によれば、ゲート電極をソース領域上にオーバーラップさせず、かつ、ゲート電極のチャネル領域上でのチャネル長方向寸法をチャネル長より短い構成としているので、ＭＯＳ電界効果トランジスタのゲート容量をオン抵抗を増加させることなく低減できる。
【図面の簡単な説明】
【図１】本発明の一実施例である縦型ＭＯＳ電界効果トランジスタの主要部断面図。
【図２】図１に示す縦型ＭＯＳ電界効果トランジスタの製造工程を示す主要部断面図。
【図３】図２に続く工程を示す主要部断面図。
【図４】従来の縦型ＭＯＳ電界効果トランジスタの主要部断面図
【図５】図４に示す縦型ＭＯＳ電界効果トランジスタの製造工程を示す主要部断面図。
【図６】図５に続く工程を示す主要部断面図。
【符号の説明】
３２ｎ^＋型半導体基板
３３ｎ⁻型ドレイン層
３４ｐ型ベース領域
３５ｎ型ソース領域
３６ｎ型チャネル領域
３７ゲート酸化膜
３８ゲート電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a MOS field effect transistor, and more particularly to a normally-on vertical MOS field effect transistor.
[0002]
[Prior art]
A conventional normally-on vertical MOS field effect transistor will be described with reference to FIG. In the figure, A is a cell portion as an element operation region inside the chip, and unit cells B having transistor functions are repeatedly arranged in the same plane in the chip plane direction in the cell portion A, and these unit cells B are connected in parallel. Has been. The cell portion A is a low-concentration n-type formed by epitaxial growth on the surface of a high-concentration n-type n ⁺ -type semiconductor substrate 2 provided with the drain electrode 1 connected to the D terminal in electrical contact with the back surface. The n ⁻ type drain layer 3 is formed on the surface layer and the drain layer 3.
[0003]
The unit cell B will be described. A p-type base region 4 is formed on the surface layer of the drain layer 3, and an n-type source region 5 is formed on the surface layer of the base region 4. An n-type channel region 6 is formed in the surface layer between the drain layer 3 and the source region 5 in the base region 4 so as to be normally on. A gate oxide film 7 made of a thin silicon oxide film and a drain layer are formed on the source region 5 and the channel region 6 across a part of the source region 5 formed in the base region 4 of each adjacent unit cell B. 3, a gate electrode 9 made of polycrystalline silicon and connected to the G terminal is formed through a thick silicon oxide film 8. A source electrode 11 is formed which is insulated from the gate electrode 9 by the interlayer insulating film 10 and is in electrical contact with the base region 4 and the source region 5 in common and connected to the S terminal.
[0004]
The operation of the MOS field effect transistor having the above configuration will be described. When a positive voltage is applied between the D terminal and the S terminal and no voltage is applied between the G terminal and the S terminal, no voltage is applied to the gate electrode 9 and the carrier in the channel region 6 remains as it is. The drain layer 3 and the source region 5 are in a conductive state, and the MOS field effect transistor is in an on state. When a negative voltage is applied between the G terminal and the S terminal in a state where a positive voltage is applied between the D terminal and the S terminal, a negative voltage is applied to the gate electrode 9 and carriers are driven away from the channel region 6. The drain layer 3 and the source region 5 become non-conductive, and the MOS field effect transistor is turned off.
[0005]
Next, a manufacturing method of the above-described MOS field effect transistor will be described with reference to FIGS. 5 (a) to 5 (c) and FIGS. 6 (d) to 6 (f).
(A) In the first step, as shown in FIG. 5A after completion of this step, n ⁻ containing phosphorus or arsenic as an n-type impurity at a low concentration on the surface of the n ⁺ -type semiconductor substrate 2. The type drain layer 3 is epitaxially grown, and a silicon oxide film 21 having a thickness of, for example, 12000 mm is formed on the surface thereof by thermal oxidation. Then, the silicon oxide film 21 on the region where the base region 4 of each unit cell B is to be formed is removed by photolithography and etching, and a p-type impurity is formed using the patterned silicon oxide film 21 as a mask. The base region 4 is formed by ion implantation and thermal diffusion of boron.
(B) In the second step, as shown in FIG. 5B, after the completion of this step, the base region is formed by using the silicon oxide film 21 and the resist pattern 22 by photolithography as a mask after the completion of the first step. 4. Source region 5 is formed by ion implantation and thermal diffusion of arsenic in a region where source region 5 is to be formed on the four surface layers.
(C) In the third step, as shown in FIG. 5C, after the completion of this step, the resist pattern 22 is removed after the completion of the second step, and then each unit cell is subjected to photolithography and etching. The silicon oxide film 21 on the formation region of the B channel region 6 is removed, and arsenic is ion-implanted and thermally diffused using the newly patterned silicon oxide film 8 and the resist pattern 23 formed by photolithography as a mask. Then, a channel region 6 is formed in the surface layer between the drain layer 3 and the source region 5 in the base region 4.
(D) In the fourth step, as shown in FIG. 6D, after the completion of this step, the resist pattern 23 is removed after the completion of the third step, and then a gate made of a thin silicon oxide film by a thermal oxidation method. An oxide film 7 is formed, and then a polysilicon film 24 is deposited on the wafer surface by LPCVD.
(E) In the fifth step, as shown in FIG. 6E, after the completion of this step, after the completion of the fourth step, the polysilicon film 24 and the gate oxide film 7 are selectively formed by photolithography and etching. The gate oxide film 7 is thick on the source region 5 and the channel region 6 and the drain layer 3 is thick across a part of the source region 5 formed in the base region 4 of each adjacent unit cell B. A gate electrode 9 is formed through the silicon oxide film 8. Thereafter, the interlayer insulating film 10 is deposited on the wafer by the CVD method.
(F) In the sixth step, as shown in FIG. 6F, after the completion of this step, the interlayer insulating film 10 is selectively removed by a photolithography method and an etching method after the completion of the fifth step, thereby forming a source region. 5 and the surface of the base region 4 are exposed, and then an aluminum film is deposited on the wafer by vacuum deposition, and the aluminum film is selectively removed by photolithography and etching to form the source region 5 and the base region 4. A source electrode 11 is formed in electrical contact with the source electrode 11. Then, a drain electrode 1 is formed by vapor-depositing a metal on the back surface of the semiconductor substrate 2.
[0006]
[Problems to be solved by the invention]
By the way, the MOS field effect transistor has a gate capacity structurally, and the capacity increases as the channel area increases and the gate oxide film becomes thinner. There is a limit in improving Further, in the above-described conventional MOS field effect transistor, the gate electrode 9 also overlaps from the channel region 6 to a part of the source region 5 via the gate oxide film 7, and this also increases the gate capacitance. .
In view of the above problems, an object of the present invention is to provide a MOS field effect transistor with a reduced capacity of a gate.
[0007]
[Means for Solving the Problems]
The MOS field effect transistor of the present invention includes a one conductivity type drain layer formed in a semiconductor substrate, a plurality of other conductivity type base regions formed in the drain layer, a one conductivity type source region formed in the base region, and a base region In a MOS field effect transistor having a one conductivity type channel region formed between a drain layer and a source region and a gate electrode formed on the channel region via a gate oxide film, the gate electrode is not overlapped on the source region. The channel length direction dimension on the channel region of the gate electrode is shorter than the channel length.
The MOS field effect transistor is characterized in that the dimension in the channel length direction on the channel region of the gate electrode is in the range of 50 to 70% of the channel length.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
A normally-on vertical MOS field effect transistor according to an embodiment of the present invention will be described below with reference to FIG. In the figure, A is a cell portion as an element operation region inside the chip, and unit cells B having transistor functions are repeatedly arranged in the same plane in the chip plane direction in the cell portion A, and these unit cells B are connected in parallel. Has been. The cell portion A has a low concentration one conductivity type formed by epitaxial growth on the surface of an n ⁺ type semiconductor substrate 32 which is a high concentration one conductivity type provided with a drain electrode 31 connected to the D terminal in electrical contact with the back surface. Are formed on the surface layer of the n ⁻ -type drain layer 33 and the drain layer 33.
[0009]
The unit cell B will be described. A p-type base region 34 is formed on the surface layer of the drain layer 33, and an n-type source region 35 is formed on the surface layer of the base region 34. An n-type channel region 36 is formed in the surface layer between the source region 35 and the drain layer 33 in the base region 34 in order to obtain a normally-on type. Further, the gate oxide film 37 made of a thin silicon oxide film is formed on the n-type channel region 36 and the thick silicon oxide film 38 is formed on the drain layer 33 across the channel regions 36 of the adjacent unit cells B. A gate electrode 39 made of polycrystalline silicon and connected to the G terminal is formed. The gate electrode 39 has a dimension in the channel length direction shorter than the channel length on the channel region 36. A source electrode 41 is formed which is insulated from the gate electrode 39 by the interlayer insulating film 40 and is in electrical contact with the base region 34 and the source region 35 in common and connected to the S terminal.
[0010]
The operation of the MOS field effect transistor having the above configuration will be described. When a positive voltage is applied between the D terminal and the S terminal and no voltage is applied between the G terminal and the S terminal, no voltage is applied to the gate electrode 39, and the carrier in the channel region 36 remains unchanged. The drain layer 33 and the source region 35 are in a conductive state, and the MOS field effect transistor is in an on state. The on-resistance at this time does not increase due to the above-described configuration of the gate electrode 39 and can be made the same as that of the conventional gate electrode 9. When a negative voltage is applied between the G terminal and the S terminal in a state where a positive voltage is applied between the D terminal and the S terminal, a negative voltage is applied to the gate electrode 39, and the channel region 36 immediately below the gate electrode 39 Since the carriers are driven away from the entire channel region 36, the carriers are only driven away from a part of the channel region 36, and the drain layer 33 and the source region 35 are brought into a non-conducting state. The effect transistor is turned off. Note that the gate capacitance can be reduced as the dimension of the gate electrode 39 on the channel region 36 in the channel length direction is shorter. Therefore, it is necessary to set a proper range, and 50 to 70% of the channel length is a proper range. At this time, the gate capacitance can be reduced by 20 to 30%.
[0011]
Next, a method for manufacturing the above-described MOS field effect transistor will be described with reference to FIGS. 2 (a) to 2 (c) and FIGS. 3 (d) to 3 (f).
(A) In the first step, as shown in FIG. 2A after the completion of this step, n ⁻ containing n-type impurities such as phosphorus or arsenic on the surface of the n ⁺ -type semiconductor substrate 32 at a low concentration. The type drain layer 33 is epitaxially grown, and a silicon oxide film 51 having a thickness of, for example, 12000 mm is formed on the surface thereof by thermal oxidation. Then, the silicon oxide film 51 on the region where the base region 34 of each unit cell B is to be formed is removed by photolithography and etching, and the p-type impurity is formed using the patterned silicon oxide film 51 as a mask. The base region 34 is formed by ion implantation and thermal diffusion of boron.
(B) In the second step, as shown in FIG. 2B, after the completion of this step, the base region is formed by using the silicon oxide film 51 and the resist pattern 52 by photolithography as a mask after the completion of the first step. The source region 35 is formed by ion implantation and thermal diffusion of arsenic in the region where the source region 35 of the surface layer 34 is to be formed.
(C) In the third step, as shown in FIG. 2C, after the completion of this step, the resist pattern 52 is removed after the completion of the second step, and then each unit cell is subjected to photolithography and etching. The silicon oxide film 51 on the formation region of the B channel region 36 is removed, and arsenic is ion-implanted and thermally diffused using the newly patterned silicon oxide film 38 and the resist pattern 53 formed by photolithography as a mask. Thus, a channel region 36 is formed in the surface layer between the drain layer 33 and the source region 35 in the base region 34.
(D) In the fourth step, as shown in FIG. 3D, after the completion of this step, the resist pattern 53 is removed after the completion of the third step, and then a gate made of a thin silicon oxide film by a thermal oxidation method. An oxide film 37 is formed, and then a polysilicon film 54 is deposited on the wafer surface by LPCVD.
(E) In the fifth step, as shown in FIG. 3E after the completion of this step, after the completion of the fourth step, the polysilicon film 54 and the gate oxide film 37 are selectively selected by photolithography and etching. The gate electrode 39 is interposed between the channel regions 36 of the adjacent unit cells B through the gate oxide film 37 on the channel region 36 and the thick silicon oxide film 38 on the drain layer 33. Form. At this time, the gate electrode 39 is formed on the channel region 36 so that the dimension in the channel length direction is shorter than the channel length. Thereafter, an interlayer insulating film 40 is deposited on the wafer by a CVD method.
(F) In the sixth step, as shown in FIG. 3F, after the completion of this step, after the fifth step is completed, the interlayer insulating film 40 is selectively removed by a photolithography method and an etching method to form a source region. 35 and the surface of the base region 34 are exposed, and then an aluminum film is deposited on the wafer by vacuum deposition, and the aluminum film is selectively removed by photolithography and etching to form the source region 35 and the base region 34. A source electrode 41 that is in electrical contact with is formed. Then, a drain electrode 31 is formed by evaporating metal on the back surface of the semiconductor substrate 32.
[0012]
As described above, the gate electrode 39 is not overlapped on the source region 35, and the channel length direction dimension of the gate electrode 39 on the channel region 36 is determined by the drain layer when the MOS field effect transistor is turned off. Since the structure is shorter than the channel length so that the connection between the source region 35 and the source region 35 is not conducted, the gate capacitance can be reduced and the high-frequency operation can be improved.
[0013]
In the above-described embodiment, the n-type is used as one conductivity type and the p-type is used as another conductivity type. However, the p-type may be used as one conductivity type and the n-type may be used as another conductivity type.
[0014]
【The invention's effect】
According to the present invention, the gate electrode is not overlapped on the source region, and the channel length direction dimension on the channel region of the gate electrode is shorter than the channel length. It can be reduced without increasing the on-resistance.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a main part of a vertical MOS field effect transistor according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view of a main part showing a manufacturing process of the vertical MOS field effect transistor shown in FIG.
3 is a cross-sectional view of the main part showing a step following FIG. 2. FIG.
4 is a cross-sectional view of main parts of a conventional vertical MOS field effect transistor. FIG. 5 is a cross-sectional view of main parts showing a manufacturing process of the vertical MOS field effect transistor shown in FIG.
6 is a cross-sectional view of a main part showing a step following FIG. 5. FIG.
[Explanation of symbols]
32 n ⁺ type semiconductor substrate 33 n ⁻ type drain layer 34 p type base region 35 n type source region 36 n type channel region 37 gate oxide film 38 gate electrode

Claims

半導体基板に形成した一導電型ドレイン層と、ドレイン層に形成した複数の他導電型ベース領域と、ベース領域に形成した一導電型ソース領域と、ベース領域のドレイン層とソース領域間に形成した一導電型チャネル領域と、チャネル領域上にゲート酸化膜を介して形成したゲート電極とを有するＭＯＳ電界効果トランジスタにおいて、
ゲート電極がソース領域上にオーバーラップされず、かつ、ゲート電極のチャネル領域上でのチャネル長方向寸法がチャネル長より短いことを特徴とするＭＯＳ電界効果トランジスタ。One conductivity type drain layer formed on the semiconductor substrate, a plurality of other conductivity type base regions formed on the drain layer, one conductivity type source region formed on the base region, and formed between the drain layer and the source region of the base region In a MOS field effect transistor having a one conductivity type channel region and a gate electrode formed on the channel region via a gate oxide film,
A MOS field effect transistor characterized in that the gate electrode does not overlap the source region, and the channel length dimension on the channel region of the gate electrode is shorter than the channel length.

前記ゲート電極のチャネル領域上でのチャネル長方向寸法がチャネル長の５０〜７０％の範囲であることを特徴とする請求項１記載のＭＯＳ電界効果トランジスタ。2. The MOS field effect transistor according to claim 1, wherein a dimension in a channel length direction on the channel region of the gate electrode is in a range of 50 to 70% of the channel length.