JP3700926B2

JP3700926B2 - Signal processing device for audio equipment

Info

Publication number: JP3700926B2
Application number: JP2000338730A
Authority: JP
Inventors: 浩幸武石
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2000-11-07
Filing date: 2000-11-07
Publication date: 2005-09-28
Anticipated expiration: 2020-11-07
Also published as: JP2002150723A

Description

【０００１】
【発明の属する技術分野】
本発明は、マルチ・チャンネル・デコーダもしくはデジタル・インタフェース・レシーバを備え、デジタル・オーディオ信号を処理する音響機器の信号処理装置に関する。
【０００２】
【従来の技術】
音響機器の信号処理装置として、マルチ・チャンネル・デコーダ（以下、ＭＣＤと略記する）やデジタル・インタフェース・レシーバ（以下、ＤＩＲと略記する）を備えたものがある。ＭＣＤを備えた信号処理装置は、圧縮されたマルチ・チャンネル音声であるデジタル・オーディオ信号を処理して、複数チャンネルの音声信号を出力するものである。ＤＩＲを備えた信号処理装置は、IEC60958もしくはIEC61937に準したインタフェース・フォーマットにて伝送されたデジタル・オーディオ信号を処理して、音声データとクロックとを出力するものである。
【０００３】
図３はＭＣＤを備えた信号処理装置の従来構成を示すブロック図、図４はＤＩＲを備えた信号処理装置の従来構成を示すブロック図である。まず、ＭＣＤを備えた信号処理装置について説明する。図３において、圧縮されたマルチ・チャンネル音声であるデジタル・オーディオ信号（non-PCM）は、ＭＣＤ１に入力される。ＭＣＤ１は入力されたデジタル・オーディオ信号をデコードして、フロントの左（Ｌ）チャンネル信号、フロントの右（Ｒ）チャンネル信号、サラウンドの左（ＳＬ）チャンネル信号、サラウンドの右（ＳＲ）チャンネル信号、センター（Ｃ）チャンネル信号、低域（Ｌfe）信号のいわゆる５．１チャンネルの音声信号（マルチ・チャンネル音声信号）を出力する。
【０００４】
これらのＬ／Ｒ／ＳＬ／ＳＲ／Ｃ／Ｌfeの５．１チャンネルの音声信号は、デジタル・シグナル・プロセッサ（以下、ＤＳＰと略記する）２にてさらに処理されて出力される。ＤＳＰ２は、ＭＣＤ１からの信号に音場補正等の各種の処理を施すためのものである。マイクロ・コンピュータ（以下、マイコンと略記する）３とＭＣＤ１及びＤＳＰ２とはそれぞれバスで接続されている。マイコン３には、バスを介してＭＣＤ１より情報データが入力され、また、マイコン３はＭＣＤ１を制御する。マイコン３はＤＳＰ２も制御する。ＭＣＤ１とＤＳＰ２とマイコン３は、それぞれ別々の集積回路にて構成されている。
【０００５】
次に、ＤＩＲを備えた信号処理装置について説明する。図４において、IEC60958もしくはIEC61937に準したインタフェース・フォーマットにて伝送されたデジタル・オーディオ信号（S/PDIF）は、ＤＩＲ１０に入力される。ＤＩＲ１０は入力されたデジタル・オーディオ信号を受信して、そのデジタル・オーディオ信号より音声データ（data）とクロック（clock）とを生成して出力する。なお、厳密には、クロックとは、BCKと称されるビットクロック信号と、LRCKと称される左右のチャンネル毎にハイとローが切り替わるラッチ信号とよりなる。
【０００６】
これらのデータ及びクロックは、ＤＳＰ２０に入力され、データはさらに処理されて出力される。ＤＳＰ２０は、ＤＩＲ１０からのデータに音場補正等の各種の処理を施すためのものである。マイコン３０とＤＩＲ１０及びＤＳＰ２０とはそれぞれバスで接続されている。マイコン３０には、バスを介してＤＩＲ１０より情報データが入力され、また、マイコン３０はＤＩＲ１０を制御する。マイコン３０はＤＳＰ２０も制御する。ＤＩＲ１０とＤＳＰ２０とマイコン３０は、それぞれ別々の集積回路にて構成されている。
【０００７】
【発明が解決しようとする課題】
以上のように、従来の音響機器の信号処理装置は、各回路が別々の集積回路にて構成されていたので、次のような不具合があった。例えば、ＭＣＤ１，ＤＩＲ１０への入力信号にエラーが生じたとき、ＤＳＰ２，２０からの出力信号にミュートをかける必要がある。このためには、入力信号にエラーが生じたことをＭＣＤ１，ＤＩＲ１０が検知して、その情報データをマイコン３，３０に入力し、マイコン３，３０がＤＳＰ２，２０を制御して出力信号をミュートしなければならない。
【０００８】
また、ＭＣＤ１，ＤＩＲ１０への入力信号の状態が変化した場合、例えば入力信号のサンプリング周波数が変化した場合には、ＤＳＰ２，２０を再設定する必要がある。この場合も同様に、入力信号の状態が変化したことをＭＣＤ１，ＤＩＲ１０が検知して、その情報データをマイコン３，３０に入力し、マイコン３，３０がＤＳＰ２，２０を制御して、ＤＳＰ２，２０におけるプログラムや係数を再設定しなければならない。
【０００９】
従って、従来の音響機器の信号処理装置においては、入力信号の変化に対して行わなければならない制御（ＤＳＰ２，２０におけるミュートや再設定等）に時間遅延を生じて、ノイズが発生したり、音声が出力されるまでに時間がかかって音途切れが発生するという問題点があった。
【００１０】
本発明はこのような問題点に鑑みなされたものであり、入力信号の変化に対して即座に追従することができ、各種の不具合を発生することのない音響機器の信号処理装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、上述した従来の技術の課題を解決するため、
（ａ）デジタル・オーディオ信号を処理する音響機器の信号処理装置において、入力されたデジタル・オーディオ信号をデコードしてマルチ・チャンネル音声信号を出力するマルチ・チャンネル・デコーダ（１００）と、前記マルチ・チャンネル・デコーダの出力信号を処理するデジタル・シグナル・プロセッサ（２００）と、前記デジタル・シグナル・プロセッサを制御するマイクロ・コンピュータと（３００）を１つの集積回路（ＩＣ１）として構成すると共に、前記集積回路内に、前記デジタル・シグナル・プロセッサで用いるデータを記憶するメモリ（４００）と、前記マルチ・チャンネル・デコーダへの入力信号の状態が変化したことを検出する変化検出部（５００）を設け、前記変化検出部によって前記マルチ・チャンネル・デコーダへの入力信号の状態が変化したことが検出されたとき、前記デジタル・シグナル・プロセッサは、前記マイクロ・コンピュータを介することなく前記メモリより前記データを読み出して自己の状態を再設定することを特徴とする音響機器の信号処理装置を提供し、
（ｂ）デジタル・オーディオ信号を処理する音響機器の信号処理装置において、入力されたデジタル・オーディオ信号を受信してデータとクロックを出力するデジタル・インタフェース・レシーバ（１００）と、前記デジタル・インタフェース・レシーバの出力信号を処理するデジタル・シグナル・プロセッサ（２００）と、前記デジタル・シグナル・プロセッサを制御するマイクロ・コンピュータ（３００）とを１つの集積回路（ＩＣ１）として構成すると共に、前記集積回路内に、前記デジタル・シグナル・プロセッサで用いるデータを記憶するメモリ（４００）と、前記デジタル・インタフェース・レシーバへの入力信号の状態が変化したことを検出する変化検出部（５００）を設け、前記変化検出部によって前記デジタル・インタフェース・レシーバへの入力信号の状態が変化したことが検出されたとき、前記デジタル・シグナル・プロセッサは、前記マイクロ・コンピュータを介することなく前記メモリより前記データを読み出して自己の状態を再設定することを特徴とする音響機器の信号処理装置を提供する。
【００１２】
【発明の実施の形態】
以下、本発明の音響機器の信号処理装置について、添付図面を参照して説明する。図１は本発明の音響機器の信号処理装置の一実施例を示すブロック図、図２は本発明の音響機器の信号処理装置の詳細構成例を示すブロック図である。
【００１３】
図１に示す本発明の信号処理装置は、図３にて説明したようなＭＣＤを備えた信号処理装置または図４にて説明したようなＤＩＲを備えた信号処理装置である。図１において、１００はＭＣＤまたはＤＩＲである。ＭＣＤであれば、その入力信号は図３にて説明したように、圧縮されたマルチ・チャンネル音声であるデジタル・オーディオ信号（non-PCM）であり、ＤＩＲであれば、その入力は図４にて説明したように、IEC60958もしくはIEC61937に準したインタフェース・フォーマットにて伝送されたデジタル・オーディオ信号（S/PDIF）である。図１では、それらを簡略化してInput dataとしている。
【００１４】
さらに、ＭＣＤであれば、その出力信号は図３にて説明したように、例えば、Ｌ／Ｒ／ＳＬ／ＳＲ／Ｃ／Ｌfeの５．１チャンネルの音声信号（マルチ・チャンネル音声信号）であり、ＤＩＲであれば、その出力は図４にて説明したように、データ及びクロックである。図１では、それらを簡略化してAudio dataとしている。ＤＳＰ２００の出力信号も、ＭＣＤの場合には、例えば、Ｌ／Ｒ／ＳＬ／ＳＲ／Ｃ／Ｌfeの５．１チャンネルの音声信号であり、ＤＩＲの場合には、データ及びクロックである。なお、マルチ・チャンネル音声信号としては、２チャンネルや６．１チャンネル等の場合もある。
【００１５】
図１において、ＭＣＤまたはＤＩＲ１００とＤＳＰ２００とマイコン３００とメモリ４００とは、情報バスにて互いに接続されている。また、ＭＣＤまたはＤＩＲ１００とＤＳＰ２００とマイコン３００と変化検出部５００とは、情報バスにて互いに接続されている。さらに、ＭＣＤまたはＤＩＲ１００とＤＳＰ２００とマイコン３００とは、制御バスにて互いに接続されている。
【００１６】
メモリ４００は、ＤＳＰ２００に設定する音場補正のため等の各種の係数を記憶するものである。変化検出部５００は、少なくとも、第１，第２の入力信号情報レジスタ５０１，５０２を備え、ＭＣＤまたはＤＩＲ１００への入力信号の状態の変化を検出するものである。ＤＳＰ２００の後段には、ＡＮＤ回路６００が設けられている。以上のＭＣＤまたはＤＩＲ１００，ＤＳＰ２００，マイコン３００，メモリ４００，変化検出部５００，ＡＮＤ回路６００は、１つの集積回路ＩＣ１として構成されている。
【００１７】
以上のように構成される本発明の信号処理装置において、入力信号（Input data）にエラーが発生した場合の動作について説明する。ＭＣＤまたはＤＩＲ１００は、入力信号にエラーが発生したことを検出すると、情報データとしてハイからローへと切り替わるエラー検出データを発生する。このエラー検出データは、情報バスを介してマイコン３００やＤＳＰ２００に入力される。このエラー検出データは、ＡＮＤ回路６００の一方の入力端子にも直接入力されている。ＡＮＤ回路６００の一方の入力がローとなることから、ＤＳＰ２００から信号が出力されていても、ＡＮＤ回路６００からの出力信号（Output data）は強制的に“０”となる。
【００１８】
本発明では、ＤＳＰ２００の後段に、ＭＣＤまたはＤＩＲ１００より出力されたエラー検出データに応じて、ＤＳＰ２００の出力信号を強制的に“０”にしてミュートをかけるハードウェアによる強制的ミュート回路を設けている。従って、ＭＣＤまたはＤＩＲ１００においてエラーが検出されると即座にミュートがかかり、ほとんど時間遅延を生じることがないので、実質的にノイズが発生しない。
【００１９】
本実施例では、エラー検出データをハイからローへと切り替わる信号としたが、ローからハイへと切り替わる信号であれば、ＡＮＤ回路６００の前段にインバータを設ければよい。また、本実施例では、強制的ミュート回路としてＡＮＤ回路６００としたがトランジスタによって構成してもよく、具体的な回路構成は本実施例に限定されるものではない。本実施例では、エラー検出データを集積回路ＩＣ１の外部に出力するための出力端子７０１を備えている。
【００２０】
次に、ＭＣＤまたはＤＩＲ１００への入力信号の状態、例えば入力信号のサンプリング周波数が変化した場合の動作について説明する。変化検出部５００がＭＣＤまたはＤＩＲ１００への入力信号の状態の変化を検出すると、変化検出部５００は、情報バスを介して変化検出データをＤＳＰ２００とマイコン３００に入力する。本発明では、ＤＳＰ２００とメモリ４００とが情報バスによって接続されているので、ＤＳＰ２００におけるプログラムを、マイコン３００を介することなく直接起動させて、係数を設定することができる。
【００２１】
即ち、ＭＣＤまたはＤＩＲ１００への入力信号の状態が変化したことが変化検出部５００によって検出され、変化検出データが情報バスによりＤＳＰ２００に直接伝達されると、ＤＳＰ２００はメモリ４００より係数（データ）を読み込んで自己の状態を再設定する。よって、本発明の信号処理装置は、入力信号の変化に対して即座に追従することができる。
【００２２】
さらに、変化検出部５００の具体的構成について説明する。変化検出部５００は、図２に示すように、メモリセルＤ０〜Ｄ７よりなる第１の入力信号情報レジスタ５０１と、メモリセルＤ０’〜Ｄ７’よりなる第２の入力信号情報レジスタ５０２とを備える。図２は、変化検出部５００をハードウェアによって構成する場合の一例である。
【００２３】
本発明は、入力信号情報レジスタを２段で設けている。第１の入力信号情報レジスタ５０１には、常に最新のデータが入力されて更新される。第２の入力信号情報レジスタ５０２は、旧データを保持し、必要に応じて第１の入力信号情報レジスタ５０１の情報を第２の入力信号情報レジスタ５０２に転送する。この転送のタイミング及びデータの転送はマイコン３００によって制御される。集積回路ＩＣ１（ＤＳＰ２００）は、第２の入力信号情報レジスタ５０２に記憶されたデータにて動作するようになっている。
【００２４】
図２において、第１，第２の入力信号情報レジスタ５０１，５０２のメモリセルＤ０〜Ｄ７，Ｄ０’〜Ｄ７’それぞれの出力はＥＸＯＲ回路部５０４のそれぞれのＥＸＯＲ回路に入力され、排他的論理和がとられる。ＥＸＯＲ回路部５０４の出力と制御レジスタ５０３のメモリセルＣ０〜Ｃ７の出力はＡＮＤ回路部１０５のそれぞれのＡＮＤ回路に入力され、論理積がとられる。制御レジスタ５０３は、変化検出データの有効／無効を切り換えるためのものである。ＡＮＤ回路部５０５の全てのＡＮＤ回路の出力はＯＲ回路５０６に入力されて論理和がとられ、変化検出データとなる。
【００２５】
図２に示すようなハードウェアの代わりに、変化検出部５００を次のようにソフトウェアによっても構成することができる。第１，第２の入力信号情報レジスタ５０１，５０２をビット毎に比較する。必要でない情報（ビット）をマスク（無視）する。そして、第１，第２の入力信号情報レジスタ５０１，５０２の情報に違いがあれば、所定のタイミングで、変化検出データを有効にし、第１の入力信号情報レジスタ５０１の値を第２の入力信号情報レジスタ５０２の値に置き換える。
【００２６】
このように、変化検出部５００をソフトウェアによって構成した場合、図２における制御レジスタ５０３〜ＯＲ回路５０６が不要となる。これらの回路部分がソフトウェアによって実現されることとなる。よって、変化検出部５００は、少なくとも、第１，第２の入力信号情報レジスタ５０１，５０２を備える。
【００２７】
第１の入力信号情報レジスタ５０１の情報を第２の入力信号情報レジスタ５０２に転送して、集積回路ＩＣ１（ＤＳＰ２００）の動作を再設定するタイミングは、マイコン３００より第２の入力信号情報レジスタ５０２の情報更新の指示がなされたときである。変化検出データが出力されてからどのタイミングでＤＳＰ２００を再設定するかは、適宜に設定すればよい。本実施例では、変化検出データを集積回路ＩＣ１の外部に出力するための出力端子７０２を備えている。
【００２８】
ところで、ＭＣＤまたはＤＩＲ１００への入力信号（Input data）に含まれる情報は、例えば次のようなものである。ＭＣＤの場合、サンプリング周波数，低域（Ｌfe）信号のオン，コピー可／不可，チャンネル情報，データタイプ，エラーフラグ，ビットストリーム番号等であり、ＤＩＲの場合、サンプリング周波数，プリエンファシスの有／無，コピー可／不可，オーディオデータ／非オーディオデータ，カテゴリーコード，データタイプ，バリディティフラグ等である。
【００２９】
【発明の効果】
以上詳細に説明したように、本発明の音響機器の信号処理装置は、マルチ・チャンネル・デコーダ（ＭＣＤ）またはデジタル・インタフェース・レシーバ（ＤＩＲ）と、デジタル・シグナル・プロセッサ（ＤＳＰ）と、マイクロ・コンピュータ（マイコン）とを１つの集積回路として構成し、ＤＳＰの後段に、強制的ミュート回路を設けたり、集積回路内に、ＤＳＰで用いるデータを記憶するメモリと、ＭＣＤまたはＤＩＲへの入力信号の状態が変化したことを検出する変化検出部を設け、入力信号の状態が変化したことが検出されたとき、ＤＳＰは、マイコンを介することなくメモリよりデータを読み出して自己の状態を再設定するようにしたので、入力信号の変化に対して即座に追従することができ、各種の不具合を発生することがない。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の詳細構成例を示すブロック図である。
【図３】マルチ・チャンネル・デコーダを備えた信号処理装置の従来例を示すブロック図である。
【図４】デジタル・インタフェース・レシーバを備えた信号処理装置の従来例を示すブロック図である。
【符号の説明】
１００マルチ・チャンネル・デコーダまたはデジタル・インタフェース・レシーバ（ＭＣＤまたはＤＩＲ）
２００デジタル・シグナル・プロセッサ（ＤＳＰ）
３００マイクロ・コンピュータ（マイコン）
４００メモリ
５００変化検出部
５０１，５０２入力信号情報レジスタ
６００ＡＮＤ回路（強制的ミュート回路）
７０１，７０２出力端子
ＩＣ１集積回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal processing apparatus for an acoustic device that includes a multi-channel decoder or a digital interface receiver and processes a digital audio signal.
[0002]
[Prior art]
2. Description of the Related Art Some signal processing apparatuses for audio equipment include a multi-channel decoder (hereinafter abbreviated as MCD) and a digital interface receiver (hereinafter abbreviated as DIR). A signal processing apparatus provided with an MCD processes a digital audio signal which is compressed multi-channel sound, and outputs a multi-channel sound signal. A signal processing apparatus equipped with DIR processes a digital audio signal transmitted in an interface format conforming to IEC60958 or IEC61937, and outputs audio data and a clock.
[0003]
FIG. 3 is a block diagram illustrating a conventional configuration of a signal processing apparatus including an MCD, and FIG. 4 is a block diagram illustrating a conventional configuration of the signal processing apparatus including a DIR. First, a signal processing apparatus provided with an MCD will be described. In FIG. 3, a digital audio signal (non-PCM) which is compressed multi-channel sound is input to the MCD 1. The MCD 1 decodes the input digital audio signal and outputs a front left (L) channel signal, a front right (R) channel signal, a surround left (SL) channel signal, a surround right (SR) channel signal, A so-called 5.1 channel audio signal (multi-channel audio signal) of a center (C) channel signal and a low frequency (Lfe) signal is output.
[0004]
These 5.1 channel audio signals of L / R / SL / SR / C / Lfe are further processed by a digital signal processor (hereinafter abbreviated as DSP) 2 and output. The DSP 2 is for performing various processes such as sound field correction on the signal from the MCD 1. The micro computer (hereinafter abbreviated as “microcomputer”) 3 is connected to the MCD 1 and the DSP 2 by buses. Information data is input to the microcomputer 3 from the MCD 1 through the bus, and the microcomputer 3 controls the MCD 1. The microcomputer 3 also controls the DSP 2. The MCD1, DSP2, and microcomputer 3 are configured by separate integrated circuits.
[0005]
Next, a signal processing apparatus provided with a DIR will be described. In FIG. 4, a digital audio signal (S / PDIF) transmitted in an interface format conforming to IEC60958 or IEC61937 is input to the DIR 10. The DIR 10 receives the input digital audio signal, generates voice data (data) and a clock (clock) from the digital audio signal, and outputs them. Strictly speaking, the clock includes a bit clock signal called BCK and a latch signal that switches between high and low for each of the left and right channels called LRCK.
[0006]
These data and clock are input to the DSP 20, and the data are further processed and output. The DSP 20 is for performing various processes such as sound field correction on the data from the DIR 10. The microcomputer 30 is connected to the DIR 10 and the DSP 20 by buses. Information data is input from the DIR 10 to the microcomputer 30 via the bus, and the microcomputer 30 controls the DIR 10. The microcomputer 30 also controls the DSP 20. The DIR 10, the DSP 20, and the microcomputer 30 are configured by separate integrated circuits.
[0007]
[Problems to be solved by the invention]
As described above, the conventional signal processing apparatus for audio equipment has the following problems because each circuit is constituted by a separate integrated circuit. For example, when an error occurs in the input signals to the MCD1 and DIR10, it is necessary to mute the output signals from the DSP2 and 20. For this purpose, the MCD1 and DIR10 detect that an error has occurred in the input signal, input the information data to the microcomputers 3 and 30, and the microcomputers 3 and 30 control the DSPs 2 and 20 to mute the output signals. Must.
[0008]
When the state of the input signal to the MCD1 and DIR10 changes, for example, when the sampling frequency of the input signal changes, the DSP2 and 20 need to be reset. In this case as well, the MCD1 and DIR10 detect that the state of the input signal has changed, and input the information data to the microcomputers 3 and 30. The microcomputers 3 and 30 control the DSPs 2 and 20, and The program and coefficients at 20 must be reset.
[0009]
Therefore, in the signal processing apparatus of the conventional audio equipment, a time delay is caused in the control (mute and resetting in the DSPs 2 and 20) that must be performed with respect to the change of the input signal, noise is generated, and audio is generated. There was a problem that sound was interrupted due to the time taken to be output.
[0010]
The present invention has been made in view of such problems, and provides a signal processing apparatus for an acoustic device that can immediately follow a change in an input signal and does not cause various problems. With the goal.
[0011]
[Means for Solving the Problems]
The present invention solves the above-mentioned problems of the prior art,
(A) In a signal processing apparatus of an acoustic device that processes a digital audio signal, a multi-channel decoder (100) that decodes an input digital audio signal and outputs a multi-channel audio signal; The digital signal processor (200) for processing the output signal of the channel decoder, the microcomputer (300) for controlling the digital signal processor are configured as one integrated circuit (IC1), and the integrated In the circuit, a memory (400) for storing data used in the digital signal processor and a change detection unit (500) for detecting a change in the state of an input signal to the multi-channel decoder are provided. The multi-channel data is detected by the change detector. The digital signal processor reads the data from the memory and resets its state without going through the microcomputer when it is detected that the state of the input signal to the reader has changed. provide a signal processing apparatus for audio equipment, wherein,
(B) In a signal processing apparatus of an audio device that processes a digital audio signal, a digital interface receiver (100) that receives an input digital audio signal and outputs data and a clock; and the digital interface receiver The digital signal processor (200) that processes the output signal of the receiver and the microcomputer (300) that controls the digital signal processor are configured as one integrated circuit (IC1), and in the integrated circuit Provided with a memory (400) for storing data used in the digital signal processor and a change detection unit (500) for detecting a change in the state of an input signal to the digital interface receiver. The digital interface is detected by a detector. When it is detected that the state of the input signal to the source receiver has changed, the digital signal processor reads the data from the memory without using the microcomputer and resets its state. Provided is a signal processing apparatus for an acoustic device.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a signal processing apparatus for audio equipment according to the present invention will be described with reference to the accompanying drawings. FIG. 1 is a block diagram showing an embodiment of a signal processing apparatus for audio equipment according to the present invention, and FIG. 2 is a block diagram showing a detailed configuration example of the signal processing apparatus for audio equipment according to the present invention.
[0013]
The signal processing apparatus of the present invention shown in FIG. 1 is a signal processing apparatus provided with an MCD as described in FIG. 3 or a signal processing apparatus provided with a DIR as described in FIG. In FIG. 1, 100 is MCD or DIR. In the case of MCD, the input signal is a digital audio signal (non-PCM) which is compressed multi-channel sound as described in FIG. 3, and in the case of DIR, the input is shown in FIG. As described above, it is a digital audio signal (S / PDIF) transmitted in an interface format according to IEC60958 or IEC61937. In FIG. 1, they are simplified to be input data.
[0014]
Further, in the case of MCD, the output signal is, for example, a 5.1 channel audio signal (multi-channel audio signal) of L / R / SL / SR / C / Lfe as described in FIG. In the case of DIR, the output is data and clock as described in FIG. In FIG. 1, these are simplified to be audio data. The output signal of the DSP 200 is, for example, an audio signal of 5.1 channels of L / R / SL / SR / C / Lfe in the case of MCD, and data and clock in the case of DIR. The multi-channel audio signal may be 2 channels or 6.1 channels.
[0015]
In FIG. 1, an MCD or DIR 100, a DSP 200, a microcomputer 300, and a memory 400 are connected to each other via an information bus. The MCD or DIR 100, the DSP 200, the microcomputer 300, and the change detection unit 500 are connected to each other via an information bus. Further, the MCD or DIR 100, the DSP 200, and the microcomputer 300 are connected to each other via a control bus.
[0016]
The memory 400 stores various coefficients for correcting the sound field set in the DSP 200. The change detection unit 500 includes at least first and second input signal information registers 501 and 502, and detects a change in the state of an input signal to the MCD or DIR 100. An AND circuit 600 is provided at the subsequent stage of the DSP 200. The above MCD or DIR100, DSP200, microcomputer 300, memory 400, change detection unit 500, and AND circuit 600 are configured as one integrated circuit IC1.
[0017]
In the signal processing apparatus of the present invention configured as described above, an operation when an error occurs in an input signal (Input data) will be described. When the MCD or DIR 100 detects that an error has occurred in the input signal, the MCD or DIR 100 generates error detection data that switches from high to low as information data. This error detection data is input to the microcomputer 300 and the DSP 200 via the information bus. This error detection data is also directly input to one input terminal of the AND circuit 600. Since one input of the AND circuit 600 becomes low, even if a signal is output from the DSP 200, the output signal (Output data) from the AND circuit 600 is forcibly set to “0”.
[0018]
In the present invention, a forcible mute circuit by hardware for forcing the output signal of the DSP 200 to “0” and muting is provided in the subsequent stage of the DSP 200 in accordance with error detection data output from the MCD or DIR 100. . Therefore, when an error is detected in the MCD or DIR 100, mute is immediately applied and almost no time delay occurs, so that noise is not substantially generated.
[0019]
In this embodiment, the error detection data is a signal for switching from high to low, but an inverter may be provided in the previous stage of the AND circuit 600 if the signal is to switch from low to high. In this embodiment, the AND circuit 600 is used as the forced mute circuit. However, the AND circuit 600 may be configured by a transistor, and the specific circuit configuration is not limited to this embodiment. In the present embodiment, an output terminal 701 for outputting error detection data to the outside of the integrated circuit IC1 is provided.
[0020]
Next, the operation when the state of the input signal to the MCD or DIR 100, for example, the sampling frequency of the input signal changes will be described. When the change detection unit 500 detects a change in the state of an input signal to the MCD or DIR 100, the change detection unit 500 inputs change detection data to the DSP 200 and the microcomputer 300 via the information bus. In the present invention, since the DSP 200 and the memory 400 are connected by an information bus, a program in the DSP 200 can be directly started without going through the microcomputer 300 to set coefficients.
[0021]
That is, when the change detection unit 500 detects that the state of the input signal to the MCD or DIR 100 has changed and the change detection data is directly transmitted to the DSP 200 via the information bus, the DSP 200 reads the coefficient (data) from the memory 400. Reset your state with. Therefore, the signal processing apparatus of the present invention can immediately follow the change of the input signal.
[0022]
Furthermore, a specific configuration of the change detection unit 500 will be described. As shown in FIG. 2, the change detection unit 500 includes a first input signal information register 501 composed of memory cells D0 to D7 and a second input signal information register 502 composed of memory cells D0 ′ to D7 ′. . FIG. 2 shows an example in which the change detection unit 500 is configured by hardware.
[0023]
In the present invention, the input signal information register is provided in two stages. The first input signal information register 501 is always updated by receiving the latest data. The second input signal information register 502 holds old data, and transfers information in the first input signal information register 501 to the second input signal information register 502 as necessary. This transfer timing and data transfer are controlled by the microcomputer 300. The integrated circuit IC1 (DSP 200) operates on the data stored in the second input signal information register 502.
[0024]
In FIG. 2, the outputs of the memory cells D0 to D7 and D0 ′ to D7 ′ of the first and second input signal information registers 501 and 502 are input to the respective EXOR circuits of the EXOR circuit unit 504, and are exclusive ORed. Is taken. The output of the EXOR circuit unit 504 and the output of the memory cells C0 to C7 of the control register 503 are input to each AND circuit of the AND circuit unit 105, and the logical product is obtained. The control register 503 is for switching between valid / invalid of change detection data. The outputs of all the AND circuits in the AND circuit unit 505 are input to the OR circuit 506 and ORed to obtain change detection data.
[0025]
Instead of the hardware as shown in FIG. 2, the change detection unit 500 can also be configured by software as follows. The first and second input signal information registers 501 and 502 are compared bit by bit. Mask (ignore) unnecessary information (bits). If the information in the first and second input signal information registers 501 and 502 is different, the change detection data is validated at a predetermined timing, and the value in the first input signal information register 501 is set to the second input. Replace with the value of the signal information register 502.
[0026]
Thus, when the change detection unit 500 is configured by software, the control registers 503 to OR circuit 506 in FIG. 2 are not necessary. These circuit parts are realized by software. Therefore, the change detection unit 500 includes at least first and second input signal information registers 501 and 502.
[0027]
The timing at which the information in the first input signal information register 501 is transferred to the second input signal information register 502 and the operation of the integrated circuit IC1 (DSP 200) is reset is from the microcomputer 300 to the second input signal information register 502. This is when an instruction to update information is issued. The timing at which the DSP 200 is reset after the change detection data is output may be set appropriately. In this embodiment, an output terminal 702 for outputting change detection data to the outside of the integrated circuit IC1 is provided.
[0028]
By the way, information included in an input signal (Input data) to the MCD or DIR 100 is, for example, as follows. For MCD, sampling frequency, low frequency (Lfe) signal on, copy enabled / disabled, channel information, data type, error flag, bit stream number, etc. For DIR, sampling frequency, presence / absence of pre-emphasis , Copy enable / disable, audio data / non-audio data, category code, data type, validity flag, etc.
[0029]
【The invention's effect】
As described above in detail, the signal processing apparatus for an audio device according to the present invention includes a multi-channel decoder (MCD) or digital interface receiver (DIR), a digital signal processor (DSP), a micro A computer (microcomputer) is configured as one integrated circuit, a forced mute circuit is provided in the subsequent stage of the DSP, a memory for storing data used by the DSP in the integrated circuit, and an input signal to the MCD or DIR A change detection unit for detecting a change in the state is provided, and when it is detected that the state of the input signal has changed, the DSP reads the data from the memory without going through the microcomputer and resets its own state. As a result, changes in the input signal can be tracked immediately, and various problems do not occur.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of the present invention.
FIG. 2 is a block diagram showing a detailed configuration example of the present invention.
FIG. 3 is a block diagram showing a conventional example of a signal processing apparatus including a multi-channel decoder.
FIG. 4 is a block diagram illustrating a conventional example of a signal processing apparatus including a digital interface receiver.
[Explanation of symbols]
100 Multi-channel decoder or digital interface receiver (MCD or DIR)
200 Digital Signal Processor (DSP)
300 Microcomputer (microcomputer)
400 Memory 500 Change detection unit 501, 502 Input signal information register 600 AND circuit (forced mute circuit)
701, 702 Output terminal IC1 Integrated circuit

Claims

デジタル・オーディオ信号を処理する音響機器の信号処理装置において、
入力されたデジタル・オーディオ信号をデコードしてマルチ・チャンネル音声信号を出力するマルチ・チャンネル・デコーダと、
前記マルチ・チャンネル・デコーダの出力信号を処理するデジタル・シグナル・プロセッサと、
前記デジタル・シグナル・プロセッサを制御するマイクロ・コンピュータとを１つの集積回路として構成すると共に、
前記集積回路内に、前記デジタル・シグナル・プロセッサで用いるデータを記憶するメモリと、前記マルチ・チャンネル・デコーダへの入力信号の状態が変化したことを検出する変化検出部を設け、
前記変化検出部によって前記マルチ・チャンネル・デコーダへの入力信号の状態が変化したことが検出されたとき、前記デジタル・シグナル・プロセッサは、前記マイクロ・コンピュータを介することなく前記メモリより前記データを読み出して自己の状態を再設定することを特徴とする音響機器の信号処理装置。In a signal processing apparatus for audio equipment that processes digital audio signals,
A multi-channel decoder that decodes the input digital audio signal and outputs a multi-channel audio signal;
A digital signal processor for processing the output signal of the multi-channel decoder;
The microcomputer for controlling the digital signal processor is configured as one integrated circuit,
In the integrated circuit, a memory for storing data used in the digital signal processor, and a change detection unit for detecting that a state of an input signal to the multi-channel decoder has changed, are provided.
When the change detection unit detects that the state of the input signal to the multi-channel decoder has changed, the digital signal processor reads the data from the memory without going through the microcomputer. A signal processing apparatus for an acoustic device, characterized by resetting its own state.

デジタル・オーディオ信号を処理する音響機器の信号処理装置において、
入力されたデジタル・オーディオ信号を受信してデータとクロックを出力するデジタル・インタフェース・レシーバと、
前記デジタル・インタフェース・レシーバの出力信号を処理するデジタル・シグナル・プロセッサと、
前記デジタル・シグナル・プロセッサを制御するマイクロ・コンピュータとを１つの集積回路として構成すると共に、
前記集積回路内に、前記デジタル・シグナル・プロセッサで用いるデータを記憶するメモリと、前記デジタル・インタフェース・レシーバへの入力信号の状態が変化したことを検出する変化検出部を設け、
前記変化検出部によって前記デジタル・インタフェース・レシーバへの入力信号の状態が変化したことが検出されたとき、前記デジタル・シグナル・プロセッサは、前記マイクロ・コンピュータを介することなく前記メモリより前記データを読み出して自己の状態を再設定することを特徴とする音響機器の信号処理装置。In a signal processing apparatus for audio equipment that processes digital audio signals,
A digital interface receiver that receives input digital audio signals and outputs data and clocks;
A digital signal processor for processing the output signal of the digital interface receiver;
The microcomputer for controlling the digital signal processor is configured as one integrated circuit,
In the integrated circuit, a memory for storing data used in the digital signal processor and a change detection unit for detecting that a state of an input signal to the digital interface receiver has changed are provided.
When the change detection unit detects that the state of the input signal to the digital interface receiver has changed, the digital signal processor reads the data from the memory without going through the microcomputer. A signal processing apparatus for an acoustic device, characterized by resetting its own state.