JP3700387B2 - Liquid crystal display device, driving method of liquid crystal display device, and electronic apparatus - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置の駆動方法に関するもので、特に、アクティブマトリクス方式の液晶表示装置の駆動方法に関するものである。また、アクティブマトリクス方式の液晶表示装置の駆動方法を用いた液晶表示装置とその液晶表示装置を備えた電子機器に関するものである。
【０００２】
【従来の技術】
従来のアクティブマトリクスの液晶表示装置の駆動方法として、特公平５−２９９１６に記載されているような駆動方法がある。
【０００３】
この駆動方法は、図９の（ａ）で示すように１走査線ごとに各画素に印加する電圧の極性を逆にする方法や、（ｂ）で示すように各画素に印加する電圧の極性が隣どうしで逆にする等の駆動方法である。この駆動方法は、画面のチラツキの防止や表示ムラの改善等を主な目的としている。
【０００４】
【発明が解決しようとする課題】
このような駆動方法の場合、隣どうしの画素に印加される電圧が、１フレーム期間のほとんどの期間で逆極性となってしまうために図８に示すように、隣どうしの画素に印加する電圧の極性が逆の場合ディスクリネーションラインが発生してしまう。
【０００５】
例えば、図７に示す反射型液晶ライトバルブの構成で、７１が偏光手段、７２がガラス基板、７３が透明電極、７４が配向膜、７５が液晶、７６が配向膜、７７がシリコン基板で、このシリコン基板７７上に図６に示すような回路が構成され、液晶７５は傾斜垂直配向セルに誘電率異方性が負のネマチック液晶を入れて、液晶に電圧を印加しない状態の時に暗くなる液晶モードの場合を例にして説明する。
【０００６】
各画素にオン電圧を印加して白表示して、隣どうしの画素に印加する電圧の極性が逆の場合に発生するディスクリネーションラインは暗くなる。このディスクリネーションライン発生の様子を図８に示す。８１〜８４は各画素を表し、
＋、−は各画素に印加している電圧の極性を表している。そして、８５〜８８が各画素に発生するディスクリネーションラインの発生の様子を表している。このように、各画素の境界線付近に暗いディスクリネーションラインが発生してしまう。このディスクリネーションラインは、コントラストの低下や輝度の低下といった画質低下の原因となってしまう。
【０００７】
そして、最近のように高精細化が進み１画素のサイズが小さくなると、画素面積に対するディスクリネーションラインの発生面積の割合が増え、画質の低下がより深刻になる。
【０００８】
特に、液晶プロジェクタ等に使うライトバルブ等は画面サイズが小さく、高精細化が要求されているためによけいに影響を受けやすい。その中でも、特開平９−２３６８１４に示されているような反射型の液晶ライトバルブの場合、各画素間の隙間が小さく、しかも画素サイズも小さいためにディスクリネーションラインの影響が大きく、画質も低下してしまう。
【０００９】
また、ディスクリネーションラインを発生させないためにすべての画素に印加する電圧の極性を同じにして、フレームごとの極性の反転だけをすることもできるがチラツキが発生してしまう。
【００１０】
【課題を解決するための手段】
上記した課題を解決すべく、本発明に係る液晶表示装置の駆動方法は、複数の走査線及びソース線と、走査線とソース線の交差に対応して設けられた複数の画素電極と、前記複数の画素電極に対向する共通電極と、前記複数の画素電極の各々に対応して設けられたスイッチング素子と、を備えたアクティブマトリクス型の液晶表示装置の駆動方法であって、複数のフィールドからなる１フレーム期間において、前記複数のフィールドのそれぞれにおいて、前記複数の走査線のうち複数本の走査線を選択するとともに、各前記フィールド同士で互いに異なる走査線を選択することで、前記１フレーム期間内で全ての前記複数の走査線を選択し、各前記フィールド内で選択される前記複数本の走査線には、前記共通電極の電位に対する極性が正極性となる電圧が印加される複数の画素電極に対応した走査線と、前記極性が負極性となる電圧が印加される複数の画素電極に対応した走査線とがあり、前記１フレーム期間内では、前記極性が正極性の電圧が印加される複数の画素電極に対応する走査線が複数隣接した正極性の領域と、前記極性が負極性の電圧が印加される複数の画素電極に対応する走査線が複数隣接した負極性の領域とが存在し、前記正極性の領域及び負極性の領域は、前記１フィールド期間ごとに移動し、前記１フレーム期間内において、前記複数の走査線のうちの任意の第１の走査線に対応する各画素電極に印加する電圧の前記共通電極の電位に対する極性が、前記第１の走査線と隣接し、当該第１の走査線より後に選択される第２の走査線に対応する各画素電極に印加する電圧の前記共通電極の電位に対する極性に対して、逆の極性となるフィールドと、同じ極性となるフィールドとを有し、前記１フレーム期間内において、前記同じ極性となるフィールドの数は前記逆の極性となるフィールドの数よりも多いことを特徴とする。
【００１１】
上記の構成によれば、隣接する画素に印加する電圧の極性が逆の場合に発生するディスクリネーションラインの発生を低減でき、液晶表示装置の輝度やコントラストを向上できるという効果を有する。
【００１２】
また、本発明に係る液晶表示装置の駆動方法は、上記の液晶表示装置の駆動方法において、１フレーム期間において、前記複数の走査線のうちの第１の走査線に対応する各画素電極に印加する電圧の前記共通電極の電位に対する極性が、前記第１の走査線と隣接する第２の走査線に対応する各画素電極に印加する電圧の前記共通電極の電位に対する極性に対して、逆の極性となるフィールドの数が、全ての走査線についてほぼ同一であることを特徴とする。
【００１３】
上記の構成によれば、隣接する画素に印加する電圧の極性が逆の場合に発生するディスクリネーションラインの発生を低減でき、液晶表示装置の輝度やコントラストを向上できるという効果を有する。
【００１４】
また、本発明に係る液晶表示装置の駆動方法は、上記の液晶表示装置の駆動方法において、前記１フレーム期間は、Ｎ個のフィールドからなり（Ｎは２以上の整数）、各フィールドでＮ本の前記走査線を飛び越して選択し、一のフレームと次のフレームとでは、前記走査線に対応する画素電極に印加される電圧の共通電極の電位に対する極性を反転させることを特徴とする。
【００１５】
上記の構成によれば、隣接する画素に印加する電圧の極性が逆の場合に発生するディスクリネーションラインの発生を低減でき、液晶表示装置の輝度やコントラストを向上できるという効果を有する。
【００１６】
また、本発明に係る液晶表示装置の駆動方法は、上記の液晶表示装置の駆動方法において、１フレーム期間をＮ（２≦Ｎ≦３２の整数）個のサブ期間に分け、各サブ期間はＮ走査線ごとに飛越しながら１走査期間ごとに印加電圧の極性を反転させることを特徴とする。
【００１７】
上記の構成によれば、隣接する画素に印加する電圧の極性が逆の場合に発生するディスクリネーションラインの発生を低減でき、液晶表示装置の輝度やコントラストを向上でき、制御回路の最適化もできるという効果を有する。
【００１８】
また、本発明に係る液晶表示装置の駆動方法は、上記の液晶表示装置の駆動方法において、前記第１及び第２の電圧を印加すべき走査線の順番を前記各サブ期間毎に入れ替えることを特徴とする。
また、本発明に係る液晶表示装置の駆動方法は、上記の液晶表示装置の駆動方法において、前記サブ選択期間ごとに走査する走査線の順番を入れ替えることを特徴とする。
【００１９】
上記の構成によれば、隣接する画素に印加する電圧の極性が逆の場合に発生するディスクリネーションラインの発生を低減でき、液晶表示装置の輝度やコントラストを向上でき、チラツキの低減もできるという効果を有する。
【００２０】
また、本発明に係る液晶表示装置の駆動方法は、上記の液晶表示装置の駆動方法において、同一走査線上の各画素に印加する電圧の極性が同じであることを特徴とする。
【００２１】
上記の構成によれば、隣接する画素に印加する電圧の極性が逆の場合に発生するディスクリネーションラインの発生を低減でき、液晶表示装置の輝度やコントラストを向上できるという効果を有する。
【００２２】
また、本発明に係る液晶表示装置の駆動方法は、上記の液晶表示装置の駆動方法において、同一走査線上の各画素に印加する電圧の極性は１画素ごとあるいは２画素ごとに共通電極の電位を基準として逆極性であることを特徴とする。
【００２３】
上記の構成によれば、隣接する画素に印加する電圧の極性が逆の場合に発生するディスクリネーションラインの発生を低減でき、液晶表示装置の輝度やコントラストを向上でき、チラツキの低減もできるという効果を有する。
【００２４】
また、本発明に係る液晶表示装置は、複数の走査線及びソース線と、走査線とソース線の交差に対応して設けられた複数の画素電極と、前記複数の画素電極に対向する共通電極と、前記複数の画素電極の各々に対応して設けられたスイッチング素子と、を備えたアクティブマトリクス型の液晶表示装置であって、複数のフィールドからなる１フレーム期間において、前記複数のフィールドのそれぞれにおいて、前記複数の走査線のうち複数本の走査線を選択するとともに、各前記フィールド同士で互いに異なる走査線を選択することで、前記１フレーム期間内で全ての前記複数の走査線を選択し、各前記フィールド内で選択される前記複数本の走査線には、前記共通電極の電位に対する極性が正極性となる電圧が印加される複数の画素電極に対応した走査線と、前記極性が負極性となる電圧が印加される複数の画素電極に対応した走査線とがあり、前記１フレーム期間内では、前記極性が正極性の電圧が印加される複数の画素電極に対応する走査線が複数隣接した正極性の領域と、前記極性が負極性の電圧が印加される複数の画素電極に対応する走査線が複数隣接した負極性の領域とが存在し、前記正極性の領域及び負極性の領域は、前記１フィールド期間ごとに移動し、前記１フレーム期間内において、前記複数の走査線のうちの任意の第１の走査線に対応する各画素電極に印加される電圧の前記共通電極の電位に対する極性が、前記第１の走査線と隣接し、当該第１の走査線より後に選択される第２の走査線に対応する各画素電極に印加される電圧の前記共通電極の電位に対する極性に対して、逆の極性となるフィールドと、同じ極性となるフィールドとを有し、前記１フレーム期間内において、前記同じ極性のフィールドとなる数は前記逆の極性となるフィールドの数よりも多いことを特徴とする。
【００２５】
上記構成によれば、明るくて、コントラストが高く、見やすく、表示品質の高い電子機器を提供できるという効果を有する。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２７】
尚、本実施例１から６は、図６に示すように各画素にトランジスタを設けたアクティブマトリクスで、図７に示す反射型液晶ライトバルブを例に上げて説明する。
【００２８】
図６（ａ）の６０１は画素部の等価回路の一例を示す図で、６０２がトランジスタで、６０３がトランジスタのゲート、６０４がトランジスタのソース、６０５がトランジスタのドレイン及び画素電極、６０６が液晶、６０７が保持容量、６０８が共通電極、をそれぞれ示している。そして、（ｂ）がアクティブマトリクス型液晶表示装置の駆動回路の一例のブロック図で、６１１が信号線ドライバ、６１２がゲート線ドライバ、Ｙ１〜Ｙｎがゲート線、Ｘ１〜Ｘｍがソース線、をそれぞれ示している。
【００２９】
そして、図６（ｂ）に示すように、６０１で示す各画素のゲート６０３がゲート線とつながりソース６０４がソース線とつながっている。
【００３０】
また、図７は反射型液晶ライトバルブの構成の一例を示す図で、７１が偏光手段、７２がガラス基板、７３が透明電極、７４が配向膜、７５が液晶、７６が配向膜、７７がシリコン基板で、このシリコン基板７７上に図６に示すような回路が構成されている。そして、液晶７５は傾斜垂直配向セルに誘電率異方性が負のネマチック液晶を入れ、液晶に電圧を印加しない状態の時に暗くなる液晶モードの場合を例にして説明する。
【００３１】
（実施例１）
図１は、図５（ａ）に示される表示の各走査線方向の画素に電圧が書き込まれるタイミングと電圧の極性を示すものである。走査線方向の画素に印加される電圧の極性は同じ場合で、４フィールドに分けて駆動をおこない、図１のＹ１〜Ｙｎは図６（ｂ）のＹ１〜Ｙｎの各ゲート線上の各画素のトランジスタをオンして書き込んでいるタイミングと１選択期間に書き込みが行われた後に引き続きそのままの極性で電圧が保持されている状態を示している。各画素に印加する電圧の極性は図６の共通電極６０８（共通電極６０８は図７の透明電極７３を示す。）の電位Ｖを基準にして正、負で表している。
【００３２】
図１の１Ｆは第１のフレームで２Ｆは第２のフレームを表している。
【００３３】
第１のフレームでは、まず、１ｆで示す第１フィールドで、ゲート線Ｙ１、Ｙ５、Ｙ９、...Ｙn-3と４ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ１、Ｙ９、・・・（Ｙ１から８ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ５、・・・、Ｙn-3（Ｙ５から８ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ１上の画素にａのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのａ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ５上の画素にｂのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｂ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ９上の画素にｃのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれ第２のフレームのｃ’のタイミングるまで保持する。このように、書き込み電圧の極性を反転させながら４ライン毎の飛越し走査で順次選択して行き、ゲート線Ｙn-3にｄのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｄ’のタイミングまで保持する。これで１フィールド期間（１ｆ）が終了して、次の２ｆで示す第２フィールドが開始される。
【００３４】
第２フィールドでは、ゲート線Ｙ２、Ｙ６、Ｙ１０、...Ｙn-2と４ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ２、Ｙ１０、・・・（Ｙ２から８ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ６、・・・、Ｙn-2（Ｙ６から８ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ２上の画素にｅのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｅ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ６上の画素にｆのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｆ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ１０上の画素にｇのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｇ’のタイミングまで保持する。このように、書き込み電圧の極性を反転させながら４ライン毎の飛越し走査で順次選択して行き、ゲート線Ｙn-2にｈのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｈ’のタイミングまで保持する。これで２フィールド期間が終了して、次の３ｆで示す第３フィールドが始まる。
【００３５】
第３フィールドでは、ゲート線Ｙ３、Ｙ７、Ｙ１１、...、Ｙn-1と４ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ３、Ｙ１１、・・・（Ｙ３から８ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ７、・・・、Ｙn-1（Ｙ７から８ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ３上の画素にｉのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｉ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ７上の画素にｊのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｊ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ１１上の画素にｊから１選択期間遅れたタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｊ'から1選択期間遅れたタイミングまで保持する。このように、書き込み電圧の極性を反転させながら４ライン毎の飛越し走査で順次選択して行き、ゲート線Ｙn-1にｋのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｋ’のタイミングまで保持する。これで３フィールド期間が終了して、次の４ｆで示す第４フィールドが開始される。
【００３６】
第４フィールドでは、ゲート線Ｙ４、Ｙ８、Ｙ１２...、Ｙnと４ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ４、Ｙ１２、・・・（Ｙ４から８ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ８、・・・、Ｙn（Ｙ８から８ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ４上の画素にｌのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｌ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ８上の画素にｍのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｍ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ１２上の画素にｍから１選択期間遅れたタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｍ’から１選択期間遅れたタイミングまで保持する。このように、書き込み電圧の極性を反転しながら４ライン毎の飛越し走査で順次選択して行き、ゲート線Ｙnにｎのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｎ’のタイミングまで保持する。これで４フィールド期間が終了して、第１のフレームが終了して、次に第２のフレームが開始される。
【００３７】
第２のフレームは、第１のフレームと同じ要領で第１のフレームと逆極性で各画素に電圧を書き込むようにしている。そして、この動作を繰り返し、各画素が交流駆動される。
【００３８】
このような駆動をする事によって、Ｘ１〜Ｘｍで示すソース線に印加する電圧は１選択期間毎に極性を切替えながら、例えば、図６（ｂ）のゲート線Ｙ２上の各画素の印加電圧に対して、その上のゲート線Ｙ１上の各画素に印加されている電圧は図１の第１のフレーム期間について見ると、１フレーム期間中のほぼ１フィールド期間（１ｆ）だけが逆極性で残りの期間（２ｆ〜４ｆ）は同極性になる。そして、ゲート線Ｙ２上の各画素の印加電圧に対して、その下のゲート線Ｙ３上の各画素に印加されている電圧は図１の第１のフレーム期間について見ると、１フレーム期間中のほぼ１フィールド期間（２ｆ）だけが逆極性で残りの期間（１ｆと３ｆ〜４ｆ）は同極性になる。
【００３９】
また、図６（ｂ）のゲート線Ｙ７上の各画素の印加電圧に対して、その上のゲート線Ｙ６上の各画素に印加されている電圧は図１の第１のフレーム期間について見ると、１フレーム期間中のほぼ１フィールド期間（ｆのタイミングからｊのタイミングまで）だけが逆極性で残りの期間（１ｆからｆのタイミングとｊのタイミングから４ｆの終了まで）は同極性になる。そして、その下のゲート線Ｙ８上の各画素に印加されている電圧は図１の第１のフレーム期間について見ると、１フレーム期間中のほぼ１フィールド期間（ｊのタイミングからｍのタイミングまで）だけが逆極性で残りの期間（１ｆからｊのタイミングとｍのタイミングから４ｆの終了まで）は同極性になる。従って、どの走査線に対しても隣接する両側の走査線での逆極性となる期間の合計は２フィールド期間（上下両側での各１フィールド期間ずつ）とほぼ等しくなる。（但し、各フレーム期間始めの１フィールド期間１ｆにおいて、飛び越し走査で極性が切り替わって選択されるゲート線については、隣接するその直前のゲート線に対して、１フィールド期間１ｆの開始から書き込みが行われるタイミングまでの期間、或いは１フィールド期間１ｆの開始から書き込みが行われるタイミングまでの期間と１選択期間前の１フィールド期間１ｆの開始から書き込みが行われるタイミングまでの期間との差の分だけ、逆極性となる期間が僅かに大きくなる。）
このように、各ゲート線上の各画素に印加する電圧は隣り合う上下の各画素に印加する電圧と１フレーム期間中のほぼ１フィールド期間だけが逆極性で残りの期間は同極性とする事ができるために、ディスクリネーションラインの発生を低減する事ができ、コントラストの向上、輝度の向上が可能になり、画質を大幅に向上する事ができる。
【００４０】
尚、上記実施例は図５（ａ）に示すように各画素に電圧を印加する方法で説明したが、図５（ｂ）に示すようにソース線ごとに極性を反転したり、図５（ｃ）に示すようにソース線２本ごとに極性を反転しても同様の方法で駆動する事ができる。
【００４１】
また、図１で示す図は、各画素に印加する電圧の極性を表すもので、実際に印加される電圧レベルを表すものではない。実際に各画素に印加する電圧は表示データに合わせて電圧レベルの異なる電圧が印加される。
【００４２】
（実施例２）
本実施例は、実施例１と同様の駆動方法で、１フレーム期間に分割するフィールド期間の数を変えて８フィールド期間にした場合の駆動方法である。
【００４３】
図２は、図５（ａ）に示される表示の各走査線方向の画素に電圧が書き込まれるタイミングと電圧の極性を示すものである。走査線方向の画素に印加する電圧の極性は同じ場合で、８フィールドに分けて駆動をおこない、図２のＹ１〜Ｙｎは図６（ｂ）のＹ１〜Ｙｎの各ゲート線上の各画素のトランジスタをオンして書き込んでいるタイミングと１選択期間に書き込みが行われた後に引き続きそのままの極性で電圧が保持されている状態を示している。各画素に印加する電圧の極性は図６の共通電極６０８（共通電極６０８は図７の透明電極７３を示す。）の電位Ｖを基準にして正、負で表している。
【００４４】
図２の１Ｆは第１のフレームで２Ｆは第２のフレームを表している。
【００４５】
第１のフレームでは、まず、１ｆで示す第１フィールドで、ゲート線Ｙ１、Ｙ９、...、Ｙn-7と８ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ１、Ｙ１７、・・・、Ｙn-7（Ｙ１から１６ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ９、Ｙ２５、・・・（Ｙ９から１６ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ１上の画素にａのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのａ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ９上の画素にｂのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｂ’のタイミングまで保持する。このように、書き込み電圧の極性を反転させながら８ライン毎の飛び越し走査で順次選択して行き、ゲート線Ｙn-7上の各画素まで電圧が書き込まれて次に書き込まれるまで保持する。これで１フィールド期間が終了して、次の２ｆで示す第２フィールドが開始される。
【００４６】
第２フィールドでは、ゲート線Ｙ２、Ｙ１０、...、Ｙn-6と８ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ２、Ｙ１８、・・・、Ｙn-6（Ｙ２から１６ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ１０、Ｙ２６、・・・（Ｙ１０から１６ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ２上の画素にｃのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｃ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ１０上の画素にｄのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｄ’のタイミングまで保持する。このように、書き込み電圧の極性を反転させながら８ライン毎の飛び越し走査で順次選択して行き、ゲート線Ｙn-6上の各画素まで電圧が書き込まれて次に書き込まれるまで保持する。これで２フィールド期間が終了して、次の３ｆで示す第３フィールドが開始される。
【００４７】
このようにして、第３フィールドでは、ゲート線Ｙ３、Ｙ１１、...、Ｙn-5と８ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ３、Ｙ１９、・・・、Ｙn-5（Ｙ３から１６ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ１１、Ｙ２７、・・・（Ｙ１１から１６ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ３上の画素にｅのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｅ’のタイミングまで保持する。そして、８ラインごとの飛び越し走査によりゲート線を選択して、１選択期間ごとに各画素に印加する電圧の極性を切替えながら、選択したゲート線上の各画素に電圧が書き込まれて次に書き込まれるまで保持する。
【００４８】
第４フィールドでは、ゲート線Ｙ４、Ｙ１２、...、Ｙn-4と８ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ４、Ｙ２０、・・・、Ｙn-4（Ｙ４から１６ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ１２、Ｙ２８、・・・（Ｙ１２から１６ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ４上の画素にｆのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｆ’のタイミングまで保持する。そして、８ラインごとの飛び越し走査によりゲート線を選択して、１選択期間ごとに各画素に印加する電圧の極性を切替えながら、選択したゲート線上の各画素に電圧が書き込まれて次に書き込まれるまで保持する。
【００４９】
第５フィールドでは、ゲート線Ｙ５、Ｙ１３、...、Ｙn-3と８ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ５、Ｙ２１、・・・、Ｙn-3（Ｙ５から１６ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ１３、Ｙ２９、・・・（Ｙ１３から１６ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ５上の画素にｇのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｇ’のタイミングまで保持する。そして、８ラインごとの飛び越し走査によりゲート線を選択して、１選択期間ごとに各画素に印加する電圧の極性を切替えながら、選択したゲート線上の各画素に電圧が書き込まれて次に書き込まれるまで保持する。
【００５０】
第６フィールドでは、ゲート線Ｙ６、Ｙ１４、...、Ｙn-2と８ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ６、Ｙ２２、・・・、Ｙn-2（Ｙ６から１６ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ１４、Ｙ３０、・・・（Ｙ１４から１６ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ６上の画素にｈのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｈ’のタイミングまで保持する。そして、８ラインごとの飛び越し走査によりゲート線を選択して、１選択期間ごとに各画素に印加する電圧の極性を切替えながら、選択したゲート線上の各画素に電圧が書き込まれて次に書き込まれるまで保持する。
【００５１】
第７フィールドでは、ゲート線Ｙ７、Ｙ１５、...、Ｙn-1と８ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ７、Ｙ２３、・・・、Ｙn-1（Ｙ７から１６ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ１５、Ｙ３１、・・・（Ｙ１５から１６ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ７上の画素にｉのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｉ’のタイミングまで保持する。そして、８ラインごとの飛び越し走査によりゲート線を選択して、１選択期間ごとに各画素に印加する電圧の極性を切替えながら、選択したゲート線上の各画素に電圧が書き込まれて次に書き込まれるまで保持する。
【００５２】
第８フィールドでは、ゲート線Ｙ８、Ｙ１６、...、Ｙnと８ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ８、Ｙ２４、・・・、Ｙn（Ｙ８から１６ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ１６、Ｙ３２、・・・（Ｙ１６から１６ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ８上の画素にｊのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｊ’のタイミングまで保持する。そして、８ラインごとの飛び越し走査によりゲート線を選択して、１選択期間ごとに各画素に印加する電圧の極性を切替えながら、選択したゲート線上の各画素に電圧が書き込まれて次に書き込まれるまで保持する。
【００５３】
このようにして第８フィールドまで終了して第１のフレームが終了して、次に第２のフレームが開始される。
【００５４】
第２のフレームは、第１のフレームと同じ要領で第１のフレームと逆極性で各画素に電圧を書き込むようにしている。そして、この動作を繰り返し、各画素が交流駆動される。
【００５５】
このような駆動をする事によって、Ｘ１〜Ｘｍで示すソース線に印加する電圧は１選択期間ごとに極性を切替えながら、例えば、図６（ｂ）のゲート線Ｙ２上の各画素の印加電圧に対して、その上のゲート線Ｙ１上の各画素に印加されている電圧は図２の第１のフレーム期間について見ると、１フレーム期間中のほぼ１フィールド期間（１ｆ）だけが逆極性で残りの期間（２ｆ〜８ｆ）は同極性になる。そして、ゲート線Ｙ２上の各画素の印加電圧に対して、その下のゲート線Ｙ３上の各画素に印加されている電圧は図２の第１のフレーム期間について見ると、１フレーム期間中のほぼ１フィールド期間（２ｆ）だけが逆極性で残りの期間（１ｆと３ｆ〜８ｆ）は同極性になる。
【００５６】
また、図６（ｂ）のゲート線Ｙ７上の各画素の印加電圧に対して、その上のゲート線Ｙ６上の各画素に印加されている電圧は図２の第１のフレーム期間について見ると、１フレーム期間中のほぼ１フィールド期間（６ｆ）だけが逆極性で残りの期間（１ｆ〜５ｆと７ｆ〜８ｆ）は同極性になる。そして、ゲート線Ｙ７上の各画素の印加電圧に対して、その下のゲート線Ｙ８上の各画素に印加されている電圧は図２の第１のフレーム期間について見ると、１フレーム期間中のほぼ１フィールド期間（７ｆ）だけが逆極性で残りの期間（１ｆ〜６ｆと８ｆ）は同極性になる。従って、どの走査線に対しても隣接する両側の走査線での逆極性となる期間の合計は２フィールド期間（上下両側での各１フィールド期間ずつ）とほぼ等しくなる。（但し、各フレーム期間始めの１フィールド期間１ｆにおいて、飛び越し走査で極性が切り替わって選択されるゲート線については、隣接するその直前のゲート線に対して、１フィールド期間１ｆの開始から書き込みが行われるタイミングまでの期間、或いは１フィールド期間１ｆの開始から書き込みが行われるタイミングまでの期間と１選択期間前の１フィールド期間１ｆの開始から書き込みが行われるタイミングまでの期間との差の分だけ、逆極性となる期間が僅かに大きくなる。）
このように、各ゲート線上の各画素に印加する電圧は隣り合う上下の各画素に印加する電圧と１フレーム期間中のほぼ１フィールド期間だけが逆極性で残りの期間は同極性とする事ができるために、ディスクリネーションラインの発生を低減する事ができ、コントラストの向上、輝度の向上が可能になり、画質を大幅に向上する事ができる。
【００５７】
尚、上記実施例は図５（ａ）に示すように各画素に電圧を印加する方法で説明したが、図５（ｂ）に示すようにソース線ごとに極性を反転したり、図５（ｃ）に示すようにソース線２本ごとに極性を反転しても同様の方法で駆動する事ができる。（図５は実施例１に示すように、１フレーム期間を４フィールドに分けて駆動する場合を示しているためにゲート線方向に４画素づつ極性が反転しているが、実施例２ではこれが８画素づつの極性反転に変わる。）
また、図２で示す図は実施例１の説明で用いた図１と同様、各画素に印加する電圧の極性を表すもので、実際に印加される電圧レベルを表すものではない。実際に各画素に印加する電圧は表示データに合わせて電圧レベルの異なる電圧が印加される。
【００５８】
（実施例３）
図３において実施例３に係る図を図３に示す。
【００５９】
図３で示す図は実施例１、２の説明で用いた図１、２と同様、各画素に印加する電圧の極性を表すもので、実際に印加される電圧レベルを表すものではない。実際に各画素に印加する電圧は表示データに合わせて電圧レベルの異なる電圧が印加される。また、各画素に印加する電圧の極性は図６の共通電極６０８（共通電極６０８は図７の透明電極７３を示す。）の電位Ｖを基準にして正、負で表している。
【００６０】
図３の１Ｆは第１のフレームで２Ｆは第２のフレームを表している。
【００６１】
第１のフレームでは、まず、１ｆで示す第１フィールドで、ゲート線Ｙ１、Ｙ５、Ｙ９、...Ｙn-3と４ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ１、Ｙ９、・・・（Ｙ１から８ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ５、・・・、Ｙn-3（Ｙ５から８ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ１上の画素にａのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのａ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ５上の画素にｂのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｂ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ９上の画素にｃのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｃ’のタイミングまで保持する。このように、書き込み電圧の極性を反転させながら４ライン毎の飛び越し走査で順次選択して行き、ゲート線Ｙn-3にｄのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｄ’のタイミングまで保持する。これで１フィールド期間が終了して、次の２ｆで示す第２フィールドが開始される。
【００６２】
第２フィールドでは、ゲート線Ｙ３、Ｙ７、Ｙ１１、...、Ｙn-1と４ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ３、Ｙ１１、・・・（Ｙ３から８ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ７、・・・、Ｙn-1（Ｙ７から８ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ３上の画素にｅのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｅ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ７上の画素にｆのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｆ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ１１上の画素にｆから１選択期間遅れたタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｆ’から１選択期間遅れたタイミングまで保持する。このように、４ラインごとに書き込み電圧の極性を反転しながら順次選択して行き、ゲート線Ｙn-1にgのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｇ’のタイミングまで保持する。これで２フィールド期間が終了して、次の３ｆで示す第３フィールドが開始される。
【００６３】
第３フィールドでは、ゲート線Ｙ２、Ｙ６、Ｙ１０、...Ｙn-2と４ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ２、Ｙ１０、・・・（Ｙ２から８ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ６、・・・、Ｙn-2（Ｙ６から８ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ２上の画素にｈのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｈ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ６上の画素にｉのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｉ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ１０上の画素にｊのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｊ’のタイミングまで保持する。このように、書き込み電圧の極性を反転させながら４ライン毎の飛び越し走査で順次選択して行き、ゲート線Ｙn-2にｋのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｋ’のタイミングまで保持する。これで３フィールド期間が終了して、次の４ｆで示す第４フィールドが開始される。
【００６４】
第４フィールドでは、ゲート線Ｙ４、Ｙ８、Ｙ１２...、Ｙnと４ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ４、Ｙ１２、・・・（Ｙ４から８ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ８、・・・、Ｙn（Ｙ８から８ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ４上の画素にｌのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｌ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ８上の画素にｍのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｍ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ１２上の画素にｍから１選択期間遅れたタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｍ’から１選択期間遅れたタイミングまで保持する。このように、書き込み電圧の極性を反転させながら４ライン毎の飛び越し走査で順次選択して行き、ゲート線Ｙnにｎのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｎ’のタイミングまで保持する。これで４フィールド期間が終了して、第１のフレームが終了して、次に第２のフレームが開始される。
【００６５】
第２のフレームは、第１のフレームと同じ要領で第１のフレームと逆極性で各画素に電圧を書き込むようにしている。そして、この動作を繰り返し、各画素が交流駆動される。
【００６６】
このような駆動をする事によって、Ｘ１〜Ｘｍで示すソース線に印加する電圧は１選択期間ごとに極性を切替えながら、例えば、図６（ｂ）のゲート線Ｙ２上の各画素の印加電圧に対して、その上のゲート線Ｙ１上の各画素に印加されている電圧は図３の第１のフレーム期間について見ると、１フレーム期間中のほぼ２フィールド期間（１ｆ〜２ｆ）だけが逆極性で残りの期間（３ｆ〜４ｆ）は同極性になる。そして、ゲート線Ｙ２上の各画素の印加電圧に対して、その下のゲート線Ｙ３上の各画素に印加されている電圧は図３の第１のフレーム期間について見ると、１フレーム期間中のほぼ１フィールド期間（２ｆ）だけが逆極性で残りの期間（１ｆと３ｆ〜４ｆ）は同極性になる。
【００６７】
また、図６（ｂ）のゲート線Ｙ７上の各画素の印加電圧に対して、その上のゲート線Ｙ６上の各画素に印加されている電圧は図３の第１のフレーム期間について見ると、１フレーム期間中のほぼ１フィールド期間（ｆのタイミングからｉのタイミングまで）だけが逆極性で残りの期間（１ｆ〜ｉのタイミングとｉのタイミングから４ｆの終了まで）は同極性になる。そして、その下のゲート線Ｙ８上の各画素に印加されている電圧は図３の第１のフレーム期間について見ると、１フレーム期間中のほぼ２フィールド期間（ｆのタイミングからｍのタイミングまで）だけが逆極性で残りの期間（１ｆ〜ｆのタイミングとｍのタイミングから４ｆの終了まで）は同極性になる。従って、どの走査線に対しても隣接する両側の走査線での逆極性となる期間の合計は３フィールド期間（上側との２フィールド期間と下側との１フィールド期間）とほぼ等しくなる。（但し、各フレーム期間始めの１フィールド期間１ｆにおいて、飛び越し走査で極性が切り替わって選択されるゲート線については、隣接するその直前のゲート線に対して、１フィールド期間１ｆの開始から書き込みが行われるタイミングまでの期間、或いは１フィールド期間１ｆの開始から書き込みが行われるタイミングまでの期間と１選択期間前の１フィールド期間１ｆの開始から書き込みが行われるタイミングまでの期間との差の分だけ、逆極性となる期間が僅かに大きくなる。）
このように、各ゲート線上の各画素に印加する電圧は隣り合う上下の各画素に印加する電圧と１フレーム期間中のほぼ１フィールド期間あるいは２フィールド期間だけが逆極性で残りの期間は同極性とする事ができるために、ディスクリネーションラインの発生を低減する事ができ、コントラストの向上、輝度の向上が可能になり、画質を大幅に向上する事ができる。
【００６８】
実施例１との違いは、４つのフィールド期間の内の２ｆと３ｆで選択するラインを入れ替えている点である。このようにする事によって、チラツキの低減をする事ができる。
【００６９】
尚、上記実施例は図５（ａ）に示すように各画素に電圧を印加する方法で説明したが、図５（ｂ）に示すようにソース線ごとに極性を反転したり、図５（ｃ）に示すようにソース線２本ごとに極性を反転しても同様の方法で駆動する事ができる。
【００７０】
（実施例４）
本実施例は、実施例３と同様の駆動方法で、１フレーム期間に分割するフィールド期間の数を変えて８フィールド期間にした場合の駆動方法である。
【００７１】
図４は、図５（ａ）に示すように走査線方向の画素に印加する電圧の極性は同じ場合で、８フィールドに分けて駆動する場合の各画素に印加する電圧の極性と電圧書き込みのタイミングを示す図で、図４のＹ１〜Ｙｎは図６（ｂ）のＹ１〜Ｙｎの各ゲート線上の各画素に印加する電圧の極性と各画素のトランジスタをオンして書き込んでいるタイミングを示す図で、各画素に印加する電圧の極性は図６の共通電極６０８（共通電極６０８は図７の透明電極７３を示す。）の電位を基準にして正、負で表している。また、図４で示す図は、各画素に印加する電圧の極性を表すもので、実際に印加される電圧レベルを表すものではない。実際に各画素に印加する電圧は表示データに合わせて電圧レベルの異なる電圧が印加される。
【００７２】
図４の１Ｆは第１のフレームで２Ｆは第２のフレームを表している。
【００７３】
第１のフレームでは、まず、１ｆで示す第１フィールドで、ゲート線Ｙ１、Ｙ９、...、Ｙn-7と８ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ１、Ｙ１７、・・・、Ｙn-7（Ｙ１から１６ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ９、Ｙ２５、・・・（Ｙ９から１６ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ１上の画素にａのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのａ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ９上の画素にｂのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｂ’のタイミングまで保持する。このように、書き込み電圧の極性を反転させながら８ライン毎の飛び越し走査で順次選択して行き、ゲート線Ｙn-7上の各画素まで電圧が書き込まれて次に書き込まれるまで保持する。これで１フィールド期間が終了して、次の２ｆで示す第２フィールドが開始される。
【００７４】
第２フィールドでは、ゲート線Ｙ３、Ｙ１１、...、Ｙn-5と８ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ３、Ｙ１９、・・・、Ｙn-5（Ｙ３から１６ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ１１、Ｙ２７、・・・（Ｙ１１から１６ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ３上の画素にｃのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｃ’のタイミングまで保持する。そして、次の選択期間ではゲート線Ｙ１１上の画素にｃから１選択期間遅れたタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれる第２のフレームのｃ’から１選択期間遅れたタイミングまで保持する。このように、書き込み電圧の極性を反転させながら８ライン毎の飛び越し走査で順次選択して行き、ゲート線Ｙn-5上の各画素まで電圧が書き込まれて次に書き込まれるまで保持する。これで２フィールド期間が終了して、次の３ｆで示す第３フィールドが開始される。
【００７５】
第３フィールドでは、ゲート線Ｙ２、Ｙ１０、...、Ｙn-6と８ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ２、Ｙ１８、・・・、Ｙn-6（Ｙ２から１６ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ１０、Ｙ２６、・・・（Ｙ１０から１６ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ２上の画素にｄのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれるまで保持する。そして、次の選択期間ではゲート線Ｙ１０上の画素にｅのタイミングで１選択期間の間に負極性側の電圧が書き込まれて次に書き込まれるまで保持する。このように、８ラインごとに書き込み電圧の極性を反転しながら順次選択して行き、ゲート線Ｙn-6上の各画素まで電圧が書き込まれて次に書き込まれるまで保持する。これで３フィールド期間が終了して、次の４ｆで示す第４フィールドが始まる。
【００７６】
このようにして、第４フィールドでは、ゲート線Ｙ４、Ｙ１２、...、Ｙn-4と８ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ４、Ｙ２０、・・・、Ｙn-4（Ｙ４から１６ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ１２、Ｙ２８、・・・（Ｙ１２から１６ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ４上の画素にｆのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれるまで保持する。そして、８ラインごとにゲート線を選択して、１選択期間ごとに各画素に印加する電圧の極性を切替えながら、選択したゲート線上の各画素に電圧が書き込まれて次に書き込まれるまで保持する。
【００７７】
第５フィールドでは、ゲート線Ｙ５、Ｙ１３、...、Ｙn-3と８ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ５、Ｙ２１、・・・、Ｙn-3（Ｙ５から１６ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ１３、Ｙ２９、・・・（Ｙ１３から１６ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ５上の画素にｇのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれるまで保持する。そして、８ラインごとにゲート線を選択して、１選択期間ごとに各画素に印加する電圧の極性を切替えながら、選択したゲート線上の各画素に電圧が書き込まれて次に書き込まれるまで保持する。
【００７８】
第６フィールドでは、ゲート線Ｙ７、Ｙ１５、...、Ｙn-1と８ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ７、Ｙ２３、・・・、Ｙn-1（Ｙ７から１６ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ１５、Ｙ３１、・・・（Ｙ１５から１６ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ７上の画素にｈのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれるまで保持する。そして、８ラインごとにゲート線を選択して、１選択期間ごとに各画素に印加する電圧の極性を切替えながら、選択したゲート線上の各画素に電圧が書き込まれて次に書き込まれるまで保持する。
【００７９】
第７フィールドでは、ゲート線Ｙ６、Ｙ１４、...、Ｙn-2と８ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ６、Ｙ２２、・・・、Ｙn-2（Ｙ６から１６ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ１４、Ｙ３０、・・・（Ｙ１４から１６ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ６上の画素にｉのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれるまで保持する。そして、８ラインごとにゲート線を選択して、１選択期間ごとに各画素に印加する電圧の極性を切替えながら、選択したゲート線上の各画素に電圧が書き込まれて次に書き込まれるまで保持する。
【００８０】
第８フィールドでは、ゲート線Ｙ８、Ｙ１６、...、Ｙnと８ライン毎の飛越し走査が行われ、選択がなされて書き込みが行われる。Ｙ８、Ｙ２４、・・・、Ｙn（Ｙ８から１６ライン毎に相当するゲート線）は正極性で書き込みが行なわれ、Ｙ１６、Ｙ３２、・・・（Ｙ１６から１６ライン毎に相当するゲート線）は負極性で書き込みが行われる。ゲート線Ｙ８上の画素にｊのタイミングで１選択期間の間に正極性側の電圧が書き込まれて次に書き込まれるまで保持する。そして、８ラインごとにゲート線を選択して、１選択期間ごとに各画素に印加する電圧の極性を切替えながら、選択したゲート線上の各画素に電圧が書き込まれて次に書き込まれるまで保持する。
【００８１】
このようにして第８フィールドまで終了して第１のフレームが終了して、次に第２のフレームが開始される。
【００８２】
第２のフレームは、第１のフレームと同じ要領で第１のフレームと逆極性で各画素に電圧を書き込むようにしている。そして、この動作を繰り返し、各画素が交流駆動される。
【００８３】
このような駆動をする事によって、Ｘ１〜Ｘｍで示すソース線に印加する電圧は１選択期間ごとに極性を切替えながら、例えば、図６（ｂ）のゲート線Ｙ２上の各画素の印加電圧に対して、その上のゲート線Ｙ１上の各画素に印加されている電圧は図４の第１のフレーム期間について見ると、１フレーム期間中のほぼ２フィールド期間（１ｆ〜２ｆ）だけが逆極性で残りの期間（３ｆ〜８ｆ）は同極性になる。そして、ゲート線Ｙ２上の各画素の印加電圧に対して、その下のゲート線Ｙ３上の各画素に印加されている電圧は図４の第１のフレーム期間について見ると、１フレーム期間中のほぼ１フィールド期間（２ｆ）だけが逆極性で残りの期間（１ｆと３ｆ〜８ｆ）は同極性になる。
【００８４】
また、図６（ｂ）のゲート線Ｙ７上の各画素の印加電圧に対して、その上のゲート線Ｙ６上の各画素に印加されている電圧は図４の第１のフレーム期間について見ると、１フレーム期間中のほぼ１フィールド期間（６ｆ）だけが逆極性で残りの期間（１ｆ〜５ｆと７ｆ〜８ｆ）は同極性になる。そして、ゲート線Ｙ７上の各画素の印加電圧に対して、その下のゲート線Ｙ８上の各画素に印加されている電圧は図４の第１のフレーム期間について見ると、１フレーム期間中のほぼ２フィールド期間（６ｆ〜７ｆ）だけが逆極性で残りの期間（１ｆ〜５ｆと８ｆ）は同極性になる。従って、どの走査線に対しても隣接する両側の走査線での逆極性となる期間の合計は３フィールド期間（上側との２フィールド期間と下側との１フィールド期間）とほぼ等しくなる。（但し、各フレーム期間始めの１フィールド期間１ｆにおいて、飛び越し走査で極性が切り替わって選択されるゲート線については、隣接するその直前のゲート線に対して、１フィールド期間１ｆの開始から書き込みが行われるタイミングまでの期間、或いは１フィールド期間１ｆの開始から書き込みが行われるタイミングまでの期間と１選択期間前の１フィールド期間１ｆの開始から書き込みが行われるタイミングまでの期間との差の分だけ、逆極性となる期間が僅かに大きくなる。）
このように、各ゲート線上の各画素に印加する電圧は隣り合う上下の各画素に印加する電圧と１フレーム期間中のほぼ１フィールド期間あるいは２フィールド期間だけが逆極性で残りの期間は同極性とする事ができるために、ディスクリネーションラインの発生を低減する事ができ、コントラストの向上、輝度の向上が可能になり、画質を大幅に向上する事ができる。また、チラツキを低減できる。
【００８５】
尚、上記実施例は図５（ａ）に示すように各画素に電圧を印加する方法で説明したが、図５（ｂ）に示すようにソース線ごとに極性を反転したり、図５（ｃ）に示すようにソース線２本ごとに極性を反転しても同様の方法で駆動する事ができる。（図５は実施例３に示すように、１フレーム期間を４フィールドに分けて駆動する場合を示しているためにゲート線方向に４画素づつ極性が反転しているが、実施例４ではこれが８画素づつの極性反転に変わる。）
（実施例５）
上記実施例１から４に示す駆動方法で、１フレーム期間に分割するフィールド数を変えながら表示品質の評価をしたところ、３２フィールドくらいまで分割していくと、ほぼディスクリネーションの影響が無くなり、輝度やコントラストの低下が解消されることが確認できた。
【００８６】
また、液晶表示装置の制御回路は、分割するフィールド数が増えるほど複雑になってしまう。
【００８７】
これらの事から、分割するフィールド数は２〜３２の範囲にすることで、輝度やコントラスト等の表示品質の向上を実現しながら、制御回路の最適化も実現する事ができた。
【００８８】
（実施例６）
上記、実施例１〜５に示した駆動方法による反射型の液晶ライトバルブを使った液晶プロジェクタを作製してして画質の評価をしたところ、輝度とコントラストが向上して画質が大幅に上がった。
【００８９】
また、アモルファスシリコンＴＦＴを使った直視型の液晶表示装置を作製して画質の評価をしたところ、輝度とコントラストが向上して画質が上がった。この表示装置をパーソナルコンピュータやテレビに組み込む事によって、画質が向上して見易い電子機器を提供する事ができる。
【００９０】
尚、実施例１、２、３、４、６は、１フレーム期間を４フィールドと、８フィールドに分けた場合を例として説明したが、分割するフィールド数は２以上で走査線数以下の整数であればよい。また、走査線数がフィールド数の整数倍にならない場合でも、仮想の走査線を含めて整数倍にしても良いし、各フィールドごとに選択する最後の走査線を選択し終わったら、次のフィールドに行くようにしても良い。
【００９１】
また、実施例１〜６で示した液晶モード以外の物、例えば、ＴＮモードや４５度ツイストＴＮモードとうに於いても同様の駆動方法で、ディスクリネーションラインを低減して画質を向上する事ができる。
【００９２】
また、実施例１〜６では、シリコン基板に液晶ドライバを組み込んで、各画素にＭＯＳトランジスタによるスイッチング素子を付けた反射型の液晶ライトバルブを例にして説明したが、アモルファスシリコンＴＦＴやポリシリコンＴＦＴ等のスイッチング素子によるアクティブマトリクスの液晶表示装置であれば同様の駆動方法でディスクリネーションラインを低減して画質を向上する事ができる。また、非線形の２端子素子を使ったアクティブマトリクスの液晶表示装置についても同様の考え方で駆動できる。
【００９３】
【発明の効果】
以上述べたように、本発明の液晶表示装置によれば、各ゲート線上の各画素に印加する電圧が隣り合う上下の各画素に印加する電圧と逆極性の期間が電圧を印加している期間全体の中の一部だけで、残りの期間は同極性とする事ができ、逆極性の電圧が印加される期間の長さがどのラインについてもほぼ同じにできるために、ディスクリネーションラインの発生を低減する事ができ、コントラストの向上、輝度の向上が可能になり、チラツキも低減して、画質を大幅に向上する事ができる。
【００９４】
また、本発明の電子機器は、輝度やコントラストが向上し、チラツキが低減され、液晶表示装置の画質が大幅に向上して見やすくする事ができる。
【図面の簡単な説明】
【図１】本発明の一実施例で各画素に印加する電圧の極性と電圧書き込みのタイミングを示す図。
【図２】本発明の一実施例で各画素に印加する電圧の極性と電圧書き込みのタイミングを示す図。
【図３】本発明の一実施例で各画素に印加する電圧の極性と電圧書き込みのタイミングを示す図。
【図４】本発明の一実施例で各画素に印加する電圧の極性と電圧書き込みのタイミングを示す図。
【図５】本発明の一実施例で第１のフレーム期間に各画素に印加する電圧の極性を示す図。
【図６】アクティブマトリクス型液晶表示装置の駆動回路と画素の構成の一例を示すブロック図。
【図７】反射型液晶ライトバルブの構成の一例を示す断面図。
【図８】ディスクリネーションラインの発生の様子を示す図。
【図９】従来駆動での各画素に印加する電圧の極性を示す図。
【符号の説明】
６０１．画素部の等価回路
６０２．トランジスタ
６０３．ゲート
６０４．ソース
６０５．ドレイン及び画素電極
６０６．液晶
６０７．保持容量
６０８．共通電極
６１１．信号線ドライバ
６１２．ゲート線ドライバ
６１３．画素部
６１４．ゲート線
６１５．ソース線
７１． 偏光手段
７２． ガラス基板
７３． 透明電極
７４．７６．配向膜
７５． 液晶
７７． シリコン基板[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a driving method for a liquid crystal display device, and more particularly to a driving method for an active matrix liquid crystal display device. The present invention also relates to a liquid crystal display device using an active matrix liquid crystal display device driving method and an electronic apparatus including the liquid crystal display device.
[0002]
[Prior art]
As a conventional driving method for an active matrix liquid crystal display device, there is a driving method as described in Japanese Patent Publication No. 5-29916.
[0003]
This driving method includes a method of reversing the polarity of the voltage applied to each pixel for each scanning line as shown in FIG. 9A, and the polarity of the voltage applied to each pixel as shown in FIG. 9B. Is a driving method such as reversing each other. This driving method is mainly intended to prevent flickering of the screen and to improve display unevenness.
[0004]
[Problems to be solved by the invention]
In the case of such a driving method, the voltage applied to the adjacent pixels has a reverse polarity in most of the period of one frame, so that the voltage applied to the adjacent pixels as shown in FIG. If the polarity is reversed, a disclination line will be generated.
[0005]
For example, in the configuration of the reflective liquid crystal light valve shown in FIG. 7, 71 is a polarizing means, 72 is a glass substrate, 73 is a transparent electrode, 74 is an alignment film, 75 is a liquid crystal, 76 is an alignment film, 77 is a silicon substrate, A circuit as shown in FIG. 6 is formed on the silicon substrate 77, and the liquid crystal 75 becomes dark when a nematic liquid crystal having a negative dielectric anisotropy is placed in an inclined vertical alignment cell and no voltage is applied to the liquid crystal. The case of the liquid crystal mode will be described as an example.
[0006]
A white line is displayed by applying an ON voltage to each pixel, and the disclination line generated when the polarity of the voltage applied to the adjacent pixels is reversed becomes dark. The appearance of this disclination line is shown in FIG. 81-84 represent each pixel,
+ And − represent the polarity of the voltage applied to each pixel. Reference numerals 85 to 88 denote the state of occurrence of disclination lines generated in each pixel. Thus, a dark disclination line is generated near the boundary line of each pixel. This disclination line causes a decrease in image quality such as a decrease in contrast and a decrease in luminance.
[0007]
As the resolution becomes higher and the size of one pixel becomes smaller as recently, the ratio of the generation area of the disclination line to the pixel area increases, and the deterioration of image quality becomes more serious.
[0008]
In particular, a light valve used for a liquid crystal projector or the like has a small screen size and is required to have high definition. Among them, in the case of a reflective liquid crystal light valve as shown in Japanese Patent Laid-Open No. 9-236814, the gap between the pixels is small and the pixel size is small, so the influence of the disclination line is large and the image quality is also good. It will decline.
[0009]
Further, in order not to generate the disclination line, it is possible to make the polarity of the voltage applied to all the pixels the same and only invert the polarity for each frame, but flickering occurs.
[0010]
[Means for Solving the Problems]
In order to solve the above problems, a driving method of a liquid crystal display device according to the present invention includes a plurality of scanning lines and source lines, a plurality of pixel electrodes provided corresponding to intersections of the scanning lines and the source lines, A driving method for an active matrix liquid crystal display device, comprising: a common electrode facing a plurality of pixel electrodes; and a switching element provided corresponding to each of the plurality of pixel electrodes. In one frame period In each of the plurality of fields, by selecting a plurality of scanning lines among the plurality of scanning lines and selecting different scanning lines in each field, all the plurality of the plurality of scanning lines are selected within the one frame period. A scanning line corresponding to a plurality of pixel electrodes to which a voltage having a positive polarity with respect to the potential of the common electrode is applied to the plurality of scanning lines selected in each field. And scanning lines corresponding to a plurality of pixel electrodes to which a voltage having a negative polarity is applied, and within the one frame period, a plurality of pixel electrodes to which a voltage having a positive polarity is applied. There is a positive polarity region in which a plurality of corresponding scanning lines are adjacent, and a negative polarity region in which a plurality of scanning lines corresponding to a plurality of pixel electrodes to which a negative polarity voltage is applied are present, and the positive polarity Region and negative region, go to each of the one field period, within the one frame period, Of the plurality of scanning lines any The polarity of the voltage applied to each pixel electrode corresponding to the first scanning line with respect to the potential of the common electrode is adjacent to the first scanning line. And selected after the first scanning line. The polarity opposite to the polarity of the voltage applied to each pixel electrode corresponding to the second scanning line with respect to the potential of the common electrode Become With the same polarity as the field Become With field In the one frame period, the number of fields having the same polarity is larger than the number of fields having the opposite polarity. It is characterized by that.
[0011]
According to the above configuration, it is possible to reduce the occurrence of the disclination line that occurs when the polarity of the voltage applied to adjacent pixels is reversed, and to improve the brightness and contrast of the liquid crystal display device.
[0012]
Further, a driving method of a liquid crystal display device according to the present invention is the above driving method of a liquid crystal display device, In one frame period, the polarity of the voltage applied to each pixel electrode corresponding to the first scanning line of the plurality of scanning lines with respect to the potential of the common electrode is a second adjacent to the first scanning line. The number of fields having a polarity opposite to the polarity of the voltage applied to each pixel electrode corresponding to the scanning line with respect to the potential of the common electrode is substantially the same for all scanning lines. It is characterized by.
[0013]
According to the above configuration, it is possible to reduce the occurrence of the disclination line that occurs when the polarity of the voltage applied to adjacent pixels is reversed, and to improve the brightness and contrast of the liquid crystal display device.
[0014]
Further, a driving method of a liquid crystal display device according to the present invention is the above driving method of a liquid crystal display device, The one frame period is composed of N fields (N is an integer of 2 or more), and the N scanning lines are skipped and selected in each field. In one frame and the next frame, the scanning lines Inverts the polarity of the voltage applied to the corresponding pixel electrode with respect to the potential of the common electrode It is characterized by that.
[0015]
According to the above configuration, it is possible to reduce the occurrence of the disclination line that occurs when the polarity of the voltage applied to adjacent pixels is reversed, and to improve the brightness and contrast of the liquid crystal display device.
[0016]
In the liquid crystal display device driving method according to the present invention, in the above liquid crystal display device driving method, one frame period is divided into N (an integer of 2 ≦ N ≦ 32) sub-periods. It is characterized in that the polarity of the applied voltage is reversed every scanning period while skipping every scanning line.
[0017]
According to the above configuration, it is possible to reduce the occurrence of disclination lines that occur when the polarity of the voltage applied to adjacent pixels is reversed, improve the brightness and contrast of the liquid crystal display device, and optimize the control circuit. It has the effect of being able to.
[0018]
The liquid crystal display device driving method according to the present invention is the above liquid crystal display device driving method, wherein the order of the scanning lines to which the first and second voltages are applied is changed for each sub period. Features.
The liquid crystal display device driving method according to the present invention is characterized in that, in the liquid crystal display device driving method described above, the order of scanning lines to be scanned is changed every sub-selection period.
[0019]
According to the above configuration, it is possible to reduce the occurrence of disclination lines that occur when the polarity of the voltage applied to adjacent pixels is reversed, improve the brightness and contrast of the liquid crystal display device, and reduce flicker. Has an effect.
[0020]
In addition, the liquid crystal display device driving method according to the present invention is characterized in that, in the above liquid crystal display device driving method, the polarity of the voltage applied to each pixel on the same scanning line is the same.
[0021]
According to the above configuration, it is possible to reduce the occurrence of the disclination line that occurs when the polarity of the voltage applied to adjacent pixels is reversed, and to improve the brightness and contrast of the liquid crystal display device.
[0022]
The liquid crystal display device driving method according to the present invention is the above-described liquid crystal display device driving method, wherein the polarity of the voltage applied to each pixel on the same scanning line is the potential of the common electrode for each pixel or every two pixels. It is characterized by having a reverse polarity as a reference.
[0023]
According to the above configuration, it is possible to reduce the occurrence of disclination lines that occur when the polarity of the voltage applied to adjacent pixels is reversed, improve the brightness and contrast of the liquid crystal display device, and reduce flicker. Has an effect.
[0024]
The liquid crystal display device according to the present invention includes a plurality of scanning lines and source lines, a plurality of pixel electrodes provided corresponding to intersections of the scanning lines and the source lines, and a common electrode facing the plurality of pixel electrodes. And a switching element provided corresponding to each of the plurality of pixel electrodes, in an active matrix type liquid crystal display device, in one frame period composed of a plurality of fields, In each of the plurality of fields, by selecting a plurality of scanning lines among the plurality of scanning lines and selecting different scanning lines in each field, all the plurality of the plurality of scanning lines are selected within the one frame period. A scanning line corresponding to a plurality of pixel electrodes to which a voltage having a positive polarity with respect to the potential of the common electrode is applied to the plurality of scanning lines selected in each field. And scanning lines corresponding to a plurality of pixel electrodes to which a voltage having a negative polarity is applied, and within the one frame period, a plurality of pixel electrodes to which a voltage having a positive polarity is applied. There is a positive polarity region in which a plurality of corresponding scanning lines are adjacent, and a negative polarity region in which a plurality of scanning lines corresponding to a plurality of pixel electrodes to which a negative polarity voltage is applied are present, and the positive polarity The region and the negative polarity region move every one field period, and a voltage applied to each pixel electrode corresponding to an arbitrary first scanning line among the plurality of scanning lines within the one frame period. The common polarity of the voltage applied to each pixel electrode corresponding to the second scanning line that is adjacent to the first scanning line and is selected after the first scanning line The field having the opposite polarity and the field having the same polarity with respect to the polarity of the electrode potential, and the number of the same polarity field within the one frame period is the field having the opposite polarity. More than It is characterized by that.
[0025]
According to the above configuration, it is possible to provide an electronic device that is bright, has high contrast, is easy to see, and has high display quality.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0027]
The first to sixth embodiments are active matrices in which transistors are provided in each pixel as shown in FIG. 6, and the reflection type liquid crystal light valve shown in FIG. 7 will be described as an example.
[0028]
6A shows an example of an equivalent circuit of the pixel portion. 602 is a transistor, 603 is a transistor gate, 604 is a transistor source, 605 is a transistor drain and a pixel electrode, 606 is a liquid crystal, Reference numeral 607 denotes a storage capacitor, and 608 denotes a common electrode. (B) is a block diagram of an example of a drive circuit of an active matrix liquid crystal display device, in which 611 is a signal line driver, 612 is a gate line driver, Y1 to Yn are gate lines, and X1 to Xm are source lines. Show.
[0029]
As shown in FIG. 6B, the gate 603 of each pixel indicated by 601 is connected to the gate line and the source 604 is connected to the source line.
[0030]
FIG. 7 is a diagram showing an example of the configuration of a reflective liquid crystal light valve. 71 is a polarizing means, 72 is a glass substrate, 73 is a transparent electrode, 74 is an alignment film, 75 is a liquid crystal, 76 is an alignment film, and 77 is an alignment film. A circuit as shown in FIG. 6 is formed on the silicon substrate 77 by the silicon substrate. The liquid crystal 75 will be described by taking an example of a liquid crystal mode in which nematic liquid crystal having a negative dielectric anisotropy is placed in a tilted vertical alignment cell and darkens when no voltage is applied to the liquid crystal.
[0031]
(Example 1)
FIG. 1 shows the timing at which a voltage is written to the pixels in each scanning line direction of the display shown in FIG. 5A and the polarity of the voltage. When the polarities of the voltages applied to the pixels in the scanning line direction are the same, driving is performed in four fields, and Y1 to Yn in FIG. 1 are the pixels on the gate lines Y1 to Yn in FIG. 6B. The timing of writing with the transistor turned on and the state where the voltage is held with the same polarity after the writing is performed in one selection period are shown. The polarity of the voltage applied to each pixel is expressed as positive or negative with reference to the potential V of the common electrode 608 in FIG. 6 (the common electrode 608 indicates the transparent electrode 73 in FIG. 7).
[0032]
In FIG. 1, 1F represents the first frame and 2F represents the second frame.
[0033]
In the first frame, first, interlaced scanning is performed every four lines with the gate lines Y1, Y5, Y9,... Yn-3 in the first field indicated by 1f, and selection is made and writing is performed. . Y1, Y9,... (Gate lines corresponding to every 8 lines from Y1) are written with positive polarity, and Y5,..., Yn-3 (gate lines corresponding to every 8 lines from Y5) are Writing is performed with negative polarity. The voltage on the positive polarity side is written to the pixel on the gate line Y1 at the timing a during one selection period, and is held until the timing a ′ of the second frame to be written next. In the next selection period, the negative polarity side voltage is written to the pixels on the gate line Y5 at the timing b, and held until the timing b 'of the second frame to be written next. In the next selection period, the positive voltage is written to the pixel on the gate line Y9 at the timing c during the first selection period, and then held until the timing of c ′ of the second frame. . As described above, the polarity of the write voltage is reversed and the selection is sequentially performed by interlaced scanning every four lines, and the negative polarity side voltage is written to the gate line Yn-3 at the timing of d during one selection period. Until the timing of d ′ of the second frame to be written next. Thus, the one-field period (1f) ends, and the second field indicated by the next 2f is started.
[0034]
In the second field, interlaced scanning is performed every four lines of the gate lines Y2, Y6, Y10,... Yn-2, selection is made, and writing is performed. Y2, Y10,... (Gate lines corresponding to every 8 lines from Y2) are written with positive polarity, and Y6,..., Yn-2 (gate lines corresponding to every 8 lines from Y6) are Writing is performed with negative polarity. The voltage on the positive polarity side is written into the pixel on the gate line Y2 at the timing e during one selection period, and is held until the timing e ′ of the second frame to be written next. Then, in the next selection period, the negative polarity side voltage is written to the pixels on the gate line Y6 at the timing of f during the first selection period and is held until the timing of f ′ of the second frame to be written next. In the next selection period, the voltage on the positive polarity side is written into the pixels on the gate line Y10 at the timing of g during the selection period and held until the timing of g ′ of the second frame to be written next. As described above, the polarity of the write voltage is reversed and the selection is sequentially performed by interlaced scanning every four lines, and the negative polarity side voltage is written to the gate line Yn-2 at the timing of h during one selection period. Until the timing of h ′ of the second frame to be written next. This ends the two-field period, and starts the third field indicated by the next 3f.
[0035]
In the third field, interlaced scanning is performed every four lines with the gate lines Y3, Y7, Y11,..., Yn-1, and selection is made and writing is performed. Y3, Y11,... (Gate lines corresponding to every 8 lines from Y3) are written with positive polarity, and Y7,..., Yn-1 (gate lines corresponding to every 8 lines from Y7) are written. Writing is performed with negative polarity. The voltage on the positive polarity side is written into the pixel on the gate line Y3 at the timing of i for one selection period, and is held until the timing of i ′ of the second frame to be written next. In the next selection period, the negative polarity side voltage is written to the pixels on the gate line Y7 at the timing of j during one selection period, and is held until the timing of j ′ of the second frame to be written next. Then, in the next selection period, the positive-side voltage is written to the pixels on the gate line Y11 at the timing delayed by one selection period from j, and from the second frame j ′ to be written next. Hold until the timing delayed by one selection period. As described above, the polarity of the write voltage is reversed and the selection is sequentially performed by interlaced scanning every four lines, and the negative polarity side voltage is written to the gate line Yn-1 at the timing of k for one selection period. Until the timing of k ′ of the second frame to be written next. Thus, the three-field period ends, and the fourth field indicated by the next 4f is started.
[0036]
In the fourth field, interlaced scanning is performed every four lines with the gate lines Y4, Y8, Y12..., Yn, selection is made, and writing is performed. Y4, Y12,... (Gate lines corresponding to every 8 lines from Y4) are written with positive polarity, and Y8,..., Yn (gate lines corresponding to every 8 lines from Y8) are negative. The writing is done. The voltage on the positive polarity side is written into the pixel on the gate line Y4 at the timing of 1 during one selection period, and is held until the timing of l ′ of the second frame to be written next. Then, in the next selection period, the negative polarity side voltage is written to the pixels on the gate line Y8 at the timing of m for one selection period, and is held until the timing of m ′ of the second frame to be written next. Then, in the next selection period, the positive-side voltage is written to the pixels on the gate line Y12 at the timing delayed by one selection period from m, and from the second frame m ′ to be written next. Hold until the timing delayed by one selection period. In this way, while the polarity of the write voltage is inverted, selection is performed sequentially by interlaced scanning every four lines, and the negative polarity side voltage is written to the gate line Yn at the timing of n during one selection period. Until the timing of n ′ of the second frame written in This ends the four field period, the first frame ends, and then the second frame starts.
[0037]
In the second frame, a voltage is written to each pixel with the opposite polarity to the first frame in the same manner as the first frame. Then, this operation is repeated and each pixel is AC driven.
[0038]
By performing such driving, the voltage applied to the source lines indicated by X1 to Xm is changed to the applied voltage of each pixel on the gate line Y2 in FIG. 6B, for example, while switching the polarity every selection period. On the other hand, when the voltage applied to each pixel on the gate line Y1 is viewed in the first frame period of FIG. 1, only one field period (1f) in one frame period remains in reverse polarity. This period (2f-4f) has the same polarity. Then, with respect to the voltage applied to each pixel on the gate line Y2, the voltage applied to each pixel on the gate line Y3 below the voltage applied to each pixel in the first frame period in FIG. Only one field period (2f) has the opposite polarity and the remaining periods (1f and 3f-4f) have the same polarity.
[0039]
Further, the voltage applied to each pixel on the gate line Y6 above the voltage applied to each pixel on the gate line Y7 in FIG. 6B is seen in the first frame period in FIG. Only one field period in one frame period (from the timing of f to the timing of j) has a reverse polarity and the remaining period (from the timing of 1f to f and from the timing of j to the end of 4f) has the same polarity. The voltage applied to each pixel on the gate line Y8 therebelow is almost one field period in one frame period (from timing j to timing m) in the first frame period in FIG. Only the reverse polarity and the remaining periods (from the timing of 1f to j and from the timing of m to the end of 4f) have the same polarity. Accordingly, the total period of the opposite polarity in the scanning lines on both sides adjacent to any scanning line is substantially equal to two field periods (one field period on each of the upper and lower sides). (However, in the one field period 1f at the beginning of each frame period, the gate line selected by switching the polarity by interlaced scanning is written from the start of the one field period 1f to the adjacent immediately preceding gate line. The period from the start of one field period 1f to the timing at which writing is performed and the period from the start of one field period 1f before one selection period to the timing at which writing is performed, (The period of reverse polarity is slightly longer.)
As described above, the voltage applied to each pixel on each gate line may be opposite in polarity to the voltage applied to adjacent upper and lower pixels in only one field period in one frame period and the same polarity in the remaining period. Therefore, the occurrence of disclination lines can be reduced, the contrast and the brightness can be improved, and the image quality can be greatly improved.
[0040]
Although the above embodiment has been described by applying a voltage to each pixel as shown in FIG. 5A, the polarity is reversed for each source line as shown in FIG. As shown in c), even if the polarity is inverted every two source lines, the driving can be performed in the same manner.
[0041]
The diagram shown in FIG. 1 represents the polarity of the voltage applied to each pixel and does not represent the voltage level actually applied. As voltages actually applied to the respective pixels, voltages having different voltage levels are applied in accordance with display data.
[0042]
(Example 2)
In this embodiment, the driving method is the same as that in the first embodiment, and the number of field periods divided into one frame period is changed to 8 field periods.
[0043]
FIG. 2 shows the timing at which the voltage is written to the pixels in the respective scanning line directions of the display shown in FIG. 5A and the polarity of the voltage. When the polarities of the voltages applied to the pixels in the scanning line direction are the same, driving is performed in 8 fields. Y1 to Yn in FIG. 2 are transistors of the pixels on the gate lines Y1 to Yn in FIG. 6B. The timing at which is turned on and the voltage is held with the same polarity after the writing is performed in one selection period is shown. The polarity of the voltage applied to each pixel is expressed as positive or negative with reference to the potential V of the common electrode 608 in FIG. 6 (the common electrode 608 indicates the transparent electrode 73 in FIG. 7).
[0044]
In FIG. 2, 1F represents the first frame and 2F represents the second frame.
[0045]
In the first frame, first, interlaced scanning is performed every eight lines of the gate lines Y1, Y9,..., Yn-7 in the first field indicated by 1f, and selection is made and writing is performed. Y1, Y17,..., Yn-7 (gate lines corresponding to every 16 lines from Y1) are written with positive polarity, and Y9, Y25,... (Gate lines corresponding to every 16 lines from Y9) ) Is written in a negative polarity. The voltage on the positive polarity side is written to the pixel on the gate line Y1 at the timing a during one selection period, and is held until the timing a ′ of the second frame to be written next. In the next selection period, the negative polarity side voltage is written to the pixels on the gate line Y9 at the timing b, and held until the timing b 'of the second frame to be written next. In this manner, the polarity of the writing voltage is inverted and the selection is sequentially performed by interlaced scanning every 8 lines, and the voltage is written to each pixel on the gate line Yn-7 and held until the next writing. Thus, the one field period ends, and the second field indicated by 2f is started.
[0046]
In the second field, interlaced scanning is performed every eight lines with the gate lines Y2, Y10,..., Yn-6, and selection is made and writing is performed. Y2, Y18,..., Yn-6 (gate lines corresponding to every 16 lines from Y2) are written with positive polarity, and Y10, Y26,... (Gate lines corresponding to every 16 lines from Y10) ) Is written in a negative polarity. The voltage on the positive polarity side is written into the pixel on the gate line Y2 at the timing c for one selection period, and is held until the timing c ′ of the second frame to be written next. Then, in the next selection period, the negative polarity side voltage is written to the pixels on the gate line Y10 at the timing d during one selection period, and is held until the timing d ′ of the second frame to be written next. In this manner, the polarity of the write voltage is reversed and the selection is sequentially performed by interlaced scanning every 8 lines, and the voltage is written to each pixel on the gate line Yn-6 and held until the next write. Thus, the two-field period ends, and the third field indicated by the next 3f is started.
[0047]
In this manner, in the third field, interlaced scanning is performed every eight lines with the gate lines Y3, Y11,..., Yn-5, and selection is made and writing is performed. Y3, Y19,..., Yn-5 (gate lines corresponding to every 16 lines from Y3) are written with positive polarity, and Y11, Y27,... (Gate lines corresponding to every 16 lines from Y11) ) Is written in a negative polarity. The voltage on the positive polarity side is written into the pixel on the gate line Y3 at the timing e during one selection period, and is held until the timing e ′ of the second frame to be written next. Then, the gate line is selected by interlaced scanning every 8 lines, and the voltage is written to each pixel on the selected gate line while the polarity of the voltage applied to each pixel is switched for each selection period. Hold up.
[0048]
In the fourth field, interlaced scanning is performed every eight lines with the gate lines Y4, Y12,..., Yn-4, and selection is made and writing is performed. Y4, Y20,..., Yn-4 (gate lines corresponding to every 16 lines from Y4) are written with positive polarity, and Y12, Y28,... (Gate lines corresponding to every 16 lines from Y12) ) Is written in a negative polarity. The voltage on the positive polarity side is written to the pixel on the gate line Y4 at the timing of f for one selection period and held until the timing of f ′ of the second frame to be written next. Then, the gate line is selected by interlaced scanning every 8 lines, and the voltage is written to each pixel on the selected gate line while the polarity of the voltage applied to each pixel is switched for each selection period. Hold up.
[0049]
In the fifth field, interlaced scanning is performed every eight lines with the gate lines Y5, Y13,..., Yn-3, selection is made, and writing is performed. Y5, Y21,..., Yn-3 (gate lines corresponding to every 16 lines from Y5) are written with positive polarity, and Y13, Y29,... (Gate lines corresponding to every 16 lines from Y13) ) Is written in a negative polarity. The voltage on the positive polarity side is written in the pixel on the gate line Y5 at the timing of g for one selection period and held until the timing of g ′ of the second frame to be written next. Then, the gate line is selected by interlaced scanning every 8 lines, and the voltage is written to each pixel on the selected gate line while the polarity of the voltage applied to each pixel is switched for each selection period. Hold up.
[0050]
In the sixth field, interlaced scanning is performed every eight lines with the gate lines Y6, Y14,..., Yn-2, and selection is made and writing is performed. Y6, Y22,..., Yn-2 (gate lines corresponding to every 16 lines from Y6) are written with positive polarity, and Y14, Y30,... (Gate lines corresponding to every 16 lines from Y14) ) Is written in a negative polarity. The voltage on the positive polarity side is written into the pixel on the gate line Y6 at the timing of h for one selection period and held until the timing of h ′ of the second frame to be written next. Then, the gate line is selected by interlaced scanning every 8 lines, and the voltage is written to each pixel on the selected gate line while the polarity of the voltage applied to each pixel is switched for each selection period. Hold up.
[0051]
In the seventh field, interlaced scanning is performed every eight lines with the gate lines Y7, Y15,..., Yn-1, and selection is made and writing is performed. Y7, Y23,..., Yn-1 (gate lines corresponding to every 16 lines from Y7) are written with positive polarity, and Y15, Y31, ... (gate lines corresponding to every 16 lines from Y15). ) Is written in a negative polarity. The voltage on the positive polarity side is written into the pixel on the gate line Y7 at the timing of i for one selection period and held until the timing of i ′ of the second frame to be written next. Then, the gate line is selected by interlaced scanning every 8 lines, and the voltage is written to each pixel on the selected gate line while the polarity of the voltage applied to each pixel is switched for each selection period. Hold up.
[0052]
In the eighth field, interlace scanning is performed every eight lines with the gate lines Y8, Y16,..., Yn, selection is made, and writing is performed. Y8, Y24,..., Yn (gate lines corresponding to every 16 lines from Y8) are written with positive polarity, and Y16, Y32,... (Gate lines corresponding to every 16 lines from Y16) are written. Writing is performed with negative polarity. The voltage on the positive polarity side is written into the pixel on the gate line Y8 at the timing of j for one selection period and held until the timing of j ′ of the second frame to be written next. Then, the gate line is selected by interlaced scanning every 8 lines, and the voltage is written to each pixel on the selected gate line while the polarity of the voltage applied to each pixel is switched for each selection period. Hold up.
[0053]
In this way, the process reaches the eighth field, the first frame is completed, and then the second frame is started.
[0054]
In the second frame, a voltage is written to each pixel with the opposite polarity to the first frame in the same manner as the first frame. Then, this operation is repeated and each pixel is AC driven.
[0055]
By driving in this way, the voltage applied to the source lines indicated by X1 to Xm is changed to the applied voltage of each pixel on the gate line Y2 in FIG. On the other hand, when the voltage applied to each pixel on the gate line Y1 is viewed in the first frame period of FIG. 2, only one field period (1f) in one frame period remains in reverse polarity. This period (2f-8f) has the same polarity. Then, with respect to the voltage applied to each pixel on the gate line Y2, the voltage applied to each pixel on the gate line Y3 below the voltage applied to each pixel in the first frame period in FIG. Only approximately one field period (2f) has a reverse polarity and the remaining periods (1f and 3f to 8f) have the same polarity.
[0056]
Further, when the voltage applied to each pixel on the gate line Y6 above the voltage applied to each pixel on the gate line Y7 in FIG. 6B is viewed in the first frame period in FIG. Only one field period (6f) in one frame period has a reverse polarity and the remaining periods (1f to 5f and 7f to 8f) have the same polarity. Then, with respect to the voltage applied to each pixel on the gate line Y7, the voltage applied to each pixel on the gate line Y8 below the voltage applied to each pixel in the first frame period in FIG. Only one field period (7f) has the opposite polarity and the remaining periods (1f-6f and 8f) have the same polarity. Accordingly, the total period of the opposite polarity in the scanning lines on both sides adjacent to any scanning line is substantially equal to two field periods (one field period on each of the upper and lower sides). (However, in the one field period 1f at the beginning of each frame period, the gate line selected by switching the polarity by interlaced scanning is written from the start of the one field period 1f to the adjacent immediately preceding gate line. The period from the start of one field period 1f to the timing at which writing is performed and the period from the start of one field period 1f before one selection period to the timing at which writing is performed, (The period of reverse polarity is slightly longer.)
As described above, the voltage applied to each pixel on each gate line may be opposite in polarity to the voltage applied to adjacent upper and lower pixels in only one field period in one frame period and the same polarity in the remaining period. Therefore, the occurrence of disclination lines can be reduced, the contrast and the brightness can be improved, and the image quality can be greatly improved.
[0057]
Although the above embodiment has been described by applying a voltage to each pixel as shown in FIG. 5A, the polarity is reversed for each source line as shown in FIG. As shown in c), even if the polarity is inverted every two source lines, the driving can be performed in the same manner. (FIG. 5 shows a case in which one frame period is divided into four fields as shown in the first embodiment, and therefore the polarity is inverted every four pixels in the gate line direction. (Changes to polarity reversal by 8 pixels.)
Also, the diagram shown in FIG. 2 represents the polarity of the voltage applied to each pixel as in FIG. 1 used in the description of the first embodiment, and does not represent the voltage level actually applied. As voltages actually applied to the respective pixels, voltages having different voltage levels are applied in accordance with display data.
[0058]
(Example 3)
FIG. 3 shows a diagram according to the third embodiment in FIG.
[0059]
The diagram shown in FIG. 3 represents the polarity of the voltage applied to each pixel as in FIGS. 1 and 2 used in the description of the first and second embodiments, and does not represent the voltage level actually applied. As voltages actually applied to the respective pixels, voltages having different voltage levels are applied in accordance with display data. Further, the polarity of the voltage applied to each pixel is expressed as positive or negative with reference to the potential V of the common electrode 608 in FIG. 6 (the common electrode 608 indicates the transparent electrode 73 in FIG. 7).
[0060]
In FIG. 3, 1F represents the first frame and 2F represents the second frame.
[0061]
In the first frame, first, interlaced scanning is performed every four lines with the gate lines Y1, Y5, Y9,... Yn-3 in the first field indicated by 1f, and selection is made and writing is performed. . Y1, Y9,... (Gate lines corresponding to every 8 lines from Y1) are written with positive polarity, and Y5,..., Yn-3 (gate lines corresponding to every 8 lines from Y5) are Writing is performed with negative polarity. The voltage on the positive polarity side is written to the pixel on the gate line Y1 at the timing a during one selection period, and is held until the timing a ′ of the second frame to be written next. In the next selection period, the negative polarity side voltage is written to the pixels on the gate line Y5 at the timing b, and held until the timing b 'of the second frame to be written next. Then, in the next selection period, the positive voltage is written to the pixels on the gate line Y9 at the timing c during one selection period, and is held until the timing c ′ of the second frame to be written next. In this way, the polarity of the write voltage is reversed and the selection is sequentially performed by interlaced scanning every four lines, and the negative polarity side voltage is written to the gate line Yn-3 at the timing of d during one selection period. It holds until the timing of d ′ of the second frame to be written next. Thus, the one field period ends, and the second field indicated by 2f is started.
[0062]
In the second field, interlaced scanning is performed every four lines with the gate lines Y3, Y7, Y11,..., Yn-1, and writing is performed with selection. Y3, Y11,... (Gate lines corresponding to every 8 lines from Y3) are written with positive polarity, and Y7,..., Yn-1 (gate lines corresponding to every 8 lines from Y7) are written. Writing is performed with negative polarity. The voltage on the positive polarity side is written into the pixel on the gate line Y3 at the timing e during one selection period, and is held until the timing e ′ of the second frame to be written next. Then, in the next selection period, the negative polarity side voltage is written to the pixels on the gate line Y7 at the timing of f for one selection period, and is held until the timing of f ′ of the second frame to be written next. Then, in the next selection period, the voltage on the positive polarity side is written to the pixels on the gate line Y11 at the timing delayed by one selection period from f, and from the second frame f ′ written next. Hold until the timing delayed by one selection period. In this way, every four lines are sequentially selected while inverting the polarity of the write voltage, and the negative polarity side voltage is written to the gate line Yn-1 at the timing of g for one selection period and then written. Until the timing of the second frame g ′. Thus, the two-field period ends, and the third field indicated by the next 3f is started.
[0063]
In the third field, interlaced scanning is performed every four lines with the gate lines Y2, Y6, Y10,... Yn-2, selection is made, and writing is performed. Y2, Y10,... (Gate lines corresponding to every 8 lines from Y2) are written with positive polarity, and Y6,..., Yn-2 (gate lines corresponding to every 8 lines from Y6) are Writing is performed with negative polarity. The voltage on the positive polarity side is written into the pixel on the gate line Y2 at the timing of h for one selection period and held until the timing of h ′ of the second frame to be written next. In the next selection period, the negative polarity side voltage is written to the pixels on the gate line Y6 at the timing i for one selection period until the timing i 'of the second frame to be written next. Then, in the next selection period, the voltage on the positive polarity side is written to the pixels on the gate line Y10 at the timing of j during one selection period and is held until the timing of j ′ of the second frame to be written next. As described above, the polarity of the write voltage is reversed and the selection is sequentially performed by interlaced scanning every four lines, and the negative polarity side voltage is written to the gate line Yn-2 at the timing of k for one selection period. It holds until the timing of k ′ of the second frame to be written next. Thus, the three-field period ends, and the fourth field indicated by the next 4f is started.
[0064]
In the fourth field, interlaced scanning is performed every four lines with the gate lines Y4, Y8, Y12..., Yn, selection is made, and writing is performed. Y4, Y12,... (Gate lines corresponding to every 8 lines from Y4) are written with positive polarity, and Y8,..., Yn (gate lines corresponding to every 8 lines from Y8) are negative. The writing is done. The voltage on the positive polarity side is written into the pixel on the gate line Y4 at the timing of 1 during one selection period, and is held until the timing of l ′ of the second frame to be written next. Then, in the next selection period, the negative polarity side voltage is written to the pixels on the gate line Y8 at the timing of m for one selection period, and is held until the timing of m ′ of the second frame to be written next. Then, in the next selection period, the positive-side voltage is written to the pixels on the gate line Y12 at the timing delayed by one selection period from m, and from the second frame m ′ to be written next. Hold until the timing delayed by one selection period. As described above, the polarity of the writing voltage is reversed and the selection is sequentially performed by interlaced scanning every four lines, and the negative polarity side voltage is written to the gate line Yn at the timing of n during one selection period. It holds until the timing of n ′ of the second frame to be written. This ends the four field period, the first frame ends, and then the second frame starts.
[0065]
In the second frame, a voltage is written to each pixel with the opposite polarity to the first frame in the same manner as the first frame. Then, this operation is repeated and each pixel is AC driven.
[0066]
By driving in this way, the voltage applied to the source lines indicated by X1 to Xm is changed to the applied voltage of each pixel on the gate line Y2 in FIG. On the other hand, when the voltage applied to each pixel on the gate line Y1 is viewed in the first frame period of FIG. 3, only about two field periods (1f to 2f) in one frame period are opposite in polarity. The remaining periods (3f to 4f) have the same polarity. Then, the voltage applied to each pixel on the gate line Y3 below it is the voltage applied to each pixel on the gate line Y2 in the first frame period of FIG. Only one field period (2f) has the opposite polarity and the remaining periods (1f and 3f-4f) have the same polarity.
[0067]
In addition, when the voltage applied to each pixel on the gate line Y6 is higher than the voltage applied to each pixel on the gate line Y7 in FIG. Only approximately one field period (from the timing of f to the timing of i) in one frame period has a reverse polarity and the remaining period (from the timings of 1f to i and from the timing of i to the end of 4f) has the same polarity. The voltage applied to each pixel on the gate line Y8 therebelow is approximately two field periods in one frame period (from the timing of f to the timing of m) in the first frame period of FIG. Only the reverse polarity and the remaining period (from the timings 1f to f and the timing m to the end of 4f) are the same polarity. Therefore, the total of the periods having opposite polarities on the scanning lines on both sides adjacent to any scanning line is substantially equal to the three field periods (two field periods on the upper side and one field period on the lower side). (However, in the one field period 1f at the beginning of each frame period, the gate line selected by switching the polarity by interlaced scanning is written from the start of the one field period 1f to the adjacent immediately preceding gate line. The period from the start of one field period 1f to the timing at which writing is performed and the period from the start of one field period 1f before one selection period to the timing at which writing is performed, (The period of reverse polarity is slightly longer.)
As described above, the voltage applied to each pixel on each gate line is opposite to the voltage applied to each adjacent upper and lower pixels, and almost the same polarity in the remaining period, with only one or two field periods in one frame period being opposite in polarity. Therefore, the occurrence of disclination lines can be reduced, the contrast and the brightness can be improved, and the image quality can be greatly improved.
[0068]
The difference from the first embodiment is that the lines selected in 2f and 3f in the four field periods are switched. By doing so, flicker can be reduced.
[0069]
Although the above embodiment has been described by applying a voltage to each pixel as shown in FIG. 5A, the polarity is reversed for each source line as shown in FIG. As shown in c), even if the polarity is inverted every two source lines, the driving can be performed in the same manner.
[0070]
(Example 4)
In this embodiment, the driving method is the same as that in the third embodiment. In this driving method, the number of field periods divided into one frame period is changed to 8 field periods.
[0071]
FIG. 4 shows the case where the polarity of the voltage applied to the pixels in the scanning line direction is the same as shown in FIG. 5A, and the polarity of the voltage applied to each pixel and the voltage writing when driving divided into 8 fields. 4 is a timing chart, and Y1 to Yn in FIG. 4 indicate the polarity of the voltage applied to each pixel on each of the gate lines Y1 to Yn in FIG. 6B and the timing at which the transistor of each pixel is turned on for writing. In the figure, the polarity of the voltage applied to each pixel is expressed as positive or negative with reference to the potential of the common electrode 608 in FIG. 6 (the common electrode 608 indicates the transparent electrode 73 in FIG. 7). The diagram shown in FIG. 4 represents the polarity of the voltage applied to each pixel, and does not represent the voltage level actually applied. As voltages actually applied to the respective pixels, voltages having different voltage levels are applied in accordance with display data.
[0072]
In FIG. 4, 1F represents the first frame and 2F represents the second frame.
[0073]
In the first frame, first, interlaced scanning is performed every eight lines of the gate lines Y1, Y9,..., Yn-7 in the first field indicated by 1f, and selection is made and writing is performed. Y1, Y17,..., Yn-7 (gate lines corresponding to every 16 lines from Y1) are written with positive polarity, and Y9, Y25,... (Gate lines corresponding to every 16 lines from Y9) ) Is written in a negative polarity. The voltage on the positive polarity side is written to the pixel on the gate line Y1 at the timing a during one selection period, and is held until the timing a ′ of the second frame to be written next. In the next selection period, the negative polarity side voltage is written to the pixels on the gate line Y9 at the timing b, and held until the timing b 'of the second frame to be written next. In this manner, the polarity of the writing voltage is inverted and the selection is sequentially performed by interlaced scanning every 8 lines, and the voltage is written to each pixel on the gate line Yn-7 and held until the next writing. Thus, the one field period ends, and the second field indicated by 2f is started.
[0074]
In the second field, interlaced scanning is performed every eight lines with the gate lines Y3, Y11,..., Yn-5, selection is made, and writing is performed. Y3, Y19,..., Yn-5 (gate lines corresponding to every 16 lines from Y3) are written with positive polarity, and Y11, Y27,... (Gate lines corresponding to every 16 lines from Y11) ) Is written in a negative polarity. The voltage on the positive polarity side is written in the pixel on the gate line Y3 at the timing c for one selection period, and is held until the timing c ′ of the second frame to be written next. In the next selection period, the negative polarity side voltage is written to the pixels on the gate line Y11 at the timing delayed by one selection period from c, and the second frame c ′ to be written next. Hold until the timing delayed by one selection period. In this way, the polarity of the write voltage is reversed and the selection is sequentially performed by interlaced scanning every 8 lines, and the voltage is written to each pixel on the gate line Yn-5 and held until the next write. Thus, the two-field period ends, and the third field indicated by the next 3f is started.
[0075]
In the third field, interlaced scanning is performed every eight lines with the gate lines Y2, Y10,..., Yn-6, and selection is made and writing is performed. Y2, Y18,..., Yn-6 (gate lines corresponding to every 16 lines from Y2) are written with positive polarity, and Y10, Y26,... (Gate lines corresponding to every 16 lines from Y10) ) Is written in a negative polarity. The voltage on the positive polarity side is written in the pixel on the gate line Y2 at the timing of d during one selection period and is held until the next writing. In the next selection period, the negative polarity side voltage is written in the pixel on the gate line Y10 at the timing e during one selection period and is held until the next writing. In this way, selection is performed sequentially while inverting the polarity of the write voltage every 8 lines, and the voltage is written to each pixel on the gate line Yn-6 and held until the next write. Thus, the three-field period ends, and the fourth field indicated by the next 4f starts.
[0076]
In this manner, in the fourth field, interlaced scanning is performed every eight lines with the gate lines Y4, Y12,..., Yn-4, and selection is made and writing is performed. Y4, Y20,..., Yn-4 (gate lines corresponding to every 16 lines from Y4) are written with positive polarity, and Y12, Y28,... (Gate lines corresponding to every 16 lines from Y12) ) Is written in a negative polarity. The voltage on the positive polarity side is written into the pixel on the gate line Y4 at the timing of f for one selection period and held until the next writing. Then, a gate line is selected every 8 lines, and the voltage applied to each pixel is switched for each selection period, and the voltage is written to each pixel on the selected gate line and held until the next writing. .
[0077]
In the fifth field, interlaced scanning is performed every eight lines with the gate lines Y5, Y13,..., Yn-3, selection is made, and writing is performed. Y5, Y21,..., Yn-3 (gate lines corresponding to every 16 lines from Y5) are written with positive polarity, and Y13, Y29,... (Gate lines corresponding to every 16 lines from Y13) ) Is written in a negative polarity. The voltage on the positive polarity side is written in the pixel on the gate line Y5 at the timing of g for one selection period and held until the next writing. Then, a gate line is selected every 8 lines, and the voltage applied to each pixel is switched for each selection period, and the voltage is written to each pixel on the selected gate line and held until the next writing. .
[0078]
In the sixth field, interlaced scanning is performed every eight lines with the gate lines Y7, Y15,..., Yn-1, and selection is made and writing is performed. Y7, Y23,..., Yn-1 (gate lines corresponding to every 16 lines from Y7) are written with positive polarity, and Y15, Y31, ... (gate lines corresponding to every 16 lines from Y15). ) Is written in a negative polarity. The voltage on the positive polarity side is written to the pixel on the gate line Y7 at the timing of h for one selection period and held until the next writing. Then, a gate line is selected every 8 lines, and the voltage applied to each pixel is switched for each selection period, and the voltage is written to each pixel on the selected gate line and held until the next writing. .
[0079]
In the seventh field, interlaced scanning is performed every eight lines with the gate lines Y6, Y14,..., Yn-2, and selection is made and writing is performed. Y6, Y22,..., Yn-2 (gate lines corresponding to every 16 lines from Y6) are written with positive polarity, and Y14, Y30,... (Gate lines corresponding to every 16 lines from Y14) ) Is written in a negative polarity. The voltage on the positive polarity side is written in the pixel on the gate line Y6 at the timing of i for one selection period and held until the next writing. Then, a gate line is selected every 8 lines, and the voltage applied to each pixel is switched for each selection period, and the voltage is written to each pixel on the selected gate line and held until the next writing. .
[0080]
In the eighth field, interlace scanning is performed every eight lines with the gate lines Y8, Y16,..., Yn, selection is made, and writing is performed. Y8, Y24,..., Yn (gate lines corresponding to every 16 lines from Y8) are written with positive polarity, and Y16, Y32,... (Gate lines corresponding to every 16 lines from Y16) are written. Writing is performed with negative polarity. The voltage on the positive polarity side is written in the pixel on the gate line Y8 at the timing of j for one selection period and held until the next writing. Then, a gate line is selected every 8 lines, and the voltage applied to each pixel is switched for each selection period, and the voltage is written to each pixel on the selected gate line and held until the next writing. .
[0081]
In this way, the process reaches the eighth field, the first frame is completed, and then the second frame is started.
[0082]
In the second frame, a voltage is written to each pixel with the opposite polarity to the first frame in the same manner as the first frame. Then, this operation is repeated and each pixel is AC driven.
[0083]
By driving in this way, the voltage applied to the source lines indicated by X1 to Xm is changed to the applied voltage of each pixel on the gate line Y2 in FIG. On the other hand, when the voltage applied to each pixel on the gate line Y1 is viewed in the first frame period of FIG. 4, only about two field periods (1f to 2f) in one frame period are opposite in polarity. The remaining periods (3f to 8f) have the same polarity. Then, with respect to the voltage applied to each pixel on the gate line Y2, the voltage applied to each pixel on the gate line Y3 below the voltage applied to each pixel in the first frame period in FIG. Only approximately one field period (2f) has a reverse polarity and the remaining periods (1f and 3f to 8f) have the same polarity.
[0084]
Further, when the voltage applied to each pixel on the gate line Y6 above the voltage applied to each pixel on the gate line Y7 in FIG. 6B is viewed in the first frame period in FIG. Only one field period (6f) in one frame period has a reverse polarity and the remaining periods (1f to 5f and 7f to 8f) have the same polarity. Then, with respect to the voltage applied to each pixel on the gate line Y7, the voltage applied to each pixel on the gate line Y8 below the voltage applied to each pixel in the first frame period in FIG. Only approximately two field periods (6f-7f) have opposite polarity and the remaining periods (1f-5f and 8f) have the same polarity. Therefore, the total of the periods having opposite polarities on the scanning lines on both sides adjacent to any scanning line is substantially equal to the three field periods (two field periods on the upper side and one field period on the lower side). (However, in the one field period 1f at the beginning of each frame period, the gate line selected by switching the polarity by interlaced scanning is written from the start of the one field period 1f to the adjacent immediately preceding gate line. The period from the start of one field period 1f to the timing at which writing is performed and the period from the start of one field period 1f before one selection period to the timing at which writing is performed, (The period of reverse polarity is slightly longer.)
As described above, the voltage applied to each pixel on each gate line is opposite to the voltage applied to each adjacent upper and lower pixels, and almost the same polarity in the remaining period, with only one or two field periods in one frame period being opposite in polarity. Therefore, the occurrence of disclination lines can be reduced, the contrast and the brightness can be improved, and the image quality can be greatly improved. Further, flicker can be reduced.
[0085]
Although the above embodiment has been described by applying a voltage to each pixel as shown in FIG. 5A, the polarity is reversed for each source line as shown in FIG. As shown in c), even if the polarity is inverted every two source lines, the driving can be performed in the same manner. (FIG. 5 shows a case in which one frame period is divided into four fields for driving as shown in the third embodiment. Therefore, the polarity is reversed every four pixels in the gate line direction. (Changes to polarity reversal by 8 pixels.)
(Example 5)
When the display quality was evaluated while changing the number of fields divided into one frame period by the driving methods shown in the first to fourth embodiments, when dividing up to about 32 fields, the influence of disclination was almost eliminated. It was confirmed that the decrease in brightness and contrast was eliminated.
[0086]
Further, the control circuit of the liquid crystal display device becomes more complicated as the number of divided fields increases.
[0087]
Therefore, by optimizing the number of fields to be divided within the range of 2 to 32, it is possible to optimize the control circuit while improving the display quality such as brightness and contrast.
[0088]
(Example 6)
When a liquid crystal projector using a reflection type liquid crystal light valve by the driving method shown in Examples 1 to 5 was manufactured and image quality was evaluated, the brightness and contrast were improved, and the image quality was greatly improved. .
[0089]
Moreover, when a direct-view type liquid crystal display device using amorphous silicon TFTs was fabricated and image quality was evaluated, the brightness and contrast were improved and the image quality was improved. By incorporating this display device into a personal computer or a television, an electronic device with improved image quality and easy to see can be provided.
[0090]
In the first, second, third, fourth, and sixth embodiments, the case where one frame period is divided into four fields and eight fields is described as an example. If it is. Even when the number of scanning lines does not become an integral multiple of the number of fields, it may be an integer multiple including the virtual scanning lines. When the last scanning line selected for each field is selected, the next field is selected. You can also go to.
[0091]
In addition to the liquid crystal modes shown in the first to sixth embodiments, for example, the TN mode and the 45-degree twist TN mode, the same drive method can be used to reduce the disclination line and improve the image quality. it can.
[0092]
In the first to sixth embodiments, the liquid crystal driver is incorporated in the silicon substrate and the reflection type liquid crystal light valve in which the switching element by the MOS transistor is attached to each pixel has been described as an example. However, the amorphous silicon TFT and the polysilicon TFT In the case of an active matrix liquid crystal display device using such switching elements, the image quality can be improved by reducing the disclination line by the same driving method. An active matrix liquid crystal display device using a non-linear two-terminal element can also be driven in the same way.
[0093]
【The invention's effect】
As described above, according to the liquid crystal display device of the present invention, the period in which the voltage applied to each pixel on each gate line is opposite to the voltage applied to the adjacent upper and lower pixels is the period in which the voltage is applied. Only a part of the whole can have the same polarity for the rest of the period, and the length of the period during which the reverse polarity voltage is applied can be almost the same for any line. Occurrence can be reduced, contrast and luminance can be improved, flicker can be reduced, and image quality can be greatly improved.
[0094]
In addition, the electronic device of the present invention can improve brightness and contrast, reduce flickering, greatly improve the image quality of the liquid crystal display device, and can be easily viewed.
[Brief description of the drawings]
FIG. 1 is a diagram showing the polarity of a voltage applied to each pixel and the timing of voltage writing in one embodiment of the present invention.
FIG. 2 is a diagram showing the polarity of a voltage applied to each pixel and the timing of voltage writing in one embodiment of the present invention.
FIG. 3 is a diagram showing the polarity of a voltage applied to each pixel and the timing of voltage writing in one embodiment of the present invention.
FIG. 4 is a diagram showing the polarity of a voltage applied to each pixel and the timing of voltage writing in one embodiment of the present invention.
FIG. 5 is a diagram illustrating the polarity of a voltage applied to each pixel in a first frame period according to an embodiment of the present invention.
FIG. 6 is a block diagram illustrating an example of a structure of a driver circuit and a pixel in an active matrix liquid crystal display device.
FIG. 7 is a cross-sectional view showing an example of the configuration of a reflective liquid crystal light valve.
FIG. 8 is a diagram showing a state of occurrence of a disclination line.
FIG. 9 is a diagram showing the polarity of a voltage applied to each pixel in conventional driving.
[Explanation of symbols]
601. Equivalent circuit of pixel part
602. Transistor
603. Gate
604. Source
605. Drain and pixel electrode
606. liquid crystal
607. Holding capacity
608. Common electrode
611. Signal line driver
612. Gate line driver
613. Pixel part
614. Gate line
615. Source wire
71. Polarization means
72. Glass substrate
73. Transparent electrode
74.76. Alignment film
75. liquid crystal
77. Silicon substrate

Claims (3)

複数の走査線及びソース線と、走査線とソース線の交差に対応して設けられた複数の画素電極と、前記複数の画素電極に対向する共通電極と、前記複数の画素電極の各々に対応して設けられたスイッチング素子と、を備えたアクティブマトリクス型の液晶表示装置の駆動方法であって、
複数のフィールドからなる１フレーム期間において、
前記複数のフィールドのそれぞれにおいて、前記複数の走査線のうち複数本の走査線を選択するとともに、
各前記フィールド同士で互いに異なる走査線を選択することで、前記１フレーム期間内で全ての前記複数の走査線を選択し、
各前記フィールド内で選択される前記複数本の走査線には、前記共通電極の電位に対する極性が正極性となる電圧が印加される複数の画素電極に対応した走査線と、前記極性が負極性となる電圧が印加される複数の画素電極に対応した走査線とがあり、
前記１フレーム期間内では、前記極性が正極性の電圧が印加される複数の画素電極に対応する走査線が複数隣接した正極性の領域と、前記極性が負極性の電圧が印加される複数の画素電極に対応する走査線が複数隣接した負極性の領域とが存在し、
前記正極性の領域及び負極性の領域は、前記１フィールド期間ごとに移動し、
前記１フレーム期間内において、前記複数の走査線のうちの任意の第１の走査線に対応する各画素電極に印加する電圧の前記共通電極の電位に対する極性が、前記第１の走査線と隣接し、当該第１の走査線より後に選択される第２の走査線に対応する各画素電極に印加する電圧の前記共通電極の電位に対する極性に対して、逆の極性となるフィールドと、同じ極性となるフィールドとを有し、
前記１フレーム期間内において、前記同じ極性となるフィールドの数は前記逆の極性となるフィールドの数よりも多い
ことを特徴とする液晶表示装置の駆動方法。Corresponding to a plurality of scanning lines and source lines, a plurality of pixel electrodes provided corresponding to intersections of the scanning lines and the source lines, a common electrode facing the plurality of pixel electrodes, and the plurality of pixel electrodes, respectively. An active matrix type liquid crystal display device comprising: a switching element provided as a
In one frame period consisting of a plurality of fields,
In each of the plurality of fields, a plurality of scanning lines are selected from the plurality of scanning lines, and
By selecting different scanning lines for each of the fields, all the plurality of scanning lines are selected within the one frame period,
The plurality of scanning lines selected in each field have a scanning line corresponding to a plurality of pixel electrodes to which a voltage having a positive polarity with respect to the potential of the common electrode is applied, and the polarity is a negative polarity And a scanning line corresponding to a plurality of pixel electrodes to which a voltage is applied,
Within the one frame period, a plurality of scanning regions corresponding to a plurality of pixel electrodes to which a voltage having a positive polarity is applied are adjacent to each other and a plurality of scanning regions having a polarity having a negative polarity. A plurality of adjacent scanning lines corresponding to the pixel electrode and a negative polarity region,
The positive polarity region and the negative polarity region move every one field period,
Within the one frame period, the polarity of the voltage applied to each pixel electrode corresponding to an arbitrary first scanning line among the plurality of scanning lines with respect to the potential of the common electrode is adjacent to the first scanning line. and, with respect to the polarity with respect to the potential of the first of the common electrode voltage applied to each pixel electrode corresponding to the second scan lines selected after the scanning lines, a field in the opposite polarity, the same polarity have a field and to be a,
The method for driving a liquid crystal display device, wherein the number of fields having the same polarity is larger than the number of fields having the opposite polarity in the one frame period . 複数の走査線及びソース線と、走査線とソース線の交差に対応して設けられた複数の画素電極と、前記複数の画素電極に対向する共通電極と、前記複数の画素電極の各々に対応して設けられたスイッチング素子と、を備えたアクティブマトリクス型の液晶表示装置であって、
複数のフィールドからなる１フレーム期間において、
前記複数のフィールドのそれぞれにおいて、前記複数の走査線のうち複数本の走査線を選択するとともに、
各前記フィールド同士で互いに異なる走査線を選択することで、前記１フレーム期間内で全ての前記複数の走査線を選択し、
各前記フィールド内で選択される前記複数本の走査線には、前記共通電極の電位に対する極性が正極性となる電圧が印加される複数の画素電極に対応した走査線と、前記極性が負極性となる電圧が印加される複数の画素電極に対応した走査線とがあり、
前記１フレーム期間内では、前記極性が正極性の電圧が印加される複数の画素電極に対応する走査線が複数隣接した正極性の領域と、前記極性が負極性の電圧が印加される複数の画素電極に対応する走査線が複数隣接した負極性の領域とが存在し、
前記正極性の領域及び負極性の領域は、前記１フィールド期間ごとに移動し、
前記１フレーム期間内において、前記複数の走査線のうちの任意の第１の走査線に対応する各画素電極に印加される電圧の前記共通電極の電位に対する極性が、前記第１の走査線と隣接し、当該第１の走査線より後に選択される第２の走査線に対応する各画素電極に印加される電圧の前記共通電極の電位に対する極性に対して、逆の極性となるフィールドと、同じ極性となるフィールドとを有し、
前記１フレーム期間内において、前記同じ極性のフィールドとなる数は前記逆の極性となるフィールドの数よりも多い
ことを特徴とする液晶表示装置。Corresponding to a plurality of scanning lines and source lines, a plurality of pixel electrodes provided corresponding to intersections of the scanning lines and the source lines, a common electrode facing the plurality of pixel electrodes, and the plurality of pixel electrodes, respectively. An active matrix type liquid crystal display device comprising a switching element provided as
In one frame period consisting of a plurality of fields,
In each of the plurality of fields, a plurality of scanning lines are selected from the plurality of scanning lines, and
By selecting different scanning lines for each of the fields, all the plurality of scanning lines are selected within the one frame period,
The plurality of scanning lines selected in each field have a scanning line corresponding to a plurality of pixel electrodes to which a voltage having a positive polarity with respect to the potential of the common electrode is applied, and the polarity is a negative polarity And a scanning line corresponding to a plurality of pixel electrodes to which a voltage is applied,
Within the one frame period, a plurality of scanning regions corresponding to a plurality of pixel electrodes to which a voltage having a positive polarity is applied are adjacent to each other and a plurality of scanning regions having a polarity having a negative polarity. A plurality of adjacent scanning lines corresponding to the pixel electrode and a negative polarity region,
The positive polarity region and the negative polarity region move every one field period,
Within the one frame period, the polarity of the voltage applied to each pixel electrode corresponding to an arbitrary first scanning line of the plurality of scanning lines with respect to the potential of the common electrode is the same as the first scanning line. A field having a polarity opposite to the polarity of the voltage applied to each pixel electrode corresponding to the second scanning line selected after the first scanning line with respect to the potential of the common electrode; A field having the same polarity,
In the one frame period, the number of fields having the same polarity is larger than the number of fields having the opposite polarity . 請求項２に記載の液晶表示装置を備えたことを特徴とする電子機器。An electronic apparatus comprising the liquid crystal display device according to claim 2 .

Images