JP3695321B2

JP3695321B2 - Clock generator

Info

Publication number: JP3695321B2
Application number: JP2000372546A
Authority: JP
Inventors: 豊田中
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2000-12-07
Filing date: 2000-12-07
Publication date: 2005-09-14
Anticipated expiration: 2020-12-07
Also published as: JP2002176355A

Description

【０００１】
【発明の属する技術分野】
本発明は、記録媒体から再生された再生信号に位相ロックした基準クロックを生成するクロック生成装置に関する。
【０００２】
【従来の技術】
記録媒体上に映像情報あるいは音声情報よりなるディジタル信号を記録再生するディジタル信号記録再生装置が知られている。図３は、このようなディジタル信号記録再生装置における信号再生系を説明するための図である。
【０００３】
同図において、図示しないヘッドから再生された再生信号が波形等化部２１に入来すると、波形等化部２１はこの再生信号の波形整形を行い、信号検出部２２で、再生信号におけるディジタル値が検出される。そして、このディジタル値は、誤り訂正部２３で誤り検出及び訂正処理が行われた後に、図示しない信号の復調部に出力される。
【０００４】
ここで、波形等化部２１、信号検出部２２、誤り訂正部２３の各部は、電圧制御発振器（ＶＣＯ）２７の出力するクロックに基づき動作しているが、再生信号の位相と電圧制御発振器２７の出力するクロックの位相とを一致させるようフェーズロックループ（以下、ＰＬＬと示す）が形成されている。つまり、位相比較部２４、差動アンプ２５、ローパスフィルタ（ＬＰＦ）２６、電圧制御発振器２７により形成されるＰＬＬを備えている。
【０００５】
まず、信号検出部２２が出力するディジタル値の位相と電圧制御発振器２７の出力するクロックとが位相比較部２４で比較され、位相比較部２４は、この位相差に応じた誤差信号を差動アンプ２５の一方の入力端子に供給する。また、差動アンプ２５の他方の入力端子には、基準信号が供給されており、差動アンプ２５は、基準信号と位相比較部２４の出力する誤差信号との差分を増幅した差分増幅信号をローパスフィルタ２６に出力する。
【０００６】
そして、ローパスフィルタ２６で、差動アンプ２５の出力する差分増幅信号の高周波成分が除去されて、電圧制御発振器２７がローパスフィルタ２６の出力に応じたクロックを生成することにより、再生信号とクロックとが位相ロックするよう制御される。
【０００７】
【発明が解決しようとする課題】
ところが、以上の如く構成されるディジタル信号記録再生装置では、電圧制御発振器２７の出力するクロックの周波数が再生信号の平均的な周波数となるよう、基準信号を製造工程で人手によって調整する必要があり、その作業が煩雑であった。
【０００８】
また、この基準信号を一度最適値に調整しても、経年変化や温度変化等の環境変化により各部の特性が変化すれば、再度調整が必要となるばかりでなく、他のディジタル信号記録再生装置で記録した記録媒体からの信号再生時には、ＰＬＬが位相ロックできないおそれがあった。
【０００９】
本発明は、以上の如く問題を解決すべくなされたものであり、基準信号の自動調整化を実現すると共に、他の装置で記録した記録媒体からの信号再生時であっても、素早い位相調整を行うことのできるクロック生成装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
以上の課題を解決するために、本発明に係るクロック生成装置は、
再生信号に位相ロックしたクロックを生成するクロック生成装置であり、
前記再生信号と前記クロックとの間の位相差信号及び基準信号に基づきクロックを発振するクロック発振部（７乃至１０）と、
前記再生信号と前記クロックとの位相ロック状態を判別する位相ロック判別部と（４）、
前記クロック発振部に供給する基準信号の設定値を自動調整する基準信号自動調整部（４、６）と、
前記基準信号自動調整部による過去の自動調整動作で設定した設定値を格納するメモリ（５）とを備え、
前記基準信号自動調整部は、前記メモリに前記設定値が格納されていない場合、および前記メモリに格納されている設定値を前記クロック発振部に供給しても、前記位相ロック判別部により、前記再生信号と前記クロックとが位相ロック状態にないと判別された場合に限り、自動調整動作を実行するようにしたことを特徴とするものである。
【００１１】
また、本発明に係るクロック生成装置の前記クロック発振部は、前記再生信号と前記クロックとの間の位相差信号を生成する位相比較部（７）と、前記位相差信号と前記基準信号との差分を増幅して出力する差動アンプ（８）と、前記差動アンプの出力に基づく周波数のクロックを生成する電圧制御発振器（１０）とにより構成されていることを特徴とするものである。
【００１２】
また、前記クロック発振部の発振するクロックに基づき前記再生信号に誤り訂正処理を施す誤り訂正部（３）を備え、
前記位相ロック判別部は、前記誤り訂正部から出力されるエラーレートに関する情報によって前記再生信号と前記クロックとが位相ロック状態にあるか否かを判別するようにしたことを特徴とするものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態につき、好ましい実施例により詳細に説明する。
図１は、本発明の実施例に係るクロック生成装置を説明するためのブロック図であり、同図において、１は図示しないヘッドで再生された再生信号が入来し、この再生信号の波形整形を行う波形等化部、２は波形等化部１で波形整形した再生信号におけるディジタル値を検出する信号検出部、３は信号検出部２で検出したディジタル値における誤りを検出すると共に、その誤りを訂正したディジタル値を出力する誤り訂正部である。また、この誤り訂正部３は、誤り訂正をしたディジタル値とは別に、エラーレートに関する情報も出力する
【００１４】
そして、４は誤り訂正部３が出力する誤り量に関する情報を参照しつつ、後述する差動アンプ８での基準信号の演算を行うマイコン、５はマイコン４と相互接続され、マイコン４で演算したディジタル値を蓄えておくメモリ、６はマイコン４の出力するディジタル値に応じた電圧信号を出力するＥＶＲ（Electrically Variable Resistor）である。
【００１５】
また、７は信号検出部２が出力するディジタル値の位相と後述する電圧制御発振器１０の出力するクロックの位相とを比較して、その位相差に応じた誤差信号を出力する位相比較部、８は位相比較部７からの誤差信号がその一方の入力端子に供給され、ＥＶＲ６の出力する電圧信号が他方の入力端子に供給され、これらの差分を増幅した差分増幅信号を出力する差動アンプである。
【００１６】
また、９は差動アンプ８の出力する差分増幅信号の高周波成分を除去して出力するローパスフィルタ、１０はローパスフィルタ９の出力に応じた周波数のクロックを生成する電圧制御発振器であり、この電圧制御発振器１０の出力が、波形等化１及び信号検出部２を含む各部に供給される。このように、位相比較部７、差動アンプ８、ローパスフィルタ９、電圧制御発振器１０によりＰＬＬが形成されている。
【００１７】
以下、本発明に係るクロック生成装置における基準信号の自動調整の動作について説明する。再生信号の指示を行うとヘッドからの再生信号が波形等化部１に供給され、信号検出部２は波形等化を終えた再生信号からディジタル値を検出する。なお、その際、マイコン４は、ＥＶＲ６に対して初期値Ｄ０を出力しており、電圧制御発振器１０は、この初期値Ｄ０に応じた周波数のクロックを出力している。
【００１８】
そして、誤り訂正部３は、信号検出部２で検出したディジタル値の誤り検出及び訂正処理を行うが、再生信号の位相と電圧制御発振器１０の出力しているクロックの位相とがずれている場合には、正常な波形等化及び信号検出処理が行えないため、エラーレートは高くなる。また、このような場合には、誤りの訂正処理が正常に行えないため、誤り訂正部３の後段に設けられる図示しない復調部は、再生デジタルデータの復調を行うことができない。
【００１９】
従って、誤り訂正部３の出力するエラーレートが例えば再生デジタルデータの復調を行う限界値である所定値を超えている場合には、基準信号、つまりマイコン４がＥＶＲ６に出力するディジタル値を自動調整する。なお、その際、仮にマイコン４の出力値が適切な値であっても、ＰＬＬのロックには多少の時間を要することがあるため、マイコン４がＥＶＲ６に信号を出力してから所定時間経過後のエラーレートにより、自動調整を行うか否かを決定すればよい。また、その際、位相比較部２４、差動アンプ２５、ローパスフィルタ２６、電圧制御発振器２７は、図３で示した対応する各部と同様に動作する。
【００２０】
マイコン４は、まず、初期値Ｄ０をＥＶＲ６に出力し、誤り訂正部３が出力するエラーレートの情報が前記所定値を超えている場合には、初期値Ｄ０より小さい最小値Ｄｍｉｎを出力し、誤り訂正部３の出力するエラーレートが所定値となるまで、その出力値を最小値Ｄｍｉｎからインクリメントする。そして、エラーレートが所定値となった時点での出力値を下限値Ｄ１として保持しておく。
【００２１】
また、その後マイコン４は、その出力値を初期値Ｄ０より大きい最大値Ｄｍａｘとし、誤り訂正部３の出力するエラーレートが所定値となるまで、その出力値を最大値Ｄｍａｘからデクリメントして、エラーレートが所定値となった時点での出力値を上限値Ｄ２とする。そして、下限値Ｄ１と上限値Ｄ２との平均値を第１の設定値Ｄｓｅｔ１として出力する。
【００２２】
このようにしてマイコン４が、その出力値を第１の設定値Ｄｓｅｔ１とすることにより、再生信号と電圧制御発振器１０の出力するクロックとが位相ロックするよう制御されるが、その時の第１の設定値Ｄｓｅｔ１は、メモリ５内に書き込まれる。そして、次回の信号再生開始時には、マイコン４は初期値Ｄ０に代わり、メモリ５内に格納される第１の設定値Ｄｓｅｔ１をまず出力する。
【００２３】
なお、以上の自動調整は、装置の製造工程で行っておいても、また、装置の製造工程では行わずに、実際に使用者がその製品を使用する際に最初に行うようにしても良い。
【００２４】
このように、実施例に係るクロック生成装置では、差動アンプ８に供給される基準信号が自動調整されるため、製造工程で人手によって調整する必要がない。また、経年変化や温度変化等の環境変化により各部の特性が変化した場合でも、基準信号の自動調整が再度実行されるため、このような場合であっても正常な再生を行うことができる。
【００２５】
また、他のディジタル信号記録再生装置で記録した記録媒体からの信号を再生させた場合、記録装置毎に信号の特性が異なる場合があるため、このような記録媒体から再生を行う毎に、基準信号の自動調整が必要となってしまう。また、１つの記録媒体上に、異なる記録装置で記録した信号が混在する場合には、この記録媒体からの信号の再生途中で、基準信号の自動調整をする必要がでてしまう。
【００２６】
従って、実施例に係るクロック生成装置は、メモリ５内に複数の設定値が格納可能に構成されている。以下、図２を用いて、実施例に係るクロック生成装置の動作の詳細を説明する。使用者が再生指示を行うと（Ｆ１０１）、マイコン４は、前述の如くメモリ５に第１の設定値Ｄｓｅｔ１が格納されていれば、この第１の設定値Ｄｓｅｔ１を出力し、何も格納されていなければ、初期値Ｄ０を出力する。
【００２７】
そして、ＰＬＬがロックするのに必要な所定時間経過後、誤り訂正部３からのエラーレートが前記所定値を超えている場合には、ＰＬＬがロックできないとみなしてＦ１０３に進む一方、誤り訂正部３からのエラーレートが前記所定値以下であれば、ＰＬＬがロックできるとみなしてＦ１０９に進む。
【００２８】
ここで、ＰＬＬがロックできない場合には、マイコン４はメモリ５内に他の設定値が格納されているか否かを確認し、他の設定値が格納されていればこの設定値を読み出して出力する一方、他の設定値が格納されていなければ、それまでの値を出力し続ける。つまり、過去の再生時に設定した、第２の設定値Ｄｓｅｔ２あるいは第３の設定値Ｄｓｅｔ３等があれば、これらの設定値を読み出してＥＶＲ６に出力する一方、このような設定値が格納されていない場合には、それまでの値を出力し続ける。
【００２９】
そして、前記所定時間経過後、誤り訂正部３からのエラーレートが前記所定値を超えている場合には、ＰＬＬがロックできないとみなしてＦ１０５に進む一方、誤り訂正部３からのエラーレートが前記所定値以下であれば、ＰＬＬがロックできるとみなしてＦ１０９に進む。
【００３０】
なお、前述の如く、メモリ４内に多数の設定値が格納されている場合には、これらの設定値を１つずつ順に出力し、いずれの設定値でもエラーレートが前記所定値を超えている場合には、ＰＬＬがロックできないとみなしてＦ１０５に進む。
【００３１】
そして、このように、マイコン４の初期値Ｄ０またはメモリ５内に格納されているいずれの設定値を用いてもエラーレートが前記所定値を超えている場合に限り、基準信号の自動調整を開始し（Ｆ１０５）、この自動調整によっても尚且つエラーレートが前記所定値を超えている場合には、正常な再生は行うことができないとみなしてエラー表示を行う（Ｆ１０８）一方、エラーレートが前記所定値以下となればその時の出力値を新たな設定値としてメモリ５に書き込む（Ｆ１０７）と同時に、信号の再生を行う（Ｆ１０９）。
【００３２】
そして、信号の再生後であっても、ＰＬＬがロック状態にあるか否かが監視され（Ｆ１０２）、ＰＬＬがロックできないとみなされた場合には、Ｆ１０３以降の処理が繰り返される。
【００３３】
以上のように、本実施例に係るクロック生成装置では、基準信号の自動調整を行う毎に、その設定値をメモリ５に書き込み、メモリ５内の設定値のいずれを使用してもＰＬＬがロックできない場合に限り、基準信号の自動調整を行うようにした。従って、例えば、異なる複数の記録装置で記録した記録媒体を切り換えて使用する場合等、記録媒体を切り換える毎に自動調整を行うことがなく、非常に短い時間内でＰＬＬをロック状態とさせることが可能となる。
【００３４】
また、１台の記録装置が複数の記録モードを備え、記録モードにより使用するヘッドが異なる場合には、異なる記録モードでの記録信号が混在する記録媒体からの再生時に、基準信号を調整する必要がある場合もあるが、このような場合であっても、非常に短い時間内でＰＬＬをロック状態とさせることが可能となる。
【００３５】
また、以上の実施例では、ＰＬＬがロックしているか否かをエラーレートにより判別した例を示したが、他の条件に基づきＰＬＬがロックしていないと判別しても良いことは言うまでもない。また、基準信号の自動調整においても、エラーレートに基づき設定値を決定した例を示したが、これに限らず、他の条件に基づき、基準信号の自動調整を行うようにしても構わない。また、メモリ５を着脱可能に構成し、使用者が複数のメモリ５を差し替えられるよう構成しても良く、また、このメモリ５を記録媒体上に設けても構わない。
【００３６】
【発明の効果】
本発明に係るクロック生成装置によれば、過去の自動調整動作で設定したクロック発振部の動作設定値がメモリに格納されていない場合、および格納される設定値を使用してクロック発振部を動作させても再生信号とクロックとが位相ロックしない場合に限り、設定値の自動調整動作を実行するため、非常に短い時間内に再生信号とクロックとを位相ロックさせることが可能となる。
【００３７】
【図面の簡単な説明】
【図１】本発明の実施例に係るクロック生成装置を説明するための図である。
【図２】本発明の実施例に係るクロック生成装置の動作を説明するための図である。
【図３】従来のディジタル信号記録再生装置の信号再生系を示す図である。
【符号の説明】
１、２１…波形等化部
２、２２…信号検出部
３、２３…誤り訂正部
４…マイコン
５…メモリ
６…ＥＶＲ
７、２４…位相比較部
８、２５…差動アンプ
９、２６…ローパスフィルタ
１０、２７…電圧制御発振器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a clock generation device that generates a reference clock phase-locked to a reproduction signal reproduced from a recording medium.
[0002]
[Prior art]
There is known a digital signal recording / reproducing apparatus for recording / reproducing a digital signal composed of video information or audio information on a recording medium. FIG. 3 is a diagram for explaining a signal reproducing system in such a digital signal recording / reproducing apparatus.
[0003]
In the figure, when a reproduction signal reproduced from a head (not shown) enters the waveform equalization unit 21, the waveform equalization unit 21 performs waveform shaping of the reproduction signal, and the signal detection unit 22 performs a digital value in the reproduction signal. Is detected. The digital value is subjected to error detection and correction processing by the error correction unit 23 and then output to a signal demodulation unit (not shown).
[0004]
Here, each of the waveform equalization unit 21, the signal detection unit 22, and the error correction unit 23 operates based on the clock output from the voltage controlled oscillator (VCO) 27. A phase-locked loop (hereinafter referred to as PLL) is formed so as to match the phase of the output clock. That is, a PLL formed by the phase comparator 24, the differential amplifier 25, the low pass filter (LPF) 26, and the voltage controlled oscillator 27 is provided.
[0005]
First, the phase of the digital value output from the signal detection unit 22 and the clock output from the voltage controlled oscillator 27 are compared by the phase comparison unit 24, and the phase comparison unit 24 converts the error signal corresponding to this phase difference into a differential amplifier. 25 is supplied to one input terminal. A reference signal is supplied to the other input terminal of the differential amplifier 25, and the differential amplifier 25 outputs a differential amplified signal obtained by amplifying the difference between the reference signal and the error signal output from the phase comparison unit 24. Output to the low-pass filter 26.
[0006]
The high-frequency component of the differential amplification signal output from the differential amplifier 25 is removed by the low-pass filter 26, and the voltage-controlled oscillator 27 generates a clock according to the output of the low-pass filter 26. Are controlled to phase lock.
[0007]
[Problems to be solved by the invention]
However, in the digital signal recording / reproducing apparatus configured as described above, it is necessary to manually adjust the reference signal in the manufacturing process so that the frequency of the clock output from the voltage controlled oscillator 27 becomes the average frequency of the reproduced signal. The work was complicated.
[0008]
Even if this reference signal is adjusted to the optimum value once, if the characteristics of each part change due to environmental changes such as secular change and temperature change, not only adjustment is necessary again, but also other digital signal recording / reproducing apparatus When the signal is reproduced from the recording medium recorded in (1), the PLL may not be phase locked.
[0009]
The present invention has been made to solve the problems as described above, and realizes automatic adjustment of the reference signal and quick phase adjustment even when reproducing a signal from a recording medium recorded by another apparatus. An object of the present invention is to provide a clock generation device capable of performing the above.
[0010]
[Means for Solving the Problems]
In order to solve the above problems, a clock generation device according to the present invention provides:
A clock generation device that generates a clock phase-locked to a reproduction signal;
A clock oscillation unit (7 to 10) for oscillating a clock based on a phase difference signal and a reference signal between the reproduction signal and the clock;
(4) a phase lock discriminating unit for discriminating a phase lock state between the reproduction signal and the clock;
A reference signal automatic adjustment unit (4, 6) for automatically adjusting a set value of a reference signal supplied to the clock oscillation unit;
A memory (5) for storing a set value set in the past automatic adjustment operation by the reference signal automatic adjustment unit;
When the set value is not stored in the memory and when the set value stored in the memory is supplied to the clock oscillating unit, the reference signal automatic adjusting unit causes the phase lock determining unit to only when said clock and the reproduction signal is not determined to be in phase-locked state, is characterized in that so as to perform the automatic adjustment operation.
[0011]
Also, the clock oscillation of the clock generating apparatus according to the present invention, the phase comparator for generating a phase difference signal between the reproduced signal and the clock (7), and the position phase difference signal and the reference signal A differential amplifier (8) that amplifies and outputs the difference and a voltage-controlled oscillator (10) that generates a clock having a frequency based on the output of the differential amplifier are characterized by the above.
[0012]
An error correction unit (3) for performing error correction processing on the reproduced signal based on a clock oscillated by the clock oscillation unit;
The phase lock determination unit is configured to determine whether or not the reproduction signal and the clock are in a phase lock state based on information on an error rate output from the error correction unit. .
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described in detail.
FIG. 1 is a block diagram for explaining a clock generation apparatus according to an embodiment of the present invention. In FIG. 1, reference numeral 1 denotes a reproduction signal reproduced by a head (not shown), and waveform shaping of the reproduction signal is performed. 2 is a signal detection unit for detecting a digital value in a reproduction signal that has been waveform-shaped by the waveform equalization unit 1, and 3 is for detecting an error in the digital value detected by the signal detection unit 2 An error correction unit that outputs a digital value obtained by correcting the above. The error correction unit 3 also outputs information on the error rate separately from the digital value subjected to error correction.
4 is a microcomputer for calculating a reference signal in a differential amplifier 8 to be described later while referring to information on the error amount output by the error correction unit 3, and 5 is interconnected with the microcomputer 4 and is calculated by the microcomputer 4. A memory 6 stores a digital value, and an EVR (Electrically Variable Resistor) 6 outputs a voltage signal corresponding to the digital value output from the microcomputer 4.
[0015]
Reference numeral 7 denotes a phase comparison unit that compares the phase of a digital value output from the signal detection unit 2 with the phase of a clock output from a voltage controlled oscillator 10 described later, and outputs an error signal corresponding to the phase difference. Is a differential amplifier that supplies an error signal from the phase comparator 7 to one input terminal thereof, a voltage signal output from the EVR 6 to the other input terminal, and outputs a differential amplified signal obtained by amplifying the difference between them. is there.
[0016]
Reference numeral 9 denotes a low-pass filter that removes and outputs a high-frequency component of the differential amplification signal output from the differential amplifier 8, and 10 is a voltage-controlled oscillator that generates a clock having a frequency corresponding to the output of the low-pass filter 9. The output of the controlled oscillator 10 is supplied to each unit including the waveform equalization 1 and the signal detection unit 2. As described above, the phase comparator 7, the differential amplifier 8, the low-pass filter 9, and the voltage controlled oscillator 10 form a PLL.
[0017]
The operation of automatic adjustment of the reference signal in the clock generator according to the present invention will be described below. When the reproduction signal is instructed, the reproduction signal from the head is supplied to the waveform equalization unit 1, and the signal detection unit 2 detects a digital value from the reproduction signal after waveform equalization. At that time, the microcomputer 4 outputs an initial value D0 to the EVR 6, and the voltage controlled oscillator 10 outputs a clock having a frequency corresponding to the initial value D0.
[0018]
The error correction unit 3 performs error detection and correction processing of the digital value detected by the signal detection unit 2, but the phase of the reproduction signal and the phase of the clock output from the voltage controlled oscillator 10 are shifted. However, since normal waveform equalization and signal detection processing cannot be performed, the error rate becomes high. In such a case, since the error correction process cannot be performed normally, a demodulation unit (not shown) provided after the error correction unit 3 cannot demodulate the reproduced digital data.
[0019]
Therefore, when the error rate output from the error correction unit 3 exceeds a predetermined value, which is a limit value for demodulating reproduced digital data, for example, the reference signal, that is, the digital value output from the microcomputer 4 to the EVR 6 is automatically adjusted. To do. At this time, even if the output value of the microcomputer 4 is an appropriate value, it may take some time to lock the PLL. Therefore, after the microcomputer 4 outputs a signal to the EVR 6, a predetermined time has elapsed. Whether or not to perform automatic adjustment may be determined based on the error rate. At that time, the phase comparator 24, the differential amplifier 25, the low pass filter 26, and the voltage controlled oscillator 27 operate in the same manner as the corresponding units shown in FIG.
[0020]
The microcomputer 4 first outputs the initial value D0 to the EVR 6, and when the error rate information output by the error correction unit 3 exceeds the predetermined value, outputs the minimum value Dmin smaller than the initial value D0. The output value is incremented from the minimum value Dmin until the error rate output by the error correction unit 3 reaches a predetermined value. Then, the output value when the error rate reaches the predetermined value is held as the lower limit value D1.
[0021]
Thereafter, the microcomputer 4 sets the output value to a maximum value Dmax larger than the initial value D0, and decrements the output value from the maximum value Dmax until the error rate output by the error correction unit 3 reaches a predetermined value. The output value when the rate reaches the predetermined value is set as the upper limit value D2. Then, an average value of the lower limit value D1 and the upper limit value D2 is output as the first set value Dset1.
[0022]
In this way, the microcomputer 4 controls the reproduction signal and the clock output from the voltage controlled oscillator 10 to be phase-locked by setting the output value to the first set value Dset1, but the first value at that time is controlled. The set value Dset1 is written in the memory 5. At the start of the next signal reproduction, the microcomputer 4 first outputs the first set value Dset1 stored in the memory 5 instead of the initial value D0.
[0023]
Note that the automatic adjustment described above may be performed first when the user actually uses the product, even if the automatic adjustment is performed in the device manufacturing process or not in the device manufacturing process. .
[0024]
As described above, in the clock generation device according to the embodiment, since the reference signal supplied to the differential amplifier 8 is automatically adjusted, it is not necessary to adjust manually in the manufacturing process. Further, even when the characteristics of each part change due to environmental changes such as aging and temperature changes, the reference signal is automatically adjusted again, so that normal reproduction can be performed even in such a case.
[0025]
In addition, when a signal from a recording medium recorded by another digital signal recording / reproducing apparatus is reproduced, the characteristics of the signal may be different for each recording apparatus. Automatic signal adjustment is required. In addition, when signals recorded by different recording devices are mixed on one recording medium, it is necessary to automatically adjust the reference signal during the reproduction of the signal from the recording medium.
[0026]
Therefore, the clock generation device according to the embodiment is configured to be able to store a plurality of setting values in the memory 5. The details of the operation of the clock generation apparatus according to the embodiment will be described below with reference to FIG. When the user gives a reproduction instruction (F101), the microcomputer 4 outputs the first set value Dset1 if the first set value Dset1 is stored in the memory 5 as described above, and nothing is stored. If not, the initial value D0 is output.
[0027]
Then, if the error rate from the error correction unit 3 exceeds the predetermined value after a predetermined time required for the PLL to lock, it is determined that the PLL cannot be locked and the process proceeds to F103, while the error correction unit If the error rate from 3 is equal to or less than the predetermined value, it is considered that the PLL can be locked and the process proceeds to F109.
[0028]
Here, when the PLL cannot be locked, the microcomputer 4 checks whether or not another set value is stored in the memory 5, and if another set value is stored, reads the set value and outputs it. On the other hand, if other setting values are not stored, the values up to that point are continuously output. In other words, if there is the second set value Dset2 or the third set value Dset3 set at the time of the past reproduction, these set values are read and output to the EVR 6, while such set values are not stored. In that case, it continues to output the previous value.
[0029]
When the error rate from the error correction unit 3 exceeds the predetermined value after the predetermined time has elapsed, it is considered that the PLL cannot be locked and the process proceeds to F105, while the error rate from the error correction unit 3 is If it is equal to or smaller than the predetermined value, it is considered that the PLL can be locked, and the process proceeds to F109.
[0030]
As described above, when a large number of setting values are stored in the memory 4, these setting values are sequentially output one by one, and the error rate exceeds the predetermined value at any setting value. In the case, it is considered that the PLL cannot be locked, and the process proceeds to F105.
[0031]
As described above, automatic adjustment of the reference signal is started only when the error rate exceeds the predetermined value regardless of the initial value D0 of the microcomputer 4 or any setting value stored in the memory 5. However, if the error rate exceeds the predetermined value even after this automatic adjustment, it is regarded that normal reproduction cannot be performed and an error is displayed (F108). If it is below the predetermined value, the output value at that time is written as a new set value in the memory 5 (F107), and at the same time, the signal is reproduced (F109).
[0032]
Even after the signal is reproduced, it is monitored whether or not the PLL is locked (F102). If it is determined that the PLL cannot be locked, the processes after F103 are repeated.
[0033]
As described above, each time the reference signal is automatically adjusted, the clock generation device according to the present embodiment writes the set value into the memory 5 and the PLL is locked regardless of which set value in the memory 5 is used. The reference signal was automatically adjusted only when it was not possible. Therefore, for example, when switching and using recording media recorded by a plurality of different recording apparatuses, automatic adjustment is not performed every time the recording medium is switched, and the PLL can be locked in a very short time. It becomes possible.
[0034]
In addition, when one recording device has a plurality of recording modes and the head to be used differs depending on the recording mode, it is necessary to adjust the reference signal when reproducing from a recording medium in which recording signals in different recording modes are mixed. Even in such a case, the PLL can be locked in a very short time.
[0035]
Moreover, although the example which discriminate | determined by the error rate whether the PLL was locked was shown in the above Example, it cannot be overemphasized that it may discriminate | determine that PLL is not locked based on other conditions. Also, in the automatic adjustment of the reference signal, an example in which the set value is determined based on the error rate has been shown. However, the present invention is not limited to this, and the reference signal may be automatically adjusted based on other conditions. Further, the memory 5 may be configured to be detachable so that the user can replace the plurality of memories 5, or the memory 5 may be provided on a recording medium.
[0036]
【The invention's effect】
According to the clock generation device of the present invention, when the operation setting value of the clock oscillation unit set in the past automatic adjustment operation is not stored in the memory, and the clock oscillation unit is operated using the stored setting value. Even if the reproduction signal and the clock are not phase-locked, the automatic adjustment of the set value is executed only when the reproduction signal and the clock are not phase-locked. Therefore, the reproduction signal and the clock can be phase-locked within a very short time.
[0037]
[Brief description of the drawings]
FIG. 1 is a diagram for explaining a clock generation device according to an embodiment of the present invention;
FIG. 2 is a diagram for explaining an operation of the clock generation apparatus according to the embodiment of the present invention.
FIG. 3 is a diagram showing a signal reproducing system of a conventional digital signal recording / reproducing apparatus.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1, 21 ... Waveform equalization part 2, 22 ... Signal detection part 3, 23 ... Error correction part 4 ... Microcomputer 5 ... Memory 6 ... EVR
7, 24: Phase comparison unit 8, 25: Differential amplifier 9, 26: Low pass filter 10, 27: Voltage controlled oscillator

Claims

再生信号に位相ロックしたクロックを生成するクロック生成装置であり、
前記再生信号と前記クロックとの間の位相差信号及び基準信号に基づきクロックを発振するクロック発振部と、
前記再生信号と前記クロックとの位相ロック状態を判別する位相ロック判別部と、
前記クロック発振部に供給する基準信号の設定値を自動調整する基準信号自動調整部と、
前記基準信号自動調整部による過去の自動調整動作で設定した設定値を格納するメモリとを備え、
前記基準信号自動調整部は、前記メモリに前記設定値が格納されていない場合、および前記メモリに格納されている設定値を前記クロック発振部に供給しても、前記位相ロック判別部により、前記再生信号と前記クロックとが位相ロック状態にないと判別された場合に限り、自動調整動作を実行するようにしたことを特徴とするクロック生成装置。A clock generation device that generates a clock phase-locked to a reproduction signal;
A clock oscillation unit that oscillates a clock based on a phase difference signal and a reference signal between the reproduction signal and the clock; and
A phase lock discriminating unit for discriminating a phase lock state between the reproduction signal and the clock;
A reference signal automatic adjustment unit for automatically adjusting a set value of a reference signal supplied to the clock oscillation unit;
A memory for storing a setting value set in the past automatic adjustment operation by the reference signal automatic adjustment unit,
When the set value is not stored in the memory and when the set value stored in the memory is supplied to the clock oscillating unit, the reference signal automatic adjusting unit causes the phase lock determining unit to only when said clock and the reproduction signal is not determined to be a phase-locked state, the clock generator being characterized in that so as to perform the automatic adjustment operation.

前記クロック発振部は、前記再生信号と前記クロックとの間の位相差信号を生成する位相比較部と、前記位相差信号と前記基準信号との差分を増幅して出力する差動アンプと、前記差動アンプの出力に基づく周波数のクロックを生成する電圧制御発振器とにより構成されていることを特徴とする請求項１記載のクロック生成装置。Wherein the clock oscillator section includes a phase comparator for generating a phase difference signal between the reproduced signal and the clock, a differential amplifier for amplifying and outputting a difference between the position phase difference signal and the reference signal, the 2. The clock generator according to claim 1, comprising a voltage controlled oscillator that generates a clock having a frequency based on an output of the differential amplifier.

前記クロック発振部の発振するクロックに基づき前記再生信号に誤り訂正処理を施す誤り訂正部を備え、
前記位相ロック判別部は、前記誤り訂正部から出力されるエラーレートに関する情報によって前記再生信号と前記クロックとが位相ロック状態にあるか否かを判別するようにしたことを特徴とする請求項１または２記載のクロック生成装置
。An error correction unit that performs error correction processing on the reproduction signal based on a clock oscillated by the clock oscillation unit;
2. The phase lock determination unit according to claim 1, wherein the phase lock determination unit determines whether or not the reproduction signal and the clock are in a phase lock state based on information on an error rate output from the error correction unit. Or the clock generator of 2.