JP3689990B2 - PLL circuit - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は入力信号に同期した発振周波数信号（クロック）を得ることのできる、例えばデジタル方式のＰＬＬ（フェイズ・ロックド・ループ）回路に関するものである。
【０００２】
【従来の技術】
例えば光ディスクや光磁気ディスク、磁気テープなどの記録媒体に記録したデジタルデータを再生する場合には、記録媒体から読み出した情報から再生データを抽出（デコード）するために、ビット抜き出しのための再生クロック（いわゆるビットクロック信号）が必要とされる。このような、読出情報に同期したクロックを生成するためには、一般にＰＬＬ回路が用いられる。
【０００３】
ＰＬＬ回路としては従来よりアナログ回路として形成されることが多かったが、近年ではＰＬＬ回路のデジタル化も進んでいる。デジタルＰＬＬ回路は、位相誤差検出部、誤差信号のフィルタリング処理部、クロック発振回路部をデジタル化することで実現される。
【０００４】
図５にデジタルＰＬＬ回路の一例を示す。この例は、ＣＤ（コンパクトディスク）やＭＤ（ミニディスク）で採用されている変調方式であるＥＦＭ（８−１４変調）された信号から、それに同期したクロックを得るＰＬＬ回路であるとする。即ちＣＤやＭＤの再生装置において、ディスクから抽出されたＥＦＭ信号から、そのデコードのための再生クロックを生成する回路である。
【０００５】
このデジタルＰＬＬ回路はエッジ検出部８１、位相比較器８２、ローパスフィルタ８３、発振器９０を有している。
発振器９０としては、リミッタ９１、カウンタ９２、デコーダ９３、１／２分周期９４から形成されている。
エッジ検出部８１、位相比較器８２、カウンタ９２にはマスタークロックＭＣＫが供給される。また、発振器９０の出力が再生クロックＣＫｐとなるが、この再生クロックＣＫｐは位相比較器８２での比較基準信号として用いられるとともに、ローパスフィルタ８３（デジタルフィルタ）の処理クロックとされる。
【０００６】
ＥＦＭ信号はエッジ検出部８１に入力され、エッジタイミングが抽出される。そして、そのエッジタイミング検出信号が位相比較器８２において再生クロックＣＫｐの位相と比較され、位相誤差情報が出力される。位相誤差情報はローパスフィルタ８３で帯域制限処理された後、発振器９０に入力される。
【０００７】
発振器９０は、入力された位相誤差情報に応じて分周比を変化させることで、ＥＦＭ信号に同期した再生クロックＣＫｐを得る構成とされている。
位相誤差情報はまずリミッタ９１に入力され、±１の値に制限される。即ち、位相誤差情報の値としては、『１』『０』『−１』のいづれかに制限されることになる。このリミッタ９１の出力は、カウンタ９２のロードデータとなる。
【０００８】
カウンタ９２は、ロード信号ＬＤに応じてリミッタ９１の出力をロードするとともに、マスタークロックＭＣＫに基づいてカウントアップを行なう。次段のデコーダ９３は、カウンタ９２の値が『３』になった場合に『１』を出力するように構成されている。またこのデコーダ９３の『１』出力がカウンタ９２に対するロード信号ＬＤとなっている。
【０００９】
このカウンタ９２、デコーダ９３の動作を図６で説明する。図６（ａ）はマスタークロックＭＣＫ、図６（ｂ）はロードタイミングでのリミッタ９１の出力、図６（ｃ）はカウンタ９２のカウント値、図６（ｄ）はデコーダ９３の出力を示している。
【００１０】
デコーダ９３の出力はカウンタ９２の値が『３』になると『１』となり、これがロード信号ＬＤとなるため、カウンタ９２は『３』の次の値としては、リミッタ９１の出力がロードされることになる。ここでリミッタ９１の出力が『０』である場合は、カウンタ９２はマスタークロックＭＣＫに基づいて『０』『１』『２』『３』とカウントアップしていく。そしてカウンタ９２の値が『３』になるとデコーダ９３の出力は『１』となるため、カウンタ９２の次の値としてはリミッタ９１の出力がロードされることになる。
【００１１】
そしてリミッタ９１の出力『１』がロードされれば、カウンタ９２は『１』『２』『３』とカウントアップしていき、『３』のときにデコーダ９３の出力は『１』となる。またリミッタ９１の出力『−１』がロードされた場合は、カウンタ９２は『−１』『０』『１』『２』『３』とカウントアップしていき、『３』のときにデコーダ９３の出力は『１』となる。
【００１２】
従って、デコーダ９３の出力で見ると、図６最下段に示すように、ロード値（リミッタ出力）が『０』のときは分周比４、ロード値が『１』のときは分周比３、ロード値が『−１』のときは分周比５としての、各分周動作が実現されていることになる。
【００１３】
図７に分周比の可変動作を示す。Ｔ１〜Ｔ３０は時間軸上のタイミングを示している。リミッタ入力としては、ローパスフィルタ８３からの位相誤差情報について、リミット後の値として示している。リミッタ出力は、カウンタ９２のロードデータとなる値のことであるが、この場合上段のリミッタ入力の値と同値となる。リミッタ入力（位相誤差情報）が各タイミングで図示するように推移していくときに、それに応じて分周比は最下段に示すように変化していくことになる。
【００１４】
このような分周比可変動作が実行されたデコーダ９３の出力は、１／２分周器９４で分周されて、パルスディーティが５０％とされた状態で、再生クロックＣＫｐとなる。つまりこの再生クロックＣＫｐは、ＥＦＭ信号の位相誤差に応じて分周比が可変されることで、ＥＦＭ信号に同期した周波数信号に収束されていくように発生されるものとなる。
【００１５】
【発明が解決しようとする課題】
ところでＥＦＭ信号のウインドウは３Ｔ〜１１Ｔとされている（０又は１の連続する長さが３〜１１に制限されている）が、このような信号の場合、ＰＬＬ回路が本来ロックすべき周波数とは異なる周波数にロックする（サイドロック）条件が生じ易い。サイドロックを防ぐためには、発振器の発振範囲を制限することが必要である。
【００１６】
上記のような分周比３〜分周比５の範囲で分周比が変化する発振器の場合、再生クロックＣＫｐの周波数は、ＭＣＫ／３〜ＭＣＫ／１０に制限されることになる。マスタークロックＭＣＫ／８がセンター周波数となるため、このＭＣＫ／８をｆｃとすると、発振器９０の発振範囲は 0.8ｆｃ〜1.33ｆｃとなる。
ところが実用上、このような発振範囲はサイドロックの防止という観点から見ると広すぎるものとなり、サイドロックが発生しやすい状況となっている。
【００１７】
発振範囲を狭めるには、センター周波数での分周比を上記例の『４』よりも大きく、例えば『８』『１６』『３２』などのようにすればよい。
ところがこのためにはマスタークロックＭＣＫの周波数を非常に高くする必要があり、動作が困難になったり消費電力が増大するという問題がある。
【００１８】
【課題を解決するための手段】
本発明はこのような問題点に鑑みて、マスタークロック周波数を高くすることなく、発振器の発振範囲を好適な範囲に制限し、サイドロックを防止できるＰＬＬ回路を提供することを目的とする。
【００１９】
このためＰＬＬ回路において、入力信号に対する誤差情報を検出する誤差検出手段と、前記誤差検出手段で検出された誤差情報に基づいて分周比を変化させることで発振周波数を変化させて前記入力信号に同期した周波数信号を発生させることのできる発振手段と、誤差情報に基づいた前記発振手段での発振周波数を変化させる分周比の変化動作について分周比の可変範囲内における特定の分周比とされている状態が所定期間以上連続した場合にのみ許可する制御を行なうことで、前記発振手段で発生させる周波数信号の周波数範囲を制限することのできる発振周波数範囲制限手段と、を備えるようにする。
【００２０】
【発明の実施の形態】
以下本発明の実施の形態として、ミニディスク再生装置に搭載されるＰＬＬ回路を例にあげる。
ミニディスク再生装置はミニディスクと呼ばれる記録可能な光磁気ディスクや再生専用の光ディスクを用いたオーディオデータ再生装置として知られているものである。
【００２１】
図１は再生装置の概略的なブロック図を示している。
音声データが記録されているディスク１（ミニディスクと呼ばれる光磁気ディスク又は光ディスク）はスピンドルモータ２により回転駆動される。
光学ヘッド３は回転されているディスク１に対してレーザ光を照射し、その反射光を検出することで再生動作を行なう。
【００２２】
このため光学ヘッド３にはレーザ出力手段としてのレーザダイオード、偏光ビームスプリッタや対物レンズ等からなる光学系、及び反射光を検出するためのディテクタ等が搭載されている。対物レンズ３ａは２軸機構４によってディスク半径方向及びディスクに接離する方向に変位可能に保持されている。
光学ヘッド３全体は、スレッド機構５によりディスク半径方向に移動可能とされている。
【００２３】
再生動作によって、光学ヘッド３により光磁気ディスク１から検出された情報はＲＦアンプ７に供給される。ＲＦアンプ７は供給された情報の演算処理により、再生ＲＦ信号、トラッキングエラー信号、フォーカスエラー信号、グルーブ情報（光磁気ディスク１にプリグルーブ（ウォブリンググルーブ）として記録されている絶対位置情報）等を抽出する。
【００２４】
そして、抽出された再生ＲＦ信号は、２値化回路６で２値化されることでＥＦＭ信号としてのパルス列となり、ＥＦＭ／ＣＩＲＣデコーダ８に供給される。ＥＦＭ信号はＰＬＬ回路１０にも供給され、ＰＬＬ回路１０ではＥＦＭ信号に同期した再生クロックＣＫｐを生成する。この再生クロックＣＫｐはＥＦＭ／ＣＩＲＣデコーダ８に供給され、ＥＦＭ信号に対するデコード処理の基準クロックとなる。
【００２５】
ＲＦアンプ７で抽出されるグルーブ情報は、アドレスデコーダ１０に供給される。アドレスデコーダ１０はグルーブ情報からアドレスデータ（絶対位置情報）及びアドレスビットクロックを発生させ、ＥＦＭ／ＣＩＲＣデコーダ８に供給する。この絶対位置情報は、マイクロコンピュータによって構成されるシステムコントローラ１１に供給される。
また、データとして記録されているアドレスその他のサブコード情報は、ＥＦＭ信号がＥＦＭ／ＣＩＲＣデコーダ８でデコードされる際に抽出されるが、そのアドレス情報や制御動作に供されるサブコードデータもシステムコントローラ１１に供給され、各種の制御動作に用いられる。
【００２６】
ＲＦアンプ７で抽出されるトラッキングエラー信号、フォーカスエラー信号はサーボ回路９に供給される。
サーボ回路９は供給されたトラッキングエラー信号、フォーカスエラー信号や、システムコントローラ１１からのトラックジャンプ指令、アクセス指令、スピンドルモータ２の回転速度検出情報等により各種サーボ駆動信号を発生させ、２軸機構４及びスレッド機構５を制御してフォーカス及びトラッキング制御を行なう。またＥＦＭ／ＣＩＲＣデコーダ８からのＣＬＶサーボ信号に基づいてスピンドルモータ２を一定線速度（ＣＬＶ）に回転制御する。なお、場合によってはスピンドルモータ２の回転速度情報を得て一定角速度（ＣＡＶ）に回転制御するようにしてもよい。
【００２７】
ＥＦＭ信号はＥＦＭ／ＣＩＲＣデコーダ８でＥＦＭ復調、エラー訂正デコード、セクターデコード等のデコード処理された後、メモリコントローラ１２の制御によって一旦バッファメモリ１３に書き込まれる。バッファメモリ１３は１ＭビットのＤ−ＲＡＭが用いられたり、４Ｍビット、１６ＭビットのＤ−ＲＡＭが用いられる。
なお、光学ヘッド３による光磁気ディスク１からのデータの読み取り及び光学ヘッド３からバッファメモリ１３までの系における再生データの転送は高速レートで、しかも間欠的に行なわれる。
【００２８】
バッファメモリ１３に書き込まれたデータは、低速レートで継続的に読み出され、音声圧縮デコーダ１４に供給される。ミニディスクシステムにおいては記録データには音声圧縮処理が施されることでデータ量が約１／５とされるものであるが、このため再生時には音声圧縮デコーダ１４で記録時の圧縮処理とは逆の伸長処理が行なわれて元のデータ量のデジタルオーディオ信号とされる。
【００２９】
音声圧縮処理に対するデコード処理が行なわれた再生データはＤ／Ａ変換器１５によってアナログ音声信号とされ、出力端子１６から例えばＬ，Ｒアナログ音声信号として出力される。
【００３０】
システムコントローラ１１は再生装置全体を制御する部位とされ、以上のような再生動作に関して各部の動作制御を行なうことになる。
操作部１９はユーザー操作に供されるキーが設けられており、その操作情報はシステムコントローラ１１に供給される。システムコントローラ１１は操作情報に応じて再生、停止、サーチなどの動作を実行させる。
表示部２０は例えば液晶ディスプレイによって構成され、システムコントローラ１１の制御によって動作状態やモード、再生時間情報などの表示を行なう。
【００３１】
発振器２１は水晶系のマスタークロックＭＣＫを発生させる。マスタークロックＭＣＫはシステムコントローラ１１他必要各部に供給され、動作処理に用いられる。
【００３２】
このようなミニディスク再生装置に搭載される本例のＰＬＬ回路１０の構成を図２に示す。
このＰＬＬ回路１０はエッジ検出部３１、位相比較器３２、ローパスフィルタ３３、発振器３４を有したデジタル回路構成とされている。
【００３３】
エッジ検出部３１、位相比較器３２、発振器３４にはマスタークロックＭＣＫが供給される。また、発振器３４の出力が再生クロックＣＫｐとなるが、この再生クロックＣＫｐは位相比較器３２での比較基準信号として用いられるとともに、ローパスフィルタ３３（デジタルフィルタ）の処理クロックとされる。
【００３４】
２値化処理部６から出力されるＥＦＭ信号は、このＰＬＬ回路１０におけるエッジ検出部３１に入力され、エッジタイミングが抽出される。そして、そのエッジタイミング検出信号が位相比較器３２において再生クロックＣＫｐの位相と比較され、位相誤差情報が出力される。位相誤差情報はローパスフィルタ３３で帯域制限処理された後、発振器３４に入力される。
【００３５】
発振器３４は、いわゆるＮＣＯ（Number Controlled Oscillator）として形成され、入力された位相誤差情報に応じて分周比を変化させることで、ＥＦＭ信号に同期した再生クロックＣＫｐを得る構成とされている。
【００３６】
この発振器３４は、図３に示すように基本的にはリミッタ４１、カウンタ４２、デコーダ４３、１／２分周期４４から形成される。そしてこれらの基本的なＮＣＯとしての構成部分とは別に、ｎ段シフトレジスタ４５（本例の場合は４段シフトレジスタ４５-1〜４５-4とした）、ゲート回路４６を備えるようにしている。
【００３７】
まず基本的なＮＣＯとしての構成部分の動作としては、位相誤差情報に応じて分周比が可変され発振周波数（再生クロックＣＫｐ）が変化するものとなる。
ローパスフィルタ３３からの位相誤差情報はまずリミッタ４１に入力され、±１の値に制限される。即ち、位相誤差情報の値としては、『１』『０』『−１』のいづれかに制限されることになる。このリミッタ４１の出力は、カウンタ４２のロードデータとなる。
【００３８】
カウンタ４２は、ロード信号ＬＤに応じてリミッタ４１の出力をロードするとともに、マスタークロックＭＣＫに基づいてカウントアップを行なう。次段のデコーダ４３は、カウンタ４２の値が『３』になった場合に『１』を出力するように構成されている。またこのデコーダ４３の『１』出力がカウンタ４２に対するロード信号ＬＤとなっている。
【００３９】
このカウンタ４２、デコーダ４３の動作は、図６で説明した動作と同様となるため、ここでの重複説明は避けるが、デコーダ４３の出力で見ると、カウンタ４２のロード値（リミッタ出力）が『０』のときは分周比４、ロード値が『１』のときは分周比３、ロード値が『−１』のときは分周比５としての、各分周動作が実現される。
【００４０】
このような分周比可変動作が実行されたデコーダ４３の出力は、１／２分周器４４で分周されて、パルスディーティが５０％とされた状態で、再生クロックＣＫｐとなる。つまりこの再生クロックＣＫｐは、ＥＦＭ信号の位相誤差に応じて分周比が可変されることで、ＥＦＭ信号に同期した周波数信号に収束されていくように発生されるものとなる。
【００４１】
ただし本例では、シフトレジスタ４５及びゲート回路４６により、変化許可信号ＥＣを発生させ、この変化許可信号ＥＣでリミッタ４１の動作を制御するようにしている。
つまり変化許可信号ＥＣ＝『０』のときは、リミッタ４１の出力値は、そのときの入力値（つまり位相誤差情報）にかかわらず前値を保持し、出力値の変化が禁止された状態となる。そして変化許可信号ＥＣ＝『１』のときのみ、リミッタ４１の出力は入力された位相誤差情報に応じて『１』『０』『−１』のいずれかとなる。
【００４２】
変化許可信号ＥＣは、リミッタ出力＝『０』となることが４回以上連続したら『１』となる信号とされている。
即ちリミッタ４１の出力はシフトレジスタ４５に供給される。そしてシフトレジスタ４５のシフトクロックはデコーダ４３の出力が用いられるため、各レジスタ４５-1〜４５-4において、過去４タイミング分のリミッタ出力値（カウンタ４２のロード値）が保持されることになる。この各レジスタ４５-1〜４５-4のＱ出力はアンドゲート構成のゲート回路４６に反転入力されるため、各レジスタ４５-1〜４５-4のＱ出力、つまり各レジスタ４５-1〜４５-4に保持されている値が全て『０』であるときに、変化許可信号ＥＣは『１』となる。これは、リミッタ出力＝『０』となることが４回以上連続した場合に、リミッタ４１の出力が＋１〜−１の範囲で変化されることが許可されることを意味する。
【００４３】
また、変化許可信号ＥＣが『１』となり、変化が許可された次のタイミングで変化許可信号ＥＣ＝『０』となると、リミッタ４１の出力値の変化が禁止されるとともに、リミッタ４１の出力値は『０』にクリアされる。
【００４４】
このような変化許可信号ＥＣによってリミッタ４１の動作が制御されたうえでの、本例の発振器３４での分周比の可変動作を図４に示す。なおこの図４は前述した図７と同様の形態としており、Ｔ１〜Ｔ３０は時間軸上のタイミングを示している。リミッタ入力としては、ローパスフィルタ３３からの位相誤差情報について、リミット後の値として示している（本例の場合は、実際に常にリミットされた値が出力されるわけではない）。リミッタ出力は、カウンタ４２のロードデータとなる値のことである。また図中の矢印ＥＣは、変化許可信号ＥＣ＝『１』となるタイミングを示している。
比較を行ない易いように、リミッタ入力値（位相誤差情報）の推移は図７の例と同様にした。
【００４５】
この場合、Ｔ１〜Ｔ４時点で４回連続してリミッタ入力は『１』となっているが、変化許可信号ＥＣが『０』であるため、リミッタ出力の変化が許可されず、リミッタ出力（＝カウンタ４２のロードデータ）は『０』となっている。従ってこの期間は発振器３４は分周比４の動作状態となっている。
【００４６】
Ｔ４時点までで『ロード値＝０』が４回続いたことにより、変化許可信号ＥＣ＝『１』となり、Ｔ５時点でリミッタ入力＝『１』であったとすると、リミッタ出力の変化が許可されているため、リミッタ出力（ロード値）＝『１』となる。これによってＴ５時点の分周比は『３』となる。Ｔ５時点でリミッタ出力＝『１』となることでレジスタ４５-1の保持値が『１』となり、従って変化許可信号ＥＣ＝『０』となるため、Ｔ６時点ではリミッタ出力（ロード値）＝『０』となる。
【００４７】
以降Ｔ９時点まで変化許可信号ＥＣ＝『１』とならないため、リミッタ出力は位相誤差情報に関わらず『０』のままとなるが、Ｔ１０時点では変化許可信号ＥＣ＝『１』となり位相誤差情報『−１』に応じてリミッタ出力＝『−１』となり、カウンタ４２に『−１』がロードされる。
【００４８】
このような動作により、分周比は図示するように変化していくことになり、これを図７と比較してみると、本例のようにリミッタ出力が４回以上『０』が連続しなければ、カウンタ４２のロード値は変化しないようにされることで、分周比の変化がかなり制限されていることが分かる。
【００４９】
今、リミッタ入力である位相誤差情報の値がずっと『−１』に相当するレベルであった場合を考えると、分周比の推移は、『４』→『４』→『４』→『４』→『５』→『４』→『４』→『４』→『４』→『５』→『４』→『４』→ ・・・・・となる。
つまり５回に１回だけ分周比が『５』となり、その他の時点は４分周動作となる。この場合の平均分周比を考えると、
（４×４＋５）／５＝4.2 となる。
再生クロックＣＫｐとしての周波数は、センター周波数＝ｆｃとすると、
（４／4.2 ）×ｆｃ＝ 0.952ｆｃとなる。
【００５０】
同様に、リミッタ入力である位相誤差情報の値がずっと『１』に相当するレベルであった場合を考えると、分周比の推移は、『４』→『４』→『４』→『４』→『３』→『４』→『４』→『４』→『４』→『３』→『４』→『４』→ ・・・・・となる。
つまり５回に１回だけ分周比が『３』となり、その他の時点は４分周動作となる。この場合の平均分周比を考えると、
（４×４＋３）／５＝3.8 となる。
再生クロックＣＫｐとしての周波数は、
（４／3.8 ）×ｆｃ＝ 1.052ｆｃとなる。
【００５１】
従って本例の場合、発振器３４の発振周波数範囲は 0.952ｆｃ〜 1.052ｆｃとなり、従来例として説明した図５の発振器９０の発振周波数範囲 0.8ｆｃ〜1.33ｆｃに比べて、範囲がかなり制限されている。即ち本例の場合はマスタークロックＭＣＫの周波数を高くしなくても、サイドロックを有効に防止できる程度に発振周波数範囲を制限することができる。
【００５２】
なお、上記例ではシフトレジスタ４５を４段構成とし、４回連続してリミッタ出力が『０』となったら変化許可信号ＥＣ＝『１』とするようにしたが、シフトレジスタ４５を５段構成とすれば、５回連続してリミッタ出力が『０』となったら変化許可信号ＥＣ＝『１』となることになる。つまり、ｎ段構成のシフトレジスタ４５の『ｎ』の値を大きくすればするほど、発振周波数範囲を狭く制限できることになる。また『ｎ』の値をダイナミックに変化させるようにすると、発振周波数範囲をより細かく設定することができる。
もちろん、リミッタ出力『０』が３回連続したらに２回は変化許可信号ＥＣ＝『１』としてロード値の変化を許可するといったような制御も可能である。
もちろんシフトレジスタを用いなくても同様の制御は可能である。
【００５３】
また、上記例ではマスタークロックＭＣＫの１波単位で再生クロックＣＫｐの周期が変化する構成のデジタルＰＬＬ回路としたが、マスタークロックＭＣＫの半波単位で再生クロックＣＫｐの周期が変化するデジタルＰＬＬ回路においても、本発明は適用できるものである。
【００５４】
なお本例ではミニディスク再生装置に搭載されるデジタルＰＬＬ回路としたが、本発明のデジタルＰＬＬ回路はＣＤ再生装置、ＣＤ−ＲＯＭ再生装置、テープ再生装置など、各種の機器に搭載されるデジタルＰＬＬ回路として好適なものである。
【００５５】
【発明の効果】
以上説明したように本発明のデジタルＰＬＬ回路は、発振手段での誤差情報に応じた発振周波数の変化（例えば分周比の可変動作）について許可及び不許可の制御を行なうことで、発振手段で発生させる周波数信号の周波数範囲を制限するようにしている。これによってマスタークロック周波数を高くしなくても発振周波数範囲を制限でき、これによってサイドロックの発生を有効に防止することができる。
【００５６】
特にマスタークロック周波数と発振出力周波数の周波数比にあまり差がないような場合でも、簡単に発振周波数範囲の制限及びそれによるサイドロックの防止を実現できる。
さらに、マスタークロック周波数を高くしなくてもよいことから、動作速度限界の点や消費電力の削減という点で、非常に有利な構成となる。
【図面の簡単な説明】
【図１】本発明の実施の形態のデジタルＰＬＬ回路を搭載した再生装置のブロック図である。
【図２】実施の形態のデジタルＰＬＬ回路のブロック図である。
【図３】実施の形態のデジタルＰＬＬ回路の発振器のブロック図である。
【図４】実施の形態の発振器の分周比の推移の説明図である。
【図５】従来のデジタルＰＬＬ回路のブロック図である。
【図６】デジタルＰＬＬ回路の分周比可変動作の説明図である。
【図７】従来の発振器の分周比の推移の説明図である。
【符号の説明】
６ ２値化回路、８ ＥＦＭ／ＣＩＲＣデコーダ １０ デジタルＰＬＬ回路、１１ システムコントローラ、１２ メモリコントローラ、１３ バッファメモリ、１４ 音声圧縮デコーダ、３１ エッジ検出部、３２ 位相比較器、３３ローパスフィルタ、３４ 発振器、４１ リミッタ、４２ カウンタ、４３ デコーダ、４４ １／２分周期、４５ シフトレジスタ、４６ ゲート回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to, for example, a digital PLL (Phase Locked Loop) circuit capable of obtaining an oscillation frequency signal (clock) synchronized with an input signal.
[0002]
[Prior art]
For example, when reproducing digital data recorded on a recording medium such as an optical disk, a magneto-optical disk, or a magnetic tape, a reproduction clock for extracting bits in order to extract (decode) the reproduction data from information read from the recording medium. (A so-called bit clock signal) is required. In order to generate such a clock synchronized with the read information, a PLL circuit is generally used.
[0003]
The PLL circuit has been conventionally formed as an analog circuit in many cases, but in recent years, the PLL circuit has been digitized. The digital PLL circuit is realized by digitizing a phase error detection unit, an error signal filtering processing unit, and a clock oscillation circuit unit.
[0004]
FIG. 5 shows an example of a digital PLL circuit. In this example, it is assumed that the PLL circuit obtains a clock synchronized with an EFM (8-14 modulation) signal, which is a modulation method employed in a CD (compact disc) and an MD (mini disc). In other words, this is a circuit for generating a reproduction clock for decoding from an EFM signal extracted from a disk in a CD or MD reproduction apparatus.
[0005]
This digital PLL circuit has an edge detector 81, a phase comparator 82, a low-pass filter 83, and an oscillator 90.
The oscillator 90 is composed of a limiter 91, a counter 92, a decoder 93, and a half-minute period 94.
A master clock MCK is supplied to the edge detector 81, the phase comparator 82, and the counter 92. Further, the output of the oscillator 90 becomes the reproduction clock CKp, and this reproduction clock CKp is used as a comparison reference signal in the phase comparator 82 and is used as a processing clock for the low-pass filter 83 (digital filter).
[0006]
The EFM signal is input to the edge detector 81, and the edge timing is extracted. Then, the edge timing detection signal is compared with the phase of the reproduction clock CKp in the phase comparator 82, and phase error information is output. The phase error information is band-limited by the low-pass filter 83 and then input to the oscillator 90.
[0007]
The oscillator 90 is configured to obtain a recovered clock CKp synchronized with the EFM signal by changing the frequency division ratio according to the input phase error information.
The phase error information is first input to the limiter 91 and is limited to a value of ± 1. That is, the value of the phase error information is limited to one of “1”, “0”, and “−1”. The output of the limiter 91 becomes load data of the counter 92.
[0008]
The counter 92 loads the output of the limiter 91 according to the load signal LD and counts up based on the master clock MCK. The next stage decoder 93 is configured to output “1” when the value of the counter 92 becomes “3”. The output “1” of the decoder 93 is a load signal LD for the counter 92.
[0009]
The operations of the counter 92 and the decoder 93 will be described with reference to FIG. 6A shows the master clock MCK, FIG. 6B shows the output of the limiter 91 at the load timing, FIG. 6C shows the count value of the counter 92, and FIG. 6D shows the output of the decoder 93. Yes.
[0010]
The output of the decoder 93 becomes “1” when the value of the counter 92 becomes “3”, and this becomes the load signal LD. Therefore, the counter 92 is loaded with the output of the limiter 91 as the next value of “3”. become. Here, when the output of the limiter 91 is “0”, the counter 92 counts up to “0”, “1”, “2”, and “3” based on the master clock MCK. When the value of the counter 92 becomes “3”, the output of the decoder 93 becomes “1”, so that the output of the limiter 91 is loaded as the next value of the counter 92.
[0011]
When the output “1” of the limiter 91 is loaded, the counter 92 counts up to “1”, “2”, and “3”, and when the output is “3”, the output of the decoder 93 becomes “1”. When the output “−1” of the limiter 91 is loaded, the counter 92 counts up to “−1” “0” “1” “2” “3”. The output of is “1”.
[0012]
Accordingly, when viewed from the output of the decoder 93, as shown at the bottom of FIG. 6, when the load value (limiter output) is “0”, the frequency division ratio is 4, and when the load value is “1”, the frequency division ratio is 3. When the load value is “−1”, each frequency division operation with a frequency division ratio of 5 is realized.
[0013]
FIG. 7 shows the variable operation of the division ratio. T1 to T30 indicate timings on the time axis. As the limiter input, the phase error information from the low-pass filter 83 is shown as a value after the limit. The limiter output is a value that becomes the load data of the counter 92. In this case, the limiter output has the same value as the value of the upper limiter input. When the limiter input (phase error information) changes as shown in the figure at each timing, the frequency division ratio changes accordingly as shown in the lowermost stage.
[0014]
The output of the decoder 93 in which such a division ratio variable operation has been performed is divided by the ½ divider 94 and becomes the reproduction clock CKp in a state where the pulse duty is 50%. That is, the reproduction clock CKp is generated so as to converge to a frequency signal synchronized with the EFM signal by changing the frequency division ratio according to the phase error of the EFM signal.
[0015]
[Problems to be solved by the invention]
By the way, the window of the EFM signal is set to 3T to 11T (the continuous length of 0 or 1 is limited to 3 to 11). In such a signal, the frequency that the PLL circuit should originally lock is set. Tends to cause conditions to lock to different frequencies (side lock). In order to prevent side lock, it is necessary to limit the oscillation range of the oscillator.
[0016]
In the case of the oscillator in which the frequency division ratio changes within the range of the frequency division ratio 3 to 5 as described above, the frequency of the reproduction clock CKp is limited to MCK / 3 to MCK / 10. Since the master clock MCK / 8 has a center frequency, the oscillation range of the oscillator 90 is 0.8 fc to 1.33 fc, where MCK / 8 is fc.
However, in practice, such an oscillation range is too wide from the viewpoint of preventing side lock, and side lock is likely to occur.
[0017]
In order to narrow the oscillation range, the frequency division ratio at the center frequency may be larger than “4” in the above example, for example, “8”, “16”, “32”, and the like.
However, for this purpose, it is necessary to make the frequency of the master clock MCK very high, which causes problems that the operation becomes difficult and the power consumption increases.
[0018]
[Means for Solving the Problems]
In view of such problems, it is an object of the present invention to provide a PLL circuit that limits the oscillation range of an oscillator to a suitable range and prevents side lock without increasing the master clock frequency.
[0019]
In Therefore PLL circuit, and error detection means for detecting the error information with respect to the input signal, to the input signal by varying the oscillation frequency by changing the frequency dividing ratio based on the detected error information by said error detection means An oscillation unit capable of generating a synchronized frequency signal, and a specific division ratio within a variable range of the division ratio with respect to a change operation of the division ratio for changing the oscillation frequency in the oscillation unit based on error information by has been that the state performs control to allow only when successive predetermined period or longer, so that and an oscillation frequency range limiting means capable of limiting the frequency range of the frequency signal generated by said oscillating means .
[0020]
DETAILED DESCRIPTION OF THE INVENTION
In the following, as an embodiment of the present invention, a PLL circuit mounted on a mini-disc playback device is taken as an example.
The mini-disc playback device is known as an audio data playback device using a recordable magneto-optical disc called a mini-disc or a playback-only optical disc.
[0021]
FIG. 1 shows a schematic block diagram of a playback apparatus.
A disk 1 on which audio data is recorded (a magneto-optical disk or optical disk called a mini disk) is rotationally driven by a spindle motor 2.
The optical head 3 performs a reproducing operation by irradiating the rotating disk 1 with laser light and detecting the reflected light.
[0022]
For this reason, the optical head 3 is equipped with a laser diode as a laser output means, an optical system including a polarizing beam splitter, an objective lens, and the like, a detector for detecting reflected light, and the like. The objective lens 3a is held by a biaxial mechanism 4 so as to be displaceable in the radial direction of the disc and in the direction in which the objective lens 3a is in contact with or separated from the disc.
The entire optical head 3 can be moved in the disk radial direction by a thread mechanism 5.
[0023]
Information detected from the magneto-optical disk 1 by the optical head 3 by the reproducing operation is supplied to the RF amplifier 7. The RF amplifier 7 performs processing of the supplied information to generate a reproduction RF signal, tracking error signal, focus error signal, groove information (absolute position information recorded as a pregroove (wobbling groove) on the magneto-optical disk 1), and the like. Extract.
[0024]
The extracted reproduction RF signal is binarized by the binarization circuit 6 to become a pulse train as an EFM signal, and is supplied to the EFM / CIRC decoder 8. The EFM signal is also supplied to the PLL circuit 10, and the PLL circuit 10 generates a reproduction clock CKp synchronized with the EFM signal. The reproduced clock CKp is supplied to the EFM / CIRC decoder 8 and becomes a reference clock for decoding processing for the EFM signal.
[0025]
The groove information extracted by the RF amplifier 7 is supplied to the address decoder 10. The address decoder 10 generates address data (absolute position information) and an address bit clock from the groove information and supplies them to the EFM / CIRC decoder 8. This absolute position information is supplied to the system controller 11 constituted by a microcomputer.
Further, the address and other subcode information recorded as data are extracted when the EFM signal is decoded by the EFM / CIRC decoder 8, and the address information and subcode data used for the control operation are also included in the system. Supplied to the controller 11 and used for various control operations.
[0026]
The tracking error signal and focus error signal extracted by the RF amplifier 7 are supplied to the servo circuit 9.
The servo circuit 9 generates various servo drive signals based on the supplied tracking error signal, focus error signal, track jump command, access command from the system controller 11, rotation speed detection information of the spindle motor 2, etc. And the thread mechanism 5 is controlled to perform focus and tracking control. Further, based on the CLV servo signal from the EFM / CIRC decoder 8, the spindle motor 2 is controlled to rotate at a constant linear velocity (CLV). In some cases, the rotation speed information of the spindle motor 2 may be obtained and rotation controlled to a constant angular velocity (CAV).
[0027]
The EFM signal is decoded by the EFM / CIRC decoder 8 such as EFM demodulation, error correction decoding, sector decoding, etc., and then temporarily written in the buffer memory 13 under the control of the memory controller 12. As the buffer memory 13, a 1M bit D-RAM or a 4M bit or 16M bit D-RAM is used.
The reading of data from the magneto-optical disk 1 by the optical head 3 and the transfer of reproduction data in the system from the optical head 3 to the buffer memory 13 are performed at a high rate and intermittently.
[0028]
The data written in the buffer memory 13 is continuously read out at a low rate and supplied to the audio compression decoder 14. In the mini-disc system, recording data is subjected to audio compression processing to reduce the data amount to about 1/5. For this reason, the audio compression decoder 14 at the time of reproduction is opposite to the compression processing at the time of recording. Are decompressed to obtain a digital audio signal having the original data amount.
[0029]
The reproduction data subjected to the decoding process for the audio compression process is converted into an analog audio signal by the D / A converter 15 and output from the output terminal 16 as, for example, an L or R analog audio signal.
[0030]
The system controller 11 is a part that controls the entire reproducing apparatus, and controls the operation of each part regarding the reproducing operation as described above.
The operation unit 19 is provided with keys for user operations, and the operation information is supplied to the system controller 11. The system controller 11 executes operations such as reproduction, stop, and search according to the operation information.
The display unit 20 is configured by a liquid crystal display, for example, and displays an operation state, a mode, reproduction time information, and the like under the control of the system controller 11.
[0031]
The oscillator 21 generates a crystal master clock MCK. The master clock MCK is supplied to the system controller 11 and other necessary units and used for operation processing.
[0032]
FIG. 2 shows the configuration of the PLL circuit 10 of this example mounted on such a mini-disc playback device.
The PLL circuit 10 has a digital circuit configuration including an edge detector 31, a phase comparator 32, a low-pass filter 33, and an oscillator 34.
[0033]
A master clock MCK is supplied to the edge detector 31, the phase comparator 32, and the oscillator 34. Further, the output of the oscillator 34 becomes the reproduction clock CKp, and this reproduction clock CKp is used as a comparison reference signal in the phase comparator 32 and also as a processing clock for the low-pass filter 33 (digital filter).
[0034]
The EFM signal output from the binarization processing unit 6 is input to the edge detection unit 31 in the PLL circuit 10 and the edge timing is extracted. Then, the edge timing detection signal is compared with the phase of the reproduction clock CKp in the phase comparator 32, and phase error information is output. The phase error information is band-limited by the low pass filter 33 and then input to the oscillator 34.
[0035]
The oscillator 34 is formed as a so-called NCO (Number Controlled Oscillator), and is configured to obtain a reproduction clock CKp synchronized with the EFM signal by changing a frequency division ratio according to input phase error information.
[0036]
As shown in FIG. 3, the oscillator 34 is basically formed of a limiter 41, a counter 42, a decoder 43, and a half-minute period 44. In addition to these basic NCO components, an n-stage shift register 45 (in this example, four-stage shift registers 45-1 to 45-4) and a gate circuit 46 are provided. .
[0037]
First, as a basic operation of the component portion as the NCO, the frequency division ratio is varied in accordance with the phase error information, and the oscillation frequency (regenerated clock CKp) is changed.
The phase error information from the low-pass filter 33 is first input to the limiter 41 and limited to a value of ± 1. That is, the value of the phase error information is limited to one of “1”, “0”, and “−1”. The output of the limiter 41 becomes load data of the counter 42.
[0038]
The counter 42 loads the output of the limiter 41 according to the load signal LD and counts up based on the master clock MCK. The next-stage decoder 43 is configured to output “1” when the value of the counter 42 becomes “3”. The “1” output of the decoder 43 is a load signal LD for the counter 42.
[0039]
Since the operations of the counter 42 and the decoder 43 are the same as those described with reference to FIG. 6, overlapping explanation here is avoided, but when viewed from the output of the decoder 43, the load value (limiter output) of the counter 42 is “ Each frequency division operation is realized with a frequency division ratio of 4 when it is “0”, a frequency division ratio of 3 when the load value is “1”, and a frequency division ratio of 5 when the load value is “−1”.
[0040]
The output of the decoder 43 that has been subjected to such variable division ratio operation is divided by the ½ divider 44 and becomes the recovered clock CKp in a state where the pulse duty is 50%. That is, the reproduction clock CKp is generated so as to converge to a frequency signal synchronized with the EFM signal by changing the frequency division ratio according to the phase error of the EFM signal.
[0041]
However, in this example, the shift register 45 and the gate circuit 46 generate the change permission signal EC, and the operation of the limiter 41 is controlled by the change permission signal EC.
That is, when the change permission signal EC = “0”, the output value of the limiter 41 holds the previous value regardless of the input value (that is, phase error information) at that time, and the change of the output value is prohibited. Become. Only when the change permission signal EC = “1”, the output of the limiter 41 is either “1”, “0”, or “−1” according to the input phase error information.
[0042]
The change permission signal EC is a signal that becomes “1” when the limiter output = “0” continues four or more times.
That is, the output of the limiter 41 is supplied to the shift register 45. Since the output of the decoder 43 is used as the shift clock of the shift register 45, the limiter output values (load value of the counter 42) for the past four timings are held in the registers 45-1 to 45-4. . Since the Q output of each of the registers 45-1 to 45-4 is inverted and input to the gate circuit 46 having an AND gate structure, the Q output of each of the registers 45-1 to 45-4, that is, the registers 45-1 to 45- When all the values held in 4 are “0”, the change permission signal EC is “1”. This means that the output of the limiter 41 is permitted to be changed in the range of +1 to −1 when the limiter output = “0” continues four or more times.
[0043]
When the change permission signal EC becomes “1” and the change permission signal EC = “0” at the next timing when the change is permitted, the change of the output value of the limiter 41 is prohibited and the output value of the limiter 41 is also changed. Is cleared to "0".
[0044]
FIG. 4 shows the variable operation of the division ratio in the oscillator 34 of this example after the operation of the limiter 41 is controlled by such a change permission signal EC. 4 has the same form as FIG. 7 described above, and T1 to T30 indicate timings on the time axis. As the limiter input, the phase error information from the low-pass filter 33 is shown as a value after the limit (in the case of this example, the actually limited value is not always output). The limiter output is a value serving as load data for the counter 42. An arrow EC in the figure indicates the timing when the change permission signal EC = “1”.
To facilitate the comparison, the transition of the limiter input value (phase error information) is the same as in the example of FIG.
[0045]
In this case, the limiter input is “1” four times continuously from time T1 to T4, but since the change permission signal EC is “0”, the change of the limiter output is not permitted and the limiter output (= The load data of the counter 42 is “0”. Therefore, during this period, the oscillator 34 is in an operating state with a frequency division ratio of 4.
[0046]
Since the “load value = 0” has continued four times until the time T4, the change permission signal EC = “1”, and if the limiter input = “1” at the time T5, the change of the limiter output is permitted. Therefore, the limiter output (load value) = “1”. As a result, the frequency division ratio at time T5 is “3”. Since the limiter output = “1” at time T5, the value held in the register 45-1 becomes “1”, and therefore the change permission signal EC = “0”. Therefore, at time T6, the limiter output (load value) = “ 0 ”.
[0047]
After that, since the change permission signal EC is not “1” until the time T9, the limiter output remains “0” regardless of the phase error information. However, at the time T10, the change permission signal EC is “1” and the phase error information “ In response to “−1”, the limiter output = “− 1”, and “−1” is loaded into the counter 42.
[0048]
By such an operation, the frequency division ratio changes as shown in the figure. When this is compared with FIG. 7, the limiter output continues to be “0” four times or more as in this example. Otherwise, the load value of the counter 42 is not changed, and it can be seen that the change in the frequency division ratio is considerably limited.
[0049]
Considering the case where the value of the phase error information, which is the limiter input, has always been at a level corresponding to “−1”, the transition of the division ratio is “4” → “4” → “4” → “4”. “→” 5 ”→“ 4 ”→“ 4 ”→“ 4 ”→“ 4 ”→“ 5 ”→“ 4 ”→“ 4 ”→...
That is, the frequency division ratio is “5” only once every five times, and the frequency division operation is performed at other times. Considering the average division ratio in this case,
(4 × 4 + 5) /5=4.2
Assuming that the frequency as the reproduction clock CKp is center frequency = fc,
(4 / 4.2) × fc = 0.952fc.
[0050]
Similarly, considering the case where the value of the phase error information, which is the limiter input, has always been a level corresponding to “1”, the transition of the division ratio is “4” → “4” → “4” → “4”. “→” 3 ”→“ 4 ”→“ 4 ”→“ 4 ”→“ 4 ”→“ 3 ”→“ 4 ”→“ 4 ”→...
That is, the frequency division ratio is “3” only once every five times, and the frequency division operation is performed at other times. Considering the average division ratio in this case,
(4 × 4 + 3) /5=3.8
The frequency of the recovered clock CKp is
(4 / 3.8) × fc = 1.52fc.
[0051]
Therefore, in the case of this example, the oscillation frequency range of the oscillator 34 is 0.952 fc to 1.052 fc, which is considerably limited compared to the oscillation frequency range 0.8 fc to 1.33 fc of the oscillator 90 of FIG. . That is, in this example, the oscillation frequency range can be limited to such an extent that side lock can be effectively prevented without increasing the frequency of the master clock MCK.
[0052]
In the above example, the shift register 45 is configured in four stages, and the change permission signal EC = “1” is set when the limiter output becomes “0” four times in succession. However, the shift register 45 is configured in five stages. Then, when the limiter output becomes “0” for five consecutive times, the change permission signal EC = “1”. That is, the larger the value of “n” of the n-stage shift register 45, the narrower the oscillation frequency range can be limited. If the value of “n” is changed dynamically, the oscillation frequency range can be set more finely.
Of course, if the limiter output “0” continues three times, it is possible to perform control such that the change permission signal EC = “1” and the load value change is permitted twice.
Of course, the same control is possible without using a shift register.
[0053]
In the above example, the digital PLL circuit has a configuration in which the period of the reproduction clock CKp changes in units of one wave of the master clock MCK. However, in the digital PLL circuit in which the period of the reproduction clock CKp changes in units of half waves of the master clock MCK. In addition, the present invention is applicable.
[0054]
In this example, the digital PLL circuit mounted on the mini-disc playback device is used. However, the digital PLL circuit of the present invention is a digital PLL mounted on various devices such as a CD playback device, a CD-ROM playback device, and a tape playback device. It is suitable as a circuit.
[0055]
【The invention's effect】
As described above, the digital PLL circuit of the present invention controls the permission and non-permission of the oscillation frequency change (for example, the variable operation of the division ratio) according to the error information in the oscillation means. The frequency range of the frequency signal to be generated is limited. As a result, the oscillation frequency range can be limited without increasing the master clock frequency, thereby effectively preventing the occurrence of side lock.
[0056]
In particular, even when there is not much difference in the frequency ratio between the master clock frequency and the oscillation output frequency, it is possible to easily limit the oscillation frequency range and thereby prevent side lock.
Furthermore, since it is not necessary to increase the master clock frequency, the configuration is very advantageous in terms of the operating speed limit and the reduction of power consumption.
[Brief description of the drawings]
FIG. 1 is a block diagram of a playback apparatus equipped with a digital PLL circuit according to an embodiment of the present invention.
FIG. 2 is a block diagram of a digital PLL circuit according to the embodiment.
FIG. 3 is a block diagram of an oscillator of the digital PLL circuit according to the embodiment.
FIG. 4 is an explanatory diagram of transition of a frequency division ratio of the oscillator according to the embodiment.
FIG. 5 is a block diagram of a conventional digital PLL circuit.
FIG. 6 is an explanatory diagram of a frequency division ratio variable operation of the digital PLL circuit.
FIG. 7 is an explanatory diagram of transition of a frequency division ratio of a conventional oscillator.
[Explanation of symbols]
6 binarization circuit, 8 EFM / CIRC decoder, 10 digital PLL circuit, 11 system controller, 12 memory controller, 13 buffer memory, 14 audio compression decoder, 31 edge detector, 32 phase comparator, 33 low-pass filter, 34 oscillator, 41 limiter, 42 counter, 43 decoder, 44 1/2 minute cycle, 45 shift register, 46 gate circuit

Claims (1)

入力信号に同期した周波数信号を生成するＰＬＬ回路において、
入力信号に対する誤差情報を検出する誤差検出手段と、
前記誤差検出手段で検出された誤差情報に基づいて分周比を変化させることで発振周波数を変化させて前記入力信号に同期した周波数信号を発生させることのできる発振手段と、
誤差情報に基づいた前記発振手段での発振周波数を変化させる分周比の変化動作について分周比の可変範囲内における特定の分周比とされている状態が所定期間以上連続した場合にのみ許可する制御を行なうことで、前記発振手段で発生させる周波数信号の周波数範囲を制限することのできる発振周波数範囲制限手段と、
を備えていることを特徴とするＰＬＬ回路。In a PLL circuit that generates a frequency signal synchronized with an input signal,
Error detection means for detecting error information for the input signal;
An oscillation means capable of generating a frequency signal synchronized with the input signal by varying the oscillation frequency by changing the frequency dividing ratio based on the detected error information by said error detection means,
Permitted only when a specific division ratio within a variable range of the division ratio continues for a predetermined period or longer with respect to the change operation of the division ratio that changes the oscillation frequency in the oscillation means based on error information. An oscillation frequency range limiting unit capable of limiting a frequency range of a frequency signal generated by the oscillation unit by performing control to
A PLL circuit comprising:

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