JP3689214B2

JP3689214B2 - Frequency error correction circuit

Info

Publication number: JP3689214B2
Application number: JP02748597A
Authority: JP
Inventors: 康英田中
Original assignee: Japan Radio Co Ltd
Current assignee: Japan Radio Co Ltd
Priority date: 1997-02-12
Filing date: 1997-02-12
Publication date: 2005-08-31
Anticipated expiration: 2017-02-12
Also published as: JPH10224412A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＦＳＫ(Frequency Shift Keying)等の変調方式を使用する通信システム、特にその受信機にて使用される周波数誤差補正回路に関する。
【０００２】
【従来の技術及びその問題点】
例えばページャーシステムでは変調方式としてＦＳＫを用いている。ページャーの受信機では、ＦＳＫ変調された信号を受信し、周波数変換、増幅、帯域制限等の処理を施した上で受信信号を検波器に入力する。検波器にて得られる検波後電圧（いわゆるディスクリ検波出力）は、検波器への入力信号の周波数に応じた値を有しており、後段の符号判定器に入力される。符号判定器では、検波後電圧の値が周波数に対応していることを利用して、受信信号にて搬送された符号を判定する。ここで、理想的な検波後電圧が図８（ｂ）に示すような波形であり、符号値＝“１”に相当するタイミングでは基準値Ｖr1、符号値＝“０”に相当するタイミングでは基準値Ｖr0と等しい値を有するとする。このような波形を有する検波後電圧に基づき符号を判定するには、基準値Ｖr1及びＶr0の中間例えば（Ｖr1＋Ｖr0）／２に判定しきい値を設定しておき、図８（ａ）に示す判定タイミングにて検波後電圧の値が判定しきい値より大ならば符号値＝“１”、小ならば符号値＝“０”と判定するようにすればよい。実際には、周波数変換の際の局部発振信号の周波数オフセットや、伝送路その他で重畳するノイズが存在しているため、図８（ｂ）に示すような理想波形は通常は得られず、検波後電圧の波形は図８（ｃ）に示されるような波形となる。同図中、Ｖe0、Ｖe1、Ｖe2、Ｖe3、…は各判定タイミングにおける検波後電圧の瞬時誤差を表しており、Ｖeはその平均値
【数１】

を表している。平均値Ｖeは、局部発振信号の周波数オフセットを表していると見なせるから、平均値Ｖeを検波後電圧Ｖdから減ずることにより、検波後電圧Ｖdに含まれる誤差成分のうち周波数オフセットに相当する成分を、概ね補償できる。また、局部発振周波数にではなく検波後電圧Ｖdに補正を施すようにしているため、ベースバンド回路（例えばASIC)内で処理できる。
【０００３】
ところで、平均値Ｖeを求める際に基礎とするサンプル数ｎ（以下、本願では「平均期間」等とも呼ぶ）は、周波数オフセット補償をより正確に行うためにはできるだけ大きな値に設定するのが望ましい。しかし、サンプル数ｎを大きくすると、周波数引込に要する時間即ち初期的に判定対象たる電圧を安定させるのに要する時間が長くなってしまう。
【０００４】
【発明の概要】
本発明の目的の一つは、周波数引込等の段階ではできるだけ迅速に周波数オフセット補償ができるようにすると共に通常動作の段階ではできるだけ正確な周波数オフセット補償ひいては周波数補正の安定性を実現することにあり、本発明においてはこの目的を平均期間ｎの切換により達成している。本発明の目的の他の一つは、平均期間ｎの切換を適切なタイミングで実行可能にすることにあり、本発明においてはこの目的を同期検出や周波数引込検出及びその結果の利用により達成している。本発明の目的の更に他の一つは、ノイズ等の影響を除去し周波数引込検出を正確に実行可能にすることにあり、本発明においてはこの目的を瞬時誤差Ｖeiの積算値Ｓiのフィルタリングや瞬時誤差Ｖeiに関する判定結果の計数により達成している。
【０００５】
本発明の好適な実施形態に係る周波数誤差補正回路は、周波数変換された受信信号を検波器にて検波し、それにより得られる検波後電圧をしきい値判定することにより、当該受信信号にて搬送された符号を判定する受信機にて使用される。本実施形態に係る周波数誤差補正回路は、瞬時誤差検出回路、周波数オフセット検出回路、オフセット補償回路及び平均期間切換回路を備える。これらのうち瞬時誤差検出回路は、符号判定結果に応じて選択される基準値Ｖrと比較することにより検波後電圧Ｖd（ここではオフセット補償後の値Ｖ＝Ｖd−Ｖe）の瞬時誤差Ｖeiを検出する。周波数オフセット検出回路は、瞬時誤差Ｖeiの検出値を所定期間ｎに亘って平均化することにより周波数変換の際の局部発振信号の周波数オフセット（Ｖeに相当）を検出する。オフセット補償回路は、周波数オフセットの検出値に応じて検波後電圧Ｖdに補正を施すことにより、検波後電圧Ｖdの瞬時誤差Ｖeiのうち上記周波数オフセットに相当する誤差成分Ｖeを補償する。
【０００６】
本実施形態の特徴の一つである平均期間切換回路は、周波数オフセット検出回路における平均期間ｎを切り換える。これにより、本実施形態においては、例えば周波数引込の段階での迅速な周波数オフセット補償（ひいては短時間での周波数引込の実現）及び通常動作の段階での正確な周波数オフセット補償（ひいては後段の回路の安定な動作）を、両立させることが可能になる。また、平均期間切換回路の例としては、同期検出を利用する回路と周波数引込検出を利用する回路とを掲げることができる。前者は、受信信号中の同期信号を検出した時点で、平均期間ｎを、それ以前の比較的短い期間からより長い期間へと切り換える。後者は、周波数オフセットが所定程度以下に抑圧された時点で、平均期間ｎを、それ以前の比較的短い期間からより長い期間へと切り換える。同期検出を利用する例は、符号判定後段の同期検出回路の出力を利用できるため、従来回路へ大きな改変を施さずに実現できる。周波数引込検出を利用する例は、周波数引込検出の原理次第ではノイズ影響排除等の付加的な効果を獲得できる他、応用対象システムで使用している同期信号フォーマットに平均期間切換の精度が依存しないという利点を有している。
【０００７】
周波数引込検出の方法としては、第１に、瞬時誤差Ｖeiの積算値Ｓiをフィルタリングする方法がある。例えば、瞬時誤差Ｖeiの積算値Ｓiの時間変動ΔＳiを検出し当該時間変動ΔＳiが所定程度以下となった時点で、周波数オフセットが所定程度以下に抑圧されたと判定するようにすれば、Ｖeの挙動に即して正確に周波数オフセットを補償できる。周波数引込検出の方法としては、第２に、瞬時誤差Ｖeiの値を判定しその結果を計数し更にその結果を判定する方法がある。例えば、瞬時誤差Ｖeiが所定範囲内に収まる時点の個数を計数し当該計数の結果が所定値を上回った時点で、周波数オフセットが所定程度以下に抑圧されたと判定するようにしてもよいし、瞬時誤差Ｖeiが正値をとる時点の個数と負値をとる時点の個数とを計数し両計数の結果が共に所定値を上回った時点で、周波数オフセットが所定程度以下に抑圧されたと判定するようにしてもよい。前者の場合、上記所定値を（切換前の）平均期間ｎ以上の眺めの期間に設定しておけば、ノイズによって「周波数オフセットが所定程度以下に抑圧された」との誤判定が下される危険を回避又は低減できる。後者の場合、“十分に周波数引込が進んだ段階では瞬時誤差Ｖeiに正負いずれかの側への偏りは現れにくい”という知見に基づいているため、一般に正負いずれかの側への偏りをもたらすノイズの影響を好適に排除できる。
【０００８】
本発明は、これらの他、様々な実施形態を包含する。また、本発明は、「周波数誤差補正回路」のみならず、「周波数誤差補正方法」等としても表現できる。本発明は、受信信号に施す帯域制限が検波後電圧の瞬時誤差Ｖeiに影響を及ぼす限り、ＦＳＫ以外の変調方式にも適用できる。
【０００９】
【発明の実施の形態】
以下、本発明の好適な実施形態に関し図面に基づき説明する。
【００１０】
図１に、本発明の第１実施形態に係る回路の構成を示す。この図に示す回路は、検波器１０から供給される検波後電圧Ｖd入力するベースバンド回路例えばＡＳＩＣ（Application Specific Integrated Cicuit）等により実現することができる。回路の入力段に設けられている加算器１２は、検波後電圧Ｖdから後述の平均値Ｖeを減ずることにより電圧Ｖを生成し、符号判定器１４及び加算器１６に供給する。符号判定器１４は、電圧Ｖをしきい値判定することにより符号を判定し、得られた符号を判定データとして同期検出回路１８へ出力する。同期検出回路１８は、受信信号ひいては判定データ中に含まれるはずの同期信号を検出する回路であり、同期信号を検出したときには同期検出信号を出力する。他方、加算器１６は、電圧Ｖから基準値Ｖrを減ずることにより、検波後電圧Ｖdの瞬時誤差Ｖeiを求める。
【００１１】
ここで、基準値Ｖrは、基準設定部２０において、符号判定器１４における符号判定結果に応じて設定される。すなわち、符号判定器１４において符号値＝“１”と判定されたときには基準値ＶrとしてＶr1が、また符号値＝“０”と判定されたときにはＶr0が、それぞれ用いられる。このように基準値Ｖrの値を切り換えることにより、図８（ｃ）に示される原理に基づき、瞬時誤差Ｖeiが得られる。加算器１６により得られた瞬時誤差Ｖeiは、積算部２２において過去所定個数ｎのサンプルにわたって積算され、これにより得られる積算値Ｓiは除算部２４において平均化サンプル数（平均期間）ｎにより除せられる。このようにして得られる瞬時誤差Ｖeiの移動平均値Ｖeは、前述のように加算器１２に供給される。
【００１２】
本実施形態において特徴としているのは、積算部２２及び除算部２４において用いる平均化サンプル数ｎを、同期検出回路１８から供給される同期検出信号に応じて、ｎ切換部２６が切り換えていることにある。すなわち、ｎ切換部２６は、同期検出回路１８から同期検出信号が出力される以前は平均化サンプル数ｎをｎ1にしておき、同期検出信号が検出された後は平均化サンプル数ｎをｎ2に切り換える。ただし、ｎ2＞ｎ1＞０である。このように、平均化サンプル数ｎを、同期信号が検出されるまでは比較的小さな値ｎ1としておき、検出された後はより大きな値ｎ2に切り換えるようにしているため、本実施形態によれば、周波数引込み実行段階では平均値Ｖeによる周波数オフセット補償を高速に実行でき従って周波数引き込みを高速化できると共に、一旦周波数引込みが終わり通常動作に移行した後には、大きな平均化サンプル数ｎ2によるより安定なかつ高精度な周波数オフセット補償を実行できる。
【００１３】
図２に、本発明の第２実施形態に係る回路の構成を示す。この実施形態においては、同期検出回路１８に代えて周波数引込検出回路２８が用いられている。周波数引込検出回路２８は、瞬時誤差Ｖei又はその積算値Ｓiに基づき、周波数引込みが概ね終了したか否か、すなわち局部発振信号の周波数オフセットが十分補償され符号判定器１４において好適に用いうる電圧Ｖが得られるに至ったか否かを判定し、周波数引込みが概ね達成されたときにはその旨を示す信号をｎ切換部２６に供給する。ｎ切換部２６においては、周波数引込み検出前は平均化サンプル数ｎをｎ1、検出後はｎ2にそれぞれ設定する。このようにしても、前述の第１実施形態と同様の作用効果が得られる。更に、この実施形態では、同期検出回路１８からの同期検出信号を利用していないため、符号の対象たる通信システムでの信号フォーマット（特に同期信号のフォーマット）によって、ｎ切換のタイミングや精度が左右されることもない。また、符号判定器１４から判定データが得られるのを待つ必要がないため、第１実施形態に比べ動作は高速である。ただし、周波数引込検出回路２８を設ける必要があるため、従来回路に施すべき改変は第１実施形態に比べ大きなものとなる。
【００１４】
図３に、周波数引込検出回路２８の一例構成を示す。この図の例は、瞬時誤差Ｖeiの積算値Ｓiをフィルタリングすることにより、周波数引込判定のための判定量Ｔiを生成する例である。すなわち、積算部２２により得られる積算値Ｓiは、一方では遅延器３０により１サンプル分遅延された上で、他方では直接に、加算器３２に入力され、これにより積算値の時間変動の瞬時値ΔＳi＝Ｓi-1−Ｓiが求められる。得られた時間変動の瞬時値ΔＳiは後段の積算部３４において過去ｍサンプル分積算され、得られた積算値は続く除算部３６においてｍにより除せられる。その結果得られる判定値Ｔiが所定のしきい値ａを上回っているときには、周波数引込判定部３８はまだ周波数引込みが終了していないと判定し、逆に判定値Ｔiがしきい値ａ以下であるときには周波数引込みが完了したと判定する。周波数引込みが完了したときには、周波数引込判定部３８は、周波数引込みが完了した旨を示す周波数引込検出信号を前述のようにｎ切換部２６に出力する。このような構成を採用することにより、周波数引込み判定を正確に実行することが可能になる。
【００１５】
図４に、周波数引込検出回路２８の他の一例構成を示す。この図の上では、検波後電圧Ｖdの瞬時誤差Ｖeiが、判定部４０において所定のしきい値ｄと比較される。判定部４０において−ｂ＜Ｖei＜ｂと判定されたときには、瞬時的にではあれ、電圧Ｖが符号判定器１４における符号判定に適する電圧になったと見なせるため、判定部４０の後段に設けられているカウンタ４２がカウントアップ動作を実行する。周波数引込判定部４４は、カウンタ４２による計数値が所定のしきい値ｃ以下である間は周波数引込みがまだ完了していないと判定する。カウンタ４２による計数値がしきい値ｃを上回るに至ると、周波数引込判定部４４は、周波数引込検出信号をｎ切換部２６に出力すると共に、カウンタ４２による計数値をリセットする。このような構成によっても、前述の図３の構成と同様の作用効果が得られる。加えて、周波数引込判定部４４にて用いるしきい値ｃを、周波数引込み動作実行時の平均期間ｎ1以上としておけば、検波後電圧Ｖdに重畳しているノイズの影響が電圧Ｖに残存することを、ある程度回避することができる。
【００１６】
図５に、周波数引込検出回路２８の更に他の一例構成を示す。この図に示す例では、検波後電圧Ｖdの瞬時誤差Ｖeiが判定部４６及び４８に各々入力されている。判定部４６は瞬時誤差Ｖeiが０以上であるか否かを、また判定部４８は０未満であるか否かをそれぞれ判定する。判定部４６に於ける判定条件が成立したときには第１のカウンタ５０がカウントアップ動作を実行し、判定部４８における判定条件が成立したときには第２のカウンタ５２がカウントアップ動作を実行する。周波数引込判定部５４は、第１のカウンタ５０の計数値がしきい値ｃを上回りかつ第２のカウンタ５２の計数値もしきい値ｃを上回っているときに、周波数引込動作が完了したと判定し周波数引込検出信号を出力すると共に、カウンタ５０及び５２による計数値をリセットする。このように、図５に示される例では、周波数引込が概ね完了した時点では瞬時誤差Ｖeiは正負の何れかへの偏りを示さない、という事実を利用しているため、一般に正負何れかへの偏りを発生させるノイズの影響を排除することができる。従って、この図に示される例は、特に、低品質の伝送路を用いるシステムに本実施形態を適用するに際して有効である。
【００１７】
また、上述した第１及び第２実施形態に、受信信号上のノイズへの対策として、図６又は図７に示す変形を施すことも可能である。図６に示す回路においては、検波器１０の前段に設けられているリミッタアンプ５６からＲＳＳＩ（Receiving Signal Strength Indicator）信号を入力し、これに基づき係数化部５８が生成する補正係数ｋを、積算部２２の前段に設けられている乗算部６０において瞬時誤差Ｖeiに乗じている。また、図７に示す回路では、符号判定器１４の後段に設けられている復号器６２にて誤り訂正符号に基づき検出されたビットエラーを、カウンタ６４にて計数し、図６同様係数化部５８により補正係数ｋを生成している。これらの図に示す変形例にて用いているＲＳＳＩ信号及びビットエラーの個数は、いずれも、受信信号のＳ／Ｎを現す信号又は量である。従って、補正係数ｋを用いた瞬時誤差Ｖeiの補正は、受信信号のＳ／Ｎの違いに伴う検波後電圧Ｖdの現れ方の違い（図９参照）を補うものである。すなわち、検波器１０への入力に先立ち一般に帯域制限される受信信号のスペクトルは、図１０（ａ）に示されるように信号本体のスペクトルと帯域制限されたノイズのスペクトルを含んでいるから、両者を合成した等価的な信号スペクトルの中心は図１０（ｂ）に示されるように信号本体のスペクトルに比べ制限帯域の中心側へとシフトした周波数位置に現れる。これによって生じる現象すなわち図９に示すようなＳ／Ｎによる検出感度低下を補う上で、図６及び図７に示す変形が有効である。なお、図７に示す変形は、ＲＳＳＩ信号のように妨害波の影響を受ける信号を用いた図６の変形に比べ、妨害波の影響を受けにくいという利点を有してる反面で、判定データを待たねば補正係数ｋを設定できないため図６に示す変形に比べリアルタイム性に若干欠けるという一長一短を有している。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る回路の構成を示すブロック図である。
【図２】本発明の第２実施形態に係る回路の構成を示すブロック図である。
【図３】周波数引込検出回路の一例構成を示すブロック図である。
【図４】周波数引込検出回路の一例構成を示すブロック図である。
【図５】周波数引込検出回路の一例構成を示すブロック図である。
【図６】第１及び第２実施形態の変形例を示すブロック図である。
【図７】第１及び第２実施形態の変形例を示すブロック図である。
【図８】周波数オフセットの補償原理を示す図であり、特に（ａ）は符号の判定タイミングを、（ｂ）は検波後電圧の理想的な波形を、（ｃ）は実際の波形を、それぞれ示すタイミングチャートである。
【図９】受信信号のＳ／Ｎによる平均値Ｖeの値の相違を示す図である。
【図１０】図９に示すずれが発生する原理を示す図であり、特に（ａ）は帯域制限された信号及びノイズのスペクトルを、（ｂ）は帯域制限されたノイズによって生じる等価的な信号スペクトルのシフトをそれぞれ示す図である。
【符号の説明】
１０検波器、１２，１６，３２加算器、１４判定器、１８同期検出回路、２０基準設定部、２２，３４積算部、２４，３６除算部、２６ｎ切換部、２８周波数引込検出回路、３０遅延器、３８，４４，５４周波数引込判定部、４０，４６，４８判定部、４２，５０，５２カウンタ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a communication system using a modulation scheme such as FSK (Frequency Shift Keying), and more particularly to a frequency error correction circuit used in the receiver.
[0002]
[Prior art and its problems]
For example, the pager system uses FSK as a modulation method. The pager receiver receives the FSK-modulated signal, and performs processing such as frequency conversion, amplification, and band limitation, and inputs the received signal to the detector. The post-detection voltage obtained by the detector (so-called discrete detection output) has a value corresponding to the frequency of the input signal to the detector and is input to the subsequent code determination unit. The code determiner determines the code carried by the received signal using the fact that the value of the post-detection voltage corresponds to the frequency. Here, the ideal post-detection voltage has a waveform as shown in FIG. 8B. The reference value Vr1 is used at the timing corresponding to the code value = “1”, and the reference is used at the timing corresponding to the code value = “0”. Suppose that it has a value equal to the value Vr0. In order to determine the sign based on the post-detection voltage having such a waveform, a determination threshold value is set in the middle of the reference values Vr1 and Vr0, for example, (Vr1 + Vr0) / 2, and the determination shown in FIG. If the value of the post-detection voltage at the timing is larger than the determination threshold value, the code value = “1” may be determined, and if it is small, the code value = “0” may be determined. Actually, since there is a frequency offset of the local oscillation signal at the time of frequency conversion and noise superimposed on the transmission line and the like, an ideal waveform as shown in FIG. The waveform of the post voltage is as shown in FIG. In the figure, Ve 0, Ve 1, Ve 2, Ve 3,... Represent instantaneous errors in the post-detection voltage at each judgment timing, and Ve is an average value thereof.

Represents. Since the average value Ve can be regarded as representing the frequency offset of the local oscillation signal, by subtracting the average value Ve from the post-detection voltage Vd, a component corresponding to the frequency offset is included among the error components included in the post-detection voltage Vd. Can be compensated for. Further, since correction is made not to the local oscillation frequency but to the post-detection voltage Vd, it can be processed in a baseband circuit (for example, ASIC).
[0003]
By the way, it is desirable to set the number of samples n (hereinafter also referred to as “average period” or the like in the present application) to be as large as possible in order to perform frequency offset compensation more accurately. . However, if the number of samples n is increased, the time required for frequency acquisition, that is, the time required for stabilizing the voltage to be initially determined becomes longer.
[0004]
SUMMARY OF THE INVENTION
One of the objects of the present invention is to enable frequency offset compensation as quickly as possible at the stage of frequency pull-in and the like, and to realize frequency offset compensation and stability of frequency correction as accurate as possible at the stage of normal operation. In the present invention, this object is achieved by switching the average period n. Another object of the present invention is to enable the switching of the average period n at an appropriate timing. In the present invention, this object is achieved by detecting synchronization, detecting frequency pull-in, and using the result. ing. Still another object of the present invention is to eliminate the influence of noise and the like so that frequency pull-in detection can be accurately performed. In the present invention, this object is achieved by filtering the integrated value Si of the instantaneous error Vei, This is achieved by counting the determination result regarding the instantaneous error Vei.
[0005]
A frequency error correction circuit according to a preferred embodiment of the present invention detects a frequency-converted received signal with a detector and determines a threshold value of a post-detection voltage obtained thereby. Used in the receiver to determine the code carried. The frequency error correction circuit according to the present embodiment includes an instantaneous error detection circuit, a frequency offset detection circuit, an offset compensation circuit, and an average period switching circuit. Among these, the instantaneous error detection circuit detects the instantaneous error Vei of the post-detection voltage Vd (here, the value V = Vd−Ve after offset compensation) by comparing with the reference value Vr selected according to the sign determination result. To do. The frequency offset detection circuit detects the frequency offset (corresponding to Ve) of the local oscillation signal at the time of frequency conversion by averaging the detected value of the instantaneous error Vei over a predetermined period n. The offset compensation circuit corrects the error component Ve corresponding to the frequency offset in the instantaneous error Vei of the post-detection voltage Vd by correcting the post-detection voltage Vd according to the detected value of the frequency offset.
[0006]
The average period switching circuit which is one of the features of the present embodiment switches the average period n in the frequency offset detection circuit. As a result, in this embodiment, for example, rapid frequency offset compensation at the stage of frequency pull-in (and realization of frequency pull-in in a short period of time) and accurate frequency offset compensation at the stage of normal operation (and hence the circuit of the subsequent stage). It is possible to achieve both stable operation). As examples of the average period switching circuit, a circuit using synchronization detection and a circuit using frequency pull-in detection can be listed. In the former, when the synchronization signal in the received signal is detected, the average period n is switched from a relatively short period before that to a longer period. The latter switches the average period n from a relatively short period before to a longer period when the frequency offset is suppressed to a predetermined level or less. The example using the synchronization detection can be realized without making a major modification to the conventional circuit because the output of the synchronization detection circuit at the latter stage of the code determination can be used. The example using frequency lock-in detection can acquire additional effects such as noise effect exclusion depending on the principle of frequency lock-in detection, and the accuracy of switching the average period does not depend on the sync signal format used in the application target system. Has the advantage.
[0007]
As a method of frequency pull-in detection, first, there is a method of filtering the integrated value Si of the instantaneous error Vei. For example, if the time variation ΔSi of the integrated value Si of the instantaneous error Vei is detected and it is determined that the frequency offset is suppressed to a predetermined level or less when the time variation ΔSi becomes a predetermined level or less, the behavior of Ve is determined. The frequency offset can be accurately compensated for. As a method for detecting the frequency pull-in, secondly, there is a method for determining the value of the instantaneous error Vei, counting the result, and further determining the result. For example, the number of times at which the instantaneous error Vei falls within a predetermined range may be counted, and it may be determined that the frequency offset has been suppressed to a predetermined level or less when the result of the counting exceeds a predetermined value. The number of times when the error Vei takes a positive value and the number of times when the error Vei takes a negative value are counted, and it is determined that the frequency offset has been suppressed to a predetermined level or less when both count results exceed a predetermined value. May be. In the former case, if the predetermined value is set to a view period equal to or greater than the average period n (before switching), an erroneous determination that “the frequency offset has been suppressed to a predetermined level or less” due to noise is made. Risk can be avoided or reduced. In the case of the latter, since it is based on the knowledge that “the bias to the positive or negative side hardly appears in the instantaneous error Vei when the frequency pulling is sufficiently advanced”, noise that generally causes a bias to either the positive or negative side Can be suitably eliminated.
[0008]
The present invention includes various embodiments in addition to these. Further, the present invention can be expressed not only as “frequency error correction circuit” but also as “frequency error correction method”. The present invention can be applied to modulation schemes other than FSK as long as the band limitation applied to the received signal affects the instantaneous error Vei of the post-detection voltage.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
[0010]
FIG. 1 shows a configuration of a circuit according to the first embodiment of the present invention. The circuit shown in this figure can be realized by a baseband circuit to which the post-detection voltage Vd supplied from the detector 10 is input, for example, an ASIC (Application Specific Integrated Cicuit) or the like. The adder 12 provided at the input stage of the circuit generates a voltage V by subtracting an average value Ve described later from the post-detection voltage Vd and supplies the voltage V to the sign determination unit 14 and the adder 16. The code determination unit 14 determines the code by determining the threshold value of the voltage V, and outputs the obtained code to the synchronization detection circuit 18 as determination data. The synchronization detection circuit 18 is a circuit that detects a synchronization signal that should be included in the received signal and thus the determination data, and outputs a synchronization detection signal when the synchronization signal is detected. On the other hand, the adder 16 obtains an instantaneous error Vei of the post-detection voltage Vd by subtracting the reference value Vr from the voltage V.
[0011]
Here, the reference value Vr is set in the reference setting unit 20 according to the code determination result in the code determination unit 14. That is, Vr1 is used as the reference value Vr when the code value = “1” is determined by the code determination unit 14, and Vr0 is used when the code value = “0”. By switching the value of the reference value Vr in this way, an instantaneous error Vei is obtained based on the principle shown in FIG. The instantaneous error Vei obtained by the adder 16 is accumulated over a predetermined number n of samples in the accumulating unit 22, and the accumulated value Si obtained by this is divided by the averaged sample number (average period) n in the dividing unit 24. It is done. The moving average value Ve of the instantaneous error Vei obtained in this way is supplied to the adder 12 as described above.
[0012]
The feature of this embodiment is that the n switching unit 26 switches the averaged sample number n used in the integrating unit 22 and the dividing unit 24 in accordance with the synchronization detection signal supplied from the synchronization detection circuit 18. It is in. That is, the n switching unit 26 sets the averaged sample number n to n1 before the synchronization detection signal is output from the synchronization detection circuit 18, and sets the averaged sample number n to n2 after the synchronization detection signal is detected. Switch. However, n2>n1> 0. In this way, the averaged sample number n is set to a relatively small value n1 until the synchronization signal is detected, and is switched to a larger value n2 after the detection, so according to the present embodiment. In the frequency acquisition execution stage, the frequency offset compensation by the average value Ve can be executed at a high speed, so that the frequency acquisition can be speeded up. High-precision frequency offset compensation can be performed.
[0013]
FIG. 2 shows a circuit configuration according to the second embodiment of the present invention. In this embodiment, a frequency pull-in detection circuit 28 is used in place of the synchronization detection circuit 18. Based on the instantaneous error Vei or its integrated value Si, the frequency pull-in detection circuit 28 determines whether or not the frequency pull-in is almost completed, that is, the voltage V that can be suitably used in the sign determination unit 14 because the frequency offset of the local oscillation signal is sufficiently compensated. Is determined, and when the frequency pull-in is generally achieved, a signal indicating that is supplied to the n switching unit 26. In the n switching unit 26, the number n of averaged samples is set to n1 before the frequency pull-in detection, and n2 after the detection. Even if it does in this way, the effect similar to the above-mentioned 1st Embodiment is acquired. Further, in this embodiment, since the synchronization detection signal from the synchronization detection circuit 18 is not used, the timing and accuracy of n switching depend on the signal format (especially the format of the synchronization signal) in the communication system to be coded. It is never done. In addition, since it is not necessary to wait for determination data to be obtained from the sign determination unit 14, the operation is faster than in the first embodiment. However, since it is necessary to provide the frequency pull-in detection circuit 28, the modification to be applied to the conventional circuit is larger than that in the first embodiment.
[0014]
FIG. 3 shows an example configuration of the frequency pull-in detection circuit 28. The example of this figure is an example in which the determination amount Ti for frequency pull-in determination is generated by filtering the integrated value Si of the instantaneous error Vei. That is, the integrated value Si obtained by the integrating unit 22 is delayed by one sample by the delay unit 30 on the one hand, and directly input to the adder 32 on the other hand, whereby the instantaneous value of the time variation of the integrated value is obtained. ΔSi = Si-1−Si is obtained. The obtained instantaneous value ΔSi of the time fluctuation is integrated for the past m samples in the subsequent integration unit 34, and the obtained integration value is divided by m in the subsequent division unit 36. When the determination value Ti obtained as a result exceeds the predetermined threshold value a, the frequency pull-in determination unit 38 determines that the frequency pull-in has not yet ended, and conversely, the determination value Ti is equal to or smaller than the threshold value a. In some cases, it is determined that the frequency pull-in has been completed. When the frequency pull-in is completed, the frequency pull-in determination unit 38 outputs a frequency pull-in detection signal indicating that the frequency pull-in is completed to the n switching unit 26 as described above. By adopting such a configuration, it is possible to accurately execute the frequency pull-in determination.
[0015]
FIG. 4 shows another example configuration of the frequency pull-in detection circuit 28. In this figure, the instantaneous error Vei of the post-detection voltage Vd is compared with a predetermined threshold value d in the determination unit 40. When the determination unit 40 determines that −b <Vei <b, the voltage V can be regarded as a voltage suitable for code determination in the code determination unit 14 even if instantaneously. The counter 42 in the counter executes a count-up operation. The frequency pull-in determination unit 44 determines that the frequency pull-in is not yet completed while the count value by the counter 42 is equal to or less than the predetermined threshold value c. When the count value by the counter 42 exceeds the threshold value c, the frequency pull-in determination unit 44 outputs a frequency pull-in detection signal to the n switching unit 26 and resets the count value by the counter 42. Also with such a configuration, the same operation and effect as the configuration of FIG. 3 described above can be obtained. In addition, if the threshold value c used in the frequency pull-in determination unit 44 is set to be equal to or longer than the average period n1 when the frequency pull-in operation is performed, the influence of noise superimposed on the post-detection voltage Vd remains in the voltage V. Can be avoided to some extent.
[0016]
FIG. 5 shows still another example configuration of the frequency pull-in detection circuit 28. In the example shown in this figure, the instantaneous error Vei of the post-detection voltage Vd is input to the

determination units

46 and 48, respectively. The determination unit 46 determines whether or not the instantaneous error Vei is 0 or more, and the determination unit 48 determines whether or not it is less than 0. When the determination condition in the determination unit 46 is satisfied, the first counter 50 performs a count-up operation, and when the determination condition in the determination unit 48 is satisfied, the second counter 52 performs a count-up operation. The frequency pull-in determination unit 54 determines that the frequency pull-in operation has been completed when the count value of the first counter 50 exceeds the threshold value c and the count value of the second counter 52 also exceeds the threshold value c. The frequency pull-in detection signal is output, and the count value by the

counters

50 and 52 is reset. In this way, in the example shown in FIG. 5, since the instantaneous error Vei does not show a bias toward either positive or negative at the time when the frequency pull-in is almost completed, in general, it is not positive or negative. The influence of noise that causes bias can be eliminated. Therefore, the example shown in this figure is particularly effective when the present embodiment is applied to a system using a low-quality transmission line.
[0017]
Further, the first and second embodiments described above can be modified as shown in FIG. 6 or FIG. 7 as a countermeasure against noise on the received signal. In the circuit shown in FIG. 6, an RSSI (Receiving Signal Strength Indicator) signal is input from a limiter amplifier 56 provided in the preceding stage of the detector 10, and the correction coefficient k generated by the coefficientization unit 58 based on this is integrated. The instantaneous error Vei is multiplied by a multiplication unit 60 provided in the preceding stage of the unit 22. Further, in the circuit shown in FIG. 7, the bit error detected based on the error correction code by the decoder 62 provided in the subsequent stage of the code determination unit 14 is counted by the counter 64, and the coefficientization unit as in FIG. 58 generates a correction coefficient k. The RSSI signal and the number of bit errors used in the modified examples shown in these figures are both signals or quantities representing the S / N of the received signal. Therefore, the correction of the instantaneous error Vei using the correction coefficient k compensates for the difference in appearance of the post-detection voltage Vd (see FIG. 9) due to the difference in S / N of the received signal. That is, the spectrum of the reception signal that is generally band-limited prior to input to the detector 10 includes the spectrum of the signal body and the spectrum of the band-limited noise as shown in FIG. As shown in FIG. 10B, the center of an equivalent signal spectrum obtained by synthesizing the signal appears at a frequency position shifted to the center side of the limited band as compared with the spectrum of the signal body. The modification shown in FIGS. 6 and 7 is effective in compensating for the phenomenon caused by this, that is, the decrease in detection sensitivity due to S / N as shown in FIG. The modification shown in FIG. 7 has the advantage that it is less susceptible to the influence of the interference wave than the modification of FIG. 6 using a signal that is affected by the interference wave, such as an RSSI signal. Since the correction coefficient k cannot be set unless it waits, it has the pros and cons of being slightly lacking in real-time characteristics compared to the modification shown in FIG.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a circuit according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a circuit according to a second embodiment of the present invention.
FIG. 3 is a block diagram showing an example configuration of a frequency pull-in detection circuit.
FIG. 4 is a block diagram showing an example configuration of a frequency pull-in detection circuit.
FIG. 5 is a block diagram showing an example configuration of a frequency pull-in detection circuit.
FIG. 6 is a block diagram showing a modification of the first and second embodiments.
FIG. 7 is a block diagram showing a modification of the first and second embodiments.
FIGS. 8A and 8B are diagrams illustrating a compensation principle of a frequency offset, in particular, FIG. 8A shows a code determination timing, FIG. 8B shows an ideal waveform of a voltage after detection, and FIG. 8C shows an actual waveform; It is a timing chart which shows.
FIG. 9 is a diagram illustrating a difference in average value Ve depending on S / N of a received signal.
FIG. 10 is a diagram illustrating the principle of occurrence of the deviation shown in FIG. 9, in which (a) is a band-limited signal and noise spectrum, and (b) is an equivalent signal generated by band-limited noise. It is a figure which shows the shift of a spectrum, respectively.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 Detector, 12, 16, 32 Adder, 14 Judgment device, 18 Synchronous detection circuit, 20 Reference setting part, 22, 34 Accumulation part, 24, 36 Dividing part, 26 n switching part, 28 Frequency pull-in detection circuit, 30 Delay unit, 38, 44, 54 Frequency acquisition determination unit, 40, 46, 48 determination unit, 42, 50, 52 counter.

Claims

周波数変換された受信信号を検波器にて検波し、それにより得られる検波後電圧をしきい値判定することにより、当該受信信号にて搬送された符号を判定する受信機にて使用される周波数誤差補正回路において、
符号判定結果に応じて選択される基準値と比較することにより上記検波後電圧の瞬時誤差を検出する瞬時誤差検出回路と、
上記瞬時誤差の検出値を所定期間に亘って平均化することにより周波数変換の際の局部発振信号の周波数オフセットを検出する周波数オフセット検出回路と、
上記周波数オフセットの検出値に応じて上記検波後電圧に補正を施すことにより、上記検波後電圧の瞬時誤差のうち上記周波数オフセットに相当する誤差成分を補償するオフセット補償回路と、
上記平均化の期間を切り換える平均期間切換回路と、
を備えることを特徴とする周波数誤差補正回路。The frequency used in the receiver that detects the code carried by the received signal by detecting the threshold value of the post-detection voltage obtained by detecting the frequency-converted received signal with a detector. In the error correction circuit,
An instantaneous error detection circuit that detects an instantaneous error of the post-detection voltage by comparing with a reference value selected according to a sign determination result;
A frequency offset detection circuit that detects the frequency offset of the local oscillation signal at the time of frequency conversion by averaging the detected value of the instantaneous error over a predetermined period;
An offset compensation circuit that compensates for an error component corresponding to the frequency offset among instantaneous errors of the post-detection voltage by correcting the post-detection voltage according to the detected value of the frequency offset;
An average period switching circuit for switching the averaging period;
A frequency error correction circuit comprising:

上記平均期間切換回路が、受信信号中の同期信号を検出した時点で、上記平均化の期間を、それ以前の比較的短い期間からより長い期間へと切り換えることを特徴とする請求項１記載の周波数誤差補正回路。The average period switching circuit switches the averaging period from a relatively short period before to a longer period when detecting a synchronization signal in the received signal. Frequency error correction circuit.

上記平均期間切換回路が、上記周波数オフセットが所定程度以下に抑圧された時点で、上記平均化の期間を、それ以前の比較的短い期間からより長い期間へと切り換えることを特徴とする請求項１記載の周波数誤差補正回路。The average period switching circuit switches the averaging period from a relatively short period before to a longer period when the frequency offset is suppressed to a predetermined level or less. The frequency error correction circuit described.

上記平均期間切換回路が、上記瞬時誤差の積算値の時間変動を検出し当該時間変動が所定程度以下となった時点で、上記周波数オフセットが所定程度以下に抑圧されたと判定することを特徴とする請求項３記載の周波数誤差補正回路。The average period switching circuit detects a time variation of the integrated value of the instantaneous error, and determines that the frequency offset is suppressed to a predetermined level or less when the time variation becomes a predetermined level or less. The frequency error correction circuit according to claim 3.

上記平均期間切換回路が、上記瞬時誤差が所定範囲内に収まる時点の個数を計数し当該計数の結果が所定値を上回った時点で、上記周波数オフセットが所定程度以下に抑圧されたと判定することを特徴とする請求項３記載の周波数誤差補正回路。The average period switching circuit counts the number of times when the instantaneous error falls within a predetermined range, and determines that the frequency offset is suppressed to a predetermined level or less when the result of the counting exceeds a predetermined value. The frequency error correction circuit according to claim 3, wherein:

上記平均期間切換回路が、上記瞬時誤差が正値をとる時点の個数と負値をとる時点の個数とを計数し両計数の結果が共に所定値を上回った時点で、上記周波数オフセットが所定程度以下に抑圧されたと判定することを特徴とする請求項３記載の周波数誤差補正回路。When the average period switching circuit counts the number of times when the instantaneous error takes a positive value and the number of times when the instantaneous error takes a negative value, both frequency counts exceed a predetermined value, and the frequency offset is about a predetermined level. 4. The frequency error correction circuit according to claim 3, wherein the frequency error correction circuit is determined to be suppressed as follows.