JP3684559B2 - データ受信装置および方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、データ受信装置および方法に関し、特に、誤り訂正符号として、パンクチャド符号が用いられ、符号系列に対してビット拡散が行われ、かつ、多値多位相方式でデジタル変調されて伝送されたデータを受信し、復号することができるようにしたデータ受信装置および方法に関する。
【0002】
【従来の技術】
米国においては、デジタル放送が既に開始されている。ヨーロッパでも、デジタルテレビ放送を導入するために、標準化組織Digital Video Broadcasting(DVB)が結成され、その標準方式がまとめられようとしている。このデジタル放送については、例えば、日経エレクトロニクス1996.1.15(no.653)ページ139乃至151に、「ディジタル放送,米国についで欧州も実用へ」として紹介されている。
【0003】
ディジタル放送を行う場合、その消費電力ができるだけ少なくなるようにすることが望まれる。このような電力制限の厳しいこのような通信路においては、一般的に、誤り訂正符号を用いて符号化利得を得て電力の低減が図られている。この様なシステムにおいては、送信側で誤り訂正符号化を行い、受信側で誤り訂正復号を行うのが一般的である。特に信号電力対雑音電力比(C/N比)の小さい通信路においては、畳み込み符号が有利であり、この符号はビタビ復号法を用いることにより、容易に軟判定復号を行うことができ、高利得を得ることができる。
【0004】
さらに、畳み込み符号化器の符号出力の系列を、ある一定の規則に従って、間引くことにより、同一の復号器を用いて、複数の符号化率を容易に実現できるパンクチャド符号が知られている。また、パンクチャド符号化器の符号出力の系列をある一定の規則に従って、ビット毎に拡散することによって、伝送路上で重畳される雑音に対する耐性を向上させることができる。
【0005】
図8は、DVBの地上波テレビジョン放送のための規格DVB−Tにおいて提案されている送信装置の構成例を表している。この装置では、パンクチャド畳み込み符号、ビット拡散、QPSK変調方式が用いられている。
【0006】
すなわち、図8の例においては、情報源1より出力された1ビットシリアルデータは、畳み込み符号化器2に入力され、パンクチャド符号の母符号系列X,Yが生成される。この例では、符号化率が1/2とされている。X,Yは、それぞれ1ビットの符号系列を表している。
【0007】
この符号系列X,Yは、ビット消去回路3に入力され、所定の規則に従って、ビット消去処理が行われるようになされている。ビット消去回路3より出力されたシリアル化されたパンクチャド符号系列は、直並列変換器4に入力され、1系列のデータから2系列のデータに変換されるようになされている。
【0008】
直並列変換器4より出力された2系列のデータx,yは、ビット拡散回路5−1,5−2にそれぞれ入力され、ビットの順番が拡散(交錯)されるビット拡散処理が行われるようになされている。ビット拡散回路5−1,5−2より出力されたビット拡散後のデータx’,y’は、信号点割り当て回路6に入力され、伝送路上のシンボルへ割り当てられる。信号点割り当て回路6は、相互に直交する同相成分(I成分)と直交成分(Q成分)で表される信号点の座標データI’,Q’を出力する。
【0009】
シンボル拡散回路7は、信号点割り当て回路6より出力された座標データI’,Q’により規定されるシンボルの順番を拡散するシンボル拡散処理を実行し、拡散後のシンボルのI成分とQ成分を出力する。変調器8は、例えば、OFDM(Orthogonal Frequency Division Multiplex)方式で、I成分とQ成分をデジタル変調し、アンテナ9を介して電波で出力するようになされている。
【0010】
図9は、畳み込み符号化器2の構成例を表している。但し、この構成例は、DVB−Tで規定されているものではなく、畳み込み処理の説明のための原理的構成を示すものである。この例においては、情報源1より出力された1ビットのシリアルデータが端子21から入力され、遅延回路22,23により、それぞれ1クロック分ずつ順次遅延された後、加算器24と25に出力されている。加算器24にはまた、端子21の出力と遅延回路22の出力とが供給されており、加算器24は、これらのデータを加算(排他的論理和演算)した後、端子26からデータXとして出力するようになされている。また、加算器25は、端子21の出力と遅延回路23の出力を加算(排他的論理和演算)して、端子27からデータYとして出力するようになされている。
【0011】
すなわち、この実施例においては、1ビットの入力に対して、遅延回路22と23の内部状態から定まる2ビットの母符号が出力されることになる。この例の場合、拘束長が3、内部遅延素子が2、状態数が4、符号化率が1/2となる。
【0012】
図10は、この畳み込み符号化器2の状態遷移図を表している。この畳み込み符号化器2の状態遷移は、次のようになる。
【0013】
すなわち、例えば、状態00(遅延素子22の出力と遅延素子23の出力が共に0の状態)において、端子21から0が入力されると、端子26,27から、(XY)=(00)が出力され、状態00に遷移する。状態00から1が入力されると、(XY)=(11)が出力され、状態は10に遷移する。状態01から0が入力されると、(XY)=(11)が出力され、状態00に遷移する。状態01から1が入力されると、(XY)=(00)が出力され、状態10に遷移する。
【0014】
他の状態においても、図10に示すように、0または1の入力に対して、図示した出力が出され、図示した状態に遷移する。
【0015】
ビット消去回路3では、ある規則に従って、母符号系列(XY)から適当な位置のデータを消去することによって、結果として符号化率を変えることができる。以下に、例えば、
X:10
Y:11
のような消去マップに従ってビットが消去される場合について説明する。
【0016】
消去マップの1に対応するビットは伝送され、0に対応するビットは伝送されない(消去される)。消去マップによれば、ある時点での畳み込み符号化器2の出力X(=X1)とY(=Y1)は、X1Y1の順で伝送され、次の時点では、畳み込み符号化器2の出力X(=X2)は消去されて伝送されず、Y(=Y2)のみ伝送されることになる。すなわち、この2つの時点で伝送されるビットは、X1Y1Y2となる。この操作で畳み込み符号化器2に入力されるビット数は2ビット、ビット消去回路3から出力されるビット数は3ビットとなるので、符号化率Rは2/3となる。この操作は2単位時間ごとに繰り返される。
【0017】
直並列変換器4では、入力される1系列のデータX1,Y1,Y2,・・・が2系列のデータ(x,y)に変換される。
【0018】
ビット拡散回路5−1,5−2は、入力データ系列x,yの順番を所定の規則に従って入れ替えることによって、ビットを拡散する。このとき、一般にビット拡散器5−1と5−2の拡散方法は異なるものとされる。
【0019】
以下にビット拡散の例を示す。Mビットの入力データを1ブロックとし、適当な数値sを定める。ビット拡散は、Mビットの入力系列からなるベクトル
(B0,B1,・・・,Bk,・・・,BM−1)から、
拡散後のMビットの出力系列からなるベクトル
(B’0,B’1,・・・,B’n,・・・,B’M−1)への置換を意味する。このとき、B’n=Bk(n=k+s mod M)である。
【0020】
ビット拡散回路5−1,5−2で異なるsを用いることによって、同じアルゴリズムで異なるビット拡散回路を構成することができる。
【0021】
信号点割り当て回路6では、入力されたデータ(x’,y’)を伝送路上のシンボルへ割り当てる。割り当ては、例えば図11に示すように、QPSK方式に従って行われる。すなわち、
(x’,y’)=(0,0)のとき、(I’,Q’)=(1/√2,1/√2)、
(x’,y’)=(0,1)のとき、(I’,Q’)=(1/√2,−1/√2)、
(x’,y’)=(1,0)のとき、(I’,Q’)=(−1/√2,1/√2)、
(x’,y’)=(1,1)のとき、(I’,Q’)=(−1/√2,−1/√2)
のように割り当てが行われる。
【0022】
シンボル拡散回路7は、(I’,Q’)で表されるシンボルS’の順番を所定の規則に従って入れ替えることによって、シンボルの拡散を行い、シンボルS(I,Q)を得るものであり、これによって、伝送路上で受けたバースト的な誤りを拡散することができる。
【0023】
具体的な例を示すと、N−1個のシンボルを拡散の単位ブロックとして、N未満の、Nと互いに素な数Gを定めたとき、拡散は、拡散前のシンボルを要素とするベクトル
(S’1,S’2,・・・,S’k,・・・,S’N−1)から
拡散後のシンボルを要素とするベクトル
(S1,S2,・・・,Sn,・・・,SN−1)への置換として実行される。このとき、Sn=S’k(n=G^k mod N)である。
【0024】
変調器8では、入力されるシンボルSのI成分とQ成分に従って、搬送波を変調し、アンテナ9を介して送信する。
【0025】
図12は、図8の送信装置より送信されたデータを受信する受信装置の構成例を表している。復調器32は、アンテナ31を介して受信した電波を復調し、I成分信号とQ成分信号を出力する。シンボル逆拡散回路33は、図8のシンボル拡散回路7におけるシンボル拡散処理と逆の処理、すなわち、シンボル拡散回路7において入れ替えたシンボルの順番を元の順番に戻す処理を行い、I信号成分I’とQ信号成分Q’を出力する。
【0026】
ビット逆拡散回路34−1,34−2は、シンボル逆拡散回路33より出力されたI’信号とQ’信号に対して、図8のビット拡散回路5−1,5−2において変更したビットの順番を、元の順番に戻す処理を実行する。
【0027】
ビット逆拡散回路34−1,34−2より出力されたI’信号成分に対応するデータxと、Q’信号成分に対応するデータyは、並直列変換器35に入力され、2系列のデータ(x,y)から1系列のデータに変換され、ビット挿入回路36に供給される。
【0028】
ビット挿入回路36においては、図8のビット消去回路3におけるビット消去処理と反対に、ビット挿入処理が行われる。ビット挿入回路36により、ビットが挿入されたI信号成分のデータxとQ信号成分のデータyは、ビタビ復号器37に入力され、ビタビ復号され、再生情報38として出力されるようになされている。
【0029】
次に、その動作について説明する。
【0030】
アンテナ31で受けた受信信号は、復調器32で復調されて、各シンボルのI成分とQ成分のデータが得られる。このI成分とQ成分のデータは、シンボル逆拡散回路33に入力され、そこで、シンボル拡散回路7における場合と逆の操作が行なわれ、逆拡散されたデータI’とQ’が得られる。
【0031】
すなわち、この逆拡散の操作は、シンボル拡散回路7で用いた場合と同じ値N,Gを用いて表すと、逆拡散前のシンボルを要素とするベクトル
(S1,S2,・・・,Sn,・・・,SN−1)を、
逆拡散後のシンボルを要素とするベクトル
(S’1,S’2,・・・,S’k,・・・,S’N−1)へ置換する処理となる。このとき、Sn=S’k(n=G^k mod N)である。
【0032】
シンボル逆拡散回路33から供給されたI成分データI’と、Q成分データQ’は、それぞれビット逆拡散回路34−1,34−2に供給される。
【0033】
ビット逆拡散回路34−1,34−2は、それぞれ、ビット拡散回路5−1,5−2に対応し、それぞれ、ビット拡散回路5−1,5−2と逆の操作を行う。
【0034】
すなわち、M個の入力データを1ブロックとし、適当な数値sを定め、M個の入力系列からなるベクトル
(B’0,B’1,・・・,B’n,・・・,B’M−1)から、
逆拡散後のM個の出力系列からなるベクトル
(B0,B1,・・・,Bk,・・・,BM−1)が求められる。このとき、B’n=Bk(n=k+s mod M)である。
【0035】
ここで、ビット逆拡散回路34−1,34−2のビット逆拡散で用いる数値sは、それぞれ、ビット拡散回路5−1,5−2で用いる数値sと同じ値を用いる。
【0036】
こうしてビット逆拡散されたデータ系列(x,y)は、次段の並直列変換器35に供給され、そこで直並列変換器4と逆の操作が行なわれ、2系列のデータ(x,y)から1系列のデータに変換される。
【0037】
ビット挿入回路36では、ビット消去回路3と逆の操作が行われる。すなわち、前述の例の消去マップ
X:10
Y:11
を用いたビット消去回路3の処理に対応して、ビット挿入回路36は、
X1,Y1,Y2(いまの場合、x1,y1,y2)
の順で入力されるデータに対して、消去されているデータX2(x2)に相当する位置で任意のダミーデータ(ここでは0とする)を挿入して、
Xデータとして、X1(x1),0を、
Yデータとして、Y1(y1),Y2(y2)を、
この順で出力する。また、ダミーデータを挿入した位置を示す挿入フラグをビタビ復号器37に供給する。
【0038】
ビタビ復号器37では、畳み込み符号化器2の状態遷移(図10)に従ってビタビ復号を行う。図13にビタビ復号器37の例を示す。入力端子62−1,62−2には、ビット挿入回路36より出力されたデータX,Yが、それぞれ入力される。これらのデータX,Yは、ブランチメトリック演算回路63−1乃至63−4に入力されている。ブランチメトリック演算回路63−1においては、入力データ(X,Y)と図11に示した座標点(1/√2,1/√2)との距離を、ブランチメトリックとして演算する。同様に、ブランチメトリック演算回路63−2乃至63−4においては、入力データ(X,Y)と座標点(1/√2,−1/√2),(−1/√2,1/√2)または(−1/√2,−1/√2)との距離が演算されるようになされている。
【0039】
ブランチメトリック演算回路63−1,63−4の出力(ブランチメトリック)BM00は、ACS(Add Compare Select)回路64−1に入力されている。同様に、ブランチメトリック演算回路63−2の出力(ブランチメトリック)BM01とブランチメトリック演算回路63−3の出力(ブランチメトリック)BM10が、ACS回路64−2に入力され、ブランチメトリック演算回路63−1の出力(ブランチメトリック)BM00とブランチメトリック演算回路63−4の出力(ブランチメトリック)BM11が、ACS回路64−3に入力され、ブランチメトリック演算回路63−2の出力(ブランチメトリック)BM01とブランチメトリック演算回路63−3の出力(ブランチメトリック)BM10が、ACS回路64−4に入力されている。
【0040】
ACS回路64−1にはまた、ステートメトリック記憶装置66−1の出力(ステートメトリック)SM00とステートメトリック記憶装置66−2の出力(ステートメトリック)SM01が入力されており、ACS回路64−2には、ステートメトリック記憶装置66−3の出力(ステートメトリック)SM10とステートメトリック記憶装置66−4の出力(ステートメトリック)SM11が入力されている。同様に、ACS回路64−3には、ステートメトリック記憶装置66−1の出力(ステートメトリック)SM00とステートメトリック記憶装置66−2の出力(ステートメトリック)SM01が入力されており、ACS回路64−4には、ステートメトリック記憶装置66−3の出力(ステートメトリック)SM10とステートメトリック記憶装置66−4の出力(ステートメトリック)SM11が入力されている。
【0041】
ACS回路64−1乃至64−4は、入力された一方のブランチメトリックBMとそれに対応するステートメトリックSMを加算するとともに、他方のブランチメトリックBMとそれに対応するステートメトリックSMを加算する。そして、2つの加算結果を比較し、その比較結果に対応して、小さい方の加算値をステートメトリック記憶装置66−1乃至66−4に、新たなステートメトリックSMとして出力するとともに、その選択結果を表す信号SEL00乃至SEL11をパスメモリ65に出力している。パスメモリ65にはまた、ステートメトリック記憶装置66−1乃至66−4に記憶されている、ステートメトリックSM00乃至SM11が入力されている。
【0042】
ステートメトリック記憶装置66−1乃至66−4は、端子61から入力される信号によりリセットされるようになされている。パスメモリ65は、端子67から復号結果を出力するようになされている。
【0043】
次に、その動作について説明する。
【0044】
ブランチメトリック演算回路63−1では、入力データ(X,Y)と座標点(1/√2,1/√2)との距離がブランチメトリックBM00として計算される。同様にブランチメトリック演算回路63−2では入力データ(X,Y)と座標点(1/√2,−1/√2)との距離、ブランチメトリック演算回路63−3では入力データ(X,Y)と座標点(−1/√2,1/√2)との距離、ブランチメトリック演算回路63−4では入力データ(X,Y)と座標点(−1/√2,−1/√2)との距離が、ブランチメトリックBM01,BM10,BM11としてそれぞれ計算される。なお、ここでは、前段のビット挿入回路36から供給される挿入フラグに従って、挿入されたダミーデータに関する距離計算は省略される。すなわち、挿入されたビットと比較すべき座標との距離は、すべて同じ(例えば0)とされる。
【0045】
ACS回路64−1では畳み込み符号化器2の状態遷移に従って次の2つの式が計算され、尤度の大きい方、すなわち、計算結果の小さい方が選択され、その選択情報SELは後段のパスメモリ65に、その計算結果SMはステートメトリック記憶装置66−1に、それぞれ供給される。
【0046】
SM00+BM00 (1)
SM01+BM11 (2)
【0047】
ここで、SM00は、1単位時間前のステートメトリック記憶装置66−1の値、SM01は、1単位時間前のステートメトリック記憶装置66−2の値、BM00は、ブランチメトリック演算回路63−1の演算結果、BM11は、ブランチメトリック演算回路63−4の演算結果を、それぞれ表している。
【0048】
式(1)の計算結果の方が小さければSEL00=0が、式(2)の計算結果の方が小さければSEL00=1が、後段のパスメモリ65に供給される。そして、前者の場合、SM00+BM00が、後者の場合、SM01+BM11が、それぞれステートメトリック記憶装置66−1に、新たなステートメトリックSM00として記憶される。
【0049】
この計算を図10にそって説明する。状態00に到達するパスは2本あり、1本目は状態00で0が入力され、00を出力するパスで、比較される計算式は式(1)のようになり、2本目は状態01で0が入力され、11を出力するパスで、比較される計算式は式(2)のようになる。計算結果のうち小さいほうが新たなステートメトリックSM00としてステートメトリック記憶装置66−1に供給される。
【0050】
同様の動作が、ACS回路64−2乃至64−4においても行われる。なお、ステートメトリック記憶装置66−1乃至66−4は、システムが動作する初期段階で0にリセットされる。この制御は図には示していない制御装置から端子61を介して行われる。
【0051】
パスメモリ65では、図10の状態遷移図に従って、ACS回路64−1乃至64−4からの選択情報SEL00乃至SEL11を用いて、入力データすなわち復号データの選択、記憶、伝搬を行う。
【0052】
図14は、ブランチメトリック演算回路63−1の構成例を表している。端子62−1より入力されたデータXは、減算回路51に入力され、発生回路52が出力する1/√2が減算されるようになされている。減算回路51の出力は、乗算回路53に分岐して入力され、乗算される(すなわち、自乗される)ようになされている。セレクタ203は、乗算回路53の出力と、発生回路202の出力の供給を受け、端子201を介してXに対するダミーフラグがビット挿入回路36より入力されたとき、発生回路202が発生する0を選択し、その他のとき、乗算回路53の出力を選択し、加算回路54に出力する。
【0053】
同様に、端子62−2より入力されたデータYが、減算回路55に入力され、発生回路56が出力する1/√2が減算されるようになされている。減算回路55の出力は、乗算回路57に分岐して入力され、乗算(自乗)されるようになされている。セレクタ206は、乗算回路57の出力と、発生回路205の出力の供給を受け、端子204を介してYに対するダミーフラグがビット挿入回路36より入力されたとき、発生回路205が発生する0を選択し、その他のとき、乗算回路57の出力を選択し、加算回路54に出力している。加算回路54は、セレクタ203の出力とセレクタ206の出力とを加算し、ブランチメトリックBM00として出力するようになされている。
【0054】
すなわち、この例においては、フラグが入力されないとき、減算回路51が、X−1/√2を出力し、これが乗算回路53において自乗され、乗算回路53から(X−1/√2)2が出力される。同様に、減算回路55が、Y−1/√2を出力し、この値が乗算回路57により自乗され、乗算回路57は(Y−1/√2)2を出力する。加算回路54は、乗算回路53の出力と乗算回路57の出力の加算値(X−1/√2)2+(Y−1/√2)2をブランチメトリックBM00として出力する。
【0055】
一方、Xのダミーフラグが入力されたとき、セレクタ203は0を出力するので、加算回路54の出力は(Y−1/√2)2となり、Yのダミーデータが入力されたとき、セレクタ206は0を出力するので、加算回路54の出力は(X−1/√2)2となる。
【0056】
ブランチメトリック演算回路63−2乃至63−4においても、図14に示した場合と同様の構成の回路により、同様の演算が行われる。但し、ブランチメトリック演算回路63−2においては、発生回路52の出力は1/√2、発生回路56の出力は−1/√2とされる。また、ブランチメトリック演算回路63−3においては、発生回路52と56の出力は、それぞれ−1/√2と1/√2とされ、ブランチメトリック演算回路63−4においては、それぞれ−1/√2と−1/√2とされる。
【0057】
図15にパスメモリ65のブロック図を示す。端子71−1乃至71−4には、ACS回路64−1乃至64−4より出力された選択情報SEL00乃至SEL11が入力されている。これらの選択情報SEL00乃至SEL11は、それぞれ2入力1出力のセレクタ73−1乃至73−4に制御信号として入力されている。また、セレクタ73−1には、2つの入力として、端子72−1から固定データ0が入力されている。同様に、セレクタ73−2乃至73−4には、端子72−2乃至72−4から、それぞれ2入力として固定データ0,1または1が入力されている。
【0058】
セレクタ73−1乃至73−4は、選択情報SEL00乃至SEL11に対応して、2つの入力のうちの一方を選択し、後段のレジスタ81−1乃至81−4に出力する。但し、この第1列目のセレクタ73−1乃至73−4には、上述したように、端子72−1乃至72−4から2入力として同一のデータが入力されているため、レジスタ81−1乃至81−4には、それぞれ0,0,1または1が記憶されることになる。
【0059】
以下、同様に、n列(図15の例の場合、4列)のセレクタとレジスタからなる構成が設けられている。すなわち、第2列目においては、セレクタ74−1乃至74−4とレジスタ82−1乃至82−4が設けられている。セレクタ74−1には、前列のレジスタ81−1の出力とレジスタ81−2の出力が供給されている。セレクタ74−2には、レジスタ81−3の出力とレジスタ81−4の出力が入力され、セレクタ74−3には、レジスタ81−1の出力とレジスタ81−2の出力が入力され、セレクタ74−4には、レジスタ81−3の出力とレジスタ81−4の出力が入力されている。そして、セレクタ74−1乃至74−4は、選択情報SEL00乃至SEL11の値に対応して、2入力のうちの一方を選択し、後段のレジスタ82−1乃至82−4に出力する処理を行う。例えば、レジスタ74−1は、選択情報SEL00が0であるとき、レジスタ81−1の出力を選択し、選択情報SEL00が1であるとき、レジスタ81−2の出力を選択し、出力するようになされている。
【0060】
最終列のレジスタ84−1乃至84−4の出力は、4入力1出力のセレクタ85に入力されている。
【0061】
最小値比較回路88には、端子87−1乃至87−4から、図13のステートメトリック記憶装置66−1乃至66−4より出力されたステートメトリックSM00乃至SM11が入力されている。最小値比較回路88は、4つのステートメトリックの大きさを比較し、最小のものを選択する。そして、ステートメトリックSM00が最小であったとき、データ00を出力し、ステートメトリックSM01が最小であったとき、データ01を出力し、ステートメトリックSM10が最小であったとき、データ10を出力し、ステートメトリックSM11が最小であったとき、データ11を出力する。セレクタ85は、最小値比較回路88からの入力が00であるとき、レジスタ84−1の出力を選択し、01であるとき、レジスタ84−2の出力を選択し、10であるとき、レジスタ84−3の出力を選択し、11であるとき、レジスタ84−4の出力を選択し、端子86から復号結果として出力するようになされている。端子72−1乃至72−4の固定値は、それぞれの状態に対応する復号情報を意味する。
【0062】
このような、パスメモリ65の結線は、図10の状態遷移図に基づいている。パスメモリ65の構成のうち、最上行は状態00に、第2行目は状態01に、第3行目は状態10に、最下行は状態11に、それぞれ対応する。また、第1列目は復号情報の取り込みを行う。図10によれば、状態00に到達するパスは、状態00と状態01からの2本存在する。それぞれのパスに対応する入力ビットすなわち復号情報は、いずれの場合も0である。そこで、状態00(最上行)における第1列では、選択情報SEL00によってそれに対応する復号情報0が選択されるように、セレクタ73−1の入力端子が配線されている。
【0063】
第1列目においては、状態01、状態10、状態11に対しても同様にして結線されている。
【0064】
第2列目以降においては、復号系列の選択、伝搬および記憶が行われる。図10によれば、状態00に到達するパスは、状態00、状態01からの2本存在する。そこで、状態00における第2列では、選択情報SEL00によって、それに対応する状態からのデータが選択されるように、セレクタ74−1の入力端子が配線されている。
【0065】
第2列目の第2行乃至第3行の状態01、状態10、状態11においても同様にして結線されている。
【0066】
パスメモリ65の最終列では、記憶された4つの復号データから、最も尤度の大きいパスに対応するデータが最終的な復号データとして出力される。「最も尤度の大きいパス」とは、4つのステートメトリックSM00乃至SM11のうち、最小の値を持つものに対応するパスであり、セレクタ85で、その時点におけるステートメトリックの最小値に対応するパス、すなわち、最も尤度の大きいパスが選択されることになる。
【0067】
【発明が解決しようとする課題】
ところで、近年、高速(高ビットレート)の伝送が叫ばれる中、前述のデジタルデータ伝送システムの変調方式を、QPSKから16QAM、64QAM、256QAM等に拡張することが考えられる。こうすると、伝送できるビット数は、QPSKの2ビットに対してそれぞれ、4ビット、6ビット、または8ビットとなり、QPSKに対して2倍、3倍、6倍に増加することになる。
【0068】
図16に16QAMによるデータ送信装置のブロック図を示す。図16において、図8における場合と対応する部分には、同一の符号を付してある。すなわち、この例においては、直並列変換器4において、ビット消去回路3より出力されたシリアルデータが、4ビットを単位とするデータu,v,x,yに変換される。そして、各データ毎に、ビット拡散回路91−1乃至91−4において、ビット拡散処理が行われ、データu’,v’,x’,y’として、信号点割り当て回路6に供給されるようになされている。その他の構成は、図7における場合と同様である。
【0069】
すなわち、この例においては、直並列変換器4において、1系列のデータが16QAMに対応する4系列のデータ(u,v,x,y)に変換され、それぞれがビット拡散回路91−1乃至91−4において、所定の規則に従って、ビットの順番を入れ替えることにより、ビット拡散処理が行われる。その処理は、図8におけるビット拡散回路5−1,5−2における処理と同様の処理であり、それぞれが異なる数値sを用いて、異なるビット拡散処理を実行する。
【0070】
信号点割り当て回路6では、入力された4ビットのデータ(u’,v’,x’,y’)を伝送路上のシンボルへ割り当てる。割り当ては、例えば図17に従って行われる。すなわち、例えば、
(u’,v’,x’,y’)=(0,0,0,0)のとき、
(I’,Q’)=(3/√10,3/√10)、
(u’,v’,x’,y’)=(0,0,0,1)のとき、
(I’,Q’)=(3/√10,1/√10)、
のように割り当てが行われる。
【0071】
他の入力に関しても同様に割り当てが行われる。
【0072】
以下、図8における場合と同様の処理が行われ、データが送信される。
【0073】
図16に示す送信装置で、図17に示すような16QAM方式で信号点割り当てを行い、送信したデータを受信する場合、受信装置は、図12に対応して、図18に示すように構成することが考えられる。しかしながら、実際には、図18に示すように構成することはできない。
【0074】
すなわち、上述したように、シンボル逆拡散回路33に復調器32より入力されるデータ(I,Q)のそれぞれの成分I,Qは、QPSK方式の場合、それぞれが1ビットを表していたが、16QAM方式の場合、それぞれが2ビットを表すことになる。例えば、図17に示す信号点配置の場合、Iは、第1ビット目と第3ビット目の情報を含み、Qは、第2ビット目と第4ビット目の情報を含んでいる。例えば、Iは、1/√10,3/√10といった1つの値であり、Qも同様に1つの値である。従って、これを図18に示すように、u’,v’に分割したり、x’,y’に分割することはできない。その結果、16QAM方式の場合におけるデータ受信装置は、やはり図12に示すように構成されることになる。
【0075】
その結果、図12のビット挿入回路36において行われる処理は、次のようなものとなる。
【0076】
すなわち、いま、ビット挿入回路36に、図19(A)に示すように、x1,y1,x2,y2,x3,y3,・・・のようにデータが入力されたとすると、同図(B)に示すように、x1,y1が、データX1,Y1として出力され、次にダミーデータdが、データX2として出力され、データx2が、データY2として出力される。また、同様に、データy2,x3が、データX3,Y3として出力された後、ダミーデータdが、データX4として出力され、次に、データy3が、データY4として出力される。
【0077】
しかしながら、この処理は、図16のビット消去回路3における処理と逆の処理を実行していることにはならない。すなわち、ビット消去回路3において行っていたビット消去(ビット操作)処理は、1ビット単位で行っていたものである。これに対して、図19(B)に示すデータx1,y2などは、それぞれが2ビットのデータに対応しているものであり、その後に1ビットのダミーデータdを挿入し、さらにその次に2ビットのデータx2を出力すると、結局、元のデータ配列とは全く異なるデータ配列が出力されてしまうことになる。
【0078】
その結果、ビット挿入回路36の出力を、ビタビ復号器37でビタビ復号すると、復号結果は、性能が若干劣化するといった類のものではなく、全く復号が不可能となる。
【0079】
これに対して、例えば図18に示すデータ受信装置のシンボル逆拡散回路33において、硬判定を行うようにすれば、図18に示すように、(I,Q)から、u’,v’,x’,y’を生成することができる。すなわち、この場合、(I,Q)の座標と図17に示す各信号点との距離が計算され、(I,Q)が最も距離の短い信号点に対応されるので、この信号点から、u’,v’,x’,y’を生成することが可能である。しかしながら、このような硬判定を行うと、正確なデータの復号が困難になる。
【0080】
本発明は、このような状況に鑑みてなされたものであり、16QAM、64QAM、256QAMなどの多値多位相変調方式でパンクチャドの誤り訂正復号を伝送した場合においても、データを正確に復号化することができるようにするものである。
【0081】
【課題を解決するための手段】
本発明の第1のデータ受信装置は、データのシンボルに付随する情報を、シンボルを構成するビットに応じた規則の逆の規則に従ってそれぞれ逆拡散する逆拡散手段と、データのビット毎に、ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算手段と、データのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入手段と、データの復号処理を行う復号手段とを備えることを特徴とする。
【0082】
メトリック計算手段は、逆拡散手段の出力に対してメトリックを計算し、ビット挿入手段は、メトリック計算手段の出力に対してビット挿入処理を行い、復号手段は、ビット挿入手段の出力に対して復号処理を行うことができる。
【0083】
ビット挿入手段は、逆拡散手段の出力に対してビット挿入処理を行い、メトリック計算手段は、ビット挿入手段の出力に対してメトリックを計算し、復号手段は、メトリック計算手段の出力に対して復号処理を行うことができる。
本発明の第1のデータ受信方法は、データのシンボルに付随する情報を、シンボルを構成するビットに応じた規則の逆の規則に従ってそれぞれ逆拡散する逆拡散ステップと、データのビット毎に、ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算ステップと、データのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入ステップと、データの復号処理を行う復号ステップとを含むことを特徴とする。
本発明の第1のデータ受信装置および方法においては、データのシンボルに付随する情報が、シンボルを構成するビットに応じた規則の逆の規則に従ってそれぞれ逆拡散され、データのビット毎に、ビットに対する条件付き事後確率が、前記ビットに対するメトリックとして計算され、データのビットに対して、予め定められている規則に従ってビット挿入処理が行われ、データの復号処理が行われる。
本発明の第2のデータ受信装置は、データのシンボルを構成するビット毎に、ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算手段と、メトリック計算手段により計算されたメトリックを構成するビットを、逆拡散するビット逆拡散手段と、ビット逆拡散手段により逆拡散されたメトリックのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入手段と、データの復号処理を行う復号手段とを備えることを特徴とする。
メトリック計算手段は、ビット毎に、値0に対するメトリック、または、値1に対するメトリックのいずれか一方のみを計算し、他方は、一方の値と、所定の基準値とから計算することができる。
本発明の第2のデータ受信方法は、データのシンボルを構成するビット毎に、ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算ステップと、メトリック計算ステップにより計算されたメトリックを構成するビットを、逆拡散するビット逆拡散ステップと、ビット逆拡散ステップにより逆拡散されたメトリックのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入ステップと、データの復号処理を行う復号ステップとを含むことを特徴とする。
本発明の第2のデータ受信装置および方法においては、データのシンボルを構成するビット毎に、ビットに対する条件付き事後確率が、前記ビットに対するメトリックとして計算され、計算されたメトリックを構成するビットが、逆拡散され、逆拡散されたメトリックのビットに対して、予め定められている規則に従ってビット挿入処理が行われ、データの復号処理が行われる。
【0084】
【発明の実施の形態】
図1は、本発明のデータ受信装置の第1の実施例を表している。図1において、従来の図12に示す場合と対応する部分には、同一の符号を付してある。図1の実施例においては、シンボル逆拡散回路33の出力するI’信号とQ’信号がビット逆拡散回路101−1乃至101−4に入力され、ビット逆拡散処理が行われるようになされている。ビット逆拡散回路101−1は、I’信号とQ’信号により規定されるシンボルの第1のビットの逆拡散処理を行い、ビット逆拡散回路101−2乃至101−4は、それぞれ第2乃至第4のビットの逆拡散処理を行う。
【0085】
ビット逆拡散回路101−1乃至101−4より出力された第1のビット乃至第4のビットのI信号成分とQ信号成分は、それぞれ対応するメトリック計算回路102−1乃至102−4に入力され、それぞれ第1乃至第4のビットに対応するメトリックが計算されるようになされている。メトリック計算回路102−1乃至102−4より出力されたデータ(メトリック)u,v,x,yは、並直列変換器35に入力され、4系列のデータから1系列のデータに変換されるようになされている。その他の構成は、図12における場合と同様である。
【0086】
メトリック計算回路102−1は、図2に示すように構成される。
【0087】
図2に示すように、図1のシンボル逆拡散回路33より出力されたI’信号とQ’信号は、n個の確率計算回路111−1乃至111−nに入力される。いまの場合、図17に示すように、16QAMで信号点割り当て処理が行われているので、このnは16とされる。確率計算回路111−1は、図17に示す16QAMの0000に対応するシンボルS0000が送信され、受信信号Rを受信する確率P(S0000∩R)が計算される。以下、同様に、確率計算回路111−2においては、16QAMの0001に対応するシンボルS0001が送信され、受信信号Rが受信される確率P(S0001∩R)が計算され、確率計算回路111−3においては、16QAMの0010に対応するシンボルS0010が送信され、受信信号Rが受信される確率P(S0010∩R)が計算される。そして、確率計算回路111−16においては、16QAMの1111に対応するシンボルS1111が送信され、受信信号Rが受信される確率P(S1111∩R)が計算される。
【0088】
加算回路112は、第1のビットが0であるシンボル、すなわち、S0000,S0001,S0010,S0011,S0100,S0101,S0110,S0111に対する確率を計算する確率計算回路111−iの出力の入力を受け、その和を演算する。これに対して、加算回路113は、16QAMの全てのシンボル、すなわち、S0000乃至S1111に対する確率を計算する確率計算回路111−iの出力の入力を受け、その和を演算する。割算回路114は、加算回路112の出力を加算回路113の出力で割り算するようになされている。
【0089】
なお、メトリック計算回路102−2乃至102−4も、基本的にはメトリック計算回路102−1と同様に構成されているが、図2における加算回路112が、第2乃至第4ビットが0であるシンボルに対する確率の和を演算するように構成されている。
【0090】
次に、その動作について説明する。
【0091】
アンテナ31で受けた受信信号は、復調器32で復調されて、シンボルのI成分とQ成分のデータが得られる。このI成分とQ成分のデータは、シンボル逆拡散回路33で、図16のシンボル拡散回路7と逆の操作(並べ換えられたシンボルの順番を元の順番に戻す処理)が行なわれ、逆拡散されたI’信号とQ’信号が得られる。
【0092】
このシンボル逆拡散の操作は、シンボル拡散回路7と同じ値の数N,Gを用いて、逆拡散前のシンボルを要素とするベクトル
(S1,S2,・・・,Sn,・・・,SN−1)を、
逆拡散後のシンボルを要素とするベクトル
(S’1,S’2,・・・,S’k,・・・,S’N−1)へ置換する処理である。このとき、Sn=S’k(n=G^k mod N)である。
【0093】
シンボル逆拡散回路33から供給されたI’信号とQ’信号は、それぞれビット逆拡散回路101−1乃至101−4に供給される。
【0094】
第1のビットのビット逆拡散回路101−1では、シンボルとしての座標(I’とQ’の組み合わせ)を保持したまま、図16の第1のビットのビット拡散回路91−1と逆の操作が行なわれる。すなわち、B’i(I’,Q’)を1つの組として、図16のビット拡散回路91−1に対応する、M組のB’iのデータを要素とするベクトル
(B’0,B’1,・・・,B’n,・・・,B’M−1)が、
Bi(I,Q)を1つの組として、M組のBiを要素とするベクトル
(B0,B1,・・・,Bk,・・・,BM−1)へ置換される。
【0095】
このとき、B’n=Bk(n=k+s mod M)であり、sはビット拡散回路91−1で用いられたものと同一の値とされる。
【0096】
同様に、他のビット逆拡散回路101−2乃至101−4では、それぞれ、第2乃至第4のビットに関するビット逆拡散処理が、シンボルの座標を保持したまま行われる。このとき、ビット逆拡散回路101−2乃至101−4のビット逆拡散で用いる数値sは、それぞれ、ビット拡散回路91−2乃至91−4で用いる数値sと同じ値を用いる。
【0097】
こうしてビット逆拡散回路101−1乃至101−4より出力されたビット逆拡散されたデータ系列(I’u,Q’u),(I’v,Q’v),(I’x,Q’x),(I’y,Q’y)は、メトリック計算回路102−1乃至102−4に供給される。
【0098】
メトリック計算回路102−1では、入力のI成分I’uとQ成分Q’uから、16QAMを構成する第1のビットに対するメトリックを計算し(その計算方法の詳細は後述する)、その結果uを並直列変換器35に供給する。
【0099】
同様に、メトリック計算回路102−2乃至102−4では、入力のI成分(I’v,I’xまたはI’y)とQ成分(Q’v,Q’xまたはQ’y)から、16QAMを構成する第2乃至第4のビットに対するメトリックを計算し、その結果v,x,yを並直列変換器35に供給する。
【0100】
各々のメトリック計算回路102−1乃至102−4の演算結果u,v,x,yは、後段の並直列変換器35で、図16の直並列変換器4と逆の操作を行い、4系統のデータから1系列のデータに変換される。
【0101】
ビット挿入回路36では、図16のビット消去回路3と逆の操作が行われる。すなわち、前述の例の消去マップ
X:10
Y:11
を用いて、
u1,v1,x1,y1,u2,v2,x2,y2・・・
の順で入力されるデータに対して、3ビットを周期として、最後の3ビット目の直前に、任意のダミーデータ(ここでは0)を挿入して、
データXとして、u1,0,y1,0,x2,・・・
データYとして、v1,x1,u2,v2,y2,・・・
を、この順で出力するとともに、ダミーデータを挿入した位置を示す挿入フラグをビタビ復号器37に供給する。
【0102】
ビタビ復号器37では、畳み込み符号化器2の状態遷移に従ってビタビ復号を行い、再生情報38を得る。
【0103】
次に、メトリック計算回路102−1乃至102−4におけるメトリック計算について説明する。ここにおけるメトリックとは、次式によって規定される、所定の受信信号を受信したときに、その受信信号を構成するビットに対する条件付き事後確率を意味する。
P(bi=0|R)=P(bi=0∩R)/P(R) (3)
【0104】
ここで、P(bi=0|R)は、受信信号R(Ir,Qr)(Ir=I’u,I’v,I’x,またはI’y:Qr=Q’u,Q’v,Q’x,またはQ’y)を受信したとき、送信シンボルのiビット目が0である条件付き事後確率を、P(R)は、受信信号R(Ir,Qr)を受信する確率を、P(bi=0∩R)は、iビット目が0であるシンボルが送信され、受信信号R(Ir,Qr)が受信される確率を、それぞれ表している。
【0105】
同様に、次式(4)によって、受信信号R(Ir,Qr)を受信したとき、送信シンボルのiビット目が1である条件付き事後確率を求めることができる。
P(bi=1|R)=P(bi=1∩R)/P(R) (4)
【0106】
ここで、P(bi=1|R)は、受信信号R(Ir,Qr)を受信したとき、送信シンボルのiビット目が1である条件付き事後確率を、P(R)は、受信信号R(Ir,Qr)を受信する確率を、P(bi=1∩R)は、iビット目が1であるシンボルが送信され、受信信号R(Ir,Qr)が受信される確率を、それぞれ表している。
【0107】
また、次式(5)によっても、受信信号R(Ir,Qr)を受信したとき、送信シンボルのiビット目が1である条件付き事後確率を求めることができる。
P(bi=1|R)=1−P(bi=1|R) (5)
【0108】
メトリック計算回路102−1乃至102−4では、入力のI成分IrとQ成分Qrから、16QAMを構成する第1乃至第4のビットに対するメトリックをそれぞれ計算し、
第1のビットに対するメトリックP(b1=0|R)をu、
第2のビットに対するメトリックP(b2=0|R)をv、
第3のビットに対するメトリックP(b3=0|R)をx、
第4のビットに対するメトリックP(b4=0|R)をy
として出力する。
【0109】
各々のメトリックの計算は、前述の式(3)に従って行われる。すなわち、
【0110】
ここで、P(Sj∩R)は、シンボルSjが送信され、受信信号Rが受信される確率を表し、ΣP(Sj∩R)は、i番目のビットが0であるすべてのシンボルSjについての確率P(Sj∩R)の和を表している。
【0111】
一方、P(Sk∩R)は、シンボルSkが送信され、受信信号Rが受信される確率を表し、ΣP(Sk∩R)は、16QAMで定義されるすべてのシンボルSkについての確率P(Sk∩R)の和を表している。
【0112】
図2の、第1のビットに対するメトリック(P(b1=0|R))のメトリック計算回路102−1において、確率計算回路111−1は、P(S0000∩R)、すなわち、16QAMの0000に対応するシンボルS0000が送信され、受信信号Rを受信する確率を計算する。
【0113】
確率計算回路111−2は、P(S0001∩R)、すなわち、16QAMの0001に対応するシンボルS0001が送信され、受信信号Rを受信する確率を計算する。
【0114】
確率計算回路111−3は、P(S0010∩R)、すなわち、16QAMの0010に対応するシンボルS0010が送信され、受信信号Rを受信する確率を計算する。
【0115】
以下、同様にして、16QAMの残りのシンボルに対しても、それぞれ確率を計算し、全部で16個の確率の計算結果を得る。
【0116】
加算回路112は、式(8)の分子を計算する回路で、第1のビットが0のシンボル、すなわち、
S0000、S0001、S0010、S0011、
S0100、S0101、S0110、S0111、
に対する確率の和を求める。
【0117】
加算回路113は、式(8)の分母を計算するブロックで、16QAMすべてのシンボル、すなわち、
S0000、S0001、S0010、S0011、
S0100、S0101、S0110、S0111、
S1000、S1001、S1010、S1011、
S1100、S1101、S1110、S1111、
に対する確率の和を求める。
【0118】
割算回路114は、加算回路112の出力を加算回路113の出力で割り算する計算器であり、式(8)を計算する。
【0119】
第2乃至第3のビットに対するメトリックの計算も同様に行うことができる。すなわち、第2のビットに対するメトリックは、メトリック計算回路102−2において計算される。そこでは、式(8)の分子を計算する加算回路112に対応するメトリック計算回路102−2の加算回路(図示せず)への入力として、各々のシンボルに対する確率の計算結果の中から、第2のビットが0であるすべてのシンボル、すなわち、
S0000、S0001、S0010、S0011、
S1000、S1001、S1010、S1011、
に対する確率の計算結果を選択し、加算を行う。式(8)の分母を計算する加算回路113に対応するメトリック計算回路102−2の加算回路(図示せず)への入力として、前述の第1のビットに対する場合と同様に、すべてのシンボル、すなわち、
S0000、S0001、S0010、S0011、
S0100、S0101、S0110、S0111、
S1000、S1001、S1010、S1011、
S1100、S1101、S1110、S1111、
に対する確率の計算結果を選択し、加算を行う。
【0120】
第3のビットと第4のビットに関しても同様の演算が行われる。
【0121】
図3は、図1に示すビタビ復号器37の構成例を表している。この実施例においては、入力端子62−1にデータX(メトリック)が入力され、入力端子62−2にデータY(メトリック)が入力されるようになされている。そして、入力端子62−1より入力されたデータXは、乗算回路121−1,121−2に入力されるとともに、反転回路131−1に入力され、そのビットがすべて反転された後、乗算回路121−3,121−4に入力されるようになされている。また、入力端子62−2より入力されたデータYが、乗算回路121−1,121−3に入力されるとともに、反転回路131−2に入力され、そのすべてのビットが反転された後、乗算回路121−2,121−4に入力されるようになされている。
【0122】
すなわち、I成分を構成するビットが0である場合に対するメトリックMI0と、I成分を構成するビットが1である場合に対するメトリックMI1には、理論的に次の式に示す関係が成立する。
MI1=1−MI0 (9)
【0123】
メトリックMI0,MI1が4ビットの2進数で表されるものとすると、確率1(メトリックの最大値)は1111で表される。このとき式(9)は次のように表すことができる。
MI1=1111−MI0 (10)
【0124】
この演算は、次式より簡略化して求めることができる。
MI1=−[MI0] (11)
【0125】
ここで、−[MI0]は、MI0のすべてのビットの値を反転させたものを意味する。反転回路131−1は、メトリックMI0に対応するデータXから、この式(11)の演算を行い、MI1を求めるものである。
【0126】
同様に、反転回路131−2において、入力端子62−2より入力された、Q成分を構成するビットが0である場合に対するメトリックMQ0に対応するデータYのすべてのビットを反転させて、−[MQ0]を演算することにより、Q成分を構成するビットが1である場合に対するメトリックMQ1を求めることができる。
【0127】
従って、これらの処理により、4つのメトリックMI0,MI1,MQ0,MQ1が求められたことになる。
【0128】
乗算回路121−1は、入力端子62−1より入力されたデータX(メトリックMI0)と、入力端子62−2より入力されたデータY(メトリックMQ0)を乗算し、乗算結果をブランチメトリックBM00として出力するようになされている。乗算回路121−2は、入力端子62−1より入力されたデータX(メトリックMI0)と、反転回路131−2より入力された反転データY(メトリックMI1)を乗算し、乗算結果をブランチメトリックBM01として出力している。同様に、乗算回路121−3は、反転回路131−2より入力された反転データX(メトリックMQ1)と、入力端子62−2より入力されたデータY(メトリックMQ0)を乗算し、乗算結果をブランチメトリックBM10として出力し、乗算回路121−4は、反転回路131−1より入力された反転データX(メトリックMI1)と、反転回路131−2より入力された反転データY(メトリックMQ1)とを乗算し、その乗算結果をブランチメトリックBM11として出力するようになされている。
【0129】
乗算回路121−1の出力(ブランチメトリック)BM00と、乗算回路121−4の出力(ブランチメトリック)BM11は、ACS(Accumulate Compare Select)回路122−1に入力されている。同様に、乗算回路121−2の出力(ブランチメトリック)BM01と、乗算回路121−3の出力(ブランチメトリック)BM10が、ACS回路122−2に入力され、乗算回路121−1の出力(ブランチメトリック)BM00と、乗算回路121−4の出力(ブランチメトリック)BM11が、ACS回路122−3に入力され、乗算回路121−2の出力(ブランチメトリック)BM01と、乗算回路121−3の出力(ブランチメトリック)BM10が、ACS回路122−4に入力されている。
【0130】
ACS回路122−1にはまた、ステートメトリック記憶装置66−1の出力(ステートメトリック)SM00とステートメトリック記憶装置66−2の出力(ステートメトリック)SM01が入力されており、ACS回路122−2には、ステートメトリック記憶装置66−3の出力(ステートメトリック)SM10とステートメトリック記憶装置66−4の出力(ステートメトリック)SM11が入力されている。同様に、ACS回路122−3には、ステートメトリック記憶装置66−1の出力(ステートメトリック)SM00とステートメトリック記憶装置66−2の出力(ステートメトリック)SM01が入力されており、ACS回路122−4には、ステートメトリック記憶装置66−3の出力(ステートメトリック)SM10とステートメトリック記憶装置66−4の出力(ステートメトリック)SM11が入力されている。
【0131】
その他の構成は、図13における場合と同様である。
【0132】
次に、その動作について説明する。乗算回路121−1では、I成分を構成するビットの値が0である場合に対するメトリックMI0に対応するデータXと、Q成分を構成するビットの値が0である場合に対するメトリックMQ0に対応するデータYの積(I成分を構成する第1のビットが0であり、かつ、Q成分を構成する第2のビットが0である確率)を計算し、ブランチメトリックBM00として出力する。このブランチメトリックBM00は、畳み込み符号化器2の符号出力00に対応している。
【0133】
同様にして、乗算回路121−2は、I成分を構成するビットの値が0である場合に対するメトリックMI0(データX)と、Q成分を構成するビットの値が1である場合に対するメトリックMQ1(反転データY)の積(I成分を構成する第1のビットが0であり、かつ、Q成分を構成する第2のビットが1である確率)を計算し、ブランチメトリックBM01として出力する。このブランチメトリックBM01は、畳み込み符号化器2の符号出力01に対応している。
【0134】
乗算回路121−3は、I成分を構成するビットの値が1である場合に対するメトリックMI1(反転データX)と、Q成分を構成するビットの値が0である場合に対するメトリックMQ0(データY)の積(I成分を構成する第1のビットが1であり、かつ、Q成分を構成する第2のビットが0である確率)を計算し、ブランチメトリックBM10として出力する。このブランチメトリックBM10は、畳み込み符号化器2の符号出力10に対応する。乗算回路121−4においては、I成分を構成するビットの値が1である場合に対するメトリックMI1(反転データX)と、Q成分を構成するビットの値が1である場合に対するメトリックMQ1(反転データY)の積(I成分を構成する第1のビットが1であり、かつ、Q成分を構成する第2のビットが1である確率)を計算し、ブランチメトリックBM11として出力する。このブランチメトリックBM11は、畳み込み符号化器2の符号出力11に対応している。
【0135】
ACS回路122−1は、畳み込み符号化器2の状態遷移(図10)に従って、次の2つの式の計算を行う。
SM00×BM00 (12)
SM01×BM11 (13)
【0136】
ここでSM00は、1単位時間前のステートメトリック記憶装置66−1の値、SM01は、1単位時間前のステートメトリック記憶装置66−2の値、BM00は、乗算回路121−1の演算結果、BM11は、乗算回路121−4の演算結果をそれぞれ表している。
【0137】
そして、ACS回路121−1は、尤度の大きい方、すなわち、上記式(12)と式(13)のうち、計算結果の大きい方を選択し、その選択情報SEL00を後段のパスメモリ65に出力するとともに、式(12)と式(13)を計算して得られた結果のうち大きい方を、後段のステートメトリック記憶装置66−1に供給し、記憶させる。すなわち式(12)の計算結果の方が大きければ、SEL00=0とし、式(13)の計算結果の方が大きければ、SEL00=1とする。また、前者の場合、SM00×BM00が、後者の場合、SM01×BM11が、それぞれステートメトリック記憶装置66−1に、新たなステートメトリックSM00として記憶される。
【0138】
この計算を図10にそって説明する。状態00に到達するパスは2本あり、1本目は状態00で0が入力され、00を出力するパスで、比較される計算式は式(12)のようになり、2本目は状態01で0が入力され、11を出力するパスで、比較される計算式は式(13)のようになる。計算結果のうち大きい方が新たなステートメトリックSM00としてステートメトリック記憶装置66−1に供給される。
【0139】
同様の動作が、ACS回路122−2乃至122−4においても行われる。なお、ステートメトリック記憶装置66−1乃至66−4は、システムが動作する初期段階で0にリセットされる。この制御は図には示していない制御装置から端子61を介して行われる。
【0140】
パスメモリ65では、図10の状態遷移図に従って、ACS回路122−1乃至122−4からの選択情報SEL00乃至SEL11を用いて、入力データすなわち復号データの選択、記憶、伝搬を行う。このパスメモリ65は、図15に示した場合と同様に構成され、その動作も同様であるので、その説明は省略する。
【0141】
なお、図2において、確率確率計算回路111−1乃至111−16における計算方法として、伝送路によって様々な計算法が考えられるが、ガウス伝送路を仮定した場合には、例えば、確率計算回路111−1において、以下のように確率を計算することができる。
【0142】
ここで、σは伝送路の雑音電力の1/2の平方根を表す。すなわち、2σ2が伝送路の雑音電力を表す。||S0000−R||は、シンボルS0000とRとのユークリッド距離である。
【0143】
確率計算回路111−2乃至111−16においても、同様にして、確率を計算することができる。
【0144】
また、図1のビタビ復号器37としては、図13に示した従来のものを用いることも可能である。
【0145】
図4は、データ受信装置の第2の実施例を表している。この実施例においては、ビット逆拡散回路101−1乃至101−4より出力されたI信号成分I’u,I’v,I’x,I’yとQ信号成分Q’u,Q’v,Q’x,Q’yが並直列変換器35に入力されるようになされている。並直列変換器35は、4系列のI信号成分I’u,I’v,I’x,I’yを1系列のI信号成分Iaに変換するとともに、4系列のQ信号成分Q’u,Q’v,Q’x,Q’yを1系列のQ信号成分Qaに変換する。これらのI信号成分IaとQ信号成分Qaは、ビット挿入回路36に供給されるようになされている。また、並直列変換器35は、ビット挿入回路36に出力するI信号成分IaとQ信号成分Qaがシンボルを構成する何番目のビットであったのかを示すビット番号Naを合わせてビット挿入回路36に出力するようになされている。
【0146】
ビット挿入回路36においては、並直列変換器35より入力されるI信号成分Ia、Q信号成分Qaおよびビット番号Naの3つのデータを単位として、ビット挿入処理を行い、上述した消去マップにおけるデータXとしてI信号成分Iax、Q信号成分Qaxおよびビット番号Nxを単位とするデータを出力し、上述した消去マップにおけるデータYとしてI信号成分に対応するデータIay、Q信号成分に対応するデータQayおよびシンボルのビット番号Nyを単位とするデータを出力する。これらのデータは、それぞれメトリック計算回路102−1とメトリック計算回路102−2に、それぞれ入力される。メトリック計算回路102−1,102−2は、それぞれ入力されたデータに対応するメトリックを計算し、データX,Yとして、ビタビ復号器37に出力するようになされている。
【0147】
その他の構成は、図1における場合と同様である。
【0148】
次に、その動作について説明する。この実施例においては、ビット逆拡散回路101−1より出力されたデータ(I’u,Q’u)、ビット逆拡散回路101−2より出力されたデータ(I’v,Q’v)、ビット逆拡散回路101−3より出力されたデータ(I’x,Q’x)、およびビット逆拡散回路101−4より出力されたデータ(I’y,Q’y)が、後段の並直列変換器35に入力され、1系列のデータ(Ia,Qa)に変換される。また、このとき、並直列変換器35は、1系列のデータ(Ia,Qa)と同時に、このデータが伝送シンボルを構成する何番目のビットであるのかを示すビット番号Naを付加して出力する。
【0149】
すなわち、並直列変換器35の出力(Ia,Qa)が、入力(I’u,Q’u)に対応するデータである場合、出力のデータが伝送シンボルを構成する何番目のビットであったかを示すビット番号Naの値は、例えば、1となる。
【0150】
同様に、並直列変換器35の出力(Ia,Qa)が、入力(I’v,Q’v)に対応するデータである場合、ビット番号Naの値は、例えば、2となり、並直列変換器35の出力(Ia,Qa)が、入力(I’x,Q’x)に対応するデータである場合、ビット番号Naの値は、例えば、3となり、並直列変換器35の出力(Ia,Qa)が、入力(I’y,Q’y)に対応するデータである場合、ビット番号Naの値は、例えば、4となる。
【0151】
並直列変換器35の出力(Ia,Qa,Na)は、ビット挿入回路36に供給され、図16のビット消去回路3と逆の操作が行われる。すなわち、前述の例の消去マップ
X:10
Y:11
を用いて、
(Ia1(X1I),Qa1(X1Q),Na1(X1N))、
(Ia2(Y1I),Qa2(Y1Q),Na2(Y1N))、
(Ia3(Y2I),Qa3(Y2Q),Na3(Y2N))
の順で入力されるデータに対して、(X2I,X2Q,X2N)にあたる位置で任意のダミーデータ(ここでは(0,0,0)とする)を挿入して、
データXに対応するデータ(Iax,Qax,Nx)として、
(X1I,X1Q,X1N),(0,0,0),・・・
データYに対応するデータ(Iay,Qay,Ny)として、
(Y1I,Y1Q,Y1N),(Y2I,Y2Q,Y2N),・・・
をこの順で出力する。また、ダミーデータを挿入した位置を示す挿入フラグがビタビ復号器37に供給される。
【0152】
ここで、
X1Iは、消去マップのX1のビットに対応するシンボルのI成分データ、
X1Qは、消去マップのX1のビットに対応するシンボルのQ成分データ、
X1Nは、消去マップのX1のビットに対応するシンボルのビット番号
Y1Iは、消去マップのY1のビットに対応するシンボルのI成分データ、
Y1Qは、消去マップのY1のビットに対応するシンボルのQ成分データ、
Y1Nは、消去マップのY1のビットに対応するシンボルのビット番号
Y2Iは、消去マップのY2のビットに対応するシンボルのI成分データ、
Y2Qは、消去マップのY2のビットに対応するシンボルのQ成分データ、
Y2Nは、消去マップのY2のビットに対応するシンボルのビット番号
をそれぞれ表す。
【0153】
このようにして得られたビットに対応するシンボルの情報は、後段のメトリック計算回路102−1,102−2に供給される。
【0154】
メトリック計算回路102−1では、入力のI成分(Iax)とQ成分(Qax)、および、そのビットが、16QAMのシンボルを構成する何番目のビットであるかを示すビット番号(Nx)から、そのビットに対するメトリックを計算し、その結果Xを後段のビタビ復号器37に供給する。
【0155】
同様に、メトリック計算回路102−2では、入力のI成分(Iay)とQ成分(Qay)、および、そのビットが、16QAMのシンボルを構成する何番目のビットであるかを示すビット番号(Ny)から、そのビットに対するメトリックを計算し、その結果Yを後段のビタビ復号器37に供給する。
【0156】
すなわち、図4のメトリック計算回路102−1は、例えば図5に示すように構成される。この実施例においては、確率計算回路111−1乃至111−16に、ビット挿入回路36より出力されたデータIaxとQaxが入力されている。加算回路112−1乃至112−4は、上記した式(8)の分子を計算する回路であり、加算回路112−1は、第1のビットの0のシンボルに対する確率の和を計算し、加算回路112−2乃至112−4は、それぞれ第2乃至第3のビットの0のシンボルの確率の和を計算する。加算回路113は、上記した式の分母を計算する回路であり、16QAMすべてのシンボルに対する確率の和を計算する。割算回路114−1乃至114−4は、それぞれ加算回路112−1乃至112−4の出力を加算回路113の出力で割り算し、それぞれ第1のビット乃至第4のビットに対するメトリックの計算を行う。スイッチ117は、ビット挿入回路36より出力されたシンボルのビット番号Nxに対応して、割算回路114−1乃至114−4の出力のいずれかを選択し、データXとして出力するように構成される。
【0157】
すなわち、図1におけるメトリック計算回路102−1乃至102−4の出力のいずれかを、ビット番号Nxに対応して、選択して、出力するように動作する。
【0158】
なお、メトリック計算回路102−2も、図5に示したメトリック計算回路102−1における場合と同様に構成されている。
【0159】
図4の実施例のその他の動作は、図1における場合と同様である。
【0160】
図6は、データ受信装置の第3の実施例を表している。この実施例においては、シンボル逆拡散器33が出力したデータI’とQ’がメトリック計算回路102に入力されている。メトリック計算回路102は、データI’とQ’から16QAMを構成する第1乃至第4のビットに対するメトリックを計算し、u’,v’,x’,y’として、ビット逆拡散回路101−1乃至101−4に出力している。ビット逆拡散回路101−1乃至101−4は、それぞれ入力されたデータu’,v’,x’,y’を、それぞれビット逆拡散処理した後、データu,v,x,yとして並直列変換器35に出力している。すなわち、この実施例は、図1における実施例のビット逆拡散回路101−1乃至101−4とメトリック計算回路102−1乃至102−4の配置の順番を入れ換えた構成とされている。その他の構成は、図1における場合と同様である。
【0161】
次に、その動作について説明する。
【0162】
シンボル逆拡散回路33から供給されたI成分データI’と、Q成分データQ’は、メトリック計算回路102に供給される。
【0163】
メトリック計算回路102では、入力のI成分データI’とQ成分データQ’から、16QAMを構成する第1乃至第4のビットに対するメトリックを
それぞれ計算し、
第1のビットに対するメトリックをu’、
第2のビットに対するメトリックをv’、
第3のビットに対するメトリックをx’、
第4のビットに対するメトリックをy’
として出力する。
【0164】
このメトリック計算回路102は、図1(図2)におけるメトリック計算回路102−1乃至102−4の全体で構成されるメトリック計算回路と同様に構成する(図5のスイッチ117を省略して構成する)ことができる。
【0165】
16QAMを構成する第1乃至第4のビットに対するメトリックの計算結果u’,v’,x’,y’は、それぞれ、16QAMを構成する第1乃至第4のビットに対応するビット逆拡散回路101−1乃至101−4に供給される。
【0166】
ビット逆拡散回路101−1乃至101−4におけるビット逆拡散処理は、図1のビット逆拡散回路101−1乃至101−4における場合と同様の処理となる。両者の違いは、単に、ビットがメトリックにより表されているか、復調データI’,Q’により表されているかの違いだけであり、本質的な差異はない。
【0167】
ビット逆拡散回路101−1乃至101−4でビット逆拡散処理されたデータu,v,x,yは、並直列変換器35に入力され、4系統のデータから1系列のデータに変換される。その後の処理は、図1における場合と同様である。
【0168】
図7は、データ受信装置の第4の実施例を表している。この実施例においては、復調器32の出力データIとQがメトリック計算回路102に入力されている。メトリック計算回路102は、入力されたデータI,Qから16QAMを構成する第1乃至第4のビットに対するメトリックを計算し、u'',v'',x'',y''として、シンボル逆拡散回路33に出力している。シンボル逆拡散回路33は、入力されたメトリックデータu'',v'',x'',y''を、それぞれシンボル逆拡散処理し、データu’,v’,x’,y’として、ビット逆拡散回路101−1乃至101−4に出力している。そして、ビット逆拡散回路101−1乃至101−4の出力u,v,x,yが、並直列変換器35に入力されている。その他の構成は、図1における場合と同様である。すなわち、この図7の実施例は、図6の実施例におけるシンボル逆拡散回路33とメトリック計算回路102の位置を相互に入れ換えた構成となされている。
【0169】
次に、その動作について説明する。復調器32より出力されたシンボルのI成分とQ成分は、メトリック計算回路102に入力される。メトリック計算回路102は、16QAMを構成する第1乃至第4のビットに対するメトリックをそれぞれ計算し、
第1のビットに対するメトリックをu''、
第2のビットに対するメトリックをv''、
第3のビットに対するメトリックをx''、
第4のビットに対するメトリックをy''
として、シンボル逆拡散回路33に出力する。
【0170】
シンボル逆拡散回路33は、入力されたデータu'',v'',x'',y''により構成される。データS’i(u'',v'',x'',y'')を1つの組として、N−1組のS’iのデータを要素とするベクトル
(S’1,S’2,・・・,S’n,・・・,S’N−1)を、
S''i(u’,v’,x’,y’)を1つの組として、N−1組のS’iを要素とする逆拡散後のベクトル
(S''1,S''2,・・・,S''k,・・・,S''N−1)へ置換する処理を行う。このとき、S’n=S''k(n=G^k mod N)である。
【0171】
その後の動作は、図6における場合と同様となる。
【0172】
以上のように、いずれの実施例においても、データのビット毎にビットに対するメトリックを計算し、データのビットに対して予め定められている規則に従って、ビット挿入処理を行うようにしたので、誤り訂正符号としてパンクチャド符号が用いられ、符号系列に対してビット拡散が行われ、かつ、16QAM方式でデータ変調して伝送されたデータを軟判定処理することができ、その結果、受信したデータを座標上最も近いシンボルとして硬判定処理する場合に較べて、正確に復号処理を行うことができる。
【0173】
なお、ビット消去回路3により、ビット消去することにより、パンクチャド符号を生成し、この誤り訂正符号を用いて行われる誤り訂正処理は、ビット挿入回路36とビタビ復号器37で実行される。
【0174】
上記実施例においては、16QAM方式でデータを変調し、復調するようにしたが、このほか、64QAM、256QAMなどの、I成分とQ成分が、それぞれ2以上のビットに対応する多値多位相変調方式を採用する場合においても、本発明は適用することが可能である。
【0175】
【発明の効果】
本願発明によれば、多値多位相方式でデジタル変調されて伝送されたデータを確実に復号することができる。
【図面の簡単な説明】
【図1】本発明のデータ受信装置の第1の実施例の構成を示すブロック図である。
【図2】図1のメトリック計算回路の構成例を示すブロック図である。
【図3】図1のビタビ復号器の構成例を示すブロック図である。
【図4】本発明のデータ受信装置の第2の実施例の構成を示すブロック図である。
【図5】図4のメトリック計算回路の構成例を示すブロック図である。
【図6】本発明のデータ受信装置の第3の実施例の構成を示すブロック図である。
【図7】本発明のデータ受信装置の第4の実施例の構成を示すブロック図である。
【図8】従来のデータ送信装置の構成例を示すブロック図である。
【図9】図8の畳み込み符号化器の構成例を示すブロック図である。
【図10】図9の畳み込み符号化器の状態遷移を説明する図である。
【図11】QPSKの信号点配置を説明する図である。
【図12】従来のデータ受信装置の構成例を示すブロック図である。
【図13】図12のビタビ復号器の構成例を示すブロック図である。
【図14】図13のブランチメトリック演算回路の構成例を示すブロック図である。
【図15】図13のパスメモリの構成例を示すブロック図である。
【図16】16QAMを用いた場合のデータ送信装置の構成例を示すブロック図である。
【図17】16QAMの信号点配置を説明する図である。
【図18】図16の装置で送信したデータを受信するデータ受信装置の構成例を示す図である。
【図19】図18の実施例の動作を説明する図である。
【符号の説明】
32 復調器, 33 シンボル逆拡散回路, 35 並直列変換器, 36ビット挿入回路, 37 ビタビ復号器, 38 再生情報, 101−1乃至101−4 ビット逆拡散回路, 102−1乃至102−4 メトリック計算回路, 111−1乃至111−16 確率計算回路, 112,113 加算回路, 114 割算回路
Claims (7)
- 誤り訂正符号としてパンクチャド符号が用いられ、符号系列に対して、シンボルを構成するビットに対応するデータのそれぞれを、対応する前記シンボルを構成するビットに応じた規則に従ってビット拡散を行うビット拡散処理が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信装置において、
前記データの前記シンボルに付随する情報を、前記シンボルを構成するビットに応じた前記規則の逆の規則に従ってそれぞれ逆拡散する逆拡散手段と、
前記データのビット毎に、前記ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算手段と、
前記データのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入手段と、
前記データの復号処理を行う復号手段と
を備えることを特徴とするデータ受信装置。 - 前記メトリック計算手段は、前記逆拡散手段の出力に対してメトリックを計算し、
前記ビット挿入手段は、前記メトリック計算手段の出力に対して前記ビット挿入処理を行い、
前記復号手段は、前記ビット挿入手段の出力に対して復号処理を行う
ことを特徴とする請求項1に記載のデータ受信装置。 - 前記ビット挿入手段は、前記逆拡散手段の出力に対して前記ビット挿入処理を行い、
前記メトリック計算手段は、前記ビット挿入手段の出力に対してメトリックを計算し、
前記復号手段は、前記メトリック計算手段の出力に対して復号処理を行う
ことを特徴とする請求項1に記載のデータ受信装置。 - 誤り訂正符号としてパンクチャド符号が用いられ、符号系列に対して、シンボルを構成するビットに対応するデータのそれぞれを、対応する前記シンボルを構成するビットに応じた規則に従ってビット拡散を行うビット拡散処理が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信方法において、
前記データの前記シンボルに付随する情報を、前記シンボルを構成するビットに応じた前記規則の逆の規則に従ってそれぞれ逆拡散する逆拡散ステップと、
前記データのビット毎に、前記ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算ステップと、
前記データのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入ステップと、
前記データの復号処理を行う復号ステップと
を含むことを特徴とするデータ受信方法。 - 誤り訂正符号としてパンクチャド符号が用いられ、符号系列に対してビット拡散が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信装置において、
前記データのシンボルを構成するビット毎に、前記ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算手段と、
前記メトリック計算手段により計算された前記メトリックを構成するビットを、逆拡散するビット逆拡散手段と、
前記ビット逆拡散手段により逆拡散された前記メトリックのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入手段と、
前記データの復号処理を行う復号手段と
を備えることを特徴とするデータ受信装置。 - 前記メトリック計算手段は、前記ビット毎に、値0に対するメトリック、または、値1に対するメトリックのいずれか一方のみを計算し、他方は、前記一方の値と、所定の基準値とから計算する
ことを特徴とする請求項5に記載のデータ受信装置。 - 誤り訂正符号としてパンクチャド符号が用いられ、符号系列に対してビット拡散が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信方法において、
前記データのシンボルを構成するビット毎に、前記ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算ステップと、
前記メトリック計算ステップの処理で計算された前記メトリックを構成するビットを、逆拡散するビット逆拡散ステップと、
前記ビット逆拡散ステップの処理で逆拡散された前記メトリックのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入ステップと、
前記データの復号処理を行う復号ステップと
を含むことを特徴とするデータ受信方法。
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